半導体装置
【課題】増幅回路内の寄生抵抗を低減し、半導体装置に設けられた光電変換素子の光感度の低減を抑制する。また光電変換素子の出力電流を増幅する増幅回路を安定に動作させる。
【解決手段】光電変換素子と、少なくとも２つの薄膜トランジスタを有するカレントミラー回路と、前記薄膜トランジスタのそれぞれに電気的に接続された高電位電源と、前記薄膜トランジスタのそれぞれに電気的に接続された低電位電源とを有する。参照側の薄膜トランジスタがｎ型の薄膜トランジスタのときは、前記参照側の薄膜トランジスタを前記低電位電源と近いところに配置する。参照側の薄膜トランジスタがｐ型の薄膜トランジスタのときは前記参照側の薄膜トランジスタを前記高電位電源と近いところに配置する。
【解決手段】光電変換素子と、少なくとも２つの薄膜トランジスタを有するカレントミラー回路と、前記薄膜トランジスタのそれぞれに電気的に接続された高電位電源と、前記薄膜トランジスタのそれぞれに電気的に接続された低電位電源とを有する。参照側の薄膜トランジスタがｎ型の薄膜トランジスタのときは、前記参照側の薄膜トランジスタを前記低電位電源と近いところに配置する。参照側の薄膜トランジスタがｐ型の薄膜トランジスタのときは前記参照側の薄膜トランジスタを前記高電位電源と近いところに配置する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置及び光電変換装置を有する半導体装置に関し、特に薄膜半導体素子で構成された光電変換装置及びその作製方法に関する。また、光電変換装置を用いた電子機器に関する。
【背景技術】
【０００２】
一般的に電磁波の検知用途に用いられる光電変換装置は数多く知られており、例えば紫外線から赤外線を検出するものは総括して光センサと呼ばれている。その中でも波長４００ｎｍ〜７００ｎｍの可視光線領域の光を検出するものは特に可視光センサと呼ばれ、人間の生活環境に応じて照度調整やオン／オフ制御などが必要な機器類に数多く用いられている。
【０００３】
特に表示装置では表示装置の周囲の明るさを検出し、その表示輝度を調整することが行なわれている。なぜなら周囲の明るさを検出し、適度な表示輝度を得ることによって、無駄な電力を減らすことが可能であるからである。例えば、携帯電話やパーソナルコンピュータにそのような輝度調整用の光センサが用いられている。
【０００４】
また周囲の明るさだけではなく、表示装置、特に液晶表示装置のバックライトの輝度を光センサにより検出し、表示画面の輝度を調節することも行われている。
【０００５】
このような光センサにおいては、センシング部分にフォトダイオードを用い、フォトダイオードの出力電流を増幅回路にて増幅することが行われている。このような増幅回路としては、例えばカレントミラー回路が用いられる（例えば特許文献１参照）。
【特許文献１】特許第３４４４０９３号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の増幅回路は補正回路を含めた、多段構成のものが多く、大きな電源電圧が必要であった。近年、電源電圧を安定に供給することが、省エネ、高性能化などの多方面から、電気回路を構成する上で必要とされている。
【０００７】
しかしながら、上記のような増幅回路、例えばカレントミラー回路は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ）から構成され、ＴＦＴを構成する導電層や、それに接続される配線の配線抵抗やコンタクト抵抗等による寄生抵抗が発生してしまう問題があった。
【０００８】
特にカレントミラー回路においては、参照側のＴＦＴに寄生抵抗が発生してしまうと、感知する光強度の範囲が減少してしまうという恐れがあることを以下に説明する。
【０００９】
図３は、従来のフォトダイオードと増幅回路を含む半導体装置の回路図である。図３の半導体装置は、電源１００１、フォトダイオード１００３、参照側のＴＦＴ１００４及び出力側のＴＦＴ１００５を含むカレントミラー回路１０１１を有している。また参照側のＴＦＴ１００４には寄生抵抗１００６が発生している。
【００１０】
寄生抵抗１００６の抵抗値をＲとする。寄生抵抗１００６が発生しないときのＴＦＴ１００４及び１００５のゲート電極にかかる電圧ＶｇａｔｅをＶ１とする。また寄生抵抗１００６が発生したときのＴＦＴ１００４及び１００５のゲート電極にかかる電圧ＶｇａｔｅをＶ２とする。
【００１１】
図４に示すように、寄生抵抗１００６が発生することにより、出力電流（光電流）が飽和してしまうときのＶｇａｔｅの上限がΔＶ＝Ｒ×Ｉだけ小さくなり、Ｖ１からＶ２となってしまう。すなわち、Ｖｇａｔｅの上限が減少することは、光電流Ｉの上限が減少することにつながる。さらには感知できる光の強度が減少してしまう。
【００１２】
光電流Ｉは、Ｖ１の時はＩ１で飽和するが、Ｖ２の時はＩ２で飽和してしまい、それ以上流れなくなってしまう。図５に示すように光電流Ｉは光強度Ｅと比例するので、光電流ＩがＩ２で飽和してしまうと、感知できる最大光強度ＥはＬ２までとなってしまい、光電変換装置の感度が低下してしまう。
【００１３】
上記の問題を鑑み、本発明ではカレントミラー回路の参照側のＴＦＴに発生する寄生抵抗を抑制し、ゲート電極に印加される電圧が低下するのを防ぎ、光電変換装置の感度の低下を抑制することを課題とする。
【課題を解決するための手段】
【００１４】
本発明は、光電変換素子を有し、参照用の薄膜トランジスタと出力側の薄膜トランジスタとを有するカレントミラー回路を有し、前記カレントミラー回路は前記光電変換素子の出力を増幅し、高電位電極と低電位電極とを有する電源を有し、前記参照用の薄膜トランジスタ及び前記出力側の薄膜トランジスタはｎ型の薄膜トランジスタであり、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記光電変換素子を介して前記高電位電極と電気的に接続され、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、前記参照側の薄膜トランジスタは、前記出力側の薄膜トランジスタよりも前記低電位電極と近いところに配置される。前記参照側の薄膜トランジスタと前記低電位電極とを電気的に接続する配線の長さは、前記出力側の薄膜トランジスタと前記低電位電極とを電気的に接続する配線の長さよりも短い。前記参照側の薄膜トランジスタと前記低電位電極との間の電流経路の長さは、前記出力側の薄膜トランジスタと前記低電位電極との間の電流経路の長さよりも短い。これにより前記参照側の薄膜トランジスタのゲート電極にかかる電圧の低下を抑制することを特徴とする半導体装置に関するものである。
また本発明は、光電変換素子を有し、参照用の薄膜トランジスタと出力側の薄膜トランジスタとを有するカレントミラー回路を有し、前記カレントミラー回路は前記光電変換素子の出力を増幅し、高電位電極と低電位電極とを有する電源を有し、前記参照用の薄膜トランジスタ及び前記出力側の薄膜トランジスタはｐ型の薄膜トランジスタであり、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記光電変換素子を介して前記低電位電極と電気的に接続され、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、前記参照側の薄膜トランジスタは、前記出力側の薄膜トランジスタよりも前記高電位電極と近いところに配置される。前記参照側の薄膜トランジスタと前記高電位電極とを電気的に接続する配線の長さは、前記出力側の薄膜トランジスタと前記高電位電極とを電気的に接続する配線の長さよりも短い。前記参照側の薄膜トランジスタと前記高電位側電極との間の電流経路の長さは、前記出力側の薄膜トランジスタと前記高電位電極との間の電流経路の長さよりも短い。これにより前記参照側の薄膜トランジスタのゲート電極にかかる電圧の低下を抑制することを特徴とする半導体装置に関するものである。
【００１５】
また本発明は、光電変換素子を有し、参照用の薄膜トランジスタと複数の出力側の薄膜トランジスタとを有するカレントミラー回路を有し、前記カレントミラー回路は前記光電変換素子の出力を増幅し、高電位電極と低電位電極とを有する電源を有し、前記参照用の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタはｎ型の薄膜トランジスタであり、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記光電変換素子を介して前記高電位電極と電気的に接続され、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、前記参照側の薄膜トランジスタは、前記複数の出力側の薄膜トランジスタのそれぞれよりも前記低電位電極と近いところに配置される。前記参照側の薄膜トランジスタと前記低電位電極とを電気的に接続する配線の長さは、前記複数の出力側の薄膜トランジスタと前記低電位電極とを電気的に接続する配線の長さよりも短い。前記参照側の薄膜トランジスタと前記低電位電極との間の電流経路の長さは、前記複数の出力側の薄膜トランジスタと前記低電位電極との間の電流経路の長さよりも短い。
【００１６】
また本発明は、光電変換素子を有し、参照用の薄膜トランジスタと複数の出力側の薄膜トランジスタとを有するカレントミラー回路を有し、前記カレントミラー回路は前記光電変換素子の出力を増幅し、高電位電極と低電位電極とを有する電源を有し、前記参照用の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタはｐ型の薄膜トランジスタであり、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記光電変換素子を介して前記低電位電極と電気的に接続され、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、前記参照側の薄膜トランジスタは、前記複数の出力側の薄膜トランジスタのそれぞれよりも前記高電位電極と近いところに配置される。前記参照側の薄膜トランジスタと前記高電位電極とを電気的に接続する配線の長さは、前記複数の出力側の薄膜トランジスタと前記高電位電極とを電気的に接続する配線の長さよりも短い。前記参照側の薄膜トランジスタと前記高電位電極との間の電流経路の長さは、前記複数の出力側の薄膜トランジスタのそれぞれと前記高電位電極との間の電流経路の長さよりも短い。
【００１７】
本発明は、光電変換素子と、前記光電変換素子の出力を増幅し、少なくとも２つの薄膜トランジスタを有するカレントミラー回路と、前記薄膜トランジスタのそれぞれに電気的に接続された高電位電源と、前記薄膜トランジスタのそれぞれに電気的に接続された低電位電源とを有し、前記薄膜トランジスタのうち、参照側の薄膜トランジスタは、前記低電位電源と近いところに配置されることにより、前記参照側の薄膜トランジスタのゲート電極にかかる電圧の低下を抑制することを特徴とする半導体装置に関するものである。
【００１８】
また本発明は、光電変換素子と、前記光電変換素子の出力を増幅し、参照側の薄膜トランジスタと、複数の出力側の薄膜トランジスタを有するカレントミラー回路と、前記参照側の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタのそれぞれに、電気的に接続された高電位電源と、前記参照側の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタのそれぞれに、電気的に接続された低電位電源と、前記参照側の薄膜トランジスタは、前記出力側の薄膜トランジスタのそれぞれよりも、前記低電位電源に近いところに配置されていることを特徴とする半導体装置に関するものである。
【００１９】
なお本明細書では、参照側の薄膜トランジスタは、デザインルールの許す限り、低電位電源に近いところに配置されているものとする。
【００２０】
尚、本明細書において、半導体装置とは、半導体層を有する装置を言い、半導体層を有する素子を含む装置全体も半導体装置と呼ぶ。
【発明の効果】
【００２１】
本発明により、光感度の低減が抑制された光電変換装置を得ることができる。また寄生抵抗の発生が抑制されるので、回路動作が安定し、信頼性の高い製品を得ることが可能となる。
【発明を実施するための最良の形態】
【００２２】
［実施例の形態１］
本実施の形態を、図１、図２、図３、図４、図５、図６、図７、図８、図９、図１０、図１１（Ａ）〜図１１（Ｃ）、図１２（Ａ）〜図１２（Ｃ）、図１３（Ａ）〜図１３（Ｂ）、図１４（Ａ）〜図１４（Ｃ）を用いて以下に説明する。
【００２３】
ただし本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
図１に示すように、本実施の形態の半導体装置は、トランジスタ１０４及び１０５で構成されるカレントミラー回路１１１、電源（バイアス）１０１を有している。本実施の形態では、トランジスタ１０４及び１０５として、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））を用いており、更に、ＴＦＴ１０４及び１０５はｎチャネル型ＴＦＴで形成されている。
【００２６】
ｎチャネル型ＴＦＴにより構成されたカレントミラー回路は、参照側のＴＦＴ１０４と出力側のＴＦＴ１０５によって構成される（図１参照）。参照側のＴＦＴ１０４と出力側のＴＦＴ１０５のゲート部に、同電圧が加わることで、参照側のＴＦＴ１０４に流れた電流を基準として、出力側のＴＦＴ１０５に流れる電流を制御する。
【００２７】
図２にブロック図を示す。図２の半導体装置は、フォトダイオード１０３、参照側のＴＦＴ１０４及び出力側のＴＦＴ１０５を有するカレントミラー回路１１１、高電圧電位（ＶＤＤ）接続用電極（「高電位電極」ともいう）１４１、低電圧電位（ＶＳＳ）接続用電極（「低電位電極」ともいう）１４２、フォトダイオード１０３並びにＴＦＴ１０４及び１０５を電気的に接続する配線１４４、ＴＦＴ１０４及び１０５並びに電極１４１を電気的に接続する配線１４５、ＴＦＴ１０４及び１０５並びに電極１４２を電気的に接続する配線１４６（配線１４６ａ、配線１４６ｂ、配線１４６ｃ、配線１４６ｄ、等）を有している。なお図２において配線１４６は４本（配線１４６ａ、配線１４６ｂ、配線１４６ｃ、配線１４６ｄ）しか示されていないが、必要に応じて本数は決めればよい。また出力側のＴＦＴ１０５は、複数のＴＦＴによって形成されており、その数に応じて出力電流（光電流）が増幅される。
【００２８】
また図２６に示すように、参照側のＴＦＴ１０４は、出力側のＴＦＴ１０５とは別に形成されていてもよい。その場合は配線１４６とは別配線１４７を介して、電極１４２に電気的に接続すればよい。
【００２９】
参照側のＴＦＴ１０４は、電極１４２から近いところに配置され、配線抵抗等によってゲート電極にかかる電圧Ｖｇａｔｅが下がらないようにする。
【００３０】
参照側のＴＦＴ１０４は、出力側のＴＦＴ１０５よりも電極１４２に近いところに配置する。参照側のＴＦＴ１０４と電極１４２とを電気的に接続する配線の長さは、出力側のＴＦＴ１０５と電極１４２とを電気的に接続する配線の長さよりも短い。参照側のＴＦＴ１０４と電極１４２との間の電流経路の長さは、出力側のＴＦＴ１０５と電極１４２との間の電流経路の長さよりも短い。これによりゲート電極にかかる電圧Ｖｇａｔｅの低減を抑制することができる。
【００３１】
参照側ＴＦＴ１０４に寄生抵抗が発生してしまうと、ＴＦＴ１０４のゲート電極にかかる電圧Ｖｇａｔｅが、ゲート−ソース間電圧Ｖｇｓから寄生抵抗の抵抗値Ｒ×出力電流（光電流）Ｉ（＝ΔＶ）の分だけ下がってしまう。
【００３２】
図４はＴＦＴ１０４のゲート電極にかかる電圧Ｖｇａｔｅと出力電流（光電流）Ｉの関係を表す図であり、横軸は電圧Ｖｇａｔｅ（リニアスケール）、縦軸は光電流Ｉ（ログスケール）である。また図５は照度Ｅと出力電流（光電流）Ｉの関係を表しており、横軸は照度Ｅ（ログスケール）、縦軸は光電流Ｉ（ログスケール）である。
【００３３】
図４に示すように、寄生抵抗が発生しまうと、ＶｇａｔｅがＶ１（寄生抵抗が最小のときのＶｇａｔｅ）からＶ２（Ｖ１−ΔＶ：寄生抵抗が発生したときのＶｇａｔｅ）となってしまう。光電流Ｉは、Ｖ１の時はＩ１で飽和するが、Ｖ２の時はＩ２で飽和していまい、それ以上流れなくなってしまう。図５に示すように光電流Ｉは光強度Ｅと比例するので、光電流ＩがＩ２で飽和してしまうと、感知できる最大光強度ＥはＬ２までとなってしまい、光電変換装置の感度が低下してしまう。
【００３４】
ただし実際には配線抵抗等の寄生抵抗を０にすることは難しいので、Ｖ１は寄生抵抗が発生しないときのＶｇａｔｅと必ずしも一致しないこともある。
【００３５】
しかしながら本発明では、参照側のＴＦＴ１０４は低電位電圧Ｖｓｓ用接続電極１４２に近いところに配置されるので、ＴＦＴ１０４と電極１４２の間の配線抵抗は極小とすることができ、寄生抵抗の発生を最小限に防ぐことができる。これにより光電変換装置の感度の低下を抑制することができる。
【００３６】
またさらに配線抵抗を下げるためには、ＴＦＴ１０４と電極１４２を電気的に接続する配線の幅を広げたり、配線を形成する導電膜の膜厚を増やせばよい。
【００３７】
ところで、一般に信号処理が行い易いといわれている、出力信号形式を電圧として取り出す方法としては、負荷抵抗ＲＬによって電流を電圧に変換する方法がある。具体的には、図６に示すように、フォトダイオード１０３とカレントミラー回路１１１を含む回路１２３、電源１０１、出力端子１２４、負荷抵抗ＲＬを有する回路において、負荷抵抗ＲＬを用いて出力電流を電圧に変換し、出力端子１２４にて電圧として外部に出力信号を取り出すことが可能となる。図１のカレントミラー回路１１１を含む回路１２３を図６の回路に組み込んだ回路について以下に説明する。
【００３８】
図１では、カレントミラー回路１１１を構成するＴＦＴ１０４のゲート電極は、カレントミラー回路１１１を構成するもう１つのＴＦＴ１０５のゲート電極に電気的に接続され、更にＴＦＴ１０４のドレイン電極（「ドレイン端子」ともいう）に電気的に接続されている。
【００３９】
ＴＦＴ１０４のドレイン端子は、フォトダイオード１０３を介してＴＦＴ１０５のドレイン端子に電気的に接続されている。
【００４０】
ＴＦＴ１０４のソース電極（「ソース端子」ともいう）は、ＴＦＴ１０５のソース端子に電気的に接続されている。
【００４１】
本実施の形態では、カレントミラー回路１１１を含む回路１２３の出力端子１２４は負荷抵抗ＲＬを介して、電源１０１の低電位側へ電気的に接続される。
【００４２】
図１では、カレントミラー回路１１１を構成するＴＦＴ１０５のゲート電極は、ＴＦＴ１０４のドレイン端子に電気的に接続されている。
【００４３】
また、ＴＦＴ１０４及び１０５のゲート電極は互いに接続されているので共通の電位が印加される。
【００４４】
図１では２個のＴＦＴによる、カレントミラー回路の例を図示している。この時、１０４と１０５が同一の特性を有する場合、参照電流と出力電流の比は、１：１の関係となる。
【００４５】
出力値をｎ倍とするための回路構成を図７及び図８に示す。図７の回路構成は、図１のＴＦＴ１０５をｎ個にしたものに相当する。図７に示すようにｎチャネル型ＴＦＴ１０４とｎチャネル型ＴＦＴ１０５の比を１：ｎにすることで、出力値をｎ倍とすることが可能となる。これは、ＴＦＴのチャネル幅Ｗを増加させ、ＴＦＴに流すことのできる電流の許容量をｎ倍とすることと同様の原理である。
【００４６】
例えば、出力値を１００倍に設計する場合、ｎチャネルＴＦＴ１０４を１個、ｎチャネル型ＴＦＴ１０５を１００個並列接続することで、目標とした電流を得ることが可能となる。
【００４７】
図７中の回路１１８ｉ（回路１１８ａ、回路１１８ｂ、等）の詳細な回路構成を図８に示す。
【００４８】
図８の回路構成は、図１及び図７の回路構成を基にしており、同じ素子は同じ符号で表されている。すなわち、ＴＦＴ１０５ｉのゲート電極は、端子１１９ｉに電気的に接続されており、またドレイン端子は端子１２０ｉに電気的に接続されている。またＴＦＴ１０５ｉのソース端子は、端子１２１ｉに電気的に接続されている。
【００４９】
なお図７中の回路１１８ａ、回路１１８ｂ、等を、説明するために、そのうちの１つである回路１１８ｉを図８に示している。回路１１８ｉは図１の回路構成を基にしているので、図８の符号において「ｉ」の付いている符号は、図１の「ｉ」の付いていない符号と同じものである。すなわち、例えば図１のＴＦＴ１０５と図８のＴＦＴ１０５ｉは同じものである。
【００５０】
したがって図７においては、ｎチャネル型ＴＦＴ１０５は、ｎ個のｎチャネル型ＴＦＴ１０５ａ、１０５ｂ、１０５ｉ、等から構成されていることとなる。これによりＴＦＴ１０４に流れる電流がｎ倍に増幅されて出力される。
【００５１】
尚、図７及び図８において図１と同じものを指示している場合は、同じ符号で示してある。
【００５２】
また、図１はカレントミラー回路１１１を、ｎチャネル型ＴＦＴを用いた等価回路として図示したものであるが、このｎチャネル型ＴＦＴに代えてｐチャネル型ＴＦＴを用いてもよい。
【００５３】
増幅回路をｐチャネル型ＴＦＴで形成する場合は、図９に示す等価回路となる。図９に示すように、カレントミラー回路２０３はｐチャネル型ＴＦＴ２０１及び２０２を有している。ｐチャネル型ＴＦＴ２０１は、ｐチャネル型ＴＦＴ２０２よりも高電位電極１４１と近いところに配置される。ｐチャネル型ＴＦＴ２０１と電極１４１との電気的接続配線の長さは、ｐチャネル型ＴＦＴ２０２と電極１４１との電気的接続配線の長さよりも短い。ｐチャネル型ＴＦＴ２０１と電極１４１との間の電流経路の長さは、ｐチャネル型ＴＦＴ２０２と電極１４１との間の電流経路の長さよりも短い。なお図１と図９で同じものは同じ符号で示している。また出力信号形式を電圧として取り出すには、図６の回路１２３に代えて回路２０４を用いた構成にすればよい。
【００５４】
図１のＴＦＴ１０４及び１０５を含むカレントミラー回路１１１及びフォトダイオード１０３を含む回路１２３の断面図を図１０に示す。
【００５５】
図１０において、２１０は基板、２１２は下地絶縁膜、２１３はゲート絶縁膜である。
【００５６】
また、接続電極２８５、端子電極２８１、ＴＦＴ１０４のソース電極またはドレイン電極２８２、及びＴＦＴ１０５のソース電極またはドレイン電極２８３は、高融点金属膜と低抵抗金属膜（アルミニウム合金または純アルミニウムなど）との積層構造となっている。ここでは、接続電極２８５、端子電極２８１、ソース電極またはドレイン電極２８２及び２８３は、チタン膜（Ｔｉ膜）とアルミニウム膜（Ａｌ膜）とＴｉ膜とを順に積み重ねた三層構造とする。
【００５７】
また、高融点金属膜と低抵抗金属膜との積層構造の代わりに、単層の導電膜により形成することもできる。このような単層の導電膜として、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層膜、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層膜を用いることができる。
【００５８】
また図１０においては、ｎチャネル型ＴＦＴ１０４及び１０５は１つのチャネル形成領域を含む構造（本明細書では「シングルゲート構造」という）のトップゲート型ＴＦＴの例を示しているが、チャネル形成領域が複数ある構造にしてオン電流値のバラツキを低減させてもよい。
【００５９】
また、オフ電流値を低減するため、ｎチャネル型ＴＦＴ１０４及び１０５に低濃度ドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ（ＬＤＤ））領域を設けてもよい。ＬＤＤ領域とは、チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域のことであり、ＬＤＤ領域を設けると、ドレイン領域近傍の電界を緩和してホットキャリア注入によるＴＦＴの劣化を防ぐという効果がある。
【００６０】
また、ホットキャリアによるオン電流値の低下を防ぐため、ｎチャネル型ＴＦＴ１０４及び１０５を、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた構造（本明細書では「ＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造」と呼ぶ）としてもよい。
【００６１】
ＧＯＬＤ構造を用いた場合、ＬＤＤ領域をゲート電極と重ねて形成しなかった場合よりも、さらにドレイン領域近傍の電界を緩和してホットキャリア注入によるＴＦＴの劣化を防ぐ効果がある。このようなＧＯＬＤ構造とすることで、ドレイン領域近傍の電界強度が緩和されてホットキャリア注入を防ぎ、ＴＦＴの劣化防止に有効である。
【００６２】
またカレントミラー回路１１１を形成するＴＦＴ１０４及び１０５は、トップゲート型ＴＦＴだけでなく、ボトムゲート型ＴＦＴ、例えば逆スタガ型ＴＦＴでもよい。
【００６３】
また、配線２１５はＴＦＴ１０４のドレイン配線（ドレイン電極とも呼ぶ）またはソース配線（ソース電極とも呼ぶ）と電気的に接続している。また、２１６及び２１７は絶縁膜、２８５は接続電極である。なお、絶縁膜２１７は、ＣＶＤ法により形成される酸化珪素膜を用いることが好ましい。絶縁膜２１７をＣＶＤ法で形成する酸化珪素膜とすると固着強度が向上する。
【００６４】
また、端子電極２５０は、配線２１５と同一工程で形成され、端子電極２８１は接続電極２８５と同一工程で形成されている。
【００６５】
また、端子電極２２１は、半田２６４で基板２６０の電極２６１に実装されている。また、端子電極２２２は端子電極２２１と同一工程で形成され、半田２６３で基板２６０の電極２６２に実装されている。
【００６６】
以下に、図１０に示す、フォトダイオード１０３、並びにＴＦＴ１０４及び１０５を有するカレントミラー回路１１１を含む半導体装置を作製する工程について、図１０、図１１（Ａ）〜図１１（Ｃ）、図１２（Ａ）〜図１２（Ｃ）、図１３（Ａ）〜図１３（Ｂ）を用いて説明する。
【００６７】
まず、基板（第１の基板２１０）上に素子を形成する。ここでは基板２１０として、ガラス基板の一つであるＡＮ１００を用いる。
【００６８】
次いで、プラズマＣＶＤ法で下地絶縁膜２１２となる窒素を含む酸化珪素膜（膜厚１００ｎｍ）を形成し、さらに大気にふれることなく、半導体膜例えば水素を含む非晶質珪素膜（膜厚５４ｎｍ）を積層形成する。また、下地絶縁膜２１２は酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜を用いて積層してもよい。例えば、下地絶縁膜２１２として、酸素を含む窒化珪素膜を５０ｎｍ、さらに窒素を含む酸化珪素膜を１００ｎｍ積層した膜を形成してもよい。なお、窒素を含む酸化珪素膜や酸素を含む窒化珪素膜は、ガラス基板からのアルカリ金属などの不純物拡散を防止するブロッキング層として機能する。
【００６９】
次いで、上記非晶質珪素膜を固相成長法、レーザ結晶化方法、触媒金属を用いた結晶化方法などにより結晶化させて、結晶構造を有する半導体膜（結晶性半導体膜）、例えば多結晶珪素膜を形成する。ここでは、触媒元素を用いた結晶化方法を用いて多結晶珪素膜を得る。重量換算で１０ｐｐｍのニッケルを含む溶液をスピナーを用いて非晶質珪素膜表面に添加する。なお、スピナーで添加する方法に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜（ここでは多結晶珪素膜）を形成する。ここでは熱処理（５００℃、１時間）の後、結晶化のための熱処理（５５０℃、４時間）を行って多結晶珪素膜を得る。
【００７０】
次いで、多結晶珪素膜表面の酸化膜を希フッ酸等で除去する。その後、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザビームの照射を行う。
【００７１】
なお、非晶質珪素膜をレーザ結晶化方法で結晶化して結晶性半導体膜を得る場合、もしくは結晶構造を有する半導体膜を得た後結晶粒内に残される欠陥を補修するためにレーザ照射を行う場合には、以下に述べるレーザ照射方法で行えばよい。
【００７２】
レーザ照射は、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いて行うことができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【００７３】
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒレーザ、Ｋｒレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００７４】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。
【００７５】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅に出力が向上する。
【００７６】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。
【００７７】
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、スリットを用いてエネルギーの減衰部を遮光するなどの工夫が必要となる。
【００７８】
なお、レーザ照射を大気中、または酸素雰囲気中で行う場合は、レーザビームの照射により表面に酸化膜が形成される。
【００７９】
次いで、上記レーザビームの照射により形成された酸化膜に加え、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。このバリア層は、結晶化させるために添加した触媒元素、例えばニッケル（Ｎｉ）を膜中から除去するために形成する。ここではオゾン水を用いてバリア層を形成したが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層を形成してもよい。また、バリア層を形成する前にレーザビームの照射により形成された酸化膜を除去してもよい。
【００８０】
次いで、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質珪素膜を１０ｎｍ〜４００ｎｍ、ここでは膜厚１００ｎｍで成膜する。ここでは、アルゴン元素を含む非晶質珪素膜は、シリコンターゲットを用いてアルゴンを含む雰囲気下で形成する。プラズマＣＶＤ法を用いてアルゴン元素を含む非晶質珪素膜を形成する場合、成膜条件は、モノシランとアルゴンの流量比（ＳｉＨ４：Ａｒ）を１：９９とし、成膜圧力を６．６６５Ｐａとし、ＲＦパワー密度を０．０８７Ｗ／ｃｍ２とし、成膜温度を３５０℃とする。
【００８１】
その後、６５０℃に加熱された炉に入れて３分の熱処理を行い触媒元素を除去（ゲッタリング）する。これにより結晶構造を有する半導体膜中の触媒元素濃度が低減される。炉に代えてランプアニール装置を用いてもよい。
【００８２】
次いで、バリア層をエッチングストッパとして、ゲッタリングサイトであるアルゴン元素を含む非晶質珪素膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
【００８３】
なお、触媒元素を用いて半導体膜の結晶化を行わない場合には、上述したバリア層の形成、ゲッタリングサイトの形成、ゲッタリングのための熱処理、ゲッタリングサイトの除去、バリア層の除去などの工程は不要である。
【００８４】
次いで、得られた結晶構造を有する半導体膜（例えば結晶性珪素膜）の表面にオゾン水で薄い酸化膜を形成した後、第１のフォトマスクを用いてレジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体膜（本明細書では「島状半導体領域」という）２３１及び２３２を形成する（図１１（Ａ）参照）。島状半導体領域を形成した後、レジストからなるマスクを除去する。
【００８５】
次いで、必要があればＴＦＴのしきい値電圧を制御するために微量な不純物元素（ホウ素またはリン）のドーピングを行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【００８６】
次いで、フッ酸を含むエッチャントで酸化膜を除去すると同時に島状半導体領域２３１及び２３２の表面を洗浄した後、ゲート絶縁膜２１３となる珪素を主成分とする絶縁膜を形成する。ここでは、プラズマＣＶＤ法により１１５ｎｍの厚さで窒素を含む酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。
【００８７】
次いで、ゲート絶縁膜２１３上に金属膜を形成した後、ゲート電極２３４及び２３５、配線２１４及び２１５、端子電極２５０を形成する（図１１（Ｂ）参照）。
【００８８】
また、ゲート電極２３４及び２３５、配線２１４及び２１５、端子電極２５０として、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層膜、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層膜を用いることができる。
【００８９】
また、上記の単層膜の代わりに積層膜を用いてもよい。例えば、ゲート電極２３４及び２３５、配線２１４及び２１５、端子電極２５０として、窒化タンタル及びタングステン（Ｗ）をそれぞれ３０ｎｍ、３７０ｎｍ積層した膜を用いてもよい。
【００９０】
次いで、島状半導体領域２３１及び２３２への一導電型を付与する不純物の導入を行って、ＴＦＴ１０５のソース領域またはドレイン領域２３７、及びＴＦＴ１０４のソース領域またはドレイン領域２３８の形成を行う。本実施の形態ではｎチャネル型ＴＦＴを形成するので、ｎ型の不純物、例えばリン（Ｐ）、砒素（Ａｓ）を島状半導体領域２３１及び２３２に導入する（図１１（Ｃ）参照）。
【００９１】
次いで、ＣＶＤ法により酸化珪素膜を含む第１の層間絶縁膜（図示しない）を５０ｎｍ形成した後、それぞれの島状半導体領域に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）、或いはＹＡＧレーザまたはエキシマレーザを裏面から照射する方法、或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。
【００９２】
次いで、水素及び酸素を含む窒化珪素膜を含む第２の層間絶縁膜２１６を、例えば１０ｎｍの膜厚で形成する。
【００９３】
次いで、第２の層間絶縁膜２１６上に絶縁物材料から成る第３の層間絶縁膜２１７を形成する（図１２（Ａ）参照）。第３の層間絶縁膜２１７はＣＶＤ法で得られる絶縁膜を用いることができる。本実施の形態においては密着性を向上させるため、第３の層間絶縁膜２１７として、９００ｎｍの膜厚で形成した窒素を含む酸化珪素膜を形成する。
【００９４】
次に、熱処理（３００〜５５０℃で１〜１２時間の熱処理、例えば窒素雰囲気中４１０℃で１時間）を行い、島状半導体膜を水素化する。この工程は第２の層間絶縁膜２１６に含まれる水素により島状半導体膜のダングリングボンドを終端させるために行うものである。ゲート絶縁膜２１３の存在に関係なく島状半導体膜を水素化することができる。
【００９５】
また第３の層間絶縁膜２１７として、シロキサンを用いた絶縁膜、及びそれらの積層構造を用いることも可能である。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造で構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００９６】
第３の層間絶縁膜２１７としてシロキサンを用いた絶縁膜、及びそれらの積層構造を用いた場合は、第２の層間絶縁膜２１６を形成後、島状半導体膜を水素化するための熱処理を行い、次に第３の層間絶縁膜２１７を形成することもできる。
【００９７】
次いで、レジストからなるマスクを形成し、第１の層間絶縁膜、第２の層間絶縁膜２１６及び第３の層間絶縁膜２１７またはゲート絶縁膜２１３を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。
【００９８】
なお、第３の層間絶縁膜２１７は必要に応じて形成すればよく、第３の層間絶縁膜２１７を形成しない場合は、第２の層間絶縁膜２１６を形成後に第１の層間絶縁膜、第２の層間絶縁膜２１６及びゲート絶縁膜２１３を選択的にエッチングしてコンタクトホールを形成する。
【００９９】
次いで、スパッタ法で金属積層膜を成膜した後、レジストからなるマスクを形成し、選択的に金属膜をエッチングして、配線２８４、接続電極２８５、端子電極２８１、ＴＦＴ１０４のソース電極またはドレイン電極２８２、ＴＦＴ１０５のソース電極またはドレイン電極２８３を形成する（図１２（Ｂ）参照）。
【０１００】
図１２（Ｂ）では、配線２８４、接続電極２８５、端子電極２８１、ＴＦＴ１０４のソース電極またはドレイン電極２８２、及びＴＦＴ１０５のソース電極またはドレイン電極２８３を、単層の導電膜から形成している。
【０１０１】
このような単層として、耐熱性及び導電率等の点からチタン膜（Ｔｉ膜）が好ましい。またチタン膜に変えて、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層膜、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層膜を用いることができる。配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ１０４のソース電極またはドレイン電極２８２、及びＴＦＴ１０５のソース電極またはドレイン電極２８３を単層膜にすることにより、作製工程において成膜回数を減少させることが可能となる。
【０１０２】
また、配線２１９、接続電極２２０、端子電極２５１、ＴＦＴ１０４のソース電極またはドレイン電極２４１、及びＴＦＴ１０５のソース電極またはドレイン電極２４２に保護電極を設けた場合について図１２（Ｃ）に示す。
【０１０３】
まず配線２１９、接続電極２２０、端子電極２５１、ＴＦＴ１０４のソース電極またはドレイン電極２４１、及びＴＦＴ１０５のソース電極またはドレイン電極２４２のそれぞれの下層導電膜は、高融点金属膜と低抵抗金属膜（アルミニウム合金または純アルミニウムなど）との積層構造となっている。ここでは、配線２１９、接続電極２２０、端子電極２５１、ソース電極またはドレイン電極２４１及び２４２の下層導電膜は、チタン膜（Ｔｉ膜）とアルミニウム膜（Ａｌ膜）とＴｉ膜とを順に積み重ねた三層構造とする。
【０１０４】
さらに配線２１９、接続電極２２０、端子電極２５１、ＴＦＴ１０４のソース電極またはドレイン電極２４１、及びＴＦＴ１０５のソース電極またはドレイン電極２４２を覆うように、それぞれ保護電極２１８、保護電極２４５、保護電極２４８、保護電極２４６及び保護電極２４７が形成されている。
【０１０５】
後に形成される光電変換層１０３をエッチングする際に、配線２１９は、覆っている保護電極２１８によって保護される。保護電極２１８の材料は、光電変換層１０３をエッチングするガス（またはエッチャント）に対して光電変換層１０３よりもエッチング速度の小さい導電材料であることが好ましい。加えて、保護電極２１８の材料は、光電変換層１０３と反応して合金とならない導電材料であることが好ましい。なおその他の保護電極２４５、保護電極２４８、保護電極２４６及び保護電極２４７も保護電極２１８と同様の材料及び作製工程により形成される。
【０１０６】
例えば、後に形成される光電変換層（代表的にはアモルファスシリコン）と反応して合金になりにくい導電性の金属膜（チタン（Ｔｉ）またはモリブデン（Ｍｏ）など）を成膜した後、レジストからなるマスクを形成し、選択的に導電性の金属膜をエッチングして配線２１９を覆う保護電極２１８を形成する。ここではスパッタ法で得られる膜厚２００ｎｍのＴｉ膜を用いる。なお、同様に接続電極２２０、端子電極２５１、ＴＦＴ１０４のソース電極またはドレイン電極２４１、ＴＦＴ１０５のソース電極またはドレイン電極２４２も導電性の金属膜で覆われ、それぞれ保護電極２４５、２４８、２４６、２４７が形成される。従って、導電性の金属膜は、これらの電極における２層目のＡｌ膜が露呈されている側面も覆い、導電性の金属膜は光電変換層へのアルミニウム原子の拡散も防止できる。
【０１０７】
次に第３の層間絶縁膜２１７上に、ｐ型半導体層１０３ｐ、ｉ型半導体層１０３ｉ及びｎ型半導体層１０３ｎを含む光電変換層１０３を形成する。
【０１０８】
ｐ型半導体層１０３ｐは、１３属の不純物元素、例えばホウ素（Ｂ）を含んだアモルファスシリコン膜をプラズマＣＶＤ法にて成膜して形成すればよい。
【０１０９】
図１３（Ａ）では、配線２８４は光電変換層１０３の最下層、本実施の形態ではｐ型半導体層１０３ｐと接している。
【０１１０】
また保護電極を形成する場合は、配線２１９及び保護電極２１８は光電変換層１０３の最下層、本実施の形態ではｐ型半導体層１０３ｐと接することとなる。
【０１１１】
ｐ型半導体層１０３ｐを形成したら、さらにｉ型半導体層１０３ｉ及びｎ型半導体層１０３ｎを順に形成する。これによりｐ型半導体層１０３ｐ、ｉ型半導体層１０３ｉ及びｎ型半導体層１０３ｎを有する光電変換層１０３が形成される。
【０１１２】
ｉ型半導体層１０３ｉとしては、例えばプラズマＣＶＤ法でアモルファスシリコン膜を形成すればよい。またｎ型半導体層１０３ｎとしては、１５属の不純物元素、例えばリン（Ｐ）を含むアモルファスシリコン膜を形成してもよいし、アモルファスシリコン膜を形成後、１５属の不純物元素を導入してもよい。
【０１１３】
またｐ型半導体層１０３ｐ、ｉ型半導体層１０３ｉ、ｎ型半導体層１０３ｎとして、アモルファス半導体膜だけではなく、セミアモルファス半導体膜を用いてもよい。
【０１１４】
次いで、全面に絶縁物材料（例えば珪素を含む無機絶縁膜）からなる封止層２２４を厚さ（１μｍ〜３０μｍ）で形成して図１３（Ａ）の状態を得る。ここでは絶縁物材料膜としてＣＶＤ法により、膜厚１μｍの窒素を含む酸化珪素膜を形成する。ＣＶＤ法による絶縁膜を用いることによって密着性の向上を図っている。
【０１１５】
次いで、封止層２２４をエッチングして開口部を設けた後、スパッタ法により端子電極２２１及び２２２を形成する。端子電極２２１及び２２２は、チタン膜（Ｔｉ膜）（１００ｎｍ）と、ニッケル膜（Ｎｉ）膜（３００ｎｍ）と、金膜（Ａｕ膜）（５０ｎｍ）との積層膜とする。こうして得られる端子電極２２１及び端子電極２２２の固着強度は５Ｎを超え、端子電極として十分な固着強度を有している。
【０１１６】
以上の工程で、半田接続が可能な端子電極２２１及び端子電極２２２が形成され、図１３（Ｂ）に示す構造が得られる。
【０１１７】
次いで、個々に切断して複数の光センサチップを切り出す。１枚の大面積基板（例えば６００ｃｍ×７２０ｃｍ）からは大量の光センサチップ（２ｍｍ×１．５ｍｍ）を製造することが可能である。
【０１１８】
切り出した１つの光センサチップ（２ｍｍ×１．５ｍｍ）の断面図を図１４（Ａ）に示し、その下面図を図１４（Ｂ）、上面図を図１４（Ｃ）に示す。図１４（Ａ）〜図１４（Ｃ）において、図１０と同一である箇所には同じ符号を用いている。なお、図１４（Ａ）において、基板２１０と、素子形成領域２９１と、端子電極２２１及び端子電極２２２とを含む総膜厚は、０．８±０．０５ｍｍである。
【０１１９】
また、光センサチップの総膜厚を薄くするために、基板２１０をＣＭＰ処理等によって削って薄くした後、ダイサーで個々に切断して複数の光センサチップを切り出してもよい。
【０１２０】
また、図１４（Ｂ）において、端子電極２２１及び２２２の一つの電極サイズは、０．６ｍｍ×１．１ｍｍであり、電極間隔は０．４ｍｍである。また、図１４（Ｃ）において受光部２９２の面積は、１．５７ｍｍ２である。また、増幅回路部２９３には、約１００個のＴＦＴが設けられている。
【０１２１】
最後に、得られた光センサチップを基板２６０の実装面に実装する。なお、端子電極２２１と電極２６１、並びに端子電極２２２と電極２６２との接続には、それぞれ半田２６４及び２６３を用い、予め基板２６０の電極２６１及び２６２上にスクリーン印刷法などによって半田ペーストを形成しておき、半田と端子電極を当接した状態にしてから半田リフロー処理を行って実装する。半田リフロー処理は、例えば不活性ガス雰囲気中、２５５℃〜２６５℃程度の温度で約１０秒行う。また、半田の他に金属（金、銀等）で形成されるバンプ、または導電性樹脂で形成されるバンプ等を用いることができる。また、環境問題を考慮して鉛フリーはんだを用いて実装してもよい（図１０参照）。
【０１２２】
以上のようにして、光電変換層１０３を含む光電変換装置、カレントミラー回路１１１を有する半導体装置を得ることが可能である。
【０１２３】
光２００は、矢印に示すように基板２１０から入り、光電変換層１０３に到達する。
【０１２４】
本実施の形態により、光感度の低減が抑制された光電変換装置を有する半導体装置を得ることができる。
【０１２５】
なお本実施の形態は、必要であれば他の実施の形態と組み合わせてもよい。
【０１２６】
［実施の形態２］
本実施の形態では、増幅回路をｐチャネル型ＴＦＴで形成する例を、図９及び図１５を用いて説明する。なお、実施の形態１と同じものは同じ符号で示しており、それぞれ実施の形態１に記載された作製工程に基づいて作成すればよい。
【０１２７】
増幅回路、例えばカレントミラー回路２０３をｐチャネル型ＴＦＴ２０１及び２０２で形成する場合には、実施の形態１の島状半導体領域への一導電型を付与する不純物を、ｐ型の不純物、例えばホウ素（Ｂ）に代えればよい。
【０１２８】
カレントミラー回路２０３をｐチャネル型ＴＦＴ２０１及び２０２で作成した場合の本実施の形態の光センサの等価回路図を図９、断面図を図１５に示す。
【０１２９】
図９及び図１５において、端子電極２２１は光電変換層１０３のｎ型半導体層１０３ｎ及びｐチャネル型ＴＦＴ２０１に電気的に接続され、端子電極２２２はｐチャネル型ＴＦＴ２０２に電気的に接続されている。ｐチャネル型ＴＦＴ２０１は、光電変換層１０３のアノード側の電極と電気的に接続される。光電変換層１０３は、ｐチャネル型ＴＦＴ２０１と電気的に接続する第２の電極（アノード側の電極）上にｎ型半導体層１０３ｎ、ｉ型半導体層１０３ｉ、ｐ型半導体層１０３ｐを順次積層した後、第１の電極（カソード側の電極）を形成すればよい。
【０１３０】
また、積層順序を逆にした光電変換層としてもよく、第１の電極（カソード側の電極）上にｐ型半導体層、ｉ型半導体層、ｎ型半導体層を順次積層した後、ｐチャネル型ＴＦＴ２０１と電気的に接続する第２の電極（アノード側の電極）を形成してもよい。
【０１３１】
光２００は、矢印に示すように基板２１０から入り、光電変換層１０３に到達する。
【０１３２】
図１５に示すように、ｐチャネル型ＴＦＴ２０１及び２０２の島状半導体領域には、ｐ型の不純物、例えばホウ素（Ｂ）が導入されており、ｐチャネル型ＴＦＴ２０１にはソース領域またはドレイン領域２７１、ｐチャネル型ＴＦＴ２０２にはソース領域またはドレイン領域２７２が形成される。
【０１３３】
配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ２０１のソース電極またはドレイン電極２８３、及びＴＦＴ２０２のソース電極またはドレイン電極２８２は、実施の形態１の記載に従って、単層の導電膜を用いてそれぞれの配線や電極を形成される。
【０１３４】
また図１２（Ｃ）と同様に、配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ２０１のソース電極またはドレイン電極２８３、及びＴＦＴ２０２のソース電極またはドレイン電極２８２に代えて、配線２１９及びその保護電極２１８、接続電極２２０及びその保護電極２４５、端子電極２５１及びその保護電極２４８、ＴＦＴ２０１のソース電極またはドレイン電極２４２及びその保護電極２４７、並びにＴＦＴ２０２のソース電極またはドレイン電極２４１及びその保護電極２４６を形成してもよい。それぞれの作製方法については、実施の形態１に基づくものである。
【０１３５】
本実施の形態により、光感度の低減が抑制された光電変換装置を有する半導体装置を得ることができる。
【０１３６】
なお本実施の形態は、必要であれば他の実施の形態と組み合わせてもよい。
【０１３７】
［実施の形態３］
本実施の形態ではボトムゲート型ＴＦＴを用いて形成した増幅回路、光センサ及びその作製方法の例を、図１６（Ａ）〜図１６（Ｅ）、図１７（Ａ）〜図１７（Ｄ）、図１８を用いて説明する。なお、実施の形態１〜実施の形態２と同じものは同じ符号で示している。
【０１３８】
まず基板２１０上に、下地絶縁膜２１２及び金属膜３１１を形成する（図１６（Ａ）参照）。この金属膜３１１として、本実施の形態では例えば窒化タンタル及びタングステン（Ｗ）をそれぞれ３０ｎｍ、３７０ｎｍ積層した膜を用いる。
【０１３９】
また、金属膜３１１として、上記以外にもチタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層膜、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層膜を用いることができる。
【０１４０】
なお、下地絶縁膜２１２を基板２１０上に形成せず、金属膜３１１を直接基板２１０に形成してもよい。
【０１４１】
次に金属膜３１１を用いてゲート電極３１２及び３１３、配線２１４及び２１５、端子電極２５０を形成する（図１６（Ｂ）参照）。
【０１４２】
次いで、ゲート電極３１２及び３１３、配線２１４及び２１５、端子電極２５０を覆うゲート絶縁膜３１４を形成する。本実施の形態では、珪素を主成分とする絶縁膜、例えばプラズマＣＶＤ法により１１５ｎｍの厚さで窒素を含む酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を用いてゲート絶縁膜３１４を形成する。
【０１４３】
次にゲート絶縁膜３１４上に島状半導体領域３１５及び３１６を形成する。島状半導体領域３１５及び３１６は、実施の形態１で述べた島状半導体領域２３１及び２３２と同様の材料及び作製工程により形成すればよい（図１６（Ｃ）参照）。
【０１４４】
島状半導体領域３１５及び３１６を形成したら、後にＴＦＴ３０１のソース領域またはドレイン領域３２１、及びＴＦＴ３０２のソース領域またはドレイン領域３２２となる領域以外を覆ってマスク３１８を形成し、一導電型を付与する不純物の導入を行う（図１６（Ｄ）参照）。一導電型の不純物としては、ｎチャネル型ＴＦＴを形成する場合には、ｎ型不純物としてリン（Ｐ）、砒素（Ａｓ）を用い、ｐチャネル型ＴＦＴを形成する場合には、ｐ型不純物としてホウ素（Ｂ）を用いればよい。本実施の形態ではｎ型不純物であるリン（Ｐ）を島状半導体領域３１５及び３１６に導入し、ＴＦＴ３０１のソース領域またはドレイン領域３２１及びソース領域及びドレイン領域の間にチャネル形成領域、並びにＴＦＴ３０２のソース領域またはドレイン領域３２２、及びソース領域及びドレイン領域の間にチャネル形成領域を形成する。
【０１４５】
次いでマスク３１８を除去し、図示しない第１の層間絶縁膜、第２の層間絶縁膜２１６及び第３の層間絶縁膜２１７を形成する（図１６（Ｅ）参照）。第１の層間絶縁膜、第２の層間絶縁膜２１６及び第３の層間絶縁膜２１７の材料及び作製工程は実施の形態１の記載に基づけばよい。
【０１４６】
次に第１の層間絶縁膜、第２の層間絶縁膜２１６及び第３の層間絶縁膜２１７にコンタクトホールを形成し、単層の金属膜を成膜し、さらに選択的に金属膜をエッチングして、配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ３０１のソース電極またはドレイン電極３４１、及びＴＦＴ３０２のソース電極またはドレイン電極３４２が形成される（図１７（Ａ）参照）。
【０１４７】
また配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ３０１のソース電極またはドレイン電極３４１、及びＴＦＴ３０２のソース電極またはドレイン電極３４２を、単層の導電膜に代えて、積層膜によって形成してもよい。積層膜によってこれらを形成した例を図１７（Ｂ）に示す。
【０１４８】
図１７（Ｂ）では、配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ３０１のソース電極またはドレイン電極３４１、及びＴＦＴ３０２のソース電極またはドレイン電極３４２に代えて、配線２１９及びその保護電極２１８、接続電極２２０及びその保護電極２４５、端子電極２５１及びその保護電極２４８、ＴＦＴ３０１のソース電極またはドレイン電極３３１及びその保護電極３３６、並びにＴＦＴ３０２のソース電極またはドレイン電極３３２及びその保護電極３３７を形成する。
【０１４９】
以上の工程で、ボトムゲート型ＴＦＴ３０１及び３０２を作製することができる。ボトムゲート型ＴＦＴ３０１及び３０２により、カレントミラー回路３０３を形成できる。
【０１５０】
次に第３の層間絶縁膜２１７上に、ｐ型半導体層１０３ｐ、ｉ型半導体層１０３ｉ及びｎ型半導体層１０３ｎを含む光電変換層１０３を形成する（図１７（Ｃ）参照）。光電変換層１０３の材料及び作製工程等は、実施の形態１〜実施の形態２を参照すればよい。
【０１５１】
次いで封止層２２４、端子電極２２１及び２２２を形成する（図１７（Ｄ）参照）。端子電極２２１はｎ型半導体層１００ｎに接続されており、端子電極２２２は端子電極２２１と同一工程で形成される。
【０１５２】
さらに電極２６１及び２６２を有する基板２６０を、半田２６３及び２６４で実装する。なお基板２６０上の電極２６１は、半田２６４で端子電極２２１に実装されている。また基板２６０の電極２６２は、半田２６３で端子電極２２２に実装されている（図１８参照）。
【０１５３】
光２００は、矢印に示すように基板２１０から入り、光電変換層１０３に到達する。
【０１５４】
なお図１７（Ｂ）の構成の半導体装置を用いても、上記の作製工程に従えば図１８に示す半導体装置と同様な半導体装置を作製することができる。
【０１５５】
本実施の形態により、光感度の低減が抑制された光電変換装置を有する半導体装置を得ることができる。
【０１５６】
なお本実施の形態は、必要であれば他の実施の形態と組み合わせてもよい。
【０１５７】
［実施の形態４］
本実施の形態では、電源として用いられるバッテリについて、図２７、図２８（Ａ）〜図２８（Ｂ）、図２９（Ａ）〜図２９（Ｅ）、図３０、図３１、図３２、図３３用いて以下に説明する。
【０１５８】
本明細書において、バッテリと、アンテナと、アンテナが受信した電磁波により生ずる起電力をバッテリに充電する回路と、該起電力を充電する媒体とを備えた装置をＲＦバッテリ又は無線電池とも呼ぶ。
【０１５９】
また、本明細書において、バッテリとは、二次電池又は蓄電池とよばれるもので、外部電源から得た電気的エネルギーを化学的エネルギーの形に変化して蓄え、必要に応じて再び電力として取り出す装置をいう。また、コンデンサとは、絶縁した二つの導体が設けられ、二つの導体の一方が正、他方が負の電荷を帯びることでその電気間の引力により電荷が蓄えられる装置をいう。
【０１６０】
なお、本明細書においてバッテリとは、充電することで連続使用時間を回復することができるものである。なおバッテリとしては、その用途により異なるが、薄膜なシート状や径の小さい筒状に形成された電池を用いることが好ましく、例えばリチウム電池、好ましくはゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池等を用いることで、小型化が可能である。勿論、充電可能な電池であればなんでもよく、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛電池などの充電放電可能な電池であってもよいし、また大容量のコンデンサなどを用いても良い。
【０１６１】
本実施の形態のバッテリとして用いることのできる大容量のコンデンサとしては、電極の対向面積が大きいものであることが望ましい。活性炭、フラーレン、カーボンナノチューブなど比表面積の大きい電極用材料を用いた電解二重層コンデンサを用いることが好適である。コンデンサは電池に較べ構成が単純であり薄膜化や積層化も容易である。電気二重層コンデンサは蓄電機能を有し、充放電の回数が増えても劣化が小さく、急速充電特性にも優れているため好適である。
【０１６２】
本実施の形態のバッテリは、例えば図１の電源１０１等として用いることが可能である。
【０１６３】
図２７において、ＲＦバッテリ４０１は、バッテリ４０７、充電回路４１３、充電制御回路４１４、内部アンテナ回路４１１、整流回路４１２を有している。ＲＦバッテリ４０１の外部に、外部アンテナ回路４１５が設けられている。内部アンテナ回路４１１は外部アンテナ回路４１５によって発生した無線信号を受信する。内部アンテナ回路４１１によって受信した信号は整流回路４１２に入力され、直流に変換される。充電回路４１３は整流回路４１２の電力をもとに電流を発生させ、バッテリ４０７に充電を行う。充電制御回路４１４はバッテリ４０７が過充電にならないように監視をおこない、充電量が増えた場合には充電回路４１３を制御し、充電量を抑える。なお、充電回路４１３は、例えば電圧制御回路（レギュレータとも言う）とスイッチ回路とにより構成することができる。なお、スイッチ回路をダイオードにすることにより、充電制御回路を省略する構成としてもよい。また、電圧制御回路は、電圧及び電流制御回路や定電流源回路であってもよい。
【０１６４】
なお、内部アンテナ回路４１１と外部アンテナ回路４１５として、例えば図２８（Ａ）に示すようなアンテナ５０１、共振容量５０２によって構成されるアンテナ回路５０３を用いることができる。また、整流回路４１２は、内部アンテナ回路４１１及び外部アンテナ回路４１５が受信する電磁波により誘導される交流信号を直流信号に変換する回路であればよい。例えば、図２８（Ｂ）に示すように、ダイオード５０４、ダイオード５０５、平滑容量５０６によって構成することができる。
【０１６５】
なお、本実施の形態において内部アンテナ回路４１１で受信する無線信号として、例えば、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどの周波数帯の信号を用いることができる。勿論、内部アンテナ回路で受信される信号の周波数はこれに限定されず、例えば、サブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚ、短波である３ＭＨｚ〜３０ＭＨｚ、中波である３００ｋＨｚ〜３ＭＨｚ、長波である３０ｋＨｚ〜３００ｋＨｚ、及び超長波である３ｋＨｚ〜３０ｋＨｚのいずれの周波数も用いることができる。
【０１６６】
また、内部アンテナ回路４１１と外部アンテナ回路４１５との間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調であってもデジタル変調であってよく、振幅変調、位相変調、周波数変調、及びスペクトラム拡散のいずれであってもよい。望ましくは、振幅変調、または、周波数変調にするとよい。また、無線信号として携帯電話の中継局の電波帯（８００〜９００ＭＨｚ帯、１．５ＧＨｚ、１．９〜２．１ＧＨｚ帯等）、携帯電話から発振される電波、電波時計の電波（４０ｋＨｚ等）、家庭用の交流電源のノイズ（６０Ｈｚ等）、他のリーダ／ライタ等から無作為に受信される信号等を利用することも可能である。また、内部アンテナ回路４１１として、それぞれ長さや形状の異なるアンテナを用いた複数のアンテナ回路を設けることによって、バッテリ４０７の充電に様々な無線信号を利用することができる。
【０１６７】
また、内部アンテナ回路４１１及び外部アンテナ回路４１５に設けられるアンテナは、これらの無線信号を受信しやすい長さや形状で設ける。また、これらの電波を複数受信する場合には、長さや形状の異なるアンテナを含む複数のアンテナ回路を設けることが好ましい。
【０１６８】
また、内部アンテナ回路４１１又は外部アンテナ回路４１５に設けられるアンテナの形状についても特に限定されない。つまり、内部アンテナ回路４１１又は外部アンテナ回路４１５に適用する信号の伝送方式は、電磁結合方式、電磁誘導方式又はマイクロ波方式等を用いることができる。伝送方式は、実施者が適宜使用用途を考慮して選択すればよく、伝送方式に伴って最適な長さや形状のアンテナを設ければよい。
【０１６９】
例えば、伝送方式として、電磁結合方式又は電磁誘導方式（例えば、１３．５６ＭＨｚ帯）を適用する場合には、電界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ、ヘリカルアンテナ）に形成する。
【０１７０】
また、伝送方式としてマイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電膜の長さや形状を適宜設定すればよく、アンテナとして機能する導電膜を例えば、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０１７１】
ここで、内部アンテナ回路４１１又は外部アンテナ回路４１５に設けるアンテナの形状の一例を図２９（Ａ）〜図２９（Ｅ）に示す。例えば、図２９（Ａ）に示すように様々な回路等が設けられた回路素子５２２の周りに一面のアンテナ５２３を配した構造を取っても良い。ただし回路素子５２２とは、無線交信可能な半導体装置の各素子から、内部アンテナ回路４１１あるいは外部アンテナ回路４１５を除いたものを示している。
【０１７２】
また、図２９（Ｂ）に示すように様々な回路等が設けられた回路素子５２２が細いアンテナ５２３に囲まれるように配した構造をとってもよい。また、図２９（Ｃ）に示すように様々な回路等が設けられた回路素子５２２を配し、高周波数の電磁波を受信するためのアンテナ５２３の形状をとってもよい。また、図２９（Ｄ）に示すように様々な回路等が設けられた回路素子５２２を配し１８０度無指向性（どの方向からでも同じく受信可能）なアンテナ５２３での形状をとってもよい。また、図２９（Ｅ）に示すように、様々な回路等が設けられた回路素子５２２に対して、棒状に長く伸ばしたアンテナ５２３の形状をとってもよい。内部アンテナ回路４１１又は外部アンテナ回路４１５はこれらの形状のアンテナを組み合わせて用いることができる。
【０１７３】
また、図２９（Ａ）〜図２９（Ｅ）において、様々な回路等が設けられた回路素子５２２とアンテナ５２３との接続については特に限定されない。例えば、アンテナ５２３と回路等が設けられた回路素子５２２をワイヤボンディング接続やバンプ接続を用いて接続する、あるいは回路素子５２２の一部を電極にしてアンテナ５２３に貼り付けるという方法を取ってもよい。この方式ではＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ；異方性導電性フィルム）を用いて回路素子５２２をアンテナ５２３に貼り付けることができる。また、アンテナ５２３に必要な長さは受信に用いる周波数によって異なる。例えば周波数が２．４５ＧＨｚの場合、半波長ダイポールアンテナを設けるなら波長の１／２（約６０ｍｍ）、モノポールアンテナを設けるなら波長の１／４（約３０ｍｍ）の長さにすると良い。
【０１７４】
なお、内部アンテナ回路４１１は複数の周波数帯の電磁波を受信可能なマルチバンドアンテナ構造であってもよい。例えば、図３０に示すように内部アンテナ回路が複数のアンテナ回路によって形成されていてもよい。図３０に示す構造において、基板１７０１上に、第１のアンテナ回路１７０５ａ、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃと、制御回路を有する回路素子１７０２と、バッテリ１７０３とを有している。なお、第１のアンテナ回路１７０５ａ、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃと回路素子１７０２に設けられた制御回路とは電気的に接続されている。なお、１７０６はバッテリを充電するための電磁波を送信するための送信機であり、表示部等に設けられている。
【０１７５】
第１のアンテナ回路１７０５ａ、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃにより受信された電磁波は、回路素子１７０２に形成された制御回路における整流回路を介してバッテリ１７０３に入力され、バッテリ１７０３が充電される。
【０１７６】
ここでは、送信機１７０６から送信された電磁波を第１のアンテナ回路１７０５ａで受信し、外部の無線信号１７０７を第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃで受信している例を示している。また、第１のアンテナ回路１７０５ａ、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃの接続関係については特に限定されず、例えば、全てのアンテナが電気的に接続されていてもよいし、それぞれが電気的に接続せず独立に設けられていてもよい。
【０１７７】
なお、バッテリ１７０３の充電に用いられる第１のアンテナ回路１７０５ａ、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃのアンテナの長さや形状は図３０に示した構造に限られない。ここでは、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃのアンテナとして、長さの異なる線状のアンテナ（ダイポールアンテナ）を設けた例を示したが、例えば、ダイポールアンテナとコイル状のアンテナを組み合わせて用いてもよいし、ダイポールアンテナとパッチアンテナを組み合わせて用いてもよい。このように、バッテリ１７０３の充電に用いられるアンテナとして、長さや形状の異なるものを複数設けることによって、様々な無線信号を受信することができるため、充電効率を向上させることができる。特に、パッチアンテナとダイポールアンテナ等の形状の異なるアンテナを組み合わせて設けることによって（例えば、パッチアンテナの周囲に折り返しダイポールアンテナを設ける）、限られたスペースを有効に活用することが可能となる。本実施の形態では、３つのアンテナ回路１７０５ａ、１７０５ｂ、１７０５ｃを設けた例を示したが、これに限られず、１つのアンテナ回路又は３つ以上のアンテナ回路を設けた構成としてもよい。
【０１７８】
また、例えば、第１のアンテナ回路１７０５ａと送信機１７０６間で送受信される信号として、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどの周波数帯の信号を用いることができ、それぞれＩＳＯ規格などが設定される。勿論、第１のアンテナ回路１７０５ａと送信機１７０６間で送受信される信号の周波数はこれに限定されず、例えば、サブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚ、短波である３ＭＨｚ〜３０ＭＨｚ、中波である３００ｋＨｚ〜３ＭＨｚ、長波である３０ｋＨｚ〜３００ｋＨｚ、及び超長波である３ｋＨｚ〜３０ｋＨｚのいずれの周波数も用いることができる。また、第１のアンテナ回路１７０５ａと送信機１７０６間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調であってもデジタル変調であってよく、振幅変調、位相変調、周波数変調、及びスペクトラム拡散のいずれであってもよい。望ましくは、振幅変調、または、周波数変調にするとよい。
【０１７９】
また、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃのアンテナで受信する外部の無線信号１７０７として、例えば、携帯電話の中継局の電波帯（８００〜９００ＭＨｚ帯、１．５ＧＨｚ、１．９〜２．１ＧＨｚ帯等）、携帯電話から発振される電波、電波時計の電波（４０ｋＨｚ等）、家庭用の交流電源のノイズ（６０Ｈｚ等）、他のリーダ／ライタ等から無作為に生じている電波等を利用することができる。外部の無線信号を受信してバッテリの充電を無線で行うことによって、バッテリを充電するための充電器等を別途必要としないため、より低コストでバッテリを作製することができる。また、図３０に示すように、それぞれ長さや形状の異なるアンテナを用いた複数のアンテナ回路を設けることによって、バッテリ１７０３の充電用として様々な無線信号を利用することができる。また、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃに設けられるアンテナの形状は、これらの無線信号を受信しやすい長さや形状で設けるとよい。また、図３０では、第１のアンテナ回路１７０５ａは送信機１７０６からの電磁波を受信する形態としたが、これに限定されず全てのアンテナ回路で外部の無線信号を受信してバッテリを充電する形態としてもよい。
【０１８０】
なお、図３０では、同一の基板１７０１上に複数のアンテナ回路１７０５ａ、１７０５ｂ、１７０５ｃ、回路素子１７０２及びバッテリ１７０３を設けた例を示したが、図３０に示す構造に限られることはなく、それぞれを別々の基板上に設けてもよい。
【０１８１】
次いで、図２７に示すバッテリ４０７として薄膜状のバッテリの構成例について説明する。本実施の形態では、リチウムイオン電池を用いた場合のバッテリの構成例を図３１に示す。
【０１８２】
図３１は薄膜状のバッテリの断面模式図である。まず、基板７１０１上に電極となる集電体薄膜７１０２を成膜する。集電体薄膜７１０２は負極活物質層７１０３と密着性がよく、抵抗が小さいことが求められ、アルミニウム、銅、ニッケル、バナジウムなどを用いることができる。次に集電体薄膜７１０２上に負極活物質層７１０３を成膜する。一般には酸化バナジウム（Ｖ２Ｏ５）などが用いられる。次に負極活物質層７１０３上に固体電解質層７１０４を成膜する。一般にはリン酸リチウム（Ｌｉ３ＰＯ４）などが用いられる。次に固体電解質層７１０４上に正極活物質層７１０５を成膜する。一般にはマンガン酸リチウム（ＬｉＭｎ２Ｏ４）などが用いられる。コバルト酸リチウム（ＬｉＣｏＯ２）やニッケル酸リチウム（ＬｉＮｉＯ２）を用いても良い。次に正極活物質層７１０５上に電極となる集電体薄膜７１０６を成膜する。集電体薄膜７１０６は正極活物質層７１０５と密着性がよく、抵抗が小さいことが求められ、アルミニウム、銅、ニッケル、バナジウムなどを用いることができる。なお、リチウムイオン電池は、ニッカド電池、鉛電池などと比べて、メモリ効果がなく、電流量を大きく取ることができる。
【０１８３】
また、上記集電体薄膜７１０２、負極活物質層７１０３、固体電解質層７１０４、正極活物質層７１０５、集電体薄膜７１０６の薄膜層は、スパッタ技術を用いて形成しても良いし、蒸着技術を用いても良い。また集電体薄膜７１０２、負極活物質層７１０３、固体電解質層７１０４、正極活物質層７１０５、集電体薄膜７１０６のそれぞれの厚さは０．１μｍ〜３μｍが望ましい。
【０１８４】
次に以下に充電時、放電時の動作を説明する。充電時には、正極活物質層７１０５からリチウムがイオンとなって離脱する。そのリチウムイオンは固体電解質層７１０４を介して負極活物質層７１０３に吸収される。このときに、正極活物質層７１０５から外部へ電子が放出される。
【０１８５】
また放電時には、負極活物質層７１０３からリチウムがイオンとなって離脱する。そのリチウムイオンは固体電解質層７１０４を介して、正極活物質層７１０５に吸収される。このとき負極活物質層７１０３から外部に電子が放出される。この様にして薄膜二次電池は動作する。
【０１８６】
なお、再度集電体薄膜７１０２、負極活物質層７１０３、固体電解質層７１０４、正極活物質層７１０５、集電体薄膜７１０６の薄膜層を重ねて形成することで、より大きい電力の充放電が可能になるため好適である。
【０１８７】
本実施の形態のバッテリは厚さ１０μｍ以下程度の薄膜状であり、且つ充放電可能なバッテリであるため、本実施の形態のバッテリを用いることにより小型で軽量な半導体装置を作製することができる。
【０１８８】
バッテリとして充電可能な電池を使用する場合、一般に、充放電の制御が必要である。つまり、充電をおこなう際に過充電にならないように、充電状況をモニターしながら充電を行う必要がある。本実施の形態において、充電制御をおこなうための回路について説明する。図３２に、図２７に示した充電回路４１３、充電制御回路４１４、バッテリ４０７のブロック図を示す。
【０１８９】
図３２に示す例では充電回路４１３は定電流源回路４２５、スイッチ回路４２６から構成され、充電制御回路４１４、バッテリ４０７と電気的に接続されている。なお、図３２に示す充電回路は一例であり、この様な構成に限定されるものではなく、他の構成であっても良い。本実施の形態は定電流によって、バッテリ４０７に充電をおこなっているが、定電流だけの充電ではなく、途中で定電圧充電に切り替えても良い。定電流を用いない別の方式であっても良い。また、以下の回路を構成するトランジスタは薄膜トランジスタであっても良いし、単結晶基板上のトランジスタや有機トランジスタであっても良い。
【０１９０】
図３３は図３２の回路をさらに詳細にしたものである。以下に動作を説明する。定電流源回路４２５、スイッチ回路４２６、充電制御回路４１４は高電位電源線９７６、低電位電源線９７７を電源線として用いている。図３３では低電位電源線９７７をＧＮＤ線として用いているが、ＧＮＤ線には限定されず他の電位であっても良い。
【０１９１】
定電流源回路４２５はトランジスタ９５２〜９６１、抵抗９５１、９６２によって構成されている。高電位電源線９７６より抵抗９５１を介してトランジスタ９５２、９５３に電流が流れ、トランジスタ９５２、９５３がオン（ＯＮ）する。
【０１９２】
トランジスタ９５４、９５５、９５６、９５７、９５８は帰還型の差動アンプを構成し、トランジスタ９５２のゲート電位はトランジスタ９５６のゲート電位とほぼ同じとなる。トランジスタ９６１のドレイン電流はトランジスタ９５７のゲート電位と低電位電源線９７７の差電位を抵抗９６２の抵抗値で割った値となる。その電流をトランジスタ９５９、９６０によって構成されるカレントミラー回路に入力し、カレントミラー回路の出力電流をスイッチ回路４２６に供給する。定電流源回路４２５は本構成に限定されず他の構成を用いても良い。
【０１９３】
スイッチ回路４２６はトランスミッションゲート９６５、インバータ９６３，９６４から構成され、インバータ９６４の入力信号によって定電流源回路４２５の電流をバッテリ４０７に供給するか、否かを制御する。スイッチ回路はこの構成に限定されず他の構成を用いても良い。
【０１９４】
充電制御回路４１４はトランジスタ９６６〜９７４、抵抗９７５によって構成される。高電位電源線９７６より抵抗９７５を介してトランジスタ９７３、９７４に電流が流れ、トランジスタ９７３、９７４がオン（ＯＮ）する。トランジスタ９６８、９６９、９７０、９７１、９７２は差動型のコンパレーターを構成している。トランジスタ９７０のゲート電位がトランジスタ９７１のゲート電位より低い場合、トランジスタ９６８のドレイン電位はほぼ高電位電源線９７６の電位とほぼ等しくなり、トランジスタ９７０のゲート電位がトランジスタ９７１のゲート電位より高い場合、トランジスタ９６８のドレイン電位はトランジスタ９７０のソース電位とほぼ等しくなる。
【０１９５】
トランジスタ９６８のドレイン電位が高電位電源線９７６とほぼ等しい場合、トランジスタ９６７、９６６で構成されるバッファを介して、充電制御回路４１４はロウを出力する。トランジスタ９６８のドレイン電位がトランジスタ９７０のソース電位とほぼ等しい場合、トランジスタ９６７、９６６で構成されるバッファを介して、充電制御回路４１４はハイを出力する。
【０１９６】
充電制御回路４１４の出力がロウの場合、バッテリ４０７にはスイッチ回路４２６を介して電流が供給される。また、充電制御回路４１４の出力がハイの場合は、スイッチ回路４２６はオフ（ＯＦＦ）して、バッテリ４０７に電流は供給されない。トランジスタ９７０のゲートはバッテリ４０７に電気的に接続されているため、バッテリ４０７が充電され、その電位が充電制御回路４１４のコンパレータのしきい値を超えると、充電が停止する。本実施の形態ではコンパレータのしきい値をトランジスタ９７３のゲート電位で設定しているが、この値に限定するものではなく、他の電位であっても良い。一般に設定電位は用途とバッテリの性能によって適宜決められるものである。なお、バッテリへの充電回路の構成は、この構成に限定されるものではない。
【０１９７】
［実施の形態５］
本実施の形態では、本発明により得られた光電変換装置を様々な電子機器に組み込んだ例について説明する。本発明が適用される電子機器として、コンピュータ、ディスプレイ、携帯電話、テレビなどが挙げられる。それらの電子機器の具体例を、図１９、図２０（Ａ）〜図２０（Ｂ）、図２１（Ａ）〜図２１（Ｂ）、図２２及び図２３に示す。
【０１９８】
図１９は携帯電話であり、本体（Ａ）７０１、本体（Ｂ）７０２、筐体７０３、操作キー７０４、音声入力部７０５、音声出力部７０６、回路基板７０７、表示パネル（Ａ）７０８、表示パネル（Ｂ）７０９、蝶番７１０、透光性材料部７１１、光電変換素子７１２を有している。本発明は光電変換素子７１２に適用することができる。
【０１９９】
光電変換素子７１２は透光性材料部７１１を透過した光を検知し、検知した外部光の照度に合わせて表示パネル（Ａ）７０８及び表示パネル（Ｂ）７０９の輝度コントロールを行ったり、光電変換素子７１２で得られる照度に合わせて操作キー７０４の照明制御を行う。これにより携帯電話の消費電流を抑えることができる。
【０２００】
図２０（Ａ）及び図２０（Ｂ）に携帯電話の別の例を示す。図２０（Ａ）及び図２０（Ｂ）において、７２１は本体、７２２は筐体、７２３は表示パネル、７２４は操作キー、７２５は音声出力部、７２６は音声入力部、７２７及び７２８は光電変換素子である。
【０２０１】
図２０（Ａ）に示す携帯電話では、本体７２１に設けられた光電変換素子７２７により外部の光を検知することにより表示パネル７２３及び操作キー７２４の輝度を制御することが可能である。
【０２０２】
また図２０（Ｂ）に示す携帯電話では、図２０（Ａ）の構成に加えて、本体７２１の内部に光電変換素子７２８を設けている。光電変換素子７２８により、表示パネル７２３に設けられているバックライトの輝度を検出することも可能となる。
【０２０３】
図２１（Ａ）はコンピュータであり、本体７３１、筐体７３２、表示部７３３、キーボード７３４、外部接続ポート７３５、ポインティングデバイス７３６等を含む。
【０２０４】
また図２１（Ｂ）は表示装置でありテレビ受像器などがこれに当たる。本表示装置は、筐体７４１、支持台７４２、表示部７４３などによって構成されている。
【０２０５】
図２１（Ａ）のコンピュータに設けられる表示部７３３、及び図２１（Ｂ）に示す表示装置の表示部７４３として、液晶パネルを用いた場合の詳しい構成を図２２に示す。
【０２０６】
図２２に示す液晶パネル７６２は、筐体７６１に内蔵されており、基板７５１ａ及び７５１ｂ、基板７５１ａ及び７５１ｂに挟まれた液晶層７５２、偏光フィルタ７５５ａ及び７５５ｂ、及びバックライト７５３等を有している。また筐体７６１には光電変換素子を有する光電変換素子形成領域７５４が形成されている。
【０２０７】
本発明を用いて作製された光電変換素子形成領域７５４はバックライト７５３からの光量を感知し、その情報がフィードバックされて液晶パネル７６２の輝度が調節される。
【０２０８】
図２３（Ａ）及び図２３（Ｂ）は、本発明の光センサをカメラ、例えばデジタルカメラに組み込んだ例を示す図である。図２３（Ａ）は、デジタルカメラの前面方向から見た斜視図、図２３（Ｂ）は、後面方向から見た斜視図である。図２３（Ａ）において、デジタルカメラには、リリースボタン８０１、メインスイッチ８０２、ファインダ窓８０３、フラッシュ８０４、レンズ８０５、鏡胴８０６、筺体８０７が備えられている。
【０２０９】
また、図２３（Ｂ）において、ファインダ接眼窓８１１、モニタ８１２、操作ボタン８１３が備えられている。
【０２１０】
リリースボタン８０１は、半分の位置まで押下されると、焦点調整機構および露出調整機構が作動し、最下部まで押下されるとシャッターボタンが開く。
【０２１１】
メインスイッチ８０２は、押下又は回転によりデジタルカメラの電源のＯＮ／ＯＦＦを切り替える。
【０２１２】
ファインダ窓８０３は、デジタルカメラの前面のレンズ８０５の上部に配置されており、図２３（Ｂ）に示すファインダ接眼窓８１１から撮影する範囲やピントの位置を確認するための装置である。
【０２１３】
フラッシュ８０４は、デジタルカメラの前面上部に配置され、被写体輝度が低いときに、リリースボタンが押下されてシャッターボタンが開くと同時に補助光を照射する。
【０２１４】
レンズ８０５は、デジタルカメラの正面に配置されている。レンズは、フォーカシングレンズ、ズームレンズ等により構成され、図示しないシャッターボタン及び絞りと共に撮影光学系を構成する。また、レンズの後方には、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）等の撮像素子が設けられている。
【０２１５】
鏡胴８０６は、フォーカシングレンズ、ズームレンズ等のピントを合わせるためにレンズの位置を移動するものであり、撮影時には、鏡胴を繰り出すことにより、レンズ８０５を手前に移動させる。また、携帯時は、レンズ８０５を沈銅させてコンパクトにする。なお、本実施の形態においては、鏡胴を繰り出すことにより被写体をズーム撮影することができる構造としているが、この構造に限定されるものではなく、筺体８０７内での撮影光学系の構成により鏡胴を繰り出さずともズーム撮影が可能なデジタルカメラでもよい。
【０２１６】
ファインダ接眼窓８１１は、デジタルカメラの後面上部に設けられており、撮影する範囲やピントの位置を確認する際に接眼するために設けられた窓である。
【０２１７】
操作ボタン８１３は、デジタルカメラの後面に設けられた各種機能ボタンであり、セットアップボタン、メニューボタン、ディスプレイボタン、機能ボタン、選択ボタン等により構成されている。
【０２１８】
本発明の光センサを図２３（Ａ）及び図２３（Ｂ）に示すカメラに組み込むと、光センサが光の有無及び強さを感知することができ、これによりカメラの露出調整等を行うことができる。
【０２１９】
また本発明の光センサはその他の電子機器、例えばプロジェクションテレビ、ナビゲーションシステム等に応用することが可能である。すなわち光を検出する必要のあるものであればいかなるものにも用いることが可能である。
【０２２０】
なお本実施の形態は、必要であれば他の実施の形態と組み合わせてもよい。
【実施例１】
【０２２１】
本実施例では、図１のＴＦＴ１０４のソース電極またはドレイン電極を形成する導電膜の膜厚を変えたときの、照度Ｅと光電流Ｉとの関係を、図２４及び図２５に示す。
【０２２２】
図２４は、照度Ｅ（横軸）とゲート電極にかかる電圧Ｖｇａｔｅ（縦軸）の関係を示すグラフであり、ソース電極またはドレイン電極の膜厚を、シート抵抗が０．０５２Ω／□、０．５２Ω／□、５．２Ω／□、５２Ω／□、５２０Ω／□（抵抗比：０．０１、０．１、１、１０、１００）となるように形成したものの比較を示す。
【０２２３】
図２５は、照度Ｅ（横軸）と倍率（縦軸）の関係を示すグラフであり、倍率とは図２４の光電流Ｉの微分値である。
【０２２４】
なお図２４及び図２５において、白抜き菱形は抵抗比０．０１（シート抵抗：０．０５２Ω／□）、白抜き四角形は抵抗比０．１（シート抵抗：０．５２Ω／□）、白抜き三角形は抵抗比１（シート抵抗：５．２Ω／□）、白抜き丸形は抵抗比１０（シート抵抗：５２Ω／□）、黒塗り四角形は抵抗比１００（シート抵抗：５２０Ω／□）を表している。
【０２２５】
図２４及び図２５に示されるように、ソース電極またはドレイン電極の抵抗値が低い、０．０５２Ω／□、０．５２Ω／□、５．２Ω／□（抵抗比：０．０１、０．１、１）では、光電流Ｉは照度Ｅが高くなっても低減する割合が小さい。しかしながら、一方、ソース電極またはドレイン電極の抵抗値が高い、５２Ω／□、５２０Ω／□（抵抗比：１０、１００）では、照度Ｅが大きくなると、大きく低減することが分かる。
【０２２６】
以上から、カレントミラー回路の参照側のＴＦＴ１０４に寄生抵抗が発生してしまうと、出力される光電流が減少してしまうことが分かる。これにより感知する光強度の範囲が減少してしまうので、本発明の構成は寄生抵抗の発生を抑制し、光感度の減少を防ぐことができるので有用である。
【産業上の利用可能性】
【０２２７】
本発明により、光感度の低下を抑制することが可能な、半導体装置や光電変換装置を作製することができる。また本発明の半導体装置や光電変換装置を組み込むことにより、回路動作の安定性や信頼性の高い電気機器を得ることが可能である。
【図面の簡単な説明】
【０２２８】
【図１】本発明の半導体装置の回路図。
【図２】本発明の半導体装置のブロック図。
【図３】半導体装置の回路図。
【図４】ゲート電極にかかる電圧Ｖｇａｔｅと光電流Ｉの関係を示す図。
【図５】照度Ｅと光電流Ｉの関係を示す図。
【図６】本発明の半導体装置の回路図。
【図７】本発明の半導体装置の回路図。
【図８】本発明の半導体装置の回路図。
【図９】本発明の半導体装置の回路図。
【図１０】本発明の半導体装置の断面図。
【図１１】本発明の半導体装置の作製工程を示す断面図。
【図１２】本発明の半導体装置の作製工程を示す断面図。
【図１３】本発明の半導体装置の作製工程を示す断面図。
【図１４】本発明の半導体装置の上面図。
【図１５】本発明の半導体装置の断面図。
【図１６】本発明の半導体装置の作製工程を示す断面図。
【図１７】本発明の半導体装置の作製工程を示す断面図。
【図１８】本発明の半導体装置の作製工程を示す断面図。
【図１９】本発明の半導体装置を実装した装置を示す図。
【図２０】本発明の半導体装置を実装した装置を示す図。
【図２１】本発明の半導体装置を実装した装置を示す図。
【図２２】本発明の半導体装置を実装した装置を示す図。
【図２３】本発明の半導体装置を実装した装置を示す図。
【図２４】ソース電極またはドレイン電極を形成する導電膜の膜厚を変化させたときの、照度Ｅと光電流Ｉの関係を示す図。
【図２５】ソース電極またはドレイン電極を形成する導電膜の膜厚を変化させたときの、照度Ｅと倍率の関係を示す図。
【図２６】本発明の半導体装置のブロック図。
【図２７】本発明のバッテリを示すブロック図。
【図２８】本発明のバッテリに含まれる回路図。
【図２９】本発明のバッテリに含まれる回路の上面図。
【図３０】本発明のバッテリに含まれる回路を示す図。
【図３１】本発明のバッテリの断面図。
【図３２】本発明のバッテリに含まれる回路を示すブロック図。
【図３３】本発明のバッテリに含まれる回路図。
【符号の説明】
【０２２９】
１００ 光電変換層
１００ｉ ｉ型半導体層
１００ｎ ｎ型半導体層
１００ｐ ｐ型半導体層
１０１ 電源
１０３ 光電変換層
１０３ｉ ｉ型半導体層
１０３ｎ ｎ型半導体層
１０３ｐ ｐ型半導体層
１０４ ＴＦＴ
１０５ ＴＦＴ
１０５ａ ＴＦＴ
１０５ｉ ＴＦＴ
１１１ カレントミラー回路
１１８ａ 回路
１１８ｂ 回路
１１８ｉ 回路
１１９ａ 端子
１１９ｂ 端子
１１９ｉ 端子
１２０ａ 端子
１２０ｂ 端子
１２０ｉ 端子
１２１ａ 端子
１２１ｂ 端子
１２１ｉ 端子
１２２ カレントミラー回路
１２３ 回路
１２４ 端子
１４１ 電極
１４２ 電極
１４４ 配線
１４５ 配線
１４６ 配線
１４６ａ 配線
１４６ｂ 配線
１４６ｃ 配線
１４６ｄ 配線
１４７ 配線
２０１ ＴＦＴ
２０２ ＴＦＴ
２０３ カレントミラー回路
２０４ 回路
２１０ 基板
２１２ 下地絶縁膜
２１３ ゲート絶縁膜
２１４ 配線
２１５ 配線
２１６ 絶縁膜
２１７ 絶縁膜
２１８ 保護電極
２１９ 配線
２２０ 接続電極
２２１ 端子電極
２２２ 端子電極
２２４ 封止層
２３１ 島状半導体領域
２３２ 島状半導体領域
２３４ ゲート電極
２３５ ゲート電極
２３７ ソース領域またはドレイン領域
２３８ ソース領域またはドレイン領域
２４１ ソース電極またはドレイン電極
２４２ ソース電極またはドレイン電極
２４５ 保護電極
２４６ 保護電極
２４７ 保護電極
２４８ 保護電極
２５０ 端子電極
２５１ 端子電極
２６０ 基板
２６１ 電極
２６２ 電極
２６３ 半田
２６４ 半田
２７１ ソース領域またはドレイン領域
２７２ ソース領域またはドレイン領域
２８１ 端子電極
２８２ ソース電極またはドレイン電極
２８３ ソース電極またはドレイン電極
２８４ 配線
２８５ 接続電極
２９１ 素子形成領域
２９２ 受光部
２９３ 増幅回路部
３０１ ＴＦＴ
３０２ ＴＦＴ
３０３ カレントミラー回路
３１１ 金属膜
３１２ ゲート電極
３１３ ゲート電極
３１４ ゲート絶縁膜
３１５ 島状半導体領域
３１６ 島状半導体領域
３１８ マスク
３２１ ソース領域またはドレイン領域
３２２ ソース領域またはドレイン領域
３３１ ソース電極またはドレイン電極
３３２ ソース電極またはドレイン電極
３３６ 保護電極
３３７ 保護電極
３４１ ソース電極またはドレイン電極
３４２ ソース電極またはドレイン電極
４０１ ＲＦバッテリ
４０７ バッテリ
４１１ 内部アンテナ回路
４１２ 整流回路
４１３ 充電回路
４１４ 充電制御回路
４１５ 外部アンテナ回路
４２５ 定電流源回路
４２６ スイッチ回路
５０１ アンテナ
５０２ 共振容量
５０３ アンテナ回路
５０４ ダイオード
５０５ ダイオード
５０６ 平滑容量
５２２ 回路素子
５２３ アンテナ
７０１ 本体（Ａ）
７０２ 本体（Ｂ）
７０３ 筐体
７０４ 操作キー
７０５ 音声入力部
７０６ 音声出力部
７０７ 回路基板
７０８ 表示パネル（Ａ）
７０９ 表示パネル（Ｂ）
７１０ 蝶番
７１１ 透光性材料部
７１２ 光電変換素子
７１２ 光電変換素子
７２１ 本体
７２２ 筐体
７２３ 表示パネル
７２４ 操作キー
７２５ 音声出力部
７２６ 音声入力部
７２７ 光電変換素子
７２８ 光電変換素子
７３１ 本体
７３２ 筐体
７３３ 表示部
７３４ キーボード
７３５ 外部接続ポート
７３６ ポインティングデバイス
７４１ 筐体
７４２ 支持台
７４３ 表示部
７５１ａ 基板
７５１ｂ 基板
７５２ 液晶層
７５３ バックライト
７５４ 光電変換素子形成領域
７５５ａ 偏光フィルタ
７５５ｂ 偏光フィルタ
７６１ 筐体
７６２ 液晶パネル
８０１ リリースボタン
８０２ メインスイッチ
８０３ ファインダ窓
８０４ フラッシュ
８０５ レンズ
８０６ 鏡胴
８０７ 筺体
８１１ ファインダ接眼窓
８１２ モニタ
８１３ 操作ボタン
９５１ 抵抗
９５２ トランジスタ
９５３ トランジスタ
９５４ トランジスタ
９５５ トランジスタ
９５６ トランジスタ
９５７ トランジスタ
９５８ トランジスタ
９５９ トランジスタ
９６０ トランジスタ
９６１ トランジスタ
９６２ 抵抗
９６３ インバータ
９６４ インバータ
９６５ トランスミッションゲート
９６６ トランジスタ
９６７ トランジスタ
９６８ トランジスタ
９６９ トランジスタ
９７０ トランジスタ
９７１ トランジスタ
９７２ トランジスタ
９７３ トランジスタ
９７４ トランジスタ
９７５ 抵抗
９７６ 高電位電源線
９７７ 低電位電源線
１００１ 電源
１００３ フォトダイオード
１００４ ＴＦＴ
１００５ ＴＦＴ
１００６ 寄生抵抗
１０１１ カレントミラー回路
１７０１ 基板
１７０２ 回路素子
１７０３ バッテリ
１７０５ａ アンテナ回路
１７０５ｂ アンテナ回路
１７０５ｃ アンテナ回路
１７０６ 送信機
１７０７ 無線信号
７１０１ 基板
７１０２ 集電体薄膜
７１０３ 負極活物質層
７１０４ 固体電解質層
７１０５ 正極活物質層
７１０６ 集電体薄膜
ＲＬ 負荷抵抗
【技術分野】
【０００１】
本発明は、光電変換装置及び光電変換装置を有する半導体装置に関し、特に薄膜半導体素子で構成された光電変換装置及びその作製方法に関する。また、光電変換装置を用いた電子機器に関する。
【背景技術】
【０００２】
一般的に電磁波の検知用途に用いられる光電変換装置は数多く知られており、例えば紫外線から赤外線を検出するものは総括して光センサと呼ばれている。その中でも波長４００ｎｍ〜７００ｎｍの可視光線領域の光を検出するものは特に可視光センサと呼ばれ、人間の生活環境に応じて照度調整やオン／オフ制御などが必要な機器類に数多く用いられている。
【０００３】
特に表示装置では表示装置の周囲の明るさを検出し、その表示輝度を調整することが行なわれている。なぜなら周囲の明るさを検出し、適度な表示輝度を得ることによって、無駄な電力を減らすことが可能であるからである。例えば、携帯電話やパーソナルコンピュータにそのような輝度調整用の光センサが用いられている。
【０００４】
また周囲の明るさだけではなく、表示装置、特に液晶表示装置のバックライトの輝度を光センサにより検出し、表示画面の輝度を調節することも行われている。
【０００５】
このような光センサにおいては、センシング部分にフォトダイオードを用い、フォトダイオードの出力電流を増幅回路にて増幅することが行われている。このような増幅回路としては、例えばカレントミラー回路が用いられる（例えば特許文献１参照）。
【特許文献１】特許第３４４４０９３号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の増幅回路は補正回路を含めた、多段構成のものが多く、大きな電源電圧が必要であった。近年、電源電圧を安定に供給することが、省エネ、高性能化などの多方面から、電気回路を構成する上で必要とされている。
【０００７】
しかしながら、上記のような増幅回路、例えばカレントミラー回路は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ）から構成され、ＴＦＴを構成する導電層や、それに接続される配線の配線抵抗やコンタクト抵抗等による寄生抵抗が発生してしまう問題があった。
【０００８】
特にカレントミラー回路においては、参照側のＴＦＴに寄生抵抗が発生してしまうと、感知する光強度の範囲が減少してしまうという恐れがあることを以下に説明する。
【０００９】
図３は、従来のフォトダイオードと増幅回路を含む半導体装置の回路図である。図３の半導体装置は、電源１００１、フォトダイオード１００３、参照側のＴＦＴ１００４及び出力側のＴＦＴ１００５を含むカレントミラー回路１０１１を有している。また参照側のＴＦＴ１００４には寄生抵抗１００６が発生している。
【００１０】
寄生抵抗１００６の抵抗値をＲとする。寄生抵抗１００６が発生しないときのＴＦＴ１００４及び１００５のゲート電極にかかる電圧ＶｇａｔｅをＶ１とする。また寄生抵抗１００６が発生したときのＴＦＴ１００４及び１００５のゲート電極にかかる電圧ＶｇａｔｅをＶ２とする。
【００１１】
図４に示すように、寄生抵抗１００６が発生することにより、出力電流（光電流）が飽和してしまうときのＶｇａｔｅの上限がΔＶ＝Ｒ×Ｉだけ小さくなり、Ｖ１からＶ２となってしまう。すなわち、Ｖｇａｔｅの上限が減少することは、光電流Ｉの上限が減少することにつながる。さらには感知できる光の強度が減少してしまう。
【００１２】
光電流Ｉは、Ｖ１の時はＩ１で飽和するが、Ｖ２の時はＩ２で飽和してしまい、それ以上流れなくなってしまう。図５に示すように光電流Ｉは光強度Ｅと比例するので、光電流ＩがＩ２で飽和してしまうと、感知できる最大光強度ＥはＬ２までとなってしまい、光電変換装置の感度が低下してしまう。
【００１３】
上記の問題を鑑み、本発明ではカレントミラー回路の参照側のＴＦＴに発生する寄生抵抗を抑制し、ゲート電極に印加される電圧が低下するのを防ぎ、光電変換装置の感度の低下を抑制することを課題とする。
【課題を解決するための手段】
【００１４】
本発明は、光電変換素子を有し、参照用の薄膜トランジスタと出力側の薄膜トランジスタとを有するカレントミラー回路を有し、前記カレントミラー回路は前記光電変換素子の出力を増幅し、高電位電極と低電位電極とを有する電源を有し、前記参照用の薄膜トランジスタ及び前記出力側の薄膜トランジスタはｎ型の薄膜トランジスタであり、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記光電変換素子を介して前記高電位電極と電気的に接続され、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、前記参照側の薄膜トランジスタは、前記出力側の薄膜トランジスタよりも前記低電位電極と近いところに配置される。前記参照側の薄膜トランジスタと前記低電位電極とを電気的に接続する配線の長さは、前記出力側の薄膜トランジスタと前記低電位電極とを電気的に接続する配線の長さよりも短い。前記参照側の薄膜トランジスタと前記低電位電極との間の電流経路の長さは、前記出力側の薄膜トランジスタと前記低電位電極との間の電流経路の長さよりも短い。これにより前記参照側の薄膜トランジスタのゲート電極にかかる電圧の低下を抑制することを特徴とする半導体装置に関するものである。
また本発明は、光電変換素子を有し、参照用の薄膜トランジスタと出力側の薄膜トランジスタとを有するカレントミラー回路を有し、前記カレントミラー回路は前記光電変換素子の出力を増幅し、高電位電極と低電位電極とを有する電源を有し、前記参照用の薄膜トランジスタ及び前記出力側の薄膜トランジスタはｐ型の薄膜トランジスタであり、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記光電変換素子を介して前記低電位電極と電気的に接続され、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、前記参照側の薄膜トランジスタは、前記出力側の薄膜トランジスタよりも前記高電位電極と近いところに配置される。前記参照側の薄膜トランジスタと前記高電位電極とを電気的に接続する配線の長さは、前記出力側の薄膜トランジスタと前記高電位電極とを電気的に接続する配線の長さよりも短い。前記参照側の薄膜トランジスタと前記高電位側電極との間の電流経路の長さは、前記出力側の薄膜トランジスタと前記高電位電極との間の電流経路の長さよりも短い。これにより前記参照側の薄膜トランジスタのゲート電極にかかる電圧の低下を抑制することを特徴とする半導体装置に関するものである。
【００１５】
また本発明は、光電変換素子を有し、参照用の薄膜トランジスタと複数の出力側の薄膜トランジスタとを有するカレントミラー回路を有し、前記カレントミラー回路は前記光電変換素子の出力を増幅し、高電位電極と低電位電極とを有する電源を有し、前記参照用の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタはｎ型の薄膜トランジスタであり、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記光電変換素子を介して前記高電位電極と電気的に接続され、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、前記参照側の薄膜トランジスタは、前記複数の出力側の薄膜トランジスタのそれぞれよりも前記低電位電極と近いところに配置される。前記参照側の薄膜トランジスタと前記低電位電極とを電気的に接続する配線の長さは、前記複数の出力側の薄膜トランジスタと前記低電位電極とを電気的に接続する配線の長さよりも短い。前記参照側の薄膜トランジスタと前記低電位電極との間の電流経路の長さは、前記複数の出力側の薄膜トランジスタと前記低電位電極との間の電流経路の長さよりも短い。
【００１６】
また本発明は、光電変換素子を有し、参照用の薄膜トランジスタと複数の出力側の薄膜トランジスタとを有するカレントミラー回路を有し、前記カレントミラー回路は前記光電変換素子の出力を増幅し、高電位電極と低電位電極とを有する電源を有し、前記参照用の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタはｐ型の薄膜トランジスタであり、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記光電変換素子を介して前記低電位電極と電気的に接続され、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、前記参照側の薄膜トランジスタは、前記複数の出力側の薄膜トランジスタのそれぞれよりも前記高電位電極と近いところに配置される。前記参照側の薄膜トランジスタと前記高電位電極とを電気的に接続する配線の長さは、前記複数の出力側の薄膜トランジスタと前記高電位電極とを電気的に接続する配線の長さよりも短い。前記参照側の薄膜トランジスタと前記高電位電極との間の電流経路の長さは、前記複数の出力側の薄膜トランジスタのそれぞれと前記高電位電極との間の電流経路の長さよりも短い。
【００１７】
本発明は、光電変換素子と、前記光電変換素子の出力を増幅し、少なくとも２つの薄膜トランジスタを有するカレントミラー回路と、前記薄膜トランジスタのそれぞれに電気的に接続された高電位電源と、前記薄膜トランジスタのそれぞれに電気的に接続された低電位電源とを有し、前記薄膜トランジスタのうち、参照側の薄膜トランジスタは、前記低電位電源と近いところに配置されることにより、前記参照側の薄膜トランジスタのゲート電極にかかる電圧の低下を抑制することを特徴とする半導体装置に関するものである。
【００１８】
また本発明は、光電変換素子と、前記光電変換素子の出力を増幅し、参照側の薄膜トランジスタと、複数の出力側の薄膜トランジスタを有するカレントミラー回路と、前記参照側の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタのそれぞれに、電気的に接続された高電位電源と、前記参照側の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタのそれぞれに、電気的に接続された低電位電源と、前記参照側の薄膜トランジスタは、前記出力側の薄膜トランジスタのそれぞれよりも、前記低電位電源に近いところに配置されていることを特徴とする半導体装置に関するものである。
【００１９】
なお本明細書では、参照側の薄膜トランジスタは、デザインルールの許す限り、低電位電源に近いところに配置されているものとする。
【００２０】
尚、本明細書において、半導体装置とは、半導体層を有する装置を言い、半導体層を有する素子を含む装置全体も半導体装置と呼ぶ。
【発明の効果】
【００２１】
本発明により、光感度の低減が抑制された光電変換装置を得ることができる。また寄生抵抗の発生が抑制されるので、回路動作が安定し、信頼性の高い製品を得ることが可能となる。
【発明を実施するための最良の形態】
【００２２】
［実施例の形態１］
本実施の形態を、図１、図２、図３、図４、図５、図６、図７、図８、図９、図１０、図１１（Ａ）〜図１１（Ｃ）、図１２（Ａ）〜図１２（Ｃ）、図１３（Ａ）〜図１３（Ｂ）、図１４（Ａ）〜図１４（Ｃ）を用いて以下に説明する。
【００２３】
ただし本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
図１に示すように、本実施の形態の半導体装置は、トランジスタ１０４及び１０５で構成されるカレントミラー回路１１１、電源（バイアス）１０１を有している。本実施の形態では、トランジスタ１０４及び１０５として、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））を用いており、更に、ＴＦＴ１０４及び１０５はｎチャネル型ＴＦＴで形成されている。
【００２６】
ｎチャネル型ＴＦＴにより構成されたカレントミラー回路は、参照側のＴＦＴ１０４と出力側のＴＦＴ１０５によって構成される（図１参照）。参照側のＴＦＴ１０４と出力側のＴＦＴ１０５のゲート部に、同電圧が加わることで、参照側のＴＦＴ１０４に流れた電流を基準として、出力側のＴＦＴ１０５に流れる電流を制御する。
【００２７】
図２にブロック図を示す。図２の半導体装置は、フォトダイオード１０３、参照側のＴＦＴ１０４及び出力側のＴＦＴ１０５を有するカレントミラー回路１１１、高電圧電位（ＶＤＤ）接続用電極（「高電位電極」ともいう）１４１、低電圧電位（ＶＳＳ）接続用電極（「低電位電極」ともいう）１４２、フォトダイオード１０３並びにＴＦＴ１０４及び１０５を電気的に接続する配線１４４、ＴＦＴ１０４及び１０５並びに電極１４１を電気的に接続する配線１４５、ＴＦＴ１０４及び１０５並びに電極１４２を電気的に接続する配線１４６（配線１４６ａ、配線１４６ｂ、配線１４６ｃ、配線１４６ｄ、等）を有している。なお図２において配線１４６は４本（配線１４６ａ、配線１４６ｂ、配線１４６ｃ、配線１４６ｄ）しか示されていないが、必要に応じて本数は決めればよい。また出力側のＴＦＴ１０５は、複数のＴＦＴによって形成されており、その数に応じて出力電流（光電流）が増幅される。
【００２８】
また図２６に示すように、参照側のＴＦＴ１０４は、出力側のＴＦＴ１０５とは別に形成されていてもよい。その場合は配線１４６とは別配線１４７を介して、電極１４２に電気的に接続すればよい。
【００２９】
参照側のＴＦＴ１０４は、電極１４２から近いところに配置され、配線抵抗等によってゲート電極にかかる電圧Ｖｇａｔｅが下がらないようにする。
【００３０】
参照側のＴＦＴ１０４は、出力側のＴＦＴ１０５よりも電極１４２に近いところに配置する。参照側のＴＦＴ１０４と電極１４２とを電気的に接続する配線の長さは、出力側のＴＦＴ１０５と電極１４２とを電気的に接続する配線の長さよりも短い。参照側のＴＦＴ１０４と電極１４２との間の電流経路の長さは、出力側のＴＦＴ１０５と電極１４２との間の電流経路の長さよりも短い。これによりゲート電極にかかる電圧Ｖｇａｔｅの低減を抑制することができる。
【００３１】
参照側ＴＦＴ１０４に寄生抵抗が発生してしまうと、ＴＦＴ１０４のゲート電極にかかる電圧Ｖｇａｔｅが、ゲート−ソース間電圧Ｖｇｓから寄生抵抗の抵抗値Ｒ×出力電流（光電流）Ｉ（＝ΔＶ）の分だけ下がってしまう。
【００３２】
図４はＴＦＴ１０４のゲート電極にかかる電圧Ｖｇａｔｅと出力電流（光電流）Ｉの関係を表す図であり、横軸は電圧Ｖｇａｔｅ（リニアスケール）、縦軸は光電流Ｉ（ログスケール）である。また図５は照度Ｅと出力電流（光電流）Ｉの関係を表しており、横軸は照度Ｅ（ログスケール）、縦軸は光電流Ｉ（ログスケール）である。
【００３３】
図４に示すように、寄生抵抗が発生しまうと、ＶｇａｔｅがＶ１（寄生抵抗が最小のときのＶｇａｔｅ）からＶ２（Ｖ１−ΔＶ：寄生抵抗が発生したときのＶｇａｔｅ）となってしまう。光電流Ｉは、Ｖ１の時はＩ１で飽和するが、Ｖ２の時はＩ２で飽和していまい、それ以上流れなくなってしまう。図５に示すように光電流Ｉは光強度Ｅと比例するので、光電流ＩがＩ２で飽和してしまうと、感知できる最大光強度ＥはＬ２までとなってしまい、光電変換装置の感度が低下してしまう。
【００３４】
ただし実際には配線抵抗等の寄生抵抗を０にすることは難しいので、Ｖ１は寄生抵抗が発生しないときのＶｇａｔｅと必ずしも一致しないこともある。
【００３５】
しかしながら本発明では、参照側のＴＦＴ１０４は低電位電圧Ｖｓｓ用接続電極１４２に近いところに配置されるので、ＴＦＴ１０４と電極１４２の間の配線抵抗は極小とすることができ、寄生抵抗の発生を最小限に防ぐことができる。これにより光電変換装置の感度の低下を抑制することができる。
【００３６】
またさらに配線抵抗を下げるためには、ＴＦＴ１０４と電極１４２を電気的に接続する配線の幅を広げたり、配線を形成する導電膜の膜厚を増やせばよい。
【００３７】
ところで、一般に信号処理が行い易いといわれている、出力信号形式を電圧として取り出す方法としては、負荷抵抗ＲＬによって電流を電圧に変換する方法がある。具体的には、図６に示すように、フォトダイオード１０３とカレントミラー回路１１１を含む回路１２３、電源１０１、出力端子１２４、負荷抵抗ＲＬを有する回路において、負荷抵抗ＲＬを用いて出力電流を電圧に変換し、出力端子１２４にて電圧として外部に出力信号を取り出すことが可能となる。図１のカレントミラー回路１１１を含む回路１２３を図６の回路に組み込んだ回路について以下に説明する。
【００３８】
図１では、カレントミラー回路１１１を構成するＴＦＴ１０４のゲート電極は、カレントミラー回路１１１を構成するもう１つのＴＦＴ１０５のゲート電極に電気的に接続され、更にＴＦＴ１０４のドレイン電極（「ドレイン端子」ともいう）に電気的に接続されている。
【００３９】
ＴＦＴ１０４のドレイン端子は、フォトダイオード１０３を介してＴＦＴ１０５のドレイン端子に電気的に接続されている。
【００４０】
ＴＦＴ１０４のソース電極（「ソース端子」ともいう）は、ＴＦＴ１０５のソース端子に電気的に接続されている。
【００４１】
本実施の形態では、カレントミラー回路１１１を含む回路１２３の出力端子１２４は負荷抵抗ＲＬを介して、電源１０１の低電位側へ電気的に接続される。
【００４２】
図１では、カレントミラー回路１１１を構成するＴＦＴ１０５のゲート電極は、ＴＦＴ１０４のドレイン端子に電気的に接続されている。
【００４３】
また、ＴＦＴ１０４及び１０５のゲート電極は互いに接続されているので共通の電位が印加される。
【００４４】
図１では２個のＴＦＴによる、カレントミラー回路の例を図示している。この時、１０４と１０５が同一の特性を有する場合、参照電流と出力電流の比は、１：１の関係となる。
【００４５】
出力値をｎ倍とするための回路構成を図７及び図８に示す。図７の回路構成は、図１のＴＦＴ１０５をｎ個にしたものに相当する。図７に示すようにｎチャネル型ＴＦＴ１０４とｎチャネル型ＴＦＴ１０５の比を１：ｎにすることで、出力値をｎ倍とすることが可能となる。これは、ＴＦＴのチャネル幅Ｗを増加させ、ＴＦＴに流すことのできる電流の許容量をｎ倍とすることと同様の原理である。
【００４６】
例えば、出力値を１００倍に設計する場合、ｎチャネルＴＦＴ１０４を１個、ｎチャネル型ＴＦＴ１０５を１００個並列接続することで、目標とした電流を得ることが可能となる。
【００４７】
図７中の回路１１８ｉ（回路１１８ａ、回路１１８ｂ、等）の詳細な回路構成を図８に示す。
【００４８】
図８の回路構成は、図１及び図７の回路構成を基にしており、同じ素子は同じ符号で表されている。すなわち、ＴＦＴ１０５ｉのゲート電極は、端子１１９ｉに電気的に接続されており、またドレイン端子は端子１２０ｉに電気的に接続されている。またＴＦＴ１０５ｉのソース端子は、端子１２１ｉに電気的に接続されている。
【００４９】
なお図７中の回路１１８ａ、回路１１８ｂ、等を、説明するために、そのうちの１つである回路１１８ｉを図８に示している。回路１１８ｉは図１の回路構成を基にしているので、図８の符号において「ｉ」の付いている符号は、図１の「ｉ」の付いていない符号と同じものである。すなわち、例えば図１のＴＦＴ１０５と図８のＴＦＴ１０５ｉは同じものである。
【００５０】
したがって図７においては、ｎチャネル型ＴＦＴ１０５は、ｎ個のｎチャネル型ＴＦＴ１０５ａ、１０５ｂ、１０５ｉ、等から構成されていることとなる。これによりＴＦＴ１０４に流れる電流がｎ倍に増幅されて出力される。
【００５１】
尚、図７及び図８において図１と同じものを指示している場合は、同じ符号で示してある。
【００５２】
また、図１はカレントミラー回路１１１を、ｎチャネル型ＴＦＴを用いた等価回路として図示したものであるが、このｎチャネル型ＴＦＴに代えてｐチャネル型ＴＦＴを用いてもよい。
【００５３】
増幅回路をｐチャネル型ＴＦＴで形成する場合は、図９に示す等価回路となる。図９に示すように、カレントミラー回路２０３はｐチャネル型ＴＦＴ２０１及び２０２を有している。ｐチャネル型ＴＦＴ２０１は、ｐチャネル型ＴＦＴ２０２よりも高電位電極１４１と近いところに配置される。ｐチャネル型ＴＦＴ２０１と電極１４１との電気的接続配線の長さは、ｐチャネル型ＴＦＴ２０２と電極１４１との電気的接続配線の長さよりも短い。ｐチャネル型ＴＦＴ２０１と電極１４１との間の電流経路の長さは、ｐチャネル型ＴＦＴ２０２と電極１４１との間の電流経路の長さよりも短い。なお図１と図９で同じものは同じ符号で示している。また出力信号形式を電圧として取り出すには、図６の回路１２３に代えて回路２０４を用いた構成にすればよい。
【００５４】
図１のＴＦＴ１０４及び１０５を含むカレントミラー回路１１１及びフォトダイオード１０３を含む回路１２３の断面図を図１０に示す。
【００５５】
図１０において、２１０は基板、２１２は下地絶縁膜、２１３はゲート絶縁膜である。
【００５６】
また、接続電極２８５、端子電極２８１、ＴＦＴ１０４のソース電極またはドレイン電極２８２、及びＴＦＴ１０５のソース電極またはドレイン電極２８３は、高融点金属膜と低抵抗金属膜（アルミニウム合金または純アルミニウムなど）との積層構造となっている。ここでは、接続電極２８５、端子電極２８１、ソース電極またはドレイン電極２８２及び２８３は、チタン膜（Ｔｉ膜）とアルミニウム膜（Ａｌ膜）とＴｉ膜とを順に積み重ねた三層構造とする。
【００５７】
また、高融点金属膜と低抵抗金属膜との積層構造の代わりに、単層の導電膜により形成することもできる。このような単層の導電膜として、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層膜、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層膜を用いることができる。
【００５８】
また図１０においては、ｎチャネル型ＴＦＴ１０４及び１０５は１つのチャネル形成領域を含む構造（本明細書では「シングルゲート構造」という）のトップゲート型ＴＦＴの例を示しているが、チャネル形成領域が複数ある構造にしてオン電流値のバラツキを低減させてもよい。
【００５９】
また、オフ電流値を低減するため、ｎチャネル型ＴＦＴ１０４及び１０５に低濃度ドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ（ＬＤＤ））領域を設けてもよい。ＬＤＤ領域とは、チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域のことであり、ＬＤＤ領域を設けると、ドレイン領域近傍の電界を緩和してホットキャリア注入によるＴＦＴの劣化を防ぐという効果がある。
【００６０】
また、ホットキャリアによるオン電流値の低下を防ぐため、ｎチャネル型ＴＦＴ１０４及び１０５を、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた構造（本明細書では「ＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造」と呼ぶ）としてもよい。
【００６１】
ＧＯＬＤ構造を用いた場合、ＬＤＤ領域をゲート電極と重ねて形成しなかった場合よりも、さらにドレイン領域近傍の電界を緩和してホットキャリア注入によるＴＦＴの劣化を防ぐ効果がある。このようなＧＯＬＤ構造とすることで、ドレイン領域近傍の電界強度が緩和されてホットキャリア注入を防ぎ、ＴＦＴの劣化防止に有効である。
【００６２】
またカレントミラー回路１１１を形成するＴＦＴ１０４及び１０５は、トップゲート型ＴＦＴだけでなく、ボトムゲート型ＴＦＴ、例えば逆スタガ型ＴＦＴでもよい。
【００６３】
また、配線２１５はＴＦＴ１０４のドレイン配線（ドレイン電極とも呼ぶ）またはソース配線（ソース電極とも呼ぶ）と電気的に接続している。また、２１６及び２１７は絶縁膜、２８５は接続電極である。なお、絶縁膜２１７は、ＣＶＤ法により形成される酸化珪素膜を用いることが好ましい。絶縁膜２１７をＣＶＤ法で形成する酸化珪素膜とすると固着強度が向上する。
【００６４】
また、端子電極２５０は、配線２１５と同一工程で形成され、端子電極２８１は接続電極２８５と同一工程で形成されている。
【００６５】
また、端子電極２２１は、半田２６４で基板２６０の電極２６１に実装されている。また、端子電極２２２は端子電極２２１と同一工程で形成され、半田２６３で基板２６０の電極２６２に実装されている。
【００６６】
以下に、図１０に示す、フォトダイオード１０３、並びにＴＦＴ１０４及び１０５を有するカレントミラー回路１１１を含む半導体装置を作製する工程について、図１０、図１１（Ａ）〜図１１（Ｃ）、図１２（Ａ）〜図１２（Ｃ）、図１３（Ａ）〜図１３（Ｂ）を用いて説明する。
【００６７】
まず、基板（第１の基板２１０）上に素子を形成する。ここでは基板２１０として、ガラス基板の一つであるＡＮ１００を用いる。
【００６８】
次いで、プラズマＣＶＤ法で下地絶縁膜２１２となる窒素を含む酸化珪素膜（膜厚１００ｎｍ）を形成し、さらに大気にふれることなく、半導体膜例えば水素を含む非晶質珪素膜（膜厚５４ｎｍ）を積層形成する。また、下地絶縁膜２１２は酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜を用いて積層してもよい。例えば、下地絶縁膜２１２として、酸素を含む窒化珪素膜を５０ｎｍ、さらに窒素を含む酸化珪素膜を１００ｎｍ積層した膜を形成してもよい。なお、窒素を含む酸化珪素膜や酸素を含む窒化珪素膜は、ガラス基板からのアルカリ金属などの不純物拡散を防止するブロッキング層として機能する。
【００６９】
次いで、上記非晶質珪素膜を固相成長法、レーザ結晶化方法、触媒金属を用いた結晶化方法などにより結晶化させて、結晶構造を有する半導体膜（結晶性半導体膜）、例えば多結晶珪素膜を形成する。ここでは、触媒元素を用いた結晶化方法を用いて多結晶珪素膜を得る。重量換算で１０ｐｐｍのニッケルを含む溶液をスピナーを用いて非晶質珪素膜表面に添加する。なお、スピナーで添加する方法に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜（ここでは多結晶珪素膜）を形成する。ここでは熱処理（５００℃、１時間）の後、結晶化のための熱処理（５５０℃、４時間）を行って多結晶珪素膜を得る。
【００７０】
次いで、多結晶珪素膜表面の酸化膜を希フッ酸等で除去する。その後、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザビームの照射を行う。
【００７１】
なお、非晶質珪素膜をレーザ結晶化方法で結晶化して結晶性半導体膜を得る場合、もしくは結晶構造を有する半導体膜を得た後結晶粒内に残される欠陥を補修するためにレーザ照射を行う場合には、以下に述べるレーザ照射方法で行えばよい。
【００７２】
レーザ照射は、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いて行うことができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【００７３】
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒレーザ、Ｋｒレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００７４】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。
【００７５】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅に出力が向上する。
【００７６】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。
【００７７】
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、スリットを用いてエネルギーの減衰部を遮光するなどの工夫が必要となる。
【００７８】
なお、レーザ照射を大気中、または酸素雰囲気中で行う場合は、レーザビームの照射により表面に酸化膜が形成される。
【００７９】
次いで、上記レーザビームの照射により形成された酸化膜に加え、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。このバリア層は、結晶化させるために添加した触媒元素、例えばニッケル（Ｎｉ）を膜中から除去するために形成する。ここではオゾン水を用いてバリア層を形成したが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層を形成してもよい。また、バリア層を形成する前にレーザビームの照射により形成された酸化膜を除去してもよい。
【００８０】
次いで、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質珪素膜を１０ｎｍ〜４００ｎｍ、ここでは膜厚１００ｎｍで成膜する。ここでは、アルゴン元素を含む非晶質珪素膜は、シリコンターゲットを用いてアルゴンを含む雰囲気下で形成する。プラズマＣＶＤ法を用いてアルゴン元素を含む非晶質珪素膜を形成する場合、成膜条件は、モノシランとアルゴンの流量比（ＳｉＨ４：Ａｒ）を１：９９とし、成膜圧力を６．６６５Ｐａとし、ＲＦパワー密度を０．０８７Ｗ／ｃｍ２とし、成膜温度を３５０℃とする。
【００８１】
その後、６５０℃に加熱された炉に入れて３分の熱処理を行い触媒元素を除去（ゲッタリング）する。これにより結晶構造を有する半導体膜中の触媒元素濃度が低減される。炉に代えてランプアニール装置を用いてもよい。
【００８２】
次いで、バリア層をエッチングストッパとして、ゲッタリングサイトであるアルゴン元素を含む非晶質珪素膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
【００８３】
なお、触媒元素を用いて半導体膜の結晶化を行わない場合には、上述したバリア層の形成、ゲッタリングサイトの形成、ゲッタリングのための熱処理、ゲッタリングサイトの除去、バリア層の除去などの工程は不要である。
【００８４】
次いで、得られた結晶構造を有する半導体膜（例えば結晶性珪素膜）の表面にオゾン水で薄い酸化膜を形成した後、第１のフォトマスクを用いてレジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体膜（本明細書では「島状半導体領域」という）２３１及び２３２を形成する（図１１（Ａ）参照）。島状半導体領域を形成した後、レジストからなるマスクを除去する。
【００８５】
次いで、必要があればＴＦＴのしきい値電圧を制御するために微量な不純物元素（ホウ素またはリン）のドーピングを行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【００８６】
次いで、フッ酸を含むエッチャントで酸化膜を除去すると同時に島状半導体領域２３１及び２３２の表面を洗浄した後、ゲート絶縁膜２１３となる珪素を主成分とする絶縁膜を形成する。ここでは、プラズマＣＶＤ法により１１５ｎｍの厚さで窒素を含む酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。
【００８７】
次いで、ゲート絶縁膜２１３上に金属膜を形成した後、ゲート電極２３４及び２３５、配線２１４及び２１５、端子電極２５０を形成する（図１１（Ｂ）参照）。
【００８８】
また、ゲート電極２３４及び２３５、配線２１４及び２１５、端子電極２５０として、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層膜、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層膜を用いることができる。
【００８９】
また、上記の単層膜の代わりに積層膜を用いてもよい。例えば、ゲート電極２３４及び２３５、配線２１４及び２１５、端子電極２５０として、窒化タンタル及びタングステン（Ｗ）をそれぞれ３０ｎｍ、３７０ｎｍ積層した膜を用いてもよい。
【００９０】
次いで、島状半導体領域２３１及び２３２への一導電型を付与する不純物の導入を行って、ＴＦＴ１０５のソース領域またはドレイン領域２３７、及びＴＦＴ１０４のソース領域またはドレイン領域２３８の形成を行う。本実施の形態ではｎチャネル型ＴＦＴを形成するので、ｎ型の不純物、例えばリン（Ｐ）、砒素（Ａｓ）を島状半導体領域２３１及び２３２に導入する（図１１（Ｃ）参照）。
【００９１】
次いで、ＣＶＤ法により酸化珪素膜を含む第１の層間絶縁膜（図示しない）を５０ｎｍ形成した後、それぞれの島状半導体領域に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）、或いはＹＡＧレーザまたはエキシマレーザを裏面から照射する方法、或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。
【００９２】
次いで、水素及び酸素を含む窒化珪素膜を含む第２の層間絶縁膜２１６を、例えば１０ｎｍの膜厚で形成する。
【００９３】
次いで、第２の層間絶縁膜２１６上に絶縁物材料から成る第３の層間絶縁膜２１７を形成する（図１２（Ａ）参照）。第３の層間絶縁膜２１７はＣＶＤ法で得られる絶縁膜を用いることができる。本実施の形態においては密着性を向上させるため、第３の層間絶縁膜２１７として、９００ｎｍの膜厚で形成した窒素を含む酸化珪素膜を形成する。
【００９４】
次に、熱処理（３００〜５５０℃で１〜１２時間の熱処理、例えば窒素雰囲気中４１０℃で１時間）を行い、島状半導体膜を水素化する。この工程は第２の層間絶縁膜２１６に含まれる水素により島状半導体膜のダングリングボンドを終端させるために行うものである。ゲート絶縁膜２１３の存在に関係なく島状半導体膜を水素化することができる。
【００９５】
また第３の層間絶縁膜２１７として、シロキサンを用いた絶縁膜、及びそれらの積層構造を用いることも可能である。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造で構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００９６】
第３の層間絶縁膜２１７としてシロキサンを用いた絶縁膜、及びそれらの積層構造を用いた場合は、第２の層間絶縁膜２１６を形成後、島状半導体膜を水素化するための熱処理を行い、次に第３の層間絶縁膜２１７を形成することもできる。
【００９７】
次いで、レジストからなるマスクを形成し、第１の層間絶縁膜、第２の層間絶縁膜２１６及び第３の層間絶縁膜２１７またはゲート絶縁膜２１３を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。
【００９８】
なお、第３の層間絶縁膜２１７は必要に応じて形成すればよく、第３の層間絶縁膜２１７を形成しない場合は、第２の層間絶縁膜２１６を形成後に第１の層間絶縁膜、第２の層間絶縁膜２１６及びゲート絶縁膜２１３を選択的にエッチングしてコンタクトホールを形成する。
【００９９】
次いで、スパッタ法で金属積層膜を成膜した後、レジストからなるマスクを形成し、選択的に金属膜をエッチングして、配線２８４、接続電極２８５、端子電極２８１、ＴＦＴ１０４のソース電極またはドレイン電極２８２、ＴＦＴ１０５のソース電極またはドレイン電極２８３を形成する（図１２（Ｂ）参照）。
【０１００】
図１２（Ｂ）では、配線２８４、接続電極２８５、端子電極２８１、ＴＦＴ１０４のソース電極またはドレイン電極２８２、及びＴＦＴ１０５のソース電極またはドレイン電極２８３を、単層の導電膜から形成している。
【０１０１】
このような単層として、耐熱性及び導電率等の点からチタン膜（Ｔｉ膜）が好ましい。またチタン膜に変えて、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層膜、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層膜を用いることができる。配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ１０４のソース電極またはドレイン電極２８２、及びＴＦＴ１０５のソース電極またはドレイン電極２８３を単層膜にすることにより、作製工程において成膜回数を減少させることが可能となる。
【０１０２】
また、配線２１９、接続電極２２０、端子電極２５１、ＴＦＴ１０４のソース電極またはドレイン電極２４１、及びＴＦＴ１０５のソース電極またはドレイン電極２４２に保護電極を設けた場合について図１２（Ｃ）に示す。
【０１０３】
まず配線２１９、接続電極２２０、端子電極２５１、ＴＦＴ１０４のソース電極またはドレイン電極２４１、及びＴＦＴ１０５のソース電極またはドレイン電極２４２のそれぞれの下層導電膜は、高融点金属膜と低抵抗金属膜（アルミニウム合金または純アルミニウムなど）との積層構造となっている。ここでは、配線２１９、接続電極２２０、端子電極２５１、ソース電極またはドレイン電極２４１及び２４２の下層導電膜は、チタン膜（Ｔｉ膜）とアルミニウム膜（Ａｌ膜）とＴｉ膜とを順に積み重ねた三層構造とする。
【０１０４】
さらに配線２１９、接続電極２２０、端子電極２５１、ＴＦＴ１０４のソース電極またはドレイン電極２４１、及びＴＦＴ１０５のソース電極またはドレイン電極２４２を覆うように、それぞれ保護電極２１８、保護電極２４５、保護電極２４８、保護電極２４６及び保護電極２４７が形成されている。
【０１０５】
後に形成される光電変換層１０３をエッチングする際に、配線２１９は、覆っている保護電極２１８によって保護される。保護電極２１８の材料は、光電変換層１０３をエッチングするガス（またはエッチャント）に対して光電変換層１０３よりもエッチング速度の小さい導電材料であることが好ましい。加えて、保護電極２１８の材料は、光電変換層１０３と反応して合金とならない導電材料であることが好ましい。なおその他の保護電極２４５、保護電極２４８、保護電極２４６及び保護電極２４７も保護電極２１８と同様の材料及び作製工程により形成される。
【０１０６】
例えば、後に形成される光電変換層（代表的にはアモルファスシリコン）と反応して合金になりにくい導電性の金属膜（チタン（Ｔｉ）またはモリブデン（Ｍｏ）など）を成膜した後、レジストからなるマスクを形成し、選択的に導電性の金属膜をエッチングして配線２１９を覆う保護電極２１８を形成する。ここではスパッタ法で得られる膜厚２００ｎｍのＴｉ膜を用いる。なお、同様に接続電極２２０、端子電極２５１、ＴＦＴ１０４のソース電極またはドレイン電極２４１、ＴＦＴ１０５のソース電極またはドレイン電極２４２も導電性の金属膜で覆われ、それぞれ保護電極２４５、２４８、２４６、２４７が形成される。従って、導電性の金属膜は、これらの電極における２層目のＡｌ膜が露呈されている側面も覆い、導電性の金属膜は光電変換層へのアルミニウム原子の拡散も防止できる。
【０１０７】
次に第３の層間絶縁膜２１７上に、ｐ型半導体層１０３ｐ、ｉ型半導体層１０３ｉ及びｎ型半導体層１０３ｎを含む光電変換層１０３を形成する。
【０１０８】
ｐ型半導体層１０３ｐは、１３属の不純物元素、例えばホウ素（Ｂ）を含んだアモルファスシリコン膜をプラズマＣＶＤ法にて成膜して形成すればよい。
【０１０９】
図１３（Ａ）では、配線２８４は光電変換層１０３の最下層、本実施の形態ではｐ型半導体層１０３ｐと接している。
【０１１０】
また保護電極を形成する場合は、配線２１９及び保護電極２１８は光電変換層１０３の最下層、本実施の形態ではｐ型半導体層１０３ｐと接することとなる。
【０１１１】
ｐ型半導体層１０３ｐを形成したら、さらにｉ型半導体層１０３ｉ及びｎ型半導体層１０３ｎを順に形成する。これによりｐ型半導体層１０３ｐ、ｉ型半導体層１０３ｉ及びｎ型半導体層１０３ｎを有する光電変換層１０３が形成される。
【０１１２】
ｉ型半導体層１０３ｉとしては、例えばプラズマＣＶＤ法でアモルファスシリコン膜を形成すればよい。またｎ型半導体層１０３ｎとしては、１５属の不純物元素、例えばリン（Ｐ）を含むアモルファスシリコン膜を形成してもよいし、アモルファスシリコン膜を形成後、１５属の不純物元素を導入してもよい。
【０１１３】
またｐ型半導体層１０３ｐ、ｉ型半導体層１０３ｉ、ｎ型半導体層１０３ｎとして、アモルファス半導体膜だけではなく、セミアモルファス半導体膜を用いてもよい。
【０１１４】
次いで、全面に絶縁物材料（例えば珪素を含む無機絶縁膜）からなる封止層２２４を厚さ（１μｍ〜３０μｍ）で形成して図１３（Ａ）の状態を得る。ここでは絶縁物材料膜としてＣＶＤ法により、膜厚１μｍの窒素を含む酸化珪素膜を形成する。ＣＶＤ法による絶縁膜を用いることによって密着性の向上を図っている。
【０１１５】
次いで、封止層２２４をエッチングして開口部を設けた後、スパッタ法により端子電極２２１及び２２２を形成する。端子電極２２１及び２２２は、チタン膜（Ｔｉ膜）（１００ｎｍ）と、ニッケル膜（Ｎｉ）膜（３００ｎｍ）と、金膜（Ａｕ膜）（５０ｎｍ）との積層膜とする。こうして得られる端子電極２２１及び端子電極２２２の固着強度は５Ｎを超え、端子電極として十分な固着強度を有している。
【０１１６】
以上の工程で、半田接続が可能な端子電極２２１及び端子電極２２２が形成され、図１３（Ｂ）に示す構造が得られる。
【０１１７】
次いで、個々に切断して複数の光センサチップを切り出す。１枚の大面積基板（例えば６００ｃｍ×７２０ｃｍ）からは大量の光センサチップ（２ｍｍ×１．５ｍｍ）を製造することが可能である。
【０１１８】
切り出した１つの光センサチップ（２ｍｍ×１．５ｍｍ）の断面図を図１４（Ａ）に示し、その下面図を図１４（Ｂ）、上面図を図１４（Ｃ）に示す。図１４（Ａ）〜図１４（Ｃ）において、図１０と同一である箇所には同じ符号を用いている。なお、図１４（Ａ）において、基板２１０と、素子形成領域２９１と、端子電極２２１及び端子電極２２２とを含む総膜厚は、０．８±０．０５ｍｍである。
【０１１９】
また、光センサチップの総膜厚を薄くするために、基板２１０をＣＭＰ処理等によって削って薄くした後、ダイサーで個々に切断して複数の光センサチップを切り出してもよい。
【０１２０】
また、図１４（Ｂ）において、端子電極２２１及び２２２の一つの電極サイズは、０．６ｍｍ×１．１ｍｍであり、電極間隔は０．４ｍｍである。また、図１４（Ｃ）において受光部２９２の面積は、１．５７ｍｍ２である。また、増幅回路部２９３には、約１００個のＴＦＴが設けられている。
【０１２１】
最後に、得られた光センサチップを基板２６０の実装面に実装する。なお、端子電極２２１と電極２６１、並びに端子電極２２２と電極２６２との接続には、それぞれ半田２６４及び２６３を用い、予め基板２６０の電極２６１及び２６２上にスクリーン印刷法などによって半田ペーストを形成しておき、半田と端子電極を当接した状態にしてから半田リフロー処理を行って実装する。半田リフロー処理は、例えば不活性ガス雰囲気中、２５５℃〜２６５℃程度の温度で約１０秒行う。また、半田の他に金属（金、銀等）で形成されるバンプ、または導電性樹脂で形成されるバンプ等を用いることができる。また、環境問題を考慮して鉛フリーはんだを用いて実装してもよい（図１０参照）。
【０１２２】
以上のようにして、光電変換層１０３を含む光電変換装置、カレントミラー回路１１１を有する半導体装置を得ることが可能である。
【０１２３】
光２００は、矢印に示すように基板２１０から入り、光電変換層１０３に到達する。
【０１２４】
本実施の形態により、光感度の低減が抑制された光電変換装置を有する半導体装置を得ることができる。
【０１２５】
なお本実施の形態は、必要であれば他の実施の形態と組み合わせてもよい。
【０１２６】
［実施の形態２］
本実施の形態では、増幅回路をｐチャネル型ＴＦＴで形成する例を、図９及び図１５を用いて説明する。なお、実施の形態１と同じものは同じ符号で示しており、それぞれ実施の形態１に記載された作製工程に基づいて作成すればよい。
【０１２７】
増幅回路、例えばカレントミラー回路２０３をｐチャネル型ＴＦＴ２０１及び２０２で形成する場合には、実施の形態１の島状半導体領域への一導電型を付与する不純物を、ｐ型の不純物、例えばホウ素（Ｂ）に代えればよい。
【０１２８】
カレントミラー回路２０３をｐチャネル型ＴＦＴ２０１及び２０２で作成した場合の本実施の形態の光センサの等価回路図を図９、断面図を図１５に示す。
【０１２９】
図９及び図１５において、端子電極２２１は光電変換層１０３のｎ型半導体層１０３ｎ及びｐチャネル型ＴＦＴ２０１に電気的に接続され、端子電極２２２はｐチャネル型ＴＦＴ２０２に電気的に接続されている。ｐチャネル型ＴＦＴ２０１は、光電変換層１０３のアノード側の電極と電気的に接続される。光電変換層１０３は、ｐチャネル型ＴＦＴ２０１と電気的に接続する第２の電極（アノード側の電極）上にｎ型半導体層１０３ｎ、ｉ型半導体層１０３ｉ、ｐ型半導体層１０３ｐを順次積層した後、第１の電極（カソード側の電極）を形成すればよい。
【０１３０】
また、積層順序を逆にした光電変換層としてもよく、第１の電極（カソード側の電極）上にｐ型半導体層、ｉ型半導体層、ｎ型半導体層を順次積層した後、ｐチャネル型ＴＦＴ２０１と電気的に接続する第２の電極（アノード側の電極）を形成してもよい。
【０１３１】
光２００は、矢印に示すように基板２１０から入り、光電変換層１０３に到達する。
【０１３２】
図１５に示すように、ｐチャネル型ＴＦＴ２０１及び２０２の島状半導体領域には、ｐ型の不純物、例えばホウ素（Ｂ）が導入されており、ｐチャネル型ＴＦＴ２０１にはソース領域またはドレイン領域２７１、ｐチャネル型ＴＦＴ２０２にはソース領域またはドレイン領域２７２が形成される。
【０１３３】
配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ２０１のソース電極またはドレイン電極２８３、及びＴＦＴ２０２のソース電極またはドレイン電極２８２は、実施の形態１の記載に従って、単層の導電膜を用いてそれぞれの配線や電極を形成される。
【０１３４】
また図１２（Ｃ）と同様に、配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ２０１のソース電極またはドレイン電極２８３、及びＴＦＴ２０２のソース電極またはドレイン電極２８２に代えて、配線２１９及びその保護電極２１８、接続電極２２０及びその保護電極２４５、端子電極２５１及びその保護電極２４８、ＴＦＴ２０１のソース電極またはドレイン電極２４２及びその保護電極２４７、並びにＴＦＴ２０２のソース電極またはドレイン電極２４１及びその保護電極２４６を形成してもよい。それぞれの作製方法については、実施の形態１に基づくものである。
【０１３５】
本実施の形態により、光感度の低減が抑制された光電変換装置を有する半導体装置を得ることができる。
【０１３６】
なお本実施の形態は、必要であれば他の実施の形態と組み合わせてもよい。
【０１３７】
［実施の形態３］
本実施の形態ではボトムゲート型ＴＦＴを用いて形成した増幅回路、光センサ及びその作製方法の例を、図１６（Ａ）〜図１６（Ｅ）、図１７（Ａ）〜図１７（Ｄ）、図１８を用いて説明する。なお、実施の形態１〜実施の形態２と同じものは同じ符号で示している。
【０１３８】
まず基板２１０上に、下地絶縁膜２１２及び金属膜３１１を形成する（図１６（Ａ）参照）。この金属膜３１１として、本実施の形態では例えば窒化タンタル及びタングステン（Ｗ）をそれぞれ３０ｎｍ、３７０ｎｍ積層した膜を用いる。
【０１３９】
また、金属膜３１１として、上記以外にもチタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層膜、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層膜を用いることができる。
【０１４０】
なお、下地絶縁膜２１２を基板２１０上に形成せず、金属膜３１１を直接基板２１０に形成してもよい。
【０１４１】
次に金属膜３１１を用いてゲート電極３１２及び３１３、配線２１４及び２１５、端子電極２５０を形成する（図１６（Ｂ）参照）。
【０１４２】
次いで、ゲート電極３１２及び３１３、配線２１４及び２１５、端子電極２５０を覆うゲート絶縁膜３１４を形成する。本実施の形態では、珪素を主成分とする絶縁膜、例えばプラズマＣＶＤ法により１１５ｎｍの厚さで窒素を含む酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を用いてゲート絶縁膜３１４を形成する。
【０１４３】
次にゲート絶縁膜３１４上に島状半導体領域３１５及び３１６を形成する。島状半導体領域３１５及び３１６は、実施の形態１で述べた島状半導体領域２３１及び２３２と同様の材料及び作製工程により形成すればよい（図１６（Ｃ）参照）。
【０１４４】
島状半導体領域３１５及び３１６を形成したら、後にＴＦＴ３０１のソース領域またはドレイン領域３２１、及びＴＦＴ３０２のソース領域またはドレイン領域３２２となる領域以外を覆ってマスク３１８を形成し、一導電型を付与する不純物の導入を行う（図１６（Ｄ）参照）。一導電型の不純物としては、ｎチャネル型ＴＦＴを形成する場合には、ｎ型不純物としてリン（Ｐ）、砒素（Ａｓ）を用い、ｐチャネル型ＴＦＴを形成する場合には、ｐ型不純物としてホウ素（Ｂ）を用いればよい。本実施の形態ではｎ型不純物であるリン（Ｐ）を島状半導体領域３１５及び３１６に導入し、ＴＦＴ３０１のソース領域またはドレイン領域３２１及びソース領域及びドレイン領域の間にチャネル形成領域、並びにＴＦＴ３０２のソース領域またはドレイン領域３２２、及びソース領域及びドレイン領域の間にチャネル形成領域を形成する。
【０１４５】
次いでマスク３１８を除去し、図示しない第１の層間絶縁膜、第２の層間絶縁膜２１６及び第３の層間絶縁膜２１７を形成する（図１６（Ｅ）参照）。第１の層間絶縁膜、第２の層間絶縁膜２１６及び第３の層間絶縁膜２１７の材料及び作製工程は実施の形態１の記載に基づけばよい。
【０１４６】
次に第１の層間絶縁膜、第２の層間絶縁膜２１６及び第３の層間絶縁膜２１７にコンタクトホールを形成し、単層の金属膜を成膜し、さらに選択的に金属膜をエッチングして、配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ３０１のソース電極またはドレイン電極３４１、及びＴＦＴ３０２のソース電極またはドレイン電極３４２が形成される（図１７（Ａ）参照）。
【０１４７】
また配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ３０１のソース電極またはドレイン電極３４１、及びＴＦＴ３０２のソース電極またはドレイン電極３４２を、単層の導電膜に代えて、積層膜によって形成してもよい。積層膜によってこれらを形成した例を図１７（Ｂ）に示す。
【０１４８】
図１７（Ｂ）では、配線２８４、接続電極２８５、端子電極２８１、及びＴＦＴ３０１のソース電極またはドレイン電極３４１、及びＴＦＴ３０２のソース電極またはドレイン電極３４２に代えて、配線２１９及びその保護電極２１８、接続電極２２０及びその保護電極２４５、端子電極２５１及びその保護電極２４８、ＴＦＴ３０１のソース電極またはドレイン電極３３１及びその保護電極３３６、並びにＴＦＴ３０２のソース電極またはドレイン電極３３２及びその保護電極３３７を形成する。
【０１４９】
以上の工程で、ボトムゲート型ＴＦＴ３０１及び３０２を作製することができる。ボトムゲート型ＴＦＴ３０１及び３０２により、カレントミラー回路３０３を形成できる。
【０１５０】
次に第３の層間絶縁膜２１７上に、ｐ型半導体層１０３ｐ、ｉ型半導体層１０３ｉ及びｎ型半導体層１０３ｎを含む光電変換層１０３を形成する（図１７（Ｃ）参照）。光電変換層１０３の材料及び作製工程等は、実施の形態１〜実施の形態２を参照すればよい。
【０１５１】
次いで封止層２２４、端子電極２２１及び２２２を形成する（図１７（Ｄ）参照）。端子電極２２１はｎ型半導体層１００ｎに接続されており、端子電極２２２は端子電極２２１と同一工程で形成される。
【０１５２】
さらに電極２６１及び２６２を有する基板２６０を、半田２６３及び２６４で実装する。なお基板２６０上の電極２６１は、半田２６４で端子電極２２１に実装されている。また基板２６０の電極２６２は、半田２６３で端子電極２２２に実装されている（図１８参照）。
【０１５３】
光２００は、矢印に示すように基板２１０から入り、光電変換層１０３に到達する。
【０１５４】
なお図１７（Ｂ）の構成の半導体装置を用いても、上記の作製工程に従えば図１８に示す半導体装置と同様な半導体装置を作製することができる。
【０１５５】
本実施の形態により、光感度の低減が抑制された光電変換装置を有する半導体装置を得ることができる。
【０１５６】
なお本実施の形態は、必要であれば他の実施の形態と組み合わせてもよい。
【０１５７】
［実施の形態４］
本実施の形態では、電源として用いられるバッテリについて、図２７、図２８（Ａ）〜図２８（Ｂ）、図２９（Ａ）〜図２９（Ｅ）、図３０、図３１、図３２、図３３用いて以下に説明する。
【０１５８】
本明細書において、バッテリと、アンテナと、アンテナが受信した電磁波により生ずる起電力をバッテリに充電する回路と、該起電力を充電する媒体とを備えた装置をＲＦバッテリ又は無線電池とも呼ぶ。
【０１５９】
また、本明細書において、バッテリとは、二次電池又は蓄電池とよばれるもので、外部電源から得た電気的エネルギーを化学的エネルギーの形に変化して蓄え、必要に応じて再び電力として取り出す装置をいう。また、コンデンサとは、絶縁した二つの導体が設けられ、二つの導体の一方が正、他方が負の電荷を帯びることでその電気間の引力により電荷が蓄えられる装置をいう。
【０１６０】
なお、本明細書においてバッテリとは、充電することで連続使用時間を回復することができるものである。なおバッテリとしては、その用途により異なるが、薄膜なシート状や径の小さい筒状に形成された電池を用いることが好ましく、例えばリチウム電池、好ましくはゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池等を用いることで、小型化が可能である。勿論、充電可能な電池であればなんでもよく、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛電池などの充電放電可能な電池であってもよいし、また大容量のコンデンサなどを用いても良い。
【０１６１】
本実施の形態のバッテリとして用いることのできる大容量のコンデンサとしては、電極の対向面積が大きいものであることが望ましい。活性炭、フラーレン、カーボンナノチューブなど比表面積の大きい電極用材料を用いた電解二重層コンデンサを用いることが好適である。コンデンサは電池に較べ構成が単純であり薄膜化や積層化も容易である。電気二重層コンデンサは蓄電機能を有し、充放電の回数が増えても劣化が小さく、急速充電特性にも優れているため好適である。
【０１６２】
本実施の形態のバッテリは、例えば図１の電源１０１等として用いることが可能である。
【０１６３】
図２７において、ＲＦバッテリ４０１は、バッテリ４０７、充電回路４１３、充電制御回路４１４、内部アンテナ回路４１１、整流回路４１２を有している。ＲＦバッテリ４０１の外部に、外部アンテナ回路４１５が設けられている。内部アンテナ回路４１１は外部アンテナ回路４１５によって発生した無線信号を受信する。内部アンテナ回路４１１によって受信した信号は整流回路４１２に入力され、直流に変換される。充電回路４１３は整流回路４１２の電力をもとに電流を発生させ、バッテリ４０７に充電を行う。充電制御回路４１４はバッテリ４０７が過充電にならないように監視をおこない、充電量が増えた場合には充電回路４１３を制御し、充電量を抑える。なお、充電回路４１３は、例えば電圧制御回路（レギュレータとも言う）とスイッチ回路とにより構成することができる。なお、スイッチ回路をダイオードにすることにより、充電制御回路を省略する構成としてもよい。また、電圧制御回路は、電圧及び電流制御回路や定電流源回路であってもよい。
【０１６４】
なお、内部アンテナ回路４１１と外部アンテナ回路４１５として、例えば図２８（Ａ）に示すようなアンテナ５０１、共振容量５０２によって構成されるアンテナ回路５０３を用いることができる。また、整流回路４１２は、内部アンテナ回路４１１及び外部アンテナ回路４１５が受信する電磁波により誘導される交流信号を直流信号に変換する回路であればよい。例えば、図２８（Ｂ）に示すように、ダイオード５０４、ダイオード５０５、平滑容量５０６によって構成することができる。
【０１６５】
なお、本実施の形態において内部アンテナ回路４１１で受信する無線信号として、例えば、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどの周波数帯の信号を用いることができる。勿論、内部アンテナ回路で受信される信号の周波数はこれに限定されず、例えば、サブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚ、短波である３ＭＨｚ〜３０ＭＨｚ、中波である３００ｋＨｚ〜３ＭＨｚ、長波である３０ｋＨｚ〜３００ｋＨｚ、及び超長波である３ｋＨｚ〜３０ｋＨｚのいずれの周波数も用いることができる。
【０１６６】
また、内部アンテナ回路４１１と外部アンテナ回路４１５との間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調であってもデジタル変調であってよく、振幅変調、位相変調、周波数変調、及びスペクトラム拡散のいずれであってもよい。望ましくは、振幅変調、または、周波数変調にするとよい。また、無線信号として携帯電話の中継局の電波帯（８００〜９００ＭＨｚ帯、１．５ＧＨｚ、１．９〜２．１ＧＨｚ帯等）、携帯電話から発振される電波、電波時計の電波（４０ｋＨｚ等）、家庭用の交流電源のノイズ（６０Ｈｚ等）、他のリーダ／ライタ等から無作為に受信される信号等を利用することも可能である。また、内部アンテナ回路４１１として、それぞれ長さや形状の異なるアンテナを用いた複数のアンテナ回路を設けることによって、バッテリ４０７の充電に様々な無線信号を利用することができる。
【０１６７】
また、内部アンテナ回路４１１及び外部アンテナ回路４１５に設けられるアンテナは、これらの無線信号を受信しやすい長さや形状で設ける。また、これらの電波を複数受信する場合には、長さや形状の異なるアンテナを含む複数のアンテナ回路を設けることが好ましい。
【０１６８】
また、内部アンテナ回路４１１又は外部アンテナ回路４１５に設けられるアンテナの形状についても特に限定されない。つまり、内部アンテナ回路４１１又は外部アンテナ回路４１５に適用する信号の伝送方式は、電磁結合方式、電磁誘導方式又はマイクロ波方式等を用いることができる。伝送方式は、実施者が適宜使用用途を考慮して選択すればよく、伝送方式に伴って最適な長さや形状のアンテナを設ければよい。
【０１６９】
例えば、伝送方式として、電磁結合方式又は電磁誘導方式（例えば、１３．５６ＭＨｚ帯）を適用する場合には、電界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ、ヘリカルアンテナ）に形成する。
【０１７０】
また、伝送方式としてマイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電膜の長さや形状を適宜設定すればよく、アンテナとして機能する導電膜を例えば、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０１７１】
ここで、内部アンテナ回路４１１又は外部アンテナ回路４１５に設けるアンテナの形状の一例を図２９（Ａ）〜図２９（Ｅ）に示す。例えば、図２９（Ａ）に示すように様々な回路等が設けられた回路素子５２２の周りに一面のアンテナ５２３を配した構造を取っても良い。ただし回路素子５２２とは、無線交信可能な半導体装置の各素子から、内部アンテナ回路４１１あるいは外部アンテナ回路４１５を除いたものを示している。
【０１７２】
また、図２９（Ｂ）に示すように様々な回路等が設けられた回路素子５２２が細いアンテナ５２３に囲まれるように配した構造をとってもよい。また、図２９（Ｃ）に示すように様々な回路等が設けられた回路素子５２２を配し、高周波数の電磁波を受信するためのアンテナ５２３の形状をとってもよい。また、図２９（Ｄ）に示すように様々な回路等が設けられた回路素子５２２を配し１８０度無指向性（どの方向からでも同じく受信可能）なアンテナ５２３での形状をとってもよい。また、図２９（Ｅ）に示すように、様々な回路等が設けられた回路素子５２２に対して、棒状に長く伸ばしたアンテナ５２３の形状をとってもよい。内部アンテナ回路４１１又は外部アンテナ回路４１５はこれらの形状のアンテナを組み合わせて用いることができる。
【０１７３】
また、図２９（Ａ）〜図２９（Ｅ）において、様々な回路等が設けられた回路素子５２２とアンテナ５２３との接続については特に限定されない。例えば、アンテナ５２３と回路等が設けられた回路素子５２２をワイヤボンディング接続やバンプ接続を用いて接続する、あるいは回路素子５２２の一部を電極にしてアンテナ５２３に貼り付けるという方法を取ってもよい。この方式ではＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ；異方性導電性フィルム）を用いて回路素子５２２をアンテナ５２３に貼り付けることができる。また、アンテナ５２３に必要な長さは受信に用いる周波数によって異なる。例えば周波数が２．４５ＧＨｚの場合、半波長ダイポールアンテナを設けるなら波長の１／２（約６０ｍｍ）、モノポールアンテナを設けるなら波長の１／４（約３０ｍｍ）の長さにすると良い。
【０１７４】
なお、内部アンテナ回路４１１は複数の周波数帯の電磁波を受信可能なマルチバンドアンテナ構造であってもよい。例えば、図３０に示すように内部アンテナ回路が複数のアンテナ回路によって形成されていてもよい。図３０に示す構造において、基板１７０１上に、第１のアンテナ回路１７０５ａ、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃと、制御回路を有する回路素子１７０２と、バッテリ１７０３とを有している。なお、第１のアンテナ回路１７０５ａ、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃと回路素子１７０２に設けられた制御回路とは電気的に接続されている。なお、１７０６はバッテリを充電するための電磁波を送信するための送信機であり、表示部等に設けられている。
【０１７５】
第１のアンテナ回路１７０５ａ、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃにより受信された電磁波は、回路素子１７０２に形成された制御回路における整流回路を介してバッテリ１７０３に入力され、バッテリ１７０３が充電される。
【０１７６】
ここでは、送信機１７０６から送信された電磁波を第１のアンテナ回路１７０５ａで受信し、外部の無線信号１７０７を第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃで受信している例を示している。また、第１のアンテナ回路１７０５ａ、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃの接続関係については特に限定されず、例えば、全てのアンテナが電気的に接続されていてもよいし、それぞれが電気的に接続せず独立に設けられていてもよい。
【０１７７】
なお、バッテリ１７０３の充電に用いられる第１のアンテナ回路１７０５ａ、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃのアンテナの長さや形状は図３０に示した構造に限られない。ここでは、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃのアンテナとして、長さの異なる線状のアンテナ（ダイポールアンテナ）を設けた例を示したが、例えば、ダイポールアンテナとコイル状のアンテナを組み合わせて用いてもよいし、ダイポールアンテナとパッチアンテナを組み合わせて用いてもよい。このように、バッテリ１７０３の充電に用いられるアンテナとして、長さや形状の異なるものを複数設けることによって、様々な無線信号を受信することができるため、充電効率を向上させることができる。特に、パッチアンテナとダイポールアンテナ等の形状の異なるアンテナを組み合わせて設けることによって（例えば、パッチアンテナの周囲に折り返しダイポールアンテナを設ける）、限られたスペースを有効に活用することが可能となる。本実施の形態では、３つのアンテナ回路１７０５ａ、１７０５ｂ、１７０５ｃを設けた例を示したが、これに限られず、１つのアンテナ回路又は３つ以上のアンテナ回路を設けた構成としてもよい。
【０１７８】
また、例えば、第１のアンテナ回路１７０５ａと送信機１７０６間で送受信される信号として、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどの周波数帯の信号を用いることができ、それぞれＩＳＯ規格などが設定される。勿論、第１のアンテナ回路１７０５ａと送信機１７０６間で送受信される信号の周波数はこれに限定されず、例えば、サブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚ、短波である３ＭＨｚ〜３０ＭＨｚ、中波である３００ｋＨｚ〜３ＭＨｚ、長波である３０ｋＨｚ〜３００ｋＨｚ、及び超長波である３ｋＨｚ〜３０ｋＨｚのいずれの周波数も用いることができる。また、第１のアンテナ回路１７０５ａと送信機１７０６間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調であってもデジタル変調であってよく、振幅変調、位相変調、周波数変調、及びスペクトラム拡散のいずれであってもよい。望ましくは、振幅変調、または、周波数変調にするとよい。
【０１７９】
また、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃのアンテナで受信する外部の無線信号１７０７として、例えば、携帯電話の中継局の電波帯（８００〜９００ＭＨｚ帯、１．５ＧＨｚ、１．９〜２．１ＧＨｚ帯等）、携帯電話から発振される電波、電波時計の電波（４０ｋＨｚ等）、家庭用の交流電源のノイズ（６０Ｈｚ等）、他のリーダ／ライタ等から無作為に生じている電波等を利用することができる。外部の無線信号を受信してバッテリの充電を無線で行うことによって、バッテリを充電するための充電器等を別途必要としないため、より低コストでバッテリを作製することができる。また、図３０に示すように、それぞれ長さや形状の異なるアンテナを用いた複数のアンテナ回路を設けることによって、バッテリ１７０３の充電用として様々な無線信号を利用することができる。また、第２のアンテナ回路１７０５ｂ、第３のアンテナ回路１７０５ｃに設けられるアンテナの形状は、これらの無線信号を受信しやすい長さや形状で設けるとよい。また、図３０では、第１のアンテナ回路１７０５ａは送信機１７０６からの電磁波を受信する形態としたが、これに限定されず全てのアンテナ回路で外部の無線信号を受信してバッテリを充電する形態としてもよい。
【０１８０】
なお、図３０では、同一の基板１７０１上に複数のアンテナ回路１７０５ａ、１７０５ｂ、１７０５ｃ、回路素子１７０２及びバッテリ１７０３を設けた例を示したが、図３０に示す構造に限られることはなく、それぞれを別々の基板上に設けてもよい。
【０１８１】
次いで、図２７に示すバッテリ４０７として薄膜状のバッテリの構成例について説明する。本実施の形態では、リチウムイオン電池を用いた場合のバッテリの構成例を図３１に示す。
【０１８２】
図３１は薄膜状のバッテリの断面模式図である。まず、基板７１０１上に電極となる集電体薄膜７１０２を成膜する。集電体薄膜７１０２は負極活物質層７１０３と密着性がよく、抵抗が小さいことが求められ、アルミニウム、銅、ニッケル、バナジウムなどを用いることができる。次に集電体薄膜７１０２上に負極活物質層７１０３を成膜する。一般には酸化バナジウム（Ｖ２Ｏ５）などが用いられる。次に負極活物質層７１０３上に固体電解質層７１０４を成膜する。一般にはリン酸リチウム（Ｌｉ３ＰＯ４）などが用いられる。次に固体電解質層７１０４上に正極活物質層７１０５を成膜する。一般にはマンガン酸リチウム（ＬｉＭｎ２Ｏ４）などが用いられる。コバルト酸リチウム（ＬｉＣｏＯ２）やニッケル酸リチウム（ＬｉＮｉＯ２）を用いても良い。次に正極活物質層７１０５上に電極となる集電体薄膜７１０６を成膜する。集電体薄膜７１０６は正極活物質層７１０５と密着性がよく、抵抗が小さいことが求められ、アルミニウム、銅、ニッケル、バナジウムなどを用いることができる。なお、リチウムイオン電池は、ニッカド電池、鉛電池などと比べて、メモリ効果がなく、電流量を大きく取ることができる。
【０１８３】
また、上記集電体薄膜７１０２、負極活物質層７１０３、固体電解質層７１０４、正極活物質層７１０５、集電体薄膜７１０６の薄膜層は、スパッタ技術を用いて形成しても良いし、蒸着技術を用いても良い。また集電体薄膜７１０２、負極活物質層７１０３、固体電解質層７１０４、正極活物質層７１０５、集電体薄膜７１０６のそれぞれの厚さは０．１μｍ〜３μｍが望ましい。
【０１８４】
次に以下に充電時、放電時の動作を説明する。充電時には、正極活物質層７１０５からリチウムがイオンとなって離脱する。そのリチウムイオンは固体電解質層７１０４を介して負極活物質層７１０３に吸収される。このときに、正極活物質層７１０５から外部へ電子が放出される。
【０１８５】
また放電時には、負極活物質層７１０３からリチウムがイオンとなって離脱する。そのリチウムイオンは固体電解質層７１０４を介して、正極活物質層７１０５に吸収される。このとき負極活物質層７１０３から外部に電子が放出される。この様にして薄膜二次電池は動作する。
【０１８６】
なお、再度集電体薄膜７１０２、負極活物質層７１０３、固体電解質層７１０４、正極活物質層７１０５、集電体薄膜７１０６の薄膜層を重ねて形成することで、より大きい電力の充放電が可能になるため好適である。
【０１８７】
本実施の形態のバッテリは厚さ１０μｍ以下程度の薄膜状であり、且つ充放電可能なバッテリであるため、本実施の形態のバッテリを用いることにより小型で軽量な半導体装置を作製することができる。
【０１８８】
バッテリとして充電可能な電池を使用する場合、一般に、充放電の制御が必要である。つまり、充電をおこなう際に過充電にならないように、充電状況をモニターしながら充電を行う必要がある。本実施の形態において、充電制御をおこなうための回路について説明する。図３２に、図２７に示した充電回路４１３、充電制御回路４１４、バッテリ４０７のブロック図を示す。
【０１８９】
図３２に示す例では充電回路４１３は定電流源回路４２５、スイッチ回路４２６から構成され、充電制御回路４１４、バッテリ４０７と電気的に接続されている。なお、図３２に示す充電回路は一例であり、この様な構成に限定されるものではなく、他の構成であっても良い。本実施の形態は定電流によって、バッテリ４０７に充電をおこなっているが、定電流だけの充電ではなく、途中で定電圧充電に切り替えても良い。定電流を用いない別の方式であっても良い。また、以下の回路を構成するトランジスタは薄膜トランジスタであっても良いし、単結晶基板上のトランジスタや有機トランジスタであっても良い。
【０１９０】
図３３は図３２の回路をさらに詳細にしたものである。以下に動作を説明する。定電流源回路４２５、スイッチ回路４２６、充電制御回路４１４は高電位電源線９７６、低電位電源線９７７を電源線として用いている。図３３では低電位電源線９７７をＧＮＤ線として用いているが、ＧＮＤ線には限定されず他の電位であっても良い。
【０１９１】
定電流源回路４２５はトランジスタ９５２〜９６１、抵抗９５１、９６２によって構成されている。高電位電源線９７６より抵抗９５１を介してトランジスタ９５２、９５３に電流が流れ、トランジスタ９５２、９５３がオン（ＯＮ）する。
【０１９２】
トランジスタ９５４、９５５、９５６、９５７、９５８は帰還型の差動アンプを構成し、トランジスタ９５２のゲート電位はトランジスタ９５６のゲート電位とほぼ同じとなる。トランジスタ９６１のドレイン電流はトランジスタ９５７のゲート電位と低電位電源線９７７の差電位を抵抗９６２の抵抗値で割った値となる。その電流をトランジスタ９５９、９６０によって構成されるカレントミラー回路に入力し、カレントミラー回路の出力電流をスイッチ回路４２６に供給する。定電流源回路４２５は本構成に限定されず他の構成を用いても良い。
【０１９３】
スイッチ回路４２６はトランスミッションゲート９６５、インバータ９６３，９６４から構成され、インバータ９６４の入力信号によって定電流源回路４２５の電流をバッテリ４０７に供給するか、否かを制御する。スイッチ回路はこの構成に限定されず他の構成を用いても良い。
【０１９４】
充電制御回路４１４はトランジスタ９６６〜９７４、抵抗９７５によって構成される。高電位電源線９７６より抵抗９７５を介してトランジスタ９７３、９７４に電流が流れ、トランジスタ９７３、９７４がオン（ＯＮ）する。トランジスタ９６８、９６９、９７０、９７１、９７２は差動型のコンパレーターを構成している。トランジスタ９７０のゲート電位がトランジスタ９７１のゲート電位より低い場合、トランジスタ９６８のドレイン電位はほぼ高電位電源線９７６の電位とほぼ等しくなり、トランジスタ９７０のゲート電位がトランジスタ９７１のゲート電位より高い場合、トランジスタ９６８のドレイン電位はトランジスタ９７０のソース電位とほぼ等しくなる。
【０１９５】
トランジスタ９６８のドレイン電位が高電位電源線９７６とほぼ等しい場合、トランジスタ９６７、９６６で構成されるバッファを介して、充電制御回路４１４はロウを出力する。トランジスタ９６８のドレイン電位がトランジスタ９７０のソース電位とほぼ等しい場合、トランジスタ９６７、９６６で構成されるバッファを介して、充電制御回路４１４はハイを出力する。
【０１９６】
充電制御回路４１４の出力がロウの場合、バッテリ４０７にはスイッチ回路４２６を介して電流が供給される。また、充電制御回路４１４の出力がハイの場合は、スイッチ回路４２６はオフ（ＯＦＦ）して、バッテリ４０７に電流は供給されない。トランジスタ９７０のゲートはバッテリ４０７に電気的に接続されているため、バッテリ４０７が充電され、その電位が充電制御回路４１４のコンパレータのしきい値を超えると、充電が停止する。本実施の形態ではコンパレータのしきい値をトランジスタ９７３のゲート電位で設定しているが、この値に限定するものではなく、他の電位であっても良い。一般に設定電位は用途とバッテリの性能によって適宜決められるものである。なお、バッテリへの充電回路の構成は、この構成に限定されるものではない。
【０１９７】
［実施の形態５］
本実施の形態では、本発明により得られた光電変換装置を様々な電子機器に組み込んだ例について説明する。本発明が適用される電子機器として、コンピュータ、ディスプレイ、携帯電話、テレビなどが挙げられる。それらの電子機器の具体例を、図１９、図２０（Ａ）〜図２０（Ｂ）、図２１（Ａ）〜図２１（Ｂ）、図２２及び図２３に示す。
【０１９８】
図１９は携帯電話であり、本体（Ａ）７０１、本体（Ｂ）７０２、筐体７０３、操作キー７０４、音声入力部７０５、音声出力部７０６、回路基板７０７、表示パネル（Ａ）７０８、表示パネル（Ｂ）７０９、蝶番７１０、透光性材料部７１１、光電変換素子７１２を有している。本発明は光電変換素子７１２に適用することができる。
【０１９９】
光電変換素子７１２は透光性材料部７１１を透過した光を検知し、検知した外部光の照度に合わせて表示パネル（Ａ）７０８及び表示パネル（Ｂ）７０９の輝度コントロールを行ったり、光電変換素子７１２で得られる照度に合わせて操作キー７０４の照明制御を行う。これにより携帯電話の消費電流を抑えることができる。
【０２００】
図２０（Ａ）及び図２０（Ｂ）に携帯電話の別の例を示す。図２０（Ａ）及び図２０（Ｂ）において、７２１は本体、７２２は筐体、７２３は表示パネル、７２４は操作キー、７２５は音声出力部、７２６は音声入力部、７２７及び７２８は光電変換素子である。
【０２０１】
図２０（Ａ）に示す携帯電話では、本体７２１に設けられた光電変換素子７２７により外部の光を検知することにより表示パネル７２３及び操作キー７２４の輝度を制御することが可能である。
【０２０２】
また図２０（Ｂ）に示す携帯電話では、図２０（Ａ）の構成に加えて、本体７２１の内部に光電変換素子７２８を設けている。光電変換素子７２８により、表示パネル７２３に設けられているバックライトの輝度を検出することも可能となる。
【０２０３】
図２１（Ａ）はコンピュータであり、本体７３１、筐体７３２、表示部７３３、キーボード７３４、外部接続ポート７３５、ポインティングデバイス７３６等を含む。
【０２０４】
また図２１（Ｂ）は表示装置でありテレビ受像器などがこれに当たる。本表示装置は、筐体７４１、支持台７４２、表示部７４３などによって構成されている。
【０２０５】
図２１（Ａ）のコンピュータに設けられる表示部７３３、及び図２１（Ｂ）に示す表示装置の表示部７４３として、液晶パネルを用いた場合の詳しい構成を図２２に示す。
【０２０６】
図２２に示す液晶パネル７６２は、筐体７６１に内蔵されており、基板７５１ａ及び７５１ｂ、基板７５１ａ及び７５１ｂに挟まれた液晶層７５２、偏光フィルタ７５５ａ及び７５５ｂ、及びバックライト７５３等を有している。また筐体７６１には光電変換素子を有する光電変換素子形成領域７５４が形成されている。
【０２０７】
本発明を用いて作製された光電変換素子形成領域７５４はバックライト７５３からの光量を感知し、その情報がフィードバックされて液晶パネル７６２の輝度が調節される。
【０２０８】
図２３（Ａ）及び図２３（Ｂ）は、本発明の光センサをカメラ、例えばデジタルカメラに組み込んだ例を示す図である。図２３（Ａ）は、デジタルカメラの前面方向から見た斜視図、図２３（Ｂ）は、後面方向から見た斜視図である。図２３（Ａ）において、デジタルカメラには、リリースボタン８０１、メインスイッチ８０２、ファインダ窓８０３、フラッシュ８０４、レンズ８０５、鏡胴８０６、筺体８０７が備えられている。
【０２０９】
また、図２３（Ｂ）において、ファインダ接眼窓８１１、モニタ８１２、操作ボタン８１３が備えられている。
【０２１０】
リリースボタン８０１は、半分の位置まで押下されると、焦点調整機構および露出調整機構が作動し、最下部まで押下されるとシャッターボタンが開く。
【０２１１】
メインスイッチ８０２は、押下又は回転によりデジタルカメラの電源のＯＮ／ＯＦＦを切り替える。
【０２１２】
ファインダ窓８０３は、デジタルカメラの前面のレンズ８０５の上部に配置されており、図２３（Ｂ）に示すファインダ接眼窓８１１から撮影する範囲やピントの位置を確認するための装置である。
【０２１３】
フラッシュ８０４は、デジタルカメラの前面上部に配置され、被写体輝度が低いときに、リリースボタンが押下されてシャッターボタンが開くと同時に補助光を照射する。
【０２１４】
レンズ８０５は、デジタルカメラの正面に配置されている。レンズは、フォーカシングレンズ、ズームレンズ等により構成され、図示しないシャッターボタン及び絞りと共に撮影光学系を構成する。また、レンズの後方には、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）等の撮像素子が設けられている。
【０２１５】
鏡胴８０６は、フォーカシングレンズ、ズームレンズ等のピントを合わせるためにレンズの位置を移動するものであり、撮影時には、鏡胴を繰り出すことにより、レンズ８０５を手前に移動させる。また、携帯時は、レンズ８０５を沈銅させてコンパクトにする。なお、本実施の形態においては、鏡胴を繰り出すことにより被写体をズーム撮影することができる構造としているが、この構造に限定されるものではなく、筺体８０７内での撮影光学系の構成により鏡胴を繰り出さずともズーム撮影が可能なデジタルカメラでもよい。
【０２１６】
ファインダ接眼窓８１１は、デジタルカメラの後面上部に設けられており、撮影する範囲やピントの位置を確認する際に接眼するために設けられた窓である。
【０２１７】
操作ボタン８１３は、デジタルカメラの後面に設けられた各種機能ボタンであり、セットアップボタン、メニューボタン、ディスプレイボタン、機能ボタン、選択ボタン等により構成されている。
【０２１８】
本発明の光センサを図２３（Ａ）及び図２３（Ｂ）に示すカメラに組み込むと、光センサが光の有無及び強さを感知することができ、これによりカメラの露出調整等を行うことができる。
【０２１９】
また本発明の光センサはその他の電子機器、例えばプロジェクションテレビ、ナビゲーションシステム等に応用することが可能である。すなわち光を検出する必要のあるものであればいかなるものにも用いることが可能である。
【０２２０】
なお本実施の形態は、必要であれば他の実施の形態と組み合わせてもよい。
【実施例１】
【０２２１】
本実施例では、図１のＴＦＴ１０４のソース電極またはドレイン電極を形成する導電膜の膜厚を変えたときの、照度Ｅと光電流Ｉとの関係を、図２４及び図２５に示す。
【０２２２】
図２４は、照度Ｅ（横軸）とゲート電極にかかる電圧Ｖｇａｔｅ（縦軸）の関係を示すグラフであり、ソース電極またはドレイン電極の膜厚を、シート抵抗が０．０５２Ω／□、０．５２Ω／□、５．２Ω／□、５２Ω／□、５２０Ω／□（抵抗比：０．０１、０．１、１、１０、１００）となるように形成したものの比較を示す。
【０２２３】
図２５は、照度Ｅ（横軸）と倍率（縦軸）の関係を示すグラフであり、倍率とは図２４の光電流Ｉの微分値である。
【０２２４】
なお図２４及び図２５において、白抜き菱形は抵抗比０．０１（シート抵抗：０．０５２Ω／□）、白抜き四角形は抵抗比０．１（シート抵抗：０．５２Ω／□）、白抜き三角形は抵抗比１（シート抵抗：５．２Ω／□）、白抜き丸形は抵抗比１０（シート抵抗：５２Ω／□）、黒塗り四角形は抵抗比１００（シート抵抗：５２０Ω／□）を表している。
【０２２５】
図２４及び図２５に示されるように、ソース電極またはドレイン電極の抵抗値が低い、０．０５２Ω／□、０．５２Ω／□、５．２Ω／□（抵抗比：０．０１、０．１、１）では、光電流Ｉは照度Ｅが高くなっても低減する割合が小さい。しかしながら、一方、ソース電極またはドレイン電極の抵抗値が高い、５２Ω／□、５２０Ω／□（抵抗比：１０、１００）では、照度Ｅが大きくなると、大きく低減することが分かる。
【０２２６】
以上から、カレントミラー回路の参照側のＴＦＴ１０４に寄生抵抗が発生してしまうと、出力される光電流が減少してしまうことが分かる。これにより感知する光強度の範囲が減少してしまうので、本発明の構成は寄生抵抗の発生を抑制し、光感度の減少を防ぐことができるので有用である。
【産業上の利用可能性】
【０２２７】
本発明により、光感度の低下を抑制することが可能な、半導体装置や光電変換装置を作製することができる。また本発明の半導体装置や光電変換装置を組み込むことにより、回路動作の安定性や信頼性の高い電気機器を得ることが可能である。
【図面の簡単な説明】
【０２２８】
【図１】本発明の半導体装置の回路図。
【図２】本発明の半導体装置のブロック図。
【図３】半導体装置の回路図。
【図４】ゲート電極にかかる電圧Ｖｇａｔｅと光電流Ｉの関係を示す図。
【図５】照度Ｅと光電流Ｉの関係を示す図。
【図６】本発明の半導体装置の回路図。
【図７】本発明の半導体装置の回路図。
【図８】本発明の半導体装置の回路図。
【図９】本発明の半導体装置の回路図。
【図１０】本発明の半導体装置の断面図。
【図１１】本発明の半導体装置の作製工程を示す断面図。
【図１２】本発明の半導体装置の作製工程を示す断面図。
【図１３】本発明の半導体装置の作製工程を示す断面図。
【図１４】本発明の半導体装置の上面図。
【図１５】本発明の半導体装置の断面図。
【図１６】本発明の半導体装置の作製工程を示す断面図。
【図１７】本発明の半導体装置の作製工程を示す断面図。
【図１８】本発明の半導体装置の作製工程を示す断面図。
【図１９】本発明の半導体装置を実装した装置を示す図。
【図２０】本発明の半導体装置を実装した装置を示す図。
【図２１】本発明の半導体装置を実装した装置を示す図。
【図２２】本発明の半導体装置を実装した装置を示す図。
【図２３】本発明の半導体装置を実装した装置を示す図。
【図２４】ソース電極またはドレイン電極を形成する導電膜の膜厚を変化させたときの、照度Ｅと光電流Ｉの関係を示す図。
【図２５】ソース電極またはドレイン電極を形成する導電膜の膜厚を変化させたときの、照度Ｅと倍率の関係を示す図。
【図２６】本発明の半導体装置のブロック図。
【図２７】本発明のバッテリを示すブロック図。
【図２８】本発明のバッテリに含まれる回路図。
【図２９】本発明のバッテリに含まれる回路の上面図。
【図３０】本発明のバッテリに含まれる回路を示す図。
【図３１】本発明のバッテリの断面図。
【図３２】本発明のバッテリに含まれる回路を示すブロック図。
【図３３】本発明のバッテリに含まれる回路図。
【符号の説明】
【０２２９】
１００ 光電変換層
１００ｉ ｉ型半導体層
１００ｎ ｎ型半導体層
１００ｐ ｐ型半導体層
１０１ 電源
１０３ 光電変換層
１０３ｉ ｉ型半導体層
１０３ｎ ｎ型半導体層
１０３ｐ ｐ型半導体層
１０４ ＴＦＴ
１０５ ＴＦＴ
１０５ａ ＴＦＴ
１０５ｉ ＴＦＴ
１１１ カレントミラー回路
１１８ａ 回路
１１８ｂ 回路
１１８ｉ 回路
１１９ａ 端子
１１９ｂ 端子
１１９ｉ 端子
１２０ａ 端子
１２０ｂ 端子
１２０ｉ 端子
１２１ａ 端子
１２１ｂ 端子
１２１ｉ 端子
１２２ カレントミラー回路
１２３ 回路
１２４ 端子
１４１ 電極
１４２ 電極
１４４ 配線
１４５ 配線
１４６ 配線
１４６ａ 配線
１４６ｂ 配線
１４６ｃ 配線
１４６ｄ 配線
１４７ 配線
２０１ ＴＦＴ
２０２ ＴＦＴ
２０３ カレントミラー回路
２０４ 回路
２１０ 基板
２１２ 下地絶縁膜
２１３ ゲート絶縁膜
２１４ 配線
２１５ 配線
２１６ 絶縁膜
２１７ 絶縁膜
２１８ 保護電極
２１９ 配線
２２０ 接続電極
２２１ 端子電極
２２２ 端子電極
２２４ 封止層
２３１ 島状半導体領域
２３２ 島状半導体領域
２３４ ゲート電極
２３５ ゲート電極
２３７ ソース領域またはドレイン領域
２３８ ソース領域またはドレイン領域
２４１ ソース電極またはドレイン電極
２４２ ソース電極またはドレイン電極
２４５ 保護電極
２４６ 保護電極
２４７ 保護電極
２４８ 保護電極
２５０ 端子電極
２５１ 端子電極
２６０ 基板
２６１ 電極
２６２ 電極
２６３ 半田
２６４ 半田
２７１ ソース領域またはドレイン領域
２７２ ソース領域またはドレイン領域
２８１ 端子電極
２８２ ソース電極またはドレイン電極
２８３ ソース電極またはドレイン電極
２８４ 配線
２８５ 接続電極
２９１ 素子形成領域
２９２ 受光部
２９３ 増幅回路部
３０１ ＴＦＴ
３０２ ＴＦＴ
３０３ カレントミラー回路
３１１ 金属膜
３１２ ゲート電極
３１３ ゲート電極
３１４ ゲート絶縁膜
３１５ 島状半導体領域
３１６ 島状半導体領域
３１８ マスク
３２１ ソース領域またはドレイン領域
３２２ ソース領域またはドレイン領域
３３１ ソース電極またはドレイン電極
３３２ ソース電極またはドレイン電極
３３６ 保護電極
３３７ 保護電極
３４１ ソース電極またはドレイン電極
３４２ ソース電極またはドレイン電極
４０１ ＲＦバッテリ
４０７ バッテリ
４１１ 内部アンテナ回路
４１２ 整流回路
４１３ 充電回路
４１４ 充電制御回路
４１５ 外部アンテナ回路
４２５ 定電流源回路
４２６ スイッチ回路
５０１ アンテナ
５０２ 共振容量
５０３ アンテナ回路
５０４ ダイオード
５０５ ダイオード
５０６ 平滑容量
５２２ 回路素子
５２３ アンテナ
７０１ 本体（Ａ）
７０２ 本体（Ｂ）
７０３ 筐体
７０４ 操作キー
７０５ 音声入力部
７０６ 音声出力部
７０７ 回路基板
７０８ 表示パネル（Ａ）
７０９ 表示パネル（Ｂ）
７１０ 蝶番
７１１ 透光性材料部
７１２ 光電変換素子
７１２ 光電変換素子
７２１ 本体
７２２ 筐体
７２３ 表示パネル
７２４ 操作キー
７２５ 音声出力部
７２６ 音声入力部
７２７ 光電変換素子
７２８ 光電変換素子
７３１ 本体
７３２ 筐体
７３３ 表示部
７３４ キーボード
７３５ 外部接続ポート
７３６ ポインティングデバイス
７４１ 筐体
７４２ 支持台
７４３ 表示部
７５１ａ 基板
７５１ｂ 基板
７５２ 液晶層
７５３ バックライト
７５４ 光電変換素子形成領域
７５５ａ 偏光フィルタ
７５５ｂ 偏光フィルタ
７６１ 筐体
７６２ 液晶パネル
８０１ リリースボタン
８０２ メインスイッチ
８０３ ファインダ窓
８０４ フラッシュ
８０５ レンズ
８０６ 鏡胴
８０７ 筺体
８１１ ファインダ接眼窓
８１２ モニタ
８１３ 操作ボタン
９５１ 抵抗
９５２ トランジスタ
９５３ トランジスタ
９５４ トランジスタ
９５５ トランジスタ
９５６ トランジスタ
９５７ トランジスタ
９５８ トランジスタ
９５９ トランジスタ
９６０ トランジスタ
９６１ トランジスタ
９６２ 抵抗
９６３ インバータ
９６４ インバータ
９６５ トランスミッションゲート
９６６ トランジスタ
９６７ トランジスタ
９６８ トランジスタ
９６９ トランジスタ
９７０ トランジスタ
９７１ トランジスタ
９７２ トランジスタ
９７３ トランジスタ
９７４ トランジスタ
９７５ 抵抗
９７６ 高電位電源線
９７７ 低電位電源線
１００１ 電源
１００３ フォトダイオード
１００４ ＴＦＴ
１００５ ＴＦＴ
１００６ 寄生抵抗
１０１１ カレントミラー回路
１７０１ 基板
１７０２ 回路素子
１７０３ バッテリ
１７０５ａ アンテナ回路
１７０５ｂ アンテナ回路
１７０５ｃ アンテナ回路
１７０６ 送信機
１７０７ 無線信号
７１０１ 基板
７１０２ 集電体薄膜
７１０３ 負極活物質層
７１０４ 固体電解質層
７１０５ 正極活物質層
７１０６ 集電体薄膜
ＲＬ 負荷抵抗
【特許請求の範囲】
【請求項１】
光電変換素子と、
参照用の薄膜トランジスタと出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記出力側の薄膜トランジスタはｎ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記光電変換素子を介して前記高電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタは、前記出力側の薄膜トランジスタよりも前記低電位電極と近いところに配置されることを特徴とする半導体装置。
【請求項２】
請求項１において、前記出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に前記光電変換素子を介して電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続されていることを特徴とする半導体装置。
【請求項３】
光電変換素子と、
参照用の薄膜トランジスタと出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記出力側の薄膜トランジスタはｎ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記光電変換素子を介して前記高電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタと前記低電位電極との間の電流経路は、前記出力側の薄膜トランジスタと前記低電位電極との間の電流経路よりも短いことを特徴とする半導体装置。
【請求項４】
請求項３において、前記出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に前記光電変換素子を介して電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続されていることを特徴とする半導体装置。
【請求項５】
光電変換素子と、
参照用の薄膜トランジスタと複数の出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタはｎ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記光電変換素子を介して前記高電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタは、前記複数の出力側の薄膜トランジスタのそれぞれよりも前記低電位電極と近いところに配置されることを特徴とする半導体装置。
【請求項６】
請求項５において、前記複数の出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に前記光電変換素子を介して電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続されていることを特徴とする半導体装置。
【請求項７】
光電変換素子と、
参照用の薄膜トランジスタと複数の出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタはｎ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記光電変換素子を介して前記高電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタと前記低電位電極との間の電流経路は、前記複数の出力側の薄膜トランジスタのそれぞれと前記低電位電極との間の電流経路よりも短いことを特徴とする半導体装置。
【請求項８】
請求項７において、前記複数の出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に前記光電変換素子を介して電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続されていることを特徴とする半導体装置。
【請求項９】
光電変換素子と、
参照用の薄膜トランジスタと出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記出力側の薄膜トランジスタはｐ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記光電変換素子を介して前記低電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタは、前記出力側の薄膜トランジスタよりも前記高電位電極と近いところに配置されることを特徴とする半導体装置。
【請求項１０】
請求項９において、前記出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に前記光電変換素子を介して電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
光電変換素子と、
参照用の薄膜トランジスタと出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記出力側の薄膜トランジスタはｐ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記光電変換素子を介して前記低電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタと前記高電位電極との間の電流経路は、前記出力側の薄膜トランジスタと前記高電位電極との間の電流経路よりも短いことを特徴とする半導体装置。
【請求項１２】
請求項１１において、前記出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に前記光電変換素子を介して電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
光電変換素子と、
参照用の薄膜トランジスタと複数の出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタはｐ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記光電変換素子を介して前記低電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタは、前記複数の出力側の薄膜トランジスタのそれぞれよりも前記高電位電極と近いところに配置されることを特徴とする半導体装置。
【請求項１４】
請求項１３において、前記複数の出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に前記光電変換素子を介して電気的に接続されていることを特徴とする半導体装置。
【請求項１５】
光電変換素子と、
参照用の薄膜トランジスタと複数の出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタはｐ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記光電変換素子を介して前記低電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタと前記高電位電極との間の電流経路は、前記複数の出力側の薄膜トランジスタのそれぞれと前記高電位電極との間の電流経路よりも短いことを特徴とする半導体装置。
【請求項１６】
請求項１５において、前記複数の出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に前記光電変換素子を介して電気的に接続されていることを特徴とする半導体装置。
【請求項１７】
光電変換素子と、
前記光電変換素子の出力を増幅し、少なくとも２つの薄膜トランジスタを有するカレントミラー回路と、
前記薄膜トランジスタのそれぞれに電気的に接続された高電位電源と、
前記薄膜トランジスタのそれぞれに電気的に接続された低電位電源と、
を有し、
前記薄膜トランジスタのうち、参照側の薄膜トランジスタは、前記低電位電源と近いところに配置されていることを特徴とする半導体装置。
【請求項１８】
光電変換素子と、
前記光電変換素子の出力を増幅し、参照側の薄膜トランジスタと、複数の出力側の薄膜トランジスタを有するカレントミラー回路と、
前記参照側の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタのそれぞれに、電気的に接続された高電位電源と、
前記参照側の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタのそれぞれに、電気的に接続された低電位電源と、
前記参照側の薄膜トランジスタは、前記出力側の薄膜トランジスタのそれぞれよりも、前記低電位電源に近いところに配置されていることを特徴とする半導体装置。
【請求項１９】
請求項１７または請求項１８において、
前記出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極またはドレイン電極の一方は、前記出力側の薄膜トランジスタのソース電極またはドレイン電極の一方に電気的に接続、
前記参照側の薄膜トランジスタのソース電極またはドレイン電極の他方は、前記出力側のソース電極またはドレイン電極の他方に電気的に接続されていることを特徴とする半導体装置。
【請求項１】
光電変換素子と、
参照用の薄膜トランジスタと出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記出力側の薄膜トランジスタはｎ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記光電変換素子を介して前記高電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタは、前記出力側の薄膜トランジスタよりも前記低電位電極と近いところに配置されることを特徴とする半導体装置。
【請求項２】
請求項１において、前記出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に前記光電変換素子を介して電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続されていることを特徴とする半導体装置。
【請求項３】
光電変換素子と、
参照用の薄膜トランジスタと出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記出力側の薄膜トランジスタはｎ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記光電変換素子を介して前記高電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタと前記低電位電極との間の電流経路は、前記出力側の薄膜トランジスタと前記低電位電極との間の電流経路よりも短いことを特徴とする半導体装置。
【請求項４】
請求項３において、前記出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に前記光電変換素子を介して電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続されていることを特徴とする半導体装置。
【請求項５】
光電変換素子と、
参照用の薄膜トランジスタと複数の出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタはｎ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記光電変換素子を介して前記高電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタは、前記複数の出力側の薄膜トランジスタのそれぞれよりも前記低電位電極と近いところに配置されることを特徴とする半導体装置。
【請求項６】
請求項５において、前記複数の出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に前記光電変換素子を介して電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続されていることを特徴とする半導体装置。
【請求項７】
光電変換素子と、
参照用の薄膜トランジスタと複数の出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタはｎ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記光電変換素子を介して前記高電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタと前記低電位電極との間の電流経路は、前記複数の出力側の薄膜トランジスタのそれぞれと前記低電位電極との間の電流経路よりも短いことを特徴とする半導体装置。
【請求項８】
請求項７において、前記複数の出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に前記光電変換素子を介して電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続されていることを特徴とする半導体装置。
【請求項９】
光電変換素子と、
参照用の薄膜トランジスタと出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記出力側の薄膜トランジスタはｐ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記光電変換素子を介して前記低電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタは、前記出力側の薄膜トランジスタよりも前記高電位電極と近いところに配置されることを特徴とする半導体装置。
【請求項１０】
請求項９において、前記出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に前記光電変換素子を介して電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
光電変換素子と、
参照用の薄膜トランジスタと出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記出力側の薄膜トランジスタはｐ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記光電変換素子を介して前記低電位電極と電気的に接続され、
前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタと前記高電位電極との間の電流経路は、前記出力側の薄膜トランジスタと前記高電位電極との間の電流経路よりも短いことを特徴とする半導体装置。
【請求項１２】
請求項１１において、前記出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に前記光電変換素子を介して電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
光電変換素子と、
参照用の薄膜トランジスタと複数の出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタはｐ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記光電変換素子を介して前記低電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタは、前記複数の出力側の薄膜トランジスタのそれぞれよりも前記高電位電極と近いところに配置されることを特徴とする半導体装置。
【請求項１４】
請求項１３において、前記複数の出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に前記光電変換素子を介して電気的に接続されていることを特徴とする半導体装置。
【請求項１５】
光電変換素子と、
参照用の薄膜トランジスタと複数の出力側の薄膜トランジスタとを有し、前記光電変換素子の出力を増幅するカレントミラー回路と、
高電位電極と低電位電極とを有する電源と、
を有し、
前記参照用の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタはｐ型の薄膜トランジスタであり、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方は前記高電位電極と電気的に接続され、
前記参照用の薄膜トランジスタのソース電極及びドレイン電極の他方は前記光電変換素子を介して前記低電位電極と電気的に接続され、
前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方は前記低電位電極と電気的に接続され、
前記参照側の薄膜トランジスタと前記高電位電極との間の電流経路は、前記複数の出力側の薄膜トランジスタのそれぞれと前記高電位電極との間の電流経路よりも短いことを特徴とする半導体装置。
【請求項１６】
請求項１５において、前記複数の出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の一方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極及びドレイン電極の他方は、前記複数の出力側の薄膜トランジスタのソース電極及びドレイン電極の他方に前記光電変換素子を介して電気的に接続されていることを特徴とする半導体装置。
【請求項１７】
光電変換素子と、
前記光電変換素子の出力を増幅し、少なくとも２つの薄膜トランジスタを有するカレントミラー回路と、
前記薄膜トランジスタのそれぞれに電気的に接続された高電位電源と、
前記薄膜トランジスタのそれぞれに電気的に接続された低電位電源と、
を有し、
前記薄膜トランジスタのうち、参照側の薄膜トランジスタは、前記低電位電源と近いところに配置されていることを特徴とする半導体装置。
【請求項１８】
光電変換素子と、
前記光電変換素子の出力を増幅し、参照側の薄膜トランジスタと、複数の出力側の薄膜トランジスタを有するカレントミラー回路と、
前記参照側の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタのそれぞれに、電気的に接続された高電位電源と、
前記参照側の薄膜トランジスタ及び前記複数の出力側の薄膜トランジスタのそれぞれに、電気的に接続された低電位電源と、
前記参照側の薄膜トランジスタは、前記出力側の薄膜トランジスタのそれぞれよりも、前記低電位電源に近いところに配置されていることを特徴とする半導体装置。
【請求項１９】
請求項１７または請求項１８において、
前記出力側の薄膜トランジスタのゲート電極は、前記参照側の薄膜トランジスタのゲート電極、及び前記参照側の薄膜トランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記参照側の薄膜トランジスタのソース電極またはドレイン電極の一方は、前記出力側の薄膜トランジスタのソース電極またはドレイン電極の一方に電気的に接続、
前記参照側の薄膜トランジスタのソース電極またはドレイン電極の他方は、前記出力側のソース電極またはドレイン電極の他方に電気的に接続されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【公開番号】特開２００８−１０９１１０（Ｐ２００８−１０９１１０Ａ）
【公開日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願番号】特願２００７−２４３４０５（Ｐ２００７−２４３４０５）
【出願日】平成１９年９月２０日（２００７．９．２０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願日】平成１９年９月２０日（２００７．９．２０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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