半導体記憶装置の製造方法および半導体記憶装置
【課題】 半導体記憶装置のキャパシタの構成要素として、強誘電体等の容量絶縁膜を液状材料の塗布により形成する製造方法において、ＣＭＰによる下部電極へのスクラッチ防止と、容量絶縁膜膜厚のメモリセルアレイ内、下部電極内での均一性を実現し、キャパシタ特性を向上させる。
【解決手段】 例えば下部電極８ｃ上にタングステン犠牲膜としての第１金属膜２０を形成した後、層間絶縁膜１１で被覆する。次に層間絶縁膜１１をＣＭＰ法で平坦化すると共にエッチングで第１金属膜２０を露出させ、さらにタングステン膜等の第２金属膜２２を堆積する。次に第２金属膜２２をＣＭＰ法で研磨し、再び第１金属膜２０を露出させた後、第１金属膜２０を除去する。次に第２層間絶縁膜１１と下部電極８ｃ上に絶縁材料の前駆体を含む液状材料を塗布し、熱処理を行って例えば強誘電体からなる容量絶縁膜を形成する。
【解決手段】 例えば下部電極８ｃ上にタングステン犠牲膜としての第１金属膜２０を形成した後、層間絶縁膜１１で被覆する。次に層間絶縁膜１１をＣＭＰ法で平坦化すると共にエッチングで第１金属膜２０を露出させ、さらにタングステン膜等の第２金属膜２２を堆積する。次に第２金属膜２２をＣＭＰ法で研磨し、再び第１金属膜２０を露出させた後、第１金属膜２０を除去する。次に第２層間絶縁膜１１と下部電極８ｃ上に絶縁材料の前駆体を含む液状材料を塗布し、熱処理を行って例えば強誘電体からなる容量絶縁膜を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特に強誘電体キャパシタを有する不揮発性半導体記憶装置の製造方法およびその方法を用いて製造される半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、情報の電子化や、携帯電話、ＰＤＡ、デジタルカメラのような携帯情報端末の進化に伴い、データの書き換えが可能なＥＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリ等の不揮発性メモリ（不揮発性半導体記憶装置）の用途が拡大しつつある。中でも記憶用容量素子(キャパシタ)に強誘電体膜を用いる強誘電体メモリは、フラッシュメモリ等と比較してデータ書き換えに要する電圧・電力が少なくて済むため、バッテリーレスでの使用が可能である。これに加えて強誘電体メモリは高速動作、高いデータ書き換え耐性という特徴を有するので非接触カード（ＲＦ−ＩＤ：Radio Frequency-Identification）への展開が始まりつつある。また強誘電体メモリは強誘電体膜中の残留分極を反転させて読み出す、いわゆる破壊読み出し方式であるため、セキュリティ性が他のメモリデバイスより強く、電子マネー、パスポート、免許証、公共交通カード等の分野において需要拡大が予想される。
【０００３】
以上のような特徴を有する強誘電体メモリにおいては、そのキャパシタの上部電極および下部電極に白金（Ｐｔ）膜、容量絶縁膜として強誘電体材料のＰＺＴ [Ｐｂ（ＺｒxＴｉ1-x）Ｏ3]、ＢＩＴ [Ｂｉ4Ｔｉ3Ｏ12] 、ＳＢＴ [ＳｒＢｉ2Ｔａ2Ｏ9]を用いるのが代表的である。また低消費電力化、高速動作化等の性能向上、１枚のウエハからのチップ取れ数の拡大による低コスト化を目的として強誘電体メモリにおいても回路の微細化が進んでいる。
【０００４】
特許文献１にはＰＺＴ（ジルコン酸チタン酸鉛）膜を有する強誘電体キャパシタを備えた誘電体メモリ装置の構造とその製造方法の例が開示されている。図１０は特許文献１に記載された誘電体メモリ装置に対する作製プロセスのうち、ＰＺＴキャパシタの作製プロセス部分を抽出して示す工程断面図である。図１０に示す各断面は特許文献１の中でＦＲＡＭと称される不揮発性記憶素子の強誘電体キャパシタ部分である。
【０００５】
まず図１０（ａ）に示すように、シリコン基板上全面に化学気相成長法でＳｉＯ2絶縁層３０を堆積し、ＳｉＯ2絶縁層３０にコンタクトホール３１を形成する。次にコンタクトホール３１を含む全面にポリシリコン層３２を被着した後にエッチバックし、コンタクトホール３１にポリシリコン層３２をストレージノードとして残す。この後、Ｔｉ密着層およびＴｉＮ層からなるバリアメタルとＰｔ層とからなる下部電極材料層を形成し、パターニングを行って下部電極３３を形成する。
【０００６】
次いで図１０（ｂ）に示すように、ＣＶＤによって全面に酸化チタン膜３４を堆積させる。さらに図１０(ｃ）に示すように、酸化チタン膜３４を化学機械的研磨(ＣＭＰ)法によってその表面を平坦化すると共に下部電極３３の表面を露出させ、下部電極３３が酸化チタン膜３４内に埋め込まれた状態とする。次に図１０（ｄ）に示すように、下部電極３３および酸化チタン膜３４を含む全面にスピンコート法またはディップコート法によってＰＺＴ薄膜形成用のゾル−ゲル溶液を塗布する。これに続いてアニールを行い、ＰＺＴ強誘電体薄膜３５とする。そしてＰＺＴ薄膜３５上全面にスパッタリング法により上部電極材料層を被着し、当該上部電極材料層およびＰＺＴ薄膜３５を一体にエッチングし、上部電極３６を形成すると共にＰＺＴ薄膜３５を上部電極３６と同一パターンに形成する。
【０００７】
以上のような作製プロセスによれば、キャパシタの下部電極３３よりも広い面積でＰＺＴ強誘電体薄膜３４を設けることが可能となるから、下部電極３３の全面をキャパシタの構成部分として使用することができ、蓄積容量を大きく取れる。この他特許文献１にはキャパシタ作製プロセスにおけるパターニングの回数を減らすことができる、下部電極３３および上部電極３６間の漏れ電流を防止できる、などの効果がある旨記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−２８９２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
強誘電体キャパシタを有する半導体記憶装置に図１０に示すような従来から開示されている製造方法を用いると、上に説明したように下部電極３３の上面全域に亘って強誘電体薄膜を形成できるので蓄積容量を大きくすることができる。従って記憶データの誤読み出しを低減できるという利点がある。しかしながらこのような従来の強誘電体キャパシタの製造方法には以下のような課題が存在した。
【００１０】
従来の製造方法は、図１０（ｃ）のように酸化チタン膜３４のような絶縁膜を、ＣＭＰ法を用いて研磨し下部電極３３の表面を露出させる工程を有する。しかしこの工程では研磨中に生じた研磨屑、あるいは研磨中に、ＣＭＰ装置に装着された研磨パッドの目立てを行うドレッサーから脱離したダイアモンド砥粒などにより、露出した下部電極３３の表面にスクラッチが生じる問題があった。スクラッチは下部電極３３に損傷を与えることによって電極パターン不良を起こし、製造歩留まりを低下させる。
【００１１】
本願発明者らによれば、上記スクラッチの発生を防止するための一方法として、次の方法を採用することができると考えられる。すなわち下部電極３３上に酸化チタン膜３４を堆積した後（図１０（ｂ））、ＣＭＰ法を用いて酸化チタン膜３４を研磨して平坦化するけれども、下部電極３３の表面上に酸化チタン膜３４が所定の膜厚だけ残った状態で研磨を停止する。次いで下部電極３３上に残留している酸化チタン膜３４を全面エッチバックにより下部電極３３の表面を露出させるのである。この方法によると、下部電極３３の表面が直接研磨に曝されないのでスクラッチ発生がほぼ確実に回避できる利点を有しており、それに加えて簡便で低コストで行える優れた方法である。しかしながら本願発明者らの検討によると、この方法にも強誘電体キャパシタの特性を劣化させるという問題があることが判明した。これについて以下にその要点を説明する。
【００１２】
強誘電体キャパシタは半導体記憶装置内においてマトリックス状に配列されたメモリセルアレイ中の素子であるので、強誘電体キャパシタ自体（あるいは下部電極自体）もアレイを形作っている。一方半導体記憶装置上において、酸化チタン膜のような、下部電極のアレイ上からその周辺のメモリセルアレイが存在しない領域までを連続的に覆う絶縁膜をＣＭＰ法で研磨する場合、ＣＭＰ法は、メモリセルアレイ領域の中央部で研磨の進行が遅く、周辺部で研磨の進行が早くなるような特性を持っている。このため研磨後における下部電極上の上記絶縁膜の膜厚はメモリセルアレイ領域の中央部で厚く、周辺部で薄い分布となる。
【００１３】
また、このようなＣＭＰ法による研磨工程の次に行う上記絶縁膜のエッチバックでは下部電極の表面を確実に露出させるために、現実にはオーバーエッチングを行う。このオーバーエッチングにより絶縁膜の表面は下部電極の表面より低くなり、下部電極間には絶縁膜のリセス（凹部）が形成される。エッチバックはＣＭＰ法より絶縁膜除去の均一性が高いので、エッチバック後の絶縁膜の膜厚分布はＣＭＰ直後の当該絶縁膜の膜厚分布をほぼそのまま反映する。このことは下部電極間の絶縁膜のリセスの深さ、すなわち下部電極の上面から絶縁膜の表面までの深さが、メモリセルアレイ領域の中央部で浅く、周辺部で深いことを意味する。
【００１４】
エッチバックの後、強誘電体膜を形成するために強誘電体膜形成用の溶液をスピンコート法などで塗布する（図１０（ｄ）の工程に対応する）。この工程において強誘電体膜形成用の溶液が下部電極表面から絶縁膜のリセスに向かって流動する。メモリセルアレイ領域内で絶縁膜のリセス深さに分布（バラツキ）があると、強誘電体膜形成用の溶液の流動量にも分布が生じ、この結果さらに下部電極上に形成される強誘電体膜の膜厚にも分布（バラツキ）が生じる。
【００１５】
このような強誘電体膜膜厚のメモリセルアレイ領域内における不均一分布やバラツキは半導体記憶装置の動作において分極量の変動をもたらす。そして例えばメモリセルアレイ内のある位置におけるメモリセルの分極量が他の位置におけるメモリセルの分極量と比較して小さい場合、強誘電体キャパシタにデータとして書き込まれた分極量が所定の範囲を保持する時間などとして表されるリテンション特性が劣化する。特に半導体記憶装置のメモリセル数が大規模になりセルアレイ面積が大きくなるほどリセス深さバラツキも大きくなるので上記特性劣化もより顕著に観測されるようになる。
【００１６】
図１１は強誘電体キャパシタの製造における別の問題点を示す図であり、メモリセルアレイの中の一つの下部電極部を示している。図１１に示すように下部電極３３間の絶縁膜３４がリセスを有すると、下部電極３３の上面内でも強誘電体膜３５に膜厚分布が生じる。これは下部電極３３が絶縁膜３４の表面から突出していることに起因して、強誘電体膜形成用の溶液をスピンコート法などで塗布したときにリセスに向かって溶液が流動し、下部電極３３の端部上（図１１の円内の領域）で強誘電体膜３５が薄くなるためであると考えられる。このように強誘電体膜３５が薄膜化するとこの膜を通じた上部および下部電極間のキャパシタリーク電流が顕在化し易いという問題がある。
【００１７】
なお特許文献１には、図１０（ｃ）に示す工程におけるＣＭＰを用いた研磨によって下部電極３３の表面が酸化チタン膜３４とほぼ同一面をなす、と記載されるが、実際には下部電極３３の表面を確実に露出するためにオーバー研磨を行う必要がある。従ってメモリセルアレイ領域では研磨によって酸化チタン膜３４のリセスが発生すると共に、その深さが不均一となる。この結果、特許文献1に記載の製造方法においても強誘電体キャパシタの特性を劣化させることは上に述べたＣＭＰ法とエッチバックとを併用する方法の場合と同様である。
【００１８】
半導体記憶装置において、強誘電体膜のセルアレイ内分極量バラツキを決める要因として、一般に上部および下部電極サイズのバラツキ、強誘電体膜の膜厚バラツキ、強誘電体膜の結晶化温度バラツキ等が挙げられるが、これら要因の分極量バラツキに対する寄与度を解析したところ、強誘電体膜の膜厚バラツキが支配的であり、重要であるという結果が得られた。
【００１９】
本発明は上に述べた課題を解決するものであって、その目的は研磨に起因してキャパシタの電極に生ずるスクラッチを防止できる半導体記憶装置の製造方法を提供すること、それに加えてキャパシタを構成する強誘電体膜等の容量絶縁膜の膜厚を、メモリセルアレイ領域内および当該キャパシタの下部電極表面内で均一性よく形成できる半導体記憶装置の製造方法を提供すること、およびそれら製造方法により得られる半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２０】
上記課題を解決するための本発明に係る半導体記憶装置の製造方法は、半導体層上に第１層間絶縁膜を介して第１導電膜を形成する工程と、前記第１導電膜上に第１金属膜を形成する工程と、前記第１金属膜および前記第１導電膜を順次選択的にエッチングすることによって、前記第１金属膜をパターン化すると共に前記第１導電膜からなるキャパシタの下部電極を形成し、前記パターン化された第１金属膜と前記下部電極を含む積層構造を形成する工程と、前記積層構造を被覆するように第２層間絶縁膜を形成する工程と、ＣＭＰ法を含む工程を用いて前記第２層間絶縁膜の表面を平坦化すると共に前記第１金属膜の表面を露出させる工程と、表面が露出した前記第１金属膜を選択的に除去し、前記下部電極の表面を露出させる工程と、前記第２層間絶縁膜の表面および前記下部電極の表面上に、絶縁材料の前駆体を含む液状材料を塗布し、熱処理を行って前記キャパシタの前記絶縁材料からなる容量絶縁膜を形成する工程と、前記容量絶縁膜上に第２導電膜を形成する工程と、少なくとも前記第２導電膜を選択的にエッチングして前記キャパシタの上部電極を形成する工程とを含む。
【００２１】
本発明に係る半導体記憶装置の製造方法においては、前記ＣＭＰ法を含む工程としてＣＭＰ法のみからなる工程を採用することができる。また前記ＣＭＰ法を含む工程は、ＣＭＰ法により前記第２層間絶縁膜を研磨し、前記第１金属膜の表面が露出する前に前記研磨を停止する工程と、前記第２層間絶縁膜を全面に渡って一様にエッチングし、前記第１金属膜の表面を露出させる工程とを含むことも許容される。
【００２２】
本発明に係る半導体記憶装置の製造方法の一形態は、前記ＣＭＰ法を含む工程を用いて前記第１金属膜の表面を露出させる工程を行った後、表面が露出した前記第１金属膜を選択的に除去する工程を行う前に、前記表面を露出させた第１金属膜をＣＭＰ法を用いて研磨する工程を行うことを含む。
【００２３】
また、本発明に係る半導体記憶装置の製造方法の別の一形態は、前記ＣＭＰ法を含む工程を用いて前記第１金属膜の表面を露出させる工程を行った後、表面が露出した前記第１金属膜を選択的に除去する工程を行う前に、前記第２層間絶縁膜上および前記第１金属膜上に第２金属膜を形成する工程と、ＣＭＰ法を用いて前記第２金属膜を研磨し、前記第１金属膜の表面を露出させる工程とを行うことを含む。
【００２４】
本発明に係る製造方法において、前記第１金属膜と前記第２金属膜とは同一の材料からなることが望ましい。さらに具体的には前記第１金属膜と前記第２金属膜とは高融点金属からなることが望ましい。
【００２５】
本発明に係る半導体記憶装置の製造方法は、前記絶縁材料が強誘電体である場合に特に有効である。
【００２６】
次に、上記課題を解決するための本発明に係る半導体記憶装置は、以下の構成を有する。下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とで構成されるキャパシタが、半導体層上に第１層間絶縁膜を介して形成され、前記下部電極の周囲、および前記容量絶縁膜の下部の周囲が第２層間絶縁膜で囲まれ、前記下部電極の上面は前記第２層間絶縁膜の上面より低く、前記容量絶縁膜の上部は前記第２層間絶縁膜の上面より突出し、その周辺部は前記第２層間絶縁膜上に広がっている。
【００２７】
この半導体記憶装置の前記容量絶縁膜が強誘電体からなる場合に特に効果が大きい。また前記第２層間絶縁膜上における前記容量絶縁膜の膜厚は、前記下部電極上における膜厚よりも薄い。
【発明の効果】
【００２８】
本発明に係る半導体記憶装置の製造方法によれば、上に述べたように、第１に、下部電極上に第１金属膜を設ける。従って下部電極の上方を被覆する第２層間絶縁膜の表面をＣＭＰ法を用いて研磨し、第２層間絶縁膜で下部電極が囲まれるように平坦化する工程を実施しても、第１金属膜が、下部電極が直接ＣＭＰに曝されることを防止する。このようにして、下部電極にＣＭＰによるスクラッチが生じることを防止できる。
【００２９】
第２に本発明に係る製造方法は、ＣＭＰ法を含む工程を用いて第２層間絶縁膜の表面を平坦化すると共に第１金属膜の表面を露出させる第１の工程に加えて、表面を露出させた第１金属膜をＣＭＰ法を用いてさらに研磨する第２の工程を含む。あるいは別の方法として本発明に係る製造方法は、ＣＭＰ法を含む工程を用いて第２層間絶縁膜の表面を平坦化すると共に第１金属膜の表面を露出させる前記第１の工程に加えて、第２層間絶縁膜上および第１金属膜上に第２金属膜を形成し、ＣＭＰ法を用いて第２金属膜を研磨し、第１金属膜の表面を露出させる第３の工程を含む。
【００３０】
これら工程のうち、表面を露出させた第１金属膜をさらに研磨する第２の工程や、第２金属膜を研磨して第１金属膜の表面を露出させる第３の工程は、第２層間絶縁膜の表面の平坦化と第１金属膜の表面露出を目的とする第１の工程に起因して生じた第２層間絶縁膜のセルアレイ領域内膜厚の不均一分布を相殺するように作用する。この結果、第２層間絶縁膜の上面と下部電極の上面との段差はセルアレイ領域内で均一化され、下部電極上に液状材料を塗布して容量絶縁膜を均一な膜厚に形成できる。従って容量絶縁膜が強誘電体である場合には、分極量のセルアレイ領域内バラツキの低減やリテンション特性の向上を図ることができる。
【００３１】
第３に本発明に係る製造方法は、第２層間絶縁膜で被覆された第１金属膜の表面を露出させた後、その第１金属膜を選択的に除去して下層にある下部電極の表面を露出させる工程を含む。この工程により下部電極の領域が第２層間絶縁膜で囲まれた凹部となるので、液状材料の塗布により形成される容量絶縁膜は下部電極の端部上で薄くならならない。従ってキャパシタリーク電流の発生を防止できる。
【００３２】
また本発明に係る半導体記憶装置が上に述べた構造を有していることは、本発明に係る製造方法を用いて製造されることを示しており、当該製造方法と同様な効果を有する。
【図面の簡単な説明】
【００３３】
【図１】（ａ）は本発明の実施形態に係る半導体記憶装置の断面図、（ｂ）はそのメモリセルの回路構成図。
【図２】本発明の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図３】本発明の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図４】本発明の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図５】本発明の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図６】（ａ）は本発明の実施形態に係る半導体記憶装置の製造途中における、タングステン犠牲膜およびその周囲の層間絶縁膜の膜厚分布を示す図、（ｂ）はそれら膜厚を説明するための補助断面図。
【図７】（ａ）は本発明の実施形態に係る半導体記憶装置の製造途中における、タングステン犠牲膜およびその層間絶縁膜の膜厚分布を示す図、（ｂ）はそれら膜厚を説明するための補助断面図。
【図８】（ａ）は本発明の実施形態に係る半導体記憶装置の製造方法および従来の製造方法で得られる強誘電体容量絶縁膜の膜厚分布を示す比較図、（ｂ）は本発明に係る製造方法で形成した容量絶縁膜部における、容量絶縁膜に関する膜厚等を説明するための補助断面図、（ｃ）は従来の方法で形成した容量絶縁膜部に関する膜厚等を説明するための補助断面図。
【図９】本発明の実施形態に係る半導体記憶装置の製造方法および従来の製造方法で得られる強誘電体容量絶縁膜の膜厚分布を示す比較図。
【図１０】従来の強誘電体キャパシタの製造方法を示す工程断面図。
【図１１】従来の強誘電体キャパシタの製造方法における課題を説明する断面図。
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態について詳細に説明する。図１（ａ）は、本発明の実施形態に係る製造方法によって製造される不揮発性半導体記憶装置の断面図であり、特にデータを記憶するためのキャパシタとして強誘電体からなる容量絶縁膜を有するキャパシタを備えたＦｅＲＡＭ(Ferroelectric Random Access Memory)のメモリセル部分を例示している。また図１（ｂ）はＦｅＲＡＭのメモリセル１個の回路構成を示す図であり、１トランジスタ（Ｔ）１キャパシタ（Ｃ）セルと見なしても、２Ｔ２Ｃセルの一部と見なしてもよい。従って図１（ａ）も両者のセルのうちのいずれかを示す断面図である。
【００３５】
図１（ａ）において、半導体基板（Ｐ-型シリコン基板）１の所定の領域に、半導体基板に形成した溝にシリコン酸化膜を埋め込んだＳＴＩ（Shallow Trench Isolation）形式の素子分離２が設けられている。素子分離２に区画された半導体基板１の領域にはＮ+型ソース・ドレイン領域５、ゲート絶縁膜３およびゲート電極４からなるＭＯＳ型のセルトランジスタ（図１（ｂ）参照）が形成されている。さらに素子分離２、ソース・ドレイン領域５、ゲート電極４はシリコン酸化膜系、またはシリコン酸化膜系と他の材料膜との積層膜からなる層間絶縁膜６で被覆され、層間絶縁膜６を貫通してソース・ドレイン領域５に接触し、金属材料を主成分とするプラグ７が形成されている。
【００３６】
層間絶縁膜６上には金属材料を主体とする密着層８ａ、導電性のバリア層８ｂおよび白金（Ｐｔ）膜からなる下部電極８ｃが形成され、これら３つで下部電極層８を構成している。下部電極８ｃ上にはさらに強誘電体からなる容量絶縁膜（例えばＳＢＴ薄膜）９、白金膜からなる上部電極１０が形成され、下部電極層８、容量絶縁膜９、上部電極１０でいわゆるスタック型の強誘電体キャパシタを構成している。
【００３７】
下部電極８ｃの上面は層間絶縁膜１１の上面より低く、凹部となっている。このため、下部電極層８および容量絶縁膜９の下部は層間絶縁膜１１で周囲を囲まれ、また容量絶縁膜９の上部は層間絶縁膜１１の上面より上方に突出すると共にその周辺部は層間絶縁膜１１上に位置している。また下部電極８ｃと、容量絶縁膜９の下部電極８ｃに接触する部分とは実質的に同一形状、同一寸法に形成されている。これに対して容量絶縁膜９の上部電極１０に接触する部分は上部電極１０と実質的に同一形状、同一寸法に形成されている。
【００３８】
強誘電体キャパシタおよび層間絶縁膜１１上にはさらに層間絶縁膜１２が形成されており、その上に導電性材料からなるビット線１４が設けられている。また層間絶縁膜１２および層間絶縁膜１１を貫通して金属材料を主成分とするプラグ１３が設けられ、その上端はビット線１４に接触し、下端はプラグ７に接触している。そしてプラグ１３はプラグ７を介してソース・ドレイン領域５とビット線１４とを電気的に接続している。
【００３９】
以上の構造において、セルトランジスタのゲート電極４はワード線（図１（ｂ）参照）として働き、紙面に垂直な方向に延びる。また強誘電体キャパシタの上部電極１０はワード線の伸びる方向と同方向に配列された複数のメモリセルの上部電極を同一の導電膜（白金膜）で一体に形成したプレート線となっている。この場合、上部電極１０は紙面に垂直な方向に延びる。上部電極１０はこれに限らずメモリセル毎に分離独立したドットパターン状の電極とすることもできる。この場合は個々の上部電極に所定の電位を印加するために、例えば上部電極の上層にプレート線に対応する配線を別途設けて各上部電極と電気的に接続することが必要となる。またビット線１４は図１（ａ）に示す通り紙面と平行な方向に延びている。
【００４０】
次に本発明の実施の形態に係る半導体記憶装置の製造方法を説明する。図２〜図５は図１（ａ）に示した半導体記憶装置（ＦｅＲＡＭ）の製造方法を示す工程断面図であり、図１（ａ）と同一のメモリセル部分を示すものである。図２（ａ）は、メモリセルを構成するＭＯＳ型のセルトランジスタを被覆する層間絶縁膜６までを形成した状態の断面図である。
【００４１】
この構造を形成するために、まず半導体基板（Ｐ-型シリコン基板）１の所定の領域に浅い溝を形成し、当該溝に酸化シリコンなどの絶縁材料を埋め込んでＳＴＩ型の素子分離２を形成する。次に例えば半導体基板１に素子分離２を貫通してその下の半導体基板１に達するようなエネルギーでイオン注入し、図示はしていないがウエルを形成する。このウエルが形成される場合、ウエルは半導体記憶装置のメモリセルアレイ形成領域全体を含むように形成される。従って図２〜図５に示される半導体基板１全体はウエルであると考えてもよい。またこのウエルは半導体記憶装置の設計方針に応じて形成されない場合もある。従って以下、半導体基板またはウエルをまとめて半導体層１と呼ぶ（この定義は図１にも適用される）。
【００４２】
前記半導体層１の表面部にはセルトランジスタの閾値電圧（Ｖｔ）制御用イオン注入を行う。その後、半導体層１の表面に熱酸化法などによりゲート絶縁膜３を成長させ、その上に化学気相成長法（ＣＶＤ法）を用いてシリコン膜を堆積し、パターニングしてセルトランジスタのゲート電極４を形成する。次にゲート電極４をマスクとしてＰ、Ａｓ等のＮ型不純物を半導体層１にイオン注入し、ソース・ドレイン領域５を形成する。次に全面にＣＶＤ法で層間絶縁膜６が形成され、層間絶縁膜６は最終的にその表面が平坦化されるようにＣＭＰ(化学機械研磨)法で研磨処理がなされる。
【００４３】
なお、層間絶縁膜６は図では単層として示しているが、実際には、例えば下層からノンドープのシリコン酸化膜、ＢＰＳＧ膜またはプラズマＣＶＤ法によるＴＥＯＳシリコン酸化膜、シリコン窒化膜の積層構造に形成される。そして最上層のシリコン窒化膜は後に形成される強誘電体キャパシタに対する水素バリア膜として作用する。
【００４４】
次に図２（ｂ）に示すように、層間絶縁膜６にホールを開口し、ホールの側壁および底面にＴｉ／ＴｉＮからなるバリアメタル（不図示）を貼り付け、さらにホール内にタングステンを埋め込んでプラグ７を形成する。プラグ７はソース・ドレイン領域５と電気的に接触し、またプラグ７の上面は層間絶縁膜６とほぼ同一の高さに形成する。
【００４５】
次いで図２(ｃ)に示すように、プラグ７および層間絶縁膜６上に導電膜として密着層８ａ、バリア層８ｂ、Ｐｔ膜からなる下部電極膜８ｃ'、さらに金属膜２０を順次スパッタリング法で堆積する。金属膜２０はタングステン等の高融点金属膜からなり、ここでは以下タングステン犠牲膜２０とする。密着層８ａは層間絶縁膜６と接触するＴｉ接着膜とＴｉＮバリア膜の積層膜とすることができ、その膜厚はＴｉ／ＴｉＮ＝１０ｎｍ／４０ｎｍである。導電性バリア層８ｂは例えば下からＴｉＡｌＮ／Ｉｒ／ＩｒＯｘに順次積層された積層膜とし、膜厚はＴｉＡｌＮ／Ｉｒ／ＩｒＯｘ＝８０ｎｍ／５０ｎｍ／７０ｎｍとする。また、下部電極膜８ｃ'の膜厚は標準１００ｎｍ（５０ｎｍ〜３００ｎｍが可能である）、タングステン犠牲膜２０の膜厚は２５０ｎｍである。タングステン犠牲膜２０上にはレジストパターン２１を形成する。
【００４６】
次にレジストパターン２１をマスクとしてタングステン犠牲膜２０を異方性ドライエッチングで選択的にエッチングしパターン化する。このドライエッチングは例えばＳＦ6を含む混合エッチングガスのプラズマを発生させると共に被エッチング基板に高周波バイアスを印加して行う。高周波バイアスパワーは適度に低く調整することによって下地の下部電極膜８ｃ'に対するエッチング速度選択比を高くすることが望ましい。
【００４７】
タングステン犠牲膜２０のエッチング後レジストパターン２１を除去し、図２（ｄ）に示すように、タングステン犠牲膜２０のパターンをマスク（ハードマスク）としてバリア層８ｂ、密着層８ａを順次選択的にドライエッチングする。このドライエッチングではＣｌ2およびＨＢｒを含む混合ガスを用いることでタングステン犠牲膜２０に対するエッチング速度選択比を確保することが可能であり、バリア層８ｂが上記の膜厚構成である場合タングステン犠牲膜２０は１０ｎｍエッチングされる程度に留まる。このようにして表面にタングステン犠牲膜２０のパターンが設けられた下部電極層８が形成される。
【００４８】
次にタングステン犠牲膜２０と下部電極層８の積層構造を被覆して全面にＣＶＤ法によりシリコン酸化膜を主体とする層間絶縁膜１１を堆積する。堆積した層間絶縁膜１１にはタングステン犠牲膜２０と下部電極層８に基づく約５００ｎｍの段差が形成される。
【００４９】
これに続いて図３（ａ）に示すように、ＣＭＰ法により層間絶縁膜１１を研磨処理して表面を平坦化すると共に、タングステン犠牲膜２０の上面が露出する前に研磨を停止する。これによりタングステン犠牲膜２０の上面全面に所定の膜厚の層間絶縁膜１１が残る。この結果、タングステン犠牲膜２０および下部電極層８とは層間絶縁膜１１中に埋め込まれている状態を維持する。もし研磨量が過剰になってもタングステン犠牲膜２０が露出して研磨に曝されるだけであるから、タングステン犠牲膜２０は研磨による下部電極８ｃのスクラッチ発生を防止するように作用する。層間絶縁膜１１はシリコン酸化膜を主体とするのでこのＣＭＰ工程では、シリコン酸化膜などの絶縁膜を優先的に研磨するスラリー、すなわちシリカ砥粒をアンモニアをベースとする溶媒に分散させたスラリーを用いることが望ましい。
【００５０】
また、図３（ａ）のように層間絶縁膜１１の上面を平坦化できるためには、図２（ｄ）の工程において層間絶縁膜１１をその膜厚が、少なくとも隣接する下部電極層８間でタングステン犠牲層２０と下部電極層８との合計厚さの１．５〜２．０倍となるように堆積しておくことが望ましい。上記合計厚さが上に述べたように約５００ｎｍである場合、層間絶縁膜１１の標準膜厚は８００ｎｍ〜９００ｎｍである。
【００５１】
次に図３（ｂ）に示すように、層間絶縁膜１１に対して全面異方性ドライエッチングによるエッチバックを行い、タングステン犠牲膜２０の表面を露出させる。エッチバックは半導体記憶装置のメモリセルアレイ領域（以下単にセルアレイ領域という）全体にわたって表面露出を確実に行うためにオーバーエッチングされるので、層間絶縁膜１１の上面はタングステン犠牲膜２０の上面より低くなり、リセスが形成される。またオーバーエッチングは層間絶縁膜１１の上面が下部電極８ｃの上面より低くならないように停止させる。
【００５２】
次に図３（ｃ）に示すように、ＣＶＤ法またはスパッタリング法で、タングステン犠牲膜２０と同一材料の金属膜、すなわちタングステン膜２２を堆積する。この後図４（ａ）に示すように、タングステン膜２２をＣＭＰ法を用いて研磨し、層間絶縁膜１１の上面を露出させると同時に再びタングステン犠牲膜２０の上面も露出させる。タングステン膜２２のような高融点遷移金属を優先的に研磨するシリカ砥粒を過酸化水素水で調整した溶液中に分散したスラリーを用いることが望ましい。
【００５３】
タングステン膜２２の堆積膜厚が必要以上に厚い場合は、少なくともセルアレイ領域内で堆積直後のタングステン膜２２の最大膜厚と最小膜厚との差が大きくなる。このため全面に渡って層間絶縁膜１１の上面を確実に露出するためのオーバー研磨量を大きく設定しなければならないので、タングステン膜２２は可能な限り薄い方が好ましい。従ってＣＭＰにおいて、タングステン膜２２で覆われた状態から被研磨基板の全面に渡って層間絶縁膜１１の上面の露出がほぼ終了する状態への移行が十分短時間に行われて明確であり、ＣＭＰの終点検出が安定して行える下限の膜厚を考慮すると、タングステン膜２２の膜厚として２００ｎｍ程度が望ましい。
【００５４】
次に図４（ｂ）に示すように、過酸化水素水またはそれを含む混合薬液で下部電極層８上のタングステン犠牲膜２０を選択的に除去する。続いて図４（ｃ）に示すように、層間絶縁膜１１上および下部電極８ｃ上を含む全面にスピンコート法によって、強誘電体の前駆体を含む液状材料、例えばＳＢＴを構成する金属を含む液状材料を膜状に塗布する。液体材料の塗布膜厚は下部電極８ｃ上で例えば１５０ｎｍである。液状材料としては具体的に、強誘電体を構成する金属の有機化合物を有機溶剤に溶解した溶液や、強誘電体の前駆体となるコロイドを含むゾル−ゲル溶液を使用することができる。
【００５５】
この後、例えば６００℃以上の酸素を含む雰囲気中または大気中で１分間熱処理（仮焼結）する。熱処理の結果、上記の塗布膜は結晶化してペロブスカイト型結晶構造を有する厚さ１００ｎｍ（下部電極８ｃ上）の強誘電体容量絶縁膜９となる。容量絶縁膜９上にはスパッタリング法で例えば厚さ標準５０ｎｍ（５０ｎｍ〜３００ｎｍが可能である）の導電膜（Ｐｔ膜）からなる上部電極膜１０ａを堆積する。
【００５６】
次に図５（ａ）に示すように、上部電極膜１０ａ上にレジストパターン２３を形成し、これをマスクとして上部電極膜１０ａおよび容量絶縁膜９を順次選択的にエッチングして上部電極１０を形成すると同時に容量絶縁膜９をパターン化する。エッチングはＣｌ2、ＨＢｒおよびＡｒを含む混合ガスを用いる異方性ドライエッチングで行うことができる。この工程によって上部電極１０と容量絶縁膜９は実質的に同一のパターン形状・寸法に形成される。
【００５７】
レジストパターン２３の除去後、図５（ｂ）に示すように、上部電極１０上および層間絶縁膜１１上にシリコン酸化膜を主体とする層間絶縁膜１２をＣＶＤ法で堆積し、８００℃の酸素雰囲気で１分間熱処理を行う。この熱処理は容量絶縁膜９の最終的な焼結処理（本焼結）を兼ねている。既に述べた図４（ｃ）の工程における仮焼結、および当該本焼結に対してバリア層８ｂは酸素バリアとして作用している。その結果下部電極層８に接続するプラグ７の上面が酸化されてコンタクト不良を起こすことが回避できる。この後、層間絶縁膜１２および層間絶縁膜１１を貫通してプラグ７に達するホール２４を異方性ドライエッチングで開口する。
【００５８】
そしてホール２４の底面に露出するプラグ７の表面の皮膜をエッチングし、図１（ａ）に示すようにホール２４の内壁と底面に例えばＴｉ／ＴｉＮからなるバリア膜（不図示）を貼り付けた後、タングステン(不図示)を埋め込みプラグ１３を形成する。さらに層間絶縁膜１２上にプラグ１３に接触するようにビット線１４を形成する。ビット線１４はＡｌを主成分とする金属膜、タングステン膜のような高融点金属膜、高融点金属のシリサイド膜を含む膜で形成することができる。さらに必要に応じてビット線１４の上層に配線を形成する。次に既に実施した諸工程においてゲート絶縁膜３と半導体層１の界面に生成されたダメージの除去などを目的として、例えば水素を含むフォーミングガスで熱処理する。この時水素拡散によって容量絶縁膜９を構成している強誘電体が還元され、キャパシタ特性が劣化することを極力防止するため、層間絶縁膜１２内に容量絶縁膜９と上部電極１０とを囲む水素バリア膜を設けてもよい。
【００５９】
本発明の実施形態に係る半導体記憶装置の製造方法によれば、キャパシタの下部電極にＣＭＰによるスクラッチが生じることを防止できる。これと共にキャパシタの強誘電体からなる容量絶縁膜の膜厚を、セルアレイ領域内および下部電極上面内で均一性よく形成することができ、リテンション特性劣化やキャパシタリーク電流等の強誘電体キャパシタに関する不良発生を防止することができる。次に本発明に係る後者の効果について具体的に述べる。
【００６０】
本発明による製造方法は図２（ｄ）〜図３（ｂ）に示したように、第１に堆積した層間絶縁膜１１をＣＭＰ法で研磨・平坦化した後、ドライエッチングでエッチバックしてタングステン犠牲膜２０の上面を露出する工程を備えている。図６（ａ）は、研磨直後における層間絶縁膜１１の、下部電極８ｃの上面から測定した膜厚ｄ1、エッチバック後における層間絶縁膜１１の、下部電極８ｃの上面から測定した膜厚ｄ2、およびタングステン犠牲膜２０の膜厚ｔ0の、セルアレイ領域内分布を示す図である。また図６（ｂ）は、膜厚ｄ1、ｄ2、ｔ0を説明するための補助断面図である。
【００６１】
ここでセルアレイ領域とは少なくとも個々のメモリセルが互いに接触して隣接する状態でマトリックス状に配列された領域とする。従ってＦｅＲＡＭのような半導体記憶装置のチップ上で、全体としてのセルアレイがプレート駆動回路やセンスアンプ等の周辺回路配置領域によっていくつかに分割されている場合は、分割された一群のメモリセル配列もセルアレイ領域と考えることができる。この定義は後に示す図７および図８に対しても同じである。
【００６２】
図６（ａ）はこのようなセルアレイの行または列方向における一方の端部から他方の端部に至る間の各膜厚分布を示す。図６（ａ）によれば、層間絶縁膜１１のＣＭＰ法による研磨は、セルアレイ領域中央部から中間部、周辺部へ向かってより早く進む、すなわち研磨速度がセルアレイ領域の中央部より周辺部で大きくなるという特性を持つ。この理由で層間絶縁膜１１はＣＭＰ後、タングステン犠牲膜２０の表面が露出するまでには至らないが、中央部から周辺部に向かって単調に薄くなる（ｄ1曲線）。
【００６３】
一方、エッチバック工程における層間絶縁膜１１のエッチング速度均一性はＣＭＰ工程よりかなり高いので図６（ａ）のｄ2曲線に示すとおりエッチバック後もＣＭＰによる膜厚分布（ｄ1曲線）を反映する。実例としてセルアレイ領域の中央部と端部との膜厚差は例えば８０ｎｍである。タングステン犠牲膜２０はシリコン酸化膜系の層間絶縁膜１１等のエッチバック工程ではほとんどエッチングされないのでほぼ一定の膜厚ｔ0を保っている。
【００６４】
本発明による製造方法は第２に、図２（ｃ）に示すタングステン犠牲膜２０の形成工程、図３（ｃ）〜図４（ａ）に示す、タングステン膜のような金属膜２２の形成工程、および金属膜２２をＣＭＰによりタングステン犠牲膜２０の表面と層間絶縁膜１１の表面を露出させる工程を備えている。図７（ａ）は、タングステン膜２２のＣＭＰ直後における層間絶縁膜１１の、下部電極８ｃの上面から測定した膜厚ｄ3、およびタングステン犠牲膜２０の膜厚ｔ1の、セルアレイ領域内分布を示している。比較のために図６（ａ）に示したエッチバック直後における層間絶縁膜１１の膜厚ｄ2およびタングステン犠牲膜２０の膜厚ｔ0のセルアレイ領域内分布も表示している。また図７（ｂ）は、膜厚ｄ2、ｄ3、ｔ0、ｔ1を説明するための補助断面図である。
【００６５】
ここでタングステン犠牲膜２０はアレイ状に配列されたメモリセルの下部電極８ｃ毎に設けられているので、セルアレイ領域では密集して存在する。層間絶縁膜１１の表面とこのように密集したタングステン犠牲膜２０の表面とがタングステン膜２２のＣＭＰにより露出した場合、このＣＭＰが金属膜（タングステン膜）を優先的に研磨するような条件に設定されているにも係らず、層間絶縁膜１１もタングステン犠牲膜２０と同程度に高速に研磨されてしまういわゆるエロージョンという現象が起こる。
【００６６】
エロージョンは、タングステン犠牲膜２０の密集領域の中央部、すなわちセルアレイ領域の中央部で顕著になるため、ＣＭＰの結果セルアレイ領域の中央部が窪むという特性を有する。このエロージョンは、まずタングステン犠牲膜２０が研磨で消耗されていき、それに伴ってＣＭＰ装置の研磨パッドから印加される圧力がタングステン犠牲膜２０周辺の層間絶縁膜１１へ局所的に集中するために起こると考えられる。エロージョンは研磨工程の初期から層間絶縁膜１１の表面とタングステン犠牲膜２０の表面が両方露出している場合にも起こさせることができる。しかしながら、実施形態の図３（ｃ）〜図４（ａ）の工程のように予めタングステン膜２２を堆積した表面からＣＭＰを行うと、より効率的にエロージョンを起こさせることができる。
【００６７】
そこで図７（ａ）を参照すると、タングステン膜２２のＣＭＰを行うことによりタングステン犠牲膜２０の膜厚がｔ0からｔ1に減少する。この時ＣＭＰの基本特性によってセルアレイ領域の周辺部では端部に向かって膜厚が減少する。これに対して中間部から中央部ではエロージョンによって中央部に向かって膜厚が減少するのでｔ1曲線となる。一方、層間絶縁膜１１の膜厚もｄ2からｄ3に減少するが、層間絶縁膜１１の場合エロージョンの効果が顕著であるため、膜厚の減少量はセルアレイ領域全域に渡って中央部へ向かって単調に大きくなる。層間絶縁膜１１に対するこの研磨特性によって、タングステン膜２２のＣＭＰ前にｄ2曲線であった層間絶縁膜１１の不均一分布が相殺され、セルアレイ領域全域に渡って均一化された膜厚分布（ｄ3曲線）となる。
【００６８】
実例としてｄ2曲線からｄ3曲線への膜厚変化量に基づけば、タングステン膜２２に対するＣＭＰのオーバー研摩量やセルアレイ領域面積に対する下部電極パターン面積率などに左右されるが、例えば層間絶縁膜１１の研磨量はセルアレイ領域端部でほぼ０ｎｍ、中央部で８０ｎｍである。一方ｄ2曲線におけるセルアレイ中央部と端部との膜厚差は例えば８０ｎｍである。従ってセルアレイ領域中央部と端部では、タングステン膜２２のＣＭＰにより、層間絶縁膜１１の膜厚不均一性は完全に相殺される。また中間部では膜厚不均一性は部分的に相殺され、層間絶縁膜１１の膜厚は端部または中央部より２０ｎｍ〜４０ｎｍ程度厚くなる程度に抑制される。
【００６９】
本発明による製造方法は第３に、図４（ｂ）および図４（ｃ）に示すように、タングステン犠牲膜２０を除去した後、強誘電体を構成する金属を含む液状材料膜を塗布して容量絶縁膜９を形成する工程を備える。図８（ａ）は、図４(ｃ)の工程において上記液体材料膜の塗布およびその後の仮焼結等の熱処理を経て形成された、本発明による容量絶縁膜９の膜厚（ｕ1）の、セルアレイ領域内分布を示す図である。また、図８（ｂ）は本発明による製造方法で形成した容量絶縁膜部における容量絶縁膜９に関する膜厚（ｕ1、ｓ1）、前出のｄ3を説明するための補助断面図、図８（ｃ）は従来の方法で形成した容量絶縁膜部に関する膜厚（ｕ2、ｓ2）を説明するための補助断面図である。図８（ａ）には特許文献１に記載されているような従来の方法で作製された容量絶縁膜の膜厚（ｕ2）分布も示している。
【００７０】
本発明によればタングステン犠牲膜２０の除去後、下部電極８ｃ上の部分はリセスとなり（図４（ｂ）参照）、その深さは図８（ｂ）と図７（ｂ）断面図との比較から分かるように下部電極８ｃの上面から測定した層間絶縁膜１１の厚さｄ3に等しい。従って下部電極８ｃ上の容量絶縁膜９の厚さｕ1はｄ3と層間絶縁膜１１の上面上に形成された当該容量絶縁膜９の膜厚ｓ1との和（ｕ1＝ｄ3＋ｓ1）である。
【００７１】
下部電極８ｃ上に生じたリセスの面積はセルアレイ領域内における下部電極８ｃ間の部分の面積より小さいことにより、容量絶縁膜９を形成するための液状材料を塗布してもリセス内へ流動量は小さく、塗布膜の平均膜厚変動は少ない。その結果、膜厚ｓ1はセルアレイ領域全体に渡ってほぼ均一である。具体的に例えばｄ3＜１００ｎｍ、ｓ1＝約５０ｎｍを膜厚の目標とする時、液状材料はその塗布条件を最適化することで表面をほぼ水平に保って塗布される。こうして容量絶縁膜９のセルアレイ領域内の膜厚分布は、図８（ａ）のｕ1曲線のように、層間絶縁膜１１が図４（ａ）に示す工程によって均一化された膜厚分布（図７（ａ）のｄ3曲線参照）を反映する。
【００７２】
これに対して従来の製造方法においては、下部電極３３が層間絶縁膜３４から突出し（図８（ｃ）を参照）、層間絶縁膜３４が面積の広い下部電極３３間領域でリセス領域Ｒを形成する。この状態では、最初に述べたように下部電極３３上に塗布された容量絶縁膜形成用の溶液が下部電極３３表面から層間絶縁膜の面積の広いリセス領域Ｒへ流動するので、下部電極３３上の塗布膜の膜厚ｕ2は下部電極３３周囲のリセス領域Ｒの深さに大きく影響される。
【００７３】
従来の製造方法では、先に述べたようにリセス深さのセルアレイ領域内での大きな不均一性が解消されず、例えばセルアレイの中央部で浅く、周辺部で深いという分布が残ったままである。これが原因で下部電極３３上に形成される容量絶縁膜３５の膜厚ｕ2は図８（ａ）のグラフに示すように（ｕ2曲線）、セルアレイの中央部で厚く周辺部で薄くなり、その変動幅は本発明による容量絶縁膜９の膜厚変動幅よりかなり大きい。
【００７４】
次に図１１に示したように、従来の製造方法で形成される容量絶縁膜（強誘電体膜３５）は下部電極３３の周辺部に向かって膜厚が減少し、下部電極３３の端部で特に薄い。これに対して本発明によれば容量絶縁膜形成用の液状材料が下部電極８ｃ上のリセス内に溜まるように塗布されるので、下部電極８ｃの周辺部および端部上で容量絶縁膜９が薄くなることがない。図９は本発明に基づく製造方法により形成された容量絶縁膜と従来の方法で形成された容量絶縁膜の、下部電極上面内膜厚分布を示す図であり、上に述べた膜厚の特性を明確に示している。
【００７５】
結論として本発明に基づく製造方法によれば、強誘電体キャパシタ容量絶縁膜のセルアレイ領域内および下部電極内膜厚変動幅を小さくでき、膜厚バラツキを抑制することができる。
【００７６】
さらに本発明による製造方法は次のような利点も有する。図８（ｂ）に示すように本発明による容量絶縁膜の膜厚ｕ1はｕ1＝ｄ3＋ｓ1である。一方従来の製造方法によれば、容量絶縁膜形成用液状材料の塗布時に、液状材料が下部電極上から下部電極間のリセスへ流れやすいことから、容量絶縁膜の下部電極上の膜厚ｕ2と層間絶縁膜のリセス上の膜厚ｓ2にはｕ2＜ｓ2の関係がある。半導体記憶装置の製造においては下部電極上に形成すべき容量絶縁膜の目標膜厚は同一であるべきなのでｕ1＝ｕ2である。すると、ｄ3＋ｓ1＜ｓ2、すなわち、ｓ1＜ｓ2となり、本発明では容量絶縁膜の膜厚を層間絶縁膜上においてかなり薄くすることができる。
【００７７】
ところで図５（ａ）の工程では容量絶縁膜９を残して上部電極膜１０ａ（図４（ｃ）参照）のみをエッチングして上部電極１０を形成することも可能である。しかしその場合、容量絶縁膜が図５（ｂ）の工程でホール２４を開口するエッチングをストップさせてしまう原因となる。また半導体記憶装置の周辺回路（ロジック回路など）形成領域でも、例えば周辺回路用配線と半導体基板間のコンタクトホール開口時等に同様な問題が発生する。
【００７８】
こうした理由で容量絶縁膜９は図５（ａ）の工程に示すように選択的にエッチングされることが望ましい。この時容量絶縁膜９の膜厚ｓ1が小さいと容量絶縁膜９のオーバーエッチング量が小さくて済むので、異方性ドライエッチングのマスクとしてより薄いレジストパターン２３を用いることが可能である。この場合、微細寸法のレジストパターン形成ができるので、微細化された半導体記憶装置の製造のためには有利である。
【００７９】
以上の通り本発明の半導体記憶装置およびその製造方法に係る実施形態について述べたが、これに限ることなく種々の変更が可能である。本発明の実施形態に係る半導体記憶装置の製造工程では図３（ａ）、（ｂ）のように、ＣＭＰ法で層間絶縁膜１１を研磨して平坦化すると共にタングステン犠牲膜２０の表面上にある程度の層間絶縁膜１１を残留させた後、エッチバックを実施してタングステン犠牲膜２０の表面を露出させた。これに代えて、層間絶縁膜１１の堆積後（図２（ｄ））、ＣＭＰ法で層間絶縁膜１１を研磨すると共にタングステン犠牲膜２０の表面を直接露出させるように変更することができる。
【００８０】
また上記実施形態に係る製造方法において、図３（ｃ）に示すタングステン膜２２の堆積工程を省略することも可能である。この場合、層間絶縁膜１１の上面およびタングステン犠牲膜２０の上面が同時に露出した状態の表面を、タングステンのような金属を効率的に研磨する条件に調整されたＣＭＰで追加研磨（この時、タングステン犠牲膜２０が消失しないように研磨する。）した後、図４（ｂ）以降の工程に進むように変更することができる。
【００８１】
このような２種類の修正工程のいずれかは、最初の実施形態に係る製造方法に単独で組み込むこともできるし、また２種類同時に組み込むこともできる。
【００８２】
また、本発明に係る実施形態では図３（ｃ）の工程において、タングステン犠牲膜２０に対してそれと同一材料からなるタングステン膜２２を用いた。しかしタングステン以外の金属としてＭｏ、Ｔａ、Ｔｉ等の高融点金属も採用することができる。タングステン犠牲膜２０とタングステン膜２２のように同一材料の組み合わせが、図４（ａ）におけるＣＭＰ中にエロージョンを発生させるために好適であるが、エロージョンを発生させることができるならば異種金属材料の組み合わせを用いても良い。
【産業上の利用可能性】
【００８３】
本発明はＦｅＲＡＭ等不揮発性半導体記憶装置のキャパシタの強誘電体容量絶縁膜を液状材料の塗布により形成する場合にその効果を発揮する。このような塗布により薄膜を形成する方法は、他の方法と比較して材料コスト、生産設備価格、製造コストの点で有利であり現在の主要技術の一つである。本発明は強誘電体以外のＴａ2Ｏ5やＨｆＯ2のような高誘電率絶縁材料や通常の酸化シリコンなどを容量絶縁膜として塗布法で形成するデバイスの製造にも有益である。
【符号の説明】
【００８４】
１ 半導体基板
２ 素子分離
３ ゲート絶縁膜
４ ゲート電極
５ ソース・ドレイン領域
６、１１、１２ 層間絶縁膜
７、１３ プラグ
８ 下部電極層
８ａ 密着層
８ｂ バリア層
８ｃ 下部電極
８ｃ' 下部電極膜
９ 容量絶縁膜
１０ 上部電極
１０ａ 上部電極膜
１４ ビット線
２０ タングステン犠牲膜
２１、２３ レジストパターン
２２ タングステン膜
２４ ホール
【技術分野】
【０００１】
本発明は、半導体記憶装置、特に強誘電体キャパシタを有する不揮発性半導体記憶装置の製造方法およびその方法を用いて製造される半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、情報の電子化や、携帯電話、ＰＤＡ、デジタルカメラのような携帯情報端末の進化に伴い、データの書き換えが可能なＥＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリ等の不揮発性メモリ（不揮発性半導体記憶装置）の用途が拡大しつつある。中でも記憶用容量素子(キャパシタ)に強誘電体膜を用いる強誘電体メモリは、フラッシュメモリ等と比較してデータ書き換えに要する電圧・電力が少なくて済むため、バッテリーレスでの使用が可能である。これに加えて強誘電体メモリは高速動作、高いデータ書き換え耐性という特徴を有するので非接触カード（ＲＦ−ＩＤ：Radio Frequency-Identification）への展開が始まりつつある。また強誘電体メモリは強誘電体膜中の残留分極を反転させて読み出す、いわゆる破壊読み出し方式であるため、セキュリティ性が他のメモリデバイスより強く、電子マネー、パスポート、免許証、公共交通カード等の分野において需要拡大が予想される。
【０００３】
以上のような特徴を有する強誘電体メモリにおいては、そのキャパシタの上部電極および下部電極に白金（Ｐｔ）膜、容量絶縁膜として強誘電体材料のＰＺＴ [Ｐｂ（ＺｒxＴｉ1-x）Ｏ3]、ＢＩＴ [Ｂｉ4Ｔｉ3Ｏ12] 、ＳＢＴ [ＳｒＢｉ2Ｔａ2Ｏ9]を用いるのが代表的である。また低消費電力化、高速動作化等の性能向上、１枚のウエハからのチップ取れ数の拡大による低コスト化を目的として強誘電体メモリにおいても回路の微細化が進んでいる。
【０００４】
特許文献１にはＰＺＴ（ジルコン酸チタン酸鉛）膜を有する強誘電体キャパシタを備えた誘電体メモリ装置の構造とその製造方法の例が開示されている。図１０は特許文献１に記載された誘電体メモリ装置に対する作製プロセスのうち、ＰＺＴキャパシタの作製プロセス部分を抽出して示す工程断面図である。図１０に示す各断面は特許文献１の中でＦＲＡＭと称される不揮発性記憶素子の強誘電体キャパシタ部分である。
【０００５】
まず図１０（ａ）に示すように、シリコン基板上全面に化学気相成長法でＳｉＯ2絶縁層３０を堆積し、ＳｉＯ2絶縁層３０にコンタクトホール３１を形成する。次にコンタクトホール３１を含む全面にポリシリコン層３２を被着した後にエッチバックし、コンタクトホール３１にポリシリコン層３２をストレージノードとして残す。この後、Ｔｉ密着層およびＴｉＮ層からなるバリアメタルとＰｔ層とからなる下部電極材料層を形成し、パターニングを行って下部電極３３を形成する。
【０００６】
次いで図１０（ｂ）に示すように、ＣＶＤによって全面に酸化チタン膜３４を堆積させる。さらに図１０(ｃ）に示すように、酸化チタン膜３４を化学機械的研磨(ＣＭＰ)法によってその表面を平坦化すると共に下部電極３３の表面を露出させ、下部電極３３が酸化チタン膜３４内に埋め込まれた状態とする。次に図１０（ｄ）に示すように、下部電極３３および酸化チタン膜３４を含む全面にスピンコート法またはディップコート法によってＰＺＴ薄膜形成用のゾル−ゲル溶液を塗布する。これに続いてアニールを行い、ＰＺＴ強誘電体薄膜３５とする。そしてＰＺＴ薄膜３５上全面にスパッタリング法により上部電極材料層を被着し、当該上部電極材料層およびＰＺＴ薄膜３５を一体にエッチングし、上部電極３６を形成すると共にＰＺＴ薄膜３５を上部電極３６と同一パターンに形成する。
【０００７】
以上のような作製プロセスによれば、キャパシタの下部電極３３よりも広い面積でＰＺＴ強誘電体薄膜３４を設けることが可能となるから、下部電極３３の全面をキャパシタの構成部分として使用することができ、蓄積容量を大きく取れる。この他特許文献１にはキャパシタ作製プロセスにおけるパターニングの回数を減らすことができる、下部電極３３および上部電極３６間の漏れ電流を防止できる、などの効果がある旨記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−２８９２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
強誘電体キャパシタを有する半導体記憶装置に図１０に示すような従来から開示されている製造方法を用いると、上に説明したように下部電極３３の上面全域に亘って強誘電体薄膜を形成できるので蓄積容量を大きくすることができる。従って記憶データの誤読み出しを低減できるという利点がある。しかしながらこのような従来の強誘電体キャパシタの製造方法には以下のような課題が存在した。
【００１０】
従来の製造方法は、図１０（ｃ）のように酸化チタン膜３４のような絶縁膜を、ＣＭＰ法を用いて研磨し下部電極３３の表面を露出させる工程を有する。しかしこの工程では研磨中に生じた研磨屑、あるいは研磨中に、ＣＭＰ装置に装着された研磨パッドの目立てを行うドレッサーから脱離したダイアモンド砥粒などにより、露出した下部電極３３の表面にスクラッチが生じる問題があった。スクラッチは下部電極３３に損傷を与えることによって電極パターン不良を起こし、製造歩留まりを低下させる。
【００１１】
本願発明者らによれば、上記スクラッチの発生を防止するための一方法として、次の方法を採用することができると考えられる。すなわち下部電極３３上に酸化チタン膜３４を堆積した後（図１０（ｂ））、ＣＭＰ法を用いて酸化チタン膜３４を研磨して平坦化するけれども、下部電極３３の表面上に酸化チタン膜３４が所定の膜厚だけ残った状態で研磨を停止する。次いで下部電極３３上に残留している酸化チタン膜３４を全面エッチバックにより下部電極３３の表面を露出させるのである。この方法によると、下部電極３３の表面が直接研磨に曝されないのでスクラッチ発生がほぼ確実に回避できる利点を有しており、それに加えて簡便で低コストで行える優れた方法である。しかしながら本願発明者らの検討によると、この方法にも強誘電体キャパシタの特性を劣化させるという問題があることが判明した。これについて以下にその要点を説明する。
【００１２】
強誘電体キャパシタは半導体記憶装置内においてマトリックス状に配列されたメモリセルアレイ中の素子であるので、強誘電体キャパシタ自体（あるいは下部電極自体）もアレイを形作っている。一方半導体記憶装置上において、酸化チタン膜のような、下部電極のアレイ上からその周辺のメモリセルアレイが存在しない領域までを連続的に覆う絶縁膜をＣＭＰ法で研磨する場合、ＣＭＰ法は、メモリセルアレイ領域の中央部で研磨の進行が遅く、周辺部で研磨の進行が早くなるような特性を持っている。このため研磨後における下部電極上の上記絶縁膜の膜厚はメモリセルアレイ領域の中央部で厚く、周辺部で薄い分布となる。
【００１３】
また、このようなＣＭＰ法による研磨工程の次に行う上記絶縁膜のエッチバックでは下部電極の表面を確実に露出させるために、現実にはオーバーエッチングを行う。このオーバーエッチングにより絶縁膜の表面は下部電極の表面より低くなり、下部電極間には絶縁膜のリセス（凹部）が形成される。エッチバックはＣＭＰ法より絶縁膜除去の均一性が高いので、エッチバック後の絶縁膜の膜厚分布はＣＭＰ直後の当該絶縁膜の膜厚分布をほぼそのまま反映する。このことは下部電極間の絶縁膜のリセスの深さ、すなわち下部電極の上面から絶縁膜の表面までの深さが、メモリセルアレイ領域の中央部で浅く、周辺部で深いことを意味する。
【００１４】
エッチバックの後、強誘電体膜を形成するために強誘電体膜形成用の溶液をスピンコート法などで塗布する（図１０（ｄ）の工程に対応する）。この工程において強誘電体膜形成用の溶液が下部電極表面から絶縁膜のリセスに向かって流動する。メモリセルアレイ領域内で絶縁膜のリセス深さに分布（バラツキ）があると、強誘電体膜形成用の溶液の流動量にも分布が生じ、この結果さらに下部電極上に形成される強誘電体膜の膜厚にも分布（バラツキ）が生じる。
【００１５】
このような強誘電体膜膜厚のメモリセルアレイ領域内における不均一分布やバラツキは半導体記憶装置の動作において分極量の変動をもたらす。そして例えばメモリセルアレイ内のある位置におけるメモリセルの分極量が他の位置におけるメモリセルの分極量と比較して小さい場合、強誘電体キャパシタにデータとして書き込まれた分極量が所定の範囲を保持する時間などとして表されるリテンション特性が劣化する。特に半導体記憶装置のメモリセル数が大規模になりセルアレイ面積が大きくなるほどリセス深さバラツキも大きくなるので上記特性劣化もより顕著に観測されるようになる。
【００１６】
図１１は強誘電体キャパシタの製造における別の問題点を示す図であり、メモリセルアレイの中の一つの下部電極部を示している。図１１に示すように下部電極３３間の絶縁膜３４がリセスを有すると、下部電極３３の上面内でも強誘電体膜３５に膜厚分布が生じる。これは下部電極３３が絶縁膜３４の表面から突出していることに起因して、強誘電体膜形成用の溶液をスピンコート法などで塗布したときにリセスに向かって溶液が流動し、下部電極３３の端部上（図１１の円内の領域）で強誘電体膜３５が薄くなるためであると考えられる。このように強誘電体膜３５が薄膜化するとこの膜を通じた上部および下部電極間のキャパシタリーク電流が顕在化し易いという問題がある。
【００１７】
なお特許文献１には、図１０（ｃ）に示す工程におけるＣＭＰを用いた研磨によって下部電極３３の表面が酸化チタン膜３４とほぼ同一面をなす、と記載されるが、実際には下部電極３３の表面を確実に露出するためにオーバー研磨を行う必要がある。従ってメモリセルアレイ領域では研磨によって酸化チタン膜３４のリセスが発生すると共に、その深さが不均一となる。この結果、特許文献1に記載の製造方法においても強誘電体キャパシタの特性を劣化させることは上に述べたＣＭＰ法とエッチバックとを併用する方法の場合と同様である。
【００１８】
半導体記憶装置において、強誘電体膜のセルアレイ内分極量バラツキを決める要因として、一般に上部および下部電極サイズのバラツキ、強誘電体膜の膜厚バラツキ、強誘電体膜の結晶化温度バラツキ等が挙げられるが、これら要因の分極量バラツキに対する寄与度を解析したところ、強誘電体膜の膜厚バラツキが支配的であり、重要であるという結果が得られた。
【００１９】
本発明は上に述べた課題を解決するものであって、その目的は研磨に起因してキャパシタの電極に生ずるスクラッチを防止できる半導体記憶装置の製造方法を提供すること、それに加えてキャパシタを構成する強誘電体膜等の容量絶縁膜の膜厚を、メモリセルアレイ領域内および当該キャパシタの下部電極表面内で均一性よく形成できる半導体記憶装置の製造方法を提供すること、およびそれら製造方法により得られる半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２０】
上記課題を解決するための本発明に係る半導体記憶装置の製造方法は、半導体層上に第１層間絶縁膜を介して第１導電膜を形成する工程と、前記第１導電膜上に第１金属膜を形成する工程と、前記第１金属膜および前記第１導電膜を順次選択的にエッチングすることによって、前記第１金属膜をパターン化すると共に前記第１導電膜からなるキャパシタの下部電極を形成し、前記パターン化された第１金属膜と前記下部電極を含む積層構造を形成する工程と、前記積層構造を被覆するように第２層間絶縁膜を形成する工程と、ＣＭＰ法を含む工程を用いて前記第２層間絶縁膜の表面を平坦化すると共に前記第１金属膜の表面を露出させる工程と、表面が露出した前記第１金属膜を選択的に除去し、前記下部電極の表面を露出させる工程と、前記第２層間絶縁膜の表面および前記下部電極の表面上に、絶縁材料の前駆体を含む液状材料を塗布し、熱処理を行って前記キャパシタの前記絶縁材料からなる容量絶縁膜を形成する工程と、前記容量絶縁膜上に第２導電膜を形成する工程と、少なくとも前記第２導電膜を選択的にエッチングして前記キャパシタの上部電極を形成する工程とを含む。
【００２１】
本発明に係る半導体記憶装置の製造方法においては、前記ＣＭＰ法を含む工程としてＣＭＰ法のみからなる工程を採用することができる。また前記ＣＭＰ法を含む工程は、ＣＭＰ法により前記第２層間絶縁膜を研磨し、前記第１金属膜の表面が露出する前に前記研磨を停止する工程と、前記第２層間絶縁膜を全面に渡って一様にエッチングし、前記第１金属膜の表面を露出させる工程とを含むことも許容される。
【００２２】
本発明に係る半導体記憶装置の製造方法の一形態は、前記ＣＭＰ法を含む工程を用いて前記第１金属膜の表面を露出させる工程を行った後、表面が露出した前記第１金属膜を選択的に除去する工程を行う前に、前記表面を露出させた第１金属膜をＣＭＰ法を用いて研磨する工程を行うことを含む。
【００２３】
また、本発明に係る半導体記憶装置の製造方法の別の一形態は、前記ＣＭＰ法を含む工程を用いて前記第１金属膜の表面を露出させる工程を行った後、表面が露出した前記第１金属膜を選択的に除去する工程を行う前に、前記第２層間絶縁膜上および前記第１金属膜上に第２金属膜を形成する工程と、ＣＭＰ法を用いて前記第２金属膜を研磨し、前記第１金属膜の表面を露出させる工程とを行うことを含む。
【００２４】
本発明に係る製造方法において、前記第１金属膜と前記第２金属膜とは同一の材料からなることが望ましい。さらに具体的には前記第１金属膜と前記第２金属膜とは高融点金属からなることが望ましい。
【００２５】
本発明に係る半導体記憶装置の製造方法は、前記絶縁材料が強誘電体である場合に特に有効である。
【００２６】
次に、上記課題を解決するための本発明に係る半導体記憶装置は、以下の構成を有する。下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とで構成されるキャパシタが、半導体層上に第１層間絶縁膜を介して形成され、前記下部電極の周囲、および前記容量絶縁膜の下部の周囲が第２層間絶縁膜で囲まれ、前記下部電極の上面は前記第２層間絶縁膜の上面より低く、前記容量絶縁膜の上部は前記第２層間絶縁膜の上面より突出し、その周辺部は前記第２層間絶縁膜上に広がっている。
【００２７】
この半導体記憶装置の前記容量絶縁膜が強誘電体からなる場合に特に効果が大きい。また前記第２層間絶縁膜上における前記容量絶縁膜の膜厚は、前記下部電極上における膜厚よりも薄い。
【発明の効果】
【００２８】
本発明に係る半導体記憶装置の製造方法によれば、上に述べたように、第１に、下部電極上に第１金属膜を設ける。従って下部電極の上方を被覆する第２層間絶縁膜の表面をＣＭＰ法を用いて研磨し、第２層間絶縁膜で下部電極が囲まれるように平坦化する工程を実施しても、第１金属膜が、下部電極が直接ＣＭＰに曝されることを防止する。このようにして、下部電極にＣＭＰによるスクラッチが生じることを防止できる。
【００２９】
第２に本発明に係る製造方法は、ＣＭＰ法を含む工程を用いて第２層間絶縁膜の表面を平坦化すると共に第１金属膜の表面を露出させる第１の工程に加えて、表面を露出させた第１金属膜をＣＭＰ法を用いてさらに研磨する第２の工程を含む。あるいは別の方法として本発明に係る製造方法は、ＣＭＰ法を含む工程を用いて第２層間絶縁膜の表面を平坦化すると共に第１金属膜の表面を露出させる前記第１の工程に加えて、第２層間絶縁膜上および第１金属膜上に第２金属膜を形成し、ＣＭＰ法を用いて第２金属膜を研磨し、第１金属膜の表面を露出させる第３の工程を含む。
【００３０】
これら工程のうち、表面を露出させた第１金属膜をさらに研磨する第２の工程や、第２金属膜を研磨して第１金属膜の表面を露出させる第３の工程は、第２層間絶縁膜の表面の平坦化と第１金属膜の表面露出を目的とする第１の工程に起因して生じた第２層間絶縁膜のセルアレイ領域内膜厚の不均一分布を相殺するように作用する。この結果、第２層間絶縁膜の上面と下部電極の上面との段差はセルアレイ領域内で均一化され、下部電極上に液状材料を塗布して容量絶縁膜を均一な膜厚に形成できる。従って容量絶縁膜が強誘電体である場合には、分極量のセルアレイ領域内バラツキの低減やリテンション特性の向上を図ることができる。
【００３１】
第３に本発明に係る製造方法は、第２層間絶縁膜で被覆された第１金属膜の表面を露出させた後、その第１金属膜を選択的に除去して下層にある下部電極の表面を露出させる工程を含む。この工程により下部電極の領域が第２層間絶縁膜で囲まれた凹部となるので、液状材料の塗布により形成される容量絶縁膜は下部電極の端部上で薄くならならない。従ってキャパシタリーク電流の発生を防止できる。
【００３２】
また本発明に係る半導体記憶装置が上に述べた構造を有していることは、本発明に係る製造方法を用いて製造されることを示しており、当該製造方法と同様な効果を有する。
【図面の簡単な説明】
【００３３】
【図１】（ａ）は本発明の実施形態に係る半導体記憶装置の断面図、（ｂ）はそのメモリセルの回路構成図。
【図２】本発明の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図３】本発明の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図４】本発明の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図５】本発明の実施形態に係る半導体記憶装置の製造方法を示す工程断面図。
【図６】（ａ）は本発明の実施形態に係る半導体記憶装置の製造途中における、タングステン犠牲膜およびその周囲の層間絶縁膜の膜厚分布を示す図、（ｂ）はそれら膜厚を説明するための補助断面図。
【図７】（ａ）は本発明の実施形態に係る半導体記憶装置の製造途中における、タングステン犠牲膜およびその層間絶縁膜の膜厚分布を示す図、（ｂ）はそれら膜厚を説明するための補助断面図。
【図８】（ａ）は本発明の実施形態に係る半導体記憶装置の製造方法および従来の製造方法で得られる強誘電体容量絶縁膜の膜厚分布を示す比較図、（ｂ）は本発明に係る製造方法で形成した容量絶縁膜部における、容量絶縁膜に関する膜厚等を説明するための補助断面図、（ｃ）は従来の方法で形成した容量絶縁膜部に関する膜厚等を説明するための補助断面図。
【図９】本発明の実施形態に係る半導体記憶装置の製造方法および従来の製造方法で得られる強誘電体容量絶縁膜の膜厚分布を示す比較図。
【図１０】従来の強誘電体キャパシタの製造方法を示す工程断面図。
【図１１】従来の強誘電体キャパシタの製造方法における課題を説明する断面図。
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態について詳細に説明する。図１（ａ）は、本発明の実施形態に係る製造方法によって製造される不揮発性半導体記憶装置の断面図であり、特にデータを記憶するためのキャパシタとして強誘電体からなる容量絶縁膜を有するキャパシタを備えたＦｅＲＡＭ(Ferroelectric Random Access Memory)のメモリセル部分を例示している。また図１（ｂ）はＦｅＲＡＭのメモリセル１個の回路構成を示す図であり、１トランジスタ（Ｔ）１キャパシタ（Ｃ）セルと見なしても、２Ｔ２Ｃセルの一部と見なしてもよい。従って図１（ａ）も両者のセルのうちのいずれかを示す断面図である。
【００３５】
図１（ａ）において、半導体基板（Ｐ-型シリコン基板）１の所定の領域に、半導体基板に形成した溝にシリコン酸化膜を埋め込んだＳＴＩ（Shallow Trench Isolation）形式の素子分離２が設けられている。素子分離２に区画された半導体基板１の領域にはＮ+型ソース・ドレイン領域５、ゲート絶縁膜３およびゲート電極４からなるＭＯＳ型のセルトランジスタ（図１（ｂ）参照）が形成されている。さらに素子分離２、ソース・ドレイン領域５、ゲート電極４はシリコン酸化膜系、またはシリコン酸化膜系と他の材料膜との積層膜からなる層間絶縁膜６で被覆され、層間絶縁膜６を貫通してソース・ドレイン領域５に接触し、金属材料を主成分とするプラグ７が形成されている。
【００３６】
層間絶縁膜６上には金属材料を主体とする密着層８ａ、導電性のバリア層８ｂおよび白金（Ｐｔ）膜からなる下部電極８ｃが形成され、これら３つで下部電極層８を構成している。下部電極８ｃ上にはさらに強誘電体からなる容量絶縁膜（例えばＳＢＴ薄膜）９、白金膜からなる上部電極１０が形成され、下部電極層８、容量絶縁膜９、上部電極１０でいわゆるスタック型の強誘電体キャパシタを構成している。
【００３７】
下部電極８ｃの上面は層間絶縁膜１１の上面より低く、凹部となっている。このため、下部電極層８および容量絶縁膜９の下部は層間絶縁膜１１で周囲を囲まれ、また容量絶縁膜９の上部は層間絶縁膜１１の上面より上方に突出すると共にその周辺部は層間絶縁膜１１上に位置している。また下部電極８ｃと、容量絶縁膜９の下部電極８ｃに接触する部分とは実質的に同一形状、同一寸法に形成されている。これに対して容量絶縁膜９の上部電極１０に接触する部分は上部電極１０と実質的に同一形状、同一寸法に形成されている。
【００３８】
強誘電体キャパシタおよび層間絶縁膜１１上にはさらに層間絶縁膜１２が形成されており、その上に導電性材料からなるビット線１４が設けられている。また層間絶縁膜１２および層間絶縁膜１１を貫通して金属材料を主成分とするプラグ１３が設けられ、その上端はビット線１４に接触し、下端はプラグ７に接触している。そしてプラグ１３はプラグ７を介してソース・ドレイン領域５とビット線１４とを電気的に接続している。
【００３９】
以上の構造において、セルトランジスタのゲート電極４はワード線（図１（ｂ）参照）として働き、紙面に垂直な方向に延びる。また強誘電体キャパシタの上部電極１０はワード線の伸びる方向と同方向に配列された複数のメモリセルの上部電極を同一の導電膜（白金膜）で一体に形成したプレート線となっている。この場合、上部電極１０は紙面に垂直な方向に延びる。上部電極１０はこれに限らずメモリセル毎に分離独立したドットパターン状の電極とすることもできる。この場合は個々の上部電極に所定の電位を印加するために、例えば上部電極の上層にプレート線に対応する配線を別途設けて各上部電極と電気的に接続することが必要となる。またビット線１４は図１（ａ）に示す通り紙面と平行な方向に延びている。
【００４０】
次に本発明の実施の形態に係る半導体記憶装置の製造方法を説明する。図２〜図５は図１（ａ）に示した半導体記憶装置（ＦｅＲＡＭ）の製造方法を示す工程断面図であり、図１（ａ）と同一のメモリセル部分を示すものである。図２（ａ）は、メモリセルを構成するＭＯＳ型のセルトランジスタを被覆する層間絶縁膜６までを形成した状態の断面図である。
【００４１】
この構造を形成するために、まず半導体基板（Ｐ-型シリコン基板）１の所定の領域に浅い溝を形成し、当該溝に酸化シリコンなどの絶縁材料を埋め込んでＳＴＩ型の素子分離２を形成する。次に例えば半導体基板１に素子分離２を貫通してその下の半導体基板１に達するようなエネルギーでイオン注入し、図示はしていないがウエルを形成する。このウエルが形成される場合、ウエルは半導体記憶装置のメモリセルアレイ形成領域全体を含むように形成される。従って図２〜図５に示される半導体基板１全体はウエルであると考えてもよい。またこのウエルは半導体記憶装置の設計方針に応じて形成されない場合もある。従って以下、半導体基板またはウエルをまとめて半導体層１と呼ぶ（この定義は図１にも適用される）。
【００４２】
前記半導体層１の表面部にはセルトランジスタの閾値電圧（Ｖｔ）制御用イオン注入を行う。その後、半導体層１の表面に熱酸化法などによりゲート絶縁膜３を成長させ、その上に化学気相成長法（ＣＶＤ法）を用いてシリコン膜を堆積し、パターニングしてセルトランジスタのゲート電極４を形成する。次にゲート電極４をマスクとしてＰ、Ａｓ等のＮ型不純物を半導体層１にイオン注入し、ソース・ドレイン領域５を形成する。次に全面にＣＶＤ法で層間絶縁膜６が形成され、層間絶縁膜６は最終的にその表面が平坦化されるようにＣＭＰ(化学機械研磨)法で研磨処理がなされる。
【００４３】
なお、層間絶縁膜６は図では単層として示しているが、実際には、例えば下層からノンドープのシリコン酸化膜、ＢＰＳＧ膜またはプラズマＣＶＤ法によるＴＥＯＳシリコン酸化膜、シリコン窒化膜の積層構造に形成される。そして最上層のシリコン窒化膜は後に形成される強誘電体キャパシタに対する水素バリア膜として作用する。
【００４４】
次に図２（ｂ）に示すように、層間絶縁膜６にホールを開口し、ホールの側壁および底面にＴｉ／ＴｉＮからなるバリアメタル（不図示）を貼り付け、さらにホール内にタングステンを埋め込んでプラグ７を形成する。プラグ７はソース・ドレイン領域５と電気的に接触し、またプラグ７の上面は層間絶縁膜６とほぼ同一の高さに形成する。
【００４５】
次いで図２(ｃ)に示すように、プラグ７および層間絶縁膜６上に導電膜として密着層８ａ、バリア層８ｂ、Ｐｔ膜からなる下部電極膜８ｃ'、さらに金属膜２０を順次スパッタリング法で堆積する。金属膜２０はタングステン等の高融点金属膜からなり、ここでは以下タングステン犠牲膜２０とする。密着層８ａは層間絶縁膜６と接触するＴｉ接着膜とＴｉＮバリア膜の積層膜とすることができ、その膜厚はＴｉ／ＴｉＮ＝１０ｎｍ／４０ｎｍである。導電性バリア層８ｂは例えば下からＴｉＡｌＮ／Ｉｒ／ＩｒＯｘに順次積層された積層膜とし、膜厚はＴｉＡｌＮ／Ｉｒ／ＩｒＯｘ＝８０ｎｍ／５０ｎｍ／７０ｎｍとする。また、下部電極膜８ｃ'の膜厚は標準１００ｎｍ（５０ｎｍ〜３００ｎｍが可能である）、タングステン犠牲膜２０の膜厚は２５０ｎｍである。タングステン犠牲膜２０上にはレジストパターン２１を形成する。
【００４６】
次にレジストパターン２１をマスクとしてタングステン犠牲膜２０を異方性ドライエッチングで選択的にエッチングしパターン化する。このドライエッチングは例えばＳＦ6を含む混合エッチングガスのプラズマを発生させると共に被エッチング基板に高周波バイアスを印加して行う。高周波バイアスパワーは適度に低く調整することによって下地の下部電極膜８ｃ'に対するエッチング速度選択比を高くすることが望ましい。
【００４７】
タングステン犠牲膜２０のエッチング後レジストパターン２１を除去し、図２（ｄ）に示すように、タングステン犠牲膜２０のパターンをマスク（ハードマスク）としてバリア層８ｂ、密着層８ａを順次選択的にドライエッチングする。このドライエッチングではＣｌ2およびＨＢｒを含む混合ガスを用いることでタングステン犠牲膜２０に対するエッチング速度選択比を確保することが可能であり、バリア層８ｂが上記の膜厚構成である場合タングステン犠牲膜２０は１０ｎｍエッチングされる程度に留まる。このようにして表面にタングステン犠牲膜２０のパターンが設けられた下部電極層８が形成される。
【００４８】
次にタングステン犠牲膜２０と下部電極層８の積層構造を被覆して全面にＣＶＤ法によりシリコン酸化膜を主体とする層間絶縁膜１１を堆積する。堆積した層間絶縁膜１１にはタングステン犠牲膜２０と下部電極層８に基づく約５００ｎｍの段差が形成される。
【００４９】
これに続いて図３（ａ）に示すように、ＣＭＰ法により層間絶縁膜１１を研磨処理して表面を平坦化すると共に、タングステン犠牲膜２０の上面が露出する前に研磨を停止する。これによりタングステン犠牲膜２０の上面全面に所定の膜厚の層間絶縁膜１１が残る。この結果、タングステン犠牲膜２０および下部電極層８とは層間絶縁膜１１中に埋め込まれている状態を維持する。もし研磨量が過剰になってもタングステン犠牲膜２０が露出して研磨に曝されるだけであるから、タングステン犠牲膜２０は研磨による下部電極８ｃのスクラッチ発生を防止するように作用する。層間絶縁膜１１はシリコン酸化膜を主体とするのでこのＣＭＰ工程では、シリコン酸化膜などの絶縁膜を優先的に研磨するスラリー、すなわちシリカ砥粒をアンモニアをベースとする溶媒に分散させたスラリーを用いることが望ましい。
【００５０】
また、図３（ａ）のように層間絶縁膜１１の上面を平坦化できるためには、図２（ｄ）の工程において層間絶縁膜１１をその膜厚が、少なくとも隣接する下部電極層８間でタングステン犠牲層２０と下部電極層８との合計厚さの１．５〜２．０倍となるように堆積しておくことが望ましい。上記合計厚さが上に述べたように約５００ｎｍである場合、層間絶縁膜１１の標準膜厚は８００ｎｍ〜９００ｎｍである。
【００５１】
次に図３（ｂ）に示すように、層間絶縁膜１１に対して全面異方性ドライエッチングによるエッチバックを行い、タングステン犠牲膜２０の表面を露出させる。エッチバックは半導体記憶装置のメモリセルアレイ領域（以下単にセルアレイ領域という）全体にわたって表面露出を確実に行うためにオーバーエッチングされるので、層間絶縁膜１１の上面はタングステン犠牲膜２０の上面より低くなり、リセスが形成される。またオーバーエッチングは層間絶縁膜１１の上面が下部電極８ｃの上面より低くならないように停止させる。
【００５２】
次に図３（ｃ）に示すように、ＣＶＤ法またはスパッタリング法で、タングステン犠牲膜２０と同一材料の金属膜、すなわちタングステン膜２２を堆積する。この後図４（ａ）に示すように、タングステン膜２２をＣＭＰ法を用いて研磨し、層間絶縁膜１１の上面を露出させると同時に再びタングステン犠牲膜２０の上面も露出させる。タングステン膜２２のような高融点遷移金属を優先的に研磨するシリカ砥粒を過酸化水素水で調整した溶液中に分散したスラリーを用いることが望ましい。
【００５３】
タングステン膜２２の堆積膜厚が必要以上に厚い場合は、少なくともセルアレイ領域内で堆積直後のタングステン膜２２の最大膜厚と最小膜厚との差が大きくなる。このため全面に渡って層間絶縁膜１１の上面を確実に露出するためのオーバー研磨量を大きく設定しなければならないので、タングステン膜２２は可能な限り薄い方が好ましい。従ってＣＭＰにおいて、タングステン膜２２で覆われた状態から被研磨基板の全面に渡って層間絶縁膜１１の上面の露出がほぼ終了する状態への移行が十分短時間に行われて明確であり、ＣＭＰの終点検出が安定して行える下限の膜厚を考慮すると、タングステン膜２２の膜厚として２００ｎｍ程度が望ましい。
【００５４】
次に図４（ｂ）に示すように、過酸化水素水またはそれを含む混合薬液で下部電極層８上のタングステン犠牲膜２０を選択的に除去する。続いて図４（ｃ）に示すように、層間絶縁膜１１上および下部電極８ｃ上を含む全面にスピンコート法によって、強誘電体の前駆体を含む液状材料、例えばＳＢＴを構成する金属を含む液状材料を膜状に塗布する。液体材料の塗布膜厚は下部電極８ｃ上で例えば１５０ｎｍである。液状材料としては具体的に、強誘電体を構成する金属の有機化合物を有機溶剤に溶解した溶液や、強誘電体の前駆体となるコロイドを含むゾル−ゲル溶液を使用することができる。
【００５５】
この後、例えば６００℃以上の酸素を含む雰囲気中または大気中で１分間熱処理（仮焼結）する。熱処理の結果、上記の塗布膜は結晶化してペロブスカイト型結晶構造を有する厚さ１００ｎｍ（下部電極８ｃ上）の強誘電体容量絶縁膜９となる。容量絶縁膜９上にはスパッタリング法で例えば厚さ標準５０ｎｍ（５０ｎｍ〜３００ｎｍが可能である）の導電膜（Ｐｔ膜）からなる上部電極膜１０ａを堆積する。
【００５６】
次に図５（ａ）に示すように、上部電極膜１０ａ上にレジストパターン２３を形成し、これをマスクとして上部電極膜１０ａおよび容量絶縁膜９を順次選択的にエッチングして上部電極１０を形成すると同時に容量絶縁膜９をパターン化する。エッチングはＣｌ2、ＨＢｒおよびＡｒを含む混合ガスを用いる異方性ドライエッチングで行うことができる。この工程によって上部電極１０と容量絶縁膜９は実質的に同一のパターン形状・寸法に形成される。
【００５７】
レジストパターン２３の除去後、図５（ｂ）に示すように、上部電極１０上および層間絶縁膜１１上にシリコン酸化膜を主体とする層間絶縁膜１２をＣＶＤ法で堆積し、８００℃の酸素雰囲気で１分間熱処理を行う。この熱処理は容量絶縁膜９の最終的な焼結処理（本焼結）を兼ねている。既に述べた図４（ｃ）の工程における仮焼結、および当該本焼結に対してバリア層８ｂは酸素バリアとして作用している。その結果下部電極層８に接続するプラグ７の上面が酸化されてコンタクト不良を起こすことが回避できる。この後、層間絶縁膜１２および層間絶縁膜１１を貫通してプラグ７に達するホール２４を異方性ドライエッチングで開口する。
【００５８】
そしてホール２４の底面に露出するプラグ７の表面の皮膜をエッチングし、図１（ａ）に示すようにホール２４の内壁と底面に例えばＴｉ／ＴｉＮからなるバリア膜（不図示）を貼り付けた後、タングステン(不図示)を埋め込みプラグ１３を形成する。さらに層間絶縁膜１２上にプラグ１３に接触するようにビット線１４を形成する。ビット線１４はＡｌを主成分とする金属膜、タングステン膜のような高融点金属膜、高融点金属のシリサイド膜を含む膜で形成することができる。さらに必要に応じてビット線１４の上層に配線を形成する。次に既に実施した諸工程においてゲート絶縁膜３と半導体層１の界面に生成されたダメージの除去などを目的として、例えば水素を含むフォーミングガスで熱処理する。この時水素拡散によって容量絶縁膜９を構成している強誘電体が還元され、キャパシタ特性が劣化することを極力防止するため、層間絶縁膜１２内に容量絶縁膜９と上部電極１０とを囲む水素バリア膜を設けてもよい。
【００５９】
本発明の実施形態に係る半導体記憶装置の製造方法によれば、キャパシタの下部電極にＣＭＰによるスクラッチが生じることを防止できる。これと共にキャパシタの強誘電体からなる容量絶縁膜の膜厚を、セルアレイ領域内および下部電極上面内で均一性よく形成することができ、リテンション特性劣化やキャパシタリーク電流等の強誘電体キャパシタに関する不良発生を防止することができる。次に本発明に係る後者の効果について具体的に述べる。
【００６０】
本発明による製造方法は図２（ｄ）〜図３（ｂ）に示したように、第１に堆積した層間絶縁膜１１をＣＭＰ法で研磨・平坦化した後、ドライエッチングでエッチバックしてタングステン犠牲膜２０の上面を露出する工程を備えている。図６（ａ）は、研磨直後における層間絶縁膜１１の、下部電極８ｃの上面から測定した膜厚ｄ1、エッチバック後における層間絶縁膜１１の、下部電極８ｃの上面から測定した膜厚ｄ2、およびタングステン犠牲膜２０の膜厚ｔ0の、セルアレイ領域内分布を示す図である。また図６（ｂ）は、膜厚ｄ1、ｄ2、ｔ0を説明するための補助断面図である。
【００６１】
ここでセルアレイ領域とは少なくとも個々のメモリセルが互いに接触して隣接する状態でマトリックス状に配列された領域とする。従ってＦｅＲＡＭのような半導体記憶装置のチップ上で、全体としてのセルアレイがプレート駆動回路やセンスアンプ等の周辺回路配置領域によっていくつかに分割されている場合は、分割された一群のメモリセル配列もセルアレイ領域と考えることができる。この定義は後に示す図７および図８に対しても同じである。
【００６２】
図６（ａ）はこのようなセルアレイの行または列方向における一方の端部から他方の端部に至る間の各膜厚分布を示す。図６（ａ）によれば、層間絶縁膜１１のＣＭＰ法による研磨は、セルアレイ領域中央部から中間部、周辺部へ向かってより早く進む、すなわち研磨速度がセルアレイ領域の中央部より周辺部で大きくなるという特性を持つ。この理由で層間絶縁膜１１はＣＭＰ後、タングステン犠牲膜２０の表面が露出するまでには至らないが、中央部から周辺部に向かって単調に薄くなる（ｄ1曲線）。
【００６３】
一方、エッチバック工程における層間絶縁膜１１のエッチング速度均一性はＣＭＰ工程よりかなり高いので図６（ａ）のｄ2曲線に示すとおりエッチバック後もＣＭＰによる膜厚分布（ｄ1曲線）を反映する。実例としてセルアレイ領域の中央部と端部との膜厚差は例えば８０ｎｍである。タングステン犠牲膜２０はシリコン酸化膜系の層間絶縁膜１１等のエッチバック工程ではほとんどエッチングされないのでほぼ一定の膜厚ｔ0を保っている。
【００６４】
本発明による製造方法は第２に、図２（ｃ）に示すタングステン犠牲膜２０の形成工程、図３（ｃ）〜図４（ａ）に示す、タングステン膜のような金属膜２２の形成工程、および金属膜２２をＣＭＰによりタングステン犠牲膜２０の表面と層間絶縁膜１１の表面を露出させる工程を備えている。図７（ａ）は、タングステン膜２２のＣＭＰ直後における層間絶縁膜１１の、下部電極８ｃの上面から測定した膜厚ｄ3、およびタングステン犠牲膜２０の膜厚ｔ1の、セルアレイ領域内分布を示している。比較のために図６（ａ）に示したエッチバック直後における層間絶縁膜１１の膜厚ｄ2およびタングステン犠牲膜２０の膜厚ｔ0のセルアレイ領域内分布も表示している。また図７（ｂ）は、膜厚ｄ2、ｄ3、ｔ0、ｔ1を説明するための補助断面図である。
【００６５】
ここでタングステン犠牲膜２０はアレイ状に配列されたメモリセルの下部電極８ｃ毎に設けられているので、セルアレイ領域では密集して存在する。層間絶縁膜１１の表面とこのように密集したタングステン犠牲膜２０の表面とがタングステン膜２２のＣＭＰにより露出した場合、このＣＭＰが金属膜（タングステン膜）を優先的に研磨するような条件に設定されているにも係らず、層間絶縁膜１１もタングステン犠牲膜２０と同程度に高速に研磨されてしまういわゆるエロージョンという現象が起こる。
【００６６】
エロージョンは、タングステン犠牲膜２０の密集領域の中央部、すなわちセルアレイ領域の中央部で顕著になるため、ＣＭＰの結果セルアレイ領域の中央部が窪むという特性を有する。このエロージョンは、まずタングステン犠牲膜２０が研磨で消耗されていき、それに伴ってＣＭＰ装置の研磨パッドから印加される圧力がタングステン犠牲膜２０周辺の層間絶縁膜１１へ局所的に集中するために起こると考えられる。エロージョンは研磨工程の初期から層間絶縁膜１１の表面とタングステン犠牲膜２０の表面が両方露出している場合にも起こさせることができる。しかしながら、実施形態の図３（ｃ）〜図４（ａ）の工程のように予めタングステン膜２２を堆積した表面からＣＭＰを行うと、より効率的にエロージョンを起こさせることができる。
【００６７】
そこで図７（ａ）を参照すると、タングステン膜２２のＣＭＰを行うことによりタングステン犠牲膜２０の膜厚がｔ0からｔ1に減少する。この時ＣＭＰの基本特性によってセルアレイ領域の周辺部では端部に向かって膜厚が減少する。これに対して中間部から中央部ではエロージョンによって中央部に向かって膜厚が減少するのでｔ1曲線となる。一方、層間絶縁膜１１の膜厚もｄ2からｄ3に減少するが、層間絶縁膜１１の場合エロージョンの効果が顕著であるため、膜厚の減少量はセルアレイ領域全域に渡って中央部へ向かって単調に大きくなる。層間絶縁膜１１に対するこの研磨特性によって、タングステン膜２２のＣＭＰ前にｄ2曲線であった層間絶縁膜１１の不均一分布が相殺され、セルアレイ領域全域に渡って均一化された膜厚分布（ｄ3曲線）となる。
【００６８】
実例としてｄ2曲線からｄ3曲線への膜厚変化量に基づけば、タングステン膜２２に対するＣＭＰのオーバー研摩量やセルアレイ領域面積に対する下部電極パターン面積率などに左右されるが、例えば層間絶縁膜１１の研磨量はセルアレイ領域端部でほぼ０ｎｍ、中央部で８０ｎｍである。一方ｄ2曲線におけるセルアレイ中央部と端部との膜厚差は例えば８０ｎｍである。従ってセルアレイ領域中央部と端部では、タングステン膜２２のＣＭＰにより、層間絶縁膜１１の膜厚不均一性は完全に相殺される。また中間部では膜厚不均一性は部分的に相殺され、層間絶縁膜１１の膜厚は端部または中央部より２０ｎｍ〜４０ｎｍ程度厚くなる程度に抑制される。
【００６９】
本発明による製造方法は第３に、図４（ｂ）および図４（ｃ）に示すように、タングステン犠牲膜２０を除去した後、強誘電体を構成する金属を含む液状材料膜を塗布して容量絶縁膜９を形成する工程を備える。図８（ａ）は、図４(ｃ)の工程において上記液体材料膜の塗布およびその後の仮焼結等の熱処理を経て形成された、本発明による容量絶縁膜９の膜厚（ｕ1）の、セルアレイ領域内分布を示す図である。また、図８（ｂ）は本発明による製造方法で形成した容量絶縁膜部における容量絶縁膜９に関する膜厚（ｕ1、ｓ1）、前出のｄ3を説明するための補助断面図、図８（ｃ）は従来の方法で形成した容量絶縁膜部に関する膜厚（ｕ2、ｓ2）を説明するための補助断面図である。図８（ａ）には特許文献１に記載されているような従来の方法で作製された容量絶縁膜の膜厚（ｕ2）分布も示している。
【００７０】
本発明によればタングステン犠牲膜２０の除去後、下部電極８ｃ上の部分はリセスとなり（図４（ｂ）参照）、その深さは図８（ｂ）と図７（ｂ）断面図との比較から分かるように下部電極８ｃの上面から測定した層間絶縁膜１１の厚さｄ3に等しい。従って下部電極８ｃ上の容量絶縁膜９の厚さｕ1はｄ3と層間絶縁膜１１の上面上に形成された当該容量絶縁膜９の膜厚ｓ1との和（ｕ1＝ｄ3＋ｓ1）である。
【００７１】
下部電極８ｃ上に生じたリセスの面積はセルアレイ領域内における下部電極８ｃ間の部分の面積より小さいことにより、容量絶縁膜９を形成するための液状材料を塗布してもリセス内へ流動量は小さく、塗布膜の平均膜厚変動は少ない。その結果、膜厚ｓ1はセルアレイ領域全体に渡ってほぼ均一である。具体的に例えばｄ3＜１００ｎｍ、ｓ1＝約５０ｎｍを膜厚の目標とする時、液状材料はその塗布条件を最適化することで表面をほぼ水平に保って塗布される。こうして容量絶縁膜９のセルアレイ領域内の膜厚分布は、図８（ａ）のｕ1曲線のように、層間絶縁膜１１が図４（ａ）に示す工程によって均一化された膜厚分布（図７（ａ）のｄ3曲線参照）を反映する。
【００７２】
これに対して従来の製造方法においては、下部電極３３が層間絶縁膜３４から突出し（図８（ｃ）を参照）、層間絶縁膜３４が面積の広い下部電極３３間領域でリセス領域Ｒを形成する。この状態では、最初に述べたように下部電極３３上に塗布された容量絶縁膜形成用の溶液が下部電極３３表面から層間絶縁膜の面積の広いリセス領域Ｒへ流動するので、下部電極３３上の塗布膜の膜厚ｕ2は下部電極３３周囲のリセス領域Ｒの深さに大きく影響される。
【００７３】
従来の製造方法では、先に述べたようにリセス深さのセルアレイ領域内での大きな不均一性が解消されず、例えばセルアレイの中央部で浅く、周辺部で深いという分布が残ったままである。これが原因で下部電極３３上に形成される容量絶縁膜３５の膜厚ｕ2は図８（ａ）のグラフに示すように（ｕ2曲線）、セルアレイの中央部で厚く周辺部で薄くなり、その変動幅は本発明による容量絶縁膜９の膜厚変動幅よりかなり大きい。
【００７４】
次に図１１に示したように、従来の製造方法で形成される容量絶縁膜（強誘電体膜３５）は下部電極３３の周辺部に向かって膜厚が減少し、下部電極３３の端部で特に薄い。これに対して本発明によれば容量絶縁膜形成用の液状材料が下部電極８ｃ上のリセス内に溜まるように塗布されるので、下部電極８ｃの周辺部および端部上で容量絶縁膜９が薄くなることがない。図９は本発明に基づく製造方法により形成された容量絶縁膜と従来の方法で形成された容量絶縁膜の、下部電極上面内膜厚分布を示す図であり、上に述べた膜厚の特性を明確に示している。
【００７５】
結論として本発明に基づく製造方法によれば、強誘電体キャパシタ容量絶縁膜のセルアレイ領域内および下部電極内膜厚変動幅を小さくでき、膜厚バラツキを抑制することができる。
【００７６】
さらに本発明による製造方法は次のような利点も有する。図８（ｂ）に示すように本発明による容量絶縁膜の膜厚ｕ1はｕ1＝ｄ3＋ｓ1である。一方従来の製造方法によれば、容量絶縁膜形成用液状材料の塗布時に、液状材料が下部電極上から下部電極間のリセスへ流れやすいことから、容量絶縁膜の下部電極上の膜厚ｕ2と層間絶縁膜のリセス上の膜厚ｓ2にはｕ2＜ｓ2の関係がある。半導体記憶装置の製造においては下部電極上に形成すべき容量絶縁膜の目標膜厚は同一であるべきなのでｕ1＝ｕ2である。すると、ｄ3＋ｓ1＜ｓ2、すなわち、ｓ1＜ｓ2となり、本発明では容量絶縁膜の膜厚を層間絶縁膜上においてかなり薄くすることができる。
【００７７】
ところで図５（ａ）の工程では容量絶縁膜９を残して上部電極膜１０ａ（図４（ｃ）参照）のみをエッチングして上部電極１０を形成することも可能である。しかしその場合、容量絶縁膜が図５（ｂ）の工程でホール２４を開口するエッチングをストップさせてしまう原因となる。また半導体記憶装置の周辺回路（ロジック回路など）形成領域でも、例えば周辺回路用配線と半導体基板間のコンタクトホール開口時等に同様な問題が発生する。
【００７８】
こうした理由で容量絶縁膜９は図５（ａ）の工程に示すように選択的にエッチングされることが望ましい。この時容量絶縁膜９の膜厚ｓ1が小さいと容量絶縁膜９のオーバーエッチング量が小さくて済むので、異方性ドライエッチングのマスクとしてより薄いレジストパターン２３を用いることが可能である。この場合、微細寸法のレジストパターン形成ができるので、微細化された半導体記憶装置の製造のためには有利である。
【００７９】
以上の通り本発明の半導体記憶装置およびその製造方法に係る実施形態について述べたが、これに限ることなく種々の変更が可能である。本発明の実施形態に係る半導体記憶装置の製造工程では図３（ａ）、（ｂ）のように、ＣＭＰ法で層間絶縁膜１１を研磨して平坦化すると共にタングステン犠牲膜２０の表面上にある程度の層間絶縁膜１１を残留させた後、エッチバックを実施してタングステン犠牲膜２０の表面を露出させた。これに代えて、層間絶縁膜１１の堆積後（図２（ｄ））、ＣＭＰ法で層間絶縁膜１１を研磨すると共にタングステン犠牲膜２０の表面を直接露出させるように変更することができる。
【００８０】
また上記実施形態に係る製造方法において、図３（ｃ）に示すタングステン膜２２の堆積工程を省略することも可能である。この場合、層間絶縁膜１１の上面およびタングステン犠牲膜２０の上面が同時に露出した状態の表面を、タングステンのような金属を効率的に研磨する条件に調整されたＣＭＰで追加研磨（この時、タングステン犠牲膜２０が消失しないように研磨する。）した後、図４（ｂ）以降の工程に進むように変更することができる。
【００８１】
このような２種類の修正工程のいずれかは、最初の実施形態に係る製造方法に単独で組み込むこともできるし、また２種類同時に組み込むこともできる。
【００８２】
また、本発明に係る実施形態では図３（ｃ）の工程において、タングステン犠牲膜２０に対してそれと同一材料からなるタングステン膜２２を用いた。しかしタングステン以外の金属としてＭｏ、Ｔａ、Ｔｉ等の高融点金属も採用することができる。タングステン犠牲膜２０とタングステン膜２２のように同一材料の組み合わせが、図４（ａ）におけるＣＭＰ中にエロージョンを発生させるために好適であるが、エロージョンを発生させることができるならば異種金属材料の組み合わせを用いても良い。
【産業上の利用可能性】
【００８３】
本発明はＦｅＲＡＭ等不揮発性半導体記憶装置のキャパシタの強誘電体容量絶縁膜を液状材料の塗布により形成する場合にその効果を発揮する。このような塗布により薄膜を形成する方法は、他の方法と比較して材料コスト、生産設備価格、製造コストの点で有利であり現在の主要技術の一つである。本発明は強誘電体以外のＴａ2Ｏ5やＨｆＯ2のような高誘電率絶縁材料や通常の酸化シリコンなどを容量絶縁膜として塗布法で形成するデバイスの製造にも有益である。
【符号の説明】
【００８４】
１ 半導体基板
２ 素子分離
３ ゲート絶縁膜
４ ゲート電極
５ ソース・ドレイン領域
６、１１、１２ 層間絶縁膜
７、１３ プラグ
８ 下部電極層
８ａ 密着層
８ｂ バリア層
８ｃ 下部電極
８ｃ' 下部電極膜
９ 容量絶縁膜
１０ 上部電極
１０ａ 上部電極膜
１４ ビット線
２０ タングステン犠牲膜
２１、２３ レジストパターン
２２ タングステン膜
２４ ホール
【特許請求の範囲】
【請求項１】
下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とで構成されるキャパシタが、半導体層上に第１層間絶縁膜を介して形成され、
前記下部電極の周囲、および前記容量絶縁膜の下部の周囲が第２層間絶縁膜で囲まれ、
前記下部電極の上面は前記第２層間絶縁膜の上面より低く、
前記容量絶縁膜の上部は前記第２層間絶縁膜の上面より突出し、その周辺部は前記第２層間絶縁膜上に広がっている
ことを特徴とする半導体記憶装置。
【請求項２】
前記容量絶縁膜は強誘電体からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２層間絶縁膜上における前記容量絶縁膜の膜厚は、前記下部電極上における膜厚よりも薄いことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
半導体層上に第１層間絶縁膜を介して第１導電膜を形成する工程と、
前記第１導電膜上に第１金属膜を形成する工程と、
前記第１金属膜および前記第１導電膜を順次選択的にエッチングすることによって、前記第１金属膜をパターン化すると共に前記第１導電膜からなるキャパシタの下部電極を形成し、前記パターン化された第１金属膜と前記下部電極を含む積層構造を形成する工程と、
前記積層構造を被覆するように第２層間絶縁膜を形成する工程と、
ＣＭＰ法を含む工程を用いて前記第２層間絶縁膜の表面を平坦化すると共に前記第１金属膜の表面を露出させる工程と、
表面が露出した前記第１金属膜を選択的に除去し、前記下部電極の表面を露出させる工程と、
前記第２層間絶縁膜の表面および前記下部電極の表面上に、絶縁材料の前駆体を含む液状材料を塗布し、熱処理を行って前記キャパシタの前記絶縁材料からなる容量絶縁膜を形成する工程と、
前記容量絶縁膜上に第２導電膜を形成する工程と、
少なくとも前記第２導電膜を選択的にエッチングして前記キャパシタの上部電極を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記ＣＭＰ法を含む工程は、ＣＭＰ法のみからなる工程であることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記ＣＭＰ法を含む工程は、ＣＭＰ法により前記第２層間絶縁膜を研磨し、前記第１金属膜の表面が露出する前に前記研磨を停止する工程と、前記第２層間絶縁膜を全面に渡って一様にエッチングし、前記第１金属膜の表面を露出させる工程とを含むことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項７】
前記ＣＭＰ法を含む工程を用いて前記第１金属膜の表面を露出させる工程を行った後、表面が露出した前記第１金属膜を選択的に除去する工程を行う前に、前記表面を露出させた第１金属膜をＣＭＰ法を用いて研磨する工程を行うことを特徴とする請求項４〜６のいずれかに記載の半導体記憶装置の製造方法。
【請求項８】
前記ＣＭＰ法を含む工程を用いて前記第１金属膜の表面を露出させる工程を行った後、表面が露出した前記第１金属膜を選択的に除去する工程を行う前に、前記第２層間絶縁膜上および前記第１金属膜上に第２金属膜を形成する工程と、ＣＭＰ法を用いて前記第２金属膜を研磨し、前記第１金属膜の表面を露出させる工程とを行うことを特徴とする請求項４〜６のいずれかに記載の半導体記憶装置の製造方法。
【請求項９】
前記第１金属膜と前記第２金属膜とは同一の材料からなることを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記第１金属膜と前記第２金属膜とは高融点金属からなることを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【請求項１１】
前記絶縁材料は強誘電体であることを特徴とする請求項４〜１０のいずれかに記載の半導体記憶装置の製造方法。
【請求項１】
下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とで構成されるキャパシタが、半導体層上に第１層間絶縁膜を介して形成され、
前記下部電極の周囲、および前記容量絶縁膜の下部の周囲が第２層間絶縁膜で囲まれ、
前記下部電極の上面は前記第２層間絶縁膜の上面より低く、
前記容量絶縁膜の上部は前記第２層間絶縁膜の上面より突出し、その周辺部は前記第２層間絶縁膜上に広がっている
ことを特徴とする半導体記憶装置。
【請求項２】
前記容量絶縁膜は強誘電体からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２層間絶縁膜上における前記容量絶縁膜の膜厚は、前記下部電極上における膜厚よりも薄いことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
半導体層上に第１層間絶縁膜を介して第１導電膜を形成する工程と、
前記第１導電膜上に第１金属膜を形成する工程と、
前記第１金属膜および前記第１導電膜を順次選択的にエッチングすることによって、前記第１金属膜をパターン化すると共に前記第１導電膜からなるキャパシタの下部電極を形成し、前記パターン化された第１金属膜と前記下部電極を含む積層構造を形成する工程と、
前記積層構造を被覆するように第２層間絶縁膜を形成する工程と、
ＣＭＰ法を含む工程を用いて前記第２層間絶縁膜の表面を平坦化すると共に前記第１金属膜の表面を露出させる工程と、
表面が露出した前記第１金属膜を選択的に除去し、前記下部電極の表面を露出させる工程と、
前記第２層間絶縁膜の表面および前記下部電極の表面上に、絶縁材料の前駆体を含む液状材料を塗布し、熱処理を行って前記キャパシタの前記絶縁材料からなる容量絶縁膜を形成する工程と、
前記容量絶縁膜上に第２導電膜を形成する工程と、
少なくとも前記第２導電膜を選択的にエッチングして前記キャパシタの上部電極を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記ＣＭＰ法を含む工程は、ＣＭＰ法のみからなる工程であることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記ＣＭＰ法を含む工程は、ＣＭＰ法により前記第２層間絶縁膜を研磨し、前記第１金属膜の表面が露出する前に前記研磨を停止する工程と、前記第２層間絶縁膜を全面に渡って一様にエッチングし、前記第１金属膜の表面を露出させる工程とを含むことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項７】
前記ＣＭＰ法を含む工程を用いて前記第１金属膜の表面を露出させる工程を行った後、表面が露出した前記第１金属膜を選択的に除去する工程を行う前に、前記表面を露出させた第１金属膜をＣＭＰ法を用いて研磨する工程を行うことを特徴とする請求項４〜６のいずれかに記載の半導体記憶装置の製造方法。
【請求項８】
前記ＣＭＰ法を含む工程を用いて前記第１金属膜の表面を露出させる工程を行った後、表面が露出した前記第１金属膜を選択的に除去する工程を行う前に、前記第２層間絶縁膜上および前記第１金属膜上に第２金属膜を形成する工程と、ＣＭＰ法を用いて前記第２金属膜を研磨し、前記第１金属膜の表面を露出させる工程とを行うことを特徴とする請求項４〜６のいずれかに記載の半導体記憶装置の製造方法。
【請求項９】
前記第１金属膜と前記第２金属膜とは同一の材料からなることを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記第１金属膜と前記第２金属膜とは高融点金属からなることを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【請求項１１】
前記絶縁材料は強誘電体であることを特徴とする請求項４〜１０のいずれかに記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−２０４４０７（Ｐ２０１２−２０４４０７Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６４９８６（Ｐ２０１１−６４９８６）
【出願日】平成２３年３月２３日（２０１１．３．２３）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２３日（２０１１．３．２３）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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