基板ノイズの分配方法
ノイズ分配器を導入することによってノイズの抑制が得られる差動集積回路または平衡集積回路を備えた大きな抵抗率の基板の中において、ノイズ分配のための方法が開示される。典型的には２個の集積されたトランジスタＡ、Ｂまたはトランジスタの群によって形成される差動集積回路または平衡集積回路に隣接して小さな抵抗率の経路を生成することにより、外部のノイズ・ソース５からのノイズが差動集積回路または平衡集積回路の分岐に関して等方的にされる。通常の場合には小さな抵抗率の経路は集積されたトランジスタに関して対称的に作成され、それによりノイズを均等に分配するノイズ分配器が形成される。この時、ノイズ分配器は基板またはウエルと同じ種類の不純物が添加された浮動基板接触体１０として作成される。この基板またはウエルの中に、差動回路または平衡回路が備えられる。さらに、ノイズを分配する小さな抵抗率の経路の構造をシミュレーションすることによって、ノイズ分配器の形状が最適化されるであろう。ノイズを分配する小さな抵抗率の経路の構造体は、小さな抵抗率の経路が維持される限り、連続である必要はない。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、集積回路基板のノイズ分配に対する方法に関する。さらに詳細に言えば、本発明はノイズに敏感な差動集積回路または平衡集積回路の中のノイズの分配に関する。
【０００２】
（背景）
移動電話に対するディジタル無線通信の設計における集積化の傾向は、１個のモノリシック集積回路（ＩＣ）の中にできるだけ多くの機能を組み合わせることである。ディジタル部分およびＡ／Ｄ変換器および／またはＤ／Ａ変換器は、ＣＭＯＳ工程またはＢｉＣＭＯＳ工程によって主として設計される。しかし、例えばシェング（Sheng）外の論文「スペクトル拡散通信のための低電力ＣＭＯＳチップセット（A Low-Power CMOS Chipset for Spread-Spectrum Communications）」（国際固体回路会議、１９９６年（International Solid-State Circuits Conference,1996））に開示されているのと同様の技術を用いて、アナログＲＦ部分を実現することができる。
【０００３】
高レベルの集積化に対するこの要求は、超大規模集積化（ＶＬＳＩ（Very Large Scale Integration））によって作成された大規模なディジタル・システムと同じ基板の中に高い解像度のアナログ回路を実施することに道を開いている。このような混合信号システムでは、敏感なアナログ回路にディジタル・スイッチング・ノイズが結合することにより、アナログ信号処理およびデータ変換回路において達成することができる特性を大幅に制限することになる。基板を通してのノイズの結合は、シリコン基板の構成によって大きく変化する。例えばこの問題は、Ｒ．Ｂ．メリル(R.B.Merrill)、Ｗ．Ｍ．ヤング（W.M.Young）、Ｋ．ブレーマ（K.Brehmer）名の論文「混合アナログ／ディジタル集積回路における漏話に及ぼす基板材料の効果（Effect of Substrate Material on Crosstalk in Mixed Analog/Digital Integrated Circuits）」（ＩＥＤＭ Tech.Dig.1994年,433-436頁）に開示されている。
【０００４】
基板ノイズ発生回路および／またはノイズに敏感な回路のまわりにＡＣアースされたガード・リングを付加することにより、ノイズ信号の振幅が減少する。ＮＭＯＳトランジスタを基板から分離するためにＰＮ接合を付加することにより、同様の効果が達成される。例えば米国特許第５，３２３，０４３号に開示されているように、ＮＭＯＳトランジスタのＰ形ウエルの下にＮ形埋込み層を付加、またはＰ形ウエルを取り囲む特別の深いＮ形ウエルを付加することによりトランジスタと基板との間に接合静電容量を導入することによって、ノイズの分離が大幅に改良される。しかし、ＰＮ接合によるこのような分離の技術は、バイポーラ・トランジスタを含む回路またはＣＭＯＳ工程に対してはこれらのオプションなしには用いることはできない。このように、ガード・リングを用いることはノイズを減少するための主要なオプションである。異なるシリコン基板、すなわち小さな抵抗率の基板および大きな抵抗率の基板について、アースされたガード・リングを備えたノイズに敏感な差動回路を調べた結果、小さな抵抗率の基板の上に作成された回路についてノイズの振幅を大幅に小さくすることに対しては、ガード・リングは効果的ではないことが分かった。その理由は、調べられた回路の下の基板の中にノイズが効率よく広がるからである。けれども、２つの差動入力の間のノイズの振幅の差は、大きな抵抗率の基板を用いた回路の中における差よりもはるかに小さい。それは、後者の場合に、ノイズの振幅の絶対値が入力端子のおのおのにおいてたとえはるかに小さい場合においても同様である。
【０００５】
（要約）
ノイズに敏感な差動集積回路または平衡集積回路の中のノイズの分配のための方法が開示される。差動集積回路または平衡集積回路を形成する少なくとも２つの集積されたトランジスタに隣接して小さな抵抗率の材料の経路を生成することによって、差動集積回路または平衡集積回路の分岐に関して外部のノイズ・ソースからのノイズが等方的にされる。小さな抵抗率の材料のこの経路はこの集積されたトランジスタに関して対称的に作成されることが好ましく、それによりノイズを均等に分配するためのノイズ分配器が形成される。基板またはウエルの中に差動回路または平衡回路が含まれるが、この基板またはウエルと同じ種類の不純物が添加されたフローティング基板接触体として、このノイズ分配器が作成される。さらに、このノイズ分配器の形状は、ノイズを分配する小さな抵抗率の経路の構造体のシミュレーションによって最適化される。この小さな抵抗率の経路が維持される限り、この構造体は連続的である必要はない。
【０００６】
本発明による方法は独立した請求項１に開示されている。またさらにいくつかの実施例は、従属する請求項２ないし請求項７に開示されている。
【０００７】
添付図面を参照しての下記説明により、本発明と共にその他の目的や利点が最もよく理解されるであろう。
【０００８】
（説明）
差動集積回路または平衡集積回路に対し、ノイズの振幅を小さくすることが非常に重要であるだけでなく、ランダムな方向からくるノイズを平衡回路／差動回路の両方の分岐に等価に結合させることが非常に重要であることが予期せず分かった。抵抗率の大きな基板を他の理由によって必要であるとして用いると、２つの分岐の類似のノードの間の基板内の抵抗値が大幅に大きくなる。この抵抗値が原因となって、この抵抗値の遠方端部においてノイズ信号が減衰し、その結果として両方の分岐の回路中で信号の不整合が起こる。この不整合を改善する１つの方法は、少なくとも２つのトランジスタＡ、Ｂで構成される回路の周りに抵抗率の小さな経路１０を生成することであり、それによりノイズを均等に分配、すなわち、外部ノイズ・ソースをこの回路に関して等方的にすることである。このようなデバイスは基板またはウエルと同じ種類の不純物を添加した基板接触体１０で構成することができる。この基板またはウエルの中にこの回路が含まれ、そしてこの基板またはウエルは基板の局所的電位を想定する。この基板接触体は１つの連続した経路を形成しなければならないのではなく、複数個の形態上の経路に分割することができる。しかし、このデイバイスの構造は回路に関して対称的であることが必要であり、そしてこの回路の周りの１つの長方形または１つの円として実施することができるが、他方、回路の中に複数個の棒状体を有する格子体としてまたは１つの十字体としてさえ実施することができる。回路の中の他のすべてのノードとは接続しないで抵抗値をさらに小さくするために、基板接触体１０の上に金属層１２を配置することが好ましい。最良の結果を得るための形状の最適化は、単純なシミュレーションによって検査しそして確認することが好ましい。このようなシミュレーションのためのツールは、今日において利用可能であるＬＡＹＩＮシミュレーション・パッケージで良い。この構造体は小さな抵抗率の経路が維持されている限り連続的である必要はない。このことは、接触体層および金属層の中に複数個の空所を有することが許容され、またただ１つだけの場合も許容することができる。けれども、このような（ノイズ分配器と呼ばれる）デバイスは完成したＩＣの他の部分から結合するノイズを均等に分配するだけでなく、ノイズを減らさない。この回路の共通モードのノイズに対する安全性をさらに改良するために、従来の技術によるアースされたガード・リングをノイズ・ソースのまわりに配置することが好ましく、それによりそれらの信号レベル拡散を減衰する。
【０００９】
本発明のノイズ分配の解決のための構造体は、大きな抵抗率の基板を用いてその中に作成された差動入力トランジスタまたは平衡入力トランジスタＡ、Ｂを含む集積回路を作成するのに用いられる標準的な処理工程によって、容易に製造される。図４（ａ）ないし図４（ｅ）は、ノイズ分配器デバイスに対する可能ないくつかの異なる形状の例を示した図である。これらの形状は、本発明の応用に応じて単独でまたは組み合わせて用いることができる。
【００１０】
図５は、本発明による内側ノイズ分配デバイス１１および外側ノイズ分配デバイス１２によって取り囲まれ、略図で示された２つの入力トランジスタＡ、Ｂを含み、同じ半導体基板の上に標準的なガード・リング６によって取り囲まれた隣接するノイズ・ソースを有する差動回路によって、ノイズが拾い上げられるコンピュータ・シミュレーションによるシミュレーション構成図である。ガード・リング６は本来はアースされる。参照番号１は、この構成体のアース接触体（ノイズ・シンク）を示す。図５の点線は、シミュレーション・ツールＬＡＹＩＮによって達成される表面の電位分布を表す。
【００１１】
小さな抵抗率の基板および大きな抵抗率の基板の上、図５に示された異なるノイズ分配器／ガード・リングの構成体の効率を評価するために、一連のコンピュータ・シミュレーションが実行された。その結果、小さな抵抗率の基板に対しては表Ｉが得られ、そして大きな抵抗率の基板に対しては表ＩＩが得られた。
【００１２】
図５に示された差動トランジスタ対Ａ、Ｂの下の差動電位（ボルト）のシミュレーションが下記の表Ｉに示される。この差動入力回路のノイズ・ソース・ガード・リング６と外側ノイズ分配器１０と内側ノイズ分配器１１とに対する状態は、それぞれ、第１列の中でｇ＝アースされている、またはｆ＝浮動している、（フローティング）として示されている。
【００１３】
【表１】
表Ｉ (g,g,g) 0.0112542 - 0.0115076 = -256.4・10-6 (g,f,f) 0.0429572 - 0.0429398 = 17.4・10-6 (g,g,f) 0.0160983 - 0.0167200 = -621.7・10-6 (g,f,g) 0.0137810 - 0.0134933 = 287.7・10-6 (f,f,f) 0.0951863 - 0.0951478 = 38.5・10-6 レイアウトの中にノイズ分配器がない場合： (g,-,-) 0.0428671 - 0.0428538 = 13.3・10-6 (f,-,-) 0.0949900 - 0.0949606 = 29.4・10-6
【００１４】
大きな抵抗率の基板の場合、シミュレーションの結果は表ＩＩに要約されている。ソース・ガード・リングと外側ノイズ分配器と内側ノイズ分配器との形態は、それぞれ、ｇ＝アースされている、またはｆ＝浮動している、として示されている。
【００１５】
【表２】
表ＩＩ (g,g,g) 0.0009837 - 0.0008455 = 138.2・10-6 (g,f,f) 0.0175996 - 0.0175513 = 48.3・10-6 (g,g,f) 0.0016645 - 0.0015758 = 88.7・10-6 (g,f,g) 0.0015779 - 0.0013609 = 217.0・10-6 (f,f,f) 0.1791145 - 0.1786380 = 476.5・10-6 レイアウトの中にノイズ分配器がない場合： (g,-,-) 0.0180894 - 0.0178011 = 288.3・10-6 (f,-.-) 0.1854298 - 0.1825717 = 2858.1・10-6
【００１６】
表Ｉでは、基板は約１０ｍオームセンチメートルを有し、その上にエピタクシャル層を有する小さな抵抗率の標準的なＣＭＯＳ基板であると仮定される。表Ｉの結果において、括弧はそれぞれ遮蔽構造体および分配構造体の状態を示し、図５に基づいている。すなわちソースの周りのガード・リング６と受信器のまわりのノイズ分配器１０、１１に基づいている。これらはアースに接続されているか、またはなんらかの電位に接続されていない（浮動している（フローティング））か、または存在していない（レイアウトから取り去られている）かのいずれかである。この表の中の最初の２つの値は、それぞれは、図５による受信器の左側トランジスタＡおよび右側トランジスタＢにおける信号の振幅を示し、そして最後の値は結果として得られる差動信号を表している。右側の列の値が左側の列の値よりも大きい時、差動信号の値は負の符号をもつことに注目されたい。従来の設計で行われているように、説明されたすべての構造体がアースされているならば、最初の２つの値が最小であることが分かるが、しかし最小の差動信号値は達成されていない。この差動信号値は、ノイズ分配器が省略されているならば、またはそれらが浮動であってソースのまわりのガード・リングだけがアースされている場合よりも２桁以上大きい。
【００１７】
前記同じ構成で０．５〜５００オームセンチメートルの範囲の大きな抵抗率の基板を用いた時には状況は異なり、この場合が表ＩＩに示されている。従来の設計で行われているように説明されたすべての構造体がアースされているこの場合においても、最初の２つの値は最低であるが、しかし差動値は大幅に大きい。もしノイズ分配器が浮動（フローティング）であるならば、この場合の差動信号は３倍小さい。また表から分かるように、ノイズ分配器が省略されているときにはまた、提案されている本発明のノイズ分配器構造体が用いられる時よりもはるかに大きな差動信号を与える。
【００１８】
これらのシミュレーションは大きな抵抗率の基板の上のこのような構造体が最良の効果を示す。一方小さな抵抗率の基板の場合には、ノイズ・ソースにアースされたガード・リングを用いる場合と、ノイズ分配器をフローティングとする場合またはノイズ分配器を全く用いない場合との間に差はほとんどない。したがって抵抗率の小さな基板の場合、現在の技術によるアースされた標準的なガード・リングによる効果は、ノイズ・ソースのまわりに用いられるならば十分であると考えることができる。しかし、ノイズに敏感な差動回路のまわりにアースされたガード・リングを用いることは、それらの特性を大幅に劣化させる。
【００１９】
大きな抵抗率の基板の場合、本発明による浮動する内側ノイズ分配器および外側ノイズ分配器を用いることにより、集積された入力トランジスタの対において差動的に誘起されるノイズを大幅に減らすことは明らかである。遮蔽のために通常用いられるアースされたガード・リングは個々の入力のおのおのに誘起される信号を最小にすることができるが、差動的に誘起される信号はかなり大きい。ノイズ分配器はガード・リングと同様な遮蔽は行わないが、集積された入力トランジスタにノイズを平等な方法で分配し、その結果、表ＩＩに明らかに示されているように、個々の入力のおのおのに誘起される信号はなお大きいが、重要な量である差動信号を大幅に小さくされる。
【００２０】
小さな抵抗率の基板の場合、浮動するノイズ分配器を用いることはガード・リングとノイズ分配器との両方をアースすることよりもなお優れているが、前記したように、その結果は小さな抵抗率の基板の場合にこのようなノイズ分配器を用いない場合に比べてほぼ同程度である。
【００２１】
請求項に定められている本発明の範囲内において、本発明によるノイズ分配構造体を種々の形状に変更しそして設計することが可能であることは当業者には理解されるであろう。
【図面の簡単な説明】
【図１】
Ｐ形ウエハと格子形のＰ＋形ノイズ分配器を備えた従来のＣＭＯＳ処理工程中の１対の差動トランジスタの図。
【図２】
Ｐ形ウエハと長方形のＰ＋形ノイズ分配器を備えた従来のＣＭＯＳ処理工程中の１対の差動トランジスタの図。
【図３】
Ｐ形ウエハとメタライゼーションを有する長方形のＰ＋形ノイズ分配器を備えた従来のＣＭＯＳ処理工程中の１対の差動トランジスタの図。
【図４】
ノイズ分配器の種々の形状を示した図であって、（ａ）〜（ｅ）は可能な形状の例を示した図。
【図５】
ノイズ・ソースにガード・リングを有しおよび１対の入力トランジスタにおいて内側ノイズ分配器と外側ノイズ分配器とを有する１つのシミュレーションにおける表面電位の分布を示した図。
【０００１】
（技術分野）
本発明は、集積回路基板のノイズ分配に対する方法に関する。さらに詳細に言えば、本発明はノイズに敏感な差動集積回路または平衡集積回路の中のノイズの分配に関する。
【０００２】
（背景）
移動電話に対するディジタル無線通信の設計における集積化の傾向は、１個のモノリシック集積回路（ＩＣ）の中にできるだけ多くの機能を組み合わせることである。ディジタル部分およびＡ／Ｄ変換器および／またはＤ／Ａ変換器は、ＣＭＯＳ工程またはＢｉＣＭＯＳ工程によって主として設計される。しかし、例えばシェング（Sheng）外の論文「スペクトル拡散通信のための低電力ＣＭＯＳチップセット（A Low-Power CMOS Chipset for Spread-Spectrum Communications）」（国際固体回路会議、１９９６年（International Solid-State Circuits Conference,1996））に開示されているのと同様の技術を用いて、アナログＲＦ部分を実現することができる。
【０００３】
高レベルの集積化に対するこの要求は、超大規模集積化（ＶＬＳＩ（Very Large Scale Integration））によって作成された大規模なディジタル・システムと同じ基板の中に高い解像度のアナログ回路を実施することに道を開いている。このような混合信号システムでは、敏感なアナログ回路にディジタル・スイッチング・ノイズが結合することにより、アナログ信号処理およびデータ変換回路において達成することができる特性を大幅に制限することになる。基板を通してのノイズの結合は、シリコン基板の構成によって大きく変化する。例えばこの問題は、Ｒ．Ｂ．メリル(R.B.Merrill)、Ｗ．Ｍ．ヤング（W.M.Young）、Ｋ．ブレーマ（K.Brehmer）名の論文「混合アナログ／ディジタル集積回路における漏話に及ぼす基板材料の効果（Effect of Substrate Material on Crosstalk in Mixed Analog/Digital Integrated Circuits）」（ＩＥＤＭ Tech.Dig.1994年,433-436頁）に開示されている。
【０００４】
基板ノイズ発生回路および／またはノイズに敏感な回路のまわりにＡＣアースされたガード・リングを付加することにより、ノイズ信号の振幅が減少する。ＮＭＯＳトランジスタを基板から分離するためにＰＮ接合を付加することにより、同様の効果が達成される。例えば米国特許第５，３２３，０４３号に開示されているように、ＮＭＯＳトランジスタのＰ形ウエルの下にＮ形埋込み層を付加、またはＰ形ウエルを取り囲む特別の深いＮ形ウエルを付加することによりトランジスタと基板との間に接合静電容量を導入することによって、ノイズの分離が大幅に改良される。しかし、ＰＮ接合によるこのような分離の技術は、バイポーラ・トランジスタを含む回路またはＣＭＯＳ工程に対してはこれらのオプションなしには用いることはできない。このように、ガード・リングを用いることはノイズを減少するための主要なオプションである。異なるシリコン基板、すなわち小さな抵抗率の基板および大きな抵抗率の基板について、アースされたガード・リングを備えたノイズに敏感な差動回路を調べた結果、小さな抵抗率の基板の上に作成された回路についてノイズの振幅を大幅に小さくすることに対しては、ガード・リングは効果的ではないことが分かった。その理由は、調べられた回路の下の基板の中にノイズが効率よく広がるからである。けれども、２つの差動入力の間のノイズの振幅の差は、大きな抵抗率の基板を用いた回路の中における差よりもはるかに小さい。それは、後者の場合に、ノイズの振幅の絶対値が入力端子のおのおのにおいてたとえはるかに小さい場合においても同様である。
【０００５】
（要約）
ノイズに敏感な差動集積回路または平衡集積回路の中のノイズの分配のための方法が開示される。差動集積回路または平衡集積回路を形成する少なくとも２つの集積されたトランジスタに隣接して小さな抵抗率の材料の経路を生成することによって、差動集積回路または平衡集積回路の分岐に関して外部のノイズ・ソースからのノイズが等方的にされる。小さな抵抗率の材料のこの経路はこの集積されたトランジスタに関して対称的に作成されることが好ましく、それによりノイズを均等に分配するためのノイズ分配器が形成される。基板またはウエルの中に差動回路または平衡回路が含まれるが、この基板またはウエルと同じ種類の不純物が添加されたフローティング基板接触体として、このノイズ分配器が作成される。さらに、このノイズ分配器の形状は、ノイズを分配する小さな抵抗率の経路の構造体のシミュレーションによって最適化される。この小さな抵抗率の経路が維持される限り、この構造体は連続的である必要はない。
【０００６】
本発明による方法は独立した請求項１に開示されている。またさらにいくつかの実施例は、従属する請求項２ないし請求項７に開示されている。
【０００７】
添付図面を参照しての下記説明により、本発明と共にその他の目的や利点が最もよく理解されるであろう。
【０００８】
（説明）
差動集積回路または平衡集積回路に対し、ノイズの振幅を小さくすることが非常に重要であるだけでなく、ランダムな方向からくるノイズを平衡回路／差動回路の両方の分岐に等価に結合させることが非常に重要であることが予期せず分かった。抵抗率の大きな基板を他の理由によって必要であるとして用いると、２つの分岐の類似のノードの間の基板内の抵抗値が大幅に大きくなる。この抵抗値が原因となって、この抵抗値の遠方端部においてノイズ信号が減衰し、その結果として両方の分岐の回路中で信号の不整合が起こる。この不整合を改善する１つの方法は、少なくとも２つのトランジスタＡ、Ｂで構成される回路の周りに抵抗率の小さな経路１０を生成することであり、それによりノイズを均等に分配、すなわち、外部ノイズ・ソースをこの回路に関して等方的にすることである。このようなデバイスは基板またはウエルと同じ種類の不純物を添加した基板接触体１０で構成することができる。この基板またはウエルの中にこの回路が含まれ、そしてこの基板またはウエルは基板の局所的電位を想定する。この基板接触体は１つの連続した経路を形成しなければならないのではなく、複数個の形態上の経路に分割することができる。しかし、このデイバイスの構造は回路に関して対称的であることが必要であり、そしてこの回路の周りの１つの長方形または１つの円として実施することができるが、他方、回路の中に複数個の棒状体を有する格子体としてまたは１つの十字体としてさえ実施することができる。回路の中の他のすべてのノードとは接続しないで抵抗値をさらに小さくするために、基板接触体１０の上に金属層１２を配置することが好ましい。最良の結果を得るための形状の最適化は、単純なシミュレーションによって検査しそして確認することが好ましい。このようなシミュレーションのためのツールは、今日において利用可能であるＬＡＹＩＮシミュレーション・パッケージで良い。この構造体は小さな抵抗率の経路が維持されている限り連続的である必要はない。このことは、接触体層および金属層の中に複数個の空所を有することが許容され、またただ１つだけの場合も許容することができる。けれども、このような（ノイズ分配器と呼ばれる）デバイスは完成したＩＣの他の部分から結合するノイズを均等に分配するだけでなく、ノイズを減らさない。この回路の共通モードのノイズに対する安全性をさらに改良するために、従来の技術によるアースされたガード・リングをノイズ・ソースのまわりに配置することが好ましく、それによりそれらの信号レベル拡散を減衰する。
【０００９】
本発明のノイズ分配の解決のための構造体は、大きな抵抗率の基板を用いてその中に作成された差動入力トランジスタまたは平衡入力トランジスタＡ、Ｂを含む集積回路を作成するのに用いられる標準的な処理工程によって、容易に製造される。図４（ａ）ないし図４（ｅ）は、ノイズ分配器デバイスに対する可能ないくつかの異なる形状の例を示した図である。これらの形状は、本発明の応用に応じて単独でまたは組み合わせて用いることができる。
【００１０】
図５は、本発明による内側ノイズ分配デバイス１１および外側ノイズ分配デバイス１２によって取り囲まれ、略図で示された２つの入力トランジスタＡ、Ｂを含み、同じ半導体基板の上に標準的なガード・リング６によって取り囲まれた隣接するノイズ・ソースを有する差動回路によって、ノイズが拾い上げられるコンピュータ・シミュレーションによるシミュレーション構成図である。ガード・リング６は本来はアースされる。参照番号１は、この構成体のアース接触体（ノイズ・シンク）を示す。図５の点線は、シミュレーション・ツールＬＡＹＩＮによって達成される表面の電位分布を表す。
【００１１】
小さな抵抗率の基板および大きな抵抗率の基板の上、図５に示された異なるノイズ分配器／ガード・リングの構成体の効率を評価するために、一連のコンピュータ・シミュレーションが実行された。その結果、小さな抵抗率の基板に対しては表Ｉが得られ、そして大きな抵抗率の基板に対しては表ＩＩが得られた。
【００１２】
図５に示された差動トランジスタ対Ａ、Ｂの下の差動電位（ボルト）のシミュレーションが下記の表Ｉに示される。この差動入力回路のノイズ・ソース・ガード・リング６と外側ノイズ分配器１０と内側ノイズ分配器１１とに対する状態は、それぞれ、第１列の中でｇ＝アースされている、またはｆ＝浮動している、（フローティング）として示されている。
【００１３】
【表１】
表Ｉ (g,g,g) 0.0112542 - 0.0115076 = -256.4・10-6 (g,f,f) 0.0429572 - 0.0429398 = 17.4・10-6 (g,g,f) 0.0160983 - 0.0167200 = -621.7・10-6 (g,f,g) 0.0137810 - 0.0134933 = 287.7・10-6 (f,f,f) 0.0951863 - 0.0951478 = 38.5・10-6 レイアウトの中にノイズ分配器がない場合： (g,-,-) 0.0428671 - 0.0428538 = 13.3・10-6 (f,-,-) 0.0949900 - 0.0949606 = 29.4・10-6
【００１４】
大きな抵抗率の基板の場合、シミュレーションの結果は表ＩＩに要約されている。ソース・ガード・リングと外側ノイズ分配器と内側ノイズ分配器との形態は、それぞれ、ｇ＝アースされている、またはｆ＝浮動している、として示されている。
【００１５】
【表２】
表ＩＩ (g,g,g) 0.0009837 - 0.0008455 = 138.2・10-6 (g,f,f) 0.0175996 - 0.0175513 = 48.3・10-6 (g,g,f) 0.0016645 - 0.0015758 = 88.7・10-6 (g,f,g) 0.0015779 - 0.0013609 = 217.0・10-6 (f,f,f) 0.1791145 - 0.1786380 = 476.5・10-6 レイアウトの中にノイズ分配器がない場合： (g,-,-) 0.0180894 - 0.0178011 = 288.3・10-6 (f,-.-) 0.1854298 - 0.1825717 = 2858.1・10-6
【００１６】
表Ｉでは、基板は約１０ｍオームセンチメートルを有し、その上にエピタクシャル層を有する小さな抵抗率の標準的なＣＭＯＳ基板であると仮定される。表Ｉの結果において、括弧はそれぞれ遮蔽構造体および分配構造体の状態を示し、図５に基づいている。すなわちソースの周りのガード・リング６と受信器のまわりのノイズ分配器１０、１１に基づいている。これらはアースに接続されているか、またはなんらかの電位に接続されていない（浮動している（フローティング））か、または存在していない（レイアウトから取り去られている）かのいずれかである。この表の中の最初の２つの値は、それぞれは、図５による受信器の左側トランジスタＡおよび右側トランジスタＢにおける信号の振幅を示し、そして最後の値は結果として得られる差動信号を表している。右側の列の値が左側の列の値よりも大きい時、差動信号の値は負の符号をもつことに注目されたい。従来の設計で行われているように、説明されたすべての構造体がアースされているならば、最初の２つの値が最小であることが分かるが、しかし最小の差動信号値は達成されていない。この差動信号値は、ノイズ分配器が省略されているならば、またはそれらが浮動であってソースのまわりのガード・リングだけがアースされている場合よりも２桁以上大きい。
【００１７】
前記同じ構成で０．５〜５００オームセンチメートルの範囲の大きな抵抗率の基板を用いた時には状況は異なり、この場合が表ＩＩに示されている。従来の設計で行われているように説明されたすべての構造体がアースされているこの場合においても、最初の２つの値は最低であるが、しかし差動値は大幅に大きい。もしノイズ分配器が浮動（フローティング）であるならば、この場合の差動信号は３倍小さい。また表から分かるように、ノイズ分配器が省略されているときにはまた、提案されている本発明のノイズ分配器構造体が用いられる時よりもはるかに大きな差動信号を与える。
【００１８】
これらのシミュレーションは大きな抵抗率の基板の上のこのような構造体が最良の効果を示す。一方小さな抵抗率の基板の場合には、ノイズ・ソースにアースされたガード・リングを用いる場合と、ノイズ分配器をフローティングとする場合またはノイズ分配器を全く用いない場合との間に差はほとんどない。したがって抵抗率の小さな基板の場合、現在の技術によるアースされた標準的なガード・リングによる効果は、ノイズ・ソースのまわりに用いられるならば十分であると考えることができる。しかし、ノイズに敏感な差動回路のまわりにアースされたガード・リングを用いることは、それらの特性を大幅に劣化させる。
【００１９】
大きな抵抗率の基板の場合、本発明による浮動する内側ノイズ分配器および外側ノイズ分配器を用いることにより、集積された入力トランジスタの対において差動的に誘起されるノイズを大幅に減らすことは明らかである。遮蔽のために通常用いられるアースされたガード・リングは個々の入力のおのおのに誘起される信号を最小にすることができるが、差動的に誘起される信号はかなり大きい。ノイズ分配器はガード・リングと同様な遮蔽は行わないが、集積された入力トランジスタにノイズを平等な方法で分配し、その結果、表ＩＩに明らかに示されているように、個々の入力のおのおのに誘起される信号はなお大きいが、重要な量である差動信号を大幅に小さくされる。
【００２０】
小さな抵抗率の基板の場合、浮動するノイズ分配器を用いることはガード・リングとノイズ分配器との両方をアースすることよりもなお優れているが、前記したように、その結果は小さな抵抗率の基板の場合にこのようなノイズ分配器を用いない場合に比べてほぼ同程度である。
【００２１】
請求項に定められている本発明の範囲内において、本発明によるノイズ分配構造体を種々の形状に変更しそして設計することが可能であることは当業者には理解されるであろう。
【図面の簡単な説明】
【図１】
Ｐ形ウエハと格子形のＰ＋形ノイズ分配器を備えた従来のＣＭＯＳ処理工程中の１対の差動トランジスタの図。
【図２】
Ｐ形ウエハと長方形のＰ＋形ノイズ分配器を備えた従来のＣＭＯＳ処理工程中の１対の差動トランジスタの図。
【図３】
Ｐ形ウエハとメタライゼーションを有する長方形のＰ＋形ノイズ分配器を備えた従来のＣＭＯＳ処理工程中の１対の差動トランジスタの図。
【図４】
ノイズ分配器の種々の形状を示した図であって、（ａ）〜（ｅ）は可能な形状の例を示した図。
【図５】
ノイズ・ソースにガード・リングを有しおよび１対の入力トランジスタにおいて内側ノイズ分配器と外側ノイズ分配器とを有する１つのシミュレーションにおける表面電位の分布を示した図。
【特許請求の範囲】
【請求項１】 差動集積回路または平衡集積回路を形成する集積されたトランジスタＡ、Ｂの対またはトランジスタの群のおのおのに隣接して少なくとも１つの小さな抵抗率の経路１０を生成することにより、前記差動集積回路または平衡集積回路の分岐に関して現存するノイズ・ソースからのノイズを等方的にする段階であって、前記小さな抵抗率の経路１０が前記差動集積回路または平衡集積回路を形成するトランジスタＡ、Ｂの対またはトランジスタの群に関して対称的でありそれにより存在するノイズを均等に分配するためのノイス分配器が形成される前記段階と、 その中に前記差動集積回路または平衡集積回路が含まれる基板またはウエルと同じ種類の不純物が添加された、フローティング基板接触体１０を形成するノイズ分配構造体を設ける段階であって、前記差動集積回路または平衡集積回路を形成する集積されたトランジスタＡ、Ｂの対またはトランジスタの群のおのおのに隣接して１組の小さな抵抗率の経路が維持されている限り前記ノイズ分配構造体１０、１１は回路の他のノードに接続されずかつ連続的である必要がない前記設ける段階と、を備えることを特徴とする差動集積回路または平衡集積回路を含む大きな抵抗率の基板の中におけるノイズ分配方法。
【請求項２】 請求項１記載の方法において、前記ノイズ分配構造体の抵抗値をさらに小さくするために、フローティング基板接触体１０の上にフローティングメタライゼーション層１２を作成する段階をさらに有することを特徴とする方法。
【請求項３】 請求項２記載の方法において、ノイズを分配する小さな抵抗率の経路の構造体のコンピュータ・シミュレーションによって分配器の形状および配置を最適化する段階をさらに有することを特徴とする方法。
【請求項４】 請求項１記載の方法において、前記差動回路または平衡回路の中に棒状体を備えた格子体としてノイズ分配構造体を作成する段階をさらに有することを特徴とする方法。
【請求項５】 請求項１記載の方法において、前記差動回路または平衡回路のまわりに少なくとも１つの長方形の小さな抵抗率のフローティング経路１０または円形の小さな抵抗率のフローティング経路１１のような主要な形式にノイズ分配構造体を作成する段階をさらに有することを特徴とする方法。
【請求項６】 請求項１記載の方法において、前記差動回路または平衡回路を形成する集積されたトランジスタＡ、Ｂまたはトランジスタの群に関してノイズ信号の誘起をさらに減ずるために、予期されるすべてのノイズ・ソース５のまわりにアースされたガード・リング６を配置することによって前記差動回路または平衡回路の共通モード・ノイズに対する安全性を改良する段階をさらに有することを特徴とする方法。
【請求項７】 請求項１記載の方法において、種々の対称的な幾何学的形状からの１つまたは複数個の組み合わせを有するノイズ分配構造体を作成する段階をさらに有することを特徴とする方法。
【請求項１】 差動集積回路または平衡集積回路を形成する集積されたトランジスタＡ、Ｂの対またはトランジスタの群のおのおのに隣接して少なくとも１つの小さな抵抗率の経路１０を生成することにより、前記差動集積回路または平衡集積回路の分岐に関して現存するノイズ・ソースからのノイズを等方的にする段階であって、前記小さな抵抗率の経路１０が前記差動集積回路または平衡集積回路を形成するトランジスタＡ、Ｂの対またはトランジスタの群に関して対称的でありそれにより存在するノイズを均等に分配するためのノイス分配器が形成される前記段階と、 その中に前記差動集積回路または平衡集積回路が含まれる基板またはウエルと同じ種類の不純物が添加された、フローティング基板接触体１０を形成するノイズ分配構造体を設ける段階であって、前記差動集積回路または平衡集積回路を形成する集積されたトランジスタＡ、Ｂの対またはトランジスタの群のおのおのに隣接して１組の小さな抵抗率の経路が維持されている限り前記ノイズ分配構造体１０、１１は回路の他のノードに接続されずかつ連続的である必要がない前記設ける段階と、を備えることを特徴とする差動集積回路または平衡集積回路を含む大きな抵抗率の基板の中におけるノイズ分配方法。
【請求項２】 請求項１記載の方法において、前記ノイズ分配構造体の抵抗値をさらに小さくするために、フローティング基板接触体１０の上にフローティングメタライゼーション層１２を作成する段階をさらに有することを特徴とする方法。
【請求項３】 請求項２記載の方法において、ノイズを分配する小さな抵抗率の経路の構造体のコンピュータ・シミュレーションによって分配器の形状および配置を最適化する段階をさらに有することを特徴とする方法。
【請求項４】 請求項１記載の方法において、前記差動回路または平衡回路の中に棒状体を備えた格子体としてノイズ分配構造体を作成する段階をさらに有することを特徴とする方法。
【請求項５】 請求項１記載の方法において、前記差動回路または平衡回路のまわりに少なくとも１つの長方形の小さな抵抗率のフローティング経路１０または円形の小さな抵抗率のフローティング経路１１のような主要な形式にノイズ分配構造体を作成する段階をさらに有することを特徴とする方法。
【請求項６】 請求項１記載の方法において、前記差動回路または平衡回路を形成する集積されたトランジスタＡ、Ｂまたはトランジスタの群に関してノイズ信号の誘起をさらに減ずるために、予期されるすべてのノイズ・ソース５のまわりにアースされたガード・リング６を配置することによって前記差動回路または平衡回路の共通モード・ノイズに対する安全性を改良する段階をさらに有することを特徴とする方法。
【請求項７】 請求項１記載の方法において、種々の対称的な幾何学的形状からの１つまたは複数個の組み合わせを有するノイズ分配構造体を作成する段階をさらに有することを特徴とする方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公表番号】特表２００３−５３３０４５（Ｐ２００３−５３３０４５Ａ）
【公表日】平成１５年１１月５日（２００３．１１．５）
【国際特許分類】
【出願番号】特願２００１−５８２８２７（Ｐ２００１−５８２８２７）
【出願日】平成１３年５月４日（２００１．５．４）
【国際出願番号】ＰＣＴ／ＳＥ０１／００９５４
【国際公開番号】ＷＯ０１／０８６７０６
【国際公開日】平成１３年１１月１５日（２００１．１１．１５）
【出願人】
【氏名又は名称】テレフオンアクチーボラゲツト エル エム エリクソン
【Ｆターム（参考）】
【公表日】平成１５年１１月５日（２００３．１１．５）
【国際特許分類】
【出願日】平成１３年５月４日（２００１．５．４）
【国際出願番号】ＰＣＴ／ＳＥ０１／００９５４
【国際公開番号】ＷＯ０１／０８６７０６
【国際公開日】平成１３年１１月１５日（２００１．１１．１５）
【出願人】
【氏名又は名称】テレフオンアクチーボラゲツト エル エム エリクソン
【Ｆターム（参考）】
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