増幅回路
【課題】ＳＥＰＰ回路の温度上昇の熱が放熱器を介してバイアス回路に伝わるまでの熱結合によるタイムラグを解消して、熱暴走の発生を未然に防止する。
【解決手段】トランジスタ素子を有して構成されるトランジスタＱ１と、トランジスタＱ１のトランジスタ素子とは逆極性のトランジスタ素子を有して構成されるトランジスタＱ２と、が直列接続されると共に、両端が電源に接続されたシングルエンデッド・プッシュプル回路と、トランジスタＱ１回路にバイアス電圧を印加するバイアス回路を構成するトランジスタＱ５と、トランジスタＱ２にバイアス電圧を印加するバイアス回路を構成するトランジスタＱ６と、トランジスタＱ１のベース電圧を検出してトランジスタＱ５にフィードバックする直列接続の抵抗Ｒ３、Ｒ４と、トランジスタＱ２のベース電圧を検出してトランジスタＱ６にフィードバックする直列接続の抵抗Ｒ５、Ｒ６と、を備えている。
【解決手段】トランジスタ素子を有して構成されるトランジスタＱ１と、トランジスタＱ１のトランジスタ素子とは逆極性のトランジスタ素子を有して構成されるトランジスタＱ２と、が直列接続されると共に、両端が電源に接続されたシングルエンデッド・プッシュプル回路と、トランジスタＱ１回路にバイアス電圧を印加するバイアス回路を構成するトランジスタＱ５と、トランジスタＱ２にバイアス電圧を印加するバイアス回路を構成するトランジスタＱ６と、トランジスタＱ１のベース電圧を検出してトランジスタＱ５にフィードバックする直列接続の抵抗Ｒ３、Ｒ４と、トランジスタＱ２のベース電圧を検出してトランジスタＱ６にフィードバックする直列接続の抵抗Ｒ５、Ｒ６と、を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関し、特に、入力信号を増幅して出力する電力増幅回路を構成する増幅回路に関するものである。
【背景技術】
【０００２】
音響信号を電力増幅してスピーカやヘッドホンに供給するトランジスタ増幅回路として、シングルエンデッド・プッシュプル（ＳＥＰＰ：Single-Ended Push-Pull）回路が広く知られている。ＳＥＰＰ回路は、特性が揃ったＮＰＮトランジスタとＰＮＰトランジスタからなるトランジスタ対を直列に接続してＢ級の信号増幅を行うものである。ＳＥＰＰ回路においては、入力信号が正のサイクルではＮＰＮトランジスタがオンになって増幅信号を出力し、入力信号が負のサイクルではＰＮＰトランジスタがオンになって増幅信号を出力する。ＳＥＰＰ回路によれば、大きな出力電流が得られる上、出力トランスを要することなくスピーカやヘッドホン等の負荷に接続できるという利点がある。
【０００３】
一般に、トランジスタのベース・エミッタ間の順方向電圧は約０．６ｖであるので、ＳＥＰＰ回路をゼロバイアスで駆動すると、ＳＥＰＰ回路への入力信号の電圧が所定値（±０．６ｖ）以下のときには２つのトランジスタが共にオフ状態になってしまう。このため、ＳＥＰＰ回路の出力信号に歪みが発生する。これをクロスオーバー歪みという。クロスオーバー歪みを解消するために、２つのトランジスタのベースにバイアス電圧を印加して、ＡＢ級の信号増幅により入力が所定値以下の時でもコレクタ電流（これを「アイドリング電流」という）を流す構成が知られている。
【０００４】
ところで、トランジスタのベース・エミッタ間の順方向電圧は、トランジスタ自体の発熱や周囲温度の影響を受けて変化する。具体的には、温度が１℃上昇すると−２ｍＶ程度の負の温度特性を有する。このため、同様の負の温度特性を有するトランジスタやダイオードを用いた温度補償回路を付加したＳＥＰＰ回路が採用されている。
【０００５】
図５は、下記の特許文献１、２に記載されたトランジスタを用いてＳＥＰＰ回路の温度補償を行う従来の一般的な電力増幅回路４の回路図である。図５において、電圧増幅器Ｘ１０１は、オペアンプ等の一般的な増幅回路であり、信号源Ｖ１０１からコンデンサＣ１０１を介して入力される信号、例えば、音響信号を増幅して出力部から出力する。この増幅された音響信号が電力増幅回路４に入力されて増幅される。
【０００６】
電力増幅回路４において、ＳＥＰＰ回路は、ダーリントン接続のエミッタフォロア回路を構成している。ＳＥＰＰ回路における最終段のＮＰＮトランジスタＱ１０１及びＰＮＰトランジスタＱ１０２は、それぞれのエミッタに接続された抵抗Ｒ１０１及びＲ１０２を介して接続されている。また、ＮＰＮトランジスタＱ１０３及びＰＮＰトランジスタＱ１０４は、それぞれのエミッタに接続された抵抗Ｒ１０３及びＲ１０４を介して接続されている。さらに、トランジスタＱ１０１のベースがトランジスタＱ１０３のエミッタに接続されている。トランジスタＱ１０１のコレクタがトランジスタＱ１０３のコレクタ及びプラス電源＋Bに接続されて、同様に、トランジスタＱ１０２のベースがトランジスタＱ１０４のエミッタに接続され、トランジスタＱ１０２のコレクタがトランジスタＱ１０４のコレクタ及びマイナス電源−Bに接続されている。ＳＥＰＰ回路の出力、すなわち、抵抗Ｒ１０１と抵抗Ｒ１０２との交点、及び、抵抗Ｒ１０３と抵抗Ｒ１０４との交点は、スピーカ等の負荷抵抗Ｒ１０７に接続されている。
【０００７】
トランジスタＱ１０５、抵抗Ｒ１０５、抵抗Ｒ１０６、及び電流源Ｉ１０１は、ＳＥＰＰ回路にバイアス電圧を印加するバイアス回路である。トランジスタＱ１０５のコレクタ及びエミッタは、それぞれトランジスタＱ１０３のベース及びトランジスタＱ１０４のベースに接続されている。抵抗Ｒ１０５の一端はトランジスタＱ１０５のコレクタ及び電流源Ｉ１０１に接続され、他端はトランジスタＱ１０５のベース及び抵抗Ｒ１０６の一端に接続されている。抵抗Ｒ１０６の他端はトランジスタＱ１０４のベース及び電圧増幅器Ｘ１０１の出力部に接続されている。なお、各トランジスタＱ１０１乃至Ｑ１０５は、放熱器（図示せず）に取り付けられて熱結合されている。
【０００８】
次に、図５の回路の動作について説明する。いま、抵抗Ｒ１０５及び抵抗Ｒ１０６を流れる直流電流をｉ１０１、トランジスタＱ１０５のベース・エミッタ間の順方向電圧をＶＢＥ１０５、トランジスタＱ１０３及びＱ１０４のベース・ベース間のバイアス電圧をＶｂｉａｓとすると、
ｉ１０１＝ＶＢＥ１０５／Ｒ１０６
Ｖｂｉａｓ＝ｉ１０１×（Ｒ１０５＋Ｒ１０６）
の関係が成立する。したがって、
Ｖｂｉａｓ＝ＶＢＥ１０５×｛（Ｒ１０５＋Ｒ１０６）／Ｒ１０６）｝
となる。
【０００９】
一般に、トランジスタのベース・エミッタ間の順方向電圧はほぼ等しい値（０．６Ｖ）になっているので、トランジスタＱ１０１乃至Ｑ１０５のベース・エミッタ間の順方向電圧をＶＢＥとすると、ダーリントン接続のトランジスタＱ１０１乃至Ｑ１０４で構成されたＳＥＰＰ回路のベース・エミッタ間の順方向電圧は４ＶＢＥ（２．４Ｖ）である。したがって、ＳＥＰＰ回路への入力信号が所定値（±０．６ｖ）以下の時ときにもＳＥＰＰ回路に一定のアイドリング電流を流すためには、
Ｖｂｉａｓ＝ＶＢＥ×｛（Ｒ１０５＋Ｒ１０６）／Ｒ１０６）｝＝４ＶＢＥ
の関係を満たすことが必要である。したがって、
（Ｒ１０５＋Ｒ１０６）／Ｒ１０６＝４
から導かれる抵抗Ｒ１０５及びＲ１０６の比率は、
Ｒ１０５：Ｒ１０６＝３：１
となる。例えば、Ｒ１０５＝３ｋΩ、Ｒ１０６＝１ｋΩに設定する。
【００１０】
さらに、Ｒ１０５又はＲ１０６の値を微調整することにより、トランジスタＱ１０１及びＱ１０２間に適切なアイドリング電流（例えば、数１０ｍＡ）を流して、スピーカ等の負荷抵抗Ｒ１０７に供給される出力波形の０Ｖ近傍にクロスオーバー歪みが発生するのを防止している。
【００１１】
また、ＳＥＰＰ回路を構成するトランジスタＱ１０１乃至Ｑ１０４のベース・エミッタ間の順方向電圧ＶＢＥは、−２ｍＶ/℃の負の温度特性を持っているので、バイアス電圧が一定のままであると、トランジスタＱ１０１及びＱ１０２の発熱でアイドリング電流が増加し、さらにトランジスタＱ１０１及びＱ１０２の発熱が上昇するという悪循環のために、熱暴走が発生してトランジスタＱ１０１及びＱ１０２が破壊するおそれがある。これを防止するために、上記したように、トランジスタＱ１０５をトランジスタＱ１０１乃至Ｑ１０４と熱結合することにより、アイドリング電流の温度補償を行っている。すなわち、放熱器を介した熱結合によってトランジスタＱ１０５の温度が上昇すると、トランジスタＱ１０５のベース・エミッタ間の順方向電圧ＶＢＥの負の温度特性（−２ｍＶ/℃）によって、バイアス電圧Ｖｂｉａｓが下がる。その結果、アイドリング電流が減少することを利用して、熱暴走の発生を抑制する試みが行われている。
【００１２】
さらに、下記の特許文献２には、ダイオードを用いてＳＥＰＰ回路の温度補償を行う電力増幅回路が開示されている。この特許文献の電力増幅回路によれば、ＰＮ接合型のダイオードや直列接続されたショットキーバリア型のダイオードの順方向電圧の負の温度特性を利用して、ＳＥＰＰ回路の温度補償を行っている。すなわち、放熱器を介した熱結合によってダイオードの温度が上昇すると、図４に示した従来の電力増幅回路と同じ原理により、バイアス電圧が低下する。その結果、アイドリング電流が減少することを利用して、熱暴走の発生を抑制する試みが行われている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−６４３３７号公報
【特許文献２】特開平０９−１３０１５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、図５に示した増幅回路、特許文献１に開示された増幅回路、その他の従来の増幅回路における熱暴走の発生を抑制する試みは、放熱器を介した熱結合のみに依存してＳＥＰＰ回路の温度補償を行っているので、ＳＥＰＰ回路の温度上昇の熱が放熱器を介してバイアス回路に伝わるまでに時間がかかる。この熱伝導のタイムラグのために、バイアス電圧が低下してアイドリング電流を一定の値に維持するまでの過渡期において、熱暴走が発生するおそれがある。
【００１５】
本発明は、上記実情に鑑みてなされたものであり、ＳＥＰＰ回路の温度上昇の熱が放熱器を介してバイアス回路に伝わるまでの熱結合によるタイムラグを解消して、熱暴走の発生を未然に防止できる増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明の増幅回路は、トランジスタ素子を有して構成される第１のトランジスタ回路と、前記トランジスタ素子とは逆極性のトランジスタ素子を有して構成される第２のトランジスタ回路と、が直列接続されると共に、両端が電源に接続されたシングルエンデッド・プッシュプル回路と、前記第１のトランジスタ回路にバイアス電圧を印加する第１のバイアス回路と、前記第２のトランジスタ回路にバイアス電圧を印加する第２のバイアス回路と、前記第１のトランジスタ回路のベース電圧を検出して前記第１のバイアス回路にフィードバックする第１の検出回路と、前記第２のトランジスタ回路のベース電圧を検出して前記第２のバイアス回路にフィードバックする第２の検出回路と、を備えたことを特徴とする。
【００１７】
前記第１の検出回路は、前記第１のトランジスタ回路のベースとエミッタ間に直列接続された複数の抵抗素子で構成され、前記複数の抵抗素子によって分圧された前記第１のトランジスタ回路のベース電圧の分圧電圧を前記第１のバイアス回路にフィードバックし、前記第２の検出回路は、前記第２のトランジスタ回路のベースとエミッタ間に直列接続された複数の抵抗素子で構成され、前記複数の抵抗素子によって分圧された前記第２のトランジスタ回路のベース電圧の分圧電圧を前記第２のバイアス回路にフィードバックする構成にしてもよい。
【００１８】
前記第１のバイアス回路は、前記第１のトランジスタ回路を構成するトランジスタ素子の温度特性と同一の温度特性を有する第１の半導体素子を備え、前記第２のバイアス回路は、前記第２のトランジスタ回路のトランジスタ素子の温度特性と同一の温度特性を有する第２の半導体素子を備えるような構成にしてもよい。
【００１９】
前記第１のトランジスタ回路及び前記第２のトランジスタ回路は、それぞれ複数段のダーリントン接続によって構成され、前記第１のバイアス回路及び前記第２のバイアス回路は、それぞれ前記第１のトランジスタ回路及び前記第２のトランジスタ回路における初段のトランジスタにバイアス電圧を印加し、前記第１の検出回路及び前記第２の検出回路は、それぞれ前記第１のトランジスタ回路及び前記第２のトランジスタ回路の最終段のトランジスタのベース電圧を検出して前記第１のバイアス回路及び前記第２のバイアス回路にフィードバックする構成にしてもよい。
【００２０】
前記第１及び第２の半導体素子は、トランジスタ素子若しくはダイオード素子又はトランジスタ素子及びダイオード素子で構成してもよい。
【発明の効果】
【００２１】
本発明は、ＳＥＰＰ回路を構成する第１のトランジスタ回路及び第２のトランジスタ回路のベース電圧を検出してバイアス回路にフィードバックする検出回路を備えたことにより、ＳＥＰＰ回路の温度上昇の熱が放熱器を介してバイアス回路に伝わるまでの熱結合によるタイムラグを解消して、熱暴走の発生を未然に防止できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の増幅回路の実施形態１における電力増幅回路を説明する回路図である。
【図２】図１のトランジスタが取り付けられた放熱器を示す図である。
【図３】図１の電力増幅回路の動作を説明する図である。
【図４】本発明の増幅回路の実施形態２における電力増幅回路を説明する回路図である。
【図５】従来の増幅回路における電力増幅回路を説明する回路図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態に係る増幅回路を、図面を参照して説明する。
【００２４】
（実施形態１）
以下の実施形態１及び２において、電力増幅回路は本発明の増幅回路を示すものである。
図１は、本発明の増幅回路の実施形態１における電力増幅回路１の回路図である。図１における電力増幅回路１は、コンデンサＣ１及びＣ２、オペアンプ等の電圧増幅器Ｘ１、電流源Ｉ１、ＮＰＮトランジスタＱ１、Ｑ３、Ｑ６、ＰＮＰトランジスタＱ２、Ｑ４、Ｑ５、抵抗Ｒ１乃至Ｒ１１で構成されている。また、この電力増幅回路には、電圧値が同一で逆極性のプラス電源＋Ｂ及びマイナス電源−Ｂが供給されている。この電力増幅回路１には、信号源Ｖ１から音響信号等の入力信号ｉｎが、例えば１０μＦのコンデンサＣ１を介して供給され、電力増幅された出力信号ｏｕｔがスピーカやヘッドホン等の負荷（図ではＲ１１）に供給される。
【００２５】
まず、図１の電力増幅回路１の回路構成について説明する。
ＮＰＮトランジスタＱ１及びＱ３は、ダーリントン接続されてエミッタフォロア回路を構成している。すなわち、初段のＮＰＮトランジスタＱ３のエミッタが最終段のＮＰＮトランジスタＱ１のベースに接続され、ＮＰＮトランジスタＱ１及びＱ３のコレクタが共にプラス電源＋Ｂに接続されている。したがって、このエミッタフォロア回路の電流増幅率は、ＮＰＮトランジスタＱ３の電流増幅率とＮＰＮトランジスタＱ１の電流増幅率の積となり、大電流を出力可能なパワートランジスタを構成する。
【００２６】
同様に、ＰＮＰトランジスタＱ２及びＱ４も、ダーリントン接続されてエミッタフォロア回路を構成している。すなわち、初段のＰＮＰトランジスタＱ４のエミッタが最終段のＮＰＮトランジスタＱ２のベースに接続され、ＰＮＰトランジスタＱ２及びＱ４のコレクタが共にマイナス電源−Ｂに接続されている。したがって、このエミッタフォロア回路の電流増幅率は、ＰＮＰトランジスタＱ４の電流増幅率とＮＰＮトランジスタＱ２の電流増幅率の積となり、大電流を出力可能なパワートランジスタを構成する。
【００２７】
最終段のＮＰＮトランジスタＱ１及びＰＮＰトランジスタＱ２は、パラメータや温度等に関してほぼ同一の特性を有する相補的（コンプリメンタリ）な半導体素子である。同様に、前段のＮＰＮトランジスタＱ２及びＰＮＰトランジスタＱ４も、パラメータや温度等に関してほぼ同一の特性を有する相補的な半導体素子である。トランジスタＱ１乃至Ｑ４のそれぞれのベース・エミッタ間の順方向電圧の温度特性は、−２ｍＶ/℃程度の負の温度特性になっている。
【００２８】
ＮＰＮトランジスタＱ１のエミッタは、直列接続された抵抗Ｒ１及びＲ２を介してＰＮＰトランジスタＱ２のエミッタに接続され、抵抗Ｒ１とＲ２との交点が出力点としてスピーカ等の負荷である抵抗Ｒ１１に接続されている。また、ＮＰＮトランジスタＱ１のベース及びＮＰＮトランジスタＱ３のエミッタは、直列接続された抵抗Ｒ３、Ｒ４、Ｒ６、Ｒ５を介して、ＰＮＰトランジスタＱ２のベース及びＰＮＰトランジスタＱ４のエミッタに接続されている。ＮＰＮトランジスタＱ１及びＱ３は、入力される音響信号が正の期間にオン状態となってその音響信号を増幅する。一方、ＰＮＰトランジスタＱ２及びＱ４は、入力される音響信号が負の期間にオン状態となってその音響信号を増幅する。
【００２９】
すなわち、ダーリントン接続されたＮＰＮトランジスタＱ１及びＱ３と、ダーリントン接続されたＰＮＰトランジスタＱ２及びＱ４とにより、ほぼ同一特性を有する逆極性（ＮＰＮ／ＰＮＰ）からなる一対のトランジスタを対称的に直列接続して構成されたシングルエンデッド・プッシュプル回路（ＳＥＰＰ回路）を構成し、抵抗Ｒ１乃至Ｒ５と共に、電力増幅回路の出力回路を構成している。なお、抵抗Ｒ１及びＲ２は０．１乃至０．５Ω程度の微小な抵抗値であるが、ここでは０Ωとすることができる。その理由については後述する。また、抵抗Ｒ３及びＲ５は１００Ω、抵抗Ｒ４及びＲ６は２００Ωの値になっている。
【００３０】
ここで、２つのＮＰＮトランジスタが２段にダーリントン接続されたトランジスタＱ１及びＱ３を「第１のトランジスタ回路」と定義し、２つのＰＮＰトランジスタが２段にダーリントン接続されたトランジスタＱ２及びＱ４を「第２のトランジスタ回路」と定義する。したがって、ほぼ同一特性を有する逆極性からなる第１のトランジスタ回路と第２のトランジスタ回路とを対称的に直列接続してＳＥＰＰ回路を構成している。ただし、ＳＥＰＰ回路を構成する第１及び第２のトランジスタ回路としては、ダーリントン接続されたものに限らない。ほぼ同一特性を有する単一のＮＰＮトランジスタを第１のトランジスタ回路とし、単一のＰＮＰトランジスタを第２のトランジスタ回路として、ＳＥＰＰ回路を構成してもよい。あるいは、後述する実施形態２で説明するように、３つのＮＰＮトランジスタを３段にダーリントン接続して第１のトランジスタ回路とし、３つのＰＮＰトランジスタを３段にダーリントン接続して第２のトランジスタ回路を構成してもよい。あるいはまた、４つ以上のトランジスタを複数段にダーリントン接続して第１のトランジスタ回路及び第２のトランジスタ回路を構成してもよい。
【００３１】
要するに、複数段にダーリントン接続したトランジスタであっても、電流増幅率及び入力インピーダンスが段数分の積で表される単一のトランジスタと等価である。したがって、実施形態１、実施形態２、及びこれらの変形例においては、特にことわらない限り、第１及び第２のトランジスタ回路のベースとエミッタ間は、複数段にダーリントン接続したトランジスタを単一のトランジスタとみなしたベースとエミッタ間を意味する。
【００３２】
図１において、ＰＮＰトランジスタＱ５のベースは、抵抗Ｒ７の一端、及び抵抗Ｒ８の一端に接続されている。抵抗Ｒ８の他端は、抵抗Ｒ３及びＲ４の交点に接続されている。トランジスタＱ５のエミッタは、トランジスタＱ３のベース、抵抗Ｒ７の他端、電流源Ｉ１、及びコンデンサＣ２に接続されている。トランジスタＱ５のコレクタは、抵抗Ｒ４と抵抗Ｒ６の交点、及びＮＰＮトランジスタＱ６のコレクタに接続されている。このトランジスタＱ５、抵抗７及びＲ８によって、ＳＥＰＰ回路のプラス側のトランジスタＱ１及びＱ３（第１のトランジスタ回路）にバイアス電圧を印可するバイアス回路（これを「第１のバイアス回路」と定義する）を構成する。
【００３３】
ＮＰＮトランジスタＱ６のベースは、抵抗Ｒ９の一端、及び抵抗Ｒ１０の一端に接続されている。抵抗Ｒ１０の他端は、抵抗Ｒ５及びＲ６の交点に接続されている。トランジスタＱ６のエミッタは、トランジスタＱ４のベース、抵抗Ｒ９の他端、及び電圧増幅器Ｘ１の出力に接続されている。トランジスタＱ６のコレクタは、上記したように、抵抗Ｒ４と抵抗Ｒ６の交点、及びトランジスタＱ５のコレクタに接続されている。このトランジスタＱ６、抵抗９及びＲ１０によって、ＳＥＰＰ回路のマイナス側のトランジスタＱ２及びＱ４（第２のトランジスタ回路）にバイアス電圧を印可するバイアス回路（これを「第２のバイアス回路」と定義する）を構成する。
【００３４】
ＳＥＰＰ回路において、直列接続された抵抗Ｒ３及びＲ４の両端の電圧は、トランジスタＱ１の出力点（ｏｕｔ）から見たトランジスタＱ１のベース電圧と等しくなる。抵抗Ｒ３及びＲ４は、トランジスタＱ３のバイアス電流を流す目的で用いられるが、トランジスタＱ１のベース電圧を検出する役割も担っている。抵抗Ｒ３の抵抗値と抵抗Ｒ４の抵抗値との比率によって分圧されたトランジスタＱ１のベース電圧は、トランジスタＱ１及びＱ３（第１のトランジスタ回路）にバイアス電圧を印可するバイアス回路（第１のバイアス回路）にフィードバックされる。
【００３５】
同様に、直列接続された抵抗Ｒ５及びＲ６の両端の電圧は、トランジスタＱ２の出力点から見たトランジスタＱ２のベース電圧と等しくなる。抵抗Ｒ５及びＲ６は、トランジスタＱ４のバイアス電流を流す目的で用いられるが、トランジスタＱ２のベース電圧を検出する役割も担っている。抵抗Ｒ５の抵抗値と抵抗Ｒ６の抵抗値との比率によって分圧されたトランジスタＱ２のベース電圧は、トランジスタＱ２及びＱ４（第２のトランジスタ回路）にバイアス電圧を印可するバイアス回路（第２のバイアス回路）にフィードバックされる。
【００３６】
トランジスタＱ５及びトランジスタＱ６は、パラメータや温度等に関してほぼ同一の特性を有する相補的な半導体素子である。トランジスタＱ５及びＱ６のそれぞれのベース・エミッタ間の順方向電圧の温度特性は、ＳＥＰＰ回路のトランジスタＱ１乃至Ｑ４と同じく、−２ｍＶ/℃程度の負の温度特性になっている。
【００３７】
すなわち、トランジスタＱ５、抵抗７及びＲ８からなるバイアス回路（第１のバイアス回路）と、トランジスタＱ６、抵抗９及びＲ１０からなるバイアス回路（第２のバイアス回路）とは、それぞれのトランジスタＱ５及びＱ６のコレクタの交点に対して対称的な一対のバイアス回路を構成している。コンデンサＣ２（例えば１０μＦ）は、バイアス回路を交流的にバイパスする働きをするもので、動作的には必ずしも必要ではない（図５の従来例の電力増幅回路４では使用されていない）。この実施形態１及び後述する実施形態２における増幅回路では、信号の高域成分の歪みを改善する目的で使用している。なお、図１の増幅回路において、抵抗Ｒ７及びＲ９は４．７ｋΩ、抵抗Ｒ８及びＲ１０は１．５ｋΩの値になっている。
【００３８】
図２は、ＳＥＰＰ回路のトランジスタ及びバイアス回路のトランジスタが取り付けられた放熱器を示す図である。図２（ａ）に示す放熱器Ｆ１には、ハイブリッド化されたトランジスタＱ１及びトランジスタＱ３と、トランジスタＱ５が取り付けられている。したがって、トランジスタＱ１及びトランジスタＱ３とトランジスタＱ５とは熱結合を実現し、トランジスタＱ１及びトランジスタＱ３において発生する熱が放熱器Ｆ１を介してトランジスタＱ５に伝わる。
【００３９】
また、図２（ｂ）に示す放熱器Ｆ２には、ハイブリッド化されたトランジスタＱ２及びトランジスタＱ４と、トランジスタＱ６が取り付けられている。したがって、トランジスタＱ２及びトランジスタＱ４とトランジスタＱ６とは熱結合を実現し、トランジスタＱ２及びトランジスタＱ４において発生する熱が放熱器Ｆ２を介してトランジスタＱ６に伝わる。
【００４０】
なお、放熱器の構成は、図２に示すものに限定されない。トランジスタＱ１及びトランジスタＱ３の熱変化特性（例えば、時間軸における発熱上昇特性）と、トランジスタＱ２及びトランジスタＱ４の熱変化特性とが、ほぼ同一である場合には、ハイブリッド化されたトランジスタＱ１及びトランジスタＱ３、ハイブリッド化されたトランジスタＱ２及びトランジスタＱ４、トランジスタＱ５及びトランジスタＱ６を同一の放熱器に取り付けるように構成してもよい。なお、トランジスタＱ１及びトランジスタＱ３と、トランジスタＱ２及びトランジスタＱ４とは、ハイブリッドでなくてもよい。それぞれ単体のトランジスタで構成して、それぞれを２つ又は同一の放熱器に取り付けるようにしてもよい。
【００４１】
次に、電力増幅回路１の動作について、図３を参照して説明する。図３は、図１におけるＳＥＰＰ回路のプラス側のトランジスタ（第１のトランジスタ回路）及び抵抗Ｒ１、Ｒ３、Ｒ４からなる出力回路と、第１のトランジスタ回路にバイアス電圧を印可するバイアス回路（第１のバイアス回路）とを示す電力増幅回路１の一部の回路図である。
【００４２】
図３において、抵抗Ｒ１を０Ω、トランジスタＱ１のベース・エミッタ間の順方向の電圧をＶＢＥ１、トランジスタＱ３のベース・エミッタ間の順方向の電圧をＶＢＥ３、トランジスタＱ５のベース・エミッタ間の順方向の電圧をＶＢＥ５、抵抗Ｒ７及びＲ８を流れる電流をｉ１、抵抗Ｒ３及びＲ４を流れる電流をｉ２、トランジスタＱ１のベースに印加されるプラス側のバイアス電圧をＶｂｉａｓ１（これを「第１のバイアス電圧」と定義する）とする。
【００４３】
抵抗Ｒ３及びＲ４の交点（ａ点とする）の電圧Ｖａは、トランジスタＱ１のベース・エミッタ間の電圧ＶＢＥ１（すなわち、トランジスタＱ１の出力点から見たトランジスタＱ１のベース電圧）を抵抗Ｒ３の抵抗値及び抵抗Ｒ４の抵抗値の比率で分圧したものとなる。その分圧比をα（αは、０＜α＜１の任意の値）とする。すなわち、抵抗Ｒ３及びＲ４の交点の電圧Ｖａは、トランジスタＱ１のベース電圧を分圧比αで分圧した検出電圧であり、第１のバイアス回路にフィードバックされる。
【００４４】
この検出電圧Ｖａは、下記の式で表される。
Ｖａ＝｛Ｒ４／（Ｒ３＋Ｒ４）｝×ＶＢＥ１＝αＶＢＥ１
また、抵抗Ｒ３を１００Ω、抵抗Ｒ４を２００Ω、抵抗Ｒ７を４．７ｋΩ、抵抗Ｒ８を１．５ｋΩとすると、ｉ１＜＜ｉ２となる。すなわち、検出電圧Ｖａから見たバイアス回路はハイインピーダンスとなり、検出電圧Ｖａの電圧値にほとんど影響を及ぼさない。
【００４５】
ｉ１＝ＶＢＥ５／Ｒ７
Ｖｂｉａｓ１＝ＶＢＥ５＋ｉ１×Ｒ８＋αＶＢＥ１
となるので、
Ｖｂｉａｓ１＝ＶＢＥ５＋（ＶＢＥ５／Ｒ７）×Ｒ８＋αＶＢＥ１
＝ＶＢＥ５×（１＋Ｒ８／Ｒ７）＋αＶＢＥ１・・・・・（１）
となる。
【００４６】
この場合において、ＶＢＥ１及びＶＢＥ５はほぼ同一の電圧であるので、
ＶＢＥ１＝ＶＢＥ５＝ＶＢＥ
を式（１）に代入すると、
Ｖｂｉａｓ１＝ＶＢＥ×（１＋Ｒ８／Ｒ７＋α）
となる。
【００４７】
いま、プラス側のバイアス電圧のみを考えると、ＳＥＰＰ回路への入力信号が所定値（±０．６ｖ）以下の時にトランジスタＱ１にアイドリング電流を流すために必要なバイアス電圧Ｖｂｉａｓ１は、ダーリントン接続されたトランジスタＱ３及びＱ１のベース・エミッタ間の電圧２ＶＢＥ（＝ＶＢＥ３＋ＶＢＥ１）である。したがって、
２ＶＢＥ＝ＶＢＥ×（１＋Ｒ８／Ｒ７＋α）
となり、その結果、トランジスタＱ１にアイドリング電流を流すために必要なバイアス電圧は、下記の関係を満たすことが条件となる。
Ｒ８／Ｒ７＝（１−α）
【００４８】
次に、図３を参考にして、ＳＥＰＰ回路のマイナス側のトランジスタ（第２のトランジスタ回路）及び抵抗Ｒ２、Ｒ５、Ｒ６からなる出力回路と、第２のトランジスタ回路にバイアス電圧を印可するトランジスタＱ６、抵抗Ｒ９及びＲ１０からなるバイアス回路（第２のバイアス回路）について説明する。
【００４９】
図１において、抵抗Ｒ２を０Ω、トランジスタＱ２のベース・エミッタ間の順方向の電圧をＶＢＥ２、トランジスタＱ６のベース・エミッタ間の順方向の電圧をＶＢＥ６、抵抗Ｒ９及びＲ１０を流れる電流をｉ３、抵抗Ｒ５及びＲ６を流れる電流をｉ４、トランジスタＱ２のベースに印加されるマイナス側のバイアス電圧をＶｂｉａｓ２（これを「第２のバイアス電圧」と定義する）とする。この場合において、抵抗Ｒ５を１００Ω、抵抗Ｒ６を２００Ω、抵抗Ｒ９を４．７ｋΩ、抵抗Ｒ１０を１．５ｋΩとすると、上記したＳＥＰＰ回路のプラス側の場合と同様に、ｉ３＜＜ｉ４となる。
【００５０】
トランジスタＱ４のベース及びトランジスタＱ３のベースに印可されるバイアス電圧、すなわち、ＳＥＰＰ回路に印加されるバイアス電圧Ｖｂｉａｓは、
Ｖｂｉａｓ＝Ｖｂｉａｓ１＋Ｖｂｉａｓ２
であるので、
Ｖｂｉａｓ＝ＶＢＥ５×（１＋Ｒ８／Ｒ７）＋αＶＢＥ１
＋ＶＢＥ６×（１＋Ｒ１０／Ｒ９）＋αＶＢＥ２・・・・（２）
で表される。この場合において、ＶＢＥ１、ＢＶＥ２、ＶＥ５、ＶＥ６はほぼ同一の電圧であるので、
ＶＢＥ１＝ＶＢＥ２＝ＶＢＥ５＝ＶＢＥ６＝ＶＢＥ
を式（２）に代入すると、
Ｖｂｉａｓ＝ＶＢＥ（２＋Ｒ８／Ｒ７＋Ｒ１０／Ｒ９＋２α）
となる。
【００５１】
ＳＥＰＰ回路への入力信号が所定値以下の時にトランジスタＱ１及びトランジスタＱ２にアイドリング電流を流すために必要なバイアス電圧Ｖｂｉａｓは、トランジスタＱ３及びＱ１のベース・エミッタ間の電圧２ＶＢＥと、トランジスタＱ４及びＱ２のベース・エミッタ間の電圧２ＶＢＥとの加算値の４ＶＥＢＥである。したがって、
４ＶＢＥ＝ＶＢＥ（２＋Ｒ８／Ｒ７＋Ｒ１０／Ｒ９＋２α）
となり、その結果、ＳＥＰＰ回路の最終段のパワートランジスタであるトランジスタＱ１及びトランジスタＱ２にアイドリング電流を流すために必要なバイアス電圧は、下記の関係を満たすことが条件となる。
Ｒ８／Ｒ７＝（１−α）、Ｒ１０／Ｒ９＝（１−α）
【００５２】
いま、Ｒ３及びＲ５が１００Ω、Ｒ４及びＲ６が２００Ωであるので、
α＝２００／（１００＋２００）＝２／３
である。したがって、トランジスタＱ１及びトランジスタＱ２にアイドリング電流を流すためには、
Ｒ８／Ｒ７＝Ｒ１０／Ｒ９＝１／３
の関係を満たせばよい。上記したように、抵抗Ｒ７及びＲ９を４．７ｋΩ、抵抗Ｒ８及びＲ１０を１．５ｋΩに設定すれば、この関係をほぼ満たすことになる。さらに、抵抗Ｒ７及びＲ８の比率、抵抗Ｒ９及びＲ１０の比率、又はαの値を微調整することで、トランジスタＱ１及びトランジスタＱ２に流れるアイドリング電流をより正確に制御することができる。
【００５３】
第１及び第２のトランジスタ回路を流れるアイドリング電流の安定度が増すことで、最終段のトランジスタであるトランジスタＱ１及びＱ２のエミッタに接続される抵抗Ｒ１及びＲ２を０Ωに（削除）することができる。なお、通常のパワーアンプでは最終段のトランジスタのエミッタ抵抗の抵抗値は、０．１乃至０．５Ω程度の微小値である。したがって、アイドリング電流による抵抗Ｒ１及びＲ２の電圧降下分をトランジスタＱ１及びＱ２のベース・エミッタ間の電圧ＶＢＥ１及びＶＥＢ２に加算して、Ｖｂｉａｓを算出する上記式（１）、式（２）に組み込むようにしてもよい。
【００５４】
トランジスタＱ３及びＱ１（第１のトランジスタ回路）及びトランジスタＱ４及びＱ２（第２のトランジスタ回路）は、図２に示したように、それぞれ個別の放熱器Ｆ１及び放熱器Ｆ２に取り付けられている。また、バイアス回路を構成するトランジスタＱ５及びＱ６は、それぞれ放熱器Ｆ１及びＦ２に取り付けられている。したがって、第１のトランジスタ回路とトランジスタＱ５とは、放熱器Ｆ１によって熱結合され、第２のトランジスタ回路とトランジスタＱ６とは、放熱器Ｆ２によって熱結合されている。
【００５５】
なお、パワートランジスタを構成するダーリントン接続のトランジスタＱ３及びＱ１（第１のトランジスタ回路）は、２つの個別の半導体素子であっても、ハイブリッド化された単一の半導体素子であってもよい。さらに、抵抗Ｒ３をハイブリッドの中に含めてもよい。同様に、パワートランジスタを構成するダーリントン接続のトランジスタＱ４及びＱ２（第２のトランジスタ回路）についても、２つの個別の半導体素子であっても、ハイブリッド化された単一の半導体素子であってもよい。さらに、抵抗Ｒ５をハイブリッドの中に含めてもよい。
【００５６】
以上のように、上記実施形態１における増幅回路である電力増幅回路１は、ダーリントン接続されたトランジスタＱ３及びトランジスタＱ１によって第１のトランジスタ回路を構成し、ダーリントン接続されたトランジスタＱ４及びトランジスタＱ２によって第２のトランジスタ回路を構成する。第１及び第２のトランジスタ回路は、ほぼ同一の特性（パラメータ特性及び温度特性）を有する。この第１及び第２のトランジスタ回路を対称的に直列接続してＳＥＰＰ回路を構成する。トランジスタＱ５、トランジスタＱ６、抵抗Ｒ７乃至Ｒ１０は、このＳＥＰＰ回路にバイアス電圧を印加してＳＥＰＰ回路への入力信号が所定値以下の時においても、トランジスタＱ１及びトランジスタＱ２にアイドリング電流を流すバイアス回路を構成する。抵抗Ｒ３乃至Ｒ５は、トランジスタＱ１及びトランジスタＱ２にバイアス電流を流す役割を担うと共に、トランジスタＱ１及びトランジスタＱ２のベース電圧によってアイドリング電流の変動を検出してバイアス回路にフィードバックして、アイドリング電流を一定値に制御する検出回路を構成する。
【００５７】
したがって、上記実施形態１における電力増幅回路１によれば、ＳＥＰＰ回路を構成する第１のトランジスタ回路及び第２のトランジスタ回路のベース電圧を検出することで、ＳＥＰＰ回路のアイドリング電流の変動を検出し、バイアス回路にフィードバックしてアイドリング電流を一定値に制御する検出回路を備えたことにより、熱結合によってＳＥＰＰ回路の温度上昇の熱が放熱器を介してバイアス回路に伝わるまでに熱伝導のタイムラグがある場合でも、迅速な電子的フィードバックによって、アイドリング電流を一定の値に維持することにより、熱暴走の発生を未然に防止することができる。
【００５８】
さらに、第１及び第２のトランジスタ回路を流れるアイドリング電流の安定度が増すことで、最終段のトランジスタであるトランジスタＱ１及びＱ２のエミッタに接続される抵抗Ｒ１及びＲ２を０Ωに（削除）することにより、回路構成が簡単になり、装置の小型化及びコストの低減を図ることができる。
【００５９】
また、上記実施形態１における電力増幅回路１において、バイアス回路は、第１のトランジスタ回路に第１のバイアス電圧を印加する第１のバイアス回路、及び、第２のトランジスタ回路に第２のバイアス電圧を印加する第２のバイアス回路を有し、検出回路は、第１のトランジスタ回路のベース電圧によってアイドリング電流の変動を検出して第１のバイアス回路にフィードバックして第１のトランジスタ回路に流れるアイドリング電流を一定に制御するフィードバック回路（これを「第１の検出回路」と定義する）、及び、第２のトランジスタ回路のベース電圧によってアイドリング電流の変動を検出して第２のバイアス回路にフィードバックして第２のトランジスタ回路に流れるアイドリング電流を一定に制御するフィードバック回路（これを「第２の検出回路」と定義する）を有する。
【００６０】
したがって、プラス側の第１のトランジスタ回路とマイナス側の第２のトランジスタ回路との熱的条件が異なる場合でも、より厳密に温度補償を行うことができる。例えば、図２に示すように、第１のトランジスタ回路（トランジスタＱ１及びＱ３）と第１のバイアス回路のトランジスタＱ５とが放熱器Ｆ１に取り付けられ、第２のトランジスタ回路（トランジスタＱ２及びＱ４）と第２のバイアス回路のトランジスタＱ６とが放熱器Ｆ２に取り付けられている場合に、熱結合によって第１のトランジスタ回路の温度上昇の熱が放熱器Ｆ１を介して第１のバイアス回路のトランジスタＱ５に伝わるまで、及び、熱結合によって第２のトランジスタ回路の温度上昇の熱が放熱器Ｆ２を介して第２のバイアス回路のトランジスタＱ６に伝わるまでに、時間差及び温度差（すなわち、時間軸における温度上昇特性の差）がある場合でも、アイドリング電流を一定の値に維持することにより、熱暴走の発生を未然に防止することができる。
【００６１】
また、上記実施形態１における図１の電力増幅回路１において、第１の検出回路は、トランジスタＱ１にバイアス電流を流す役割を担う直列接続された抵抗Ｒ３及びＲ４で構成され、抵抗Ｒ３及びＲ４によって分圧されたトランジスタＱ１のベース電圧の分圧電圧を第１のバイアス回路にフィードバックする第１の経路（図１において、抵抗Ｒ３及びＲ４の交点と抵抗Ｒ８とを接続する信号線）を有する。同様に、第２の検出回路は、トランジスタＱ２にバイアス電流を流す役割を担う直列接続されたＲ５及びＲ６で構成され、Ｒ５及びＲ６によって分圧されたトランジスタＱ２のベース電圧の分圧電圧を第２のバイアス回路にフィードバックする第２の経路（図１において、抵抗Ｒ５及びＲ６の交点と抵抗Ｒ１０とを接続する信号線）を有する。
【００６２】
したがって、ＳＥＰＰ回路のトランジスタにバイアス電流を流す役割を担う直列接続された抵抗が、そのトランジスタのベース電圧を分圧してバイアス回路にフィードバックする役割を兼ね備えていることにより、回路構成が極めて簡単になり、装置の小型化及びコストの低減を図ることができる。
【００６３】
なお、第１及び第２のトランジスタ回路にバイアス電流を流す役割を担う直列接続された抵抗は、３つ以上の複数の抵抗素子で構成してもよい。この場合には、トランジスタのベース電圧の分圧比を細かく調整することが可能になるので、アイドリング電流をより正確に細かく制御することができる。
【００６４】
また、上記実施形態１における電力増幅回路１において、第１のバイアス回路は、第１のトランジスタ回路（トランジスタＱ１及びＱ３）の温度特性とほぼ同一の温度特性（−２ｍＶ／℃）を有する第１の半導体素子としてトランジスタＱ５を備えている。このトランジスタＱ５は、温度によって変動する第１のトランジスタ回路に流れるアイドリング電流が一定になるように第１のバイアス電圧を制御する制御手段を構成する。また、第２のバイアス回路は、第２のトランジスタ回路（トランジスタＱ２及びＱ４）の温度特性とほぼ同一の温度特性（−２ｍＶ／℃）を有する第２の半導体素子としてトランジスタＱ６を備えている。このトランジスタＱ６は、温度によって変動する第２のトランジスタ回路に流れるアイドリング電流が一定になるように第２のバイアス電圧を制御する制御手段を構成する。
【００６５】
したがって、ＳＥＰＰ回路の温度変化によってアイドリング電流が変動した場合には、ＳＥＰＰ回路を構成するパワートランジスタのベース電圧を検出して電子的にバイアス回路にフィードバックする迅速な電子的フィードバックと、パワートランジスタの温度特性とほぼ同一の温度特性を有するバイアス回路のトランジスタの熱的フィードバックとによって、アイドリング電流の制御を確実に行うことができる。
【００６６】
また、この場合において、図２に示したように、第１のトランジスタ回路（トランジスタＱ１及びＱ３）及び第１のバイアス回路の第１の半導体素子（トランジスタＱ５）は第１の放熱器（放熱器Ｆ１）に取り付けられて熱結合を実現し、第２のトランジスタ回路（トランジスタＱ２及びＱ４）及び第２のバイアス回路の第２の半導体素子（トランジスタＱ６）は第２の放熱器（放熱器Ｆ２）に取り付けられて熱結合を実現する。
【００６７】
したがって、ＳＥＰＰ回路の温度変化によってアイドリング電流が変動した場合には、ＳＥＰＰ回路を構成するパワートランジスタのベース電圧を検出して電子的にバイアス回路にフィードバックする迅速な電子的フィードバック、パワートランジスタの温度特性とほぼ同一の温度特性を有するバイアス回路のトランジスタの熱的フィードバック、並びに、パワートランジスタ及びバイアス回路の半導体素子の熱結合のフィードバックによって、アイドリング電流の制御をよりいっそう確実に行うことができる。
【００６８】
（実施形態２）
次に、本発明の増幅回路の実施形態２について、図４を参照して説明する。
図４は、実施形態２における電力増幅回路３の回路図である。
まず、図４の電力増幅回路３の回路構成について説明するが、図１に示した実施形態１における電力増幅回路１と同じ電子部品の構成については、同一の符号で表して重複する説明は省略する。
【００６９】
図１のＳＥＰＰ回路は、２段のダーリントン接続によって構成されていたが、図４のＳＥＰＰ回路は、３段のダーリントン接続によって構成されている。すなわち、図４のＳＥＰＰ回路には、図１のＳＥＰＰ回路にトランジスタＱ７及びＱ８、抵抗Ｒ１２及びＲ１３が追加された構成になっている。トランジスタＱ７とトランジスタＱ８とはほぼ同一の特性（パラメータ特性及び温度特性）を有する。
【００７０】
すなわち、電力増幅回路３は、３段にダーリントン接続されたＮＰＮトランジスタＱ７、Ｑ３及びＱ１からなる第１のトランジスタ回路と、３段にダーリントン接続されたＰＮＰトランジスタＱ８、Ｑ４及びＱ２からなる第２のトランジスタ回路とを、対称的に直列接続してＳＥＰＰ回路を構成している。
【００７１】
実施形態１の図１においては、第１のバイアス回路のトランジスタＱ５のエミッタが直接に第１のトランジスタ回路を構成するトランジスタＱ３のベースに接続されていた。また、第２のバイアス回路のトランジスタＱ６のエミッタが直接に第２のトランジスタ回路を構成するトランジスタＱ４のベースに接続されていた。しかし、この実施形態２においては、図４に示すように、第１のバイアス回路のトランジスタＱ５のエミッタがダイオードＤ１のカソードに接続され、ダイオードＤ１のアノードが第１のトランジスタ回路を構成するトランジスタＱ７のベースに接続されている。また、第２のバイアス回路のトランジスタＱ６のエミッタがダイオードＤ２のアノードに接続され、ダイオードＤ２のカソードが第２のトランジスタ回路を構成するトランジスタＱ８のベースに接続されている。
【００７２】
この場合において、トランジスタＱ７及びＱ８、ダイオードＤ１及びＤ２は、トランジスタＱ１乃至Ｑ６とほぼ同一の温度特性、すなわち、−２ｍＶ／℃程度の負の温度特性を有する。
【００７３】
また、トランジスタＱ１及びＱ２のエミッタに接続されている抵抗Ｒ１及びＲ２は、実施形態１の場合と同様、共に０Ωとする。トランジスタＱ１及びＱ２にバイアス電流を流すための抵抗Ｒ３乃至Ｒ６はすべて２００Ωになっている。バイアス回路の抵抗Ｒ７及びＲ９は４．７ｋΩ、抵抗Ｒ８及びＲ１０は１．２ｋΩになっている。ただし、これらの抵抗値は、各トランジスタのベース・エミッタ間の順方向の電圧のばらつきを考慮して調整可能な構成になっている。
【００７４】
次に、図４の電力増幅回路３の動作について説明する。
図４において、第１のトランジスタ回路（トランジスタＱ７、Ｑ３及びＱ１）に印加されるバイアス電圧（第１のバイアス電圧）をＶｂｉａｓ１とする。また、第２のトランジスタ回路（トランジスタＱ８、Ｑ４及びＱ２）に印加されるバイアス電圧（第２のバイアス電圧）をＶｂｉａｓ２とする。
【００７５】
抵抗Ｒ３及びＲ４の交点の電圧をＶａとすると、電圧Ｖａは、トランジスタＱ１のベース・エミッタ間の電圧ＶＢＥ１、すなわち、トランジスタＱ１の出力点から見たトランジスタＱ１のベース電圧を抵抗Ｒ３の抵抗値及び抵抗Ｒ４の抵抗値の比率で分圧したものとなる。その分圧比をαとする。すなわち、抵抗Ｒ３及びＲ４の交点の電圧Ｖａは、トランジスタＱ１のベース電圧を分圧比αで分圧した検出電圧であり、第１のバイアス回路にフィードバックされる。
【００７６】
また、抵抗Ｒ５及びＲ６の交点の電圧をＶｂとすると、電圧Ｖｂは、トランジスタＱ２のベース・エミッタ間の電圧ＶＢＥ２、すなわち、トランジスタＱ２の出力点から見たトランジスタＱ２のベース電圧を抵抗Ｒ５の抵抗値及び抵抗Ｒ６の抵抗値の比率で分圧したものとなる。この場合において、Ｒ３＝Ｒ５＝２００Ω、Ｒ４＝Ｒ６＝２００Ωであるので、その分圧比もαである。すなわち、抵抗Ｒ５及びＲ６の交点の電圧Ｖｂは、トランジスタＱ２のベース電圧を分圧比αで分圧した検出電圧であり、第２のバイアス回路にフィードバックされる。
【００７７】
したがって、検出電圧Ｖａ及びＶｂは、下記の式で表される。
Ｖａ＝｛Ｒ４／（Ｒ３＋Ｒ４）｝×ＶＢＥ１＝αＶＢＥ１
Ｖｂ＝｛Ｒ６／（Ｒ５＋Ｒ６）｝×ＶＢＥ２＝αＶＢＥ２
Ｒ８を流れる電流ｉ１及びＲ１０を流れる電流ｉ３は、
ｉ１＝（ＶＢＥ５＋ＶＤ１）／Ｒ７
ｉ３＝（ＶＢＥ６＋ＶＤ２）／Ｒ９
であるので、
Ｖｂｉａｓ１＝
ＶＢＥ５＋ＶＤ１＋｛（ＶＢＥ５＋ＶＤ１）／Ｒ７｝×Ｒ８＋αＶＢＥ１
＝ＶＢＥ５×（１＋Ｒ８／Ｒ７）＋ＶＤ１×（１＋Ｒ８／Ｒ７）＋αＶＢＥ１・・・・（３）
Ｖｂｉａｓ２＝
ＶＢＥ６＋ＶＤ２＋｛（ＶＢＥ６＋ＶＤ２）／Ｒ９｝×Ｒ１０＋αＶＢＥ２
＝ＶＢＥ６×（１＋Ｒ１０／Ｒ９）＋ＶＤ２×（１＋Ｒ１０／Ｒ９）＋αＶＢＥ２・・（４）
となる。
【００７８】
トランジスタＱ７、Ｑ８のベース・エミッタ間の順方向の電圧をそれぞれＶＢＥ７、ＶＢＥ８とする。この場合において、ＶＢＥ１乃至ＶＢＥ８はほぼ同一の電圧であるので、
ＶＢＥ１＝ＶＢＥ２＝ＶＢＥ５＝ＶＢＥ６＝ＶＢＥ
となる。さらに、Ｄ１及びＤ２の順方向電圧ＶＤ１及びＶＤ２もＶＤＥとほぼ同一の電圧であるので、これらを式（３）及び（４）に代入すると、
Ｖｂｉａｓ１＝２ＶＢＥ×（１＋Ｒ８／Ｒ７）＋αＶＢＥ
Ｖｂｉａｓ２＝２ＶＢＥ×（１＋Ｒ１０／Ｒ９）＋αＶＢＥ
となる。
【００７９】
さらに、ＶＢＥ７＝ＶＢＥ３＝ＶＢＥ１＝ＶＢＥ８＝ＶＢＥ４＝ＶＢＥ２＝ＶＢＥ
であるので、ダーリントン接続された第１及び第２のトランジスタ回路にアイドリング電流を流すためには、
Ｖｂｉａｓ１＝３ＶＢＥ
Ｖｂｉａｓ２＝３ＶＢＥ
となる。したがって、３段にダーリントン接続された第１及び第２のトランジスタ回路からなるＳＥＰＰ回路にアイドリング電流を流すためには、
【００８０】
６ＶＢＥ＝２ＶＢＥ×（１＋Ｒ８／Ｒ７）＋αＶＢＥ
＋２ＶＢＥ×（１＋Ｒ１０／Ｒ９）＋αＶＢＥ
となる。したがって、トランジスタＱ１及びＱ２にアイドリング電流を流すために必要なバイアス電圧は、下記の関係を満たすことが条件となる。
Ｒ８／Ｒ７＝（１−α）／２
Ｒ１０／Ｒ９＝（１−α）／２
【００８１】
以上のように、上記実施形態２における増幅回路である電力増幅回路１は、３段にダーリントン接続されたトランジスタＱ７、トランジスタＱ３及びトランジスタＱ１によって第１のトランジスタ回路を構成し、３段にダーリントン接続されたトランジスタＱ８、トランジスタＱ４及びトランジスタＱ２によって第２のトランジスタ回路を構成する。第１及び第２のトランジスタ回路は、ほぼ同一の特性（パラメータ特性及び温度特性）を有する。この第１及び第２のトランジスタ回路を対称的に直列接続してＳＥＰＰ回路を構成する。トランジスタＱ５、トランジスタＱ６、ダイオードＤ１及びＤ２、抵抗Ｒ７乃至Ｒ１０は、このＳＥＰＰ回路にバイアス電圧を印加してＳＥＰＰ回路への入力信号が所定値（±０．６ｖ）以下の時においても、トランジスタＱ１及びトランジスタＱ２にアイドリング電流を流すバイアス回路を構成する。抵抗Ｒ３乃至Ｒ５は、トランジスタＱ１及びトランジスタＱ２にバイアス電流を流す役割を担うと共に、トランジスタＱ１及びトランジスタＱ２のベース電圧によってアイドリング電流の変動を検出してバイアス回路にフィードバックして、アイドリング電流を一定値に制御する検出回路を構成する。
【００８２】
したがって、上記実施形態２における電力増幅回路３によれば、上記実施形態１における電力増幅回路１と同様の効果が得られる。
【００８３】
上記実施形態２においては、第１のバイアス回路に−２ｍＶ／℃程度の温度特性を有する第１の半導体素子としてダイオードＤ１を組み込み、第２のバイアス回路に−２ｍＶ／℃程度の温度特性を有する第２の半導体素子としてダイオードＤ２を組み込んで、３段のダーリントン接続で構成された第１及び第２のトランジスタ回路にアイドリング電流を流すようにした。他の実施形態として、４段以上のダーリントン接続によって構成された第１及び第２のトランジスタ回路にアイドリング電流を流す場合には、同じく−２ｍＶ／℃程度の温度特性を有する複数のダイオードを直列接続すればよい。
【００８４】
このような他の実施形態の電力増幅回路においては、ＳＥＰＰ回路を構成する第１のトランジスタ回路及び第２のトランジスタ回路のそれぞれは、複数段のダーリントン接続によって構成され、検出回路は、最終段のトランジスタのベース電圧によってアイドリング電流の変動を検出してバイアス回路にフィードバックしてアイドリング電流を一定値に制御するように構成する。この場合にも、上記実施形態１及び実施形態２と同様の効果が得られることは明らかである。
【００８５】
この場合において、バイアス回路は、複数段のダーリントン接続によって構成された第１のトランジスタ回路における初段のトランジスタに第１のバイアス電圧を印加する第１のバイアス回路、及び、複数段のダーリントン接続によって構成された第２のトランジスタ回路の初段のトランジスタに第２のバイアス電圧を印加する第２のバイアス回路を有し、検出回路は、第１のバイアス回路の最終段のトランジスタのベース電圧によってアイドリング電流の変動を検出して第１のバイアス回路にフィードバックして第１のトランジスタ回路に流れるアイドリング電流を一定に制御する第１の検出回路、及び、第２のトランジスタ回路の最終段のトランジスタのベース電圧によってアイドリング電流の変動を検出して第２のバイアス回路にフィードバックして第２のトランジスタ回路に流れるアイドリング電流を一定に制御する第２の検出回路を有するように構成する。
【００８６】
なお、上記実施形態２及び他の実施形態において使用するダイオードは、トランジスタのベース・コレクタ間を短絡することによっても代用することができる。したがって、第１及び第２のバイアス回路に組み込む第１及び第２の半導体素子はトランジスタ素子でもよい。あるいは、トランジスタ素子及びダイオード素子の双方を組み合わせて使用してもよい。
【００８７】
以上、上記実施形態１、実施形態２及び他の実施形態を例にとって本発明について説明したが、本発明は上記実施形態に限定されるものではない。特許請求の範囲に記載された本発明の要旨の範囲内において、当業者によって容易に想到される種々の変形や変更が可能である。
【符号の説明】
【００８８】
１、３ 電力増幅回路
２ 電力増幅回路の一部
Ｉ１ 電流源
Ｑ１〜Ｑ８ トランジスタ
Ｄ１、Ｄ２ ダイオード
Ｒ１〜Ｒ１３ 抵抗
Ｃ１、Ｃ２ コンデンサ
Ｘ１ 電圧増幅器
Ｖ１ 信号源
＋Ｂ プラス電源
−Ｂ マイナス電源
【技術分野】
【０００１】
本発明は、増幅回路に関し、特に、入力信号を増幅して出力する電力増幅回路を構成する増幅回路に関するものである。
【背景技術】
【０００２】
音響信号を電力増幅してスピーカやヘッドホンに供給するトランジスタ増幅回路として、シングルエンデッド・プッシュプル（ＳＥＰＰ：Single-Ended Push-Pull）回路が広く知られている。ＳＥＰＰ回路は、特性が揃ったＮＰＮトランジスタとＰＮＰトランジスタからなるトランジスタ対を直列に接続してＢ級の信号増幅を行うものである。ＳＥＰＰ回路においては、入力信号が正のサイクルではＮＰＮトランジスタがオンになって増幅信号を出力し、入力信号が負のサイクルではＰＮＰトランジスタがオンになって増幅信号を出力する。ＳＥＰＰ回路によれば、大きな出力電流が得られる上、出力トランスを要することなくスピーカやヘッドホン等の負荷に接続できるという利点がある。
【０００３】
一般に、トランジスタのベース・エミッタ間の順方向電圧は約０．６ｖであるので、ＳＥＰＰ回路をゼロバイアスで駆動すると、ＳＥＰＰ回路への入力信号の電圧が所定値（±０．６ｖ）以下のときには２つのトランジスタが共にオフ状態になってしまう。このため、ＳＥＰＰ回路の出力信号に歪みが発生する。これをクロスオーバー歪みという。クロスオーバー歪みを解消するために、２つのトランジスタのベースにバイアス電圧を印加して、ＡＢ級の信号増幅により入力が所定値以下の時でもコレクタ電流（これを「アイドリング電流」という）を流す構成が知られている。
【０００４】
ところで、トランジスタのベース・エミッタ間の順方向電圧は、トランジスタ自体の発熱や周囲温度の影響を受けて変化する。具体的には、温度が１℃上昇すると−２ｍＶ程度の負の温度特性を有する。このため、同様の負の温度特性を有するトランジスタやダイオードを用いた温度補償回路を付加したＳＥＰＰ回路が採用されている。
【０００５】
図５は、下記の特許文献１、２に記載されたトランジスタを用いてＳＥＰＰ回路の温度補償を行う従来の一般的な電力増幅回路４の回路図である。図５において、電圧増幅器Ｘ１０１は、オペアンプ等の一般的な増幅回路であり、信号源Ｖ１０１からコンデンサＣ１０１を介して入力される信号、例えば、音響信号を増幅して出力部から出力する。この増幅された音響信号が電力増幅回路４に入力されて増幅される。
【０００６】
電力増幅回路４において、ＳＥＰＰ回路は、ダーリントン接続のエミッタフォロア回路を構成している。ＳＥＰＰ回路における最終段のＮＰＮトランジスタＱ１０１及びＰＮＰトランジスタＱ１０２は、それぞれのエミッタに接続された抵抗Ｒ１０１及びＲ１０２を介して接続されている。また、ＮＰＮトランジスタＱ１０３及びＰＮＰトランジスタＱ１０４は、それぞれのエミッタに接続された抵抗Ｒ１０３及びＲ１０４を介して接続されている。さらに、トランジスタＱ１０１のベースがトランジスタＱ１０３のエミッタに接続されている。トランジスタＱ１０１のコレクタがトランジスタＱ１０３のコレクタ及びプラス電源＋Bに接続されて、同様に、トランジスタＱ１０２のベースがトランジスタＱ１０４のエミッタに接続され、トランジスタＱ１０２のコレクタがトランジスタＱ１０４のコレクタ及びマイナス電源−Bに接続されている。ＳＥＰＰ回路の出力、すなわち、抵抗Ｒ１０１と抵抗Ｒ１０２との交点、及び、抵抗Ｒ１０３と抵抗Ｒ１０４との交点は、スピーカ等の負荷抵抗Ｒ１０７に接続されている。
【０００７】
トランジスタＱ１０５、抵抗Ｒ１０５、抵抗Ｒ１０６、及び電流源Ｉ１０１は、ＳＥＰＰ回路にバイアス電圧を印加するバイアス回路である。トランジスタＱ１０５のコレクタ及びエミッタは、それぞれトランジスタＱ１０３のベース及びトランジスタＱ１０４のベースに接続されている。抵抗Ｒ１０５の一端はトランジスタＱ１０５のコレクタ及び電流源Ｉ１０１に接続され、他端はトランジスタＱ１０５のベース及び抵抗Ｒ１０６の一端に接続されている。抵抗Ｒ１０６の他端はトランジスタＱ１０４のベース及び電圧増幅器Ｘ１０１の出力部に接続されている。なお、各トランジスタＱ１０１乃至Ｑ１０５は、放熱器（図示せず）に取り付けられて熱結合されている。
【０００８】
次に、図５の回路の動作について説明する。いま、抵抗Ｒ１０５及び抵抗Ｒ１０６を流れる直流電流をｉ１０１、トランジスタＱ１０５のベース・エミッタ間の順方向電圧をＶＢＥ１０５、トランジスタＱ１０３及びＱ１０４のベース・ベース間のバイアス電圧をＶｂｉａｓとすると、
ｉ１０１＝ＶＢＥ１０５／Ｒ１０６
Ｖｂｉａｓ＝ｉ１０１×（Ｒ１０５＋Ｒ１０６）
の関係が成立する。したがって、
Ｖｂｉａｓ＝ＶＢＥ１０５×｛（Ｒ１０５＋Ｒ１０６）／Ｒ１０６）｝
となる。
【０００９】
一般に、トランジスタのベース・エミッタ間の順方向電圧はほぼ等しい値（０．６Ｖ）になっているので、トランジスタＱ１０１乃至Ｑ１０５のベース・エミッタ間の順方向電圧をＶＢＥとすると、ダーリントン接続のトランジスタＱ１０１乃至Ｑ１０４で構成されたＳＥＰＰ回路のベース・エミッタ間の順方向電圧は４ＶＢＥ（２．４Ｖ）である。したがって、ＳＥＰＰ回路への入力信号が所定値（±０．６ｖ）以下の時ときにもＳＥＰＰ回路に一定のアイドリング電流を流すためには、
Ｖｂｉａｓ＝ＶＢＥ×｛（Ｒ１０５＋Ｒ１０６）／Ｒ１０６）｝＝４ＶＢＥ
の関係を満たすことが必要である。したがって、
（Ｒ１０５＋Ｒ１０６）／Ｒ１０６＝４
から導かれる抵抗Ｒ１０５及びＲ１０６の比率は、
Ｒ１０５：Ｒ１０６＝３：１
となる。例えば、Ｒ１０５＝３ｋΩ、Ｒ１０６＝１ｋΩに設定する。
【００１０】
さらに、Ｒ１０５又はＲ１０６の値を微調整することにより、トランジスタＱ１０１及びＱ１０２間に適切なアイドリング電流（例えば、数１０ｍＡ）を流して、スピーカ等の負荷抵抗Ｒ１０７に供給される出力波形の０Ｖ近傍にクロスオーバー歪みが発生するのを防止している。
【００１１】
また、ＳＥＰＰ回路を構成するトランジスタＱ１０１乃至Ｑ１０４のベース・エミッタ間の順方向電圧ＶＢＥは、−２ｍＶ/℃の負の温度特性を持っているので、バイアス電圧が一定のままであると、トランジスタＱ１０１及びＱ１０２の発熱でアイドリング電流が増加し、さらにトランジスタＱ１０１及びＱ１０２の発熱が上昇するという悪循環のために、熱暴走が発生してトランジスタＱ１０１及びＱ１０２が破壊するおそれがある。これを防止するために、上記したように、トランジスタＱ１０５をトランジスタＱ１０１乃至Ｑ１０４と熱結合することにより、アイドリング電流の温度補償を行っている。すなわち、放熱器を介した熱結合によってトランジスタＱ１０５の温度が上昇すると、トランジスタＱ１０５のベース・エミッタ間の順方向電圧ＶＢＥの負の温度特性（−２ｍＶ/℃）によって、バイアス電圧Ｖｂｉａｓが下がる。その結果、アイドリング電流が減少することを利用して、熱暴走の発生を抑制する試みが行われている。
【００１２】
さらに、下記の特許文献２には、ダイオードを用いてＳＥＰＰ回路の温度補償を行う電力増幅回路が開示されている。この特許文献の電力増幅回路によれば、ＰＮ接合型のダイオードや直列接続されたショットキーバリア型のダイオードの順方向電圧の負の温度特性を利用して、ＳＥＰＰ回路の温度補償を行っている。すなわち、放熱器を介した熱結合によってダイオードの温度が上昇すると、図４に示した従来の電力増幅回路と同じ原理により、バイアス電圧が低下する。その結果、アイドリング電流が減少することを利用して、熱暴走の発生を抑制する試みが行われている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−６４３３７号公報
【特許文献２】特開平０９−１３０１５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、図５に示した増幅回路、特許文献１に開示された増幅回路、その他の従来の増幅回路における熱暴走の発生を抑制する試みは、放熱器を介した熱結合のみに依存してＳＥＰＰ回路の温度補償を行っているので、ＳＥＰＰ回路の温度上昇の熱が放熱器を介してバイアス回路に伝わるまでに時間がかかる。この熱伝導のタイムラグのために、バイアス電圧が低下してアイドリング電流を一定の値に維持するまでの過渡期において、熱暴走が発生するおそれがある。
【００１５】
本発明は、上記実情に鑑みてなされたものであり、ＳＥＰＰ回路の温度上昇の熱が放熱器を介してバイアス回路に伝わるまでの熱結合によるタイムラグを解消して、熱暴走の発生を未然に防止できる増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明の増幅回路は、トランジスタ素子を有して構成される第１のトランジスタ回路と、前記トランジスタ素子とは逆極性のトランジスタ素子を有して構成される第２のトランジスタ回路と、が直列接続されると共に、両端が電源に接続されたシングルエンデッド・プッシュプル回路と、前記第１のトランジスタ回路にバイアス電圧を印加する第１のバイアス回路と、前記第２のトランジスタ回路にバイアス電圧を印加する第２のバイアス回路と、前記第１のトランジスタ回路のベース電圧を検出して前記第１のバイアス回路にフィードバックする第１の検出回路と、前記第２のトランジスタ回路のベース電圧を検出して前記第２のバイアス回路にフィードバックする第２の検出回路と、を備えたことを特徴とする。
【００１７】
前記第１の検出回路は、前記第１のトランジスタ回路のベースとエミッタ間に直列接続された複数の抵抗素子で構成され、前記複数の抵抗素子によって分圧された前記第１のトランジスタ回路のベース電圧の分圧電圧を前記第１のバイアス回路にフィードバックし、前記第２の検出回路は、前記第２のトランジスタ回路のベースとエミッタ間に直列接続された複数の抵抗素子で構成され、前記複数の抵抗素子によって分圧された前記第２のトランジスタ回路のベース電圧の分圧電圧を前記第２のバイアス回路にフィードバックする構成にしてもよい。
【００１８】
前記第１のバイアス回路は、前記第１のトランジスタ回路を構成するトランジスタ素子の温度特性と同一の温度特性を有する第１の半導体素子を備え、前記第２のバイアス回路は、前記第２のトランジスタ回路のトランジスタ素子の温度特性と同一の温度特性を有する第２の半導体素子を備えるような構成にしてもよい。
【００１９】
前記第１のトランジスタ回路及び前記第２のトランジスタ回路は、それぞれ複数段のダーリントン接続によって構成され、前記第１のバイアス回路及び前記第２のバイアス回路は、それぞれ前記第１のトランジスタ回路及び前記第２のトランジスタ回路における初段のトランジスタにバイアス電圧を印加し、前記第１の検出回路及び前記第２の検出回路は、それぞれ前記第１のトランジスタ回路及び前記第２のトランジスタ回路の最終段のトランジスタのベース電圧を検出して前記第１のバイアス回路及び前記第２のバイアス回路にフィードバックする構成にしてもよい。
【００２０】
前記第１及び第２の半導体素子は、トランジスタ素子若しくはダイオード素子又はトランジスタ素子及びダイオード素子で構成してもよい。
【発明の効果】
【００２１】
本発明は、ＳＥＰＰ回路を構成する第１のトランジスタ回路及び第２のトランジスタ回路のベース電圧を検出してバイアス回路にフィードバックする検出回路を備えたことにより、ＳＥＰＰ回路の温度上昇の熱が放熱器を介してバイアス回路に伝わるまでの熱結合によるタイムラグを解消して、熱暴走の発生を未然に防止できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の増幅回路の実施形態１における電力増幅回路を説明する回路図である。
【図２】図１のトランジスタが取り付けられた放熱器を示す図である。
【図３】図１の電力増幅回路の動作を説明する図である。
【図４】本発明の増幅回路の実施形態２における電力増幅回路を説明する回路図である。
【図５】従来の増幅回路における電力増幅回路を説明する回路図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態に係る増幅回路を、図面を参照して説明する。
【００２４】
（実施形態１）
以下の実施形態１及び２において、電力増幅回路は本発明の増幅回路を示すものである。
図１は、本発明の増幅回路の実施形態１における電力増幅回路１の回路図である。図１における電力増幅回路１は、コンデンサＣ１及びＣ２、オペアンプ等の電圧増幅器Ｘ１、電流源Ｉ１、ＮＰＮトランジスタＱ１、Ｑ３、Ｑ６、ＰＮＰトランジスタＱ２、Ｑ４、Ｑ５、抵抗Ｒ１乃至Ｒ１１で構成されている。また、この電力増幅回路には、電圧値が同一で逆極性のプラス電源＋Ｂ及びマイナス電源−Ｂが供給されている。この電力増幅回路１には、信号源Ｖ１から音響信号等の入力信号ｉｎが、例えば１０μＦのコンデンサＣ１を介して供給され、電力増幅された出力信号ｏｕｔがスピーカやヘッドホン等の負荷（図ではＲ１１）に供給される。
【００２５】
まず、図１の電力増幅回路１の回路構成について説明する。
ＮＰＮトランジスタＱ１及びＱ３は、ダーリントン接続されてエミッタフォロア回路を構成している。すなわち、初段のＮＰＮトランジスタＱ３のエミッタが最終段のＮＰＮトランジスタＱ１のベースに接続され、ＮＰＮトランジスタＱ１及びＱ３のコレクタが共にプラス電源＋Ｂに接続されている。したがって、このエミッタフォロア回路の電流増幅率は、ＮＰＮトランジスタＱ３の電流増幅率とＮＰＮトランジスタＱ１の電流増幅率の積となり、大電流を出力可能なパワートランジスタを構成する。
【００２６】
同様に、ＰＮＰトランジスタＱ２及びＱ４も、ダーリントン接続されてエミッタフォロア回路を構成している。すなわち、初段のＰＮＰトランジスタＱ４のエミッタが最終段のＮＰＮトランジスタＱ２のベースに接続され、ＰＮＰトランジスタＱ２及びＱ４のコレクタが共にマイナス電源−Ｂに接続されている。したがって、このエミッタフォロア回路の電流増幅率は、ＰＮＰトランジスタＱ４の電流増幅率とＮＰＮトランジスタＱ２の電流増幅率の積となり、大電流を出力可能なパワートランジスタを構成する。
【００２７】
最終段のＮＰＮトランジスタＱ１及びＰＮＰトランジスタＱ２は、パラメータや温度等に関してほぼ同一の特性を有する相補的（コンプリメンタリ）な半導体素子である。同様に、前段のＮＰＮトランジスタＱ２及びＰＮＰトランジスタＱ４も、パラメータや温度等に関してほぼ同一の特性を有する相補的な半導体素子である。トランジスタＱ１乃至Ｑ４のそれぞれのベース・エミッタ間の順方向電圧の温度特性は、−２ｍＶ/℃程度の負の温度特性になっている。
【００２８】
ＮＰＮトランジスタＱ１のエミッタは、直列接続された抵抗Ｒ１及びＲ２を介してＰＮＰトランジスタＱ２のエミッタに接続され、抵抗Ｒ１とＲ２との交点が出力点としてスピーカ等の負荷である抵抗Ｒ１１に接続されている。また、ＮＰＮトランジスタＱ１のベース及びＮＰＮトランジスタＱ３のエミッタは、直列接続された抵抗Ｒ３、Ｒ４、Ｒ６、Ｒ５を介して、ＰＮＰトランジスタＱ２のベース及びＰＮＰトランジスタＱ４のエミッタに接続されている。ＮＰＮトランジスタＱ１及びＱ３は、入力される音響信号が正の期間にオン状態となってその音響信号を増幅する。一方、ＰＮＰトランジスタＱ２及びＱ４は、入力される音響信号が負の期間にオン状態となってその音響信号を増幅する。
【００２９】
すなわち、ダーリントン接続されたＮＰＮトランジスタＱ１及びＱ３と、ダーリントン接続されたＰＮＰトランジスタＱ２及びＱ４とにより、ほぼ同一特性を有する逆極性（ＮＰＮ／ＰＮＰ）からなる一対のトランジスタを対称的に直列接続して構成されたシングルエンデッド・プッシュプル回路（ＳＥＰＰ回路）を構成し、抵抗Ｒ１乃至Ｒ５と共に、電力増幅回路の出力回路を構成している。なお、抵抗Ｒ１及びＲ２は０．１乃至０．５Ω程度の微小な抵抗値であるが、ここでは０Ωとすることができる。その理由については後述する。また、抵抗Ｒ３及びＲ５は１００Ω、抵抗Ｒ４及びＲ６は２００Ωの値になっている。
【００３０】
ここで、２つのＮＰＮトランジスタが２段にダーリントン接続されたトランジスタＱ１及びＱ３を「第１のトランジスタ回路」と定義し、２つのＰＮＰトランジスタが２段にダーリントン接続されたトランジスタＱ２及びＱ４を「第２のトランジスタ回路」と定義する。したがって、ほぼ同一特性を有する逆極性からなる第１のトランジスタ回路と第２のトランジスタ回路とを対称的に直列接続してＳＥＰＰ回路を構成している。ただし、ＳＥＰＰ回路を構成する第１及び第２のトランジスタ回路としては、ダーリントン接続されたものに限らない。ほぼ同一特性を有する単一のＮＰＮトランジスタを第１のトランジスタ回路とし、単一のＰＮＰトランジスタを第２のトランジスタ回路として、ＳＥＰＰ回路を構成してもよい。あるいは、後述する実施形態２で説明するように、３つのＮＰＮトランジスタを３段にダーリントン接続して第１のトランジスタ回路とし、３つのＰＮＰトランジスタを３段にダーリントン接続して第２のトランジスタ回路を構成してもよい。あるいはまた、４つ以上のトランジスタを複数段にダーリントン接続して第１のトランジスタ回路及び第２のトランジスタ回路を構成してもよい。
【００３１】
要するに、複数段にダーリントン接続したトランジスタであっても、電流増幅率及び入力インピーダンスが段数分の積で表される単一のトランジスタと等価である。したがって、実施形態１、実施形態２、及びこれらの変形例においては、特にことわらない限り、第１及び第２のトランジスタ回路のベースとエミッタ間は、複数段にダーリントン接続したトランジスタを単一のトランジスタとみなしたベースとエミッタ間を意味する。
【００３２】
図１において、ＰＮＰトランジスタＱ５のベースは、抵抗Ｒ７の一端、及び抵抗Ｒ８の一端に接続されている。抵抗Ｒ８の他端は、抵抗Ｒ３及びＲ４の交点に接続されている。トランジスタＱ５のエミッタは、トランジスタＱ３のベース、抵抗Ｒ７の他端、電流源Ｉ１、及びコンデンサＣ２に接続されている。トランジスタＱ５のコレクタは、抵抗Ｒ４と抵抗Ｒ６の交点、及びＮＰＮトランジスタＱ６のコレクタに接続されている。このトランジスタＱ５、抵抗７及びＲ８によって、ＳＥＰＰ回路のプラス側のトランジスタＱ１及びＱ３（第１のトランジスタ回路）にバイアス電圧を印可するバイアス回路（これを「第１のバイアス回路」と定義する）を構成する。
【００３３】
ＮＰＮトランジスタＱ６のベースは、抵抗Ｒ９の一端、及び抵抗Ｒ１０の一端に接続されている。抵抗Ｒ１０の他端は、抵抗Ｒ５及びＲ６の交点に接続されている。トランジスタＱ６のエミッタは、トランジスタＱ４のベース、抵抗Ｒ９の他端、及び電圧増幅器Ｘ１の出力に接続されている。トランジスタＱ６のコレクタは、上記したように、抵抗Ｒ４と抵抗Ｒ６の交点、及びトランジスタＱ５のコレクタに接続されている。このトランジスタＱ６、抵抗９及びＲ１０によって、ＳＥＰＰ回路のマイナス側のトランジスタＱ２及びＱ４（第２のトランジスタ回路）にバイアス電圧を印可するバイアス回路（これを「第２のバイアス回路」と定義する）を構成する。
【００３４】
ＳＥＰＰ回路において、直列接続された抵抗Ｒ３及びＲ４の両端の電圧は、トランジスタＱ１の出力点（ｏｕｔ）から見たトランジスタＱ１のベース電圧と等しくなる。抵抗Ｒ３及びＲ４は、トランジスタＱ３のバイアス電流を流す目的で用いられるが、トランジスタＱ１のベース電圧を検出する役割も担っている。抵抗Ｒ３の抵抗値と抵抗Ｒ４の抵抗値との比率によって分圧されたトランジスタＱ１のベース電圧は、トランジスタＱ１及びＱ３（第１のトランジスタ回路）にバイアス電圧を印可するバイアス回路（第１のバイアス回路）にフィードバックされる。
【００３５】
同様に、直列接続された抵抗Ｒ５及びＲ６の両端の電圧は、トランジスタＱ２の出力点から見たトランジスタＱ２のベース電圧と等しくなる。抵抗Ｒ５及びＲ６は、トランジスタＱ４のバイアス電流を流す目的で用いられるが、トランジスタＱ２のベース電圧を検出する役割も担っている。抵抗Ｒ５の抵抗値と抵抗Ｒ６の抵抗値との比率によって分圧されたトランジスタＱ２のベース電圧は、トランジスタＱ２及びＱ４（第２のトランジスタ回路）にバイアス電圧を印可するバイアス回路（第２のバイアス回路）にフィードバックされる。
【００３６】
トランジスタＱ５及びトランジスタＱ６は、パラメータや温度等に関してほぼ同一の特性を有する相補的な半導体素子である。トランジスタＱ５及びＱ６のそれぞれのベース・エミッタ間の順方向電圧の温度特性は、ＳＥＰＰ回路のトランジスタＱ１乃至Ｑ４と同じく、−２ｍＶ/℃程度の負の温度特性になっている。
【００３７】
すなわち、トランジスタＱ５、抵抗７及びＲ８からなるバイアス回路（第１のバイアス回路）と、トランジスタＱ６、抵抗９及びＲ１０からなるバイアス回路（第２のバイアス回路）とは、それぞれのトランジスタＱ５及びＱ６のコレクタの交点に対して対称的な一対のバイアス回路を構成している。コンデンサＣ２（例えば１０μＦ）は、バイアス回路を交流的にバイパスする働きをするもので、動作的には必ずしも必要ではない（図５の従来例の電力増幅回路４では使用されていない）。この実施形態１及び後述する実施形態２における増幅回路では、信号の高域成分の歪みを改善する目的で使用している。なお、図１の増幅回路において、抵抗Ｒ７及びＲ９は４．７ｋΩ、抵抗Ｒ８及びＲ１０は１．５ｋΩの値になっている。
【００３８】
図２は、ＳＥＰＰ回路のトランジスタ及びバイアス回路のトランジスタが取り付けられた放熱器を示す図である。図２（ａ）に示す放熱器Ｆ１には、ハイブリッド化されたトランジスタＱ１及びトランジスタＱ３と、トランジスタＱ５が取り付けられている。したがって、トランジスタＱ１及びトランジスタＱ３とトランジスタＱ５とは熱結合を実現し、トランジスタＱ１及びトランジスタＱ３において発生する熱が放熱器Ｆ１を介してトランジスタＱ５に伝わる。
【００３９】
また、図２（ｂ）に示す放熱器Ｆ２には、ハイブリッド化されたトランジスタＱ２及びトランジスタＱ４と、トランジスタＱ６が取り付けられている。したがって、トランジスタＱ２及びトランジスタＱ４とトランジスタＱ６とは熱結合を実現し、トランジスタＱ２及びトランジスタＱ４において発生する熱が放熱器Ｆ２を介してトランジスタＱ６に伝わる。
【００４０】
なお、放熱器の構成は、図２に示すものに限定されない。トランジスタＱ１及びトランジスタＱ３の熱変化特性（例えば、時間軸における発熱上昇特性）と、トランジスタＱ２及びトランジスタＱ４の熱変化特性とが、ほぼ同一である場合には、ハイブリッド化されたトランジスタＱ１及びトランジスタＱ３、ハイブリッド化されたトランジスタＱ２及びトランジスタＱ４、トランジスタＱ５及びトランジスタＱ６を同一の放熱器に取り付けるように構成してもよい。なお、トランジスタＱ１及びトランジスタＱ３と、トランジスタＱ２及びトランジスタＱ４とは、ハイブリッドでなくてもよい。それぞれ単体のトランジスタで構成して、それぞれを２つ又は同一の放熱器に取り付けるようにしてもよい。
【００４１】
次に、電力増幅回路１の動作について、図３を参照して説明する。図３は、図１におけるＳＥＰＰ回路のプラス側のトランジスタ（第１のトランジスタ回路）及び抵抗Ｒ１、Ｒ３、Ｒ４からなる出力回路と、第１のトランジスタ回路にバイアス電圧を印可するバイアス回路（第１のバイアス回路）とを示す電力増幅回路１の一部の回路図である。
【００４２】
図３において、抵抗Ｒ１を０Ω、トランジスタＱ１のベース・エミッタ間の順方向の電圧をＶＢＥ１、トランジスタＱ３のベース・エミッタ間の順方向の電圧をＶＢＥ３、トランジスタＱ５のベース・エミッタ間の順方向の電圧をＶＢＥ５、抵抗Ｒ７及びＲ８を流れる電流をｉ１、抵抗Ｒ３及びＲ４を流れる電流をｉ２、トランジスタＱ１のベースに印加されるプラス側のバイアス電圧をＶｂｉａｓ１（これを「第１のバイアス電圧」と定義する）とする。
【００４３】
抵抗Ｒ３及びＲ４の交点（ａ点とする）の電圧Ｖａは、トランジスタＱ１のベース・エミッタ間の電圧ＶＢＥ１（すなわち、トランジスタＱ１の出力点から見たトランジスタＱ１のベース電圧）を抵抗Ｒ３の抵抗値及び抵抗Ｒ４の抵抗値の比率で分圧したものとなる。その分圧比をα（αは、０＜α＜１の任意の値）とする。すなわち、抵抗Ｒ３及びＲ４の交点の電圧Ｖａは、トランジスタＱ１のベース電圧を分圧比αで分圧した検出電圧であり、第１のバイアス回路にフィードバックされる。
【００４４】
この検出電圧Ｖａは、下記の式で表される。
Ｖａ＝｛Ｒ４／（Ｒ３＋Ｒ４）｝×ＶＢＥ１＝αＶＢＥ１
また、抵抗Ｒ３を１００Ω、抵抗Ｒ４を２００Ω、抵抗Ｒ７を４．７ｋΩ、抵抗Ｒ８を１．５ｋΩとすると、ｉ１＜＜ｉ２となる。すなわち、検出電圧Ｖａから見たバイアス回路はハイインピーダンスとなり、検出電圧Ｖａの電圧値にほとんど影響を及ぼさない。
【００４５】
ｉ１＝ＶＢＥ５／Ｒ７
Ｖｂｉａｓ１＝ＶＢＥ５＋ｉ１×Ｒ８＋αＶＢＥ１
となるので、
Ｖｂｉａｓ１＝ＶＢＥ５＋（ＶＢＥ５／Ｒ７）×Ｒ８＋αＶＢＥ１
＝ＶＢＥ５×（１＋Ｒ８／Ｒ７）＋αＶＢＥ１・・・・・（１）
となる。
【００４６】
この場合において、ＶＢＥ１及びＶＢＥ５はほぼ同一の電圧であるので、
ＶＢＥ１＝ＶＢＥ５＝ＶＢＥ
を式（１）に代入すると、
Ｖｂｉａｓ１＝ＶＢＥ×（１＋Ｒ８／Ｒ７＋α）
となる。
【００４７】
いま、プラス側のバイアス電圧のみを考えると、ＳＥＰＰ回路への入力信号が所定値（±０．６ｖ）以下の時にトランジスタＱ１にアイドリング電流を流すために必要なバイアス電圧Ｖｂｉａｓ１は、ダーリントン接続されたトランジスタＱ３及びＱ１のベース・エミッタ間の電圧２ＶＢＥ（＝ＶＢＥ３＋ＶＢＥ１）である。したがって、
２ＶＢＥ＝ＶＢＥ×（１＋Ｒ８／Ｒ７＋α）
となり、その結果、トランジスタＱ１にアイドリング電流を流すために必要なバイアス電圧は、下記の関係を満たすことが条件となる。
Ｒ８／Ｒ７＝（１−α）
【００４８】
次に、図３を参考にして、ＳＥＰＰ回路のマイナス側のトランジスタ（第２のトランジスタ回路）及び抵抗Ｒ２、Ｒ５、Ｒ６からなる出力回路と、第２のトランジスタ回路にバイアス電圧を印可するトランジスタＱ６、抵抗Ｒ９及びＲ１０からなるバイアス回路（第２のバイアス回路）について説明する。
【００４９】
図１において、抵抗Ｒ２を０Ω、トランジスタＱ２のベース・エミッタ間の順方向の電圧をＶＢＥ２、トランジスタＱ６のベース・エミッタ間の順方向の電圧をＶＢＥ６、抵抗Ｒ９及びＲ１０を流れる電流をｉ３、抵抗Ｒ５及びＲ６を流れる電流をｉ４、トランジスタＱ２のベースに印加されるマイナス側のバイアス電圧をＶｂｉａｓ２（これを「第２のバイアス電圧」と定義する）とする。この場合において、抵抗Ｒ５を１００Ω、抵抗Ｒ６を２００Ω、抵抗Ｒ９を４．７ｋΩ、抵抗Ｒ１０を１．５ｋΩとすると、上記したＳＥＰＰ回路のプラス側の場合と同様に、ｉ３＜＜ｉ４となる。
【００５０】
トランジスタＱ４のベース及びトランジスタＱ３のベースに印可されるバイアス電圧、すなわち、ＳＥＰＰ回路に印加されるバイアス電圧Ｖｂｉａｓは、
Ｖｂｉａｓ＝Ｖｂｉａｓ１＋Ｖｂｉａｓ２
であるので、
Ｖｂｉａｓ＝ＶＢＥ５×（１＋Ｒ８／Ｒ７）＋αＶＢＥ１
＋ＶＢＥ６×（１＋Ｒ１０／Ｒ９）＋αＶＢＥ２・・・・（２）
で表される。この場合において、ＶＢＥ１、ＢＶＥ２、ＶＥ５、ＶＥ６はほぼ同一の電圧であるので、
ＶＢＥ１＝ＶＢＥ２＝ＶＢＥ５＝ＶＢＥ６＝ＶＢＥ
を式（２）に代入すると、
Ｖｂｉａｓ＝ＶＢＥ（２＋Ｒ８／Ｒ７＋Ｒ１０／Ｒ９＋２α）
となる。
【００５１】
ＳＥＰＰ回路への入力信号が所定値以下の時にトランジスタＱ１及びトランジスタＱ２にアイドリング電流を流すために必要なバイアス電圧Ｖｂｉａｓは、トランジスタＱ３及びＱ１のベース・エミッタ間の電圧２ＶＢＥと、トランジスタＱ４及びＱ２のベース・エミッタ間の電圧２ＶＢＥとの加算値の４ＶＥＢＥである。したがって、
４ＶＢＥ＝ＶＢＥ（２＋Ｒ８／Ｒ７＋Ｒ１０／Ｒ９＋２α）
となり、その結果、ＳＥＰＰ回路の最終段のパワートランジスタであるトランジスタＱ１及びトランジスタＱ２にアイドリング電流を流すために必要なバイアス電圧は、下記の関係を満たすことが条件となる。
Ｒ８／Ｒ７＝（１−α）、Ｒ１０／Ｒ９＝（１−α）
【００５２】
いま、Ｒ３及びＲ５が１００Ω、Ｒ４及びＲ６が２００Ωであるので、
α＝２００／（１００＋２００）＝２／３
である。したがって、トランジスタＱ１及びトランジスタＱ２にアイドリング電流を流すためには、
Ｒ８／Ｒ７＝Ｒ１０／Ｒ９＝１／３
の関係を満たせばよい。上記したように、抵抗Ｒ７及びＲ９を４．７ｋΩ、抵抗Ｒ８及びＲ１０を１．５ｋΩに設定すれば、この関係をほぼ満たすことになる。さらに、抵抗Ｒ７及びＲ８の比率、抵抗Ｒ９及びＲ１０の比率、又はαの値を微調整することで、トランジスタＱ１及びトランジスタＱ２に流れるアイドリング電流をより正確に制御することができる。
【００５３】
第１及び第２のトランジスタ回路を流れるアイドリング電流の安定度が増すことで、最終段のトランジスタであるトランジスタＱ１及びＱ２のエミッタに接続される抵抗Ｒ１及びＲ２を０Ωに（削除）することができる。なお、通常のパワーアンプでは最終段のトランジスタのエミッタ抵抗の抵抗値は、０．１乃至０．５Ω程度の微小値である。したがって、アイドリング電流による抵抗Ｒ１及びＲ２の電圧降下分をトランジスタＱ１及びＱ２のベース・エミッタ間の電圧ＶＢＥ１及びＶＥＢ２に加算して、Ｖｂｉａｓを算出する上記式（１）、式（２）に組み込むようにしてもよい。
【００５４】
トランジスタＱ３及びＱ１（第１のトランジスタ回路）及びトランジスタＱ４及びＱ２（第２のトランジスタ回路）は、図２に示したように、それぞれ個別の放熱器Ｆ１及び放熱器Ｆ２に取り付けられている。また、バイアス回路を構成するトランジスタＱ５及びＱ６は、それぞれ放熱器Ｆ１及びＦ２に取り付けられている。したがって、第１のトランジスタ回路とトランジスタＱ５とは、放熱器Ｆ１によって熱結合され、第２のトランジスタ回路とトランジスタＱ６とは、放熱器Ｆ２によって熱結合されている。
【００５５】
なお、パワートランジスタを構成するダーリントン接続のトランジスタＱ３及びＱ１（第１のトランジスタ回路）は、２つの個別の半導体素子であっても、ハイブリッド化された単一の半導体素子であってもよい。さらに、抵抗Ｒ３をハイブリッドの中に含めてもよい。同様に、パワートランジスタを構成するダーリントン接続のトランジスタＱ４及びＱ２（第２のトランジスタ回路）についても、２つの個別の半導体素子であっても、ハイブリッド化された単一の半導体素子であってもよい。さらに、抵抗Ｒ５をハイブリッドの中に含めてもよい。
【００５６】
以上のように、上記実施形態１における増幅回路である電力増幅回路１は、ダーリントン接続されたトランジスタＱ３及びトランジスタＱ１によって第１のトランジスタ回路を構成し、ダーリントン接続されたトランジスタＱ４及びトランジスタＱ２によって第２のトランジスタ回路を構成する。第１及び第２のトランジスタ回路は、ほぼ同一の特性（パラメータ特性及び温度特性）を有する。この第１及び第２のトランジスタ回路を対称的に直列接続してＳＥＰＰ回路を構成する。トランジスタＱ５、トランジスタＱ６、抵抗Ｒ７乃至Ｒ１０は、このＳＥＰＰ回路にバイアス電圧を印加してＳＥＰＰ回路への入力信号が所定値以下の時においても、トランジスタＱ１及びトランジスタＱ２にアイドリング電流を流すバイアス回路を構成する。抵抗Ｒ３乃至Ｒ５は、トランジスタＱ１及びトランジスタＱ２にバイアス電流を流す役割を担うと共に、トランジスタＱ１及びトランジスタＱ２のベース電圧によってアイドリング電流の変動を検出してバイアス回路にフィードバックして、アイドリング電流を一定値に制御する検出回路を構成する。
【００５７】
したがって、上記実施形態１における電力増幅回路１によれば、ＳＥＰＰ回路を構成する第１のトランジスタ回路及び第２のトランジスタ回路のベース電圧を検出することで、ＳＥＰＰ回路のアイドリング電流の変動を検出し、バイアス回路にフィードバックしてアイドリング電流を一定値に制御する検出回路を備えたことにより、熱結合によってＳＥＰＰ回路の温度上昇の熱が放熱器を介してバイアス回路に伝わるまでに熱伝導のタイムラグがある場合でも、迅速な電子的フィードバックによって、アイドリング電流を一定の値に維持することにより、熱暴走の発生を未然に防止することができる。
【００５８】
さらに、第１及び第２のトランジスタ回路を流れるアイドリング電流の安定度が増すことで、最終段のトランジスタであるトランジスタＱ１及びＱ２のエミッタに接続される抵抗Ｒ１及びＲ２を０Ωに（削除）することにより、回路構成が簡単になり、装置の小型化及びコストの低減を図ることができる。
【００５９】
また、上記実施形態１における電力増幅回路１において、バイアス回路は、第１のトランジスタ回路に第１のバイアス電圧を印加する第１のバイアス回路、及び、第２のトランジスタ回路に第２のバイアス電圧を印加する第２のバイアス回路を有し、検出回路は、第１のトランジスタ回路のベース電圧によってアイドリング電流の変動を検出して第１のバイアス回路にフィードバックして第１のトランジスタ回路に流れるアイドリング電流を一定に制御するフィードバック回路（これを「第１の検出回路」と定義する）、及び、第２のトランジスタ回路のベース電圧によってアイドリング電流の変動を検出して第２のバイアス回路にフィードバックして第２のトランジスタ回路に流れるアイドリング電流を一定に制御するフィードバック回路（これを「第２の検出回路」と定義する）を有する。
【００６０】
したがって、プラス側の第１のトランジスタ回路とマイナス側の第２のトランジスタ回路との熱的条件が異なる場合でも、より厳密に温度補償を行うことができる。例えば、図２に示すように、第１のトランジスタ回路（トランジスタＱ１及びＱ３）と第１のバイアス回路のトランジスタＱ５とが放熱器Ｆ１に取り付けられ、第２のトランジスタ回路（トランジスタＱ２及びＱ４）と第２のバイアス回路のトランジスタＱ６とが放熱器Ｆ２に取り付けられている場合に、熱結合によって第１のトランジスタ回路の温度上昇の熱が放熱器Ｆ１を介して第１のバイアス回路のトランジスタＱ５に伝わるまで、及び、熱結合によって第２のトランジスタ回路の温度上昇の熱が放熱器Ｆ２を介して第２のバイアス回路のトランジスタＱ６に伝わるまでに、時間差及び温度差（すなわち、時間軸における温度上昇特性の差）がある場合でも、アイドリング電流を一定の値に維持することにより、熱暴走の発生を未然に防止することができる。
【００６１】
また、上記実施形態１における図１の電力増幅回路１において、第１の検出回路は、トランジスタＱ１にバイアス電流を流す役割を担う直列接続された抵抗Ｒ３及びＲ４で構成され、抵抗Ｒ３及びＲ４によって分圧されたトランジスタＱ１のベース電圧の分圧電圧を第１のバイアス回路にフィードバックする第１の経路（図１において、抵抗Ｒ３及びＲ４の交点と抵抗Ｒ８とを接続する信号線）を有する。同様に、第２の検出回路は、トランジスタＱ２にバイアス電流を流す役割を担う直列接続されたＲ５及びＲ６で構成され、Ｒ５及びＲ６によって分圧されたトランジスタＱ２のベース電圧の分圧電圧を第２のバイアス回路にフィードバックする第２の経路（図１において、抵抗Ｒ５及びＲ６の交点と抵抗Ｒ１０とを接続する信号線）を有する。
【００６２】
したがって、ＳＥＰＰ回路のトランジスタにバイアス電流を流す役割を担う直列接続された抵抗が、そのトランジスタのベース電圧を分圧してバイアス回路にフィードバックする役割を兼ね備えていることにより、回路構成が極めて簡単になり、装置の小型化及びコストの低減を図ることができる。
【００６３】
なお、第１及び第２のトランジスタ回路にバイアス電流を流す役割を担う直列接続された抵抗は、３つ以上の複数の抵抗素子で構成してもよい。この場合には、トランジスタのベース電圧の分圧比を細かく調整することが可能になるので、アイドリング電流をより正確に細かく制御することができる。
【００６４】
また、上記実施形態１における電力増幅回路１において、第１のバイアス回路は、第１のトランジスタ回路（トランジスタＱ１及びＱ３）の温度特性とほぼ同一の温度特性（−２ｍＶ／℃）を有する第１の半導体素子としてトランジスタＱ５を備えている。このトランジスタＱ５は、温度によって変動する第１のトランジスタ回路に流れるアイドリング電流が一定になるように第１のバイアス電圧を制御する制御手段を構成する。また、第２のバイアス回路は、第２のトランジスタ回路（トランジスタＱ２及びＱ４）の温度特性とほぼ同一の温度特性（−２ｍＶ／℃）を有する第２の半導体素子としてトランジスタＱ６を備えている。このトランジスタＱ６は、温度によって変動する第２のトランジスタ回路に流れるアイドリング電流が一定になるように第２のバイアス電圧を制御する制御手段を構成する。
【００６５】
したがって、ＳＥＰＰ回路の温度変化によってアイドリング電流が変動した場合には、ＳＥＰＰ回路を構成するパワートランジスタのベース電圧を検出して電子的にバイアス回路にフィードバックする迅速な電子的フィードバックと、パワートランジスタの温度特性とほぼ同一の温度特性を有するバイアス回路のトランジスタの熱的フィードバックとによって、アイドリング電流の制御を確実に行うことができる。
【００６６】
また、この場合において、図２に示したように、第１のトランジスタ回路（トランジスタＱ１及びＱ３）及び第１のバイアス回路の第１の半導体素子（トランジスタＱ５）は第１の放熱器（放熱器Ｆ１）に取り付けられて熱結合を実現し、第２のトランジスタ回路（トランジスタＱ２及びＱ４）及び第２のバイアス回路の第２の半導体素子（トランジスタＱ６）は第２の放熱器（放熱器Ｆ２）に取り付けられて熱結合を実現する。
【００６７】
したがって、ＳＥＰＰ回路の温度変化によってアイドリング電流が変動した場合には、ＳＥＰＰ回路を構成するパワートランジスタのベース電圧を検出して電子的にバイアス回路にフィードバックする迅速な電子的フィードバック、パワートランジスタの温度特性とほぼ同一の温度特性を有するバイアス回路のトランジスタの熱的フィードバック、並びに、パワートランジスタ及びバイアス回路の半導体素子の熱結合のフィードバックによって、アイドリング電流の制御をよりいっそう確実に行うことができる。
【００６８】
（実施形態２）
次に、本発明の増幅回路の実施形態２について、図４を参照して説明する。
図４は、実施形態２における電力増幅回路３の回路図である。
まず、図４の電力増幅回路３の回路構成について説明するが、図１に示した実施形態１における電力増幅回路１と同じ電子部品の構成については、同一の符号で表して重複する説明は省略する。
【００６９】
図１のＳＥＰＰ回路は、２段のダーリントン接続によって構成されていたが、図４のＳＥＰＰ回路は、３段のダーリントン接続によって構成されている。すなわち、図４のＳＥＰＰ回路には、図１のＳＥＰＰ回路にトランジスタＱ７及びＱ８、抵抗Ｒ１２及びＲ１３が追加された構成になっている。トランジスタＱ７とトランジスタＱ８とはほぼ同一の特性（パラメータ特性及び温度特性）を有する。
【００７０】
すなわち、電力増幅回路３は、３段にダーリントン接続されたＮＰＮトランジスタＱ７、Ｑ３及びＱ１からなる第１のトランジスタ回路と、３段にダーリントン接続されたＰＮＰトランジスタＱ８、Ｑ４及びＱ２からなる第２のトランジスタ回路とを、対称的に直列接続してＳＥＰＰ回路を構成している。
【００７１】
実施形態１の図１においては、第１のバイアス回路のトランジスタＱ５のエミッタが直接に第１のトランジスタ回路を構成するトランジスタＱ３のベースに接続されていた。また、第２のバイアス回路のトランジスタＱ６のエミッタが直接に第２のトランジスタ回路を構成するトランジスタＱ４のベースに接続されていた。しかし、この実施形態２においては、図４に示すように、第１のバイアス回路のトランジスタＱ５のエミッタがダイオードＤ１のカソードに接続され、ダイオードＤ１のアノードが第１のトランジスタ回路を構成するトランジスタＱ７のベースに接続されている。また、第２のバイアス回路のトランジスタＱ６のエミッタがダイオードＤ２のアノードに接続され、ダイオードＤ２のカソードが第２のトランジスタ回路を構成するトランジスタＱ８のベースに接続されている。
【００７２】
この場合において、トランジスタＱ７及びＱ８、ダイオードＤ１及びＤ２は、トランジスタＱ１乃至Ｑ６とほぼ同一の温度特性、すなわち、−２ｍＶ／℃程度の負の温度特性を有する。
【００７３】
また、トランジスタＱ１及びＱ２のエミッタに接続されている抵抗Ｒ１及びＲ２は、実施形態１の場合と同様、共に０Ωとする。トランジスタＱ１及びＱ２にバイアス電流を流すための抵抗Ｒ３乃至Ｒ６はすべて２００Ωになっている。バイアス回路の抵抗Ｒ７及びＲ９は４．７ｋΩ、抵抗Ｒ８及びＲ１０は１．２ｋΩになっている。ただし、これらの抵抗値は、各トランジスタのベース・エミッタ間の順方向の電圧のばらつきを考慮して調整可能な構成になっている。
【００７４】
次に、図４の電力増幅回路３の動作について説明する。
図４において、第１のトランジスタ回路（トランジスタＱ７、Ｑ３及びＱ１）に印加されるバイアス電圧（第１のバイアス電圧）をＶｂｉａｓ１とする。また、第２のトランジスタ回路（トランジスタＱ８、Ｑ４及びＱ２）に印加されるバイアス電圧（第２のバイアス電圧）をＶｂｉａｓ２とする。
【００７５】
抵抗Ｒ３及びＲ４の交点の電圧をＶａとすると、電圧Ｖａは、トランジスタＱ１のベース・エミッタ間の電圧ＶＢＥ１、すなわち、トランジスタＱ１の出力点から見たトランジスタＱ１のベース電圧を抵抗Ｒ３の抵抗値及び抵抗Ｒ４の抵抗値の比率で分圧したものとなる。その分圧比をαとする。すなわち、抵抗Ｒ３及びＲ４の交点の電圧Ｖａは、トランジスタＱ１のベース電圧を分圧比αで分圧した検出電圧であり、第１のバイアス回路にフィードバックされる。
【００７６】
また、抵抗Ｒ５及びＲ６の交点の電圧をＶｂとすると、電圧Ｖｂは、トランジスタＱ２のベース・エミッタ間の電圧ＶＢＥ２、すなわち、トランジスタＱ２の出力点から見たトランジスタＱ２のベース電圧を抵抗Ｒ５の抵抗値及び抵抗Ｒ６の抵抗値の比率で分圧したものとなる。この場合において、Ｒ３＝Ｒ５＝２００Ω、Ｒ４＝Ｒ６＝２００Ωであるので、その分圧比もαである。すなわち、抵抗Ｒ５及びＲ６の交点の電圧Ｖｂは、トランジスタＱ２のベース電圧を分圧比αで分圧した検出電圧であり、第２のバイアス回路にフィードバックされる。
【００７７】
したがって、検出電圧Ｖａ及びＶｂは、下記の式で表される。
Ｖａ＝｛Ｒ４／（Ｒ３＋Ｒ４）｝×ＶＢＥ１＝αＶＢＥ１
Ｖｂ＝｛Ｒ６／（Ｒ５＋Ｒ６）｝×ＶＢＥ２＝αＶＢＥ２
Ｒ８を流れる電流ｉ１及びＲ１０を流れる電流ｉ３は、
ｉ１＝（ＶＢＥ５＋ＶＤ１）／Ｒ７
ｉ３＝（ＶＢＥ６＋ＶＤ２）／Ｒ９
であるので、
Ｖｂｉａｓ１＝
ＶＢＥ５＋ＶＤ１＋｛（ＶＢＥ５＋ＶＤ１）／Ｒ７｝×Ｒ８＋αＶＢＥ１
＝ＶＢＥ５×（１＋Ｒ８／Ｒ７）＋ＶＤ１×（１＋Ｒ８／Ｒ７）＋αＶＢＥ１・・・・（３）
Ｖｂｉａｓ２＝
ＶＢＥ６＋ＶＤ２＋｛（ＶＢＥ６＋ＶＤ２）／Ｒ９｝×Ｒ１０＋αＶＢＥ２
＝ＶＢＥ６×（１＋Ｒ１０／Ｒ９）＋ＶＤ２×（１＋Ｒ１０／Ｒ９）＋αＶＢＥ２・・（４）
となる。
【００７８】
トランジスタＱ７、Ｑ８のベース・エミッタ間の順方向の電圧をそれぞれＶＢＥ７、ＶＢＥ８とする。この場合において、ＶＢＥ１乃至ＶＢＥ８はほぼ同一の電圧であるので、
ＶＢＥ１＝ＶＢＥ２＝ＶＢＥ５＝ＶＢＥ６＝ＶＢＥ
となる。さらに、Ｄ１及びＤ２の順方向電圧ＶＤ１及びＶＤ２もＶＤＥとほぼ同一の電圧であるので、これらを式（３）及び（４）に代入すると、
Ｖｂｉａｓ１＝２ＶＢＥ×（１＋Ｒ８／Ｒ７）＋αＶＢＥ
Ｖｂｉａｓ２＝２ＶＢＥ×（１＋Ｒ１０／Ｒ９）＋αＶＢＥ
となる。
【００７９】
さらに、ＶＢＥ７＝ＶＢＥ３＝ＶＢＥ１＝ＶＢＥ８＝ＶＢＥ４＝ＶＢＥ２＝ＶＢＥ
であるので、ダーリントン接続された第１及び第２のトランジスタ回路にアイドリング電流を流すためには、
Ｖｂｉａｓ１＝３ＶＢＥ
Ｖｂｉａｓ２＝３ＶＢＥ
となる。したがって、３段にダーリントン接続された第１及び第２のトランジスタ回路からなるＳＥＰＰ回路にアイドリング電流を流すためには、
【００８０】
６ＶＢＥ＝２ＶＢＥ×（１＋Ｒ８／Ｒ７）＋αＶＢＥ
＋２ＶＢＥ×（１＋Ｒ１０／Ｒ９）＋αＶＢＥ
となる。したがって、トランジスタＱ１及びＱ２にアイドリング電流を流すために必要なバイアス電圧は、下記の関係を満たすことが条件となる。
Ｒ８／Ｒ７＝（１−α）／２
Ｒ１０／Ｒ９＝（１−α）／２
【００８１】
以上のように、上記実施形態２における増幅回路である電力増幅回路１は、３段にダーリントン接続されたトランジスタＱ７、トランジスタＱ３及びトランジスタＱ１によって第１のトランジスタ回路を構成し、３段にダーリントン接続されたトランジスタＱ８、トランジスタＱ４及びトランジスタＱ２によって第２のトランジスタ回路を構成する。第１及び第２のトランジスタ回路は、ほぼ同一の特性（パラメータ特性及び温度特性）を有する。この第１及び第２のトランジスタ回路を対称的に直列接続してＳＥＰＰ回路を構成する。トランジスタＱ５、トランジスタＱ６、ダイオードＤ１及びＤ２、抵抗Ｒ７乃至Ｒ１０は、このＳＥＰＰ回路にバイアス電圧を印加してＳＥＰＰ回路への入力信号が所定値（±０．６ｖ）以下の時においても、トランジスタＱ１及びトランジスタＱ２にアイドリング電流を流すバイアス回路を構成する。抵抗Ｒ３乃至Ｒ５は、トランジスタＱ１及びトランジスタＱ２にバイアス電流を流す役割を担うと共に、トランジスタＱ１及びトランジスタＱ２のベース電圧によってアイドリング電流の変動を検出してバイアス回路にフィードバックして、アイドリング電流を一定値に制御する検出回路を構成する。
【００８２】
したがって、上記実施形態２における電力増幅回路３によれば、上記実施形態１における電力増幅回路１と同様の効果が得られる。
【００８３】
上記実施形態２においては、第１のバイアス回路に−２ｍＶ／℃程度の温度特性を有する第１の半導体素子としてダイオードＤ１を組み込み、第２のバイアス回路に−２ｍＶ／℃程度の温度特性を有する第２の半導体素子としてダイオードＤ２を組み込んで、３段のダーリントン接続で構成された第１及び第２のトランジスタ回路にアイドリング電流を流すようにした。他の実施形態として、４段以上のダーリントン接続によって構成された第１及び第２のトランジスタ回路にアイドリング電流を流す場合には、同じく−２ｍＶ／℃程度の温度特性を有する複数のダイオードを直列接続すればよい。
【００８４】
このような他の実施形態の電力増幅回路においては、ＳＥＰＰ回路を構成する第１のトランジスタ回路及び第２のトランジスタ回路のそれぞれは、複数段のダーリントン接続によって構成され、検出回路は、最終段のトランジスタのベース電圧によってアイドリング電流の変動を検出してバイアス回路にフィードバックしてアイドリング電流を一定値に制御するように構成する。この場合にも、上記実施形態１及び実施形態２と同様の効果が得られることは明らかである。
【００８５】
この場合において、バイアス回路は、複数段のダーリントン接続によって構成された第１のトランジスタ回路における初段のトランジスタに第１のバイアス電圧を印加する第１のバイアス回路、及び、複数段のダーリントン接続によって構成された第２のトランジスタ回路の初段のトランジスタに第２のバイアス電圧を印加する第２のバイアス回路を有し、検出回路は、第１のバイアス回路の最終段のトランジスタのベース電圧によってアイドリング電流の変動を検出して第１のバイアス回路にフィードバックして第１のトランジスタ回路に流れるアイドリング電流を一定に制御する第１の検出回路、及び、第２のトランジスタ回路の最終段のトランジスタのベース電圧によってアイドリング電流の変動を検出して第２のバイアス回路にフィードバックして第２のトランジスタ回路に流れるアイドリング電流を一定に制御する第２の検出回路を有するように構成する。
【００８６】
なお、上記実施形態２及び他の実施形態において使用するダイオードは、トランジスタのベース・コレクタ間を短絡することによっても代用することができる。したがって、第１及び第２のバイアス回路に組み込む第１及び第２の半導体素子はトランジスタ素子でもよい。あるいは、トランジスタ素子及びダイオード素子の双方を組み合わせて使用してもよい。
【００８７】
以上、上記実施形態１、実施形態２及び他の実施形態を例にとって本発明について説明したが、本発明は上記実施形態に限定されるものではない。特許請求の範囲に記載された本発明の要旨の範囲内において、当業者によって容易に想到される種々の変形や変更が可能である。
【符号の説明】
【００８８】
１、３ 電力増幅回路
２ 電力増幅回路の一部
Ｉ１ 電流源
Ｑ１〜Ｑ８ トランジスタ
Ｄ１、Ｄ２ ダイオード
Ｒ１〜Ｒ１３ 抵抗
Ｃ１、Ｃ２ コンデンサ
Ｘ１ 電圧増幅器
Ｖ１ 信号源
＋Ｂ プラス電源
−Ｂ マイナス電源
【特許請求の範囲】
【請求項１】
トランジスタ素子を有して構成される第１のトランジスタ回路と、前記トランジスタ素子とは逆極性のトランジスタ素子を有して構成される第２のトランジスタ回路と、が直列接続されると共に、両端が電源に接続されたシングルエンデッド・プッシュプル回路と、
前記第１のトランジスタ回路にバイアス電圧を印加する第１のバイアス回路と、
前記第２のトランジスタ回路にバイアス電圧を印加する第２のバイアス回路と、
前記第１のトランジスタ回路のベース電圧を検出して前記第１のバイアス回路にフィードバックする第１の検出回路と、
前記第２のトランジスタ回路のベース電圧を検出して前記第２のバイアス回路にフィードバックする第２の検出回路と、
を備えたことを特徴とする増幅回路。
【請求項２】
前記第１の検出回路は、前記第１のトランジスタ回路のベースとエミッタ間に直列接続された複数の抵抗素子で構成され、前記複数の抵抗素子によって分圧された前記第１のトランジスタ回路のベース電圧の分圧電圧を前記第１のバイアス回路にフィードバックし、前記第２の検出回路は、前記第２のトランジスタ回路のベースとエミッタ間に直列接続された複数の抵抗素子で構成され、前記複数の抵抗素子によって分圧された前記第２のトランジスタ回路のベース電圧の分圧電圧を前記第２のバイアス回路にフィードバックすることを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記第１のバイアス回路は、前記第１のトランジスタ回路を構成するトランジスタ素子の温度特性と同一の温度特性を有する第１の半導体素子を備え、前記第２のバイアス回路は、前記第２のトランジスタ回路のトランジスタ素子の温度特性と同一の温度特性を有する第２の半導体素子を備えることを特徴とする請求項１に記載の増幅回路。
【請求項４】
前記第１のトランジスタ回路及び前記第２のトランジスタ回路は、それぞれ複数段のダーリントン接続によって構成され、
前記第１のバイアス回路及び前記第２のバイアス回路は、それぞれ前記第１のトランジスタ回路及び前記第２のトランジスタ回路における初段のトランジスタにバイアス電圧を印加し、
前記第１の検出回路及び前記第２の検出回路は、それぞれ前記第１のトランジスタ回路及び前記第２のトランジスタ回路の最終段のトランジスタのベース電圧を検出して前記第１のバイアス回路及び前記第２のバイアス回路にフィードバックするように構成されていることを特徴とする請求項１に記載の増幅回路。
【請求項５】
前記第１及び第２の半導体素子は、トランジスタ素子若しくはダイオード素子又はトランジスタ素子及びダイオード素子で構成されることを特徴とする請求項３に記載の増幅回路。
【請求項１】
トランジスタ素子を有して構成される第１のトランジスタ回路と、前記トランジスタ素子とは逆極性のトランジスタ素子を有して構成される第２のトランジスタ回路と、が直列接続されると共に、両端が電源に接続されたシングルエンデッド・プッシュプル回路と、
前記第１のトランジスタ回路にバイアス電圧を印加する第１のバイアス回路と、
前記第２のトランジスタ回路にバイアス電圧を印加する第２のバイアス回路と、
前記第１のトランジスタ回路のベース電圧を検出して前記第１のバイアス回路にフィードバックする第１の検出回路と、
前記第２のトランジスタ回路のベース電圧を検出して前記第２のバイアス回路にフィードバックする第２の検出回路と、
を備えたことを特徴とする増幅回路。
【請求項２】
前記第１の検出回路は、前記第１のトランジスタ回路のベースとエミッタ間に直列接続された複数の抵抗素子で構成され、前記複数の抵抗素子によって分圧された前記第１のトランジスタ回路のベース電圧の分圧電圧を前記第１のバイアス回路にフィードバックし、前記第２の検出回路は、前記第２のトランジスタ回路のベースとエミッタ間に直列接続された複数の抵抗素子で構成され、前記複数の抵抗素子によって分圧された前記第２のトランジスタ回路のベース電圧の分圧電圧を前記第２のバイアス回路にフィードバックすることを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記第１のバイアス回路は、前記第１のトランジスタ回路を構成するトランジスタ素子の温度特性と同一の温度特性を有する第１の半導体素子を備え、前記第２のバイアス回路は、前記第２のトランジスタ回路のトランジスタ素子の温度特性と同一の温度特性を有する第２の半導体素子を備えることを特徴とする請求項１に記載の増幅回路。
【請求項４】
前記第１のトランジスタ回路及び前記第２のトランジスタ回路は、それぞれ複数段のダーリントン接続によって構成され、
前記第１のバイアス回路及び前記第２のバイアス回路は、それぞれ前記第１のトランジスタ回路及び前記第２のトランジスタ回路における初段のトランジスタにバイアス電圧を印加し、
前記第１の検出回路及び前記第２の検出回路は、それぞれ前記第１のトランジスタ回路及び前記第２のトランジスタ回路の最終段のトランジスタのベース電圧を検出して前記第１のバイアス回路及び前記第２のバイアス回路にフィードバックするように構成されていることを特徴とする請求項１に記載の増幅回路。
【請求項５】
前記第１及び第２の半導体素子は、トランジスタ素子若しくはダイオード素子又はトランジスタ素子及びダイオード素子で構成されることを特徴とする請求項３に記載の増幅回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−１３８８６０（Ｐ２０１２−１３８８６０Ａ）
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願番号】特願２０１０−２９１３５６（Ｐ２０１０−２９１３５６）
【出願日】平成２２年１２月２７日（２０１０．１２．２７）
【出願人】（３０８０３６４０２）株式会社ＪＶＣケンウッド (1,152)
【Ｆターム（参考）】
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願日】平成２２年１２月２７日（２０１０．１２．２７）
【出願人】（３０８０３６４０２）株式会社ＪＶＣケンウッド (1,152)
【Ｆターム（参考）】
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