多層プリント基板
【課題】プリント基板内の電源層及びグラウンド層間で生じる共振の抑制、さらに該共振に起因する放射ノイズを低減することが可能な多層プリント基板を提供する。
【解決手段】 本発明に係る多層プリント基板は、電源層1c、該電源層1cと通電し得るグラウンド層1b及び信号ライン層1a及び1dから構成され、前記信号ライン層1d上に形成された信号ライン3に接続されるドライバ側回路素子あるいはレシーバ側回路素子の少なくともいずれかの回路素子2を搭載したものであって、前記電源層1cの少なくともその一部は網目状のパターンで構成されることを特徴とする。また、前記回路素子2の電源端子は、EMIフィルタを介して前記電源層1cに接続されることを特徴とする。
【解決手段】 本発明に係る多層プリント基板は、電源層1c、該電源層1cと通電し得るグラウンド層1b及び信号ライン層1a及び1dから構成され、前記信号ライン層1d上に形成された信号ライン3に接続されるドライバ側回路素子あるいはレシーバ側回路素子の少なくともいずれかの回路素子2を搭載したものであって、前記電源層1cの少なくともその一部は網目状のパターンで構成されることを特徴とする。また、前記回路素子2の電源端子は、EMIフィルタを介して前記電源層1cに接続されることを特徴とする。
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、多層プリント基板の構成に関するものであり、特に、プリント基板内の電源層の共振を抑えさらにシールド構造となるように基板層を構成することによってこの電源基板から放射するノイズの大幅低減を可能としたプリント基板に関するものである。
【0002】
【従来の技術】電子機器を製造販売するにあたりその機器から放射されるノイズを定められた規格値以下に抑えなくてはならない。欧州では1996年1月よりCEマーキングの制度が開始されており、機器の放射ノイズ(EMI)は欧州EMC規格(すなわち、国際規格)を満たしたもののみ欧州圏での販売が可能となっている。また我が国や米国等においても国際規格への適合化の方向にある。したがって電子機器の開発においてEMI対策は避けては通れない事項であり、機器メーカはこれまでこの対策のために多くの時間と費用を要している。
【0003】これまでのEMI対策は、製品試作が完了した時点で行う、いわゆる後追い対策であり、いったん発生したノイズに対する低減策は筐体のシールド強化に頼っていた。この方法は、一般に大きな対策コストと時間を要し、しかもそのノイズ低減効果には限界があった。
【0004】ノイズ対策の基本は、ノイズ発生源からのノイズをできるだけ低減させることであり、またノイズ発生源の近傍で対策することである。これを実現するためには機器の設計段階においてEMI設計を行う必要がある。従来、電子機器からのノイズ発生源の主なものはスイッチング電源やインバータ装置などのいわゆるパワーエレクトロニクスにおけるスイッチング回路であったが、近年ではデジタル回路の高周波化、高密度化、さらにはCMOS素子の普及により、通常のプリント基板上のデジタル回路からのノイズ発生が問題になりつつある。とくに情報通信機器においてはプリント基板におけるノイズ低減がEMI対策の最大の課題となりつつある。
【0005】
【発明が解決しようとする課題】一般に、プリント基板のノイズには大きく分類して(1)信号線路からの放射ノイズと、(2)プリント基板の電源層からの放射ノイズがある。とくに後者は電子回路の低消費電力化を目的としたCMOS−ICの普及にともないプリント基板からの発生ノイズの大きな割合を占めるに至っておりその低減技術の開発が望まれている。以下にプリント基板の電源層からの放射ノイズの発生メカニズムについて述べる。
【0006】図17は、基板上にCMOSドライバとCMOSレシーバを各々1個配置し、その両者をマイクロストリップラインで接続したモデルを示す図である。この図に示すように、プリント基板100の信号線路101のパターンの直下には十分広いグラウンドプレーン102が設けられている。このような、いわゆるマイクロストリップラインの一端に置かれたCMOSドライバ105からの信号は前記信号線路101を介してマイクロストリップラインの他の端に接続されたCMOSレシーバ106の入力端に至り、さらにそのリターン電流は前記グラウンドプレーン102を介してドライバに戻る。
【0007】図18の回路構成図に示すように、CMOSドライバ105が、P−chトランジスタ105aとN−chトランジスタ105bで構成されているとき、例えばCMOSドライバ105の入力電圧Vinが0ボルトならばP−chトランジスタ105aはON、N−chトランジスタ105bはOFFとなり、このCMOSドライバ105の出力電圧VoutはHレベル(Vh)になる。
【0008】次に前記CMOSドライバ105の入力電圧Vinが0ボルトから徐々にVthN(N−chトランジスタ105aがON状態になる閾値)以上になると、N−chトランジスタ105bもONとなり、CMOSドライバ105の電源端子105vとグラウンド端子105gは短絡状態に近くなり大きな電流(いわゆる貫通電流)が流れる。
【0009】さらに、CMOSドライバ105の入力電圧VinがVthP(P−chトランジスタ105aがOFFとなる閾値)以上になるとP−chトランジスタ105aはOFFとなり、この貫通電流は止まり、出力電圧VoutはLレベルに固定される。一方、前記VinがVhから0ボルトに変化するときも同様の貫通電流が流れる。このように、CMOSを用いたデジタル回路ではその状態が変化する度に貫通電流が発生し、この過渡的な電流がプリント基板の電源層を共振させノイズを放射させることが知られている。このときの共振周波数は、基板の寸法やCMOS−ICに隣接したコンデンサ(バイパスコンデンサ:パスコン)の位置等によって決まる。例えばいま、電源層の電極が長方形状であって、その長辺の長さがa、短辺の長さがbとすると、一般的かつ簡単には、その共振周波数fは次式で与えられる。
【0010】
【式1】
【0011】ただし、cは自由空間での電磁波の伝播速度、εrはプリント基板の比誘電率であり、それぞれc=3×1011mm/sec、εr=5である。なお、上記のようなCMOSドライバ105側で生じる問題は、CMOSレシーバ106でも同様に生じる。
【0012】次に具体例による従来のプリント基板構成とそのEMIにおける問題点について述べる。図19には、4層からなる従来のプリント基板110を示す。この4層のプリント基板110は、図中上方から第1層及び第4層が信号ライン層110a及び110d、第2層がグラウンド層110b、第3層が電源層110cで構成され、第1層及び第4層の信号ライン層110a及び110dに回路部品111が装着されている。
【0013】このプリント基板110上の回路部品111は(1)デジタル回路111aや、(2)微小信号を扱うアナログ回路111b、そして(3)スイッチング回路を含み比較的大きなノイズを発生するアナログパワー回路111cが混在しているものとする。近年のデジタル回路ではその消費電力をできるだけ小さく抑える目的でCMOS−ICが広く用いられている。
【0014】図19に示したデジタル回路111aのドライバやレシーバがCMOS−ICで構成されていれば、すでに述べたようにICの状態が反転する度に電源端子からグラウンド端子へ、すなわちプリント基板110の電源層110cからグラウンド層110bへ貫通電流が流れ、この貫通電流によって電源層110cの電圧変動(電源バウンス)が生ずる。この変動は、プリント基板110の寸法等によって決まる所定の周波数(共振周波数)においてとくに大きく発生することも、すでに述べた通りである。すなわち、電源層110cは貫通電流によって所定の周波数で共振する。この基板の共振により電源層110dとグラウンド層110cの間で近傍電界及び近傍磁界が発生する(以下では説明を容易にするために電界の代わりに電気力線を用いる)。
【0015】すなわち、図19の矢印で示すように電源層110cからグラウンド層110bに向かう電気力線が形成され、これがプリント基板110からの放射ノイズをもたらす。このとき電源層110dの中央部から発生した電気力線はプリント基板(電源層110c)面に対して垂直に発生しグラウンド層110bに垂直に到達するが、電源層110cの端部から発生した電気力線は図のように外側から回り込んでグラウンド層110bの端部に到達する。このような電気力線は近傍の電界や磁界を形成しさらには遠方の電磁界を形成していく。これらの電気力線のうちとくに電源層110cの端部から発生した電気力線によって生ずる放射電磁界(すなわち放射ノイズ)はプリント基板110から発生するノイズ全体の中で大きな割合を占めている。
【0016】なお、貫通電流によるプリント基板の共振現象は、上記したように、当該貫通電流が電源層110cからグラウンド層110bへと流れることにそもそも起因して発生することはいうまでもない。図20は、その様子を概念的に示したものであって、電源層110cから、回路部品111に対し貫通電流が流れ込む様子を示している。このとき、回路部品111近傍には、通常これに隣接してバイパスコンデンサ112が設置される。このような場合においては、当該バイパスコンデンサ112には、その充電作用を通じ、電源層110cからの貫通電流の流入を幾許かでも阻止することが期待されるところではある。しかしながら、電源層110cは、直流電源電圧変動(降下)を抑えるため抵抗値を小さくすることが求められるから、通常、全面パターン(いわゆるベタパターン)にて形成され、非常にインピーダンスの低い状態とされるため、当該貫通電流の流入を十分に阻止することは従来の構成では困難であった。
【0017】図21には、放射ノイズの実測値を示す。図示のプリント基板110は、短辺(縦)55mm、長辺(横)160mmであり、このプリント基板110上にドライバ及びレシーバとして上記説明したCMOSインバータ回路を装着し、100mmのマイクロストリップライン(前記信号線路101)で前記CMOSドライバ105とCMOSレシーバ106を接続した構成である。
【0018】CMOSドライバ105及びCMOSレシーバ106を20MHzのクロックパルスにて動作させた場合、放射ノイズは20MHzの整数倍の高調波として発生する。この放射ノイズは信号線路101から発生するノイズと、プリント基板100全体から発生するノイズが合成されたものであるが、とくに大きな値を示している160MHz及び580MHz近傍のノイズは電源層110dの共振によって発生したノイズと考えることができる。
【0019】一方、全周波数帯域において比較的一様に発生しているノイズの殆どは信号ライン層110a及び110dから発生しているノイズである。この測定データでも明らかなように、プリント基板110の共振によって発生する放射ノイズはその周波数は限られているが、前記信号ライン層110a及び110dからの放射ノイズを上回り、これがEMC規格で定められた許容値を越えてしまうことがある。
【0020】本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、プリント基板内の電源層及びグラウンド層間で生じる共振の抑制、さらに該共振に起因する放射ノイズを低減することが可能な多層プリント基板を提供することにある。
【0021】
【課題を解決するための手段】本発明は上記課題を解決するために以下の手段をとった。
【0022】すなわち、請求項1記載の多層プリント基板は、電源層、該電源層と電気的に接続し得るグラウンド層及び信号ライン層から構成され、前記信号ライン層上に形成された信号ラインに接続されるドライバ側回路素子あるいはレシーバ側回路素子の少なくともいずれかの回路素子を搭載した多層プリント基板において、前記電源層の少なくともその一部は網目状のパターンで構成されることを特徴とするものである。
【0023】本発明は、上記のような構成、つまり電源層を網目状のパターンで構成することにより、当該電源層に係る共振現象の発生の抑制、またこの共振現象に伴う放射ノイズの低減を可能とする。これは、前記網目状パターンの存在によって、電源層のインダクタンス成分が大きくなり、高周波電流の流れ、つまり上記した貫通電流の電源層から回路素子への流入が阻止される作用に因る。また、前記網目状パターンは、電源層電極を見かけ上細分化するものとみなせるから、電源層の共振周波数が高められることもその理由として挙げることができる。
【0024】また、請求項5記載の多層プリント基板は、請求項1記載の同基板において、前記信号ライン層上に形成された信号ラインのうちの少なくとも一の信号ラインの近傍には、その複数箇所がバイアホールによって前記グラウンド層に接続されたガードグラウンドラインが設けられることを特徴とする。
【0025】このガードグラウンドラインは、前記信号ラインからのリターン電流に関するいわば「リターン経路」としての作用を発揮し得る。したがって、当該リターン電流が、上記したインダクタンス成分の大きい前記電源層を介して流れることによる不具合、具体的には、いま述べたような事情による信号ラインからのノイズ放射を増大させる等といった不具合、を回避することが可能となる。
【0026】また、請求項9記載の多層プリント基板は、請求項1記載の同基板において、前記電源層の両面には、誘電体層を介して前記グラウンド層が配置されることを特徴とする。さらに、請求項14記載の多層プリント基板は、請求項1記載の同基板において、前記電源層及び該電源層に隣接して設けられる前記信号ライン層は、少なくとも二つの前記グラウンド層によって挟まれて配置されることを特徴とする。
【0027】これによれば、電源層及び/又は信号ライン層が、グラウンド層によって挟み込まれる構成となるから、当該電源層及び/又は信号ライン層から発生した電気力線が当該グラウンド層によって遮蔽される作用を得ることが可能となる。
【0028】次に、請求項19記載の多層プリント基板は、電源層、該電源層と電気的に接続し得るグラウンド層及び信号ライン層から構成され、前記信号ライン層上に形成された信号ラインに接続されるドライバ側回路素子あるいはレシーバ側回路素子の少なくともいずれかの回路素子を搭載した多層プリント基板において、前記回路素子の電源端子はEMIフィルタを介して前記電源層に接続されることを特徴とするものである。
【0029】このような構成によれば、前記EMIフィルタの存在により、電源層と回路素子の電源端子間の高周波インピーダンスが高められ、貫通電流が電源層から流れ込む割合を低減させることが可能となる。したがって、電源層に係る共振現象は抑制され、該共振現象を原因とする放射ノイズの発生も低減させることが可能となる。
【0030】
【発明の実施の形態】以下では、本発明の実施の形態について図を参照しつつ説明する。
(第一実施形態:網目状パターン電源層)図1及び図2は、本発明の第一の実施形態に係る多層プリント基板1Aの構成例を示す図であって、図1はその側面図、図2は各層に形成されたパターンを表す平面図である。
【0031】本第一の実施形態に係る多層プリント基板1Aは、従来の技術の項ですでに説明した多層プリント基板の構成例と同様、図1に示すように、4層のプリント基板から構成されるものである。すなわち、図1中上方より第1層と第4層は信号ライン層1a,1d、第2層はグラウンド層1b、第3層は電源層1cから構成され、第1層と第4層の信号ライン層1a,1dに回路素子2が装着されている。ちなみに、この図における回路素子2としては、簡単のため、図17等で説明したように、CMOSドライバ(ドライバ側回路素子)2d及びCMOSレシーバ(レシーバ側回路素子)2rの二種のみが装着されている様子が示されている。また、CMOSドライバ2d及びCMOSレシーバ2rは、図2に示すように、信号ライン3を介して接続されている。なおまた、上記した各層の間には、周知のように、誘電体層が存在していることは言うまでもない。
【0032】そして、この第一実施形態につき特徴的なのは、図2に示すように、第3層の電源層1cの電極が、従来の全面パターン(いわゆるベタパターン)に形成されていたのとは異なり、網目状パターン4として形成されている点にある。ここに、「網目状パターン」4とは、図2平面図に端的に示されている通り、例えば図中右上から左下方向に延在する一群のラインパターンと、これに交わる一群のラインパターンとを、重ねて形成するようにすればよい。
【0033】なお、この場合において、一のラインの幅あるいは一のラインとそれと平行に隣接するラインとの間隔等に関し、本発明は特に限定する意図を有さない。しかし、本発明にいう「網目状のパターン」においては、一般的に、ライン間の前記間隔が、前記ラインの幅の5倍程度、あるいは少なくとも2〜3倍程度以上となるように形成することが好ましい。その目的は、互いに隣接するライン同士の電磁結合を疎とし、ラインの実効インダクタンスを大きくすることにある。
【0034】また、このような網目状パターン4が形成された電源層1cと第2層のグラウンド層1bとは、図2に併せて示すように、複数の位置でバイパスコンデンサ5あるいはスナバ(snubber) 回路5を介して接続されている。
【0035】ここに、スナバ回路5とは、図3(a)に示すように、コンデンサCと抵抗Rとを直列に接続した回路であって、上記電源層1cにおいて生じる共振に係るエネルギを吸収する作用を有する。また、本第一実施形態においては、上記「スナバ回路」に代えて、図3(b)に示す如く、コンデンサCのみよりなる回路を使用することもでき、これは既述したようにバイパスコンデンサ5と呼称しうる。これらのスナバ回路5若しくはバイパスコンデンサ5は、いずれにしても、周知のように、供給電源電流から回路素子2を高周波的に分離するとともに、当該回路素子2の動作(スイッチング)状況に合わせ、その電圧変動を抑制する作用を発揮することとなる。なお、以下では、上記バイパスコンデンサ5及びスナバ回路5の両者を併せて呼称する際、ないしは両者のうちの一を特に指定する必要がない場合には、これを「スナバ素子5」ということとする。
【0036】ちなみに、当該スナバ素子5と電源層1cとの、あるいは当該スナバ素子5とグラウンド層1bとの前記接続は、図1に示すように、バイアホール7によって実現されている。
【0037】このような第一実施形態の多層プリント基板1Aにおいては、電源層1cが網目状パターン4を有する構成とされることにより、当該電源層1cに関し、直流的にはインピーダンスが低く、高周波的にはインピーダンスが高くなることになる。ここに、高周波インピーダンスが高くなるということは、すなわち電源層1cを網目状のラインパターンで構成することで、そのインダクタンス成分が大きくなるということであり、このことによって、高周波電流の流れを、つまり電源層1cから回路素子2への貫通電流の流れそのものを阻止することができる。なお、前記インダクタンス成分をなるべく大きくしようとするならば、網目状パターン4を構成するラインの幅を可能な限り細くすることが好ましい。
【0038】また、貫通電流によってプリント基板が共振し大きな放射ノイズを発生する条件は、従来の技術の項で述べたように、電源層1cの電極寸法によって決定される共振周波数と、回路素子2(いまの場合においては、CMOSドライバ2d及びレシーバ2r)のクロック信号等の高調波周波数とが一致するときであるが、この点、本第一実施形態では、電源層1cの電極を網目状パターン4とすることで、クロックパルスの高調波成分が無視できる周波数帯まで当該電源層1c基板の共振周波数が高められることにより、前記共振現象は発生し難くなる。本第一実施形態では、このことによっても、放射ノイズの低減効果を享受することが可能である。
【0039】ちなみに、網目状パターン4における直流インピーダンス、すなわち抵抗成分は、従来の全面パターンに比しても大きな影響を受けることなく、上記したように小さいままであるから、スナバ素子5への充電は従前と同様に行うことができる。つまり、スナバ素子5による上記した作用は、従前通り実現されることになる。
【0040】(第二実施形態:電源層及び信号ライン層の基板周囲にガードパターンを形成) 図4及び図5は、本発明の第二の実施形態に係る多層プリント基板1Bの構成例を示す図であって、図4及び図5の各々は、図1及び図2と同様、側面図及び各層に形成されたパターンを表す平面図である。なお、以下に述べる第三から第六までの実施形態についても、各々で参照する二つの図面は、上記と同様な関係を有するものである。
【0041】本第二実施形態に係る多層プリント基板1Bは、上記第一実施形態と同様、図4に示すように、4層のプリント基板から構成されている。すなわち、図4中上方から第1層と第4層は信号ライン層1a,1d、第2層はグラウンド層1b、第3層は電源層1c、から構成され、第1層と第4層の信号ライン層1a,1dには回路素子2(CMOSドライバ2d及びCMOSレシーバ2rの二種)が装着されている。また、第3層の電源層1cの電極は、上記第一実施形態と同様、網目状パターン4となっている。
【0042】そして、この第二実施形態につき特徴的なのは、図4又は図5に示すように、第3層の電源層1cの端部あるいはその周囲がガードパターン6で囲まれ、さらにこのガードパターン6と第2層のグラウンド層1bとが、所定間隔毎に形成されたバイアホール(以下、VIAと略す)7によって接続されている点にある。このような構成となる本第二実施形態の多層プリント基板1Bでは、まず、網目状パターン4を有する電源層1cにより、基板共振現象の大幅な抑制が期待されることに変わりはない。しかしながら、これのみで以て、該電源層1c基板の端部における基板共振の影響を、完全に、除去することは困難である。
【0043】この点、上記第一実施形態では、共振現象に係る影響の更なる除去を目して、基板周辺につきスナバ素子5を配列することによって対策したが、このようなスナバ素子5は、これを構成するコンデンサ等につき、自身のもつインダクタンス成分や該コンデンサに接続される配線パターンのインダクタンス成分によって、狭帯域フィルタ特性を有するものとなるため、広帯域ノイズに対しては、常に低インピーダンスとすることはできない。
【0044】本第二実施形態の特徴点であるガードパターン6は、上記した事情を踏まえ、このような問題点をより効果的に解決するものである。すなわち、このガードパターン6の存在と該パターン6とグラウンド層1bとをVIA7によって接続することによって、電源層1c基板の端部をグラウンド電位として封じ込めることになるから、当該基板端部から外部に放出される電気力線が低減することとなり、結果、ノイズの低減が図られることになるのである。
【0045】なお、上記ガードパターン6は、いま述べたように、スナバ素子5設置による作用効果では不十分なところを解決可能なものではあるが、だからといって、本発明は、当該ガードパターン6とともに上記スナバ素子5を設けることまでも妨げるものではない。つまり、図4及び図5においても示されているように、ガードパターン6とスナバ素子5とを併設する形態としてよい。ちなみに、この場合においては、より効果的なノイズ低減効果を得ることが期待されることは言うまでもない。
【0046】さらに、この第二実施形態では、図4及び図5に示すように、信号ライン層1a、1dに対してもその端部あるいは周囲にガードパターン6が配置され、これらはやはりVIA7によってグラウンド層1bに接続される。このように、多層プリント基板1Bの厚み方向に対して広い範囲で接地することによって、電源層1cの端部から生ずる電気力線はより完全に遮蔽され、多層プリント基板1B外に放射されるノイズをより低減させることが可能となる。
【0047】なお、このように電源層1cのみならず信号ライン層1bの端部ないし周囲のガードパターン6と、該パターン6とグラウンド層1bとを接続するVIA7とを有する構成は、以下に述べる第三から第六の実施形態の説明で参照する図面上に明示しない場合においても、共通に有効となり得る。
【0048】(第三実施形態:ガードグラウンドラインの配置)図6及び図7は、本発明の第三の実施形態に係る多層プリント基板1Cの構成例を示す図である。
【0049】上記した第一実施形態あるいは第二実施形態においては、網目状パターン4を有する電源層1cに隣接して信号ライン層(上記第一及び第二実施形態では、第4層の信号ライン層1d)が存在していた。このような場合においては、当該信号ライン層1d上に設けられる信号ライン3からのリターン電流は、インダクタンス成分の大きな網目状パターン4を有する電源層1cを介することになる。このことは、前記信号ライン3からのノイズ放射を増大させる要因となる。
【0050】図6に示す本第三実施形態において特徴的なのは、上記事情を踏まえ、信号ライン層1dの信号ライン3に沿って、ガードグラウンドライン(以下ガードラインという)8を配置した点にある。
【0051】より詳しくは、図7に示すように、信号ライン3の両側に、該ライン3に接近かつ平行して二本のガードライン8が設置され、該二本のガードライン8の各々につき、その一のライン上の少なくとも2か所(図7では両端部)で、それぞれVIA7を介し、第2層のグラウンド層1bに接続された構成となっている。また、二本のガードライン8各々の初端部は、信号ライン3とCMOSドライバ2dとの接続部近傍、その終端部は信号ライン3とCMOSレシーバ2rとの接続部近傍に位置されている。
【0052】このような構成となる本第三実施形態の多層プリント基板1Cによれば、上記リターン電流は、ガードライン8を介して帰還することとなり、インダクタンス成分の大きな網目状パターン4を有する電源層1cに当該リターン電流が流れることを極力抑えることができる。別言すれば、ガードライン8は、リターン電流の経路(以下「リターン経路」ということがある)を別途提供するに等しい作用を実現するものである。よって、本第三実施形態によれば、上記したような、信号ライン3からのノイズ放射に関し、これを増大させるといった不都合を招来することがない。
【0053】ちなみに、上記構成のような場合において、信号ライン3とガードライン8との間隔は、信号ライン層1dと電源層1cの間隔、すなわち両層1d及び1cの間に設けられる図示しない誘電体層の厚みより小さくすることが好ましい。このようにすることで、リターン電流の大部分を、ガードライン8経由とすることが可能となるからである。
【0054】また、このガードライン8の幅と信号ライン3の幅とは、略等しい大きさとなる関係にあるものとするのが好ましい。これは、ガードライン8を流れるリターン電流には相互インダクタンスが働くことにより、当該リターン電流は自発的に信号ライン3側を偏って流れることになるから、ガードライン8自身を特段、幅広にして設ける必要がないことによる。すなわち、ガードライン8の幅は、信号ライン3の幅程度(通常、0.1〜0.3mm)であれば十分であって、「面」状に形成する必要がないのである。以上のことから、ガードライン8の幅を、信号ライン3の幅程度とすれば性能的には十分であって、かつそれ以上の幅に設定することは無駄であるから、相応分の材料ないし製造にかかるコストを低減することができる。
【0055】(第四実施形態:グラウンド層による電源層の挟み込み)図8及び図9は、本発明の第四の実施形態に係る多層プリント基板1Dの構成例を示す図でる。この第四実施形態では、上記各実施形態に対して、グラウンド層1eが一層追加されていることに意義を有するものである。
【0056】なお、本第四実施形態の多層プリント基板1Dは、いま述べたばかりの新しいグラウンド層1eに加え、さらに新たな電源層1fをも加える構成となっており、結果、都合6層のプリント基板により構成されている。この電源層1fの新設置は、本第四実施形態における多層プリント基板1Dを、偶数枚の基板による構成とすることに目的がある。これは、一般に、奇数枚の基板から構成された多層プリント基板を製作するためには、複雑な工程が必要となって製造コストがかさむことを防止することに目的がある。また、別の理由として、上記グラウンド層1b又は1eについては、これを全面パターンとすることが多いため、多層プリント基板を奇数枚の基板による構成とすると、その厚さ方向の対称性が悪くなり、「反り」の問題が生じるおそれがあるからである。
【0057】以上のことから、本第四実施形態の多層プリント基板1Dは、図8中上方より第1層及び第6層が信号ライン層1a及び1dであり、これらには上述した通りの回路素子2が装着されている一方、第3層及び第4層の電源層1c及び1f(網目状パターン4形成)は、隣接した第2層及び第5層のグラウンド層1b及び1eによって両側から挟まれた構成となる。また、これら第2層及び第5層のグラウンド層1b及び1eは、複数個のVIA7によって接続されている。このとき、前記VIA7は、グラウンド層1b及び1eの周辺部に配置してもよいが、基板上の任意の位置に、なるべく均一になるように配置してもよい。
【0058】このような構成となる第四実施形態の多層プリント基板1Dでは、プリント基板内部の電源層1c及び1fから上下方向に向かって発生した電気力線の大部分は、その両側に配置されたグラウンド層1b及び1eによって遮蔽されることとなり、結果、ノイズの低減を図ることができる。
【0059】(第五実施形態:グラウンド層による電源層及び信号ライン層の挟み込み)図10及び図11は、本発明の第五の実施形態に係る多層プリント基板1Eの構成例を示す図である。
【0060】この第五実施形態では、上記第四実施形態と同様、グラウンド層及び電源層として、各々二つの層(グラウンド層1b及び1e並びに電源層1c及び1f)から構成されている。ただ、グラウンド層1b及び1eは、図10中上方より、第1層と第6層に配置され、第3層及び第4層の電源層1c及び1fのみならず、第2層及び第5層の信号ライン層1a及び1dも、上記した二つのグラウンド層1b及び1eによって囲まれている。そして、この場合においては、第1層と第6層のグラウンド層1b及び1eのいずれか若しくは両方には、IC等の回路素子2ないしは電子部品が装着されている。
【0061】このような構成となる本第五実施形態では、信号ライン3から放射されるノイズについても、前記電源層1c及び1fからの放射ノイズと同様に、グラウンド層1b及び1eによる遮蔽が可能となり、多層プリント基板1Eの外部に放射されるノイズを低減させることができる。
【0062】なお、この場合も、グラウンド層1b及び1eによって囲まれた(挟まれた)第2層及び第5層の信号ライン層1a及び1dは、その端部あるいは周辺部においてガードパターン6を形成し、このガードパターン6と第3層及び第4層の電源層1c及び1fの端部あるいは周辺部のガードパターン6を、VIA7によって第1層と第6層のグラウンド層1b及び1eに接続すれば、さらに遮蔽効果を高めることが可能となることは言うまでもない。
【0063】(第六実施形態:隣接するリターン経路の確保)図12及び図13は、本発明の第六の実施形態に係る多層プリント基板1Fの構成例を示す図である。
【0064】本第六実施形態の多層プリント基板1Fは、上記第四及び第五の実施形態と同様、グラウンド層及び電源層として、各々二つの層(グラウンド層1b及び1e並びに電源層1c及び1f)から構成されている。ただ、本第六実施形態においては、グラウンド層1b及び1eは電源層1c及び1fのみを挟み込み、かつ信号ライン層1a及び1dの他、新たに信号ライン層1g及び1hが設けられて、都合8層のプリント基板により構成されている。
【0065】すなわち、信号ライン層1a、1g、1h及び1dは、図12中上方から、第1層、第2層、第7層及び第8層に配置されるとともに、グラウンド層1b及び1eは、第3層と第6層にあって、第4層及び第5層に配置される網目状パターン4を有する電源層1c及び1fを挟み込み、当該電源層1c及び1fから発生する電気力線をシールドしている。なお、第1層と第8層の信号ライン層1a及び1dのいずれかあるいは両方には、IC等の回路素子2ないし電子部品が装着されている。
【0066】本第六実施形態において特徴的なのは、上記第1層及び第8層の信号ライン層1a及び1dについて、すでに第三実施形態において述べたように、ガードライン8を設けた点にある。
【0067】これは、以下に述べる不具合事情を背景として、これを解決する作用効果を発揮することとなる。すなわち、図12に示すような多層プリント基板1Fにあっては、網目状パターン4を有する電源層1c及び1fと信号ライン層1g及び1hとの間には、グラウンド層1b及び1eがあるため、電源層1c及び1fが信号ライン3のリターン電流の経路になることはない。つまり、第2層及び第7層の信号ライン層1g及び1hのリターン経路は、それぞれ最短の第3層及び第6層のグラウンド層1b及び1eとなり、ループ面積も最小となるから、放射ノイズも抑えられる。これに対して、第1層と第8層の信号ライン層1a及び1dのリターン電流は、これらの層1a及び1dに隣接する適当なリターン経路が存在しないことから、第3層及び第6層のグラウンド層1b及び1eを介して帰還することとなる。このリターン経路は、第2層及び第7層の信号ライン層1g及び1hに起因する信号に関するリターン経路と比べ、約2倍のループ面積となるから、放射ノイズが増加する。
【0068】そこで、本第六実施形態では、第1層と第8層の信号ライン層1a及び1dに設けたガードライン8が有効となる。というのは、このような構成によれば、第1層の信号及び第8層の信号のリターン電流は、第3層及び第6層のグラウンド層1b及び1eを介さず、より近接した前記ガードライン8を介して戻ることになるからである。このため、上記ループ面積は大幅に小さくなり、放射ノイズは低減される。
【0069】以上のことを、より一般的にいえば、リターン経路が隣接する基板上とはならない場合、別言すれば、或る信号ライン層に隣接する層がいわば「信号リターン層」になり得ない場合には、その信号ラインに対しガードラインを設けることによって、当該リターン電流は、このガードラインを介して帰還することになるから、かかるループ面積が小さくなり、放射ノイズ低減に貢献することとなるのである。
【0070】なお、上記第六実施形態の場合においては、第1層の信号ライン層1a及び第8層の信号ライン層1dのすべてにガードライン8を設ける必要はない。ガードライン8を設ける指標としては、一般的には放射ノイズの発生が特に問題となる信号ライン、具体的には例えばクロック周波数の高い信号ラインのみを対象とする等としてよい。このような形態であっても、本発明の範囲内にあることは明らかである。
【0071】なお、本発明は、以上述べた第一から第六の実施形態に関し、電源層1c等に形成する網目状パターン4の具体的形態として、例えば図2に示すような形態に限定されるものでは当然にない。例えば、図2等におけるラインパターンは、いわば「斜め」に交差するような形態であったが、これをプリント基板の上下辺及び左右辺の各々に平行となるような各一群のラインパターンが互いに交差するような形態としてよいし、また、交差する角度を直角に限定する必要もない。
【0072】さらに言えば、本発明においては、図2に示すように「網目」の度合いを均一にする必要もない。例えば、各ラインの幅が異なるように、あるいはライン同士の間隔が異なるように網目状パターンを形成してもよいし、また、電源層1cの全面を網目状パターン4として形成するのではなく、少なくとも一部の面に関し網目状パターンを形成するような形態としてもよい。
【0073】このようなことは、例えば、信号ライン層1a等上における回路素子2の配置位置、あるいは前記VIA7が貫通する箇所等を考慮し、ラインパターンを設けたい又は設けたくない等の事情によって、本発明にいう「網目状のパターン」の具体的形態を適宜変更し得ること意味する。
【0074】また、上記では回路素子2として、簡単に、CMOSドライバ2d及びCMOSレシーバ2rのみの構成について言及するのみであったが、むろん本発明が、このような形態のみに限定されるいわれはない。例えば、より一般的に、デジタル回路、アナログ回路、アナログパワー回路等その他の回路構成を含むものとしてよい。
【0075】(第七実施形態:EMIフィルタ)この第七実施形態は、上記各実施形態とは趣を若干異にし、グラウンド層(1b等)及び電源層(1c等)と回路素子2との接続態様に関した構成に係るものである。図14及び図15は、本第七実施形態の多層プリント基板に関し、当該接続態様に関した構成を示す概念図である。なお、これらの図においては、信号ライン層の図示が省略されているが、全体的には、図示されない部分を含め「多層プリント基板」として構成されていることはいうまでもない。
【0076】図14において、グラウンド層1bと電源層1cとの間に図示されている回路素子2には、既に述べたバイパスコンデンサ5がその一端をグラウンド層1bに接続しつつ、並列接続されている。また、バイパスコンデンサ5の両端においては、図示されているように、漏洩インダクタンス5Rが想定される。これは、第二実施形態の説明中に触れたように、該コンデンサ5に接続される配線パターンが有するインダクタンス成分やコンデンサのリードインダクタンスを原因として想定されるものである。
【0077】そして、本第七実施形態において特徴的なのは、上記回路素子2の電源端子が、直截には電源層1cに接続されず、EMIフィルタ10を介して接続されている点にある。
【0078】ここに、「EMI(Electromagnetic Interference)」とは、一般に「電磁干渉」と訳され、さらに「EMI低減技術」といえば、電磁的な要因によって装置から発生する雑音(ノイズ)を低減させこれを所定の規格値以下に抑える技術は指示する用語である。本第七実施形態及びその他の各実施形態は、まさにこれを目的としているに他ならない。ちなみに、このEMI低減技術は、「EMC(Electromagnetic Compatibility;電磁的両立性)」に係る技術を二種に大別した場合の一種にあたるものであって、他の一種としては、外部からの所定の大きさ以下の雑音に対して装置を誤動作させない技術、すなわち「イミュニティ(immunity)技術」が挙げられる。
【0079】また、上記及び本発明にいう「EMIフィルタ」なる用語は、装置内のノイズが、電源ラインや信号ライン(ケーブル)を伝わることで、そこから放射が生じるのを防ぐため、これらラインに挿入されるノイズ伝導防止専用のフィルタを総称するものである。その性質としては、一般に、低減通過フィルタ(ローパスフィルタ)となる。
【0080】このような構成によれば、上記EMIフィルタ10の存在により、電源層1cと回路素子2の電源端子間の高周波インピーダンスが高められ、貫通電流が電源層1cから流れ込む割合を低減させることが可能となる。
【0081】この点、従来の技術の項で述べたように、何らの対策も施されない多層プリント基板においては、貫通電流は、図20に示す如く、よりインピーダンスの低い電源層から供給(あるいは流出)されていたために、基板が共振器となって大きなノイズ発生の原因となっていたことに比べ、本第七実施形態では、電源層1cからの貫通電流の流入が阻止されることで、結果、ノイズの大幅な低減を図ることが可能となるのである。
【0082】ちなみに、上記したEMIフィルタ10の具体的な構成例としては、図15に示すように、例えば三端子コンデンサ11を利用するようにすればよい。すなわち、図15における三端子コンデンサ11は、上述した性能ないし性質を有するEMIフィルタ10(図14参照)を上位概念とした場合の、より具体的な実施形態に該当する構成である。
【0083】この図15において、三端子コンデンサ11の一端は、グラウンド層1bに接続される一方、残る二端子が回路素子2及び電源層1cへと各々接続されている。また、該二端子に接続されるリード線等その他の接続線については、図に示すように、バイパスコンデンサ5と同様な理由から、漏洩インダクタンス11Rが想定される。なお、より具体的に、上記バイパスコンデンサ5及び三端子コンデンサ11の容量としては、例えば一般的に、前者において0.1μF程度、後者において2200pF程度等とすればよい。
【0084】そして、この三端子コンデンサ11につき、前記接続線がインダクタンス成分を有すること、つまり漏洩インダクタンス11Rが想定されることによれば、当該三端子コンデンサ11は、ローパスフィルタを構成するものとみなして相違なく、結局ここに、安価で性能の優れたEMIフィルタが実現されることになる。そしてこの結果、貫通電流は、バイパスコンデンサ5によってその多くが、また三端子コンデンサ11からその少々が供給されるが、電源層1cからの供給を大幅に低減させることができる。このように、電源層1cからの貫通電流の流入が阻止されることで、共振現象の発生が抑えられ、もって該共振現象に伴う放射ノイズの大幅な低減を図ることができる。
【0085】また、上記した三端子コンデンサ11は、現状、チップ状のものが簡単に入手できるため、これを図15に示すようにバイパスコンデンサ5に並べて配置しても大きなスペースは必要とならない。この点、ノイズの遮蔽効果を、従来の技術で述べたように、「筐体」を設けることによって達成する場合には、当該筐体を設置するのに相応なスペースが必要となることを鑑みるに、そういったスペースを必要としない本第七実施形態は、当該スペース利用の効率化という点においても特有の作用効果を発揮するものであるということができる。
【0086】ちなみに、いま述べたようなグラウンド層1b及び電源層1cと回路素子2との接続態様という観点から、上記した第一から第六実施形態を改めて見直し、これを図示すると、例えば、図16に示すようなものとして捕らえ直すことができる。すなわち、電源層1c等に網目状パターン4を形成することは、そのインピーダンスLを、高周波的に、パスコン回路のインピーダンス5Rより高くすることを意味し、このことによって既に述べたように、貫通電流が電源層1c等に流れることを低減させる、という作用を実現していることに他ならない。
【0087】なお、本第七実施形態においては、上記第一から第六実施形態のように、電源層1cにおいて、この電極を必ずしも網目状パターン4として形成する必要はないことが明らかである。というのも、上記したEMIフィルタ10ないしは三端子コンデンサ11の設置による貫通電流の流入阻止作用によって、基板の共振現象の抑制及びノイズの低減なる本発明が目的とする効果は、たとい電源層1cが従来のように全面パターンとして形成されていたとしても、相応に発揮されることが期待できるからである。
【0088】しかし、だからといって、本発明は、上記第七実施形態のような場合について、電源層1cの電極を、網目状パターン4として形成することに関し、これを積極的に排除することまでも意図するものではない。すなわち、EMIフィルタ10を備えつつも電源層1cに網目状パターン4を形成するような形態も、本発明の範囲内にあると認識される。
【0089】
【発明の効果】以上説明したように、本発明の多層プリント基板によれば、電源層の電極を網目状のパターンとして形成することにより、あるいは回路素子の電源端子をEMIフィルタを介して電源層と接続することによって、電源層に係る共振現象の発生を抑制し、この共振現象を原因とする放射ノイズの発生を大幅に低減することができる。
【0090】しかも、本発明によれば、上記したいずれの手段によっても、放射ノイズを低減するについて、特に高価な部品を追加する必要もなく、また、従来のように放射ノイズ遮蔽用の機器を設置するためのスペース等を要することもない。本発明は、このような点についても、その特有な効果を認めることができる。
【図面の簡単な説明】
【図1】 第一実施形態に係る多層プリント基板の側面図である。
【図2】 第一実施形態に係る多層プリント基板を構成する各層の平面図である。
【図3】 スナバ素子の構成例を示す図であって、(a)はコンデンサ及び抵抗により、(b)はコンデンサのみにより構成されたものを示す。
【図4】 第二実施形態に係る多層プリント基板の側面図である。
【図5】 第二実施形態に係る多層プリント基板を構成する各層の平面図である。
【図6】 第三実施形態に係る多層プリント基板の側面図である。
【図7】 第三実施形態に係る多層プリント基板を構成する各層の平面図である。
【図8】 第四実施形態に係る多層プリント基板の側面図である。
【図9】 第四実施形態に係る多層プリント基板を構成する各層の平面図である。
【図10】 第五実施形態に係る多層プリント基板の側面図である。
【図11】 第五実施形態に係る多層プリント基板を構成する各層の平面図である。
【図12】 第六実施形態に係る多層プリント基板の側面図である。
【図13】 第六実施形態に係る多層プリント基板を構成する各層の平面図である。
【図14】 回路素子の電源端子と電源層との間にEMIフィルタが介されている様子を示す概念図である。
【図15】 図14におけるEMIフィルタとして、三端子コンデンサを適用した例を示す概念図である。
【図16】 網目状パターンを形成した電源層の作用効果を、該電源層及びグラウンド層と回路素子との接続態様の観点から説明した説明図である。
【図17】 従来の問題を説明するためのマイクロストリップライン上のCMOSドライバとCMOSレシーバを配置したモデルを示す図である。
【図18】 プリント基板上のCMOS−ICから放射されるノイズを説明するための回路図である。
【図19】 従来例に係るプリント基板の側面図である。
【図20】 従来例に係るプリント基板に関し、その電源層から回路素子へと貫通電流が流入する様子を示す概念図である。
【図21】 従来例に係るプリント基板の放射ノイズ値を示す図である。
【符号の説明】
1A〜1F 多層プリント基板
1a、1d、1g、1h 信号ライン層
1b、1e グラウンド層
1c、1f 電源層
2 回路素子
2d CMOSドライバ
2r CMOSレシーバ
3 信号ライン
4 網目状パターン
5 バイパスコンデンサないしはスナバ回路(スナバ素子)
5R 漏洩インダクタンス
6 ガードパターン
7 バイアホール(VIA)
8 ガードグラウンドライン
10 EMIフィルタ
11 三端子コンデンサ
11R 漏洩インダクタンス
【0001】
【発明の属する技術分野】本発明は、多層プリント基板の構成に関するものであり、特に、プリント基板内の電源層の共振を抑えさらにシールド構造となるように基板層を構成することによってこの電源基板から放射するノイズの大幅低減を可能としたプリント基板に関するものである。
【0002】
【従来の技術】電子機器を製造販売するにあたりその機器から放射されるノイズを定められた規格値以下に抑えなくてはならない。欧州では1996年1月よりCEマーキングの制度が開始されており、機器の放射ノイズ(EMI)は欧州EMC規格(すなわち、国際規格)を満たしたもののみ欧州圏での販売が可能となっている。また我が国や米国等においても国際規格への適合化の方向にある。したがって電子機器の開発においてEMI対策は避けては通れない事項であり、機器メーカはこれまでこの対策のために多くの時間と費用を要している。
【0003】これまでのEMI対策は、製品試作が完了した時点で行う、いわゆる後追い対策であり、いったん発生したノイズに対する低減策は筐体のシールド強化に頼っていた。この方法は、一般に大きな対策コストと時間を要し、しかもそのノイズ低減効果には限界があった。
【0004】ノイズ対策の基本は、ノイズ発生源からのノイズをできるだけ低減させることであり、またノイズ発生源の近傍で対策することである。これを実現するためには機器の設計段階においてEMI設計を行う必要がある。従来、電子機器からのノイズ発生源の主なものはスイッチング電源やインバータ装置などのいわゆるパワーエレクトロニクスにおけるスイッチング回路であったが、近年ではデジタル回路の高周波化、高密度化、さらにはCMOS素子の普及により、通常のプリント基板上のデジタル回路からのノイズ発生が問題になりつつある。とくに情報通信機器においてはプリント基板におけるノイズ低減がEMI対策の最大の課題となりつつある。
【0005】
【発明が解決しようとする課題】一般に、プリント基板のノイズには大きく分類して(1)信号線路からの放射ノイズと、(2)プリント基板の電源層からの放射ノイズがある。とくに後者は電子回路の低消費電力化を目的としたCMOS−ICの普及にともないプリント基板からの発生ノイズの大きな割合を占めるに至っておりその低減技術の開発が望まれている。以下にプリント基板の電源層からの放射ノイズの発生メカニズムについて述べる。
【0006】図17は、基板上にCMOSドライバとCMOSレシーバを各々1個配置し、その両者をマイクロストリップラインで接続したモデルを示す図である。この図に示すように、プリント基板100の信号線路101のパターンの直下には十分広いグラウンドプレーン102が設けられている。このような、いわゆるマイクロストリップラインの一端に置かれたCMOSドライバ105からの信号は前記信号線路101を介してマイクロストリップラインの他の端に接続されたCMOSレシーバ106の入力端に至り、さらにそのリターン電流は前記グラウンドプレーン102を介してドライバに戻る。
【0007】図18の回路構成図に示すように、CMOSドライバ105が、P−chトランジスタ105aとN−chトランジスタ105bで構成されているとき、例えばCMOSドライバ105の入力電圧Vinが0ボルトならばP−chトランジスタ105aはON、N−chトランジスタ105bはOFFとなり、このCMOSドライバ105の出力電圧VoutはHレベル(Vh)になる。
【0008】次に前記CMOSドライバ105の入力電圧Vinが0ボルトから徐々にVthN(N−chトランジスタ105aがON状態になる閾値)以上になると、N−chトランジスタ105bもONとなり、CMOSドライバ105の電源端子105vとグラウンド端子105gは短絡状態に近くなり大きな電流(いわゆる貫通電流)が流れる。
【0009】さらに、CMOSドライバ105の入力電圧VinがVthP(P−chトランジスタ105aがOFFとなる閾値)以上になるとP−chトランジスタ105aはOFFとなり、この貫通電流は止まり、出力電圧VoutはLレベルに固定される。一方、前記VinがVhから0ボルトに変化するときも同様の貫通電流が流れる。このように、CMOSを用いたデジタル回路ではその状態が変化する度に貫通電流が発生し、この過渡的な電流がプリント基板の電源層を共振させノイズを放射させることが知られている。このときの共振周波数は、基板の寸法やCMOS−ICに隣接したコンデンサ(バイパスコンデンサ:パスコン)の位置等によって決まる。例えばいま、電源層の電極が長方形状であって、その長辺の長さがa、短辺の長さがbとすると、一般的かつ簡単には、その共振周波数fは次式で与えられる。
【0010】
【式1】
【0011】ただし、cは自由空間での電磁波の伝播速度、εrはプリント基板の比誘電率であり、それぞれc=3×1011mm/sec、εr=5である。なお、上記のようなCMOSドライバ105側で生じる問題は、CMOSレシーバ106でも同様に生じる。
【0012】次に具体例による従来のプリント基板構成とそのEMIにおける問題点について述べる。図19には、4層からなる従来のプリント基板110を示す。この4層のプリント基板110は、図中上方から第1層及び第4層が信号ライン層110a及び110d、第2層がグラウンド層110b、第3層が電源層110cで構成され、第1層及び第4層の信号ライン層110a及び110dに回路部品111が装着されている。
【0013】このプリント基板110上の回路部品111は(1)デジタル回路111aや、(2)微小信号を扱うアナログ回路111b、そして(3)スイッチング回路を含み比較的大きなノイズを発生するアナログパワー回路111cが混在しているものとする。近年のデジタル回路ではその消費電力をできるだけ小さく抑える目的でCMOS−ICが広く用いられている。
【0014】図19に示したデジタル回路111aのドライバやレシーバがCMOS−ICで構成されていれば、すでに述べたようにICの状態が反転する度に電源端子からグラウンド端子へ、すなわちプリント基板110の電源層110cからグラウンド層110bへ貫通電流が流れ、この貫通電流によって電源層110cの電圧変動(電源バウンス)が生ずる。この変動は、プリント基板110の寸法等によって決まる所定の周波数(共振周波数)においてとくに大きく発生することも、すでに述べた通りである。すなわち、電源層110cは貫通電流によって所定の周波数で共振する。この基板の共振により電源層110dとグラウンド層110cの間で近傍電界及び近傍磁界が発生する(以下では説明を容易にするために電界の代わりに電気力線を用いる)。
【0015】すなわち、図19の矢印で示すように電源層110cからグラウンド層110bに向かう電気力線が形成され、これがプリント基板110からの放射ノイズをもたらす。このとき電源層110dの中央部から発生した電気力線はプリント基板(電源層110c)面に対して垂直に発生しグラウンド層110bに垂直に到達するが、電源層110cの端部から発生した電気力線は図のように外側から回り込んでグラウンド層110bの端部に到達する。このような電気力線は近傍の電界や磁界を形成しさらには遠方の電磁界を形成していく。これらの電気力線のうちとくに電源層110cの端部から発生した電気力線によって生ずる放射電磁界(すなわち放射ノイズ)はプリント基板110から発生するノイズ全体の中で大きな割合を占めている。
【0016】なお、貫通電流によるプリント基板の共振現象は、上記したように、当該貫通電流が電源層110cからグラウンド層110bへと流れることにそもそも起因して発生することはいうまでもない。図20は、その様子を概念的に示したものであって、電源層110cから、回路部品111に対し貫通電流が流れ込む様子を示している。このとき、回路部品111近傍には、通常これに隣接してバイパスコンデンサ112が設置される。このような場合においては、当該バイパスコンデンサ112には、その充電作用を通じ、電源層110cからの貫通電流の流入を幾許かでも阻止することが期待されるところではある。しかしながら、電源層110cは、直流電源電圧変動(降下)を抑えるため抵抗値を小さくすることが求められるから、通常、全面パターン(いわゆるベタパターン)にて形成され、非常にインピーダンスの低い状態とされるため、当該貫通電流の流入を十分に阻止することは従来の構成では困難であった。
【0017】図21には、放射ノイズの実測値を示す。図示のプリント基板110は、短辺(縦)55mm、長辺(横)160mmであり、このプリント基板110上にドライバ及びレシーバとして上記説明したCMOSインバータ回路を装着し、100mmのマイクロストリップライン(前記信号線路101)で前記CMOSドライバ105とCMOSレシーバ106を接続した構成である。
【0018】CMOSドライバ105及びCMOSレシーバ106を20MHzのクロックパルスにて動作させた場合、放射ノイズは20MHzの整数倍の高調波として発生する。この放射ノイズは信号線路101から発生するノイズと、プリント基板100全体から発生するノイズが合成されたものであるが、とくに大きな値を示している160MHz及び580MHz近傍のノイズは電源層110dの共振によって発生したノイズと考えることができる。
【0019】一方、全周波数帯域において比較的一様に発生しているノイズの殆どは信号ライン層110a及び110dから発生しているノイズである。この測定データでも明らかなように、プリント基板110の共振によって発生する放射ノイズはその周波数は限られているが、前記信号ライン層110a及び110dからの放射ノイズを上回り、これがEMC規格で定められた許容値を越えてしまうことがある。
【0020】本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、プリント基板内の電源層及びグラウンド層間で生じる共振の抑制、さらに該共振に起因する放射ノイズを低減することが可能な多層プリント基板を提供することにある。
【0021】
【課題を解決するための手段】本発明は上記課題を解決するために以下の手段をとった。
【0022】すなわち、請求項1記載の多層プリント基板は、電源層、該電源層と電気的に接続し得るグラウンド層及び信号ライン層から構成され、前記信号ライン層上に形成された信号ラインに接続されるドライバ側回路素子あるいはレシーバ側回路素子の少なくともいずれかの回路素子を搭載した多層プリント基板において、前記電源層の少なくともその一部は網目状のパターンで構成されることを特徴とするものである。
【0023】本発明は、上記のような構成、つまり電源層を網目状のパターンで構成することにより、当該電源層に係る共振現象の発生の抑制、またこの共振現象に伴う放射ノイズの低減を可能とする。これは、前記網目状パターンの存在によって、電源層のインダクタンス成分が大きくなり、高周波電流の流れ、つまり上記した貫通電流の電源層から回路素子への流入が阻止される作用に因る。また、前記網目状パターンは、電源層電極を見かけ上細分化するものとみなせるから、電源層の共振周波数が高められることもその理由として挙げることができる。
【0024】また、請求項5記載の多層プリント基板は、請求項1記載の同基板において、前記信号ライン層上に形成された信号ラインのうちの少なくとも一の信号ラインの近傍には、その複数箇所がバイアホールによって前記グラウンド層に接続されたガードグラウンドラインが設けられることを特徴とする。
【0025】このガードグラウンドラインは、前記信号ラインからのリターン電流に関するいわば「リターン経路」としての作用を発揮し得る。したがって、当該リターン電流が、上記したインダクタンス成分の大きい前記電源層を介して流れることによる不具合、具体的には、いま述べたような事情による信号ラインからのノイズ放射を増大させる等といった不具合、を回避することが可能となる。
【0026】また、請求項9記載の多層プリント基板は、請求項1記載の同基板において、前記電源層の両面には、誘電体層を介して前記グラウンド層が配置されることを特徴とする。さらに、請求項14記載の多層プリント基板は、請求項1記載の同基板において、前記電源層及び該電源層に隣接して設けられる前記信号ライン層は、少なくとも二つの前記グラウンド層によって挟まれて配置されることを特徴とする。
【0027】これによれば、電源層及び/又は信号ライン層が、グラウンド層によって挟み込まれる構成となるから、当該電源層及び/又は信号ライン層から発生した電気力線が当該グラウンド層によって遮蔽される作用を得ることが可能となる。
【0028】次に、請求項19記載の多層プリント基板は、電源層、該電源層と電気的に接続し得るグラウンド層及び信号ライン層から構成され、前記信号ライン層上に形成された信号ラインに接続されるドライバ側回路素子あるいはレシーバ側回路素子の少なくともいずれかの回路素子を搭載した多層プリント基板において、前記回路素子の電源端子はEMIフィルタを介して前記電源層に接続されることを特徴とするものである。
【0029】このような構成によれば、前記EMIフィルタの存在により、電源層と回路素子の電源端子間の高周波インピーダンスが高められ、貫通電流が電源層から流れ込む割合を低減させることが可能となる。したがって、電源層に係る共振現象は抑制され、該共振現象を原因とする放射ノイズの発生も低減させることが可能となる。
【0030】
【発明の実施の形態】以下では、本発明の実施の形態について図を参照しつつ説明する。
(第一実施形態:網目状パターン電源層)図1及び図2は、本発明の第一の実施形態に係る多層プリント基板1Aの構成例を示す図であって、図1はその側面図、図2は各層に形成されたパターンを表す平面図である。
【0031】本第一の実施形態に係る多層プリント基板1Aは、従来の技術の項ですでに説明した多層プリント基板の構成例と同様、図1に示すように、4層のプリント基板から構成されるものである。すなわち、図1中上方より第1層と第4層は信号ライン層1a,1d、第2層はグラウンド層1b、第3層は電源層1cから構成され、第1層と第4層の信号ライン層1a,1dに回路素子2が装着されている。ちなみに、この図における回路素子2としては、簡単のため、図17等で説明したように、CMOSドライバ(ドライバ側回路素子)2d及びCMOSレシーバ(レシーバ側回路素子)2rの二種のみが装着されている様子が示されている。また、CMOSドライバ2d及びCMOSレシーバ2rは、図2に示すように、信号ライン3を介して接続されている。なおまた、上記した各層の間には、周知のように、誘電体層が存在していることは言うまでもない。
【0032】そして、この第一実施形態につき特徴的なのは、図2に示すように、第3層の電源層1cの電極が、従来の全面パターン(いわゆるベタパターン)に形成されていたのとは異なり、網目状パターン4として形成されている点にある。ここに、「網目状パターン」4とは、図2平面図に端的に示されている通り、例えば図中右上から左下方向に延在する一群のラインパターンと、これに交わる一群のラインパターンとを、重ねて形成するようにすればよい。
【0033】なお、この場合において、一のラインの幅あるいは一のラインとそれと平行に隣接するラインとの間隔等に関し、本発明は特に限定する意図を有さない。しかし、本発明にいう「網目状のパターン」においては、一般的に、ライン間の前記間隔が、前記ラインの幅の5倍程度、あるいは少なくとも2〜3倍程度以上となるように形成することが好ましい。その目的は、互いに隣接するライン同士の電磁結合を疎とし、ラインの実効インダクタンスを大きくすることにある。
【0034】また、このような網目状パターン4が形成された電源層1cと第2層のグラウンド層1bとは、図2に併せて示すように、複数の位置でバイパスコンデンサ5あるいはスナバ(snubber) 回路5を介して接続されている。
【0035】ここに、スナバ回路5とは、図3(a)に示すように、コンデンサCと抵抗Rとを直列に接続した回路であって、上記電源層1cにおいて生じる共振に係るエネルギを吸収する作用を有する。また、本第一実施形態においては、上記「スナバ回路」に代えて、図3(b)に示す如く、コンデンサCのみよりなる回路を使用することもでき、これは既述したようにバイパスコンデンサ5と呼称しうる。これらのスナバ回路5若しくはバイパスコンデンサ5は、いずれにしても、周知のように、供給電源電流から回路素子2を高周波的に分離するとともに、当該回路素子2の動作(スイッチング)状況に合わせ、その電圧変動を抑制する作用を発揮することとなる。なお、以下では、上記バイパスコンデンサ5及びスナバ回路5の両者を併せて呼称する際、ないしは両者のうちの一を特に指定する必要がない場合には、これを「スナバ素子5」ということとする。
【0036】ちなみに、当該スナバ素子5と電源層1cとの、あるいは当該スナバ素子5とグラウンド層1bとの前記接続は、図1に示すように、バイアホール7によって実現されている。
【0037】このような第一実施形態の多層プリント基板1Aにおいては、電源層1cが網目状パターン4を有する構成とされることにより、当該電源層1cに関し、直流的にはインピーダンスが低く、高周波的にはインピーダンスが高くなることになる。ここに、高周波インピーダンスが高くなるということは、すなわち電源層1cを網目状のラインパターンで構成することで、そのインダクタンス成分が大きくなるということであり、このことによって、高周波電流の流れを、つまり電源層1cから回路素子2への貫通電流の流れそのものを阻止することができる。なお、前記インダクタンス成分をなるべく大きくしようとするならば、網目状パターン4を構成するラインの幅を可能な限り細くすることが好ましい。
【0038】また、貫通電流によってプリント基板が共振し大きな放射ノイズを発生する条件は、従来の技術の項で述べたように、電源層1cの電極寸法によって決定される共振周波数と、回路素子2(いまの場合においては、CMOSドライバ2d及びレシーバ2r)のクロック信号等の高調波周波数とが一致するときであるが、この点、本第一実施形態では、電源層1cの電極を網目状パターン4とすることで、クロックパルスの高調波成分が無視できる周波数帯まで当該電源層1c基板の共振周波数が高められることにより、前記共振現象は発生し難くなる。本第一実施形態では、このことによっても、放射ノイズの低減効果を享受することが可能である。
【0039】ちなみに、網目状パターン4における直流インピーダンス、すなわち抵抗成分は、従来の全面パターンに比しても大きな影響を受けることなく、上記したように小さいままであるから、スナバ素子5への充電は従前と同様に行うことができる。つまり、スナバ素子5による上記した作用は、従前通り実現されることになる。
【0040】(第二実施形態:電源層及び信号ライン層の基板周囲にガードパターンを形成) 図4及び図5は、本発明の第二の実施形態に係る多層プリント基板1Bの構成例を示す図であって、図4及び図5の各々は、図1及び図2と同様、側面図及び各層に形成されたパターンを表す平面図である。なお、以下に述べる第三から第六までの実施形態についても、各々で参照する二つの図面は、上記と同様な関係を有するものである。
【0041】本第二実施形態に係る多層プリント基板1Bは、上記第一実施形態と同様、図4に示すように、4層のプリント基板から構成されている。すなわち、図4中上方から第1層と第4層は信号ライン層1a,1d、第2層はグラウンド層1b、第3層は電源層1c、から構成され、第1層と第4層の信号ライン層1a,1dには回路素子2(CMOSドライバ2d及びCMOSレシーバ2rの二種)が装着されている。また、第3層の電源層1cの電極は、上記第一実施形態と同様、網目状パターン4となっている。
【0042】そして、この第二実施形態につき特徴的なのは、図4又は図5に示すように、第3層の電源層1cの端部あるいはその周囲がガードパターン6で囲まれ、さらにこのガードパターン6と第2層のグラウンド層1bとが、所定間隔毎に形成されたバイアホール(以下、VIAと略す)7によって接続されている点にある。このような構成となる本第二実施形態の多層プリント基板1Bでは、まず、網目状パターン4を有する電源層1cにより、基板共振現象の大幅な抑制が期待されることに変わりはない。しかしながら、これのみで以て、該電源層1c基板の端部における基板共振の影響を、完全に、除去することは困難である。
【0043】この点、上記第一実施形態では、共振現象に係る影響の更なる除去を目して、基板周辺につきスナバ素子5を配列することによって対策したが、このようなスナバ素子5は、これを構成するコンデンサ等につき、自身のもつインダクタンス成分や該コンデンサに接続される配線パターンのインダクタンス成分によって、狭帯域フィルタ特性を有するものとなるため、広帯域ノイズに対しては、常に低インピーダンスとすることはできない。
【0044】本第二実施形態の特徴点であるガードパターン6は、上記した事情を踏まえ、このような問題点をより効果的に解決するものである。すなわち、このガードパターン6の存在と該パターン6とグラウンド層1bとをVIA7によって接続することによって、電源層1c基板の端部をグラウンド電位として封じ込めることになるから、当該基板端部から外部に放出される電気力線が低減することとなり、結果、ノイズの低減が図られることになるのである。
【0045】なお、上記ガードパターン6は、いま述べたように、スナバ素子5設置による作用効果では不十分なところを解決可能なものではあるが、だからといって、本発明は、当該ガードパターン6とともに上記スナバ素子5を設けることまでも妨げるものではない。つまり、図4及び図5においても示されているように、ガードパターン6とスナバ素子5とを併設する形態としてよい。ちなみに、この場合においては、より効果的なノイズ低減効果を得ることが期待されることは言うまでもない。
【0046】さらに、この第二実施形態では、図4及び図5に示すように、信号ライン層1a、1dに対してもその端部あるいは周囲にガードパターン6が配置され、これらはやはりVIA7によってグラウンド層1bに接続される。このように、多層プリント基板1Bの厚み方向に対して広い範囲で接地することによって、電源層1cの端部から生ずる電気力線はより完全に遮蔽され、多層プリント基板1B外に放射されるノイズをより低減させることが可能となる。
【0047】なお、このように電源層1cのみならず信号ライン層1bの端部ないし周囲のガードパターン6と、該パターン6とグラウンド層1bとを接続するVIA7とを有する構成は、以下に述べる第三から第六の実施形態の説明で参照する図面上に明示しない場合においても、共通に有効となり得る。
【0048】(第三実施形態:ガードグラウンドラインの配置)図6及び図7は、本発明の第三の実施形態に係る多層プリント基板1Cの構成例を示す図である。
【0049】上記した第一実施形態あるいは第二実施形態においては、網目状パターン4を有する電源層1cに隣接して信号ライン層(上記第一及び第二実施形態では、第4層の信号ライン層1d)が存在していた。このような場合においては、当該信号ライン層1d上に設けられる信号ライン3からのリターン電流は、インダクタンス成分の大きな網目状パターン4を有する電源層1cを介することになる。このことは、前記信号ライン3からのノイズ放射を増大させる要因となる。
【0050】図6に示す本第三実施形態において特徴的なのは、上記事情を踏まえ、信号ライン層1dの信号ライン3に沿って、ガードグラウンドライン(以下ガードラインという)8を配置した点にある。
【0051】より詳しくは、図7に示すように、信号ライン3の両側に、該ライン3に接近かつ平行して二本のガードライン8が設置され、該二本のガードライン8の各々につき、その一のライン上の少なくとも2か所(図7では両端部)で、それぞれVIA7を介し、第2層のグラウンド層1bに接続された構成となっている。また、二本のガードライン8各々の初端部は、信号ライン3とCMOSドライバ2dとの接続部近傍、その終端部は信号ライン3とCMOSレシーバ2rとの接続部近傍に位置されている。
【0052】このような構成となる本第三実施形態の多層プリント基板1Cによれば、上記リターン電流は、ガードライン8を介して帰還することとなり、インダクタンス成分の大きな網目状パターン4を有する電源層1cに当該リターン電流が流れることを極力抑えることができる。別言すれば、ガードライン8は、リターン電流の経路(以下「リターン経路」ということがある)を別途提供するに等しい作用を実現するものである。よって、本第三実施形態によれば、上記したような、信号ライン3からのノイズ放射に関し、これを増大させるといった不都合を招来することがない。
【0053】ちなみに、上記構成のような場合において、信号ライン3とガードライン8との間隔は、信号ライン層1dと電源層1cの間隔、すなわち両層1d及び1cの間に設けられる図示しない誘電体層の厚みより小さくすることが好ましい。このようにすることで、リターン電流の大部分を、ガードライン8経由とすることが可能となるからである。
【0054】また、このガードライン8の幅と信号ライン3の幅とは、略等しい大きさとなる関係にあるものとするのが好ましい。これは、ガードライン8を流れるリターン電流には相互インダクタンスが働くことにより、当該リターン電流は自発的に信号ライン3側を偏って流れることになるから、ガードライン8自身を特段、幅広にして設ける必要がないことによる。すなわち、ガードライン8の幅は、信号ライン3の幅程度(通常、0.1〜0.3mm)であれば十分であって、「面」状に形成する必要がないのである。以上のことから、ガードライン8の幅を、信号ライン3の幅程度とすれば性能的には十分であって、かつそれ以上の幅に設定することは無駄であるから、相応分の材料ないし製造にかかるコストを低減することができる。
【0055】(第四実施形態:グラウンド層による電源層の挟み込み)図8及び図9は、本発明の第四の実施形態に係る多層プリント基板1Dの構成例を示す図でる。この第四実施形態では、上記各実施形態に対して、グラウンド層1eが一層追加されていることに意義を有するものである。
【0056】なお、本第四実施形態の多層プリント基板1Dは、いま述べたばかりの新しいグラウンド層1eに加え、さらに新たな電源層1fをも加える構成となっており、結果、都合6層のプリント基板により構成されている。この電源層1fの新設置は、本第四実施形態における多層プリント基板1Dを、偶数枚の基板による構成とすることに目的がある。これは、一般に、奇数枚の基板から構成された多層プリント基板を製作するためには、複雑な工程が必要となって製造コストがかさむことを防止することに目的がある。また、別の理由として、上記グラウンド層1b又は1eについては、これを全面パターンとすることが多いため、多層プリント基板を奇数枚の基板による構成とすると、その厚さ方向の対称性が悪くなり、「反り」の問題が生じるおそれがあるからである。
【0057】以上のことから、本第四実施形態の多層プリント基板1Dは、図8中上方より第1層及び第6層が信号ライン層1a及び1dであり、これらには上述した通りの回路素子2が装着されている一方、第3層及び第4層の電源層1c及び1f(網目状パターン4形成)は、隣接した第2層及び第5層のグラウンド層1b及び1eによって両側から挟まれた構成となる。また、これら第2層及び第5層のグラウンド層1b及び1eは、複数個のVIA7によって接続されている。このとき、前記VIA7は、グラウンド層1b及び1eの周辺部に配置してもよいが、基板上の任意の位置に、なるべく均一になるように配置してもよい。
【0058】このような構成となる第四実施形態の多層プリント基板1Dでは、プリント基板内部の電源層1c及び1fから上下方向に向かって発生した電気力線の大部分は、その両側に配置されたグラウンド層1b及び1eによって遮蔽されることとなり、結果、ノイズの低減を図ることができる。
【0059】(第五実施形態:グラウンド層による電源層及び信号ライン層の挟み込み)図10及び図11は、本発明の第五の実施形態に係る多層プリント基板1Eの構成例を示す図である。
【0060】この第五実施形態では、上記第四実施形態と同様、グラウンド層及び電源層として、各々二つの層(グラウンド層1b及び1e並びに電源層1c及び1f)から構成されている。ただ、グラウンド層1b及び1eは、図10中上方より、第1層と第6層に配置され、第3層及び第4層の電源層1c及び1fのみならず、第2層及び第5層の信号ライン層1a及び1dも、上記した二つのグラウンド層1b及び1eによって囲まれている。そして、この場合においては、第1層と第6層のグラウンド層1b及び1eのいずれか若しくは両方には、IC等の回路素子2ないしは電子部品が装着されている。
【0061】このような構成となる本第五実施形態では、信号ライン3から放射されるノイズについても、前記電源層1c及び1fからの放射ノイズと同様に、グラウンド層1b及び1eによる遮蔽が可能となり、多層プリント基板1Eの外部に放射されるノイズを低減させることができる。
【0062】なお、この場合も、グラウンド層1b及び1eによって囲まれた(挟まれた)第2層及び第5層の信号ライン層1a及び1dは、その端部あるいは周辺部においてガードパターン6を形成し、このガードパターン6と第3層及び第4層の電源層1c及び1fの端部あるいは周辺部のガードパターン6を、VIA7によって第1層と第6層のグラウンド層1b及び1eに接続すれば、さらに遮蔽効果を高めることが可能となることは言うまでもない。
【0063】(第六実施形態:隣接するリターン経路の確保)図12及び図13は、本発明の第六の実施形態に係る多層プリント基板1Fの構成例を示す図である。
【0064】本第六実施形態の多層プリント基板1Fは、上記第四及び第五の実施形態と同様、グラウンド層及び電源層として、各々二つの層(グラウンド層1b及び1e並びに電源層1c及び1f)から構成されている。ただ、本第六実施形態においては、グラウンド層1b及び1eは電源層1c及び1fのみを挟み込み、かつ信号ライン層1a及び1dの他、新たに信号ライン層1g及び1hが設けられて、都合8層のプリント基板により構成されている。
【0065】すなわち、信号ライン層1a、1g、1h及び1dは、図12中上方から、第1層、第2層、第7層及び第8層に配置されるとともに、グラウンド層1b及び1eは、第3層と第6層にあって、第4層及び第5層に配置される網目状パターン4を有する電源層1c及び1fを挟み込み、当該電源層1c及び1fから発生する電気力線をシールドしている。なお、第1層と第8層の信号ライン層1a及び1dのいずれかあるいは両方には、IC等の回路素子2ないし電子部品が装着されている。
【0066】本第六実施形態において特徴的なのは、上記第1層及び第8層の信号ライン層1a及び1dについて、すでに第三実施形態において述べたように、ガードライン8を設けた点にある。
【0067】これは、以下に述べる不具合事情を背景として、これを解決する作用効果を発揮することとなる。すなわち、図12に示すような多層プリント基板1Fにあっては、網目状パターン4を有する電源層1c及び1fと信号ライン層1g及び1hとの間には、グラウンド層1b及び1eがあるため、電源層1c及び1fが信号ライン3のリターン電流の経路になることはない。つまり、第2層及び第7層の信号ライン層1g及び1hのリターン経路は、それぞれ最短の第3層及び第6層のグラウンド層1b及び1eとなり、ループ面積も最小となるから、放射ノイズも抑えられる。これに対して、第1層と第8層の信号ライン層1a及び1dのリターン電流は、これらの層1a及び1dに隣接する適当なリターン経路が存在しないことから、第3層及び第6層のグラウンド層1b及び1eを介して帰還することとなる。このリターン経路は、第2層及び第7層の信号ライン層1g及び1hに起因する信号に関するリターン経路と比べ、約2倍のループ面積となるから、放射ノイズが増加する。
【0068】そこで、本第六実施形態では、第1層と第8層の信号ライン層1a及び1dに設けたガードライン8が有効となる。というのは、このような構成によれば、第1層の信号及び第8層の信号のリターン電流は、第3層及び第6層のグラウンド層1b及び1eを介さず、より近接した前記ガードライン8を介して戻ることになるからである。このため、上記ループ面積は大幅に小さくなり、放射ノイズは低減される。
【0069】以上のことを、より一般的にいえば、リターン経路が隣接する基板上とはならない場合、別言すれば、或る信号ライン層に隣接する層がいわば「信号リターン層」になり得ない場合には、その信号ラインに対しガードラインを設けることによって、当該リターン電流は、このガードラインを介して帰還することになるから、かかるループ面積が小さくなり、放射ノイズ低減に貢献することとなるのである。
【0070】なお、上記第六実施形態の場合においては、第1層の信号ライン層1a及び第8層の信号ライン層1dのすべてにガードライン8を設ける必要はない。ガードライン8を設ける指標としては、一般的には放射ノイズの発生が特に問題となる信号ライン、具体的には例えばクロック周波数の高い信号ラインのみを対象とする等としてよい。このような形態であっても、本発明の範囲内にあることは明らかである。
【0071】なお、本発明は、以上述べた第一から第六の実施形態に関し、電源層1c等に形成する網目状パターン4の具体的形態として、例えば図2に示すような形態に限定されるものでは当然にない。例えば、図2等におけるラインパターンは、いわば「斜め」に交差するような形態であったが、これをプリント基板の上下辺及び左右辺の各々に平行となるような各一群のラインパターンが互いに交差するような形態としてよいし、また、交差する角度を直角に限定する必要もない。
【0072】さらに言えば、本発明においては、図2に示すように「網目」の度合いを均一にする必要もない。例えば、各ラインの幅が異なるように、あるいはライン同士の間隔が異なるように網目状パターンを形成してもよいし、また、電源層1cの全面を網目状パターン4として形成するのではなく、少なくとも一部の面に関し網目状パターンを形成するような形態としてもよい。
【0073】このようなことは、例えば、信号ライン層1a等上における回路素子2の配置位置、あるいは前記VIA7が貫通する箇所等を考慮し、ラインパターンを設けたい又は設けたくない等の事情によって、本発明にいう「網目状のパターン」の具体的形態を適宜変更し得ること意味する。
【0074】また、上記では回路素子2として、簡単に、CMOSドライバ2d及びCMOSレシーバ2rのみの構成について言及するのみであったが、むろん本発明が、このような形態のみに限定されるいわれはない。例えば、より一般的に、デジタル回路、アナログ回路、アナログパワー回路等その他の回路構成を含むものとしてよい。
【0075】(第七実施形態:EMIフィルタ)この第七実施形態は、上記各実施形態とは趣を若干異にし、グラウンド層(1b等)及び電源層(1c等)と回路素子2との接続態様に関した構成に係るものである。図14及び図15は、本第七実施形態の多層プリント基板に関し、当該接続態様に関した構成を示す概念図である。なお、これらの図においては、信号ライン層の図示が省略されているが、全体的には、図示されない部分を含め「多層プリント基板」として構成されていることはいうまでもない。
【0076】図14において、グラウンド層1bと電源層1cとの間に図示されている回路素子2には、既に述べたバイパスコンデンサ5がその一端をグラウンド層1bに接続しつつ、並列接続されている。また、バイパスコンデンサ5の両端においては、図示されているように、漏洩インダクタンス5Rが想定される。これは、第二実施形態の説明中に触れたように、該コンデンサ5に接続される配線パターンが有するインダクタンス成分やコンデンサのリードインダクタンスを原因として想定されるものである。
【0077】そして、本第七実施形態において特徴的なのは、上記回路素子2の電源端子が、直截には電源層1cに接続されず、EMIフィルタ10を介して接続されている点にある。
【0078】ここに、「EMI(Electromagnetic Interference)」とは、一般に「電磁干渉」と訳され、さらに「EMI低減技術」といえば、電磁的な要因によって装置から発生する雑音(ノイズ)を低減させこれを所定の規格値以下に抑える技術は指示する用語である。本第七実施形態及びその他の各実施形態は、まさにこれを目的としているに他ならない。ちなみに、このEMI低減技術は、「EMC(Electromagnetic Compatibility;電磁的両立性)」に係る技術を二種に大別した場合の一種にあたるものであって、他の一種としては、外部からの所定の大きさ以下の雑音に対して装置を誤動作させない技術、すなわち「イミュニティ(immunity)技術」が挙げられる。
【0079】また、上記及び本発明にいう「EMIフィルタ」なる用語は、装置内のノイズが、電源ラインや信号ライン(ケーブル)を伝わることで、そこから放射が生じるのを防ぐため、これらラインに挿入されるノイズ伝導防止専用のフィルタを総称するものである。その性質としては、一般に、低減通過フィルタ(ローパスフィルタ)となる。
【0080】このような構成によれば、上記EMIフィルタ10の存在により、電源層1cと回路素子2の電源端子間の高周波インピーダンスが高められ、貫通電流が電源層1cから流れ込む割合を低減させることが可能となる。
【0081】この点、従来の技術の項で述べたように、何らの対策も施されない多層プリント基板においては、貫通電流は、図20に示す如く、よりインピーダンスの低い電源層から供給(あるいは流出)されていたために、基板が共振器となって大きなノイズ発生の原因となっていたことに比べ、本第七実施形態では、電源層1cからの貫通電流の流入が阻止されることで、結果、ノイズの大幅な低減を図ることが可能となるのである。
【0082】ちなみに、上記したEMIフィルタ10の具体的な構成例としては、図15に示すように、例えば三端子コンデンサ11を利用するようにすればよい。すなわち、図15における三端子コンデンサ11は、上述した性能ないし性質を有するEMIフィルタ10(図14参照)を上位概念とした場合の、より具体的な実施形態に該当する構成である。
【0083】この図15において、三端子コンデンサ11の一端は、グラウンド層1bに接続される一方、残る二端子が回路素子2及び電源層1cへと各々接続されている。また、該二端子に接続されるリード線等その他の接続線については、図に示すように、バイパスコンデンサ5と同様な理由から、漏洩インダクタンス11Rが想定される。なお、より具体的に、上記バイパスコンデンサ5及び三端子コンデンサ11の容量としては、例えば一般的に、前者において0.1μF程度、後者において2200pF程度等とすればよい。
【0084】そして、この三端子コンデンサ11につき、前記接続線がインダクタンス成分を有すること、つまり漏洩インダクタンス11Rが想定されることによれば、当該三端子コンデンサ11は、ローパスフィルタを構成するものとみなして相違なく、結局ここに、安価で性能の優れたEMIフィルタが実現されることになる。そしてこの結果、貫通電流は、バイパスコンデンサ5によってその多くが、また三端子コンデンサ11からその少々が供給されるが、電源層1cからの供給を大幅に低減させることができる。このように、電源層1cからの貫通電流の流入が阻止されることで、共振現象の発生が抑えられ、もって該共振現象に伴う放射ノイズの大幅な低減を図ることができる。
【0085】また、上記した三端子コンデンサ11は、現状、チップ状のものが簡単に入手できるため、これを図15に示すようにバイパスコンデンサ5に並べて配置しても大きなスペースは必要とならない。この点、ノイズの遮蔽効果を、従来の技術で述べたように、「筐体」を設けることによって達成する場合には、当該筐体を設置するのに相応なスペースが必要となることを鑑みるに、そういったスペースを必要としない本第七実施形態は、当該スペース利用の効率化という点においても特有の作用効果を発揮するものであるということができる。
【0086】ちなみに、いま述べたようなグラウンド層1b及び電源層1cと回路素子2との接続態様という観点から、上記した第一から第六実施形態を改めて見直し、これを図示すると、例えば、図16に示すようなものとして捕らえ直すことができる。すなわち、電源層1c等に網目状パターン4を形成することは、そのインピーダンスLを、高周波的に、パスコン回路のインピーダンス5Rより高くすることを意味し、このことによって既に述べたように、貫通電流が電源層1c等に流れることを低減させる、という作用を実現していることに他ならない。
【0087】なお、本第七実施形態においては、上記第一から第六実施形態のように、電源層1cにおいて、この電極を必ずしも網目状パターン4として形成する必要はないことが明らかである。というのも、上記したEMIフィルタ10ないしは三端子コンデンサ11の設置による貫通電流の流入阻止作用によって、基板の共振現象の抑制及びノイズの低減なる本発明が目的とする効果は、たとい電源層1cが従来のように全面パターンとして形成されていたとしても、相応に発揮されることが期待できるからである。
【0088】しかし、だからといって、本発明は、上記第七実施形態のような場合について、電源層1cの電極を、網目状パターン4として形成することに関し、これを積極的に排除することまでも意図するものではない。すなわち、EMIフィルタ10を備えつつも電源層1cに網目状パターン4を形成するような形態も、本発明の範囲内にあると認識される。
【0089】
【発明の効果】以上説明したように、本発明の多層プリント基板によれば、電源層の電極を網目状のパターンとして形成することにより、あるいは回路素子の電源端子をEMIフィルタを介して電源層と接続することによって、電源層に係る共振現象の発生を抑制し、この共振現象を原因とする放射ノイズの発生を大幅に低減することができる。
【0090】しかも、本発明によれば、上記したいずれの手段によっても、放射ノイズを低減するについて、特に高価な部品を追加する必要もなく、また、従来のように放射ノイズ遮蔽用の機器を設置するためのスペース等を要することもない。本発明は、このような点についても、その特有な効果を認めることができる。
【図面の簡単な説明】
【図1】 第一実施形態に係る多層プリント基板の側面図である。
【図2】 第一実施形態に係る多層プリント基板を構成する各層の平面図である。
【図3】 スナバ素子の構成例を示す図であって、(a)はコンデンサ及び抵抗により、(b)はコンデンサのみにより構成されたものを示す。
【図4】 第二実施形態に係る多層プリント基板の側面図である。
【図5】 第二実施形態に係る多層プリント基板を構成する各層の平面図である。
【図6】 第三実施形態に係る多層プリント基板の側面図である。
【図7】 第三実施形態に係る多層プリント基板を構成する各層の平面図である。
【図8】 第四実施形態に係る多層プリント基板の側面図である。
【図9】 第四実施形態に係る多層プリント基板を構成する各層の平面図である。
【図10】 第五実施形態に係る多層プリント基板の側面図である。
【図11】 第五実施形態に係る多層プリント基板を構成する各層の平面図である。
【図12】 第六実施形態に係る多層プリント基板の側面図である。
【図13】 第六実施形態に係る多層プリント基板を構成する各層の平面図である。
【図14】 回路素子の電源端子と電源層との間にEMIフィルタが介されている様子を示す概念図である。
【図15】 図14におけるEMIフィルタとして、三端子コンデンサを適用した例を示す概念図である。
【図16】 網目状パターンを形成した電源層の作用効果を、該電源層及びグラウンド層と回路素子との接続態様の観点から説明した説明図である。
【図17】 従来の問題を説明するためのマイクロストリップライン上のCMOSドライバとCMOSレシーバを配置したモデルを示す図である。
【図18】 プリント基板上のCMOS−ICから放射されるノイズを説明するための回路図である。
【図19】 従来例に係るプリント基板の側面図である。
【図20】 従来例に係るプリント基板に関し、その電源層から回路素子へと貫通電流が流入する様子を示す概念図である。
【図21】 従来例に係るプリント基板の放射ノイズ値を示す図である。
【符号の説明】
1A〜1F 多層プリント基板
1a、1d、1g、1h 信号ライン層
1b、1e グラウンド層
1c、1f 電源層
2 回路素子
2d CMOSドライバ
2r CMOSレシーバ
3 信号ライン
4 網目状パターン
5 バイパスコンデンサないしはスナバ回路(スナバ素子)
5R 漏洩インダクタンス
6 ガードパターン
7 バイアホール(VIA)
8 ガードグラウンドライン
10 EMIフィルタ
11 三端子コンデンサ
11R 漏洩インダクタンス
【特許請求の範囲】
【請求項1】 電源層、該電源層と電気的に接続し得るグラウンド層及び信号ライン層から構成され、前記信号ライン層上に形成された信号ラインに接続されるドライバ側回路素子あるいはレシーバ側回路素子の少なくともいずれかの回路素子を搭載した多層プリント基板において、前記電源層の少なくともその一部は網目状のパターンで構成されることを特徴とする多層プリント基板。
【請求項2】 前記電源層と前記グラウンド層とは、複数の箇所において、スナバ素子を介して接続されることを特徴とする請求項1記載の多層プリント基板。
【請求項3】 前記スナバ素子は、バイアホールによって、前記電源層又は前記グラウンド層に接続されることを特徴とする請求項2記載の多層プリント基板。
【請求項4】 前記電源層は、前記グラウンド層と隣接して配置されることを特徴とする請求項1記載の多層プリント基板。
【請求項5】 前記信号ライン層上に形成された信号ラインのうちの少なくとも一の信号ラインの近傍には、その複数箇所がバイアホールによって前記グラウンド層に接続されたガードグラウンドラインが設けられることを特徴とする請求項1記載の多層プリント基板。
【請求項6】 前記ガードグラウンドラインは、前記信号ラインに沿ってその両側の各々に少なくとも一ずつ配置されていることを特徴とする請求項5記載の多層プリント基板。
【請求項7】 前記ガードグラウンドラインは、前記信号ラインと前記ドライバ側回路素子における出力端子との接続部近傍より、前記信号ラインと前記レシーバ側回路素子における入力端子との接続部近傍までの間に設けられることを特徴とする請求項5記載の多層プリント基板。
【請求項8】 前記ガードグラウンドラインの幅は、前記信号ラインの幅と略等しいことを特徴とする請求項5記載の多層プリント基板。
【請求項9】 前記電源層の両面には誘電体層を介して前記グラウンド層が配置されることを特徴とする請求項1記載の多層プリント基板。
【請求項10】 前記電源層の両面に配置された二つのグラウンド層は、複数個のバイアホールによって接続されることを特徴とする請求項9記載の多層プリント基板。
【請求項11】 前記電源層と前記グラウンド層とは、複数の箇所において、スナバ素子によって接続されることを特徴とする請求項9記載の多層プリント基板。
【請求項12】 前記電源層は、その端部ないし周辺部にガードパターンを有し、該ガードパターンはバイアホールによって前記電源層の両面に配置された二つのグラウンド層に接続されていることを特徴とする請求項9記載の多層プリント基板。
【請求項13】 前記スナバ素子は、バイアホールによって、前記電源層又は前記グラウンド層に接続されることを特徴とする請求項11記載の多層プリント基板。
【請求項14】 前記電源層及び該電源層に隣接して設けられる前記信号ライン層は、少なくとも二つの前記グラウンド層によって挟まれて配置されることを特徴とする請求項1記載の多層プリント基板。
【請求項15】 前記少なくとも二つのグラウンド層は、複数個のバイアホールによって接続されることを特徴とする請求項14記載の多層プリント基板。
【請求項16】 前記電源層及び前記信号ライン層は、その端部ないし周辺部にガードパターンを有し、該ガードパターンはバイアホールによって前記少なくとも二つのグラウンド層に接続されていることを特徴とする請求項14記載の多層プリント基板。
【請求項17】 前記電源層と前記グラウンド層とは、複数の箇所において、スナバ素子によって接続されることを特徴とする請求項14記載の多層プリント基板。
【請求項18】 前記スナバ素子は、バイアホールによって、前記電源層又は前記グラウンド層に接続されることを特徴とする請求項17記載の多層プリント基板。
【請求項19】 電源層、該電源層と電気的に接続し得るグラウンド層及び信号ライン層から構成され、前記信号ライン層上に形成された信号ラインに接続されるドライバ側回路素子あるいはレシーバ側回路素子の少なくともいずれかの回路素子を搭載した多層プリント基板において、前記回路素子の電源端子はEMIフィルタを介して前記電源層に接続されることを特徴とする多層プリント基板。
【請求項20】 前記EMIフィルタは、三端子コンデンサから構成されることを特徴とする請求項19記載の多層プリント基板。
【請求項21】 前記EMIフィルタにおける一端子とバイパスコンデンサの一端子とが、ともに前記回路素子の電源端子に並列に接続されることを特徴とする請求項19記載の多層プリント基板。
【請求項1】 電源層、該電源層と電気的に接続し得るグラウンド層及び信号ライン層から構成され、前記信号ライン層上に形成された信号ラインに接続されるドライバ側回路素子あるいはレシーバ側回路素子の少なくともいずれかの回路素子を搭載した多層プリント基板において、前記電源層の少なくともその一部は網目状のパターンで構成されることを特徴とする多層プリント基板。
【請求項2】 前記電源層と前記グラウンド層とは、複数の箇所において、スナバ素子を介して接続されることを特徴とする請求項1記載の多層プリント基板。
【請求項3】 前記スナバ素子は、バイアホールによって、前記電源層又は前記グラウンド層に接続されることを特徴とする請求項2記載の多層プリント基板。
【請求項4】 前記電源層は、前記グラウンド層と隣接して配置されることを特徴とする請求項1記載の多層プリント基板。
【請求項5】 前記信号ライン層上に形成された信号ラインのうちの少なくとも一の信号ラインの近傍には、その複数箇所がバイアホールによって前記グラウンド層に接続されたガードグラウンドラインが設けられることを特徴とする請求項1記載の多層プリント基板。
【請求項6】 前記ガードグラウンドラインは、前記信号ラインに沿ってその両側の各々に少なくとも一ずつ配置されていることを特徴とする請求項5記載の多層プリント基板。
【請求項7】 前記ガードグラウンドラインは、前記信号ラインと前記ドライバ側回路素子における出力端子との接続部近傍より、前記信号ラインと前記レシーバ側回路素子における入力端子との接続部近傍までの間に設けられることを特徴とする請求項5記載の多層プリント基板。
【請求項8】 前記ガードグラウンドラインの幅は、前記信号ラインの幅と略等しいことを特徴とする請求項5記載の多層プリント基板。
【請求項9】 前記電源層の両面には誘電体層を介して前記グラウンド層が配置されることを特徴とする請求項1記載の多層プリント基板。
【請求項10】 前記電源層の両面に配置された二つのグラウンド層は、複数個のバイアホールによって接続されることを特徴とする請求項9記載の多層プリント基板。
【請求項11】 前記電源層と前記グラウンド層とは、複数の箇所において、スナバ素子によって接続されることを特徴とする請求項9記載の多層プリント基板。
【請求項12】 前記電源層は、その端部ないし周辺部にガードパターンを有し、該ガードパターンはバイアホールによって前記電源層の両面に配置された二つのグラウンド層に接続されていることを特徴とする請求項9記載の多層プリント基板。
【請求項13】 前記スナバ素子は、バイアホールによって、前記電源層又は前記グラウンド層に接続されることを特徴とする請求項11記載の多層プリント基板。
【請求項14】 前記電源層及び該電源層に隣接して設けられる前記信号ライン層は、少なくとも二つの前記グラウンド層によって挟まれて配置されることを特徴とする請求項1記載の多層プリント基板。
【請求項15】 前記少なくとも二つのグラウンド層は、複数個のバイアホールによって接続されることを特徴とする請求項14記載の多層プリント基板。
【請求項16】 前記電源層及び前記信号ライン層は、その端部ないし周辺部にガードパターンを有し、該ガードパターンはバイアホールによって前記少なくとも二つのグラウンド層に接続されていることを特徴とする請求項14記載の多層プリント基板。
【請求項17】 前記電源層と前記グラウンド層とは、複数の箇所において、スナバ素子によって接続されることを特徴とする請求項14記載の多層プリント基板。
【請求項18】 前記スナバ素子は、バイアホールによって、前記電源層又は前記グラウンド層に接続されることを特徴とする請求項17記載の多層プリント基板。
【請求項19】 電源層、該電源層と電気的に接続し得るグラウンド層及び信号ライン層から構成され、前記信号ライン層上に形成された信号ラインに接続されるドライバ側回路素子あるいはレシーバ側回路素子の少なくともいずれかの回路素子を搭載した多層プリント基板において、前記回路素子の電源端子はEMIフィルタを介して前記電源層に接続されることを特徴とする多層プリント基板。
【請求項20】 前記EMIフィルタは、三端子コンデンサから構成されることを特徴とする請求項19記載の多層プリント基板。
【請求項21】 前記EMIフィルタにおける一端子とバイパスコンデンサの一端子とが、ともに前記回路素子の電源端子に並列に接続されることを特徴とする請求項19記載の多層プリント基板。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図21】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図21】
【図18】
【図19】
【図20】
【公開番号】特開2001−223449(P2001−223449A)
【公開日】平成13年8月17日(2001.8.17)
【国際特許分類】
【出願番号】特願2000−32123(P2000−32123)
【出願日】平成12年2月9日(2000.2.9)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成13年8月17日(2001.8.17)
【国際特許分類】
【出願日】平成12年2月9日(2000.2.9)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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