差動増幅器
【課題】出力電圧の出力精度に段差が発生していた。
【解決手段】電流源で駆動される第１、第２の差動対と、その電流源を駆動する第１の基準電流発生回路と、を備える第１の差動入力部と、電流源で駆動される第３、第４の差動対と、その電流源を駆動する第２の基準電流発生回路と、を備える第２の差動入力部と、前記第１、第２の差動入力部との出力に応じて、出力する出力部と、を有し、前記第１、第２の基準電流発生回路の第１、第２の電流経路上に接続される第１、第２のトランジスタを入力信号に応じて制御することで、前記第１、第２の差動入力部の出力を制御する差動増幅器。
【解決手段】電流源で駆動される第１、第２の差動対と、その電流源を駆動する第１の基準電流発生回路と、を備える第１の差動入力部と、電流源で駆動される第３、第４の差動対と、その電流源を駆動する第２の基準電流発生回路と、を備える第２の差動入力部と、前記第１、第２の差動入力部との出力に応じて、出力する出力部と、を有し、前記第１、第２の基準電流発生回路の第１、第２の電流経路上に接続される第１、第２のトランジスタを入力信号に応じて制御することで、前記第１、第２の差動入力部の出力を制御する差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器に関するものである。
【背景技術】
【０００２】
差動増幅器の従来技術として、特許文献１がある。図３に特許文献１の差動増幅器の構成を示す。図３に示す差動増幅器は、ＲａｉｌｔｏＲａｉｌアンプ１５００と、電圧判定部３０２と、差動対制御部１０３とを有する。ＲａｉｌｔｏＲａｉｌアンプ１５００は、Ｎｃｈ差動対１５１０、１５３０と、Ｐｃｈ差動対１５２０、１５４０と、ＰＭＯＳトランジスタＰＭ５〜ＰＭ８、ＰＭ１０と、ＮＭＯＳトランジスタＮＭ５〜ＮＭ８、ＮＭ１０とを有する。
【０００３】
ＲａｉｌｔｏＲａｉｌアンプ１５００において、Ｎｃｈ差動対１５１０、Ｐｃｈ差動対１５２０のそれぞれ一方の非反転入力１５１１、１５２１に入力電圧Ｖｉｎ１が接続され、それぞれ他方の反転入力１５１２、１５２２に出力電圧Ｖｏｕｔが帰還接続される。また、Ｎｃｈ差動対１５３０、Ｐｃｈ差動対１５４０のそれぞれ一方の非反転入力１５３１、１５４１に入力電圧Ｖｉｎ２が接続され、それぞれ他方の反転入力１５３２、１５４２に出力電圧Ｖｏｕｔが帰還接続される。
【０００４】
電圧判定部３０２は、ＲａｉｌｔｏＲａｉｌアンプ１５００の出力電圧Ｖｏｕｔ等の被判別信号により上記差動対を停止するか否かを判別する。
【０００５】
差動対制御部１０３は、電圧判定部３０２の判別結果に応じて、上記差動対のオンもしくはオフを制御する。この差動対のオンもしくはオフを制御は、それぞれの差動対を駆動する電流源の活性化もしくは非活性化を制御することにより行う。
【０００６】
電圧判定部３０２の判定結果が、「Ｐｃｈ差動対を停止」となる場合、差動対制御部１０３は、Ｐｃｈ差動対１５２０、１５４０を駆動する電流源を非活性化させ、Ｎｃｈ差動対１５１０、１５３０を駆動する電流源を活性化させる。
【０００７】
また、電圧判定部３０２の判定結果が、「Ｎｃｈ差動対を停止」となる場合、差動対制御部１０３は、Ｎｃｈ差動対１５１０、１５３０を駆動する電流源を非活性化させ、Ｐｃｈ差動対１５２０、１５４０を駆動する電流源を活性化させる。
【０００８】
更に、電圧判定部３０２の判定結果が、「ＮｃｈおよびＰｃｈ差動対を動作」となる場合、差動対制御部１０３は、Ｎｃｈ差動対１５１０、１５３０、Ｐｃｈを差動対１５２０、１５４０駆動する電流源を全て活性化させる。
【０００９】
このような動作により、図３の差動増幅器は、電源電圧Ｖｄｄ、接地電圧Ｖｓｓ付近の出力時において、大きな誤差を発生させず、図４に示すような出力期待値を得ることができる。なお、差動増幅器の技術として特許文献２のようなものもある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−５０２９６号公報
【特許文献２】特開２００６−１７４１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、図３の差動増幅器は、Ｎｃｈ差動対、Ｐｃｈ差動対をオンからオフ、もしくはオフからオンに制御する際に、スイッチング動作が行われているため、このスイッチング動作の切換えにより、出力電圧Ｖｏｕｔに、図４の破線部Ａ１、Ａ２に示すような段差が発生するという問題がある。なお、図４は入力電圧Ｖｉｎ１、Ｖｉｎ２の電圧差を０．２Ｖ（但しＶｉｎ１＜Ｖｉｎ２）に保ったまま変化させ、供給電圧の全範囲にわたって、出力精度を調べた波形である。
【課題を解決するための手段】
【００１２】
本発明は、第１、第２の入力信号をそれぞれ入力する第１導電型の第１、第２の差動対と、前記第１、第２の差動対をそれぞれ駆動する第１、第２の電流源と、第１の駆動信号を出力し、前記第１、第２の電流源を前記第１の駆動信号に応じて駆動させる第１の基準電流発生回路と、を備える第１の差動入力部と、前記第１、第２の入力信号をそれぞれ入力する第２導電型の第３、第４の差動対と、前記第３、第４の差動対をそれぞれ駆動する第３、第４の電流源と、第２の駆動信号を出力し、前記第３、第４の電流源を前記第２の駆動信号に応じて駆動させる第２の基準電流発生回路と、を備える第２の差動入力部と、前記第１の差動入力部と第２の差動入力部との出力に応じて、前記第１、第２の入力信号の中間値を出力電圧として出力する出力部と、を有し、前記第１の基準電流発生回路の前記第１の駆動信号を生成する第１の電流経路上に接続される第１のトランジスタを前記第１の入力信号に応じて制御することで、前記第１の差動入力部の出力を制御し、前記第２の基準電流発生回路の前記第２の駆動信号を生成する第２の電流経路上に接続される第２のトランジスタを前記第２の入力信号に応じて制御することで、前記第２の差動入力部の出力を制御する差動増幅器である。
【００１３】
本発明は、第１の駆動信号を生成する第１の電流経路上に接続される第１のトランジスタを第１の入力信号に応じて制御することで、第１の差動入力部の出力を制御し、また、第２の駆動信号を生成する第２の電流経路上に接続される第２のトランジスタを第２の入力信号に応じて制御することで、第２の差動入力部の出力を制御することができる。このため、第１、第２の差動対、もしくは第３、第４の差動対がオンからオフ、オフからオンに切り替わる点における差動増幅器の出力に発生する段差を無くす事が出来る。
【発明の効果】
【００１４】
本発明は、差動増幅器の出力に発生する段差を無くす事が出来る。
【図面の簡単な説明】
【００１５】
【図１】実施の形態にかかる差動増幅器の構成である。
【図２】実施の形態にかかる差動増幅器の出力特性である。
【図３】従来技術にかかる差動増幅器の構成である。
【図４】従来技術にかかる差動増幅器の出力特性である。
【発明を実施するための形態】
【００１６】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかる差動増幅器の構成を示す。図１に示すように、差動増幅器１００は、基準電流発生回路１１０、１２０と、Ｎｃｈ差動対１３０、１５０と、Ｐｃｈ差動対１４０、１６０と、増幅回路１７０と、カレントミラー回路ＣＭ１、ＣＭ２と、電流源ＣＣ３、ＣＣ４、ＣＣ１３〜ＣＣ１６とを有する。
【００１７】
基準電流発生回路１１０は、ＮＭＯＳトランジスタＮ１１〜Ｎ１３と、ＰＭＯＳトランジスタＰ１４、Ｐ１５と、電流源ＣＣ１とを有する。
【００１８】
電流源ＣＣ１は、電源端子ＶＤＤとノードＤ１８との間に接続される。
【００１９】
ＮＭＯＳトランジスタＮ１０は、ドレインとゲートがノードＤ１８、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＮ１１は、ドレインとゲートがノードＤ１６、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＮ１２は、ドレインがノードＤ１７、ソースがノードＤ１９、ゲートが入力端子Ｖｉｎ１に接続される。ＮＭＯＳトランジスタＮ１３は、ドレインがノードＤ１９、ソースが接地端子ＧＮＤ、ゲートがノードＤ１８に接続される。
【００２０】
ＰＭＯＳトランジスタＰ１４は、ソースが電源端子ＶＤＤ、ドレインがノードＤ１６、ゲートがノードＤ１７に接続される。ＰＭＯＳトランジスタＰ１５は、ソースが電源端子ＶＤＤ、ドレインとゲートがノードＤ１７に接続される。
【００２１】
Ｎｃｈ差動対１３０は、ＮＭＯＳトランジスタＮ１、Ｎ２を有する。
【００２２】
ＮＭＯＳトランジスタＮ１はドレインがノードＤ１３、ソースがノードＤ１１、ゲートが入力端子Ｖｉｎ１に接続される。ＮＭＯＳトランジスタＮ２はドレインがノードＤ１４、ソースがノードＤ１１、ゲートが出力端子Ｖｏｕｔに接続される。
【００２３】
電流源ＣＣ１３は、ＮＭＯＳトランジスタＮ５を有する。ＮＭＯＳトランジスタＮ５は、ドレインがノードＤ１１、ソースが接地端子ＧＮＤ、ゲートがノードＤ１６に接続される。
【００２４】
Ｎｃｈ差動対１５０は、ＮＭＯＳトランジスタＮ３、Ｎ４を有する。
【００２５】
ＮＭＯＳトランジスタＮ３はドレインがノードＤ１３、ソースがノードＤ１２、ゲートが入力端子Ｖｉｎ２に接続される。ＮＭＯＳトランジスタＮ４はドレインがノードＤ１４、ソースがノードＤ１２、ゲートが出力端子Ｖｏｕｔに接続される。
【００２６】
電流源ＣＣ１５は、ＮＭＯＳトランジスタＮ６を有する。ＮＭＯＳトランジスタＮ６は、ドレインがノードＤ１２、ソースが接地端子ＧＮＤ、ゲートがノードＤ１６に接続される。
【００２７】
カレントミラー回路ＣＭ１は、ＰＭＯＳトランジスタＰ７、Ｐ８を有する。
【００２８】
ＰＭＯＳトランジスタＰ７は、ソースが電源端子ＶＤＤ、ドレインとゲートがノードＤ１３に接続される。ＰＭＯＳトランジスタＰ８は、ソースが電源端子ＶＤＤ、ドレインがノードＤ１４、ゲートがノードＤ１３に接続される。
【００２９】
このカレントミラー回路ＣＭ１は、上記Ｎｃｈ差動対１３０、１５０のそれぞれの出力対に対して共通の能動負荷となる。本例では、ＰＭＯＳトランジスタＰ７が、ＮＭＯＳトランジスタＮ１とＮ３の能動負荷、ＰＭＯＳトランジスタＰ８が、ＮＭＯＳトランジスタＮ２とＮ４の能動負荷となる。
【００３０】
なお、基準電流発生回路１１０と、Ｎｃｈ差動対１３０、１５０と、電流源ＣＣ１３、ＣＣ１５と、カレントミラー回路ＣＭ１とで、ＮＭＯＳ差動入力部を構成する。
【００３１】
基準電流発生回路１２０は、ＰＭＯＳトランジスタＰ１１〜Ｐ１３と、ＮＭＯＳトランジスタＮ１４、Ｎ１５と、電流源ＣＣ２とを有する。
【００３２】
電流源ＣＣ２は、接地端子ＧＮＤとノードＤ２８との間に接続される。
【００３３】
ＰＭＯＳトランジスタＰ１０は、ドレインとゲートがノードＤ２８、ソースが電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰ１１は、ドレインとゲートがノードＤ２６、ソースが電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰ１２は、ドレインがノードＤ２７、ソースがノードＤ２９、ゲートが入力端子Ｖｉｎ２に接続される。ＰＭＯＳトランジスタＰ１３は、ドレインがノードＤ２９、ソースが電源端子ＶＤＤ、ゲートがノードＤ２８に接続される。
【００３４】
ＮＭＯＳトランジスタＮ１４は、ソースが接地端子ＧＮＤ、ドレインがノードＤ２６、ゲートがノードＤ２７に接続される。ＮＭＯＳトランジスタＮ１５は、ソースが接地端子ＧＮＤ、ドレインとゲートがノードＤ２７に接続される。
【００３５】
Ｐｃｈ差動対１４０は、ＰＭＯＳトランジスタＰ１、Ｐ２を有する。
【００３６】
ＰＭＯＳトランジスタＰ１はドレインがノードＤ２３、ソースがノードＤ２１、ゲートが入力端子Ｖｉｎ１に接続される。ＰＭＯＳトランジスタＰ２はドレインがノードＤ２４、ソースがノードＤ２１、ゲートが出力端子Ｖｏｕｔに接続される。
【００３７】
電流源ＣＣ１４は、ＰＭＯＳトランジスタＰ５を有する。ＰＭＯＳトランジスタＰ５は、ドレインがノードＤ２１、ソースが電源端子ＶＤＤ、ゲートがノードＤ２６に接続される。
【００３８】
Ｐｃｈ差動対１６０は、ＰＭＯＳトランジスタＰ３、Ｐ４を有する。
【００３９】
ＰＭＯＳトランジスタＰ３はドレインがノードＤ２３、ソースがノードＤ２２、ゲートが入力端子Ｖｉｎ２に接続される。ＰＭＯＳトランジスタＰ４はドレインがノードＤ２４、ソースがノードＤ２２、ゲートが出力端子Ｖｏｕｔに接続される。
【００４０】
電流源ＣＣ１６は、ＰＭＯＳトランジスタＰ６を有する。ＰＭＯＳトランジスタＰ６は、ドレインがノードＤ２２、ソースが電源端子ＶＤＤ、ゲートがノードＤ２６に接続される。
【００４１】
カレントミラー回路ＣＭ２は、ＮＭＯＳトランジスタＮ７、Ｎ８を有する。
【００４２】
ＮＭＯＳトランジスタＮ７は、ソースが接地端子ＧＮＤ、ドレインとゲートがノードＤ２３に接続される。ＮＭＯＳトランジスタＮ８は、ソースが接地端子ＧＮＤ、ドレインがノードＤ２４、ゲートがノードＤ２３に接続される。
【００４３】
このカレントミラー回路ＣＭ２は、上記Ｐｃｈ差動対１４０、１６０のそれぞれの出力対に対して共通の能動負荷となる。本例では、ＮＭＯＳトランジスタＮ７が、ＰＭＯＳトランジスタＰ１とＰ３の能動負荷、ＮＭＯＳトランジスタＮ８が、ＰＭＯＳトランジスタＰ２とＰ４の能動負荷となる。
【００４４】
なお、基準電流発生回路１２０と、Ｐｃｈ差動対１４０、１６０と、電流源ＣＣ１４、ＣＣ１６と、カレントミラー回路ＣＭ２とで、ＰＭＯＳ差動増幅部を構成する。
【００４５】
出力段増幅回路である増幅回路１７０は、ＮＭＯＳトランジスタＮ９と、ＰＭＯＳトランジスタＰ９とを有する。
【００４６】
ＰＭＯＳトランジスタＰ９は、ソースが電源端子ＶＤＤ、ドレインが出力端子Ｖｏｕｔ、ゲートがノードＤ１４に接続される。ＮＭＯＳトランジスタＮ９は、ソースが接地端子ＧＮＤ、ドレインが出力端子Ｖｏｕｔ、ゲートがノードＤ２４に接続される。
【００４７】
電流源ＣＣ３は、ノードＤ１３とＤ２３との間に接続される。電流源ＣＣ４は、ノードＤ１４とＤ２４との間に接続される。
【００４８】
次に、差動増幅器１００の動作を説明する。図２に、入力端子Ｖｉｎ１、Ｖｉｎ２に入力される入力電圧Ｖｉｎ１、Ｖｉｎ２の電圧差を０．２Ｖ（但しＶｉｎ１＜Ｖｉｎ２）に保ったまま、入力電圧Ｖｉｎ１、Ｖｉｎ２を供給電圧の全範囲（０Ｖ〜１５Ｖ）にわたって変化させたときの出力精度の波形を示す。
【００４９】
まず、０Ｖ＜Ｖｉｎ１＜３Ｖにおいては、Ｎｃｈ差動対１３０のＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｎ１と電流源ＣＣ１３であるＮＭＯＳトランジスタＮ５の飽和ドレイン電圧Ｖｄｓａｔｎ５の関係がＶｉｎ１＜（Ｖｔｎ１＋Ｖｄｓａｔｎ５）となる。このため、ＮＭＯＳトランジスタＮ１２はオフしており、基準電流発生回路１１０のＰＭＯＳトランジスタＰ１５、ＮＭＯＳトランジスタＮ１２、Ｎ１３で構成される第１の電流経路には電流が流れない。第１の電流経路に電流が流れないことから、ＰＭＯＳトランジスタＰ１４、ＮＭＯＳトランジスタＮ１１で構成される第４の電流経路にも電流が流れず、ＮＭＯＳトランジスタＮ１１とカレントミラー接続されるＮＭＯＳトランジスタＮ５（電流源ＣＣ１３）、Ｎ６（電流源ＣＣ１５）にも電流が流れない。よって、Ｎｃｈ差動対１３０、１５０を駆動する電流源ＣＣ１３、ＣＣ１５が停止し、差動増幅器１００のＮｃｈ差動入力が停止する。
次に、３Ｖ≦Ｖｉｎ１（但し、Ｖｉｎ１が３Ｖ付近）では、Ｖｉｎ１＜（Ｖｔｎ１＋Ｖｄｓａｔｎ５）が徐々にＶｉｎ１＞（Ｖｔｎ１＋Ｖｄｓａｔｎ５）と変化する。このため、ＮＭＯＳトランジスタＮ１２が徐々にオンし始める。ＮＭＯＳトランジスタＮ１２が徐々にオンし始めることから、第１の電流経路に電流が流れ、第４の電流経路にも電流が流れる。よって、ＮＭＯＳトランジスタＮ１１とカレントミラー接続されるＮＭＯＳトランジスタＮ５（電流源ＣＣ１３）、Ｎ６（電流源ＣＣ１５）にも電流が流れ始める。このように、Ｎｃｈ差動対１３０、１５０を駆動する電流源ＣＣ１３、ＣＣ１５が停止状態から動作状態に移行することから、図２に示すように、３Ｖ付近での出力期待値に段差が発生しない。
なお、電流源ＣＣ１とＮＭＯＳトランジスタＮ１０により構成される電流経路を第３の電流経路と称す。また、ＮＭＯＳトランジスタＮ５、Ｎ６、Ｎ１１は、ＮＭＯＳトランジスタＮ１１を入力トランジスタ、ＮＭＯＳトランジスタＮ５、Ｎ６を出力トランジスタとするカレントミラー回路を構成する。よって、第４の電流経路に流れる電流に応じたノードＤ１６に発生する電圧（第１の駆動信号）により、ＮＭＯＳトランジスタＮ５、Ｎ６に流れる電流が決定される。
【００５０】
上記Ｖｉｎ１＜（Ｖｔｎ１＋Ｖｄｓａｔｎ５）の条件で、ＮＭＯＳトランジスタＮ１２を停止させる動作は、以下のような条件で実現可能となる。１つは、ＮＭＯＳトランジスタＮ１２のしきい値電圧Ｖｔｎ１２をＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｎ１と等しくなるようにトランジスタサイズを決定する。もう１つは、ＮＭＯＳトランジスタＮ１３の飽和ドレイン電圧Ｖｄｓａｔｎ１３をＮＭＯＳトランジスタＮ５の飽和ドレイン電圧Ｖｄｓａｔｎ５と等しくなるようにトランジスタサイズを決定する。これらのことにより、Ｖｉｎ１＜（Ｖｔｎ１＋Ｖｄｓａｔｎ５）の条件で、ＮＭＯＳトランジスタＮ１２を停止させることができる。
【００５１】
以上のような構成により、本実施の形態の差動増幅器１００は、電流源ＣＣ１３、ＣＣ１５の停止動作を、従来技術の図３のように制御部による電流源の活性（オン状態）か非活性（オフ状態）といったスイッチング動作で行っていない。このため、従来技術の動作波形である図４の破線部Ａ１で示した箇所のようなＮｃｈ差動対がオフからオンに切り替わる点における出力期待値の段差が発生しない（図２の破線部Ｂ１）。
【００５２】
一方、１２Ｖ＜Ｖｉｎ２においては、Ｐｃｈ差動対１４０のＰＭＯＳトランジスタＰ１のしきい値電圧Ｖｔｐ１と電流源ＣＣ１４であるＰＭＯＳトランジスタＰ５の飽和ドレイン電圧Ｖｄｓａｔｐ５の関係がＶｉｎ２＞（ＶＤＤ−Ｖｔｐ１−Ｖｄｓａｔｐ５）となる。このため、ＰＭＯＳトランジスタＰ１２はオフしており、基準電流発生回路１２０のＮＭＯＳトランジスタＮ１５、ＰＭＯＳトランジスタＰ１２、Ｐ１３で構成される第２の電流経路には電流が流れない。第２の電流経路に電流が流れないことから、ＮＭＯＳトランジスタＮ１４、ＰＭＯＳトランジスタＰ１１で構成される第６の電流経路にも電流が流れず、ＰＭＯＳトランジスタＰ１１とカレントミラー接続されるＰＭＯＳトランジスタＰ５（電流源ＣＣ１４）、Ｐ６（電流源ＣＣ１６）にも電流が流れない。よって、Ｐｃｈ差動対１４０、１６０を駆動する電流源ＣＣ１４、ＣＣ１６が停止し、差動増幅器１００のＰｃｈ差動入力が停止する。
次に、１２Ｖ≧Ｖｉｎ２（但し、Ｖｉｎ２が１２Ｖ付近）では、Ｖｉｎ２＞（ＶＤＤ−Ｖｔｐ１‐Ｖｄｓａｔｐ５）が徐々にＶｉｎ２＜（ＶＤＤ−Ｖｔｐ１‐Ｖｄｓａｔｐ５）と変化する。このため、ＰＭＯＳトランジスタＰ１２が徐々にオンし始める。ＰＭＯＳトランジスタＰ１２が徐々にオンし始めることから、第２の電流経路に電流が流れ、第６の電流経路にも電流が流れる。よって、ＰＭＯＳトランジスタＰ１１とカレントミラー接続されるＰＭＯＳトランジスタＰ５（電流源ＣＣ１４）、Ｐ６（電流源ＣＣ１６）にも電流が流れ始める。このように、Ｐｃｈ差動対１４０、１６０を駆動する電流源ＣＣ１４、ＣＣ１６が停止状態から動作状態に移行することから、図２に示すように、１２Ｖ付近での出力期待値に段差が発生しない。
なお、電流源ＣＣ２とＰＭＯＳトランジスタＰ１０により構成される電流経路を第５の電流経路と称す。また、ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ１１は、ＰＭＯＳトランジスタＰ１１を入力トランジスタ、ＰＭＯＳトランジスタＰ５、Ｐ６を出力トランジスタとするカレントミラー回路を構成する。よって、第５の電流経路に流れる電流に応じたノードＤ２６に発生する電圧（第２の駆動信号）により、ＰＭＯＳトランジスタＰ５、Ｐ６に流れる電流が決定される。
【００５３】
上記Ｖｉｎ２＞（ＶＤＤ−Ｖｔｐ１‐Ｖｄｓａｔｐ５）の条件で、ＰＭＯＳトランジスタＰ１２を停止させる動作は、以下のような条件で実現可能となる。１つは、ＰＭＯＳトランジスタＰ１２のしきい値電圧Ｖｔｐ１２をＰＭＯＳトランジスタＰ１のしきい値電圧Ｖｔｐ１と等しくなるようにトランジスタサイズを決定する。もう１つは、ＰＭＯＳトランジスタＰ１３の飽和ドレイン電圧Ｖｄｓａｔｐ１３をＰＭＯＳトランジスタＰ５の飽和ドレイン電圧Ｖｄｓａｔｐ５と等しくなるようにトランジスタサイズを決定する。これらのことにより、Ｖｉｎ２＞（ＶＤＤ−Ｖｔｐ１‐Ｖｄｓａｔｐ５）の条件で、ＰＭＯＳトランジスタＰ１２を停止させることができる。
【００５４】
以上のような構成により、本実施の形態の差動増幅器１００は、電流源ＣＣ１４、ＣＣ１６の停止動作を、従来技術の図３のように制御部による電流源の活性（オン状態）か非活性（オフ状態）といったスイッチング動作で行っていない。このため、従来技術の動作波形である図４の破線部Ａ２で示した箇所のようなＰｃｈ差動対がオフからオンに切り替わる点における出力期待値の段差が発生しない（図２の破線部Ｂ２）。
【００５５】
以上、本実施の形態の効果としては、電流源を駆動させる基準電流発生回路１１０において、電流が流れる経路にＮＭＯＳトランジスタＮ１２、もしくは、基準電流発生回路１２０において、ＰＭＯＳトランジスタＰ１２を挿入させる構成をとる。そして、上記ＮＭＯＳトランジスタＮ１２、ＰＭＯＳトランジスタＰ１２のゲート電圧を、入力電圧Ｖｉｎ１、Ｖｉｎ２によって制御を行うことで、Ｎｃｈ差動対、もしくはＰｃｈ差動対がオンからオフ、オフからオンに切り替わる点における差動増幅器１００の出力期待値に発生する段差を無くす事が出来る。
【００５６】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００５７】
１００ 差動増幅器
１１０、１２０ 基準電流発生回路
１３０、１５０ Ｎｃｈ差動対
１４０、１６０ Ｐｃｈ差動対
１７０ 増幅回路
ＣＭ１、ＣＭ２ カレントミラー回路
ＣＣ１〜ＣＣ４、ＣＣ１３〜ＣＣ１６ 電流源
Ｎ１〜Ｎ１５ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ１５ ＰＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、差動増幅器に関するものである。
【背景技術】
【０００２】
差動増幅器の従来技術として、特許文献１がある。図３に特許文献１の差動増幅器の構成を示す。図３に示す差動増幅器は、ＲａｉｌｔｏＲａｉｌアンプ１５００と、電圧判定部３０２と、差動対制御部１０３とを有する。ＲａｉｌｔｏＲａｉｌアンプ１５００は、Ｎｃｈ差動対１５１０、１５３０と、Ｐｃｈ差動対１５２０、１５４０と、ＰＭＯＳトランジスタＰＭ５〜ＰＭ８、ＰＭ１０と、ＮＭＯＳトランジスタＮＭ５〜ＮＭ８、ＮＭ１０とを有する。
【０００３】
ＲａｉｌｔｏＲａｉｌアンプ１５００において、Ｎｃｈ差動対１５１０、Ｐｃｈ差動対１５２０のそれぞれ一方の非反転入力１５１１、１５２１に入力電圧Ｖｉｎ１が接続され、それぞれ他方の反転入力１５１２、１５２２に出力電圧Ｖｏｕｔが帰還接続される。また、Ｎｃｈ差動対１５３０、Ｐｃｈ差動対１５４０のそれぞれ一方の非反転入力１５３１、１５４１に入力電圧Ｖｉｎ２が接続され、それぞれ他方の反転入力１５３２、１５４２に出力電圧Ｖｏｕｔが帰還接続される。
【０００４】
電圧判定部３０２は、ＲａｉｌｔｏＲａｉｌアンプ１５００の出力電圧Ｖｏｕｔ等の被判別信号により上記差動対を停止するか否かを判別する。
【０００５】
差動対制御部１０３は、電圧判定部３０２の判別結果に応じて、上記差動対のオンもしくはオフを制御する。この差動対のオンもしくはオフを制御は、それぞれの差動対を駆動する電流源の活性化もしくは非活性化を制御することにより行う。
【０００６】
電圧判定部３０２の判定結果が、「Ｐｃｈ差動対を停止」となる場合、差動対制御部１０３は、Ｐｃｈ差動対１５２０、１５４０を駆動する電流源を非活性化させ、Ｎｃｈ差動対１５１０、１５３０を駆動する電流源を活性化させる。
【０００７】
また、電圧判定部３０２の判定結果が、「Ｎｃｈ差動対を停止」となる場合、差動対制御部１０３は、Ｎｃｈ差動対１５１０、１５３０を駆動する電流源を非活性化させ、Ｐｃｈ差動対１５２０、１５４０を駆動する電流源を活性化させる。
【０００８】
更に、電圧判定部３０２の判定結果が、「ＮｃｈおよびＰｃｈ差動対を動作」となる場合、差動対制御部１０３は、Ｎｃｈ差動対１５１０、１５３０、Ｐｃｈを差動対１５２０、１５４０駆動する電流源を全て活性化させる。
【０００９】
このような動作により、図３の差動増幅器は、電源電圧Ｖｄｄ、接地電圧Ｖｓｓ付近の出力時において、大きな誤差を発生させず、図４に示すような出力期待値を得ることができる。なお、差動増幅器の技術として特許文献２のようなものもある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−５０２９６号公報
【特許文献２】特開２００６−１７４１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、図３の差動増幅器は、Ｎｃｈ差動対、Ｐｃｈ差動対をオンからオフ、もしくはオフからオンに制御する際に、スイッチング動作が行われているため、このスイッチング動作の切換えにより、出力電圧Ｖｏｕｔに、図４の破線部Ａ１、Ａ２に示すような段差が発生するという問題がある。なお、図４は入力電圧Ｖｉｎ１、Ｖｉｎ２の電圧差を０．２Ｖ（但しＶｉｎ１＜Ｖｉｎ２）に保ったまま変化させ、供給電圧の全範囲にわたって、出力精度を調べた波形である。
【課題を解決するための手段】
【００１２】
本発明は、第１、第２の入力信号をそれぞれ入力する第１導電型の第１、第２の差動対と、前記第１、第２の差動対をそれぞれ駆動する第１、第２の電流源と、第１の駆動信号を出力し、前記第１、第２の電流源を前記第１の駆動信号に応じて駆動させる第１の基準電流発生回路と、を備える第１の差動入力部と、前記第１、第２の入力信号をそれぞれ入力する第２導電型の第３、第４の差動対と、前記第３、第４の差動対をそれぞれ駆動する第３、第４の電流源と、第２の駆動信号を出力し、前記第３、第４の電流源を前記第２の駆動信号に応じて駆動させる第２の基準電流発生回路と、を備える第２の差動入力部と、前記第１の差動入力部と第２の差動入力部との出力に応じて、前記第１、第２の入力信号の中間値を出力電圧として出力する出力部と、を有し、前記第１の基準電流発生回路の前記第１の駆動信号を生成する第１の電流経路上に接続される第１のトランジスタを前記第１の入力信号に応じて制御することで、前記第１の差動入力部の出力を制御し、前記第２の基準電流発生回路の前記第２の駆動信号を生成する第２の電流経路上に接続される第２のトランジスタを前記第２の入力信号に応じて制御することで、前記第２の差動入力部の出力を制御する差動増幅器である。
【００１３】
本発明は、第１の駆動信号を生成する第１の電流経路上に接続される第１のトランジスタを第１の入力信号に応じて制御することで、第１の差動入力部の出力を制御し、また、第２の駆動信号を生成する第２の電流経路上に接続される第２のトランジスタを第２の入力信号に応じて制御することで、第２の差動入力部の出力を制御することができる。このため、第１、第２の差動対、もしくは第３、第４の差動対がオンからオフ、オフからオンに切り替わる点における差動増幅器の出力に発生する段差を無くす事が出来る。
【発明の効果】
【００１４】
本発明は、差動増幅器の出力に発生する段差を無くす事が出来る。
【図面の簡単な説明】
【００１５】
【図１】実施の形態にかかる差動増幅器の構成である。
【図２】実施の形態にかかる差動増幅器の出力特性である。
【図３】従来技術にかかる差動増幅器の構成である。
【図４】従来技術にかかる差動増幅器の出力特性である。
【発明を実施するための形態】
【００１６】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかる差動増幅器の構成を示す。図１に示すように、差動増幅器１００は、基準電流発生回路１１０、１２０と、Ｎｃｈ差動対１３０、１５０と、Ｐｃｈ差動対１４０、１６０と、増幅回路１７０と、カレントミラー回路ＣＭ１、ＣＭ２と、電流源ＣＣ３、ＣＣ４、ＣＣ１３〜ＣＣ１６とを有する。
【００１７】
基準電流発生回路１１０は、ＮＭＯＳトランジスタＮ１１〜Ｎ１３と、ＰＭＯＳトランジスタＰ１４、Ｐ１５と、電流源ＣＣ１とを有する。
【００１８】
電流源ＣＣ１は、電源端子ＶＤＤとノードＤ１８との間に接続される。
【００１９】
ＮＭＯＳトランジスタＮ１０は、ドレインとゲートがノードＤ１８、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＮ１１は、ドレインとゲートがノードＤ１６、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＮ１２は、ドレインがノードＤ１７、ソースがノードＤ１９、ゲートが入力端子Ｖｉｎ１に接続される。ＮＭＯＳトランジスタＮ１３は、ドレインがノードＤ１９、ソースが接地端子ＧＮＤ、ゲートがノードＤ１８に接続される。
【００２０】
ＰＭＯＳトランジスタＰ１４は、ソースが電源端子ＶＤＤ、ドレインがノードＤ１６、ゲートがノードＤ１７に接続される。ＰＭＯＳトランジスタＰ１５は、ソースが電源端子ＶＤＤ、ドレインとゲートがノードＤ１７に接続される。
【００２１】
Ｎｃｈ差動対１３０は、ＮＭＯＳトランジスタＮ１、Ｎ２を有する。
【００２２】
ＮＭＯＳトランジスタＮ１はドレインがノードＤ１３、ソースがノードＤ１１、ゲートが入力端子Ｖｉｎ１に接続される。ＮＭＯＳトランジスタＮ２はドレインがノードＤ１４、ソースがノードＤ１１、ゲートが出力端子Ｖｏｕｔに接続される。
【００２３】
電流源ＣＣ１３は、ＮＭＯＳトランジスタＮ５を有する。ＮＭＯＳトランジスタＮ５は、ドレインがノードＤ１１、ソースが接地端子ＧＮＤ、ゲートがノードＤ１６に接続される。
【００２４】
Ｎｃｈ差動対１５０は、ＮＭＯＳトランジスタＮ３、Ｎ４を有する。
【００２５】
ＮＭＯＳトランジスタＮ３はドレインがノードＤ１３、ソースがノードＤ１２、ゲートが入力端子Ｖｉｎ２に接続される。ＮＭＯＳトランジスタＮ４はドレインがノードＤ１４、ソースがノードＤ１２、ゲートが出力端子Ｖｏｕｔに接続される。
【００２６】
電流源ＣＣ１５は、ＮＭＯＳトランジスタＮ６を有する。ＮＭＯＳトランジスタＮ６は、ドレインがノードＤ１２、ソースが接地端子ＧＮＤ、ゲートがノードＤ１６に接続される。
【００２７】
カレントミラー回路ＣＭ１は、ＰＭＯＳトランジスタＰ７、Ｐ８を有する。
【００２８】
ＰＭＯＳトランジスタＰ７は、ソースが電源端子ＶＤＤ、ドレインとゲートがノードＤ１３に接続される。ＰＭＯＳトランジスタＰ８は、ソースが電源端子ＶＤＤ、ドレインがノードＤ１４、ゲートがノードＤ１３に接続される。
【００２９】
このカレントミラー回路ＣＭ１は、上記Ｎｃｈ差動対１３０、１５０のそれぞれの出力対に対して共通の能動負荷となる。本例では、ＰＭＯＳトランジスタＰ７が、ＮＭＯＳトランジスタＮ１とＮ３の能動負荷、ＰＭＯＳトランジスタＰ８が、ＮＭＯＳトランジスタＮ２とＮ４の能動負荷となる。
【００３０】
なお、基準電流発生回路１１０と、Ｎｃｈ差動対１３０、１５０と、電流源ＣＣ１３、ＣＣ１５と、カレントミラー回路ＣＭ１とで、ＮＭＯＳ差動入力部を構成する。
【００３１】
基準電流発生回路１２０は、ＰＭＯＳトランジスタＰ１１〜Ｐ１３と、ＮＭＯＳトランジスタＮ１４、Ｎ１５と、電流源ＣＣ２とを有する。
【００３２】
電流源ＣＣ２は、接地端子ＧＮＤとノードＤ２８との間に接続される。
【００３３】
ＰＭＯＳトランジスタＰ１０は、ドレインとゲートがノードＤ２８、ソースが電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰ１１は、ドレインとゲートがノードＤ２６、ソースが電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰ１２は、ドレインがノードＤ２７、ソースがノードＤ２９、ゲートが入力端子Ｖｉｎ２に接続される。ＰＭＯＳトランジスタＰ１３は、ドレインがノードＤ２９、ソースが電源端子ＶＤＤ、ゲートがノードＤ２８に接続される。
【００３４】
ＮＭＯＳトランジスタＮ１４は、ソースが接地端子ＧＮＤ、ドレインがノードＤ２６、ゲートがノードＤ２７に接続される。ＮＭＯＳトランジスタＮ１５は、ソースが接地端子ＧＮＤ、ドレインとゲートがノードＤ２７に接続される。
【００３５】
Ｐｃｈ差動対１４０は、ＰＭＯＳトランジスタＰ１、Ｐ２を有する。
【００３６】
ＰＭＯＳトランジスタＰ１はドレインがノードＤ２３、ソースがノードＤ２１、ゲートが入力端子Ｖｉｎ１に接続される。ＰＭＯＳトランジスタＰ２はドレインがノードＤ２４、ソースがノードＤ２１、ゲートが出力端子Ｖｏｕｔに接続される。
【００３７】
電流源ＣＣ１４は、ＰＭＯＳトランジスタＰ５を有する。ＰＭＯＳトランジスタＰ５は、ドレインがノードＤ２１、ソースが電源端子ＶＤＤ、ゲートがノードＤ２６に接続される。
【００３８】
Ｐｃｈ差動対１６０は、ＰＭＯＳトランジスタＰ３、Ｐ４を有する。
【００３９】
ＰＭＯＳトランジスタＰ３はドレインがノードＤ２３、ソースがノードＤ２２、ゲートが入力端子Ｖｉｎ２に接続される。ＰＭＯＳトランジスタＰ４はドレインがノードＤ２４、ソースがノードＤ２２、ゲートが出力端子Ｖｏｕｔに接続される。
【００４０】
電流源ＣＣ１６は、ＰＭＯＳトランジスタＰ６を有する。ＰＭＯＳトランジスタＰ６は、ドレインがノードＤ２２、ソースが電源端子ＶＤＤ、ゲートがノードＤ２６に接続される。
【００４１】
カレントミラー回路ＣＭ２は、ＮＭＯＳトランジスタＮ７、Ｎ８を有する。
【００４２】
ＮＭＯＳトランジスタＮ７は、ソースが接地端子ＧＮＤ、ドレインとゲートがノードＤ２３に接続される。ＮＭＯＳトランジスタＮ８は、ソースが接地端子ＧＮＤ、ドレインがノードＤ２４、ゲートがノードＤ２３に接続される。
【００４３】
このカレントミラー回路ＣＭ２は、上記Ｐｃｈ差動対１４０、１６０のそれぞれの出力対に対して共通の能動負荷となる。本例では、ＮＭＯＳトランジスタＮ７が、ＰＭＯＳトランジスタＰ１とＰ３の能動負荷、ＮＭＯＳトランジスタＮ８が、ＰＭＯＳトランジスタＰ２とＰ４の能動負荷となる。
【００４４】
なお、基準電流発生回路１２０と、Ｐｃｈ差動対１４０、１６０と、電流源ＣＣ１４、ＣＣ１６と、カレントミラー回路ＣＭ２とで、ＰＭＯＳ差動増幅部を構成する。
【００４５】
出力段増幅回路である増幅回路１７０は、ＮＭＯＳトランジスタＮ９と、ＰＭＯＳトランジスタＰ９とを有する。
【００４６】
ＰＭＯＳトランジスタＰ９は、ソースが電源端子ＶＤＤ、ドレインが出力端子Ｖｏｕｔ、ゲートがノードＤ１４に接続される。ＮＭＯＳトランジスタＮ９は、ソースが接地端子ＧＮＤ、ドレインが出力端子Ｖｏｕｔ、ゲートがノードＤ２４に接続される。
【００４７】
電流源ＣＣ３は、ノードＤ１３とＤ２３との間に接続される。電流源ＣＣ４は、ノードＤ１４とＤ２４との間に接続される。
【００４８】
次に、差動増幅器１００の動作を説明する。図２に、入力端子Ｖｉｎ１、Ｖｉｎ２に入力される入力電圧Ｖｉｎ１、Ｖｉｎ２の電圧差を０．２Ｖ（但しＶｉｎ１＜Ｖｉｎ２）に保ったまま、入力電圧Ｖｉｎ１、Ｖｉｎ２を供給電圧の全範囲（０Ｖ〜１５Ｖ）にわたって変化させたときの出力精度の波形を示す。
【００４９】
まず、０Ｖ＜Ｖｉｎ１＜３Ｖにおいては、Ｎｃｈ差動対１３０のＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｎ１と電流源ＣＣ１３であるＮＭＯＳトランジスタＮ５の飽和ドレイン電圧Ｖｄｓａｔｎ５の関係がＶｉｎ１＜（Ｖｔｎ１＋Ｖｄｓａｔｎ５）となる。このため、ＮＭＯＳトランジスタＮ１２はオフしており、基準電流発生回路１１０のＰＭＯＳトランジスタＰ１５、ＮＭＯＳトランジスタＮ１２、Ｎ１３で構成される第１の電流経路には電流が流れない。第１の電流経路に電流が流れないことから、ＰＭＯＳトランジスタＰ１４、ＮＭＯＳトランジスタＮ１１で構成される第４の電流経路にも電流が流れず、ＮＭＯＳトランジスタＮ１１とカレントミラー接続されるＮＭＯＳトランジスタＮ５（電流源ＣＣ１３）、Ｎ６（電流源ＣＣ１５）にも電流が流れない。よって、Ｎｃｈ差動対１３０、１５０を駆動する電流源ＣＣ１３、ＣＣ１５が停止し、差動増幅器１００のＮｃｈ差動入力が停止する。
次に、３Ｖ≦Ｖｉｎ１（但し、Ｖｉｎ１が３Ｖ付近）では、Ｖｉｎ１＜（Ｖｔｎ１＋Ｖｄｓａｔｎ５）が徐々にＶｉｎ１＞（Ｖｔｎ１＋Ｖｄｓａｔｎ５）と変化する。このため、ＮＭＯＳトランジスタＮ１２が徐々にオンし始める。ＮＭＯＳトランジスタＮ１２が徐々にオンし始めることから、第１の電流経路に電流が流れ、第４の電流経路にも電流が流れる。よって、ＮＭＯＳトランジスタＮ１１とカレントミラー接続されるＮＭＯＳトランジスタＮ５（電流源ＣＣ１３）、Ｎ６（電流源ＣＣ１５）にも電流が流れ始める。このように、Ｎｃｈ差動対１３０、１５０を駆動する電流源ＣＣ１３、ＣＣ１５が停止状態から動作状態に移行することから、図２に示すように、３Ｖ付近での出力期待値に段差が発生しない。
なお、電流源ＣＣ１とＮＭＯＳトランジスタＮ１０により構成される電流経路を第３の電流経路と称す。また、ＮＭＯＳトランジスタＮ５、Ｎ６、Ｎ１１は、ＮＭＯＳトランジスタＮ１１を入力トランジスタ、ＮＭＯＳトランジスタＮ５、Ｎ６を出力トランジスタとするカレントミラー回路を構成する。よって、第４の電流経路に流れる電流に応じたノードＤ１６に発生する電圧（第１の駆動信号）により、ＮＭＯＳトランジスタＮ５、Ｎ６に流れる電流が決定される。
【００５０】
上記Ｖｉｎ１＜（Ｖｔｎ１＋Ｖｄｓａｔｎ５）の条件で、ＮＭＯＳトランジスタＮ１２を停止させる動作は、以下のような条件で実現可能となる。１つは、ＮＭＯＳトランジスタＮ１２のしきい値電圧Ｖｔｎ１２をＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｎ１と等しくなるようにトランジスタサイズを決定する。もう１つは、ＮＭＯＳトランジスタＮ１３の飽和ドレイン電圧Ｖｄｓａｔｎ１３をＮＭＯＳトランジスタＮ５の飽和ドレイン電圧Ｖｄｓａｔｎ５と等しくなるようにトランジスタサイズを決定する。これらのことにより、Ｖｉｎ１＜（Ｖｔｎ１＋Ｖｄｓａｔｎ５）の条件で、ＮＭＯＳトランジスタＮ１２を停止させることができる。
【００５１】
以上のような構成により、本実施の形態の差動増幅器１００は、電流源ＣＣ１３、ＣＣ１５の停止動作を、従来技術の図３のように制御部による電流源の活性（オン状態）か非活性（オフ状態）といったスイッチング動作で行っていない。このため、従来技術の動作波形である図４の破線部Ａ１で示した箇所のようなＮｃｈ差動対がオフからオンに切り替わる点における出力期待値の段差が発生しない（図２の破線部Ｂ１）。
【００５２】
一方、１２Ｖ＜Ｖｉｎ２においては、Ｐｃｈ差動対１４０のＰＭＯＳトランジスタＰ１のしきい値電圧Ｖｔｐ１と電流源ＣＣ１４であるＰＭＯＳトランジスタＰ５の飽和ドレイン電圧Ｖｄｓａｔｐ５の関係がＶｉｎ２＞（ＶＤＤ−Ｖｔｐ１−Ｖｄｓａｔｐ５）となる。このため、ＰＭＯＳトランジスタＰ１２はオフしており、基準電流発生回路１２０のＮＭＯＳトランジスタＮ１５、ＰＭＯＳトランジスタＰ１２、Ｐ１３で構成される第２の電流経路には電流が流れない。第２の電流経路に電流が流れないことから、ＮＭＯＳトランジスタＮ１４、ＰＭＯＳトランジスタＰ１１で構成される第６の電流経路にも電流が流れず、ＰＭＯＳトランジスタＰ１１とカレントミラー接続されるＰＭＯＳトランジスタＰ５（電流源ＣＣ１４）、Ｐ６（電流源ＣＣ１６）にも電流が流れない。よって、Ｐｃｈ差動対１４０、１６０を駆動する電流源ＣＣ１４、ＣＣ１６が停止し、差動増幅器１００のＰｃｈ差動入力が停止する。
次に、１２Ｖ≧Ｖｉｎ２（但し、Ｖｉｎ２が１２Ｖ付近）では、Ｖｉｎ２＞（ＶＤＤ−Ｖｔｐ１‐Ｖｄｓａｔｐ５）が徐々にＶｉｎ２＜（ＶＤＤ−Ｖｔｐ１‐Ｖｄｓａｔｐ５）と変化する。このため、ＰＭＯＳトランジスタＰ１２が徐々にオンし始める。ＰＭＯＳトランジスタＰ１２が徐々にオンし始めることから、第２の電流経路に電流が流れ、第６の電流経路にも電流が流れる。よって、ＰＭＯＳトランジスタＰ１１とカレントミラー接続されるＰＭＯＳトランジスタＰ５（電流源ＣＣ１４）、Ｐ６（電流源ＣＣ１６）にも電流が流れ始める。このように、Ｐｃｈ差動対１４０、１６０を駆動する電流源ＣＣ１４、ＣＣ１６が停止状態から動作状態に移行することから、図２に示すように、１２Ｖ付近での出力期待値に段差が発生しない。
なお、電流源ＣＣ２とＰＭＯＳトランジスタＰ１０により構成される電流経路を第５の電流経路と称す。また、ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ１１は、ＰＭＯＳトランジスタＰ１１を入力トランジスタ、ＰＭＯＳトランジスタＰ５、Ｐ６を出力トランジスタとするカレントミラー回路を構成する。よって、第５の電流経路に流れる電流に応じたノードＤ２６に発生する電圧（第２の駆動信号）により、ＰＭＯＳトランジスタＰ５、Ｐ６に流れる電流が決定される。
【００５３】
上記Ｖｉｎ２＞（ＶＤＤ−Ｖｔｐ１‐Ｖｄｓａｔｐ５）の条件で、ＰＭＯＳトランジスタＰ１２を停止させる動作は、以下のような条件で実現可能となる。１つは、ＰＭＯＳトランジスタＰ１２のしきい値電圧Ｖｔｐ１２をＰＭＯＳトランジスタＰ１のしきい値電圧Ｖｔｐ１と等しくなるようにトランジスタサイズを決定する。もう１つは、ＰＭＯＳトランジスタＰ１３の飽和ドレイン電圧Ｖｄｓａｔｐ１３をＰＭＯＳトランジスタＰ５の飽和ドレイン電圧Ｖｄｓａｔｐ５と等しくなるようにトランジスタサイズを決定する。これらのことにより、Ｖｉｎ２＞（ＶＤＤ−Ｖｔｐ１‐Ｖｄｓａｔｐ５）の条件で、ＰＭＯＳトランジスタＰ１２を停止させることができる。
【００５４】
以上のような構成により、本実施の形態の差動増幅器１００は、電流源ＣＣ１４、ＣＣ１６の停止動作を、従来技術の図３のように制御部による電流源の活性（オン状態）か非活性（オフ状態）といったスイッチング動作で行っていない。このため、従来技術の動作波形である図４の破線部Ａ２で示した箇所のようなＰｃｈ差動対がオフからオンに切り替わる点における出力期待値の段差が発生しない（図２の破線部Ｂ２）。
【００５５】
以上、本実施の形態の効果としては、電流源を駆動させる基準電流発生回路１１０において、電流が流れる経路にＮＭＯＳトランジスタＮ１２、もしくは、基準電流発生回路１２０において、ＰＭＯＳトランジスタＰ１２を挿入させる構成をとる。そして、上記ＮＭＯＳトランジスタＮ１２、ＰＭＯＳトランジスタＰ１２のゲート電圧を、入力電圧Ｖｉｎ１、Ｖｉｎ２によって制御を行うことで、Ｎｃｈ差動対、もしくはＰｃｈ差動対がオンからオフ、オフからオンに切り替わる点における差動増幅器１００の出力期待値に発生する段差を無くす事が出来る。
【００５６】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００５７】
１００ 差動増幅器
１１０、１２０ 基準電流発生回路
１３０、１５０ Ｎｃｈ差動対
１４０、１６０ Ｐｃｈ差動対
１７０ 増幅回路
ＣＭ１、ＣＭ２ カレントミラー回路
ＣＣ１〜ＣＣ４、ＣＣ１３〜ＣＣ１６ 電流源
Ｎ１〜Ｎ１５ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ１５ ＰＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
第１、第２の入力信号をそれぞれ入力する第１導電型の第１、第２の差動対と、
前記第１、第２の差動対をそれぞれ駆動する第１、第２の電流源と、
第１の駆動信号を出力し、前記第１、第２の電流源を前記第１の駆動信号に応じて駆動させる第１の基準電流発生回路と、を備える第１の差動入力部と、
前記第１、第２の入力信号をそれぞれ入力する第２導電型の第３、第４の差動対と、
前記第３、第４の差動対をそれぞれ駆動する第３、第４の電流源と、
第２の駆動信号を出力し、前記第３、第４の電流源を前記第２の駆動信号に応じて駆動させる第２の基準電流発生回路と、を備える第２の差動入力部と、
前記第１の差動入力部と第２の差動入力部との出力に応じて、前記第１、第２の入力信号の中間値を出力電圧として出力する出力部と、を有し、
前記第１の基準電流発生回路の前記第１の駆動信号を生成する第１の電流経路上に接続される第１のトランジスタを前記第１の入力信号に応じて制御することで、前記第１の差動入力部の出力を制御し、
前記第２の基準電流発生回路の前記第２の駆動信号を生成する第２の電流経路上に接続される第２のトランジスタを前記第２の入力信号に応じて制御することで、前記第２の差動入力部の出力を制御する
差動増幅器。
【請求項２】
前記第１の基準電流発生回路は、
第１の電源と第２の電源間に前記第１の電流経路と第３、第４の電流経路と、
前記第３の電流経路に入力トランジスタ、前記第１の電流経路に出力トランジスタを備える第１のカレントミラー回路と、
前記第１の電流経路に入力トランジスタ、前記第４の電流経路に出力トランジスタを備える第２のカレントミラー回路と、
前記第４の電流経路上に接続される第３のトランジスタと、を備え、
前記第１のトランジスタは、前記第１のカレントミラー回路の出力トランジスタと前記第２のカレントミラー回路の入力トランジスタとの間に接続され、前記第３のトランジスタに流れる電流に応じて前記第１の駆動信号が決定され、
前記第２の基準電流発生回路は、
第１の電源と第２の電源間に前記第２の電流経路と第５、第６の電流経路と、
前記第５の電流経路に入力トランジスタ、前記第２の電流経路に出力トランジスタを備える第３のカレントミラー回路と、
前記第２の電流経路に入力トランジスタ、前記第６の電流経路に出力トランジスタを備える第４のカレントミラー回路と、
前記第６の電流経路上に接続される第４のトランジスタと、を備え、
前記第２のトランジスタは、前記第３のカレントミラー回路の出力トランジスタと前記第４のカレントミラー回路の入力トランジスタとの間に接続され、前記第４のトランジスタに流れる電流に応じて前記第２の駆動信号が決定される
請求項１に記載の差動増幅器。
【請求項３】
前記第１の差動対は、前記第１の入力信号を制御端子に入力する第１導電型の第５のトランジスタと前記出力電圧を制御端子に入力する第１導電型の第６のトランジスタとを有し、
前記第２の差動対は、前記第２の入力信号を制御端子に入力する第１導電型の第７のトランジスタと前記出力電圧を制御端子に入力する第１導電型の第８のトランジスタとを有し、
前記第３の差動対は、前記第１の入力信号を制御端子に入力する第２導電型の第９のトランジスタと前記出力電圧を制御端子に入力する第２導電型の第１０のトランジスタとを有し、
前記第４の差動対は、前記第２の入力信号を制御端子に入力する第２導電型の第１１のトランジスタと前記出力電圧を制御端子に入力する第２導電型の第１２のトランジスタとを有し、
前記第１、第２の電流源は、それぞれ第１導電型の第１３、第１４のトランジスタを有し、前記第１３、第１４のトランジスタが前記第３トランジスタを入力トランジスタとしてカレントミラー接続され、
前記第３、第４の電流源は、それぞれ第２導電型の第１５、第１６のトランジスタを有し、前記第１５、第１６のトランジスタが前記第４トランジスタを入力トランジスタとしてカレントミラー接続される
請求項１または請求項２に記載の差動増幅器。
【請求項４】
前記第１の基準電流発生回路は、第５の電流経路上に入力トランジスタ、第６の電流経路上に出力トランジスタを備える第５のカレントミラー回路を備え、
前記第５、第７のトランジスタは、前記第５のカレントミラー回路の入力トランジスタを介して第１の電源と接続され、
前記第６、第８のトランジスタは、前記第５のカレントミラー回路の出力トランジスタを介して第１の電源と接続され、
前記第２の基準電流発生回路は、前記第５の電流経路上に入力トランジスタ、前記第６の電流経路に出力トランジスタを備える第６のカレントミラー回路を備え、
前記第９、第１１のトランジスタは、前記第６のカレントミラー回路の入力トランジスタを介して第２の電源と接続され、
前記第１０、第１２のトランジスタは、前記第６のカレントミラー回路の出力トランジスタを介して第２の電源と接続される
請求項３に記載の差動増幅器。
【請求項５】
前記出力部は、第１７、第１８のトランジスタを備え、
前記第１７のトランジスタの制御端子が前記第５のカレントミラー回路の出力トランジスタに接続され、
前記第１８のトランジスタの制御端子が前記第６のカレントミラー回路の出力トランジスタに接続され、
前記第１７、第１８のトランジスタの接続ノードにおいて前記出力電圧を出力する
請求項４に記載の差動増幅器。
【請求項１】
第１、第２の入力信号をそれぞれ入力する第１導電型の第１、第２の差動対と、
前記第１、第２の差動対をそれぞれ駆動する第１、第２の電流源と、
第１の駆動信号を出力し、前記第１、第２の電流源を前記第１の駆動信号に応じて駆動させる第１の基準電流発生回路と、を備える第１の差動入力部と、
前記第１、第２の入力信号をそれぞれ入力する第２導電型の第３、第４の差動対と、
前記第３、第４の差動対をそれぞれ駆動する第３、第４の電流源と、
第２の駆動信号を出力し、前記第３、第４の電流源を前記第２の駆動信号に応じて駆動させる第２の基準電流発生回路と、を備える第２の差動入力部と、
前記第１の差動入力部と第２の差動入力部との出力に応じて、前記第１、第２の入力信号の中間値を出力電圧として出力する出力部と、を有し、
前記第１の基準電流発生回路の前記第１の駆動信号を生成する第１の電流経路上に接続される第１のトランジスタを前記第１の入力信号に応じて制御することで、前記第１の差動入力部の出力を制御し、
前記第２の基準電流発生回路の前記第２の駆動信号を生成する第２の電流経路上に接続される第２のトランジスタを前記第２の入力信号に応じて制御することで、前記第２の差動入力部の出力を制御する
差動増幅器。
【請求項２】
前記第１の基準電流発生回路は、
第１の電源と第２の電源間に前記第１の電流経路と第３、第４の電流経路と、
前記第３の電流経路に入力トランジスタ、前記第１の電流経路に出力トランジスタを備える第１のカレントミラー回路と、
前記第１の電流経路に入力トランジスタ、前記第４の電流経路に出力トランジスタを備える第２のカレントミラー回路と、
前記第４の電流経路上に接続される第３のトランジスタと、を備え、
前記第１のトランジスタは、前記第１のカレントミラー回路の出力トランジスタと前記第２のカレントミラー回路の入力トランジスタとの間に接続され、前記第３のトランジスタに流れる電流に応じて前記第１の駆動信号が決定され、
前記第２の基準電流発生回路は、
第１の電源と第２の電源間に前記第２の電流経路と第５、第６の電流経路と、
前記第５の電流経路に入力トランジスタ、前記第２の電流経路に出力トランジスタを備える第３のカレントミラー回路と、
前記第２の電流経路に入力トランジスタ、前記第６の電流経路に出力トランジスタを備える第４のカレントミラー回路と、
前記第６の電流経路上に接続される第４のトランジスタと、を備え、
前記第２のトランジスタは、前記第３のカレントミラー回路の出力トランジスタと前記第４のカレントミラー回路の入力トランジスタとの間に接続され、前記第４のトランジスタに流れる電流に応じて前記第２の駆動信号が決定される
請求項１に記載の差動増幅器。
【請求項３】
前記第１の差動対は、前記第１の入力信号を制御端子に入力する第１導電型の第５のトランジスタと前記出力電圧を制御端子に入力する第１導電型の第６のトランジスタとを有し、
前記第２の差動対は、前記第２の入力信号を制御端子に入力する第１導電型の第７のトランジスタと前記出力電圧を制御端子に入力する第１導電型の第８のトランジスタとを有し、
前記第３の差動対は、前記第１の入力信号を制御端子に入力する第２導電型の第９のトランジスタと前記出力電圧を制御端子に入力する第２導電型の第１０のトランジスタとを有し、
前記第４の差動対は、前記第２の入力信号を制御端子に入力する第２導電型の第１１のトランジスタと前記出力電圧を制御端子に入力する第２導電型の第１２のトランジスタとを有し、
前記第１、第２の電流源は、それぞれ第１導電型の第１３、第１４のトランジスタを有し、前記第１３、第１４のトランジスタが前記第３トランジスタを入力トランジスタとしてカレントミラー接続され、
前記第３、第４の電流源は、それぞれ第２導電型の第１５、第１６のトランジスタを有し、前記第１５、第１６のトランジスタが前記第４トランジスタを入力トランジスタとしてカレントミラー接続される
請求項１または請求項２に記載の差動増幅器。
【請求項４】
前記第１の基準電流発生回路は、第５の電流経路上に入力トランジスタ、第６の電流経路上に出力トランジスタを備える第５のカレントミラー回路を備え、
前記第５、第７のトランジスタは、前記第５のカレントミラー回路の入力トランジスタを介して第１の電源と接続され、
前記第６、第８のトランジスタは、前記第５のカレントミラー回路の出力トランジスタを介して第１の電源と接続され、
前記第２の基準電流発生回路は、前記第５の電流経路上に入力トランジスタ、前記第６の電流経路に出力トランジスタを備える第６のカレントミラー回路を備え、
前記第９、第１１のトランジスタは、前記第６のカレントミラー回路の入力トランジスタを介して第２の電源と接続され、
前記第１０、第１２のトランジスタは、前記第６のカレントミラー回路の出力トランジスタを介して第２の電源と接続される
請求項３に記載の差動増幅器。
【請求項５】
前記出力部は、第１７、第１８のトランジスタを備え、
前記第１７のトランジスタの制御端子が前記第５のカレントミラー回路の出力トランジスタに接続され、
前記第１８のトランジスタの制御端子が前記第６のカレントミラー回路の出力トランジスタに接続され、
前記第１７、第１８のトランジスタの接続ノードにおいて前記出力電圧を出力する
請求項４に記載の差動増幅器。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−６６１３０（Ｐ２０１３−６６１３０Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０４８６１（Ｐ２０１１−２０４８６１）
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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