抵抗変化型メモリデバイスおよびその駆動方法
【課題】リファレンスセルの抵抗状態に応じて、読み出し電流を設定する構成で、誤書き込みによる抵抗の変化が発生することなく、より信頼性の高いリファレンス電流を得ることが可能な抵抗変化型メモリデバイスおよびその駆動方法を提供する。
【解決手段】素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている。
【解決手段】素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化する抵抗変化型メモリデバイスと、その駆動方法に関するものである。
【背景技術】
【0002】
導電性イオンを絶縁膜に注入し、または、絶縁膜から引き抜くことによって抵抗値が変化する記憶素子をメモリセルごとに有する抵抗変化型メモリデバイスが知られている(たとえば、非特許文献1参照)。
記憶素子は、2つの電極間に上記導電性イオンの供給層と絶縁膜を形成した積層構造を有する。
【0003】
メモリセルは、記憶素子とアクセストランジスタとを、アクティブマトリクス駆動可能な第1配線と第2配線との間に直列接続させて構成されている。このようなメモリセルは、1つのトランジスタ(T)と1つの(可変)抵抗(R)を持つことから1T1R型のメモリセルと呼ばれる。
また、1T1R型メモリセルを有するメモリデバイスは、ReRAM(Resistance Random Access Memory)と呼ばれる。
【0004】
ReRAMでは、たとえば非特許文献1に記載されているように、抵抗値の大小をデータの書き込みと消去に対応させ、ナノ秒[ns]オーダの短い持続時間のパルスで書き込みや消去の動作が可能である。そのため、ReRAMは、ランダムアクセスメモリ(RAM)並みに高速動作が可能な不揮発性メモリ(NVM)として注目を浴びている。
【0005】
上記したReRAMやスピン注入磁気抵抗RAM(MRAM)等の抵抗変化型メモリデバイスでは、高抵抗状態と低抵抗状態を記憶データとして識別するため、参照電流(リファレンス電流)を発生させる必要がある(たとえば特許文献1参照)。
リファレンス電流はプロセスバラつきや、温度特性の追従性などの影響を極力抑えるために、記憶情報として使用するメモリセルと同じ素子を用いたリファレンスセルで実現する。
さらに、リファレンス電流を得るためには、メモリセルの高抵抗状態と低抵抗状態の2種類以上の単体、もしくは組合せでリファレンス電流を発生させる。2種類の異なる状態に対し、同じ読み出し電流方向で読み出しを行う。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2010−049730号公報
【非特許文献】
【0007】
【非特許文献1】K. Aratani, etc.“A Novel Resistance Memory with High Scalability and Nanosecond Switching”, Technical Digest IEDM 2007, pp.783-786
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかし、抵抗変化型メモリデバイスの場合、読み出し電流と記録電流が同じため、抵抗状態によっては、誤書き込みが発生する場合がある。
しかも、リファレンスセルは、多ビットに対し、1つなどで構成するために、一般的なメモリセルよりもアクセスする頻度が3〜5桁程度多いため、より安定的な抵抗状態を保持することが必要である。
しかしながら、アクセス頻度が高いために、より誤書き込みが発生する確率が高くなってしまう。
【0009】
本技術は、リファレンスセルの抵抗状態に応じて、読み出し電流を設定する構成で、誤書き込みによる抵抗の変化が発生することなく、より信頼性の高いリファレンス電流を得ることが可能な抵抗変化型メモリデバイスおよびその駆動方法を提供するものである。
【課題を解決するための手段】
【0010】
本技術の第1の観点の抵抗変化型メモリデバイスは、素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている。
【0011】
本技術の第2の観点の抵抗変化型メモリデバイスの駆動方法は、素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値を変化させてメインメモリセルのデータを第1のビット線に読み出す読み出しステップと、素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含むリファレンスセルにより上記メインメモリセルのデータを識別するために必要な参照電流を発生させ第2のビット線に流す参照電流発生ステップと、上記読み出しステップにより上記第1のビット線に流れる電流と上記第2のビット線に流れる電流をセンスアンプで比較して上記メインメモリセルに記憶された情報を判定する判定ステップと、を有し、上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている。
【発明の効果】
【0012】
本技術によれば、リファレンスセルの抵抗状態に応じて、読み出し電流を設定する構成で、誤書き込みによる抵抗の変化が発生することなく、より信頼性の高いリファレンス電流を得ることができる。
【図面の簡単な説明】
【0013】
【図1】本実施形態に係る抵抗変化型メモリデバイスが適用されるメモリチップの構成例を示す図である。
【図2】本実施形態に係るメモリアレイ部の構成例を簡略的に示す図である。
【図3】本実施形態に共通なメモリセルの等価回路図を示す図である。
【図4】抵抗変化型記憶素子(可変セル抵抗)の構成を示す図である。
【図5】抵抗変化型記憶素子(可変セル抵抗)とアクセストランジスタが直列に接続される構成例を示す図である。
【図6】実際の抵抗変化型メモリ素子の電圧−電流特性を示す図である。
【図7】可逆的に状態が変化する方向で読み出しを行った場合の読み出し電圧と印加時間の関係を示す図である。
【図8】本実施形態に係るリファレンスセル部の第1の構成例を示す図である。
【図9】本実施形態に係るリファレンスセル部の第2の構成例を示す図である。
【図10】本実施形態に係るリファレンスセル部の第3の構成例を示す図である。
【発明を実施するための形態】
【0014】
以下、本技術の実施形態を添付図面に関連付けて説明する。
なお、説明は以下の順序で行う。
1.メモリチップの構成例
2.メモリセル構成
3.リファレンスセル部の第1の構成例
4.リファレンスセル部の第2の構成例
5.リファレンスセル部の第3の構成例
【0015】
<1.メモリチップの構成例>
図1は、本実施形態に係る抵抗変化型メモリデバイスが適用されるメモリチップの構成例を示す図である。
【0016】
本メモリチップ100は、第1メモリアレイ部110、第2メモリアレイ部120、第1行デコーダ130、第2行デコーダ140、第1列デコーダ150、および第2列デコーダ160を有する。
さらに、メモリチップ100は、センスアンプ170、ライトドライバ180、および入出力インタフェース回路190を有する。
【0017】
メモリチップ100は、2つの第1および第2メモリアレイ部110,120を有し、センスアンプ170およびライトドライバ180が2つのメモリアレイ部110により共有されている。
【0018】
図2は、本実施形態に係るメモリアレイ部の構成例を簡略的に示す図である。
【0019】
第1メモリアレイ部110は、メインメモリセルアレイ111および参照(リファレンス)メモリセル部112を含んで構成されている。
同様に、第2メモリアレイ部120は、メインメモリセルアレイ121および参照(リファレンス)メモリセル部122を含んで構成されている。
【0020】
第1メモリアレイ部110のメインメモリセルアレイ111は、それぞれ複数の抵抗変化型メモリセル(メインメモリセル)MCLがm行n列(m×n)のマトリクス状に配置されている。ただし、図2においては、図面の簡単化のために3×1のマトリクスとして示している。
リファレンスセル部112は、メインメモリセルアレイ111の各列に配置され、リファレンス電流Irefを生成するための1または複数のリファレンスセルRCLを含んで構成されている。
後で詳述するが、メインメモリセルMCLおよびリファレンスセルRCLは、基本的に抵抗変化型記憶素子(可変セル抵抗)MEMおよびアクセストランジスタATにより形成される。
【0021】
第1メモリアレイ部110は、各列に第1配線(ビット線)BL11がおよび第2配線(プレート線)PL11が配線されている。第1配線(ビット線)BL11および第2配線(プレート線)PL11は、メインメモリセルアレイ111およびリファレンスセル部112に共通に配線されている。
また、第1メモリアレイ部110は、メインメモリセルアレイ111の各行にメイン用第3配線(ワード線)WL11が配線され、リファレンスセル部112の各行にリファレンス用第4配線(リファレンスワード線)WL12が配線されている。
各列に配列されたメインメモリセルMCLおよびリファレンスセルRCLは、一端が共通の第1配線(ビット線)BL11に接続され、他端が共通の第2配線(プレート線)PL11に接続されている。
メインメモリセルアレイ111の各行に配置されたメインメモリセルMCLのアクセストランジスタATのゲートが共通のメイン用第3配線(ワード線)WL11に接続されている。
リファレンスセル部112の各行に配置されたリファレンスセル部112のアクセストランジスタATのゲートが共通のリファレンス用第4配線(リファレンスワード線)WL12が接続されている。
【0022】
第2メモリアレイ部120のメインメモリセルアレイ121は、それぞれ複数の抵抗変化型メモリセル(メインメモリセル)MCLがm行n列(m×n)のマトリクス状に配置されている。ただし、図2においては、図面の簡単化のために3×1のマトリクスとして示している。
リファレンスセル部122は、メインメモリセルアレイ121の各列に配置され、リファレンス電流Irefを生成するための1または複数のリファレンスセルRCLを含んで構成されている。
後で詳述するが、メインメモリセルMCLおよびリファレンスセルRCLは、基本的に抵抗変化型記憶素子MEMおよびアクセストランジスタATにより形成される。
【0023】
第2メモリアレイ部120は、各列に第1配線(ビット線)BL21がおよび第2配線(プレート線)PL21が配線されている。第1配線(ビット線)BL21および第2配線(プレート線)PL21は、メインメモリセルアレイ121およびリファレンスセル部122に共通に配線されている。
また、第2メモリアレイ部120は、メインメモリセルアレイ121の各行にメイン用第3配線(ワード線)WL21が配線され、リファレンスセル部122の各行にリファレンス用第4配線(リファレンスワード線)WL22が配線されている。
各列に配列されたメインメモリセルMCLおよびリファレンスセルRCLは、一端が共通の第1配線(ビット線)BL21に接続され、他端が共通の第2配線(プレート線)PL21に接続されている。
メインメモリセルアレイ121の各行に配置されたメインメモリセルMCLのアクセストランジスタATのゲートが共通のメイン用第3配線(ワード線)WL21に接続されている。
リファレンスセル部122の各行に配置されたリファレンスセル部122のアクセストランジスタATのゲートが共通のリファレンス用第4配線(リファレンスワード線)WL22が接続されている。
【0024】
なお、本実施形態においては、第2配線(プレート線)PL11,PL21は、第1メモリアレイ110と第2メモリアレイ部120で共有されている。
そして、第1メモリアレイ部110の第1配線(ビット線)BL11と第2メモリアレイ部120の第1配線(ビット線)BL21がセンスアンプ170の各入力端子に接続されている。
メモリチップ100において、第1メモリアレイ部110のメインメモリセルアレイ111をアクセスして読み出しを行う場合には第2メモリアレイ部120のリファレンスセル部122のリファレンス電流Irefが用いられる。
同様に、メモリチップ100において、第2メモリアレイ部120のメインメモリセルアレイ121をアクセスして読み出しを行う場合には第1メモリアレイ部110のリファレンスセル部112のリファレンス電流Irefが用いられる。
【0025】
リファレンスセル部112,122は、メインメモリセルMCLのデータを識別するために必要なリファレンス電流(参照電流)Irefを発生させる。
そして、本実施形態のリファレンスセル部112,122は、リファレンスセルRCLの抵抗状態に応じたリファレンス電流の印加電流の向きを設定している。
【0026】
リファレンスセル部112,122は、後で詳述するように、たとえば第1の構成、第2の構成、第3の構成を採用することが可能である。
第1の構成では、高抵抗状態のリファレンスセルを使用し、それらのリファレンスセルを単体、若しくは並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる。
第2の構成では、低抵抗状態のリファレンスセルを使用し、それらのリファレンスセルを単体、若しくは直列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる。
第3の構成では、高抵抗状態のリファレンスセルと低抵抗状態のセルの複数の組合せで構成されており、それらの単体もしくは直列接続、もしくは並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させる。
【0027】
リファレンスセル部112,122を上記のように構成する理由は次の通りである。
リファレンス電流は、状態が変化しない抵抗素子を用いて実現することは可能であるが、抵抗変化が大きいデバイスの場合、ポリシリコン抵抗などの抵抗素子で構成すると非常に多くの面積が必要になるので望ましくない。
また、トランジスタのオン抵抗でリファレンス電流を発生させるには、低いゲート電圧を発生させる特別な回路が必要になるため回路構成が煩雑になるため望ましくない。
プロセス変動や、動作中の温度環境に対して追従性がよい、メモリセルを使用してリファレンス電流を発生させるのが信頼性、コスト面で有効である。
しかし、リファレンス電流は、通常データを記憶しているメモリセルの高抵抗と低抵抗の中間抵抗を発生させる必要があるので、高抵抗状態のセルや低抵抗状態のメモリセルを複数、もしくは組合せで実現することが必要となる。
【0028】
そこで、本実施形態においては、リファレンスセルRCLに使用するメモリセルの状態に対し、状態が変化しない電流方向で読み出しを行う構成を適用する。最良な実施形態は、たとえば高抵抗状態のメモリセルのみ使用し、高抵抗状態が変動しない電流方向で読み出す構成である。
その理由は、高抵抗状態のセルの並列接続でリファレンスレベルを構成することが、メモリアレイの構成上、もっとも単純にリファレンスレベルを設定することが簡便と思われるからである。
また、プロセス上メモリセルの初期状態は高抵抗状態であるため、高抵抗状態のセルを使用することが望ましい。
【0029】
ここで、メモリセルおよびリファレンスセルの基本的な構成について説明する。
<2.メモリセル構成>
図3(A)および(B)は、本実施形態に共通なメモリセルの等価回路図を示す図である。
なお、図3(A)は書き込み電流Iw、図3(B)は消去電流Ieについて、その向きを示すが、メモリセル構成自体は両図で共通する。
【0030】
図3に示すメモリセルMCL(RCL)は、“記憶素子”としての1つの可変セル抵抗MEMと、1つのアクセストランジスタATとを有する。
可変セル抵抗MEMは、素子両端に極性の異なる信号を印加することで可逆的に記録膜の抵抗値が変化する。
可変セル抵抗MEMの一端がプレート線PLに接続され、他端がアクセストランジスタATのソースに接続され、アクセストランジスタATのドレインがビット線BLに、ゲートが“アクセス線”としてのワード線WLに、それぞれ接続されている。
ここでビット線BLが“第1配線”の一例に該当し、プレート線PLが“第2配線”の一例に該当する。
【0031】
図4は、抵抗変化型記憶素子(可変セル抵抗)の構成を示す図である。
【0032】
記憶素子200は、図4に示すように、2つの電極膜201と電極膜202の間に、記録膜203,204が挟まれた構成を有する。
記憶素子200は、2つの電極膜201,202に極性の異なる電位を印加することにより可逆的に記録膜の抵抗値が変化する抵抗変化型記憶素子である。
記憶素子は、(Ag,Cu,Zn)から選ばれた1種の元素、および、(S,Se,Te)から選ばれた1種の元素を含む組成膜や、少なくとも2つ以上の磁性膜からなりその磁性膜間に絶縁体または導体により分離されている組成膜などがあげられる。
【0033】
図5(A)〜(D)は、抵抗変化型記憶素子(可変セル抵抗)とアクセストランジスタが直列に接続される構成例を示す図である。
【0034】
抵抗変化型記憶素子(可変セル抵抗)とアクセストランジスタの接続関係は、図5(A)〜(D)のいずれかの接続形態をとることができる。
上述したように、可変セル抵抗MEM内の矢印方向に電流が流れると可変セル抵抗(記憶素子)の抵抗状態が、高抵抗状態から低抵抗状態へ変化するものと定義する。
【0035】
図6は、実際の抵抗変化型メモリ素子の電圧−電流特性を示す図である。
図6において、横軸が印加電圧を、縦軸がセル電流を示している。
【0036】
当初数MΩ以上の抵抗値である記憶素子に対し、たとえば0.5[V]以上の電圧を加えると、電流が急激に増大して抵抗値が数kΩまで減少する。
その後ある範囲内では電流は電圧に比例する。すなわち記憶素子は、低抵抗となり抵抗値は一定値を示す。
この動作を「書き込み」と定義し、この状態を低抵抗状態と称する。またこの時の高抵抗から低抵抗に値が変化する電圧を書き込み閾値電圧と定義する。
次に、記憶素子に逆極性の0.5[V]の電圧を印加すると、数kΩであった記憶素子に流れる電流は急激に減少して、抵抗値は数MΩ以上になる。
この動作を「消去」と定義し、この状態を高抵抗状態と称する。またこの時の低抵抗から高抵抗に変化する電圧を消去閾値電圧と定義する。
この記憶素子は、2つの電極間に正負の電圧を印加することにより、記憶素子の抵抗値を数kΩから数MΩまで可逆的に変化させることがでる。
また、記憶素子は低抵抗状態と高抵抗状態の2つの状態を取ることができるので、これら状態をデータ“1”および“0”をそれぞれ対応させることにより1ビットのデータの記憶が可能となる。
【0037】
図7は、可逆的に状態が変化する方向で読み出しを行った場合の読み出し電圧と印加時間の関係を示す図である。
図7において、横軸が電圧の印加時間を、縦軸が閾値電圧をそれぞれ示している。
【0038】
状態が変化する書き込み閾値や消去閾値は、素子に印加している時間に大きく依存し、印加している時間が長いほど閾値電圧が下がる性質がある。
この印加している時間は積算時間でも同様なことがいえる性質があるため、たとえば、短時間では素子が変化しない低い電圧であっても、連続して低い電圧を印加し続けると、状態が変化してしまう。
つまり、リファレンスセルの状態が変化しないような低い電圧で読み出しを行っていても、可逆的に状態が変化する電流方向で読み出しを行っているかぎり、アクセス頻度が多ければ、状態は変化してしまう。
しかし、可逆的に変化しない方向(逆方向の読み出し電流)で、リファレンスセルを読み出すことでこの状態変化を回避することは可能である。
【0039】
以上のように、メモリチップ100においては、メモリセルがアレイ状に配置された第1メモリアレイ部110および第2メモリアレイ部120の周辺回路には、次のような回路が配置されている。
すなわち、周辺回路として、特定のメモリセルに記憶情報を選択するための第1行デコーダ130、第2行デコーダ140、第1列デコーダ150、第2列デコーダ160が配置されている。
さらに、周辺回路として。選択されたメモリセルに情報を記録するためのライトドライバ180や、メモリセルに記憶されている状態を識別するためのセンスアンプ170が配置されている。
【0040】
そして、本実施形態においては、リファレンスセル構成に特徴があるため、以下ではデータの読み出し経路に着目して説明する。
【0041】
上記図2は、読み出し系の要部を示し、リファレンスセルRCLを含むメモリアレイ部とセンスアンプ170に着目して説明する。
図2は例としてオープンビットライン構成を記載しているが、本技術を実現する構成であれば、たとえばフォールデットビットライン構成でもかまわない。
【0042】
図2に示す読み出し系はセンスアンプ170を挟んで上下に、リファレンスセル部112,122を含むメモリアレイ部110,120が配置されており、外部より入力された情報はメインメモリセルアレイ111,121内の指定されたアドレスに記憶される。
たとえば、第1メモリアレイ部110のメインメモリセルアレイ111に記憶されているアドレスの記憶情報を識別するためには、次に処理が行われる。
まず、第1メモリアレイ部110のメインメモリセルアレイ111の指定されたアドレスを選択し、第2メモリアレイ部120に配置されたリファレンスセル部122を同時並列的に選択する。
そして、第1メモリアレイ部110の選択されたメインメモリセルMCLが接続されたビット線BL11に流れる電流と、第2メモリアレイ部120のリファレンスセルRCLに接続されたビット線BL21に流れる電流をセンスアンプ170で比較する。
このセンスアンプ170でビット線BL11に流れる電流とビット線PB21に流れる電流を比較することでアドレス指定されたメインメモリセルMCLに記憶された情報を判定する。
【0043】
メインメモリセルMCLに記憶された抵抗値は高抵抗状態なら数MΩ、低抵抗状態は数KΩの値を示し、リファレンスセルRCLはその中間の抵抗値をとるような値に設定する。
【0044】
通常、リファレンスセルRCLは、メインメモリセルMCLに対し、1000〜10000セルに対し、1つの割合で配置される。
読み出しにはメインメモリセルMCLの情報が破壊されないように閾値電圧より十分な低い電圧で読み出す必要があるが、リファレンスセルRCLは、メインメモリセルMCLよりも1000〜10000回程度アクセス頻度が多くなる。
【0045】
アクセス頻度が多ければ多いほど、前述のように、リファレンスセルRCLの状態に対し、状態が変化する方向で読み出しを行うと、状態が変化する閾値電圧が下がり、状態が変化してしまう確率が高くなる。
しかし、リファレンスセルRCLは、予め記憶素子(可変セル抵抗)MEMの記憶状態が確定した状態で使用するため、データが破壊されない電流方向でアクセスするとリファレンスセルRCLの状態はアクセス頻度が多くとも、その状態は変わらない。
そこで、本実施形態においては、リファレンスセルRCLにアクセスする場合は、リファレンスセルRCLの状態に応じて電流方向を決めた構成を採用している。
【0046】
また、抵抗変化型メモリデバイスは、書き込みや消去の信頼性が低いため、記録されたかどうかベリファイ(検証)が必要である。
そのため、通常の情報を識別するためのリファレンスレベルだけでなく、書き込みに使用する低いリファレンスレベルや、消去を識別するための高いリファレンスレベルが必要である。
【0047】
複数存在するリファレンスセルRCLの組合せでこれらのリファレンスレベルを実現するためのリファレンスセル部の具体的な構成例について説明する。
なお、以下の説明では、第1メモリアレイ部110のリファレンスセル部112を例に説明するが、第2メモリアレイ部120のリファレンスセル部122も同様に構成される。
【0048】
<3.リファレンスセル部の第1の構成例>
図8は、本実施形態に係るリファレンスセル部の第1の構成例を示す図である。
図8のリファレンスセル部112Aは、高抵抗状態のセルのみを用いて構成されている例を示す。
【0049】
図8のリファレンスセル部112Aは、ビット線(第1配線)BL11とプレート線(第2配線)PL11間に並列に接続されたリファレンスセルRCL0,RCL1,RCL2を含んで構成されている。
リファレンスセルRCL0のアクセストランジスタAT0のゲートがリファレンスワード線WL120に接続されている。
リファレンスセルRCL1のアクセストランジスタAT1のゲートがリファレンスワード線WL121に接続されている。
リファレンスセルRCL2のアクセストランジスタAT2のゲートがリファレンスワード線WL122に接続されている。
なお、図8は、簡単に説明するために、リファレンスセルは3セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。
【0050】
図8のリファレンスセル部112Aにおいて、1つのリファレンスセルRCL0,RCL1,RCL2の記憶素子(可変セル抵抗)MEM0,MEM1,NEN2の抵抗値は1MΩとする。
【0051】
このセルを2つ同時にアクセス(選択)することで、通常の読み出しレベルに必要なリファレンスレベル500KΩが生成できる。
たとえば、リファレンスワード線WL120、WL121をハイレベルに設定してリファレンスセルRCL0、RCL1を選択することより、読み出しレベルに必要なリファレンスレベル500KΩが生成できる。
【0052】
また、1つ選択することで消去のベリファイ時に必要なリファレンスレベル1MΩのリファレンスレベルを生成する。
たとえば、リファレンスワード線WL120をハイレベルに設定してリファレンスセルRCL0を選択することより、消去時のベリファイに必要なリファレンスレベル1MΩが生成できる。
【0053】
さらに、3つ同時にアクセス(選択)することにより書き込み時に必要なリファレンスレベル333KΩを生成する。
たとえば、リファレンスワード線WL120、WL121、WL122をハイレベルに設定してリファレンスセルRCL0、RCL1,RCL2を選択することより、書き込み時に必要なリファレンスレベル333KΩが生成できる。
【0054】
<4.リファレンスセル部の第2の構成例>
図9は、本実施形態に係るリファレンスセル部の第2の構成例を示す図である。
図9のリファレンスセル部112Bは、低抵抗状態のセルのみを用いて構成されている例を示す。
【0055】
図9のリファレンスセル部112Bは、ビット線(第1配線)BL11と基準電位(ここではグランド電位)VSS間に並列に接続されたリファレンスセルRCL10,RCL11,RCL12を含んで構成されている。
リファレンスセルRCL10のアクセストランジスタAT10のゲートがリファレンスワード線WL120に接続されている。
リファレンスセルRCL11のアクセストランジスタAT11のゲートがリファレンスワード線WL121に接続されている。
リファレンスセルRCL12のアクセストランジスタAT12のゲートがリファレンスワード線WL122に接続されている。
なお、図9は、簡単に説明するために、リファレンスセルは3セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。
【0056】
図9のリファレンスセル部112Bにおいて、1つのリファレンスセルRCL10,RCL11,RCL12の記憶素子(可変セル抵抗)MEM10,MEM11,NEN12の抵抗値は10KΩ、50KΩ、100KΩとする。
図9のリファレンスセル部112Bにおいて、1つのリファレンスセルを10KΩとすると、数百KΩの高い抵抗値を作ることはできない。
低抵抗状態のセルを用いて様々なリファレンスレベルを生成するために、プロセス時に小さいサイズ記憶素子で作るなどして実現する。たとえば低抵抗状態で、10KΩ、50KΩ、100KΩの抵抗値を用意しておく。
たとえば、リファレンスセルRCL10の抵抗値が10KΩ、リファレンスセルRCL11の抵抗値が50KΩ、リファレンスセルRCL12の抵抗値が100KΩに設定される。
【0057】
50KΩのセルを1つ選択することで、通常の読み出しレベルに必要なリファレンスレベル50KΩが生成できる。
この例では、リファレンスワード線WL121をハイレベルに設定してリファレンスセルRCL11を選択することより、読み出しに必要なリファレンスレベル50KΩが生成できる。
【0058】
100KΩのセルを1つ選択することで消去のベリファイ時に必要なリファレンスレベル100KΩのリファレンスレベルを生成する。
この例では、リファレンスワード線WL122をハイレベルに設定してリファレンスセルRCL12を選択することより、消去のベリファイ時に必要なリファレンスレベル100KΩが生成できる。
【0059】
さらに10KΩのセルを1つ選択することで書き込み時に必要なリファレンスレベル10KΩを生成する。
この例では、リファレンスワード線WL120をハイレベルに設定してリファレンスセルRCL10を選択することより、書き込み時に必要なリファレンスレベル10KΩが生成できる。
【0060】
なお、リファレンスセルを直列に接続する構成で、上記レベルを実現する方法も可能である。
ただし、この場合、選択スイッチが必要となるため、リファレンスセルが大きくなる傾向となるが、不可能なわけではない。
【0061】
<5.リファレンスセル部の第3の構成例>
図10は、本実施形態に係るリファレンスセル部の第3の構成例を示す図である。
図10のリファレンスセル部112Cは、低抵抗状態と高抵抗状態のセルを組み合わせて構成されている例を示す。
【0062】
図10のリファレンスセル部112Cは、ビット線(第1配線)B11と基準電位(ここではグランド電位)VSS間に並列に接続された低抵抗状態のリファレンスセルRCL20を含んで構成されている。
さらに、図10のリファレンスセル部112Cは、ビット線(第1配線)BL11とプレート線(第2配線)PL11間に並列に接続された高抵抗状態のリファレンスセルRCL21,RCL22を含んで構成されている。
リファレンスセルRCL20のアクセストランジスタAT20のゲートがリファレンスワード線WL120に接続されている。
リファレンスセルRCL21のアクセストランジスタAT21のゲートがリファレンスワード線WL121に接続されている。
リファレンスセルRCL22のアクセストランジスタAT22のゲートがリファレンスワード線WL122に接続されている。
なお、図10は、簡単に説明するために、リファレンスセルは3セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。
【0063】
図10のリファレンスセル部112Cにおいて、1つのリファレンスセルRCL20の記憶素子(可変セル抵抗)MEM20の抵抗値は10KΩとする。
図10のリファレンスセル部112Cにおいて、リファレンスセルRCL21,RCL22の記憶素子(可変セル抵抗)MEM21,NEN22の抵抗値は1MΩとする。
【0064】
高抵抗状態の1MΩのセルを2つ同時並列的にアクセス(選択)することで、通常の読み出しレベルに必要なリファレンスレベル500KΩが生成できる。
たとえば、リファレンスワード線WL121、WL122をハイレベルに設定してリファレンスセルRCL21、RCL22を選択することより、読み出しレベルに必要なリファレンスレベル500KΩが生成できる。
【0065】
また、高抵抗状態の1MΩのセルを1つ選択することで消去のベリファイ時に必要なリファレンスレベル1MΩのリファレンスレベルを生成する。
たとえば、リファレンスワード線WL121をハイレベルに設定してリファレンスセルRCL21選択することより、消去時のベリファイに必要なリファレンスレベル1MΩが生成できる。
【0066】
さらに、低抵抗状態の10KΩのセルを1つ選択することで書き込み時に必要なリファレンスレベル10KΩを生成する。
この例では、リファレンスワード線WL120をハイレベルに設定してリファレンスセルRCL10を選択することより、書き込み時に必要なリファレンスレベル10KΩが生成できる。
【0067】
なお、低抵抗状態のリファレンスセルを直列に接続する構成で、上記以外のレベルを実現する方法も可能である。
ただし、この場合、選択スイッチが必要となるため、リファレンスセルが大きくなる傾向となるが、不可能なわけではない。
【0068】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
リファレンスセルの抵抗状態に応じて、読み出し電流を設定する構成にすることで、誤書き込みによる抵抗の変化が発生することなく、より信頼性の高いリファレンス電流を得ることができる。
将来、記憶素子の大容量化に向けて、メインメモリとリファレンスメモリの構成比が大きくなるなど、リファレンスセルへのアクセス頻度が多くなっても、リファレンスセルの抵抗状態が変化することなく信頼性向上につながる。
【0069】
なお、本技術は以下のような構成をとることができる。
(1)素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている 抵抗変化型メモリデバイス。
(2)上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で
上記リファレンスセル部は、
高抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる
上記(1)記載の抵抗変化型メモリデバイス。
(3)上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で
上記リファレンスセル部は、
低抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または直列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる
上記(1)記載の抵抗変化型メモリデバイス。
(4)上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で
上記リファレンスセル部は、
高抵抗状態のリファレンスセルと低抵抗状態のセリファレンスルの複数の組合せで構成されており、当該リファレンスセルの単体、または直列接続、または並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させる
上記(1)記載の抵抗変化型メモリデバイス。
(5)上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記各リファレンスセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続されている
上記(2)記載の抵抗変化型メモリデバイス。
(6)上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記各リファレンスセルは、
前記電流経路の両端の一方側が基準電位に接続され、
前記電流経路の両端の他方側が第1配線に接続されている
上記(3)記載の抵抗変化型メモリデバイス。
(7)上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記高抵抗状態のリファレンスセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記低抵抗状態のリファレンスセルは、
前記電流経路の両端の一方側が基準電位に接続され、
前記電流経路の両端の他方側が第1配線に接続されている
上記(4)記載の抵抗変化型メモリデバイス。
(8)
選択された上記メインメモリセルに流れる電流と上記リファンレスセル部に流れる電流を比較してセンスアンプを有する
上記(1)から(7)のいずれか一に記載の抵抗変化型メモリデバイス。
(9)素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値を変化させてメインメモリセルのデータを第1のビット線に読み出す読み出しステップと、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含むリファレンスセルにより上記メインメモリセルのデータを識別するために必要な参照電流を発生させ第2のビット線に流す参照電流発生ステップと、
上記読み出しステップにより上記第1のビット線に流れる電流と上記第2のビット線に流れる電流をセンスアンプで比較して上記メインメモリセルに記憶された情報を判定する判定ステップと、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている 抵抗変化型メモリデバイスの駆動方法。
【符号の説明】
【0070】
100・・・メモリチップ、110・・・第1メモリアレイ部、120・・・第2メモリアレイ部、130・・・第1行デコーダ、140・・・第2行デコーダ、150・・・第1列デコーダ、160・・・第2列デコーダ、170・・・センスアンプ、180・・・ライトドライバ、190・・・入出力インタフェース回路、MCL・・・メインメモリセル、RCL・・・リファレンスセル、BL11,BL21・・・ビット線((第1配線)、PL11.PL21・・・プレート線(第2配線)、WL11,WL21・・・ワード線、WL12,WL22,WL120〜122・・・リファレンスワード線、AT・・・アクセストランジスタ、MEM・・・記憶素子(可変セル抵抗)。
【技術分野】
【0001】
本技術は、素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化する抵抗変化型メモリデバイスと、その駆動方法に関するものである。
【背景技術】
【0002】
導電性イオンを絶縁膜に注入し、または、絶縁膜から引き抜くことによって抵抗値が変化する記憶素子をメモリセルごとに有する抵抗変化型メモリデバイスが知られている(たとえば、非特許文献1参照)。
記憶素子は、2つの電極間に上記導電性イオンの供給層と絶縁膜を形成した積層構造を有する。
【0003】
メモリセルは、記憶素子とアクセストランジスタとを、アクティブマトリクス駆動可能な第1配線と第2配線との間に直列接続させて構成されている。このようなメモリセルは、1つのトランジスタ(T)と1つの(可変)抵抗(R)を持つことから1T1R型のメモリセルと呼ばれる。
また、1T1R型メモリセルを有するメモリデバイスは、ReRAM(Resistance Random Access Memory)と呼ばれる。
【0004】
ReRAMでは、たとえば非特許文献1に記載されているように、抵抗値の大小をデータの書き込みと消去に対応させ、ナノ秒[ns]オーダの短い持続時間のパルスで書き込みや消去の動作が可能である。そのため、ReRAMは、ランダムアクセスメモリ(RAM)並みに高速動作が可能な不揮発性メモリ(NVM)として注目を浴びている。
【0005】
上記したReRAMやスピン注入磁気抵抗RAM(MRAM)等の抵抗変化型メモリデバイスでは、高抵抗状態と低抵抗状態を記憶データとして識別するため、参照電流(リファレンス電流)を発生させる必要がある(たとえば特許文献1参照)。
リファレンス電流はプロセスバラつきや、温度特性の追従性などの影響を極力抑えるために、記憶情報として使用するメモリセルと同じ素子を用いたリファレンスセルで実現する。
さらに、リファレンス電流を得るためには、メモリセルの高抵抗状態と低抵抗状態の2種類以上の単体、もしくは組合せでリファレンス電流を発生させる。2種類の異なる状態に対し、同じ読み出し電流方向で読み出しを行う。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2010−049730号公報
【非特許文献】
【0007】
【非特許文献1】K. Aratani, etc.“A Novel Resistance Memory with High Scalability and Nanosecond Switching”, Technical Digest IEDM 2007, pp.783-786
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかし、抵抗変化型メモリデバイスの場合、読み出し電流と記録電流が同じため、抵抗状態によっては、誤書き込みが発生する場合がある。
しかも、リファレンスセルは、多ビットに対し、1つなどで構成するために、一般的なメモリセルよりもアクセスする頻度が3〜5桁程度多いため、より安定的な抵抗状態を保持することが必要である。
しかしながら、アクセス頻度が高いために、より誤書き込みが発生する確率が高くなってしまう。
【0009】
本技術は、リファレンスセルの抵抗状態に応じて、読み出し電流を設定する構成で、誤書き込みによる抵抗の変化が発生することなく、より信頼性の高いリファレンス電流を得ることが可能な抵抗変化型メモリデバイスおよびその駆動方法を提供するものである。
【課題を解決するための手段】
【0010】
本技術の第1の観点の抵抗変化型メモリデバイスは、素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている。
【0011】
本技術の第2の観点の抵抗変化型メモリデバイスの駆動方法は、素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値を変化させてメインメモリセルのデータを第1のビット線に読み出す読み出しステップと、素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含むリファレンスセルにより上記メインメモリセルのデータを識別するために必要な参照電流を発生させ第2のビット線に流す参照電流発生ステップと、上記読み出しステップにより上記第1のビット線に流れる電流と上記第2のビット線に流れる電流をセンスアンプで比較して上記メインメモリセルに記憶された情報を判定する判定ステップと、を有し、上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている。
【発明の効果】
【0012】
本技術によれば、リファレンスセルの抵抗状態に応じて、読み出し電流を設定する構成で、誤書き込みによる抵抗の変化が発生することなく、より信頼性の高いリファレンス電流を得ることができる。
【図面の簡単な説明】
【0013】
【図1】本実施形態に係る抵抗変化型メモリデバイスが適用されるメモリチップの構成例を示す図である。
【図2】本実施形態に係るメモリアレイ部の構成例を簡略的に示す図である。
【図3】本実施形態に共通なメモリセルの等価回路図を示す図である。
【図4】抵抗変化型記憶素子(可変セル抵抗)の構成を示す図である。
【図5】抵抗変化型記憶素子(可変セル抵抗)とアクセストランジスタが直列に接続される構成例を示す図である。
【図6】実際の抵抗変化型メモリ素子の電圧−電流特性を示す図である。
【図7】可逆的に状態が変化する方向で読み出しを行った場合の読み出し電圧と印加時間の関係を示す図である。
【図8】本実施形態に係るリファレンスセル部の第1の構成例を示す図である。
【図9】本実施形態に係るリファレンスセル部の第2の構成例を示す図である。
【図10】本実施形態に係るリファレンスセル部の第3の構成例を示す図である。
【発明を実施するための形態】
【0014】
以下、本技術の実施形態を添付図面に関連付けて説明する。
なお、説明は以下の順序で行う。
1.メモリチップの構成例
2.メモリセル構成
3.リファレンスセル部の第1の構成例
4.リファレンスセル部の第2の構成例
5.リファレンスセル部の第3の構成例
【0015】
<1.メモリチップの構成例>
図1は、本実施形態に係る抵抗変化型メモリデバイスが適用されるメモリチップの構成例を示す図である。
【0016】
本メモリチップ100は、第1メモリアレイ部110、第2メモリアレイ部120、第1行デコーダ130、第2行デコーダ140、第1列デコーダ150、および第2列デコーダ160を有する。
さらに、メモリチップ100は、センスアンプ170、ライトドライバ180、および入出力インタフェース回路190を有する。
【0017】
メモリチップ100は、2つの第1および第2メモリアレイ部110,120を有し、センスアンプ170およびライトドライバ180が2つのメモリアレイ部110により共有されている。
【0018】
図2は、本実施形態に係るメモリアレイ部の構成例を簡略的に示す図である。
【0019】
第1メモリアレイ部110は、メインメモリセルアレイ111および参照(リファレンス)メモリセル部112を含んで構成されている。
同様に、第2メモリアレイ部120は、メインメモリセルアレイ121および参照(リファレンス)メモリセル部122を含んで構成されている。
【0020】
第1メモリアレイ部110のメインメモリセルアレイ111は、それぞれ複数の抵抗変化型メモリセル(メインメモリセル)MCLがm行n列(m×n)のマトリクス状に配置されている。ただし、図2においては、図面の簡単化のために3×1のマトリクスとして示している。
リファレンスセル部112は、メインメモリセルアレイ111の各列に配置され、リファレンス電流Irefを生成するための1または複数のリファレンスセルRCLを含んで構成されている。
後で詳述するが、メインメモリセルMCLおよびリファレンスセルRCLは、基本的に抵抗変化型記憶素子(可変セル抵抗)MEMおよびアクセストランジスタATにより形成される。
【0021】
第1メモリアレイ部110は、各列に第1配線(ビット線)BL11がおよび第2配線(プレート線)PL11が配線されている。第1配線(ビット線)BL11および第2配線(プレート線)PL11は、メインメモリセルアレイ111およびリファレンスセル部112に共通に配線されている。
また、第1メモリアレイ部110は、メインメモリセルアレイ111の各行にメイン用第3配線(ワード線)WL11が配線され、リファレンスセル部112の各行にリファレンス用第4配線(リファレンスワード線)WL12が配線されている。
各列に配列されたメインメモリセルMCLおよびリファレンスセルRCLは、一端が共通の第1配線(ビット線)BL11に接続され、他端が共通の第2配線(プレート線)PL11に接続されている。
メインメモリセルアレイ111の各行に配置されたメインメモリセルMCLのアクセストランジスタATのゲートが共通のメイン用第3配線(ワード線)WL11に接続されている。
リファレンスセル部112の各行に配置されたリファレンスセル部112のアクセストランジスタATのゲートが共通のリファレンス用第4配線(リファレンスワード線)WL12が接続されている。
【0022】
第2メモリアレイ部120のメインメモリセルアレイ121は、それぞれ複数の抵抗変化型メモリセル(メインメモリセル)MCLがm行n列(m×n)のマトリクス状に配置されている。ただし、図2においては、図面の簡単化のために3×1のマトリクスとして示している。
リファレンスセル部122は、メインメモリセルアレイ121の各列に配置され、リファレンス電流Irefを生成するための1または複数のリファレンスセルRCLを含んで構成されている。
後で詳述するが、メインメモリセルMCLおよびリファレンスセルRCLは、基本的に抵抗変化型記憶素子MEMおよびアクセストランジスタATにより形成される。
【0023】
第2メモリアレイ部120は、各列に第1配線(ビット線)BL21がおよび第2配線(プレート線)PL21が配線されている。第1配線(ビット線)BL21および第2配線(プレート線)PL21は、メインメモリセルアレイ121およびリファレンスセル部122に共通に配線されている。
また、第2メモリアレイ部120は、メインメモリセルアレイ121の各行にメイン用第3配線(ワード線)WL21が配線され、リファレンスセル部122の各行にリファレンス用第4配線(リファレンスワード線)WL22が配線されている。
各列に配列されたメインメモリセルMCLおよびリファレンスセルRCLは、一端が共通の第1配線(ビット線)BL21に接続され、他端が共通の第2配線(プレート線)PL21に接続されている。
メインメモリセルアレイ121の各行に配置されたメインメモリセルMCLのアクセストランジスタATのゲートが共通のメイン用第3配線(ワード線)WL21に接続されている。
リファレンスセル部122の各行に配置されたリファレンスセル部122のアクセストランジスタATのゲートが共通のリファレンス用第4配線(リファレンスワード線)WL22が接続されている。
【0024】
なお、本実施形態においては、第2配線(プレート線)PL11,PL21は、第1メモリアレイ110と第2メモリアレイ部120で共有されている。
そして、第1メモリアレイ部110の第1配線(ビット線)BL11と第2メモリアレイ部120の第1配線(ビット線)BL21がセンスアンプ170の各入力端子に接続されている。
メモリチップ100において、第1メモリアレイ部110のメインメモリセルアレイ111をアクセスして読み出しを行う場合には第2メモリアレイ部120のリファレンスセル部122のリファレンス電流Irefが用いられる。
同様に、メモリチップ100において、第2メモリアレイ部120のメインメモリセルアレイ121をアクセスして読み出しを行う場合には第1メモリアレイ部110のリファレンスセル部112のリファレンス電流Irefが用いられる。
【0025】
リファレンスセル部112,122は、メインメモリセルMCLのデータを識別するために必要なリファレンス電流(参照電流)Irefを発生させる。
そして、本実施形態のリファレンスセル部112,122は、リファレンスセルRCLの抵抗状態に応じたリファレンス電流の印加電流の向きを設定している。
【0026】
リファレンスセル部112,122は、後で詳述するように、たとえば第1の構成、第2の構成、第3の構成を採用することが可能である。
第1の構成では、高抵抗状態のリファレンスセルを使用し、それらのリファレンスセルを単体、若しくは並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる。
第2の構成では、低抵抗状態のリファレンスセルを使用し、それらのリファレンスセルを単体、若しくは直列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる。
第3の構成では、高抵抗状態のリファレンスセルと低抵抗状態のセルの複数の組合せで構成されており、それらの単体もしくは直列接続、もしくは並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させる。
【0027】
リファレンスセル部112,122を上記のように構成する理由は次の通りである。
リファレンス電流は、状態が変化しない抵抗素子を用いて実現することは可能であるが、抵抗変化が大きいデバイスの場合、ポリシリコン抵抗などの抵抗素子で構成すると非常に多くの面積が必要になるので望ましくない。
また、トランジスタのオン抵抗でリファレンス電流を発生させるには、低いゲート電圧を発生させる特別な回路が必要になるため回路構成が煩雑になるため望ましくない。
プロセス変動や、動作中の温度環境に対して追従性がよい、メモリセルを使用してリファレンス電流を発生させるのが信頼性、コスト面で有効である。
しかし、リファレンス電流は、通常データを記憶しているメモリセルの高抵抗と低抵抗の中間抵抗を発生させる必要があるので、高抵抗状態のセルや低抵抗状態のメモリセルを複数、もしくは組合せで実現することが必要となる。
【0028】
そこで、本実施形態においては、リファレンスセルRCLに使用するメモリセルの状態に対し、状態が変化しない電流方向で読み出しを行う構成を適用する。最良な実施形態は、たとえば高抵抗状態のメモリセルのみ使用し、高抵抗状態が変動しない電流方向で読み出す構成である。
その理由は、高抵抗状態のセルの並列接続でリファレンスレベルを構成することが、メモリアレイの構成上、もっとも単純にリファレンスレベルを設定することが簡便と思われるからである。
また、プロセス上メモリセルの初期状態は高抵抗状態であるため、高抵抗状態のセルを使用することが望ましい。
【0029】
ここで、メモリセルおよびリファレンスセルの基本的な構成について説明する。
<2.メモリセル構成>
図3(A)および(B)は、本実施形態に共通なメモリセルの等価回路図を示す図である。
なお、図3(A)は書き込み電流Iw、図3(B)は消去電流Ieについて、その向きを示すが、メモリセル構成自体は両図で共通する。
【0030】
図3に示すメモリセルMCL(RCL)は、“記憶素子”としての1つの可変セル抵抗MEMと、1つのアクセストランジスタATとを有する。
可変セル抵抗MEMは、素子両端に極性の異なる信号を印加することで可逆的に記録膜の抵抗値が変化する。
可変セル抵抗MEMの一端がプレート線PLに接続され、他端がアクセストランジスタATのソースに接続され、アクセストランジスタATのドレインがビット線BLに、ゲートが“アクセス線”としてのワード線WLに、それぞれ接続されている。
ここでビット線BLが“第1配線”の一例に該当し、プレート線PLが“第2配線”の一例に該当する。
【0031】
図4は、抵抗変化型記憶素子(可変セル抵抗)の構成を示す図である。
【0032】
記憶素子200は、図4に示すように、2つの電極膜201と電極膜202の間に、記録膜203,204が挟まれた構成を有する。
記憶素子200は、2つの電極膜201,202に極性の異なる電位を印加することにより可逆的に記録膜の抵抗値が変化する抵抗変化型記憶素子である。
記憶素子は、(Ag,Cu,Zn)から選ばれた1種の元素、および、(S,Se,Te)から選ばれた1種の元素を含む組成膜や、少なくとも2つ以上の磁性膜からなりその磁性膜間に絶縁体または導体により分離されている組成膜などがあげられる。
【0033】
図5(A)〜(D)は、抵抗変化型記憶素子(可変セル抵抗)とアクセストランジスタが直列に接続される構成例を示す図である。
【0034】
抵抗変化型記憶素子(可変セル抵抗)とアクセストランジスタの接続関係は、図5(A)〜(D)のいずれかの接続形態をとることができる。
上述したように、可変セル抵抗MEM内の矢印方向に電流が流れると可変セル抵抗(記憶素子)の抵抗状態が、高抵抗状態から低抵抗状態へ変化するものと定義する。
【0035】
図6は、実際の抵抗変化型メモリ素子の電圧−電流特性を示す図である。
図6において、横軸が印加電圧を、縦軸がセル電流を示している。
【0036】
当初数MΩ以上の抵抗値である記憶素子に対し、たとえば0.5[V]以上の電圧を加えると、電流が急激に増大して抵抗値が数kΩまで減少する。
その後ある範囲内では電流は電圧に比例する。すなわち記憶素子は、低抵抗となり抵抗値は一定値を示す。
この動作を「書き込み」と定義し、この状態を低抵抗状態と称する。またこの時の高抵抗から低抵抗に値が変化する電圧を書き込み閾値電圧と定義する。
次に、記憶素子に逆極性の0.5[V]の電圧を印加すると、数kΩであった記憶素子に流れる電流は急激に減少して、抵抗値は数MΩ以上になる。
この動作を「消去」と定義し、この状態を高抵抗状態と称する。またこの時の低抵抗から高抵抗に変化する電圧を消去閾値電圧と定義する。
この記憶素子は、2つの電極間に正負の電圧を印加することにより、記憶素子の抵抗値を数kΩから数MΩまで可逆的に変化させることがでる。
また、記憶素子は低抵抗状態と高抵抗状態の2つの状態を取ることができるので、これら状態をデータ“1”および“0”をそれぞれ対応させることにより1ビットのデータの記憶が可能となる。
【0037】
図7は、可逆的に状態が変化する方向で読み出しを行った場合の読み出し電圧と印加時間の関係を示す図である。
図7において、横軸が電圧の印加時間を、縦軸が閾値電圧をそれぞれ示している。
【0038】
状態が変化する書き込み閾値や消去閾値は、素子に印加している時間に大きく依存し、印加している時間が長いほど閾値電圧が下がる性質がある。
この印加している時間は積算時間でも同様なことがいえる性質があるため、たとえば、短時間では素子が変化しない低い電圧であっても、連続して低い電圧を印加し続けると、状態が変化してしまう。
つまり、リファレンスセルの状態が変化しないような低い電圧で読み出しを行っていても、可逆的に状態が変化する電流方向で読み出しを行っているかぎり、アクセス頻度が多ければ、状態は変化してしまう。
しかし、可逆的に変化しない方向(逆方向の読み出し電流)で、リファレンスセルを読み出すことでこの状態変化を回避することは可能である。
【0039】
以上のように、メモリチップ100においては、メモリセルがアレイ状に配置された第1メモリアレイ部110および第2メモリアレイ部120の周辺回路には、次のような回路が配置されている。
すなわち、周辺回路として、特定のメモリセルに記憶情報を選択するための第1行デコーダ130、第2行デコーダ140、第1列デコーダ150、第2列デコーダ160が配置されている。
さらに、周辺回路として。選択されたメモリセルに情報を記録するためのライトドライバ180や、メモリセルに記憶されている状態を識別するためのセンスアンプ170が配置されている。
【0040】
そして、本実施形態においては、リファレンスセル構成に特徴があるため、以下ではデータの読み出し経路に着目して説明する。
【0041】
上記図2は、読み出し系の要部を示し、リファレンスセルRCLを含むメモリアレイ部とセンスアンプ170に着目して説明する。
図2は例としてオープンビットライン構成を記載しているが、本技術を実現する構成であれば、たとえばフォールデットビットライン構成でもかまわない。
【0042】
図2に示す読み出し系はセンスアンプ170を挟んで上下に、リファレンスセル部112,122を含むメモリアレイ部110,120が配置されており、外部より入力された情報はメインメモリセルアレイ111,121内の指定されたアドレスに記憶される。
たとえば、第1メモリアレイ部110のメインメモリセルアレイ111に記憶されているアドレスの記憶情報を識別するためには、次に処理が行われる。
まず、第1メモリアレイ部110のメインメモリセルアレイ111の指定されたアドレスを選択し、第2メモリアレイ部120に配置されたリファレンスセル部122を同時並列的に選択する。
そして、第1メモリアレイ部110の選択されたメインメモリセルMCLが接続されたビット線BL11に流れる電流と、第2メモリアレイ部120のリファレンスセルRCLに接続されたビット線BL21に流れる電流をセンスアンプ170で比較する。
このセンスアンプ170でビット線BL11に流れる電流とビット線PB21に流れる電流を比較することでアドレス指定されたメインメモリセルMCLに記憶された情報を判定する。
【0043】
メインメモリセルMCLに記憶された抵抗値は高抵抗状態なら数MΩ、低抵抗状態は数KΩの値を示し、リファレンスセルRCLはその中間の抵抗値をとるような値に設定する。
【0044】
通常、リファレンスセルRCLは、メインメモリセルMCLに対し、1000〜10000セルに対し、1つの割合で配置される。
読み出しにはメインメモリセルMCLの情報が破壊されないように閾値電圧より十分な低い電圧で読み出す必要があるが、リファレンスセルRCLは、メインメモリセルMCLよりも1000〜10000回程度アクセス頻度が多くなる。
【0045】
アクセス頻度が多ければ多いほど、前述のように、リファレンスセルRCLの状態に対し、状態が変化する方向で読み出しを行うと、状態が変化する閾値電圧が下がり、状態が変化してしまう確率が高くなる。
しかし、リファレンスセルRCLは、予め記憶素子(可変セル抵抗)MEMの記憶状態が確定した状態で使用するため、データが破壊されない電流方向でアクセスするとリファレンスセルRCLの状態はアクセス頻度が多くとも、その状態は変わらない。
そこで、本実施形態においては、リファレンスセルRCLにアクセスする場合は、リファレンスセルRCLの状態に応じて電流方向を決めた構成を採用している。
【0046】
また、抵抗変化型メモリデバイスは、書き込みや消去の信頼性が低いため、記録されたかどうかベリファイ(検証)が必要である。
そのため、通常の情報を識別するためのリファレンスレベルだけでなく、書き込みに使用する低いリファレンスレベルや、消去を識別するための高いリファレンスレベルが必要である。
【0047】
複数存在するリファレンスセルRCLの組合せでこれらのリファレンスレベルを実現するためのリファレンスセル部の具体的な構成例について説明する。
なお、以下の説明では、第1メモリアレイ部110のリファレンスセル部112を例に説明するが、第2メモリアレイ部120のリファレンスセル部122も同様に構成される。
【0048】
<3.リファレンスセル部の第1の構成例>
図8は、本実施形態に係るリファレンスセル部の第1の構成例を示す図である。
図8のリファレンスセル部112Aは、高抵抗状態のセルのみを用いて構成されている例を示す。
【0049】
図8のリファレンスセル部112Aは、ビット線(第1配線)BL11とプレート線(第2配線)PL11間に並列に接続されたリファレンスセルRCL0,RCL1,RCL2を含んで構成されている。
リファレンスセルRCL0のアクセストランジスタAT0のゲートがリファレンスワード線WL120に接続されている。
リファレンスセルRCL1のアクセストランジスタAT1のゲートがリファレンスワード線WL121に接続されている。
リファレンスセルRCL2のアクセストランジスタAT2のゲートがリファレンスワード線WL122に接続されている。
なお、図8は、簡単に説明するために、リファレンスセルは3セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。
【0050】
図8のリファレンスセル部112Aにおいて、1つのリファレンスセルRCL0,RCL1,RCL2の記憶素子(可変セル抵抗)MEM0,MEM1,NEN2の抵抗値は1MΩとする。
【0051】
このセルを2つ同時にアクセス(選択)することで、通常の読み出しレベルに必要なリファレンスレベル500KΩが生成できる。
たとえば、リファレンスワード線WL120、WL121をハイレベルに設定してリファレンスセルRCL0、RCL1を選択することより、読み出しレベルに必要なリファレンスレベル500KΩが生成できる。
【0052】
また、1つ選択することで消去のベリファイ時に必要なリファレンスレベル1MΩのリファレンスレベルを生成する。
たとえば、リファレンスワード線WL120をハイレベルに設定してリファレンスセルRCL0を選択することより、消去時のベリファイに必要なリファレンスレベル1MΩが生成できる。
【0053】
さらに、3つ同時にアクセス(選択)することにより書き込み時に必要なリファレンスレベル333KΩを生成する。
たとえば、リファレンスワード線WL120、WL121、WL122をハイレベルに設定してリファレンスセルRCL0、RCL1,RCL2を選択することより、書き込み時に必要なリファレンスレベル333KΩが生成できる。
【0054】
<4.リファレンスセル部の第2の構成例>
図9は、本実施形態に係るリファレンスセル部の第2の構成例を示す図である。
図9のリファレンスセル部112Bは、低抵抗状態のセルのみを用いて構成されている例を示す。
【0055】
図9のリファレンスセル部112Bは、ビット線(第1配線)BL11と基準電位(ここではグランド電位)VSS間に並列に接続されたリファレンスセルRCL10,RCL11,RCL12を含んで構成されている。
リファレンスセルRCL10のアクセストランジスタAT10のゲートがリファレンスワード線WL120に接続されている。
リファレンスセルRCL11のアクセストランジスタAT11のゲートがリファレンスワード線WL121に接続されている。
リファレンスセルRCL12のアクセストランジスタAT12のゲートがリファレンスワード線WL122に接続されている。
なお、図9は、簡単に説明するために、リファレンスセルは3セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。
【0056】
図9のリファレンスセル部112Bにおいて、1つのリファレンスセルRCL10,RCL11,RCL12の記憶素子(可変セル抵抗)MEM10,MEM11,NEN12の抵抗値は10KΩ、50KΩ、100KΩとする。
図9のリファレンスセル部112Bにおいて、1つのリファレンスセルを10KΩとすると、数百KΩの高い抵抗値を作ることはできない。
低抵抗状態のセルを用いて様々なリファレンスレベルを生成するために、プロセス時に小さいサイズ記憶素子で作るなどして実現する。たとえば低抵抗状態で、10KΩ、50KΩ、100KΩの抵抗値を用意しておく。
たとえば、リファレンスセルRCL10の抵抗値が10KΩ、リファレンスセルRCL11の抵抗値が50KΩ、リファレンスセルRCL12の抵抗値が100KΩに設定される。
【0057】
50KΩのセルを1つ選択することで、通常の読み出しレベルに必要なリファレンスレベル50KΩが生成できる。
この例では、リファレンスワード線WL121をハイレベルに設定してリファレンスセルRCL11を選択することより、読み出しに必要なリファレンスレベル50KΩが生成できる。
【0058】
100KΩのセルを1つ選択することで消去のベリファイ時に必要なリファレンスレベル100KΩのリファレンスレベルを生成する。
この例では、リファレンスワード線WL122をハイレベルに設定してリファレンスセルRCL12を選択することより、消去のベリファイ時に必要なリファレンスレベル100KΩが生成できる。
【0059】
さらに10KΩのセルを1つ選択することで書き込み時に必要なリファレンスレベル10KΩを生成する。
この例では、リファレンスワード線WL120をハイレベルに設定してリファレンスセルRCL10を選択することより、書き込み時に必要なリファレンスレベル10KΩが生成できる。
【0060】
なお、リファレンスセルを直列に接続する構成で、上記レベルを実現する方法も可能である。
ただし、この場合、選択スイッチが必要となるため、リファレンスセルが大きくなる傾向となるが、不可能なわけではない。
【0061】
<5.リファレンスセル部の第3の構成例>
図10は、本実施形態に係るリファレンスセル部の第3の構成例を示す図である。
図10のリファレンスセル部112Cは、低抵抗状態と高抵抗状態のセルを組み合わせて構成されている例を示す。
【0062】
図10のリファレンスセル部112Cは、ビット線(第1配線)B11と基準電位(ここではグランド電位)VSS間に並列に接続された低抵抗状態のリファレンスセルRCL20を含んで構成されている。
さらに、図10のリファレンスセル部112Cは、ビット線(第1配線)BL11とプレート線(第2配線)PL11間に並列に接続された高抵抗状態のリファレンスセルRCL21,RCL22を含んで構成されている。
リファレンスセルRCL20のアクセストランジスタAT20のゲートがリファレンスワード線WL120に接続されている。
リファレンスセルRCL21のアクセストランジスタAT21のゲートがリファレンスワード線WL121に接続されている。
リファレンスセルRCL22のアクセストランジスタAT22のゲートがリファレンスワード線WL122に接続されている。
なお、図10は、簡単に説明するために、リファレンスセルは3セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。
【0063】
図10のリファレンスセル部112Cにおいて、1つのリファレンスセルRCL20の記憶素子(可変セル抵抗)MEM20の抵抗値は10KΩとする。
図10のリファレンスセル部112Cにおいて、リファレンスセルRCL21,RCL22の記憶素子(可変セル抵抗)MEM21,NEN22の抵抗値は1MΩとする。
【0064】
高抵抗状態の1MΩのセルを2つ同時並列的にアクセス(選択)することで、通常の読み出しレベルに必要なリファレンスレベル500KΩが生成できる。
たとえば、リファレンスワード線WL121、WL122をハイレベルに設定してリファレンスセルRCL21、RCL22を選択することより、読み出しレベルに必要なリファレンスレベル500KΩが生成できる。
【0065】
また、高抵抗状態の1MΩのセルを1つ選択することで消去のベリファイ時に必要なリファレンスレベル1MΩのリファレンスレベルを生成する。
たとえば、リファレンスワード線WL121をハイレベルに設定してリファレンスセルRCL21選択することより、消去時のベリファイに必要なリファレンスレベル1MΩが生成できる。
【0066】
さらに、低抵抗状態の10KΩのセルを1つ選択することで書き込み時に必要なリファレンスレベル10KΩを生成する。
この例では、リファレンスワード線WL120をハイレベルに設定してリファレンスセルRCL10を選択することより、書き込み時に必要なリファレンスレベル10KΩが生成できる。
【0067】
なお、低抵抗状態のリファレンスセルを直列に接続する構成で、上記以外のレベルを実現する方法も可能である。
ただし、この場合、選択スイッチが必要となるため、リファレンスセルが大きくなる傾向となるが、不可能なわけではない。
【0068】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
リファレンスセルの抵抗状態に応じて、読み出し電流を設定する構成にすることで、誤書き込みによる抵抗の変化が発生することなく、より信頼性の高いリファレンス電流を得ることができる。
将来、記憶素子の大容量化に向けて、メインメモリとリファレンスメモリの構成比が大きくなるなど、リファレンスセルへのアクセス頻度が多くなっても、リファレンスセルの抵抗状態が変化することなく信頼性向上につながる。
【0069】
なお、本技術は以下のような構成をとることができる。
(1)素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている 抵抗変化型メモリデバイス。
(2)上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で
上記リファレンスセル部は、
高抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる
上記(1)記載の抵抗変化型メモリデバイス。
(3)上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で
上記リファレンスセル部は、
低抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または直列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる
上記(1)記載の抵抗変化型メモリデバイス。
(4)上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で
上記リファレンスセル部は、
高抵抗状態のリファレンスセルと低抵抗状態のセリファレンスルの複数の組合せで構成されており、当該リファレンスセルの単体、または直列接続、または並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させる
上記(1)記載の抵抗変化型メモリデバイス。
(5)上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記各リファレンスセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続されている
上記(2)記載の抵抗変化型メモリデバイス。
(6)上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記各リファレンスセルは、
前記電流経路の両端の一方側が基準電位に接続され、
前記電流経路の両端の他方側が第1配線に接続されている
上記(3)記載の抵抗変化型メモリデバイス。
(7)上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記高抵抗状態のリファレンスセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記低抵抗状態のリファレンスセルは、
前記電流経路の両端の一方側が基準電位に接続され、
前記電流経路の両端の他方側が第1配線に接続されている
上記(4)記載の抵抗変化型メモリデバイス。
(8)
選択された上記メインメモリセルに流れる電流と上記リファンレスセル部に流れる電流を比較してセンスアンプを有する
上記(1)から(7)のいずれか一に記載の抵抗変化型メモリデバイス。
(9)素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値を変化させてメインメモリセルのデータを第1のビット線に読み出す読み出しステップと、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含むリファレンスセルにより上記メインメモリセルのデータを識別するために必要な参照電流を発生させ第2のビット線に流す参照電流発生ステップと、
上記読み出しステップにより上記第1のビット線に流れる電流と上記第2のビット線に流れる電流をセンスアンプで比較して上記メインメモリセルに記憶された情報を判定する判定ステップと、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている 抵抗変化型メモリデバイスの駆動方法。
【符号の説明】
【0070】
100・・・メモリチップ、110・・・第1メモリアレイ部、120・・・第2メモリアレイ部、130・・・第1行デコーダ、140・・・第2行デコーダ、150・・・第1列デコーダ、160・・・第2列デコーダ、170・・・センスアンプ、180・・・ライトドライバ、190・・・入出力インタフェース回路、MCL・・・メインメモリセル、RCL・・・リファレンスセル、BL11,BL21・・・ビット線((第1配線)、PL11.PL21・・・プレート線(第2配線)、WL11,WL21・・・ワード線、WL12,WL22,WL120〜122・・・リファレンスワード線、AT・・・アクセストランジスタ、MEM・・・記憶素子(可変セル抵抗)。
【特許請求の範囲】
【請求項1】
素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている 抵抗変化型メモリデバイス。
【請求項2】
上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で
上記リファレンスセル部は、
高抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる
請求項1記載の抵抗変化型メモリデバイス。
【請求項3】
上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で
上記リファレンスセル部は、
低抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または直列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる
請求項1記載の抵抗変化型メモリデバイス。
【請求項4】
上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で
上記リファレンスセル部は、
高抵抗状態のリファレンスセルと低抵抗状態のセリファレンスルの複数の組合せで構成されており、当該リファレンスセルの単体、または直列接続、または並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させる
請求項1記載の抵抗変化型メモリデバイス。
【請求項5】
上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記各リファレンスセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続されている
請求項2記載の抵抗変化型メモリデバイス。
【請求項6】
上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記各リファレンスセルは、
前記電流経路の両端の一方側が基準電位に接続され、
前記電流経路の両端の他方側が第1配線に接続されている
請求項3記載の抵抗変化型メモリデバイス。
【請求項7】
上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記高抵抗状態のリファレンスセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記低抵抗状態のリファレンスセルは、
前記電流経路の両端の一方側が基準電位に接続され、
前記電流経路の両端の他方側が第1配線に接続されている
請求項4記載の抵抗変化型メモリデバイス。
【請求項8】
選択された上記メインメモリセルに流れる電流と上記リファンレスセル部に流れる電流を比較してセンスアンプを有する
請求項1記載の抵抗変化型メモリデバイス。
【請求項9】
素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値を変化させてメインメモリセルのデータを第1のビット線に読み出す読み出しステップと、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含むリファレンスセルにより上記メインメモリセルのデータを識別するために必要な参照電流を発生させ第2のビット線に流す参照電流発生ステップと、
上記読み出しステップにより上記第1のビット線に流れる電流と上記第2のビット線に流れる電流をセンスアンプで比較して上記メインメモリセルに記憶された情報を判定する判定ステップと、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている 抵抗変化型メモリデバイスの駆動方法。
【請求項1】
素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている 抵抗変化型メモリデバイス。
【請求項2】
上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で
上記リファレンスセル部は、
高抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる
請求項1記載の抵抗変化型メモリデバイス。
【請求項3】
上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で
上記リファレンスセル部は、
低抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または直列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる
請求項1記載の抵抗変化型メモリデバイス。
【請求項4】
上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの2つの状態をとることが可能で
上記リファレンスセル部は、
高抵抗状態のリファレンスセルと低抵抗状態のセリファレンスルの複数の組合せで構成されており、当該リファレンスセルの単体、または直列接続、または並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させる
請求項1記載の抵抗変化型メモリデバイス。
【請求項5】
上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記各リファレンスセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続されている
請求項2記載の抵抗変化型メモリデバイス。
【請求項6】
上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記各リファレンスセルは、
前記電流経路の両端の一方側が基準電位に接続され、
前記電流経路の両端の他方側が第1配線に接続されている
請求項3記載の抵抗変化型メモリデバイス。
【請求項7】
上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記高抵抗状態のリファレンスセルは、
前記電流経路の両端の一方側が第1配線に接続され、
前記電流経路の両端の他方側が第2配線に接続され、
上記リファレンスセル部の上記低抵抗状態のリファレンスセルは、
前記電流経路の両端の一方側が基準電位に接続され、
前記電流経路の両端の他方側が第1配線に接続されている
請求項4記載の抵抗変化型メモリデバイス。
【請求項8】
選択された上記メインメモリセルに流れる電流と上記リファンレスセル部に流れる電流を比較してセンスアンプを有する
請求項1記載の抵抗変化型メモリデバイス。
【請求項9】
素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値を変化させてメインメモリセルのデータを第1のビット線に読み出す読み出しステップと、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含むリファレンスセルにより上記メインメモリセルのデータを識別するために必要な参照電流を発生させ第2のビット線に流す参照電流発生ステップと、
上記読み出しステップにより上記第1のビット線に流れる電流と上記第2のビット線に流れる電流をセンスアンプで比較して上記メインメモリセルに記憶された情報を判定する判定ステップと、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている 抵抗変化型メモリデバイスの駆動方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2013−45491(P2013−45491A)
【公開日】平成25年3月4日(2013.3.4)
【国際特許分類】
【出願番号】特願2011−183829(P2011−183829)
【出願日】平成23年8月25日(2011.8.25)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成25年3月4日(2013.3.4)
【国際特許分類】
【出願日】平成23年8月25日(2011.8.25)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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