撮像素子
【課題】 撮像性能の向上に適した撮像素子の新たな構造を提供する。
【解決手段】 撮像素子は、第１チップ、および第２チップを備える。この第１チップには、受光画素、および貫通配線とが形成される。複数の受光画素は、受光面に配列され、入射光に応じた電気信号を生成する。貫通配線は、受光画素の電気信号を受光面の反対面へ伝達する。一方、第２チップには、読み出し回路が形成される。読み出し回路は、貫通配線を介して電気信号を読み出して画像信号として出力する。この撮像素子は、上記の第１チップの反対面と、上記の第２チップの読み出し回路とが対向する向きに配置され、貫通配線と読み出し回路との端子間が電気的に接合される。
【解決手段】 撮像素子は、第１チップ、および第２チップを備える。この第１チップには、受光画素、および貫通配線とが形成される。複数の受光画素は、受光面に配列され、入射光に応じた電気信号を生成する。貫通配線は、受光画素の電気信号を受光面の反対面へ伝達する。一方、第２チップには、読み出し回路が形成される。読み出し回路は、貫通配線を介して電気信号を読み出して画像信号として出力する。この撮像素子は、上記の第１チップの反対面と、上記の第２チップの読み出し回路とが対向する向きに配置され、貫通配線と読み出し回路との端子間が電気的に接合される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子に関する。
【背景技術】
【０００２】
近年、電子カメラなどの撮像装置では、ＣＭＯＳ型の撮像素子が注目されている。これら撮像素子の受光面には、光電変換を行って電気信号を出力する画素部が配列される。さらに、この受光面には、電気信号を外部に読み出すための信号線や、画素部を駆動するための制御線なども近接して設けられる。
【０００３】
なお、特許文献１には、受光面で電気信号を生成し、その電気信号を反対面の電極に出力する構成が開示されている。
【０００４】
また、特許文献２には、受光面で生成した電気信号を反対面の配線層で読み出す裏面入射型の撮像素子が開示されている。この裏面入射型の撮像素子は、配線層側の電極を介して、別の信号処理チップに接続される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特願２００３−５４３１０７号公報
【特許文献２】特開２００６−４９３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した従来技術では、半導体基板の受光面に、画素部や配線構造などを複雑に集積する必要がある。そのため、撮像素子の製造プロセスは、工程数が多くかつ複雑になる。そのため、従来技術では、撮像素子の撮像性能を最優先した設計ルールや製造プロセスを実施しづらいという問題点がある。
【課題を解決するための手段】
【０００７】
本発明の一例の撮像素子は、第１チップ、および第２チップを備える。この第１チップには、受光画素、および貫通配線とが形成される。複数の受光画素は、受光面に配列され、入射光に応じた電気信号を生成する。貫通配線は、受光画素の電気信号を受光面の反対面へ伝達する。一方、第２チップには、読み出し回路が形成される。読み出し回路は、貫通配線を介して電気信号を読み出して画像信号として出力する。この撮像素子は、上記の第１チップの反対面と、上記の第２チップの読み出し回路とが対向する向きに配置され、貫通配線と読み出し回路との端子間が電気的に接合される。
【発明の効果】
【０００８】
本発明の一例によれば、撮像性能の向上に適した撮像素子の構造を提供できる。
【図面の簡単な説明】
【０００９】
【図１】撮像素子１０の断面図である。
【図２】撮像素子１０の等価回路を示す図である。
【図３】第１チップ１１および第２チップ１２の上面図である。
【図４】撮像素子１０ａの画素部分の断面図である。
【図５】撮像素子１０ａの１画素分の等価回路図である。
【図６】第１チップ１１ａおよび第２チップ１２ａの上面図である。
【図７】撮像素子１０ｂの構成を示す図である。
【図８】撮像素子１０ｃの構成を示す図である。
【図９】撮像素子１０ｄの構成を示す図である。
【図１０】撮像素子１０ｆの構成を示す図である。
【図１１】撮像素子１０ｆの等価回路図である。
【図１２】撮像素子１０ｈの素子構造を示す図である。
【発明を実施するための形態】
【００１０】
《第１実施形態》
第１実施形態は、第１チップに受光素子を配置し、第２チップに転送トランジスタなどを配置する。
【００１１】
図１は、撮像素子１０の画素断面を示す図である。図２は、撮像素子１０の１画素分の等価回路図である。図３は、第１チップ１１および第２チップ１２の上面図である。なお、図１に示す画素断面は、図３中に示す点線箇所の断面である。
【００１２】
これらの図に示すように、第１チップ１１は、半導体の基板１１ｘを土台にして形成される。この基板１１ｘの受光面１６ｘ側には、受光画素１が形成される。この受光画素１には、受光素子ＰＤが設けられる。受光素子ＰＤの上方には、層間膜１１ｙを介して、マイクロレンズ２３が形成される。この受光素子ＰＤは、配線層１７を介して貫通配線２０に電気接続される。貫通配線２０は、素子分離域２２に設けたスルーホールに形成される。この貫通配線２０は、導電性の埋め込み配線１８と、スルーホールの内周壁を絶縁する絶縁膜１９とから構成される。基板１１ｘの反対面１６ｙには、絶縁膜１１ｚが膜形成される。貫通配線２０は、この絶縁膜１１ｚを貫通して反対面１６ｙに現れる。この貫通箇所にはマイクロパッド１３が形成される。
【００１３】
第２チップ１２は、半導体の基板１２ｘを土台にして形成される。この基板１２ｘの少なくとも一方の面（形成面）には、貫通配線２０に各対応して読み出し回路３０が形成される。この形成面には、対向するマイクロパッド１３と位置を合わせて、マイクロパッド１４がそれぞれ形成される。このマイクロパッド１４の直下にはスルーホール２５が形成される。このスルーホール２５の内周壁には、絶縁膜２６が形成される。このスルーホール２５を介して、マイクロパッド１４は、転送トランジスタＱＴのソース／ドレイン領域２７にオーミック接触する。このソース／ドレイン領域２７とフローティングディフュージョンＦＤとの領域間には、絶縁膜を介して転送トランジスタＱＴのゲート２８が設けられる。さらに、フローティングディフュージョンＦＤと、基準電圧ＶＤＤが印加されるリセットドレイン３１との領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９が設けられる。なお、フローティングディフュージョンＦＤの電圧は、不図示の配線層を介して、増幅素子ＱＡのゲート３２に供給される。増幅素子ＱＡのソース３３と、選択トランジスタＱＳのソース／ドレイン領域３５との領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４が設けられる。このソース／ドレイン領域３５は、読み出し線３６に接続される。
【００１４】
上述した構成に加えて、第２チップ１２には、読み出し回路３０に制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路３０の出力（画像信号）を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。
【００１５】
上述した第１チップ１１および第２チップ１２は、それぞれ独立した製造工程を経て完成する。この第１チップ１１の反対面１６ｙと、第２チップ１２の読み出し回路３０とは対向する向きに重ねて配置される。この状態で、貫通配線２０のマイクロパッド１３と、読み出し回路３０のマイクロパッド１４との間は、マイクロバンプ１５によって電気的に接合される。
【００１６】
（画像信号の読み出し手順）
第１チップ１１側の受光素子ＰＤは、入射光を光電変換して信号電荷を生成する。このとき、転送トランジスタＱＴを非導通に保つことにより、受光素子ＰＤは信号電荷を蓄積する。
【００１７】
一方、第２チップ１２側のフローティングディフュージョンＦＤには、リセットトランジスタＱＲを導通させることによって、基準電位ＶＤＤが印加される。その後に、リセットトランジスタＱＲが遮断されることにより、フローティングディフュージョンＦＤはフローティング状態となり、遮断時の電位をリセット電位として保持する。
【００１８】
選択トランジスタＱＳは、読み出し行の選択タイミングに合わせて導通制御される。このとき、読み出し線３６および選択トランジスタＱＳを介して、増幅素子ＱＡに電流が供給されてソースホロワ回路を構成する。その結果、フローティングディフュージョンＦＤのリセット電位は、読み出し線３６へ出力される。相関二重サンプリング回路は、このリセット電位を保持する。
【００１９】
次に、第２チップ１２側において、転送トランジスタＱＴが一時的に導通する。その結果、第１チップ１１側の受光素子ＰＤと、第２チップ１２側のフローティングディフュージョンＦＤとが電気的に接続される。このとき、受光素子ＰＤに蓄積された信号電荷は、このフローティングディフュージョンＦＤとの間の電位差によって誘引される。すると、第１チップ１１ａ側の信号電荷は、配線層１７、貫通配線２０、マイクロパッド１３、マイクロバンプ１５、マイクロパッド１４、および転送トランジスタＱＴという経路を通って、第２チップ１２ａ側のフローティングディフュージョンＦＤまで転送される。
【００２０】
この信号電荷の分だけ、フローティングディフュージョンＦＤのリセット電位が変化し、信号電位となる。この信号電位は、増幅素子ＱＡおよび選択トランジスタＱＳを経て、読み出し線３６に出力される。相関二重サンプリング回路は、この信号電位と、先に保持したリセット電位との差分を生成し、真の画像信号として出力する。この画像信号は、水平走査回路、出力アンプを経て、外部に読み出される。
【００２１】
（第１実施形態の効果など）
第１実施形態では、第１チップ１１に受光素子ＰＤおよび貫通配線２０を配置し、第２チップ１２に読み出し回路３０を配置する。このように素子構造を２分割することにより、第１チップ１１の製造工程では、読み出し回路３０の形成工程が不要となる。そのため、受光素子ＰＤの素子性能に特化した設計ルールや製造プロセスを採用することが可能になる。したがって、撮像性能の高い撮像素子１０を実現することが可能になる。
【００２２】
また、第２チップ１２側では、受光素子ＰＤのスペースが不要となる。そのため、回路設計上の余裕が広く、デザインルールの緩和によって歩留り向上が可能になる。さらに、このスペースの余裕分を活かして、画素ごとに信号電荷のメモリ領域などを設けることにより、グローバル電子シャッターを実現することも可能になる。また、画素単位または行単位にＡＤ変換回路を追加することによって、デジタル画像信号を出力する撮像素子１０を実現することも可能になる。
【００２３】
特に、第１実施形態では、第１チップ１１の受光素子ＰＤには、信号読み出しに関する制御信号を与える必要がない。そのため、第１チップ１１には、制御信号を与えるための配線層を設ける必要がない。したがって、受光素子ＰＤの上の層に配線層を設ける必要がなく、配線層による受光ケラレなどの弊害は生じない。
【００２４】
また、制御信号の配線層を第１チップ１１から省くことにより、受光面の層構造を薄膜化することが可能になる。その結果、マイクロレンズ２３と受光素子ＰＤを一段と近接させることが可能になり、マイクロレンズ２３の斜入射光を受光素子ＰＤに効率入射させることが可能になる。特に、一眼レフ用の大型撮像素子では、撮像エリアの周辺端における輝度シェーディングが改善し、撮像画像の周辺画質を高めることが可能になる。
【００２５】
なお、第２チップ１２側には、読み出し回路３０が存在する。そのため、この読み出し回路３０を遮光することが好ましい。しかし、読み出し回路３０の上方は、第１チップ１１で覆われるため、遮光層を省略したり薄膜化することが可能になる。
【００２６】
さらに、第１実施形態では、受光面１６ｘに従来配置されていた読み出し回路３０を、第２チップ１２に移したため、受光画素１の実装スペースに余裕が生じる。そのため、受光素子ＰＤの面積を拡大して、撮像素子１０の受光性能を高めることが可能になる。逆に、受光画素１を縮小することによって、更なる高画素化を図ることも可能になる。
【００２７】
また、受光素子ＰＤの受光形状の等方性を高めることにより、撮像素子１０の受光性能を高めることも可能になる。
【００２８】
さらに、第２チップ１２側では、受光素子ＰＤが無い分だけ実装スペースに余裕が生じる。この実装スペースの余裕を活かして、読み出し回路３０内の信号線の短縮を行うことができる。その結果、信号遅延の低減、ノイズ低減、動作速度の向上などを達成できる。
【００２９】
また、第１チップ１１と第２チップ１２との特性や相性を選んで組み立てることにより、撮像素子１０の歩留まりを一段と高めることが可能になる。
【００３０】
《第２実施形態》
第２実施形態は、第１チップに受光素子と転送トランジスタを配置し、第２チップにリセットトランジスタなどを配置する。なお、画像信号の読み出し手順については、第１実施形態と同様のため、ここでの説明を省略する。
【００３１】
図４は、撮像素子１０ａの画素断面を示す図である。図５は、撮像素子１０ａの１画素分の等価回路図である。図６は、第１チップ１１ａおよび第２チップ１２ａの上面図である。なお、図４に示す画素断面は、図６中に示す点線部分の断面である。
【００３２】
以下、これらの図を参照して、撮像素子１０ａの構成を説明する。
【００３３】
第１チップ１１ａの受光画素１ａには、受光素子ＰＤおよび転送トランジスタＱＴが形成される。この転送トランジスタＱＴのゲート２８ａは、受光素子ＰＤと拡散領域ＦＤｘとの領域間に、絶縁膜を介して設けられる。この拡散領域ＦＤｘは、配線層１７ａを介して貫通配線２０に接続される。この貫通配線２０は、受光画素１ａの素子分離域２２に設けたスルーホールを介して、反対面１６ｙまで貫通する。この反対面１６ｙの貫通箇所にはマイクロパッド１３が形成される。
【００３４】
第２チップ１２ａの形成面には、貫通配線２０に各対応して、読み出し回路３０ａが形成される。この読み出し回路３０ａには、対向するマイクロパッド１３と位置を合わせるように、マイクロパッド１４がそれぞれ設けられる。このマイクロパッド１４は、スルーホール２５を介して拡散領域ＦＤｙにオーミック接触する。これらの拡散領域ＦＤｘ，貫通配線２０，拡散領域ＦＤｙは電気的に一体接続され、フローティングディフュージョンＦＤとして機能する。拡散領域ＦＤｙと、基準電圧ＶＤＤが印加されるリセットドレイン３１との領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９ａが設けられる。なお、拡散領域ＦＤｙの電圧は、不図示の配線層を介して、増幅素子ＱＡのゲート３２ａに供給される。増幅素子ＱＡのソース３３ａと、選択トランジスタＱＳのソース／ドレイン領域３５ａとの領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４ａが設けられる。このソース／ドレイン領域３５ａは、読み出し線３６に接続される。
【００３５】
なお、第１チップ１１ａには、転送トランジスタＱＴのゲート２８ａに制御信号を与えるための駆動回路が設けられる。
【００３６】
また、第２チップ１２ａには、読み出し回路３０ａに制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路３０ａの出力（画像信号）を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。
【００３７】
上述した貫通配線２０のマイクロパッド１３と、読み出し回路３０ａのマイクロパッド１４とは、マイクロバンプ１５を介して電気的に接合される。
【００３８】
第２実施形態においても、素子構造を、第１チップ１１ａと第２チップ１２ａとに分けることにより、第１実施形態と同様の作用効果を得ることできる。
【００３９】
さらに、第２実施形態では、第１チップ１１ａ上に受光素子ＰＤと転送トランジスタＱＴを配置するため、信号電荷の転送残りを防ぐことが可能になる。
【００４０】
《第３実施形態》
第３実施形態は、第１チップに受光素子と転送トランジスタとリセットトランジスタを配置し、第２チップに増幅素子などを配置する。なお、画像信号の読み出し手順については、第１実施形態と同様のため、ここでの説明を省略する。
【００４１】
図７［Ａ］は、撮像素子１０ｂの構成部品である第１チップ１１ｂの上面図（１画素分）である。図７［Ｂ］は、撮像素子１０ｂの構成部品である第２チップ１２ｂの上面図（１画素分）である。図７［Ｃ］は、撮像素子１０ｂの１画素分の等価回路図である。
【００４２】
以下、これらの図を参照して、撮像素子１０ｂの構成を説明する。
【００４３】
第１チップ１１ｂの受光画素１ｂには、受光素子ＰＤ、転送トランジスタＱＴ、およびリセットトランジスタＱＲが形成される。この転送トランジスタＱＴのゲート２８ｂは、受光素子ＰＤとフローティングディフュージョンＦＤとの領域間に、絶縁膜を介して設けられる。フローティングディフュージョンＦＤと、基準電圧ＶＤＤが印加されるリセットドレイン３１ｂとの領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９ｂが設けられる。また、フローティングディフュージョンＦＤは、貫通配線２０に接続される。この貫通配線２０は、スルーホールを介して反対面まで貫通する。この貫通箇所にはマイクロパッド１３が設けられる。
【００４４】
一方、第２チップ１２ｂには、貫通配線２０に各対応して読み出し回路３０ｂが形成される。この読み出し回路３０ｂのマイクロパッド１４は、マイクロバンプによって、第１チップ１１ｂのマイクロパッド１３と電気的に接合される。このマイクロパッド１４は、増幅素子ＱＡのゲート３２ｂに接続される。一方、増幅素子ＱＡのドレインには電源電圧が印加される。増幅素子ＱＡのソース３３ｂと、選択トランジスタＱＳのソース／ドレイン領域３５ｂとの領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４ｂが設けられる。このソース／ドレイン領域３５ｂは、読み出し線３６に接続される。
【００４５】
なお、第１チップ１１ｂには、ゲート２８ｂ、２９ｂに制御信号を与えるための駆動回路が設けられる。
【００４６】
また、第２チップ１２ｂには、読み出し回路３０ｂに制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路３０ｂの出力（画像信号）を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。
【００４７】
第３実施形態においても、素子構造を、第１チップ１１ｂと第２チップ１２ｂとに分けることにより、第２実施形態と同様の効果を得ることできる。
【００４８】
さらに、第３実施形態では、第１チップ１１ａ上に受光素子ＰＤとリセットトランジスタＱＲを配置するため、信号電荷のリセット残りを防ぐことが可能になる。
【００４９】
《第４実施形態》
第４実施形態は、第１チップに受光素子と転送トランジスタとリセットトランジスタと増幅素子を配置し、第２チップに選択トランジスタなどを配置する。なお、画像信号の読み出し手順については、第１実施形態と同様のため、ここでの説明を省略する。
【００５０】
図８［Ａ］は、撮像素子１０ｃの構成部品である第１チップ１１ｃの上面図（１画素分）である。図８［Ｂ］は、撮像素子１０ｃの構成部品である第２チップ１２ｃの上面図（１画素分）である。図８［Ｃ］は、撮像素子１０ｃの１画素分の等価回路図である。
【００５１】
以下、これらの図を参照して、撮像素子１０ｃの構成を説明する。
【００５２】
第１チップ１１ｃの受光画素１ｃには、受光素子ＰＤ、転送トランジスタＱＴ、リセットトランジスタＱＲ、および増幅素子ＱＡが形成される。この転送トランジスタＱＴのゲート２８ｃは、受光素子ＰＤとフローティングディフュージョンＦＤとの領域間に、絶縁膜を介して設けられる。フローティングディフュージョンＦＤと、基準電圧ＶＤＤが印加されるリセットドレイン３１ｃとの領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９ｃが設けられる。なお、フローティングディフュージョンＦＤの電圧は、不図示の配線層を介して、増幅素子ＱＡのゲート３２ｃに供給される。増幅素子ＱＡのソース３３ｃは、貫通配線２０に接続される。この貫通配線２０は、スルーホールを介して反対面まで貫通する。この反対面の貫通箇所には、マイクロパッド１３が設けられる。
【００５３】
一方、第２チップ１２ｃには、貫通配線２０に各対応して、読み出し回路３０ｃが形成される。この読み出し回路３０ｃのマイクロパッド１４は、マイクロバンプによって、第１チップ１１ｃのマイクロパッド１３と電気的に接合される。このマイクロパッド１４は、選択トランジスタＱＳの一方のソース／ドレイン領域３８に接続される。このソース／ドレイン領域３８と、他方のソース／ドレイン領域３５ｃとの領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４ｃが設けられる。このソース／ドレイン領域３５ｃは、読み出し線３６に接続される。
【００５４】
なお、第１チップ１１ｃには、ゲート２８ｃ、２９ｃに制御信号を与えるための駆動回路が設けられる。
【００５５】
また、第２チップ１２ｃには、読み出し回路３０ｃに制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路３０ｃの出力（画像信号）を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。
【００５６】
第４実施形態においても、素子構造を、第１チップ１１ｃと第２チップ１２ｃとに分けることにより、第３実施形態と同様の効果を得ることできる。
【００５７】
さらに、第４実施形態では、第１チップ１１ａ上に受光素子ＰＤから増幅素子ＱＡまでを近接して配置する。そのため、短い配線距離で信号電荷をソースホロワ出力に変換することが可能になり、ノイズの悪影響を低減することができる。
【００５８】
《第５実施形態》
第５実施形態は、第１チップに受光素子と転送トランジスタとリセットトランジスタと増幅素子と選択トランジスタを配置し、第２チップに後段の処理回路などを配置する。なお、画像信号の読み出し手順については、第１実施形態と同様のため、ここでの説明を省略する。
【００５９】
図９［Ａ］は、撮像素子１０ｄの構成部品である第１チップ１１ｄの上面図（１画素分）である。図９［Ｂ］は、撮像素子１０ｄの構成部品である第２チップ１２ｄの上面図（１画素分）である。図９［Ｃ］は、撮像素子１０ｄの１画素分の等価回路図である。
【００６０】
以下、これらの図を参照して、撮像素子１０ｄの構成を説明する。
【００６１】
第１チップ１１ｄの受光画素１ｄには、受光素子ＰＤ、転送トランジスタＱＴ、リセットトランジスタＱＲ、増幅素子ＱＡ、および選択トランジスタＱＳが形成される。この転送トランジスタＱＴのゲート２８ｄは、受光素子ＰＤとフローティングディフュージョンＦＤとの領域間に、絶縁膜を介して設けられる。フローティングディフュージョンＦＤと、基準電圧ＶＤＤが印加されるリセットドレイン３１ｄとの領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９ｄが設けられる。なお、フローティングディフュージョンＦＤの電圧は、不図示の配線層を介して、増幅素子ＱＡのゲート３２ｄに供給される。増幅素子ＱＡのソース３３ｄと、選択トランジスタＱＳのソース／ドレイン領域３５ｄとの領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４ｄが設けられる。このソース／ドレイン領域３５ｄは、読み出し線３６に接続される。この読み出し線３６は、貫通配線２０に接続される。この貫通配線２０は、スルーホールを介して反対面まで貫通する。この反対面の貫通箇所には、マイクロパッド１３が設けられる。
【００６２】
一方、第２チップ１２ｄには、貫通配線２０に各対応して、読み出し回路３０ｄが形成される。この読み出し回路３０ｄのマイクロパッド１４は、マイクロバンプによって、第１チップ１１ｄのマイクロパッド１３と電気的に接合される。この読み出し回路３０ｄには、相関二重サンプリング回路（ＣＤＳ）、カラムアンプ（ＣＡ）、またはカラムＡＤ変換回路などを画素行の単位に備える。さらに、読み出し回路３０ｄには、画像信号の前処理回路などを含めてもよい。
【００６３】
第５実施形態では、第２チップ１２ｄ側に、相関二重サンプリング回路や、ＡＤ変換回路などを余裕をもって搭載することが可能になる。さらに、読み出し回路３０ｄを複数設けて画像信号を同時並行に処理させることにより、画像信号の出力を多チャンネル化することが可能になる。その結果、画像信号の読み出し時間および信号処理時間を短縮することが可能になる。
【００６４】
《第６実施形態》
第６実施形態は、複数の受光画素を貫通配線に共通接続する実施形態である。
【００６５】
図１０［Ａ］は、撮像素子１０ｆの構成部品である第１チップ１１ｆの上面図（４画素分）である。図１０［Ｂ］は、撮像素子１０ｆの構成部品である第２チップ１２ｆの上面図（４画素分）である。図１１は、撮像素子１０ｆの４画素分の等価回路図である。
【００６６】
以下、これらの図を参照して、撮像素子１０ｆの構成を説明する。
【００６７】
第１チップ１１ｆの受光画素１ｆは、複数画素（ここでは横２画素×縦２画素）ごとに区画が設定される。この区画内には、４つの受光素子ＰＤ１〜ＰＤ４が設けられる。これらの受光素子ＰＤ１〜ＰＤ４には、転送トランジスタＱＴ１〜ＱＴ４がそれぞれ設けられる。転送トランジスタＱＴ１〜ＱＴ４のドレインは、共通配線７１を介して貫通配線２０に共通接続される。この貫通配線２０は、スルーホールを介して反対面まで貫通する。この反対面の貫通箇所には、マイクロパッド１３が設けられる。
【００６８】
一方、第２チップ１２ｆには、貫通配線２０に各対応して、読み出し回路３０ｆが形成される。この読み出し回路３０ｆのマイクロパッド１４は、マイクロバンプによって、第１チップ１１ｆのマイクロパッド１３と電気的に接合される。この読み出し回路３０ｆは、第２実施形態の読み出し回路３０ａと同様の回路構成を有する。その他、読み出し回路３０ｆには、画素メモリ部や、ＡＤ変換回路などを設けてもよい。
【００６９】
このような構成では、転送トランジスタＱＴ１〜ＱＴ４を、制御信号φＴｘ１〜φＴｘ４を用いて順次に導通させることにより、受光素子ＰＤ１〜ＰＤ４の信号電荷を時分割に読み出し回路３０ｆに与えることができる。読み出し回路３０ｆは、これらの信号電荷を時分割に取り込み、画像信号として順次に出力する。
【００７０】
第６実施形態では、複数画素の区画ごとに一つの読み出し回路３０ｆを備える。そのため、読み出し回路３０ｆの設置数を、全画素数の数分の１まで減らすことが可能になる。
【００７１】
特に、第６実施形態では、横２画素×縦２画素を区画とするため、ベイヤ配列の最小色配列を一つの読み出し回路３０ｆで処理することができる。したがって、読み出し回路３０ｆ内に、近接する信号間の処理回路（色差変換回路、画素数変換回路など）を実装することも可能になる。
【００７２】
なお、第６実施形態では、区画のレイアウトを柔軟に設計することができる。例えば、列単位の受光画素１ｆを区画とし、列単位に読み出し回路３０ｆを設けることも可能である。この場合、読み出し回路３０ｆ内にＡＤ変換回路を設けることにより、列単位にＡＤ変換を実施することが可能になる。
【００７３】
なお、第６実施形態では、転送トランジスタＱＴの出力を貫通配線２０に共通接続している。しかしながら、本発明はこれに限定されるものではない。例えば、第３実施形態〜第５実施形態の素子構造において、複数の受光画素を１区画として、貫通配線２０に共通接続してもよい。この場合、区画内の転送トランジスタＱＴを順次に導通させることにより、読み出し回路は、区画内の受光画素の電気信号を時分割に取り込むことが可能になる。
【００７４】
《第７実施形態》
第７実施形態は、第１チップと第２チップの層間にインターポーザを設ける実施形態である。
【００７５】
図１２は、第７実施形態の素子構造を示す図である。
【００７６】
第７実施形態は、撮像素子１０ｈを構成する第１チップ１１ｈと、第２チップ１２ｈとの層間に、貫通配線２０を延長するインターポーザ８１を配置する。このインターポーザ８１の貫通配線８２と、第１チップ１１ｈのマイクロパッド１３とは、マイクロバンプ１５ｘによって電気的に接合される。また、インターポーザ８１の貫通配線８２と、第２チップ１２ｈのマイクロパッド１４は、マイクロバンプ１５ｙによって電気的に接合される。
【００７７】
なお、このような構成は、第１実施形態〜第６実施形態のいずれの素子構造においても実現可能である。貫通配線２０をインターポーザ８１を用いて延長することが可能である。
【００７８】
このように、インターポーザ８１を層間に挿入することにより、第２チップ１２ｈ側で発生する熱を、インターポーザ８１で断熱することが可能になる。また、インターポーザ８１をヒートシンクとして利用することで、第２チップ１２ｈ側で発生する熱を効率的に排熱することが可能になる。そのため、受光素子ＰＤが温度上昇して生じる熱ノイズなどの画質劣化を抑制することができる。
【００７９】
また、インターポーザ８１を層間に挿入することにより、撮像素子１０ｈの機械的強度を高めることが可能になる。
【符号の説明】
【００８０】
ＰＤ…受光素子，ＱＴ…転送トランジスタ，ＦＤ…フローティングディフュージョン，ＱＲ…リセットトランジスタ，ＱＡ…増幅素子，ＱＳ…選択トランジスタ，１…単位画素，１１…第１チップ，１２…第２チップ，１３…マイクロパッド，１４…マイクロパッド，１５…マイクロバンプ，１６ｘ…受光面，２０…貫通配線，２３…マイクロレンズ，３０…読み出し回路，８１…インターポーザ，８２…貫通配線
【技術分野】
【０００１】
本発明は、撮像素子に関する。
【背景技術】
【０００２】
近年、電子カメラなどの撮像装置では、ＣＭＯＳ型の撮像素子が注目されている。これら撮像素子の受光面には、光電変換を行って電気信号を出力する画素部が配列される。さらに、この受光面には、電気信号を外部に読み出すための信号線や、画素部を駆動するための制御線なども近接して設けられる。
【０００３】
なお、特許文献１には、受光面で電気信号を生成し、その電気信号を反対面の電極に出力する構成が開示されている。
【０００４】
また、特許文献２には、受光面で生成した電気信号を反対面の配線層で読み出す裏面入射型の撮像素子が開示されている。この裏面入射型の撮像素子は、配線層側の電極を介して、別の信号処理チップに接続される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特願２００３−５４３１０７号公報
【特許文献２】特開２００６−４９３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した従来技術では、半導体基板の受光面に、画素部や配線構造などを複雑に集積する必要がある。そのため、撮像素子の製造プロセスは、工程数が多くかつ複雑になる。そのため、従来技術では、撮像素子の撮像性能を最優先した設計ルールや製造プロセスを実施しづらいという問題点がある。
【課題を解決するための手段】
【０００７】
本発明の一例の撮像素子は、第１チップ、および第２チップを備える。この第１チップには、受光画素、および貫通配線とが形成される。複数の受光画素は、受光面に配列され、入射光に応じた電気信号を生成する。貫通配線は、受光画素の電気信号を受光面の反対面へ伝達する。一方、第２チップには、読み出し回路が形成される。読み出し回路は、貫通配線を介して電気信号を読み出して画像信号として出力する。この撮像素子は、上記の第１チップの反対面と、上記の第２チップの読み出し回路とが対向する向きに配置され、貫通配線と読み出し回路との端子間が電気的に接合される。
【発明の効果】
【０００８】
本発明の一例によれば、撮像性能の向上に適した撮像素子の構造を提供できる。
【図面の簡単な説明】
【０００９】
【図１】撮像素子１０の断面図である。
【図２】撮像素子１０の等価回路を示す図である。
【図３】第１チップ１１および第２チップ１２の上面図である。
【図４】撮像素子１０ａの画素部分の断面図である。
【図５】撮像素子１０ａの１画素分の等価回路図である。
【図６】第１チップ１１ａおよび第２チップ１２ａの上面図である。
【図７】撮像素子１０ｂの構成を示す図である。
【図８】撮像素子１０ｃの構成を示す図である。
【図９】撮像素子１０ｄの構成を示す図である。
【図１０】撮像素子１０ｆの構成を示す図である。
【図１１】撮像素子１０ｆの等価回路図である。
【図１２】撮像素子１０ｈの素子構造を示す図である。
【発明を実施するための形態】
【００１０】
《第１実施形態》
第１実施形態は、第１チップに受光素子を配置し、第２チップに転送トランジスタなどを配置する。
【００１１】
図１は、撮像素子１０の画素断面を示す図である。図２は、撮像素子１０の１画素分の等価回路図である。図３は、第１チップ１１および第２チップ１２の上面図である。なお、図１に示す画素断面は、図３中に示す点線箇所の断面である。
【００１２】
これらの図に示すように、第１チップ１１は、半導体の基板１１ｘを土台にして形成される。この基板１１ｘの受光面１６ｘ側には、受光画素１が形成される。この受光画素１には、受光素子ＰＤが設けられる。受光素子ＰＤの上方には、層間膜１１ｙを介して、マイクロレンズ２３が形成される。この受光素子ＰＤは、配線層１７を介して貫通配線２０に電気接続される。貫通配線２０は、素子分離域２２に設けたスルーホールに形成される。この貫通配線２０は、導電性の埋め込み配線１８と、スルーホールの内周壁を絶縁する絶縁膜１９とから構成される。基板１１ｘの反対面１６ｙには、絶縁膜１１ｚが膜形成される。貫通配線２０は、この絶縁膜１１ｚを貫通して反対面１６ｙに現れる。この貫通箇所にはマイクロパッド１３が形成される。
【００１３】
第２チップ１２は、半導体の基板１２ｘを土台にして形成される。この基板１２ｘの少なくとも一方の面（形成面）には、貫通配線２０に各対応して読み出し回路３０が形成される。この形成面には、対向するマイクロパッド１３と位置を合わせて、マイクロパッド１４がそれぞれ形成される。このマイクロパッド１４の直下にはスルーホール２５が形成される。このスルーホール２５の内周壁には、絶縁膜２６が形成される。このスルーホール２５を介して、マイクロパッド１４は、転送トランジスタＱＴのソース／ドレイン領域２７にオーミック接触する。このソース／ドレイン領域２７とフローティングディフュージョンＦＤとの領域間には、絶縁膜を介して転送トランジスタＱＴのゲート２８が設けられる。さらに、フローティングディフュージョンＦＤと、基準電圧ＶＤＤが印加されるリセットドレイン３１との領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９が設けられる。なお、フローティングディフュージョンＦＤの電圧は、不図示の配線層を介して、増幅素子ＱＡのゲート３２に供給される。増幅素子ＱＡのソース３３と、選択トランジスタＱＳのソース／ドレイン領域３５との領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４が設けられる。このソース／ドレイン領域３５は、読み出し線３６に接続される。
【００１４】
上述した構成に加えて、第２チップ１２には、読み出し回路３０に制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路３０の出力（画像信号）を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。
【００１５】
上述した第１チップ１１および第２チップ１２は、それぞれ独立した製造工程を経て完成する。この第１チップ１１の反対面１６ｙと、第２チップ１２の読み出し回路３０とは対向する向きに重ねて配置される。この状態で、貫通配線２０のマイクロパッド１３と、読み出し回路３０のマイクロパッド１４との間は、マイクロバンプ１５によって電気的に接合される。
【００１６】
（画像信号の読み出し手順）
第１チップ１１側の受光素子ＰＤは、入射光を光電変換して信号電荷を生成する。このとき、転送トランジスタＱＴを非導通に保つことにより、受光素子ＰＤは信号電荷を蓄積する。
【００１７】
一方、第２チップ１２側のフローティングディフュージョンＦＤには、リセットトランジスタＱＲを導通させることによって、基準電位ＶＤＤが印加される。その後に、リセットトランジスタＱＲが遮断されることにより、フローティングディフュージョンＦＤはフローティング状態となり、遮断時の電位をリセット電位として保持する。
【００１８】
選択トランジスタＱＳは、読み出し行の選択タイミングに合わせて導通制御される。このとき、読み出し線３６および選択トランジスタＱＳを介して、増幅素子ＱＡに電流が供給されてソースホロワ回路を構成する。その結果、フローティングディフュージョンＦＤのリセット電位は、読み出し線３６へ出力される。相関二重サンプリング回路は、このリセット電位を保持する。
【００１９】
次に、第２チップ１２側において、転送トランジスタＱＴが一時的に導通する。その結果、第１チップ１１側の受光素子ＰＤと、第２チップ１２側のフローティングディフュージョンＦＤとが電気的に接続される。このとき、受光素子ＰＤに蓄積された信号電荷は、このフローティングディフュージョンＦＤとの間の電位差によって誘引される。すると、第１チップ１１ａ側の信号電荷は、配線層１７、貫通配線２０、マイクロパッド１３、マイクロバンプ１５、マイクロパッド１４、および転送トランジスタＱＴという経路を通って、第２チップ１２ａ側のフローティングディフュージョンＦＤまで転送される。
【００２０】
この信号電荷の分だけ、フローティングディフュージョンＦＤのリセット電位が変化し、信号電位となる。この信号電位は、増幅素子ＱＡおよび選択トランジスタＱＳを経て、読み出し線３６に出力される。相関二重サンプリング回路は、この信号電位と、先に保持したリセット電位との差分を生成し、真の画像信号として出力する。この画像信号は、水平走査回路、出力アンプを経て、外部に読み出される。
【００２１】
（第１実施形態の効果など）
第１実施形態では、第１チップ１１に受光素子ＰＤおよび貫通配線２０を配置し、第２チップ１２に読み出し回路３０を配置する。このように素子構造を２分割することにより、第１チップ１１の製造工程では、読み出し回路３０の形成工程が不要となる。そのため、受光素子ＰＤの素子性能に特化した設計ルールや製造プロセスを採用することが可能になる。したがって、撮像性能の高い撮像素子１０を実現することが可能になる。
【００２２】
また、第２チップ１２側では、受光素子ＰＤのスペースが不要となる。そのため、回路設計上の余裕が広く、デザインルールの緩和によって歩留り向上が可能になる。さらに、このスペースの余裕分を活かして、画素ごとに信号電荷のメモリ領域などを設けることにより、グローバル電子シャッターを実現することも可能になる。また、画素単位または行単位にＡＤ変換回路を追加することによって、デジタル画像信号を出力する撮像素子１０を実現することも可能になる。
【００２３】
特に、第１実施形態では、第１チップ１１の受光素子ＰＤには、信号読み出しに関する制御信号を与える必要がない。そのため、第１チップ１１には、制御信号を与えるための配線層を設ける必要がない。したがって、受光素子ＰＤの上の層に配線層を設ける必要がなく、配線層による受光ケラレなどの弊害は生じない。
【００２４】
また、制御信号の配線層を第１チップ１１から省くことにより、受光面の層構造を薄膜化することが可能になる。その結果、マイクロレンズ２３と受光素子ＰＤを一段と近接させることが可能になり、マイクロレンズ２３の斜入射光を受光素子ＰＤに効率入射させることが可能になる。特に、一眼レフ用の大型撮像素子では、撮像エリアの周辺端における輝度シェーディングが改善し、撮像画像の周辺画質を高めることが可能になる。
【００２５】
なお、第２チップ１２側には、読み出し回路３０が存在する。そのため、この読み出し回路３０を遮光することが好ましい。しかし、読み出し回路３０の上方は、第１チップ１１で覆われるため、遮光層を省略したり薄膜化することが可能になる。
【００２６】
さらに、第１実施形態では、受光面１６ｘに従来配置されていた読み出し回路３０を、第２チップ１２に移したため、受光画素１の実装スペースに余裕が生じる。そのため、受光素子ＰＤの面積を拡大して、撮像素子１０の受光性能を高めることが可能になる。逆に、受光画素１を縮小することによって、更なる高画素化を図ることも可能になる。
【００２７】
また、受光素子ＰＤの受光形状の等方性を高めることにより、撮像素子１０の受光性能を高めることも可能になる。
【００２８】
さらに、第２チップ１２側では、受光素子ＰＤが無い分だけ実装スペースに余裕が生じる。この実装スペースの余裕を活かして、読み出し回路３０内の信号線の短縮を行うことができる。その結果、信号遅延の低減、ノイズ低減、動作速度の向上などを達成できる。
【００２９】
また、第１チップ１１と第２チップ１２との特性や相性を選んで組み立てることにより、撮像素子１０の歩留まりを一段と高めることが可能になる。
【００３０】
《第２実施形態》
第２実施形態は、第１チップに受光素子と転送トランジスタを配置し、第２チップにリセットトランジスタなどを配置する。なお、画像信号の読み出し手順については、第１実施形態と同様のため、ここでの説明を省略する。
【００３１】
図４は、撮像素子１０ａの画素断面を示す図である。図５は、撮像素子１０ａの１画素分の等価回路図である。図６は、第１チップ１１ａおよび第２チップ１２ａの上面図である。なお、図４に示す画素断面は、図６中に示す点線部分の断面である。
【００３２】
以下、これらの図を参照して、撮像素子１０ａの構成を説明する。
【００３３】
第１チップ１１ａの受光画素１ａには、受光素子ＰＤおよび転送トランジスタＱＴが形成される。この転送トランジスタＱＴのゲート２８ａは、受光素子ＰＤと拡散領域ＦＤｘとの領域間に、絶縁膜を介して設けられる。この拡散領域ＦＤｘは、配線層１７ａを介して貫通配線２０に接続される。この貫通配線２０は、受光画素１ａの素子分離域２２に設けたスルーホールを介して、反対面１６ｙまで貫通する。この反対面１６ｙの貫通箇所にはマイクロパッド１３が形成される。
【００３４】
第２チップ１２ａの形成面には、貫通配線２０に各対応して、読み出し回路３０ａが形成される。この読み出し回路３０ａには、対向するマイクロパッド１３と位置を合わせるように、マイクロパッド１４がそれぞれ設けられる。このマイクロパッド１４は、スルーホール２５を介して拡散領域ＦＤｙにオーミック接触する。これらの拡散領域ＦＤｘ，貫通配線２０，拡散領域ＦＤｙは電気的に一体接続され、フローティングディフュージョンＦＤとして機能する。拡散領域ＦＤｙと、基準電圧ＶＤＤが印加されるリセットドレイン３１との領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９ａが設けられる。なお、拡散領域ＦＤｙの電圧は、不図示の配線層を介して、増幅素子ＱＡのゲート３２ａに供給される。増幅素子ＱＡのソース３３ａと、選択トランジスタＱＳのソース／ドレイン領域３５ａとの領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４ａが設けられる。このソース／ドレイン領域３５ａは、読み出し線３６に接続される。
【００３５】
なお、第１チップ１１ａには、転送トランジスタＱＴのゲート２８ａに制御信号を与えるための駆動回路が設けられる。
【００３６】
また、第２チップ１２ａには、読み出し回路３０ａに制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路３０ａの出力（画像信号）を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。
【００３７】
上述した貫通配線２０のマイクロパッド１３と、読み出し回路３０ａのマイクロパッド１４とは、マイクロバンプ１５を介して電気的に接合される。
【００３８】
第２実施形態においても、素子構造を、第１チップ１１ａと第２チップ１２ａとに分けることにより、第１実施形態と同様の作用効果を得ることできる。
【００３９】
さらに、第２実施形態では、第１チップ１１ａ上に受光素子ＰＤと転送トランジスタＱＴを配置するため、信号電荷の転送残りを防ぐことが可能になる。
【００４０】
《第３実施形態》
第３実施形態は、第１チップに受光素子と転送トランジスタとリセットトランジスタを配置し、第２チップに増幅素子などを配置する。なお、画像信号の読み出し手順については、第１実施形態と同様のため、ここでの説明を省略する。
【００４１】
図７［Ａ］は、撮像素子１０ｂの構成部品である第１チップ１１ｂの上面図（１画素分）である。図７［Ｂ］は、撮像素子１０ｂの構成部品である第２チップ１２ｂの上面図（１画素分）である。図７［Ｃ］は、撮像素子１０ｂの１画素分の等価回路図である。
【００４２】
以下、これらの図を参照して、撮像素子１０ｂの構成を説明する。
【００４３】
第１チップ１１ｂの受光画素１ｂには、受光素子ＰＤ、転送トランジスタＱＴ、およびリセットトランジスタＱＲが形成される。この転送トランジスタＱＴのゲート２８ｂは、受光素子ＰＤとフローティングディフュージョンＦＤとの領域間に、絶縁膜を介して設けられる。フローティングディフュージョンＦＤと、基準電圧ＶＤＤが印加されるリセットドレイン３１ｂとの領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９ｂが設けられる。また、フローティングディフュージョンＦＤは、貫通配線２０に接続される。この貫通配線２０は、スルーホールを介して反対面まで貫通する。この貫通箇所にはマイクロパッド１３が設けられる。
【００４４】
一方、第２チップ１２ｂには、貫通配線２０に各対応して読み出し回路３０ｂが形成される。この読み出し回路３０ｂのマイクロパッド１４は、マイクロバンプによって、第１チップ１１ｂのマイクロパッド１３と電気的に接合される。このマイクロパッド１４は、増幅素子ＱＡのゲート３２ｂに接続される。一方、増幅素子ＱＡのドレインには電源電圧が印加される。増幅素子ＱＡのソース３３ｂと、選択トランジスタＱＳのソース／ドレイン領域３５ｂとの領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４ｂが設けられる。このソース／ドレイン領域３５ｂは、読み出し線３６に接続される。
【００４５】
なお、第１チップ１１ｂには、ゲート２８ｂ、２９ｂに制御信号を与えるための駆動回路が設けられる。
【００４６】
また、第２チップ１２ｂには、読み出し回路３０ｂに制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路３０ｂの出力（画像信号）を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。
【００４７】
第３実施形態においても、素子構造を、第１チップ１１ｂと第２チップ１２ｂとに分けることにより、第２実施形態と同様の効果を得ることできる。
【００４８】
さらに、第３実施形態では、第１チップ１１ａ上に受光素子ＰＤとリセットトランジスタＱＲを配置するため、信号電荷のリセット残りを防ぐことが可能になる。
【００４９】
《第４実施形態》
第４実施形態は、第１チップに受光素子と転送トランジスタとリセットトランジスタと増幅素子を配置し、第２チップに選択トランジスタなどを配置する。なお、画像信号の読み出し手順については、第１実施形態と同様のため、ここでの説明を省略する。
【００５０】
図８［Ａ］は、撮像素子１０ｃの構成部品である第１チップ１１ｃの上面図（１画素分）である。図８［Ｂ］は、撮像素子１０ｃの構成部品である第２チップ１２ｃの上面図（１画素分）である。図８［Ｃ］は、撮像素子１０ｃの１画素分の等価回路図である。
【００５１】
以下、これらの図を参照して、撮像素子１０ｃの構成を説明する。
【００５２】
第１チップ１１ｃの受光画素１ｃには、受光素子ＰＤ、転送トランジスタＱＴ、リセットトランジスタＱＲ、および増幅素子ＱＡが形成される。この転送トランジスタＱＴのゲート２８ｃは、受光素子ＰＤとフローティングディフュージョンＦＤとの領域間に、絶縁膜を介して設けられる。フローティングディフュージョンＦＤと、基準電圧ＶＤＤが印加されるリセットドレイン３１ｃとの領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９ｃが設けられる。なお、フローティングディフュージョンＦＤの電圧は、不図示の配線層を介して、増幅素子ＱＡのゲート３２ｃに供給される。増幅素子ＱＡのソース３３ｃは、貫通配線２０に接続される。この貫通配線２０は、スルーホールを介して反対面まで貫通する。この反対面の貫通箇所には、マイクロパッド１３が設けられる。
【００５３】
一方、第２チップ１２ｃには、貫通配線２０に各対応して、読み出し回路３０ｃが形成される。この読み出し回路３０ｃのマイクロパッド１４は、マイクロバンプによって、第１チップ１１ｃのマイクロパッド１３と電気的に接合される。このマイクロパッド１４は、選択トランジスタＱＳの一方のソース／ドレイン領域３８に接続される。このソース／ドレイン領域３８と、他方のソース／ドレイン領域３５ｃとの領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４ｃが設けられる。このソース／ドレイン領域３５ｃは、読み出し線３６に接続される。
【００５４】
なお、第１チップ１１ｃには、ゲート２８ｃ、２９ｃに制御信号を与えるための駆動回路が設けられる。
【００５５】
また、第２チップ１２ｃには、読み出し回路３０ｃに制御信号を与える垂直走査回路、リセットノイズを除去するための相関二重サンプリング回路、読み出し回路３０ｃの出力（画像信号）を主走査方向に順次読み出すための水平走査回路、および画像信号を増幅する出力アンプなども形成される。
【００５６】
第４実施形態においても、素子構造を、第１チップ１１ｃと第２チップ１２ｃとに分けることにより、第３実施形態と同様の効果を得ることできる。
【００５７】
さらに、第４実施形態では、第１チップ１１ａ上に受光素子ＰＤから増幅素子ＱＡまでを近接して配置する。そのため、短い配線距離で信号電荷をソースホロワ出力に変換することが可能になり、ノイズの悪影響を低減することができる。
【００５８】
《第５実施形態》
第５実施形態は、第１チップに受光素子と転送トランジスタとリセットトランジスタと増幅素子と選択トランジスタを配置し、第２チップに後段の処理回路などを配置する。なお、画像信号の読み出し手順については、第１実施形態と同様のため、ここでの説明を省略する。
【００５９】
図９［Ａ］は、撮像素子１０ｄの構成部品である第１チップ１１ｄの上面図（１画素分）である。図９［Ｂ］は、撮像素子１０ｄの構成部品である第２チップ１２ｄの上面図（１画素分）である。図９［Ｃ］は、撮像素子１０ｄの１画素分の等価回路図である。
【００６０】
以下、これらの図を参照して、撮像素子１０ｄの構成を説明する。
【００６１】
第１チップ１１ｄの受光画素１ｄには、受光素子ＰＤ、転送トランジスタＱＴ、リセットトランジスタＱＲ、増幅素子ＱＡ、および選択トランジスタＱＳが形成される。この転送トランジスタＱＴのゲート２８ｄは、受光素子ＰＤとフローティングディフュージョンＦＤとの領域間に、絶縁膜を介して設けられる。フローティングディフュージョンＦＤと、基準電圧ＶＤＤが印加されるリセットドレイン３１ｄとの領域間には、絶縁膜を介してリセットトランジスタＱＲのゲート２９ｄが設けられる。なお、フローティングディフュージョンＦＤの電圧は、不図示の配線層を介して、増幅素子ＱＡのゲート３２ｄに供給される。増幅素子ＱＡのソース３３ｄと、選択トランジスタＱＳのソース／ドレイン領域３５ｄとの領域間には、絶縁膜を介して選択トランジスタＱＳのゲート３４ｄが設けられる。このソース／ドレイン領域３５ｄは、読み出し線３６に接続される。この読み出し線３６は、貫通配線２０に接続される。この貫通配線２０は、スルーホールを介して反対面まで貫通する。この反対面の貫通箇所には、マイクロパッド１３が設けられる。
【００６２】
一方、第２チップ１２ｄには、貫通配線２０に各対応して、読み出し回路３０ｄが形成される。この読み出し回路３０ｄのマイクロパッド１４は、マイクロバンプによって、第１チップ１１ｄのマイクロパッド１３と電気的に接合される。この読み出し回路３０ｄには、相関二重サンプリング回路（ＣＤＳ）、カラムアンプ（ＣＡ）、またはカラムＡＤ変換回路などを画素行の単位に備える。さらに、読み出し回路３０ｄには、画像信号の前処理回路などを含めてもよい。
【００６３】
第５実施形態では、第２チップ１２ｄ側に、相関二重サンプリング回路や、ＡＤ変換回路などを余裕をもって搭載することが可能になる。さらに、読み出し回路３０ｄを複数設けて画像信号を同時並行に処理させることにより、画像信号の出力を多チャンネル化することが可能になる。その結果、画像信号の読み出し時間および信号処理時間を短縮することが可能になる。
【００６４】
《第６実施形態》
第６実施形態は、複数の受光画素を貫通配線に共通接続する実施形態である。
【００６５】
図１０［Ａ］は、撮像素子１０ｆの構成部品である第１チップ１１ｆの上面図（４画素分）である。図１０［Ｂ］は、撮像素子１０ｆの構成部品である第２チップ１２ｆの上面図（４画素分）である。図１１は、撮像素子１０ｆの４画素分の等価回路図である。
【００６６】
以下、これらの図を参照して、撮像素子１０ｆの構成を説明する。
【００６７】
第１チップ１１ｆの受光画素１ｆは、複数画素（ここでは横２画素×縦２画素）ごとに区画が設定される。この区画内には、４つの受光素子ＰＤ１〜ＰＤ４が設けられる。これらの受光素子ＰＤ１〜ＰＤ４には、転送トランジスタＱＴ１〜ＱＴ４がそれぞれ設けられる。転送トランジスタＱＴ１〜ＱＴ４のドレインは、共通配線７１を介して貫通配線２０に共通接続される。この貫通配線２０は、スルーホールを介して反対面まで貫通する。この反対面の貫通箇所には、マイクロパッド１３が設けられる。
【００６８】
一方、第２チップ１２ｆには、貫通配線２０に各対応して、読み出し回路３０ｆが形成される。この読み出し回路３０ｆのマイクロパッド１４は、マイクロバンプによって、第１チップ１１ｆのマイクロパッド１３と電気的に接合される。この読み出し回路３０ｆは、第２実施形態の読み出し回路３０ａと同様の回路構成を有する。その他、読み出し回路３０ｆには、画素メモリ部や、ＡＤ変換回路などを設けてもよい。
【００６９】
このような構成では、転送トランジスタＱＴ１〜ＱＴ４を、制御信号φＴｘ１〜φＴｘ４を用いて順次に導通させることにより、受光素子ＰＤ１〜ＰＤ４の信号電荷を時分割に読み出し回路３０ｆに与えることができる。読み出し回路３０ｆは、これらの信号電荷を時分割に取り込み、画像信号として順次に出力する。
【００７０】
第６実施形態では、複数画素の区画ごとに一つの読み出し回路３０ｆを備える。そのため、読み出し回路３０ｆの設置数を、全画素数の数分の１まで減らすことが可能になる。
【００７１】
特に、第６実施形態では、横２画素×縦２画素を区画とするため、ベイヤ配列の最小色配列を一つの読み出し回路３０ｆで処理することができる。したがって、読み出し回路３０ｆ内に、近接する信号間の処理回路（色差変換回路、画素数変換回路など）を実装することも可能になる。
【００７２】
なお、第６実施形態では、区画のレイアウトを柔軟に設計することができる。例えば、列単位の受光画素１ｆを区画とし、列単位に読み出し回路３０ｆを設けることも可能である。この場合、読み出し回路３０ｆ内にＡＤ変換回路を設けることにより、列単位にＡＤ変換を実施することが可能になる。
【００７３】
なお、第６実施形態では、転送トランジスタＱＴの出力を貫通配線２０に共通接続している。しかしながら、本発明はこれに限定されるものではない。例えば、第３実施形態〜第５実施形態の素子構造において、複数の受光画素を１区画として、貫通配線２０に共通接続してもよい。この場合、区画内の転送トランジスタＱＴを順次に導通させることにより、読み出し回路は、区画内の受光画素の電気信号を時分割に取り込むことが可能になる。
【００７４】
《第７実施形態》
第７実施形態は、第１チップと第２チップの層間にインターポーザを設ける実施形態である。
【００７５】
図１２は、第７実施形態の素子構造を示す図である。
【００７６】
第７実施形態は、撮像素子１０ｈを構成する第１チップ１１ｈと、第２チップ１２ｈとの層間に、貫通配線２０を延長するインターポーザ８１を配置する。このインターポーザ８１の貫通配線８２と、第１チップ１１ｈのマイクロパッド１３とは、マイクロバンプ１５ｘによって電気的に接合される。また、インターポーザ８１の貫通配線８２と、第２チップ１２ｈのマイクロパッド１４は、マイクロバンプ１５ｙによって電気的に接合される。
【００７７】
なお、このような構成は、第１実施形態〜第６実施形態のいずれの素子構造においても実現可能である。貫通配線２０をインターポーザ８１を用いて延長することが可能である。
【００７８】
このように、インターポーザ８１を層間に挿入することにより、第２チップ１２ｈ側で発生する熱を、インターポーザ８１で断熱することが可能になる。また、インターポーザ８１をヒートシンクとして利用することで、第２チップ１２ｈ側で発生する熱を効率的に排熱することが可能になる。そのため、受光素子ＰＤが温度上昇して生じる熱ノイズなどの画質劣化を抑制することができる。
【００７９】
また、インターポーザ８１を層間に挿入することにより、撮像素子１０ｈの機械的強度を高めることが可能になる。
【符号の説明】
【００８０】
ＰＤ…受光素子，ＱＴ…転送トランジスタ，ＦＤ…フローティングディフュージョン，ＱＲ…リセットトランジスタ，ＱＡ…増幅素子，ＱＳ…選択トランジスタ，１…単位画素，１１…第１チップ，１２…第２チップ，１３…マイクロパッド，１４…マイクロパッド，１５…マイクロバンプ，１６ｘ…受光面，２０…貫通配線，２３…マイクロレンズ，３０…読み出し回路，８１…インターポーザ，８２…貫通配線
【特許請求の範囲】
【請求項１】
受光面に配列されて入射光に応じて電気信号を生成する複数の受光画素と、前記電気信号を前記受光面の反対面へ伝達する貫通配線とを形成する第１チップと、
前記貫通配線を介して前記電気信号を読み出し、画像信号として出力する読み出し回路を備える第２チップとを備え、
前記第１チップの前記反対面と、前記第２チップの前記読み出し回路の形成面とを対向させ、前記貫通配線と前記読み出し回路との端子間を電気的に接合したことを特徴とする撮像素子。
【請求項２】
請求項１に記載の撮像素子において、
前記第１チップの前記受光画素は、前記入射光に応じて信号電荷を生成する受光素子を備え、
前記第２チップの前記読み出し回路は、前記受光素子に生成される前記信号電荷を前記貫通配線を介して読み出し、前記第２チップへ転送する転送トランジスタと、
前記転送トランジスタにより転送される前記信号電荷をリセットするリセットトランジスタと、
前記転送トランジスタにより転送される前記信号電荷に応じて電圧信号を出力する増幅素子と、
前記増幅素子から出力される前記電圧信号を読み出し、前記画像信号として出力する選択トランジスタとを備え、
前記受光素子に接続される前記貫通配線と、前記転送トランジスタとの端子間を電気的に接合したことを特徴とする撮像素子。
【請求項３】
請求項１に記載の撮像素子において、
前記第１チップの前記受光画素は、前記入射光に応じて信号電荷を生成する受光素子と、
前記受光素子に生成された前記信号電荷を前記貫通配線へ転送する転送トランジスタとを備え、
前記第２チップの前記読み出し回路は、前記貫通配線を介して転送される前記信号電荷をリセットするリセットトランジスタと、
前記貫通配線を介して転送される前記信号電荷に応じて電圧信号を出力する増幅素子と、
前記増幅素子から出力される前記電圧信号を読み出し、前記画像信号として出力する選択トランジスタとを備え、
前記転送トランジスタに接続される前記貫通配線と、前記リセットトランジスタとの端子間を電気的に接合したことを特徴とする撮像素子。
【請求項４】
請求項１に記載の撮像素子において、
前記第１チップの前記受光画素は、前記入射光に応じて信号電荷を生成する受光素子と、
前記受光素子に生成される信号電荷を前記貫通配線へ転送する転送トランジスタと、
前記貫通配線へ転送される前記信号電荷をリセットするリセットトランジスタとを備え、
前記第２チップの前記読み出し回路は、前記貫通配線を介して転送される前記信号電荷に応じて電圧信号を出力する増幅素子と、
前記増幅素子から出力される前記電圧信号を読み出し、前記画像信号として出力する選択トランジスタとを備え、
前記転送トランジスタに接続される前記貫通配線と、前記増幅素子との端子間を電気的に接合したことを特徴とする撮像素子。
【請求項５】
請求項１に記載の撮像素子において、
前記第１チップの前記受光画素は、前記入射光に応じて信号電荷を生成する受光素子と、
前記受光素子に生成される信号電荷を転送する転送トランジスタと、
前記転送トランジスタにより転送される前記信号電荷をリセットするリセットトランジスタと、
前記転送トランジスタにより転送される前記信号電荷に応じて電圧信号を前記貫通配線へ出力する増幅素子とを備え、
前記第２チップの前記読み出し回路は、前記電圧信号を前記貫通配線を介して読み出し、前記画像信号として出力する選択トランジスタを備え、
前記増幅素子に接続される前記貫通配線と、前記選択トランジスタとの端子間を電気的に接合したことを特徴とする撮像素子。
【請求項６】
請求項３ないし請求項５のいずれか１項に記載の撮像素子において、
前記貫通配線は、複数の前記受光画素からなる区画ごとに設けられ、
前記区画内の前記受光画素は、前記区画ごとの前記貫通配線に共通接続され、
前記読み出し回路は、前記貫通配線を介して、前記区画内の前記受光画素の前記電気信号を時分割に取り込むことを特徴とする撮像素子。
【請求項７】
請求項１ないし請求項６のいずれか１項に記載の撮像素子において、
前記第１チップと前記第２チップとの層間に、前記貫通配線を延長するインターポーザを配置したことを特徴とする撮像素子。
【請求項１】
受光面に配列されて入射光に応じて電気信号を生成する複数の受光画素と、前記電気信号を前記受光面の反対面へ伝達する貫通配線とを形成する第１チップと、
前記貫通配線を介して前記電気信号を読み出し、画像信号として出力する読み出し回路を備える第２チップとを備え、
前記第１チップの前記反対面と、前記第２チップの前記読み出し回路の形成面とを対向させ、前記貫通配線と前記読み出し回路との端子間を電気的に接合したことを特徴とする撮像素子。
【請求項２】
請求項１に記載の撮像素子において、
前記第１チップの前記受光画素は、前記入射光に応じて信号電荷を生成する受光素子を備え、
前記第２チップの前記読み出し回路は、前記受光素子に生成される前記信号電荷を前記貫通配線を介して読み出し、前記第２チップへ転送する転送トランジスタと、
前記転送トランジスタにより転送される前記信号電荷をリセットするリセットトランジスタと、
前記転送トランジスタにより転送される前記信号電荷に応じて電圧信号を出力する増幅素子と、
前記増幅素子から出力される前記電圧信号を読み出し、前記画像信号として出力する選択トランジスタとを備え、
前記受光素子に接続される前記貫通配線と、前記転送トランジスタとの端子間を電気的に接合したことを特徴とする撮像素子。
【請求項３】
請求項１に記載の撮像素子において、
前記第１チップの前記受光画素は、前記入射光に応じて信号電荷を生成する受光素子と、
前記受光素子に生成された前記信号電荷を前記貫通配線へ転送する転送トランジスタとを備え、
前記第２チップの前記読み出し回路は、前記貫通配線を介して転送される前記信号電荷をリセットするリセットトランジスタと、
前記貫通配線を介して転送される前記信号電荷に応じて電圧信号を出力する増幅素子と、
前記増幅素子から出力される前記電圧信号を読み出し、前記画像信号として出力する選択トランジスタとを備え、
前記転送トランジスタに接続される前記貫通配線と、前記リセットトランジスタとの端子間を電気的に接合したことを特徴とする撮像素子。
【請求項４】
請求項１に記載の撮像素子において、
前記第１チップの前記受光画素は、前記入射光に応じて信号電荷を生成する受光素子と、
前記受光素子に生成される信号電荷を前記貫通配線へ転送する転送トランジスタと、
前記貫通配線へ転送される前記信号電荷をリセットするリセットトランジスタとを備え、
前記第２チップの前記読み出し回路は、前記貫通配線を介して転送される前記信号電荷に応じて電圧信号を出力する増幅素子と、
前記増幅素子から出力される前記電圧信号を読み出し、前記画像信号として出力する選択トランジスタとを備え、
前記転送トランジスタに接続される前記貫通配線と、前記増幅素子との端子間を電気的に接合したことを特徴とする撮像素子。
【請求項５】
請求項１に記載の撮像素子において、
前記第１チップの前記受光画素は、前記入射光に応じて信号電荷を生成する受光素子と、
前記受光素子に生成される信号電荷を転送する転送トランジスタと、
前記転送トランジスタにより転送される前記信号電荷をリセットするリセットトランジスタと、
前記転送トランジスタにより転送される前記信号電荷に応じて電圧信号を前記貫通配線へ出力する増幅素子とを備え、
前記第２チップの前記読み出し回路は、前記電圧信号を前記貫通配線を介して読み出し、前記画像信号として出力する選択トランジスタを備え、
前記増幅素子に接続される前記貫通配線と、前記選択トランジスタとの端子間を電気的に接合したことを特徴とする撮像素子。
【請求項６】
請求項３ないし請求項５のいずれか１項に記載の撮像素子において、
前記貫通配線は、複数の前記受光画素からなる区画ごとに設けられ、
前記区画内の前記受光画素は、前記区画ごとの前記貫通配線に共通接続され、
前記読み出し回路は、前記貫通配線を介して、前記区画内の前記受光画素の前記電気信号を時分割に取り込むことを特徴とする撮像素子。
【請求項７】
請求項１ないし請求項６のいずれか１項に記載の撮像素子において、
前記第１チップと前記第２チップとの層間に、前記貫通配線を延長するインターポーザを配置したことを特徴とする撮像素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−８４９９１（Ｐ２０１３−８４９９１Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１３−４６１２（Ｐ２０１３−４６１２）
【出願日】平成２５年１月１５日（２０１３．１．１５）
【分割の表示】特願２００７−７１３５１（Ｐ２００７−７１３５１）の分割
【原出願日】平成１９年３月１９日（２００７．３．１９）
【出願人】（０００００４１１２）株式会社ニコン (12,601)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２５年１月１５日（２０１３．１．１５）
【分割の表示】特願２００７−７１３５１（Ｐ２００７−７１３５１）の分割
【原出願日】平成１９年３月１９日（２００７．３．１９）
【出願人】（０００００４１１２）株式会社ニコン (12,601)
【Ｆターム（参考）】
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