曲線状のゲート酸化物プロファイルを有するスプリットゲート半導体素子
スプリットゲート半導体素子は、第1の電極領域及び第2の電極領域を有するトレンチゲートを含む。前記第1の電極領域及び前記第2の電極領域は、ゲート酸化物層及び隣接誘電層によって相互に分離される。前記ゲート酸化物層と前記誘電層との間の境界は曲線状となっており、これにより、前記ゲート酸化物層が前記トレンチの側壁と出合う場所である鋭角部が回避される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明による実施形態は、一般に半導体素子に関する。
【背景技術】
【0002】
出力を節約するためには、トランジスタにおける出力損失の低減が重要となる。金属酸化膜半導体電界効果トランジスタ(MOSFET)素子、特にはパワーMOSFETとして知られている一種のMOSFETにおいて、前記素子のドレイン/ソースオン抵抗(Rdson)を低減させることにより、出力損失の低減が可能となる。
【0003】
スプリットゲートパワーMOSFET(遮蔽ゲートトレンチMOSFETとしても知られる)においては、Rdsonの低減のために、エピタキシャル層内のドーピング濃度をより高くする。スプリットゲートパワーMOSFETにおいて用いられるトレンチゲートは、第1の電極(例えばポリシリコン又はポリ1)と、第2の電極(例えばポリシリコン又はポリ2)とを含む。第1の電極は、絶縁層(例えば差分酸化物層;differential oxide layer)によって第2の電極から分離される。製造の観点からみて、前記絶縁層を適切に形成することは困難な場合がある。
【0004】
1つの従来の製造プロセスにおいて、前記絶縁層は、前記ゲート酸化物の形成と同時に、露出された第1のポリシリコン(ポリ1)領域上に成長される。しかし、前記ポリ1上における前記絶縁層の成長速度は、前記ポリ1領域の側壁に沿った前記絶縁層の成長速度よりもずっと速い。その結果、前記第2の電極のためのポリシリコン(ポリ2)が前記絶縁層上に堆積されたときに、鋭角部(sharp corner)が形成される。このような鋭角部があると、先端放電効果に起因して、前記絶縁層の信頼性に影響が出る場合がある。また、ゲート−ソースとゲート−ドレインとの間の重複が増加する可能性があり、その結果、Ciss(前記ゲートソースキャパシタンス及びゲートドレインキャパシタンスの合計)が増加し得る。さらに、前記絶縁層は下側のポリ1領域のプロファイルに適合しているため、前記ポリ1表面上において空隙又は欠陥が少しでも存在する場合、前記空隙又は欠陥に起因して酸化物プロファイルが変形し、その結果、前記ポリ1/ポリ2の絶縁破壊が有意に低下する。加えて、前記絶縁層及び前記ゲート酸化物は同時に形成されるため、前記絶縁層及び前記ゲート酸化物の厚さ間の相関が高くなる。その結果、前記ゲート酸化物をこれ以上厚くせずに欠陥又は他の製造問題を補償するために、前記絶縁層をこれ以上厚くすることができなくなる。
【0005】
別の従来の製造プロセスにおいて、第1の電極のための側壁酸化物及びポリシリコンをトレンチ内に堆積させる。その後、第1のポリシリコン領域を凹状エッチし、側壁酸化物と同様のエッチ速度を有する誘電材料を前記トレンチに補充する。平坦化後、前記誘電材料及び前記側壁酸化物をエッチバックして、絶縁層を形成する。しかし、前記誘電材料及び前記酸化物双方において均一なエッチ速度を達成することは困難である場合がある。エッチ速度において差がある場合、絶縁層の均一性に影響が出る場合があり、その結果、当該素子のオン抵抗及び入力キャパシタンスに影響が出る場合がある。また、前記エッチの実行後、鋭角部が形成され、この鋭角部において、トレンチ内に残留している材料がトレンチ側壁と出合う。このような鋭角部がある場合、ゲート酸化物の厚さ形成が大幅に遅延する可能性があり、その結果、ゲート酸化物の絶縁破壊が大幅に低下し得る。
【発明の概要】
【0006】
よって、上記の欠陥を回避する半導体素子と、このような素子を生成するための実行可能な方法とがあれば、有利である。
【0007】
本発明による一実施形態において、スプリットゲート半導体素子(例えばパワーMOSFET)は、第1の電極(例えばポリ1)領域を有するトレンチゲートと、第2の電極(例えばポリ2)領域とを含む。前記第1の電極及び前記第2の電極は、ゲート酸化物層及び隣接誘電層によって相互に分離される。前記ゲート酸化物層と前記誘電層との間の境界は曲線状になっており、これにより、ゲート酸化物層がトレンチ側壁と出合う鋭角部を回避する。
【0008】
一実施形態による製造中、ポリ1領域は凹状エッチされ、前記側壁酸化物はエッチ除去される。前記凹部に誘電材料を補充し、平坦化する。その結果、前記ポリ1領域の上方の領域内には、同一種類の材料(誘電材料)が含まれる。その後、前記誘電材料をエッチバックする。前記領域全体において同一の材料が存在しているため、異なる材料において均一なエッチ速度を達成しようとする際の問題が回避される。前記誘電領域をエッチして、曲線状(例えば凹状)プロファイルを形成する。上側を覆う酸化物層が形成されると、この酸化物層は前記誘電領域の形状に適合し、同様に曲線状プロファイルを有する。よって、誘電領域及び酸化物層がトレンチ側壁と出合う鋭角部が回避される。
【0009】
従来のアプローチと比較して、ゲート−ソースとゲート−ドレインとの間の重複が低減され、その結果Cissも低下する。ポリ1表面内に欠陥又は空隙が少しでも存在する場合も、前記凹部に誘電材料が補充されたときに当該欠陥又は空隙が充填されるため、適切なプロファイルが達成され、プロファイルの変形は回避される。よって、鋭角部が無いため、従来のアプローチと関連するゲート酸化物の遅延問題が回避される。
当業者であれば、種々の図面中に図示される以下の詳細な説明を読めば、本発明の上記及び他の目的及び利点を認識できるであろう。
【図面の簡単な説明】
【0010】
本明細書において用いられかつ本明細書を形成する添付図面は、本発明の実施形態を例示し、以下の記載と共に、本発明の原理を説明する役割を果たす。図面及び明細書全体において、類似の参照符号は、類似の要素を示す。
【図1A】図1Aは、本発明の実施形態による半導体素子の作製において用いられるプロセスのフローチャートを示す。
【図1B】図1Bは、本発明の実施形態による半導体素子の作製において用いられるプロセスのフローチャートを示す。
【図1C】図1Cは、本発明の実施形態による半導体素子の作製において用いられるプロセスのフローチャートを示す。
【図2】図2は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図3】図3は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図4】図4は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図5】図5は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図6】図6は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図7】図7は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図8】図8は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図9】図9は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図10】図10は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図11】図11は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図12】図12は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図13】図13は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図14】図14は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図15】図15は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図16】図16は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図17】図17は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図18】図18は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図19】図19は、本発明による実施形態における半導体素子の要素を示す断面図である。
【発明を実施するための形態】
【0011】
以下の本発明の詳細な説明において、本発明の深い理解のために、多数の特定の詳細について説明する。しかし、当業者であれば、これらの特定の詳細又はその均等物無しでも本発明を実行することが可能であることを認識する。他の場合において、本発明の局面を不必要に曖昧にしないようにするために、周知の方法、手順、要素及び回路については詳述するのを控える。
【0012】
以下の詳細な記載のうち一部において、半導体素子作製動作における手順、論理ブロック、処理及び他の記号表示を示す。これらの記載及び表示は、半導体素子作製分野の当業者が作業の本質を他の当業者へ最も効果的に伝達するために用いられる手段である。本出願において、手順、論理ブロック、プロセスなどは、所望の結果を得るための一連の首尾一貫した工程又は命令としてみなされる。これらの工程においては、物理的数量を物理的に操作することが必要となる。上記及び同様の条件は全て、適切な物理的数量と関連付けられるべきものであり、ひとえに便宜上のためにこれらの数量に適用された表示に過ぎないことが念頭におかれるべきである。以下の記載から明らかであるものを除いて、他に明記無き限り、本出願全体において、「形成する」、「行う」、「生成する」、「堆積する」、「エッチングする」などの用語を用いた記載は、半導体素子作製の行為及びプロセス(例えば図1A、図1B及び図1Cのフローチャート100)を指すことが理解される。
【0013】
図面は縮尺通りになっておらず、構造及び当該構造を形成する多様な層の一部のみが図示されている場合がある。さらに、本明細書中に記載のプロセス及び工程と共に、作製プロセス及び工程が行われる場合がある。すなわち、本明細書中に図示及び記載される工程の前、最中及び/又は後において、複数のプロセス工程が存在し得る。重要なことは、本発明による実施形態が、これらの他の(恐らくは従来の)プロセス及び工程と共に(当該プロセス及び工程を混乱させることなく)実行することが可能であることである。一般的に、本発明による実施形態を従来のプロセスの一部の代替として(周辺プロセス及び工程に有意な影響を与えることなく)用いることが可能である。
【0014】
本明細書中用いられる「n」という文字はn型ドーパントを指し、「p」という文字はp型ドーパントを指す。正符号「+」又は負符号「−」は、相対的に高いドーパント濃度又は相対的に低いドーパント濃度を指す。
【0015】
本明細書中用いられる「チャンネル」という用語は、受け入れられている意味合いで用いられる。すなわち、FET内のチャンネルにおいて、電流はソース接続からドレイン接続へと移動する。チャンネルは、n型半導体材料又はp型半導体材料のいずれかによって構成され得る。そのため、FETは、nチャンネル素子又はpチャンネル素子として指定される。図面のうちいくつかについて、nチャンネル素子(すなわち、nチャンネルパワーMOSFET)の文脈において説明する。しかし、本発明による実施形態はこれらに限定されない。すなわち、本明細書中に記載の特徴は、pチャンネル素子において利用することが可能である。すなわち、nチャンネル素子についての説明は、対応するn型ドーパント及び材料をp型ドーパント及び材料と置き換えることにより、そのままpチャンネル素子にもあてはめることができ、逆もまた同様である。
【0016】
図1A、図1B及び図1Cは、半導体素子(例えば図19中に部分的に図示する素子)の作製において用いられるプロセスの一実施形態のフローチャート100である。フローチャート100において特定の工程を示しているが、このような工程は例示的なものである。すなわち、本発明による実施形態は、フローチャート100中に記載される工程の多様な他の工程又は変更例を行うのにも適している。フローチャート100について、図2〜図18に関連して説明する。図2〜図18は、本発明の実施形態による半導体素子作製における選択された段階を示す断面図である。
【0017】
図1Aのブロック102において、図2も参照して、エピタキシャル(epi)層204を基板202上に成長させる(基板202は、後続図中において図示していない場合がある)。nチャンネル素子において、前記エピタキシャル層はpドーパントを含み、n+基板上に成長される。前記構造は、基板202の下面上のドレイン領域203を含む。
【0018】
図1Aのブロック104において、図3も参照して、エピ層204の選択された部位上にフォトレジスト(PR)マスク306を形成する。その後、エピ層204の露出部位をエッチ除去して、トレンチ308と呼ばれるトレンチ状のキャビティを形成する。その後、図4に示すようにマスク306を除去する。
【0019】
図1Aのブロック106において、図5も参照して、エピ層204上においてトレンチ308の側壁及び下面に沿って熱酸化物層510を生成(成長)させる。一実施形態において、前記熱酸化物層の厚さは、およそ300オングストローム(A)である。
【0020】
ブロック108において、誘電層512(本明細書中、第1の誘電層とも呼ぶ)を熱酸化物層510上に形成する。熱酸化物層510は、図5に示すようにトレンチ308の側壁及び下部に沿ってトレンチ308内に延びる。一実施形態において、誘電層512は、準大気圧未ドープシリコンガラス(SAUSG)を含む。このような実施形態において、前記誘電層の厚さはおよそ1300Aである。
【0021】
図1Aのブロック110において、図6も参照して、第1のポリシリコン層614を誘電層512上及びトレンチ308内に形成する(図6及び後続図において、誘電層512及び熱酸化物層510は、単一の層511として表示される場合がある)。本明細書中、第1のポリシリコン層をポリ1と呼ぶ場合がある。
【0022】
図1Aのブロック112において、図7も参照して、例えば化学機械平坦化又は研磨(CMP)プロセスを用いてポリ1を除去する。残りのポリ1領域714も比較的少量だけ(例えば約0.1ミクロン)エッチバックすることができ、これにより、ポリ1の露出面(例えば上面)が層511に対して若干凹型となる。
【0023】
図1Bのブロック114において、図8も参照して、PRマスク816を選択されたポリ1領域上に形成する(すなわち、前記構造のコア領域を露出状態とし、前記構造のピックアップ又は終端領域をマスク816によって被覆する)。前記マスクを適用した後、前記露出されたポリ1をエッチバック(凹状エッチング)して、ポリ1領域818を前記コア領域内に形成する。このポリ1領域818は、前記ピックアップ又は終端領域内のポリ1領域714よりも低い高さまでトレンチ308を充填する。
【0024】
図1Bのブロック116において、図9も参照して、PRマスク816を除去した後、ブランケットバッファ酸化物エッチ(BOE)を行って、層511の一部を除去する。より詳細には、エピ層204に沿って層511を除去し、トレンチ308の側壁から、図9に示すようにポリ1領域714及び818の側部を部分的に露出させる。そして、領域714及び818の高さよりも若干低い高さまで層511を除去する。
【0025】
図1Bのブロック118において、例えば準大気圧化学気相成長法(SACVD)プロセスを用いて、図10に示すように誘電層1020をエピ層204の露出表面上へまたトレンチ308内へと堆積させる。一実施形態において、誘電層1020は、高密度化されたSAUSG(例えば6K
SAUSG)を含む。前記凹部に誘電材料が補充される際にポリ1領域714及び818の表面内の欠陥又は空隙は全て充填されるため、適切なプロファイルが達成され、プロファイル変形が回避される。
【0026】
図1Bのブロック120において、例えばCMPプロセスを用いて誘電層1020の一部を除去し、前記誘電層の残り部分をドライエッチを用いて除去し、これにより、エピ層204及び誘電層1020の露出表面を図11に示すように平坦化する。よって、同一種類の材料(例えばSAUSG)がポリ1領域818の上方の領域内に来る。
【0027】
図1Bのブロック122において、PRマスク1222を前記構造のピックアップ又は終端領域上に形成すると、図12に示すようにコア領域が露出される。その後、専用酸化物エッチを行って誘電層1020の一部を除去して、誘電層1226を形成する(本明細書中、誘電層1226を第2の誘電層とも呼ぶ)。誘電層1020全体において同一材料が存在しているため、異なる材料に対して均一なエッチ速度を達成しようとする際の問題が回避される。
【0028】
重要なことに、誘電層1226の表面1224は曲線状となっている。図12において、前記構造の断面が図示されている。三次元において、誘電層1226の表面1224は、凹状である。表面1224は曲線状であるため、誘電層1226が前記トレンチの側壁1228と出合う鋭角部が回避される。
【0029】
図1Bのブロック124において、PRマスク1222を除去し、図13に示すようにエピ層204、誘電層1226及び誘電層1020の露出表面上にゲート酸化物層1330を生成(成長)させる。表面1224は曲線状であるため、ゲート酸化物層1330も、誘電層1226の上方において曲線状(凹状)となる。よって、従来のアプローチにおける鋭角部の存在に起因するゲート酸化物遅延問題が回避される。また、従来のアプローチと比較して、ゲート−ソースとゲート−ドレインとの間の重複も低減し、その結果Cissも低減する。
【0030】
図1Cのブロック126において、その後、ゲート酸化物層1330上に第2のポリシリコン層1332を形成する。本明細書中、この第2のポリシリコン層をポリ2とも呼ぶ。
【0031】
図1Cのブロック128において、図14も参照して、例えばCMPプロセスを用いてポリ2を除去して、ポリ2領域1434を形成する。ポリ2領域1434を比較的少量だけエッチバックしてもよく、その場合、前記ポリ2の露出面(例えば上)面がゲート酸化物層1330に対して相対的に凹型となる。ポリ1領域818及びポリ2領域1434は、スプリットゲートパワーMOSFET(遮蔽ゲートトレンチMOSFETとしても知られる)内のスプリットゲートの第1の電極及び第2の電極に対応する。
【0032】
図1Cのブロック130において、図15も参照して、本体インプラントを行って、本体領域1536を形成する。例えばnチャンネル素子において、本体領域1536は、p型(p)ドーパントを含む。その後、マスク(図示せず)を形成してピックアップ領域又は終端領域を遮蔽することができ、その後、ソースインプラントを行ってソース領域1538を形成する。例えばnチャンネル素子において、ソース領域1538はn型(n+)ドーパントを含む。その後、前記マスクを除去する。
【0033】
図1Cのブロック132において、低温酸化物(LTO)の層に続いてホウ素リンケイ酸ガラス(BPSG)の層を堆積させる。図16、これらの層を層1640として総称する。
【0034】
図1Cのブロック134において、図17も参照して、マスク(図示せず)を用いて層1640、ソース領域1538及び本体領域1536の一部を選択的に除去して、開口部1742を形成する。その後、前記開口部の下部において、nチャンネル素子において、ドーパントをインプラントして、p型(p+)接点領域1744を形成する。
【0035】
図1Cのブロック136において、別のマスク(図示せず)を選択領域上に形成し、前記マスク内の開口部の下側の材料を除去することで、ポリ1領域818及び714ならびにポリ2領域1434に対してピックアップ(図示せず)を形成することができる。図18に示すように前記構造上に金属層1846を堆積させることができ、その後別のマスク(図示せず)を形成することで、前記金属層の一部を選択的に除去して、電気接続を形成する。不動態層(図示せず)を任意選択的に堆積することができ、その後別のマスク(図示せず)を適用して前記不動態層をエッチングすることで、ゲートパッド及びソースパッドを規定することができる。
【0036】
図19は、トレンチ又はスプリットゲート1900の実施形態を示す。ゲート1900は、第1の電極(例えばポリシリコン、ポリ1)領域818と、第2の電極(例えばポリシリコン、ポリ2)領域1434とを含む。第1の電極及び第2の電極は、ゲート酸化物層1330によって相互に分離される。ゲート酸化物層1330は、第2の誘電層1226に隣接する。第1の誘電層512の後に第2の誘電層1226が形成され、第2の誘電層1226は、第1の誘電層512をゲート酸化物層1330から分離させる。
【0037】
重要なことに、ゲート酸化物層1330と第2の誘電層1226との間の境界1224は曲線状になっている。境界1224は、ゲートトレンチ308の幅を横断する。より詳細には、前記境界は下側の誘電層1226に対して凹状となっている(よってゲート酸化物層1330に対して凸状となっている)。
【0038】
第2の誘電層1226及びゲート酸化物層1330がトレンチ308の側壁に出合う場所である鋭角部が回避されるため、従来のアプローチに関連するゲート酸化物遅延問題が解消される。また、従来のアプローチと比較して、ゲート−ソースとゲート−ドレインとの間の重複が低減し、その結果Cissが低減する。
【0039】
要約すると、パワーMOSFET素子の実施形態と、このような素子の作製方法の実施形態とが記載されている。特定の本発明の実施形態についての上記記載は、例示及び説明の目的のためのものであり、網羅的なものを意図しておらずまた本発明を開示の形態そのものに限定することも意図していない。よって、上記教示内容を鑑みれば、多くの改変例及び変更例が可能である。実施形態は、本発明の原理及びその実際的用途を説明するために選択及び記載されたものであり、これにより、当業者が本発明及び多様な実施形態を最良に利用することが可能となり、特定の用途に適した多様な改変例が企図される。本発明の範囲は、本明細書に添付される特許請求の範囲及びその均等物によって規定されることが意図される。
【0040】
コンセプト
本文書は、少なくとも以下のコンセプトを開示する。
コンセプト1.
ソース領域と;
ドレイン領域と;
第1の電極領域及び第2の電極領域を含むトレンチゲートであって、前記第1の電極領域及び前記第2の電極領域は、誘電層に隣接するゲート酸化物層によって相互に分離され、前記ゲート酸化物層と前記誘電層との間の境界は曲線状であるトレンチゲートと
を具備した半導体素子。
コンセプト2.
前記第1の電極領域及び前記第2の電極領域はポリシリコンを含むコンセプト1の半導体素子。
コンセプト3.
前記誘電層は第2の誘電層を含み、前記第2の誘電層は、第1の誘電層の後に形成され且つ前記第1の誘電層を前記ゲート酸化物層から分離させるコンセプト1の半導体素子。
コンセプト4.
前記境界は、前記誘電層に対して凹状であり、前記ゲート酸化物層に対して凸状であるコンセプト1の半導体素子。
コンセプト5.
前記誘電層は準大気圧未ドープシリコンガラス(SAUSG)を含むコンセプト1の半導体素子。
コンセプト6.
パワー金属酸化膜半導体電界効果トランジスタ(MOSFET)素子を含むコンセプト1の半導体素子。
コンセプト7.
前記ゲート酸化物層は前記第2の電極領域も前記ソース領域から分離させるコンセプト1の半導体素子。
コンセプト8.
半導体素子であって、
ソース領域と;
ドレイン領域と;
前記半導体素子内のトレンチ状のキャビティ内に形成されたゲートであって、前記ゲートは、
第1の電極領域と;
第2の電極領域と;
前記第1の領域と前記第2の電極領域との間の前記ゲートの幅を横断する表面を有する誘電領域であって、前記表面は凹状である誘電領域と
を含むゲートと
を具備した半導体素子。
コンセプト9.
前記第1の電極領域及び前記第2の電極領域はポリシリコンを含むコンセプト8の半導体素子。
コンセプト10.
前記誘電領域を前記第2の電極領域から分離させるゲート酸化物層をさらに含むコンセプト8の半導体素子。
コンセプト11.
前記誘電領域は第2の誘電層を含み、前記第2の誘電層は、第1の誘電層の後に形成され且つ前記第1の誘電層を前記ゲート酸化物層から分離させるコンセプト10の半導体素子。
コンセプト12.
前記誘電領域は準大気圧未ドープシリコンガラス(SAUSG)を含むコンセプト8の半導体素子。
コンセプト13.
パワー金属酸化膜半導体電界効果トランジスタ(MOSFET)素子を含むコンセプト8の半導体素子。
コンセプト14.
前記ゲート酸化物層は前記第2の電極領域も前記ソース領域から分離させるコンセプト1の半導体素子。
コンセプト15.
半導体素子内にスプリットゲートを作製する方法であって、
前記半導体素子内のトレンチ状のキャビティの側壁に沿って第1の誘電領域を形成することと;
前記キャビティ内に第1のゲート電極領域を形成することと;
前記キャビティ中に第2の誘電領域を形成することと;
前記第2の誘電領域をエッチバックして凹状表面を形成することと;
前記キャビティ内に第2のゲート電極領域を形成することと
を含んだ方法。
コンセプト16.
前記第2の誘電領域を形成する前に前記第1の誘電領域をエッチバックすることをさらに含むコンセプト15の方法。
コンセプト17.
前記第2のゲート電極領域を形成する前に、前記凹状表面上に且つ前記側壁に沿ってゲート酸化物層を生成することをさらに含むコンセプト15の方法。
コンセプト18.
前記第1の誘電領域を形成する前に、前記側壁に沿って熱酸化物層を生成することをさらに含むコンセプト15の方法。
コンセプト19.
ソース及びドレイン領域を形成する工程をさらに含むコンセプト15の方法。
コンセプト20.
前記半導体素子はパワー金属酸化膜半導体電界効果トランジスタ(MOSFET)素子を含むコンセプト15の方法。
【技術分野】
【0001】
本発明による実施形態は、一般に半導体素子に関する。
【背景技術】
【0002】
出力を節約するためには、トランジスタにおける出力損失の低減が重要となる。金属酸化膜半導体電界効果トランジスタ(MOSFET)素子、特にはパワーMOSFETとして知られている一種のMOSFETにおいて、前記素子のドレイン/ソースオン抵抗(Rdson)を低減させることにより、出力損失の低減が可能となる。
【0003】
スプリットゲートパワーMOSFET(遮蔽ゲートトレンチMOSFETとしても知られる)においては、Rdsonの低減のために、エピタキシャル層内のドーピング濃度をより高くする。スプリットゲートパワーMOSFETにおいて用いられるトレンチゲートは、第1の電極(例えばポリシリコン又はポリ1)と、第2の電極(例えばポリシリコン又はポリ2)とを含む。第1の電極は、絶縁層(例えば差分酸化物層;differential oxide layer)によって第2の電極から分離される。製造の観点からみて、前記絶縁層を適切に形成することは困難な場合がある。
【0004】
1つの従来の製造プロセスにおいて、前記絶縁層は、前記ゲート酸化物の形成と同時に、露出された第1のポリシリコン(ポリ1)領域上に成長される。しかし、前記ポリ1上における前記絶縁層の成長速度は、前記ポリ1領域の側壁に沿った前記絶縁層の成長速度よりもずっと速い。その結果、前記第2の電極のためのポリシリコン(ポリ2)が前記絶縁層上に堆積されたときに、鋭角部(sharp corner)が形成される。このような鋭角部があると、先端放電効果に起因して、前記絶縁層の信頼性に影響が出る場合がある。また、ゲート−ソースとゲート−ドレインとの間の重複が増加する可能性があり、その結果、Ciss(前記ゲートソースキャパシタンス及びゲートドレインキャパシタンスの合計)が増加し得る。さらに、前記絶縁層は下側のポリ1領域のプロファイルに適合しているため、前記ポリ1表面上において空隙又は欠陥が少しでも存在する場合、前記空隙又は欠陥に起因して酸化物プロファイルが変形し、その結果、前記ポリ1/ポリ2の絶縁破壊が有意に低下する。加えて、前記絶縁層及び前記ゲート酸化物は同時に形成されるため、前記絶縁層及び前記ゲート酸化物の厚さ間の相関が高くなる。その結果、前記ゲート酸化物をこれ以上厚くせずに欠陥又は他の製造問題を補償するために、前記絶縁層をこれ以上厚くすることができなくなる。
【0005】
別の従来の製造プロセスにおいて、第1の電極のための側壁酸化物及びポリシリコンをトレンチ内に堆積させる。その後、第1のポリシリコン領域を凹状エッチし、側壁酸化物と同様のエッチ速度を有する誘電材料を前記トレンチに補充する。平坦化後、前記誘電材料及び前記側壁酸化物をエッチバックして、絶縁層を形成する。しかし、前記誘電材料及び前記酸化物双方において均一なエッチ速度を達成することは困難である場合がある。エッチ速度において差がある場合、絶縁層の均一性に影響が出る場合があり、その結果、当該素子のオン抵抗及び入力キャパシタンスに影響が出る場合がある。また、前記エッチの実行後、鋭角部が形成され、この鋭角部において、トレンチ内に残留している材料がトレンチ側壁と出合う。このような鋭角部がある場合、ゲート酸化物の厚さ形成が大幅に遅延する可能性があり、その結果、ゲート酸化物の絶縁破壊が大幅に低下し得る。
【発明の概要】
【0006】
よって、上記の欠陥を回避する半導体素子と、このような素子を生成するための実行可能な方法とがあれば、有利である。
【0007】
本発明による一実施形態において、スプリットゲート半導体素子(例えばパワーMOSFET)は、第1の電極(例えばポリ1)領域を有するトレンチゲートと、第2の電極(例えばポリ2)領域とを含む。前記第1の電極及び前記第2の電極は、ゲート酸化物層及び隣接誘電層によって相互に分離される。前記ゲート酸化物層と前記誘電層との間の境界は曲線状になっており、これにより、ゲート酸化物層がトレンチ側壁と出合う鋭角部を回避する。
【0008】
一実施形態による製造中、ポリ1領域は凹状エッチされ、前記側壁酸化物はエッチ除去される。前記凹部に誘電材料を補充し、平坦化する。その結果、前記ポリ1領域の上方の領域内には、同一種類の材料(誘電材料)が含まれる。その後、前記誘電材料をエッチバックする。前記領域全体において同一の材料が存在しているため、異なる材料において均一なエッチ速度を達成しようとする際の問題が回避される。前記誘電領域をエッチして、曲線状(例えば凹状)プロファイルを形成する。上側を覆う酸化物層が形成されると、この酸化物層は前記誘電領域の形状に適合し、同様に曲線状プロファイルを有する。よって、誘電領域及び酸化物層がトレンチ側壁と出合う鋭角部が回避される。
【0009】
従来のアプローチと比較して、ゲート−ソースとゲート−ドレインとの間の重複が低減され、その結果Cissも低下する。ポリ1表面内に欠陥又は空隙が少しでも存在する場合も、前記凹部に誘電材料が補充されたときに当該欠陥又は空隙が充填されるため、適切なプロファイルが達成され、プロファイルの変形は回避される。よって、鋭角部が無いため、従来のアプローチと関連するゲート酸化物の遅延問題が回避される。
当業者であれば、種々の図面中に図示される以下の詳細な説明を読めば、本発明の上記及び他の目的及び利点を認識できるであろう。
【図面の簡単な説明】
【0010】
本明細書において用いられかつ本明細書を形成する添付図面は、本発明の実施形態を例示し、以下の記載と共に、本発明の原理を説明する役割を果たす。図面及び明細書全体において、類似の参照符号は、類似の要素を示す。
【図1A】図1Aは、本発明の実施形態による半導体素子の作製において用いられるプロセスのフローチャートを示す。
【図1B】図1Bは、本発明の実施形態による半導体素子の作製において用いられるプロセスのフローチャートを示す。
【図1C】図1Cは、本発明の実施形態による半導体素子の作製において用いられるプロセスのフローチャートを示す。
【図2】図2は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図3】図3は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図4】図4は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図5】図5は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図6】図6は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図7】図7は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図8】図8は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図9】図9は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図10】図10は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図11】図11は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図12】図12は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図13】図13は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図14】図14は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図15】図15は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図16】図16は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図17】図17は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図18】図18は、本発明の実施形態による半導体素子の作製における選択された段階を示す断面図である。
【図19】図19は、本発明による実施形態における半導体素子の要素を示す断面図である。
【発明を実施するための形態】
【0011】
以下の本発明の詳細な説明において、本発明の深い理解のために、多数の特定の詳細について説明する。しかし、当業者であれば、これらの特定の詳細又はその均等物無しでも本発明を実行することが可能であることを認識する。他の場合において、本発明の局面を不必要に曖昧にしないようにするために、周知の方法、手順、要素及び回路については詳述するのを控える。
【0012】
以下の詳細な記載のうち一部において、半導体素子作製動作における手順、論理ブロック、処理及び他の記号表示を示す。これらの記載及び表示は、半導体素子作製分野の当業者が作業の本質を他の当業者へ最も効果的に伝達するために用いられる手段である。本出願において、手順、論理ブロック、プロセスなどは、所望の結果を得るための一連の首尾一貫した工程又は命令としてみなされる。これらの工程においては、物理的数量を物理的に操作することが必要となる。上記及び同様の条件は全て、適切な物理的数量と関連付けられるべきものであり、ひとえに便宜上のためにこれらの数量に適用された表示に過ぎないことが念頭におかれるべきである。以下の記載から明らかであるものを除いて、他に明記無き限り、本出願全体において、「形成する」、「行う」、「生成する」、「堆積する」、「エッチングする」などの用語を用いた記載は、半導体素子作製の行為及びプロセス(例えば図1A、図1B及び図1Cのフローチャート100)を指すことが理解される。
【0013】
図面は縮尺通りになっておらず、構造及び当該構造を形成する多様な層の一部のみが図示されている場合がある。さらに、本明細書中に記載のプロセス及び工程と共に、作製プロセス及び工程が行われる場合がある。すなわち、本明細書中に図示及び記載される工程の前、最中及び/又は後において、複数のプロセス工程が存在し得る。重要なことは、本発明による実施形態が、これらの他の(恐らくは従来の)プロセス及び工程と共に(当該プロセス及び工程を混乱させることなく)実行することが可能であることである。一般的に、本発明による実施形態を従来のプロセスの一部の代替として(周辺プロセス及び工程に有意な影響を与えることなく)用いることが可能である。
【0014】
本明細書中用いられる「n」という文字はn型ドーパントを指し、「p」という文字はp型ドーパントを指す。正符号「+」又は負符号「−」は、相対的に高いドーパント濃度又は相対的に低いドーパント濃度を指す。
【0015】
本明細書中用いられる「チャンネル」という用語は、受け入れられている意味合いで用いられる。すなわち、FET内のチャンネルにおいて、電流はソース接続からドレイン接続へと移動する。チャンネルは、n型半導体材料又はp型半導体材料のいずれかによって構成され得る。そのため、FETは、nチャンネル素子又はpチャンネル素子として指定される。図面のうちいくつかについて、nチャンネル素子(すなわち、nチャンネルパワーMOSFET)の文脈において説明する。しかし、本発明による実施形態はこれらに限定されない。すなわち、本明細書中に記載の特徴は、pチャンネル素子において利用することが可能である。すなわち、nチャンネル素子についての説明は、対応するn型ドーパント及び材料をp型ドーパント及び材料と置き換えることにより、そのままpチャンネル素子にもあてはめることができ、逆もまた同様である。
【0016】
図1A、図1B及び図1Cは、半導体素子(例えば図19中に部分的に図示する素子)の作製において用いられるプロセスの一実施形態のフローチャート100である。フローチャート100において特定の工程を示しているが、このような工程は例示的なものである。すなわち、本発明による実施形態は、フローチャート100中に記載される工程の多様な他の工程又は変更例を行うのにも適している。フローチャート100について、図2〜図18に関連して説明する。図2〜図18は、本発明の実施形態による半導体素子作製における選択された段階を示す断面図である。
【0017】
図1Aのブロック102において、図2も参照して、エピタキシャル(epi)層204を基板202上に成長させる(基板202は、後続図中において図示していない場合がある)。nチャンネル素子において、前記エピタキシャル層はpドーパントを含み、n+基板上に成長される。前記構造は、基板202の下面上のドレイン領域203を含む。
【0018】
図1Aのブロック104において、図3も参照して、エピ層204の選択された部位上にフォトレジスト(PR)マスク306を形成する。その後、エピ層204の露出部位をエッチ除去して、トレンチ308と呼ばれるトレンチ状のキャビティを形成する。その後、図4に示すようにマスク306を除去する。
【0019】
図1Aのブロック106において、図5も参照して、エピ層204上においてトレンチ308の側壁及び下面に沿って熱酸化物層510を生成(成長)させる。一実施形態において、前記熱酸化物層の厚さは、およそ300オングストローム(A)である。
【0020】
ブロック108において、誘電層512(本明細書中、第1の誘電層とも呼ぶ)を熱酸化物層510上に形成する。熱酸化物層510は、図5に示すようにトレンチ308の側壁及び下部に沿ってトレンチ308内に延びる。一実施形態において、誘電層512は、準大気圧未ドープシリコンガラス(SAUSG)を含む。このような実施形態において、前記誘電層の厚さはおよそ1300Aである。
【0021】
図1Aのブロック110において、図6も参照して、第1のポリシリコン層614を誘電層512上及びトレンチ308内に形成する(図6及び後続図において、誘電層512及び熱酸化物層510は、単一の層511として表示される場合がある)。本明細書中、第1のポリシリコン層をポリ1と呼ぶ場合がある。
【0022】
図1Aのブロック112において、図7も参照して、例えば化学機械平坦化又は研磨(CMP)プロセスを用いてポリ1を除去する。残りのポリ1領域714も比較的少量だけ(例えば約0.1ミクロン)エッチバックすることができ、これにより、ポリ1の露出面(例えば上面)が層511に対して若干凹型となる。
【0023】
図1Bのブロック114において、図8も参照して、PRマスク816を選択されたポリ1領域上に形成する(すなわち、前記構造のコア領域を露出状態とし、前記構造のピックアップ又は終端領域をマスク816によって被覆する)。前記マスクを適用した後、前記露出されたポリ1をエッチバック(凹状エッチング)して、ポリ1領域818を前記コア領域内に形成する。このポリ1領域818は、前記ピックアップ又は終端領域内のポリ1領域714よりも低い高さまでトレンチ308を充填する。
【0024】
図1Bのブロック116において、図9も参照して、PRマスク816を除去した後、ブランケットバッファ酸化物エッチ(BOE)を行って、層511の一部を除去する。より詳細には、エピ層204に沿って層511を除去し、トレンチ308の側壁から、図9に示すようにポリ1領域714及び818の側部を部分的に露出させる。そして、領域714及び818の高さよりも若干低い高さまで層511を除去する。
【0025】
図1Bのブロック118において、例えば準大気圧化学気相成長法(SACVD)プロセスを用いて、図10に示すように誘電層1020をエピ層204の露出表面上へまたトレンチ308内へと堆積させる。一実施形態において、誘電層1020は、高密度化されたSAUSG(例えば6K
SAUSG)を含む。前記凹部に誘電材料が補充される際にポリ1領域714及び818の表面内の欠陥又は空隙は全て充填されるため、適切なプロファイルが達成され、プロファイル変形が回避される。
【0026】
図1Bのブロック120において、例えばCMPプロセスを用いて誘電層1020の一部を除去し、前記誘電層の残り部分をドライエッチを用いて除去し、これにより、エピ層204及び誘電層1020の露出表面を図11に示すように平坦化する。よって、同一種類の材料(例えばSAUSG)がポリ1領域818の上方の領域内に来る。
【0027】
図1Bのブロック122において、PRマスク1222を前記構造のピックアップ又は終端領域上に形成すると、図12に示すようにコア領域が露出される。その後、専用酸化物エッチを行って誘電層1020の一部を除去して、誘電層1226を形成する(本明細書中、誘電層1226を第2の誘電層とも呼ぶ)。誘電層1020全体において同一材料が存在しているため、異なる材料に対して均一なエッチ速度を達成しようとする際の問題が回避される。
【0028】
重要なことに、誘電層1226の表面1224は曲線状となっている。図12において、前記構造の断面が図示されている。三次元において、誘電層1226の表面1224は、凹状である。表面1224は曲線状であるため、誘電層1226が前記トレンチの側壁1228と出合う鋭角部が回避される。
【0029】
図1Bのブロック124において、PRマスク1222を除去し、図13に示すようにエピ層204、誘電層1226及び誘電層1020の露出表面上にゲート酸化物層1330を生成(成長)させる。表面1224は曲線状であるため、ゲート酸化物層1330も、誘電層1226の上方において曲線状(凹状)となる。よって、従来のアプローチにおける鋭角部の存在に起因するゲート酸化物遅延問題が回避される。また、従来のアプローチと比較して、ゲート−ソースとゲート−ドレインとの間の重複も低減し、その結果Cissも低減する。
【0030】
図1Cのブロック126において、その後、ゲート酸化物層1330上に第2のポリシリコン層1332を形成する。本明細書中、この第2のポリシリコン層をポリ2とも呼ぶ。
【0031】
図1Cのブロック128において、図14も参照して、例えばCMPプロセスを用いてポリ2を除去して、ポリ2領域1434を形成する。ポリ2領域1434を比較的少量だけエッチバックしてもよく、その場合、前記ポリ2の露出面(例えば上)面がゲート酸化物層1330に対して相対的に凹型となる。ポリ1領域818及びポリ2領域1434は、スプリットゲートパワーMOSFET(遮蔽ゲートトレンチMOSFETとしても知られる)内のスプリットゲートの第1の電極及び第2の電極に対応する。
【0032】
図1Cのブロック130において、図15も参照して、本体インプラントを行って、本体領域1536を形成する。例えばnチャンネル素子において、本体領域1536は、p型(p)ドーパントを含む。その後、マスク(図示せず)を形成してピックアップ領域又は終端領域を遮蔽することができ、その後、ソースインプラントを行ってソース領域1538を形成する。例えばnチャンネル素子において、ソース領域1538はn型(n+)ドーパントを含む。その後、前記マスクを除去する。
【0033】
図1Cのブロック132において、低温酸化物(LTO)の層に続いてホウ素リンケイ酸ガラス(BPSG)の層を堆積させる。図16、これらの層を層1640として総称する。
【0034】
図1Cのブロック134において、図17も参照して、マスク(図示せず)を用いて層1640、ソース領域1538及び本体領域1536の一部を選択的に除去して、開口部1742を形成する。その後、前記開口部の下部において、nチャンネル素子において、ドーパントをインプラントして、p型(p+)接点領域1744を形成する。
【0035】
図1Cのブロック136において、別のマスク(図示せず)を選択領域上に形成し、前記マスク内の開口部の下側の材料を除去することで、ポリ1領域818及び714ならびにポリ2領域1434に対してピックアップ(図示せず)を形成することができる。図18に示すように前記構造上に金属層1846を堆積させることができ、その後別のマスク(図示せず)を形成することで、前記金属層の一部を選択的に除去して、電気接続を形成する。不動態層(図示せず)を任意選択的に堆積することができ、その後別のマスク(図示せず)を適用して前記不動態層をエッチングすることで、ゲートパッド及びソースパッドを規定することができる。
【0036】
図19は、トレンチ又はスプリットゲート1900の実施形態を示す。ゲート1900は、第1の電極(例えばポリシリコン、ポリ1)領域818と、第2の電極(例えばポリシリコン、ポリ2)領域1434とを含む。第1の電極及び第2の電極は、ゲート酸化物層1330によって相互に分離される。ゲート酸化物層1330は、第2の誘電層1226に隣接する。第1の誘電層512の後に第2の誘電層1226が形成され、第2の誘電層1226は、第1の誘電層512をゲート酸化物層1330から分離させる。
【0037】
重要なことに、ゲート酸化物層1330と第2の誘電層1226との間の境界1224は曲線状になっている。境界1224は、ゲートトレンチ308の幅を横断する。より詳細には、前記境界は下側の誘電層1226に対して凹状となっている(よってゲート酸化物層1330に対して凸状となっている)。
【0038】
第2の誘電層1226及びゲート酸化物層1330がトレンチ308の側壁に出合う場所である鋭角部が回避されるため、従来のアプローチに関連するゲート酸化物遅延問題が解消される。また、従来のアプローチと比較して、ゲート−ソースとゲート−ドレインとの間の重複が低減し、その結果Cissが低減する。
【0039】
要約すると、パワーMOSFET素子の実施形態と、このような素子の作製方法の実施形態とが記載されている。特定の本発明の実施形態についての上記記載は、例示及び説明の目的のためのものであり、網羅的なものを意図しておらずまた本発明を開示の形態そのものに限定することも意図していない。よって、上記教示内容を鑑みれば、多くの改変例及び変更例が可能である。実施形態は、本発明の原理及びその実際的用途を説明するために選択及び記載されたものであり、これにより、当業者が本発明及び多様な実施形態を最良に利用することが可能となり、特定の用途に適した多様な改変例が企図される。本発明の範囲は、本明細書に添付される特許請求の範囲及びその均等物によって規定されることが意図される。
【0040】
コンセプト
本文書は、少なくとも以下のコンセプトを開示する。
コンセプト1.
ソース領域と;
ドレイン領域と;
第1の電極領域及び第2の電極領域を含むトレンチゲートであって、前記第1の電極領域及び前記第2の電極領域は、誘電層に隣接するゲート酸化物層によって相互に分離され、前記ゲート酸化物層と前記誘電層との間の境界は曲線状であるトレンチゲートと
を具備した半導体素子。
コンセプト2.
前記第1の電極領域及び前記第2の電極領域はポリシリコンを含むコンセプト1の半導体素子。
コンセプト3.
前記誘電層は第2の誘電層を含み、前記第2の誘電層は、第1の誘電層の後に形成され且つ前記第1の誘電層を前記ゲート酸化物層から分離させるコンセプト1の半導体素子。
コンセプト4.
前記境界は、前記誘電層に対して凹状であり、前記ゲート酸化物層に対して凸状であるコンセプト1の半導体素子。
コンセプト5.
前記誘電層は準大気圧未ドープシリコンガラス(SAUSG)を含むコンセプト1の半導体素子。
コンセプト6.
パワー金属酸化膜半導体電界効果トランジスタ(MOSFET)素子を含むコンセプト1の半導体素子。
コンセプト7.
前記ゲート酸化物層は前記第2の電極領域も前記ソース領域から分離させるコンセプト1の半導体素子。
コンセプト8.
半導体素子であって、
ソース領域と;
ドレイン領域と;
前記半導体素子内のトレンチ状のキャビティ内に形成されたゲートであって、前記ゲートは、
第1の電極領域と;
第2の電極領域と;
前記第1の領域と前記第2の電極領域との間の前記ゲートの幅を横断する表面を有する誘電領域であって、前記表面は凹状である誘電領域と
を含むゲートと
を具備した半導体素子。
コンセプト9.
前記第1の電極領域及び前記第2の電極領域はポリシリコンを含むコンセプト8の半導体素子。
コンセプト10.
前記誘電領域を前記第2の電極領域から分離させるゲート酸化物層をさらに含むコンセプト8の半導体素子。
コンセプト11.
前記誘電領域は第2の誘電層を含み、前記第2の誘電層は、第1の誘電層の後に形成され且つ前記第1の誘電層を前記ゲート酸化物層から分離させるコンセプト10の半導体素子。
コンセプト12.
前記誘電領域は準大気圧未ドープシリコンガラス(SAUSG)を含むコンセプト8の半導体素子。
コンセプト13.
パワー金属酸化膜半導体電界効果トランジスタ(MOSFET)素子を含むコンセプト8の半導体素子。
コンセプト14.
前記ゲート酸化物層は前記第2の電極領域も前記ソース領域から分離させるコンセプト1の半導体素子。
コンセプト15.
半導体素子内にスプリットゲートを作製する方法であって、
前記半導体素子内のトレンチ状のキャビティの側壁に沿って第1の誘電領域を形成することと;
前記キャビティ内に第1のゲート電極領域を形成することと;
前記キャビティ中に第2の誘電領域を形成することと;
前記第2の誘電領域をエッチバックして凹状表面を形成することと;
前記キャビティ内に第2のゲート電極領域を形成することと
を含んだ方法。
コンセプト16.
前記第2の誘電領域を形成する前に前記第1の誘電領域をエッチバックすることをさらに含むコンセプト15の方法。
コンセプト17.
前記第2のゲート電極領域を形成する前に、前記凹状表面上に且つ前記側壁に沿ってゲート酸化物層を生成することをさらに含むコンセプト15の方法。
コンセプト18.
前記第1の誘電領域を形成する前に、前記側壁に沿って熱酸化物層を生成することをさらに含むコンセプト15の方法。
コンセプト19.
ソース及びドレイン領域を形成する工程をさらに含むコンセプト15の方法。
コンセプト20.
前記半導体素子はパワー金属酸化膜半導体電界効果トランジスタ(MOSFET)素子を含むコンセプト15の方法。
【特許請求の範囲】
【請求項1】
ソース領域と;
ドレイン領域と;
第1の電極領域及び第2の電極領域を含むトレンチゲートであって、前記第1の電極領域及び前記第2の電極領域は、誘電層に隣接するゲート酸化物層によって相互に分離され、前記ゲート酸化物層と前記誘電層との間の境界は曲線状であるトレンチゲートと
を具備した半導体素子。
【請求項2】
前記第1の電極領域及び前記第2の電極領域はポリシリコンを含む請求項1の半導体素子。
【請求項3】
前記誘電層は第2の誘電層を含み、前記第2の誘電層は、第1の誘電層の後に形成され且つ前記第1の誘電層を前記ゲート酸化物層から分離させる請求項1の半導体素子。
【請求項4】
前記境界は、前記誘電層に対して凹状であり、前記ゲート酸化物層に対して凸状である請求項1の半導体素子。
【請求項5】
前記誘電層は準大気圧未ドープシリコンガラス(SAUSG)を含む請求項1の半導体素子。
【請求項6】
パワー金属酸化膜半導体電界効果トランジスタ(MOSFET)素子を含む請求項1の半導体素子。
【請求項7】
前記ゲート酸化物層は前記第2の電極領域も前記ソース領域から分離させる請求項1の半導体素子。
【請求項8】
半導体素子であって、
ソース領域と;
ドレイン領域と;
前記半導体素子内のトレンチ状のキャビティ内に形成されたゲートであって、前記ゲートは、
第1の電極領域と;
第2の電極領域と;
前記第1の領域と前記第2の電極領域との間の前記ゲートの幅を横断する表面を有する誘電領域であって、前記表面は凹状である誘電領域と
を含むゲートと
を具備した半導体素子。
【請求項9】
前記第1の電極領域及び前記第2の電極領域はポリシリコンを含む請求項8の半導体素子。
【請求項10】
前記誘電領域を前記第2の電極領域から分離させるゲート酸化物層をさらに含む請求項8の半導体素子。
【請求項11】
前記誘電領域は第2の誘電層を含み、前記第2の誘電層は、第1の誘電層の後に形成され且つ前記第1の誘電層を前記ゲート酸化物層から分離させる請求項10の半導体素子。
【請求項12】
前記誘電領域は準大気圧未ドープシリコンガラス(SAUSG)を含む請求項8の半導体素子。
【請求項13】
パワー金属酸化膜半導体電界効果トランジスタ(MOSFET)素子を含む請求項8の半導体素子。
【請求項14】
前記ゲート酸化物層は前記第2の電極領域も前記ソース領域から分離させる請求項1の半導体素子。
【請求項15】
半導体素子内にスプリットゲートを作製する方法であって、
前記半導体素子内のトレンチ状のキャビティの側壁に沿って第1の誘電領域を形成することと;
前記キャビティ内に第1のゲート電極領域を形成することと;
前記キャビティ中に第2の誘電領域を形成することと;
前記第2の誘電領域をエッチバックして凹状表面を形成することと;
前記キャビティ内に第2のゲート電極領域を形成することと
を含んだ方法。
【請求項16】
前記第2の誘電領域を形成する前に前記第1の誘電領域をエッチバックすることをさらに含む請求項15の方法。
【請求項17】
前記第2のゲート電極領域を形成する前に、前記凹状表面上に且つ前記側壁に沿ってゲート酸化物層を生成することをさらに含む請求項15の方法。
【請求項18】
前記第1の誘電領域を形成する前に、前記側壁に沿って熱酸化物層を生成することをさらに含む請求項15の方法。
【請求項19】
ソース及びドレイン領域を形成する工程をさらに含む請求項15の方法。
【請求項20】
前記半導体素子はパワー金属酸化膜半導体電界効果トランジスタ(MOSFET)素子を含む請求項15の方法。
【請求項1】
ソース領域と;
ドレイン領域と;
第1の電極領域及び第2の電極領域を含むトレンチゲートであって、前記第1の電極領域及び前記第2の電極領域は、誘電層に隣接するゲート酸化物層によって相互に分離され、前記ゲート酸化物層と前記誘電層との間の境界は曲線状であるトレンチゲートと
を具備した半導体素子。
【請求項2】
前記第1の電極領域及び前記第2の電極領域はポリシリコンを含む請求項1の半導体素子。
【請求項3】
前記誘電層は第2の誘電層を含み、前記第2の誘電層は、第1の誘電層の後に形成され且つ前記第1の誘電層を前記ゲート酸化物層から分離させる請求項1の半導体素子。
【請求項4】
前記境界は、前記誘電層に対して凹状であり、前記ゲート酸化物層に対して凸状である請求項1の半導体素子。
【請求項5】
前記誘電層は準大気圧未ドープシリコンガラス(SAUSG)を含む請求項1の半導体素子。
【請求項6】
パワー金属酸化膜半導体電界効果トランジスタ(MOSFET)素子を含む請求項1の半導体素子。
【請求項7】
前記ゲート酸化物層は前記第2の電極領域も前記ソース領域から分離させる請求項1の半導体素子。
【請求項8】
半導体素子であって、
ソース領域と;
ドレイン領域と;
前記半導体素子内のトレンチ状のキャビティ内に形成されたゲートであって、前記ゲートは、
第1の電極領域と;
第2の電極領域と;
前記第1の領域と前記第2の電極領域との間の前記ゲートの幅を横断する表面を有する誘電領域であって、前記表面は凹状である誘電領域と
を含むゲートと
を具備した半導体素子。
【請求項9】
前記第1の電極領域及び前記第2の電極領域はポリシリコンを含む請求項8の半導体素子。
【請求項10】
前記誘電領域を前記第2の電極領域から分離させるゲート酸化物層をさらに含む請求項8の半導体素子。
【請求項11】
前記誘電領域は第2の誘電層を含み、前記第2の誘電層は、第1の誘電層の後に形成され且つ前記第1の誘電層を前記ゲート酸化物層から分離させる請求項10の半導体素子。
【請求項12】
前記誘電領域は準大気圧未ドープシリコンガラス(SAUSG)を含む請求項8の半導体素子。
【請求項13】
パワー金属酸化膜半導体電界効果トランジスタ(MOSFET)素子を含む請求項8の半導体素子。
【請求項14】
前記ゲート酸化物層は前記第2の電極領域も前記ソース領域から分離させる請求項1の半導体素子。
【請求項15】
半導体素子内にスプリットゲートを作製する方法であって、
前記半導体素子内のトレンチ状のキャビティの側壁に沿って第1の誘電領域を形成することと;
前記キャビティ内に第1のゲート電極領域を形成することと;
前記キャビティ中に第2の誘電領域を形成することと;
前記第2の誘電領域をエッチバックして凹状表面を形成することと;
前記キャビティ内に第2のゲート電極領域を形成することと
を含んだ方法。
【請求項16】
前記第2の誘電領域を形成する前に前記第1の誘電領域をエッチバックすることをさらに含む請求項15の方法。
【請求項17】
前記第2のゲート電極領域を形成する前に、前記凹状表面上に且つ前記側壁に沿ってゲート酸化物層を生成することをさらに含む請求項15の方法。
【請求項18】
前記第1の誘電領域を形成する前に、前記側壁に沿って熱酸化物層を生成することをさらに含む請求項15の方法。
【請求項19】
ソース及びドレイン領域を形成する工程をさらに含む請求項15の方法。
【請求項20】
前記半導体素子はパワー金属酸化膜半導体電界効果トランジスタ(MOSFET)素子を含む請求項15の方法。
【図1A】
【図1B】
【図1C】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図1B】
【図1C】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公表番号】特表2013−508984(P2013−508984A)
【公表日】平成25年3月7日(2013.3.7)
【国際特許分類】
【出願番号】特願2012−535388(P2012−535388)
【出願日】平成22年10月21日(2010.10.21)
【国際出願番号】PCT/US2010/053617
【国際公開番号】WO2011/050207
【国際公開日】平成23年4月28日(2011.4.28)
【出願人】(503346049)
【Fターム(参考)】
【公表日】平成25年3月7日(2013.3.7)
【国際特許分類】
【出願日】平成22年10月21日(2010.10.21)
【国際出願番号】PCT/US2010/053617
【国際公開番号】WO2011/050207
【国際公開日】平成23年4月28日(2011.4.28)
【出願人】(503346049)
【Fターム(参考)】
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