検査回路及び電子回路
【課題】検査端子数を低減する
【解決手段】第１入力端子ａ１と第１Ｙドライバ１１０との間にはこれらを電気的に接続
する第１配線Ｌ１が設けられており、第２入力端子ｂ１と第２Ｙドライバ１２０との間に
はこれらを電気的に接続する第２配線Ｌ２とが設けられている。選択回路２１０は、通常
時において第１配線Ｌ１と第２配線Ｌ２及び検査端子Ｔ１を電気的に分離し、検査時にお
いて第１配線Ｌ１、第２配線Ｌ２及び検査端子Ｔ１を電気的に接続する。
【解決手段】第１入力端子ａ１と第１Ｙドライバ１１０との間にはこれらを電気的に接続
する第１配線Ｌ１が設けられており、第２入力端子ｂ１と第２Ｙドライバ１２０との間に
はこれらを電気的に接続する第２配線Ｌ２とが設けられている。選択回路２１０は、通常
時において第１配線Ｌ１と第２配線Ｌ２及び検査端子Ｔ１を電気的に分離し、検査時にお
いて第１配線Ｌ１、第２配線Ｌ２及び検査端子Ｔ１を電気的に接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検査回路及び電子回路に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ発光装置などでは、液晶素子やＯＬＥＤ素子といった電気光学
素子とともに、これらの電気光学素子を駆動するための駆動回路が同一基板上に形成され
ることが多い。加えて、駆動回路が正常に動作するか否かを検査するため、検査回路を同
一基板に組み込むことがある。
特許文献１には、複数の走査線と複数のデータ線と、走査線とデータ線の交差に対応し
て設けられた複数の画素回路とが表示領域に形成され、表示領域の左右の辺に沿って走査
線駆動回路を２個配置し、２つの走査線駆動回路を用いて複数の走査線を駆動する表示装
置が開示されている。また、この表示装置では、２個の走査線駆動回路を各々検査するた
めに、独立した外部入力端子が設けられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−６５０１５号（図４参照）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では異なる走査線回路を検査するために、各々の走査線回路
に対応して検査用の入力端子を設けていた。このため、検査用の入力端子の数が多くなり
、検査プローブ作成時にピン数が多く必要となりコストが増大する。また、接触する端子
が多いほど、検査時にプローブが端子を擦ることで発生する金属屑の発生確率が高くなり
、表示装置の信頼性を低下させるという問題がある。
本発明は、上述した事情に鑑みてなされたものであり、検査用の入力端子の数を減らし
て、コストを削減すると共に信頼性を向上させることが可能な検査回路及び電子回路を提
供することを解決課題とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明に係る検査回路は、基板に形成された第１入力端
子から供給される第１入力信号に従って動作し前記基板に形成された第１回路、及び前記
基板に形成された第２入力端子から供給される第２入力信号に従って動作し前記基板に形
成された第２回路の動作を検査するものであって、前記基板に形成された検査端子及び制
御端子と、前記第１入力端子と前記第１回路とを接続する第１配線と、前記第２入力端子
と前記第２回路とを接続する第２配線と、前記基板に形成された選択回路とを備え、前記
検査端子は、前記第２配線と電気的に接続され、前記選択回路は、前記制御端子から供給
される制御信号に応じて、前記第２配線と前記第１配線とを電気的に接続するか分離する
かを制御することを特徴とする。
【０００６】
この発明によれば、検査時には、基板上に形成された選択回路は１個の検査端子と第１
配線及び第２配線とを電気的に接続するので、検査信号を第１回路と第２回路とに供給す
ることができ、検査を行うことができる。その一方、通常時には、選択回路は第１配線と
第２配線とを電気的に分離するので、第１回路と第２回路とを別々の信号で動作させるこ
とが可能となる。よって、この発明によれば、検査端子の数を減らして、コストを削減す
ると共に信頼性を向上させることができる。
【０００７】
本発明に係る検査回路は、基板に形成された第１入力端子から供給される第１入力信号
に従って動作し前記基板に形成された第１回路、及び前記基板に形成された第２入力端子
から供給される第２入力信号に従って動作し前記基板に形成された第２回路の動作を検査
するものであって、前記基板に形成された検査端子及び制御端子と、前記第１入力端子と
前記第１回路とを接続する第１配線と、前記第２入力端子と前記第２回路とを接続する第
２配線と、前記基板に形成され、前記第１回路からの距離が前記第２回路からの距離より
も短い第１選択回路と、前記基板に形成され、前記第２回路からの距離が前記第１回路か
らの距離よりも短い第２選択回路と、前記第１選択回路と前記第２選択回路とを電気的に
接続する第３配線とを備え、前記検査端子は前記第２配線と電気的に接続され、前記第１
選択回路及び前記第２選択回路は、前記制御端子に供給される制御信号に応じてオン状態
又はオフ状態の一方になるように制御され、前記制御信号が第１の状態のとき、前記第１
選択回路は前記第１配線と前記第３配線とを電気的に接続し、且つ、前記第２選択回路は
前記第２配線と前記第３配線とを電気的に接続し、前記制御信号が第２の状態のとき、前
記第１選択回路は前記第１配線と前記第３配線とを電気的に開放し、且つ、前記第２選択
回路は前記第２配線と前記第３配線とを電気的に開放することを特徴とする。
【０００８】
この発明によれば、第１選択回路と第２選択回路とは、第３配線によって電気的に接続
される。これは、１個の検査端子から供給される検査信号を、第１回路と第２回路に引き
回すために必要な配線である。しかしながら、第３配線が長くなる程、即ち、第１回路と
第２回路の距離長くなる程、そこに付随する寄生容量は大きくなる。この発明によれば、
通常時には、第１配線と第３配線とを電気的に分離し、且つ、第２配線と第３配線とを電
気的に分離することができる。このため、通常時には第３配線に付随する寄生容量を分離
することができるので、第１入力信号及び第２入力信号の駆動が容易になる。
【０００９】
ここで、前記第１選択回路は、前記第１配線と前記第３配線との間に設けられた第１ス
イッチング素子と、一方の端子が前記第３配線と接続され、他方の端子に固定電位が供給
される第２スイッチング素子とを備え、前記第２選択回路は、前記第２配線と前記第３配
線との間に設けられた第３スイッチング素子と、一方の端子が前記第３配線と接続され、
他方の端子に固定電位が供給される第４スイッチング素子とを備え、前記第１スイッチン
グ素子及び前記第３スイッチング素子は、前記制御信号が前記第１の状態のときオン状態
となる一方、前記制御信号が前記第２の状態のときオフ状態となり、前記第２スイッチン
グ素子及び前記第４スイッチング素子は、前記制御信号が前記第１の状態のときオフ状態
となる一方、前記制御信号が前記第２の状態のときオン状態となることが好ましい。
この発明によれば、検査時において第２スイッチング素子及び第４スイッチング素子が
オン状態となるので、第３配線の寄生容量に蓄積された静電気を放電させることができる
。このため、静電破壊を防止することが可能となる。また、動作時に第３配線がハイイン
ピーダンス状態となってノイズを拾うこともない。
【００１０】
上述した検査回路おいて、前記検査端子の面積は、前記第１入力端子の面積より大きく
、且つ、前記第２入力端子の面積より大きく、前記制御端子の面積は、前記第１入力端子
の面積より大きく、且つ、前記第２入力端子の面積より大きいことが好ましい。この発明
によれば、検査時に用いる検査端子の面積が第１入力端子よりも大きく、また、検査端子
の面積が第２入力端子よりも大きいので、検査端子にプローブを容易に接触させることが
可能となる。
【００１１】
次に、本発明に係る電子回路は、検査回路と、第１回路と、第２回路とを備えたことを
特徴とする。この発明によれば、信頼性の高い電子回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係る表示装置の構成を示すブロック図である。
【図２】同実施形態の画素回路の構成を示す回路図である。
【図３】同実施形態の選択回路の一例を説明するための説明図である。
【図４】選択回路及び周辺回路の構成を示す説明図である。
【図５】通常時における信号の流れを説明するための回路図である。
【図６】検査時における信号の流れを説明するための回路図である。
【図７】第２実施形態に係る表示装置の構成を説明するためのブロック図である。
【図８】同実施形態の画素回路の構成を示す回路図である。
【図９】信号の流れを説明するための等価回路図である。
【図１０】画素回路の他の例を示す回路図である。
【図１１】画素回路の他の例を示す回路図である。
【図１２】選択回路の他の例を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、添付の図面を参照しながら本発明に係る実施の形態を説明する。図面においては
、各部の寸法の比率は実際のものとは適宜に異ならせてある。また、本発明は、以下に述
べる各実施形態に限定されるものではなく、各実施形態を変形して得られる各種の変形例
や、各実施形態またはその変形例を応用して得られる形態をも技術的範囲に含みうる。な
お、各図において共通する部分には同一の符号が付されている。
【００１４】
＜１．第１実施形態＞
図１は、本発明の第１実施形態に係る電気光学装置１Ａの構成を示すブロック図である
。電気光学装置１Ａは、基板２０の上に表示領域Ｑを形成してある。表示領域Ｑには、複
数の走査線１０と、複数の制御線１１とがＸ方向に平行に形成される。そして、Ｙ方向に
複数のデータ線１２が形成される。走査線１０とデータ線１２の交差に対応して画素回路
４０Ａが設けられている。
また、基板２０の端部には、第１入力端子ａ１及びａ２、第２入力端子ｂ１及びｂ２、
第１検査入力端子Ｔ１、第２検査入力端子Ｔ２、制御端子Ｔ３、第１検査出力端子ａ３、
及び第２検査出力端子ｂ３が設けられている。このうち、第１入力端子ａ１及びａ２、並
びに第２入力端子ｂ１及びｂ２は通常時に用いられ、第１検査入力端子Ｔ１、第２検査入
力端子Ｔ２、制御端子Ｔ３、第１検査出力端子ａ３、及び第２検査出力端子ｂ３は検査時
に用いられる。また、第１検査入力端子Ｔ１、第２検査入力端子Ｔ２、制御端子Ｔ３、第
１検査出力端子ａ３、及び第２検査出力端子ｂ３の各々の面積は、第１入力端子ａ１及び
ａ２、並びに第２入力端子ｂ１及びｂ２の面積よりも大きい。
【００１５】
具体的には、第１入力端子ａ１には第１クロック信号ＣＫ１が供給され、第１入力端子
ａ２には第１開始パルスＳＰ１が供給される。第１Ｙドライバ１１０は第１開始パルスＳ
Ｐ１を第１クロック信号ＣＫ１に同期して順次シフトして走査線１０に供給する信号を生
成する。なお、図１では２本の走査線を代表して走査線１０と表現しているが、図２に示
すように実際には、走査線１０は第１走査線１０Ａ及び第２走査線１０Ｂで構成されてお
り、第１走査線１０Ａには走査信号ＧＷＲＴが供給され、第２走査線１０Ｂには初期化信
号ＧＰＲＥが供給される。
【００１６】
また、第２入力端子ｂ１には第２クロック信号ＣＫ２が供給され、第２入力端子ｂ２に
は第２開始パルスＳＰ２が供給される。第２Ｙドライバ１２０は第２開始パルスＳＰ２を
第２クロック信号ＣＫ２に同期して順次シフトして制御線１０に供給する信号を生成する
。なお、図１では２本の制御線を代表して制御線１１と表現しているが、図２に示すよう
に実際には、制御線１１は第１制御線１１Ａ及び第２制御線１１Ｂで構成されており、第
１制御線１１Ａには補償制御信号ＧＩＮＩが供給され、第２制御線１１Ｂには発光制御信
号ＧＥＬが供給される。
【００１７】
図２に画素回路４０Ａの構成を示す。画素回路４０Ａは、駆動トランジスタＴｄｒとそ
のドレインとＯＬＥＤ素子ＥＬの陽極との間に設けられた発光制御トランジスタＴｅｌと
を備える。さらに、駆動トランジスタＴｄｒのゲートは容量素子Ｃ３の一方の端子と接続
されている。容量素子Ｃ３の他方の端子とデータ線１３との間にはトランジスタＴｒ１が
設けられている。また、容量素子Ｃ３の両端と電源ＶＤＤとの間には、容量素子Ｃ１及び
容量素子Ｃ２が各々設けられている。くわえて、容量素子Ｃ３の両端にはトランジスタＴ
ｒ２及びＴｒ３が設けられており、トランジスタＴｒ２及びＴｒ３の間にトランジスタＴ
ｒ４が設けられている。
【００１８】
以上の構成において、初期化期間では、初期化信号ＧＰＲＥ及び補償制御信号ＧＩＮＩ
がハイレベルとなり、トランジスタＴｒ２、Ｔｒ３、及びＴｒ４がオン状態となる。この
ため、第３容量素子Ｃ３に蓄積された電荷が放電され、それらの電位が初期化電位ＶＳＴ
に設定される。なお、初期化期間では、走査信号ＧＷＲＴ及び発光制御信号ＧＥＬがロー
レベルとなり、トランジスタＴｒ１及び発光制御トランジスタＴｅｌがオフ状態となる。
【００１９】
補償期間では、初期化信号ＧＰＲＥがローレベルに遷移する一方、補償制御信号ＧＩＮ
Ｉがハイレベルとなる。このため、トランジスタＴｒ４がオフ状態へ遷移し、トランジス
タＴｒ２及びＴｒ３がオン状態を維持する。このとき、容量素子Ｃ３の一方の電極の電位
は初期化電位ＶＳＴに固定される。また、駆動トランジスタＴｄｒがダイオード接続され
、ソースからドレインに電流が流れ込む。これによって、駆動トランジスタＴｄｒのゲー
ト・ソース間電圧は閾値電圧Ｖｔｈに漸近する。
【００２０】
次に、データ書込期間では、走査信号ＧＷＲＴがハイレベルとなりトランジスタＴｒ１
がオン状態となる一方、トランジスタＴｒ２〜 Ｔｒ４、及び発光制御トランジスタＴｅ
ｌがオフ状態となる。この状態で、容量素子Ｃ３の一方の端子がデータ線１４に電気的に
接続される。これによって、駆動トランジスタＴｄｒのゲート電位がデータ線１４を介し
て供給されるデータ電圧に応じてシフトする。
【００２１】
次に、駆動期間では、トランジスタＴｒ１がオフ状態となり、容量素子Ｃ３がデータ線
１４ から電気的に分離される。また、トランジスタＴｒ２〜 Ｔｒ４がオフ状態となる。
その一方で、発光制御信号ＧＥＬがハイレベルになり、トランジスタＴｅｌがオン状態に
なり駆動トランジスタＴｄｒからそのゲート電位に応じた大きさの駆動電流がＯＬＥＤ素
子ＥＬに供給される。このようにして、表示装置１Ａは動作する。
【００２２】
次に、図１に示す選択回路２１０は、図３に示すように２個のスイッチング素子２１１
及び２１２を備える。スイッチング素子２１１及び２１２は、画素回路４０Ａと同様にＴ
ＦＴで形成される。ここで、スイッチング素子２１１に着目すると、選択回路２１０及び
その周辺回路は図４に示すように接続されている。第１入力端子ａ１と第１Ｙドライバ１
１０との間にはこれらを電気的に接続する第１配線Ｌ１が設けられており、第２入力端子
ｂ１と第２Ｙドライバ１２０との間にはこれらを電気的に接続する第２配線Ｌ２とが設け
られている。
【００２３】
次に、表示装置１Ａの動作を通常時と検査時に分けて説明する。図５に通常時における
信号の流れを示す。通常時においては、ローレベルとなる制御信号が制御端子Ｔ３を介し
て選択回路２１０に供給される。このため、スイッチング素子２１１及び２１２はオフ状
態となり（図３参照）、第１配線Ｌ１と第２配線Ｌ２とは電気的に分離される。この状態
で第１入力端子ａ１から第１クロック信号ＣＫ１が入力され第１Ｙドライバ１１０に供給
される。また、第１入力端子ａ２から第１開始パルスＳＰ１が入力され第１Ｙドライバ１
１０に供給される。さらに、第２入力端子ｂ１から第２クロック信号ＣＫ２が入力され第
２Ｙドライバ１２０に供給される。くわえて、第２入力端子ｂ２から第２開始パルスＳＰ
２が入力され第２Ｙドライバ１２０に供給される。
【００２４】
図６に検査時における信号の流れを示す。検査時においては、検査プローブが第１検査
入力端子Ｔ１及び第２検査入力端子Ｔ２、制御端子Ｔ３、並びに第１検査出力端子ａ３及
び第２検査出力端子ｂ３と接触する。そして、ハイレベルとなる制御信号が制御端子Ｔ３
を介して選択回路２１０に供給される。すると、スイッチング素子２１１及び２１２はオ
ン状態となる。この状態で第１検査入力端子Ｔ１から検査クロック信号ＣＫ３が入力され
、第２検査入力端子Ｔ２から検査開始パルスＳＰ３が入力される。検査クロック信号ＣＫ
３及び検査開始パルスＳＰ３は、第１Ｙドライバ１１０及び第２Ｙドライバ１２０に供給
される。第１Ｙドライバ１１０及び第２Ｙドライバ１２０は、シフトレジスタを備え、検
査開始パルスＳＰ３を順次シフトして、エンドパルスＥＮ１及びＥＮ２を各々出力する。
仮に、シフトレジスタが故障していると、正しいエンドパルスＥＮ１及びＥＮ２を得るこ
とができない。そこで、本実施形態では第１検査出力端子ａ３を介してエンドパルスＥＮ
１を監視し、第２検査出力端子ｂ３を介してエンドパルスＥＮ２を監視して、表示装置１
Ａの検査を行う。
【００２５】
このように本実施形態においては、検査時には、基板２０上に形成された選択回路２１
０は１個の検査端子と第１配線Ｌ１及び第１配線Ｌ２とを電気的に接続するので、検査信
号を第１Ｙドライバ１１０と第２Ｙドライバ１２０とに同時に供給して検査を行うことが
できる。その一方、通常時には、選択回路２１０は第１配線Ｌ１と第２配線Ｌ２とを電気
的に分離するので、第１Ｙドライバ１１０と第２Ｙドライバ１２０とを別々の信号で動作
させることが可能となる。よって、検査端子の数を減らして、コストを削減すると共に信
頼性を向上させることができる。
【００２６】
＜２．第２実施形態＞
図７に、本発明の第２実施形態に係る表示装置２Ａのブロック図を示す。第２実施形態
の表示装置２Ａは、選択回路２１０の他に選択回路２２０を備える点を除いて、第１実施
形態の表示装置１Ａと同様に構成されている。
図８に選択回路２１０及び２２０の回路図を示す。この図に示すように選択回路２１０
と選択回路２２０は同一の構成であり、それぞれ２回路を含んでいる。選択回路２１０は
、スイッチング素子２１３及び２１４からなる回路と、スイッチング素子２１５及び２１
６からなる回路とを含む。これらのスイッチング素子２１３〜２１６のゲートにハイレベ
ルとなる制御信号が供給されると、スイッチング素子２１３及び２１５がオン状態となる
一方、スイッチング素子２１４及び２１６はオフ状態となる。一方、制御信号がローレベ
ルになると、スイッチング素子２１３及び２１５がオフ状態となる一方、スイッチング素
子２１４及び２１６はオン状態となる。そして、第１選択回路２１０と第２選択回路Ｌ４
とは第３配線Ｌ３及び第４配線Ｌ５によって電気的に接続されている。
【００２７】
図９に選択回路２１０及び２２０の等価回路を示す。但し、この等価回路は１回路分で
あり、実際には同様の回路があと１回路ある。
同図（Ａ）は通常時における等価回路である。この図において、符号Ｃは、第３配線Ｌ
３に付随する寄生容量を表している。通常時においてスイッチング素子２１４及び２２４
がオン状態となるから、寄生容量Ｃに静電気の電荷が蓄積されたとしても放電されるので
、表示装置２Ａを静電破壊から保護することができる。また、第１配線Ｌ１と第３配線Ｌ
３とを電気的に分離でき、且つ第２配線Ｌ２と第３配線Ｌ３とを電気的に分離できるので
、寄生容量Ｃによる波形の鈍りを改善することができる。
【００２８】
同図（Ｂ）は検査時における等価回路である。この図において、検査時においてスイッ
チング素子２１４及び２２４がオフ状態となるから第３配線Ｌ３を介して信号の伝送が可
能となる。また、第１配線Ｌ１、第２配線Ｌ２、及び第３配線Ｌ３とを電気的に接続して
１個の検査端子Ｔ１から取り込んだ信号を第１Ｙドライバ１１０及び第２Ｙドライバ１２
０に分離して供給することができる。これにより、検査端子の数を減らして、コストを削
減すると共に信頼性を向上させることができる。
【００２９】
＜３．変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる変形が
可能である。
（１）上述した第１及び第２実施形態では、図２に示す画素回路４０Ａを採用したが、本
発明はこれに限定されるものではなく、例えば、図１０に示す画素回路４０Ｂを採用して
もよい。この画素回路４０Ｂにおいて走査線１０には、第１Ｙドライバ１１０から信号Ｗ
ＳＬが供給される一方、制御線１１には第２Ｙドライバ１２０から信号ＤＳＬが供給され
る。画素回路４０Ｂでは、信号ＷＳＬがハイレベル（アクティブ）の期間にトランジスタ
Ｔｒ１がオン状態となりデータ線１２を介してデータ信号が保持容量Ｃ１に書き込まれる
。そして、信号ＤＳＬがハイレベルになると、駆動トランジスタＴｄｒのゲート電位に応
じた電流がＯＬＥＤ素子ＥＬに供給され、ＯＬＥＤ素子ＥＬが発光する。
【００３０】
（２）上述した第１及び第２実施形態並びに変形例は、表示装置に係るものであったが、
本発明は、撮像装置にも適用可能である。この場合には、画素回路４０Ａの替わりに図１
１に示す画素回路４０Ｃを採用すればよい。画素回路４０Ｃは、増幅トランジスタ４１、
選択トランジスタ４２、初期化トランジスタ４３、及びフォトダイオード４４を備える。
この画素回路４０Ｃにおいて走査線１０には、第１Ｙドライバ１１０から信号ＧＲＳＴが
供給される一方、制御線１１には第２Ｙドライバ１２０から信号ＧＳＥＬが供給される。
初期化期間では信号ＧＲＳＴがハイレベルとなり、トランジスタ４３がオン状態となり
、増幅トランジスタ４１のゲート電位が電源電位ＶＤＤに初期化される。これに続く露光
期間では、入射光の光量に応じた電流がフォトダイオードを流れ、駆動トランジスタ４１
のゲート電位が変化する。そして、読出期間においては、信号ＧＳＥＬがハイレベルとな
り選択トランジスタ４２がオン状態となる。これによって、データ線１２に入射光の光量
に応じた電流が増幅トランジスタ４１を介して流れる。
【００３１】
（３）第２実施形態では、図８に示したように、選択回路２１０がスイッチング素子２１
４を有するとともに選択回路２２０がスイッチング素子２２４を有する構成を例示した。
しかし、通常時に第３配線Ｌ３が定電位に設定されればよい（寄生容量Ｃが放電されれば
よい）から、図１２に示すように、スイッチング素子２１４およびスイッチング素子２２
４の一方を省略しても良い。同様に、選択回路２１０のスイッチング素子２１６および選
択回路２２０のスイッチング素子２２６の一方を省略しても良い。図１２には、図８にお
けるスイッチング素子２１４とスイッチング素子２１６とを省略した構成を例示した。
【符号の説明】
【００３２】
１Ａ,１Ｂ……表示装置、１０……走査線、１１……制御線、１２……データ線、２０
……基板、１１０……第１Ｙドライバ、１２０……第２Ｙドライバ、２１０,２２０……
選択回路、４０Ａ,４０Ｂ,４０Ｃ……画素回路、Ｌ１……第１配線、Ｌ２……第２配線、
Ｌ３……第３配線、ａ１,ａ２……第１入力端子、ｂ１,ｂ２……第２入力端子、Ｔ１〜Ｔ
３……検査端子。
【技術分野】
【０００１】
本発明は、検査回路及び電子回路に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ発光装置などでは、液晶素子やＯＬＥＤ素子といった電気光学
素子とともに、これらの電気光学素子を駆動するための駆動回路が同一基板上に形成され
ることが多い。加えて、駆動回路が正常に動作するか否かを検査するため、検査回路を同
一基板に組み込むことがある。
特許文献１には、複数の走査線と複数のデータ線と、走査線とデータ線の交差に対応し
て設けられた複数の画素回路とが表示領域に形成され、表示領域の左右の辺に沿って走査
線駆動回路を２個配置し、２つの走査線駆動回路を用いて複数の走査線を駆動する表示装
置が開示されている。また、この表示装置では、２個の走査線駆動回路を各々検査するた
めに、独立した外部入力端子が設けられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−６５０１５号（図４参照）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では異なる走査線回路を検査するために、各々の走査線回路
に対応して検査用の入力端子を設けていた。このため、検査用の入力端子の数が多くなり
、検査プローブ作成時にピン数が多く必要となりコストが増大する。また、接触する端子
が多いほど、検査時にプローブが端子を擦ることで発生する金属屑の発生確率が高くなり
、表示装置の信頼性を低下させるという問題がある。
本発明は、上述した事情に鑑みてなされたものであり、検査用の入力端子の数を減らし
て、コストを削減すると共に信頼性を向上させることが可能な検査回路及び電子回路を提
供することを解決課題とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明に係る検査回路は、基板に形成された第１入力端
子から供給される第１入力信号に従って動作し前記基板に形成された第１回路、及び前記
基板に形成された第２入力端子から供給される第２入力信号に従って動作し前記基板に形
成された第２回路の動作を検査するものであって、前記基板に形成された検査端子及び制
御端子と、前記第１入力端子と前記第１回路とを接続する第１配線と、前記第２入力端子
と前記第２回路とを接続する第２配線と、前記基板に形成された選択回路とを備え、前記
検査端子は、前記第２配線と電気的に接続され、前記選択回路は、前記制御端子から供給
される制御信号に応じて、前記第２配線と前記第１配線とを電気的に接続するか分離する
かを制御することを特徴とする。
【０００６】
この発明によれば、検査時には、基板上に形成された選択回路は１個の検査端子と第１
配線及び第２配線とを電気的に接続するので、検査信号を第１回路と第２回路とに供給す
ることができ、検査を行うことができる。その一方、通常時には、選択回路は第１配線と
第２配線とを電気的に分離するので、第１回路と第２回路とを別々の信号で動作させるこ
とが可能となる。よって、この発明によれば、検査端子の数を減らして、コストを削減す
ると共に信頼性を向上させることができる。
【０００７】
本発明に係る検査回路は、基板に形成された第１入力端子から供給される第１入力信号
に従って動作し前記基板に形成された第１回路、及び前記基板に形成された第２入力端子
から供給される第２入力信号に従って動作し前記基板に形成された第２回路の動作を検査
するものであって、前記基板に形成された検査端子及び制御端子と、前記第１入力端子と
前記第１回路とを接続する第１配線と、前記第２入力端子と前記第２回路とを接続する第
２配線と、前記基板に形成され、前記第１回路からの距離が前記第２回路からの距離より
も短い第１選択回路と、前記基板に形成され、前記第２回路からの距離が前記第１回路か
らの距離よりも短い第２選択回路と、前記第１選択回路と前記第２選択回路とを電気的に
接続する第３配線とを備え、前記検査端子は前記第２配線と電気的に接続され、前記第１
選択回路及び前記第２選択回路は、前記制御端子に供給される制御信号に応じてオン状態
又はオフ状態の一方になるように制御され、前記制御信号が第１の状態のとき、前記第１
選択回路は前記第１配線と前記第３配線とを電気的に接続し、且つ、前記第２選択回路は
前記第２配線と前記第３配線とを電気的に接続し、前記制御信号が第２の状態のとき、前
記第１選択回路は前記第１配線と前記第３配線とを電気的に開放し、且つ、前記第２選択
回路は前記第２配線と前記第３配線とを電気的に開放することを特徴とする。
【０００８】
この発明によれば、第１選択回路と第２選択回路とは、第３配線によって電気的に接続
される。これは、１個の検査端子から供給される検査信号を、第１回路と第２回路に引き
回すために必要な配線である。しかしながら、第３配線が長くなる程、即ち、第１回路と
第２回路の距離長くなる程、そこに付随する寄生容量は大きくなる。この発明によれば、
通常時には、第１配線と第３配線とを電気的に分離し、且つ、第２配線と第３配線とを電
気的に分離することができる。このため、通常時には第３配線に付随する寄生容量を分離
することができるので、第１入力信号及び第２入力信号の駆動が容易になる。
【０００９】
ここで、前記第１選択回路は、前記第１配線と前記第３配線との間に設けられた第１ス
イッチング素子と、一方の端子が前記第３配線と接続され、他方の端子に固定電位が供給
される第２スイッチング素子とを備え、前記第２選択回路は、前記第２配線と前記第３配
線との間に設けられた第３スイッチング素子と、一方の端子が前記第３配線と接続され、
他方の端子に固定電位が供給される第４スイッチング素子とを備え、前記第１スイッチン
グ素子及び前記第３スイッチング素子は、前記制御信号が前記第１の状態のときオン状態
となる一方、前記制御信号が前記第２の状態のときオフ状態となり、前記第２スイッチン
グ素子及び前記第４スイッチング素子は、前記制御信号が前記第１の状態のときオフ状態
となる一方、前記制御信号が前記第２の状態のときオン状態となることが好ましい。
この発明によれば、検査時において第２スイッチング素子及び第４スイッチング素子が
オン状態となるので、第３配線の寄生容量に蓄積された静電気を放電させることができる
。このため、静電破壊を防止することが可能となる。また、動作時に第３配線がハイイン
ピーダンス状態となってノイズを拾うこともない。
【００１０】
上述した検査回路おいて、前記検査端子の面積は、前記第１入力端子の面積より大きく
、且つ、前記第２入力端子の面積より大きく、前記制御端子の面積は、前記第１入力端子
の面積より大きく、且つ、前記第２入力端子の面積より大きいことが好ましい。この発明
によれば、検査時に用いる検査端子の面積が第１入力端子よりも大きく、また、検査端子
の面積が第２入力端子よりも大きいので、検査端子にプローブを容易に接触させることが
可能となる。
【００１１】
次に、本発明に係る電子回路は、検査回路と、第１回路と、第２回路とを備えたことを
特徴とする。この発明によれば、信頼性の高い電子回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係る表示装置の構成を示すブロック図である。
【図２】同実施形態の画素回路の構成を示す回路図である。
【図３】同実施形態の選択回路の一例を説明するための説明図である。
【図４】選択回路及び周辺回路の構成を示す説明図である。
【図５】通常時における信号の流れを説明するための回路図である。
【図６】検査時における信号の流れを説明するための回路図である。
【図７】第２実施形態に係る表示装置の構成を説明するためのブロック図である。
【図８】同実施形態の画素回路の構成を示す回路図である。
【図９】信号の流れを説明するための等価回路図である。
【図１０】画素回路の他の例を示す回路図である。
【図１１】画素回路の他の例を示す回路図である。
【図１２】選択回路の他の例を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、添付の図面を参照しながら本発明に係る実施の形態を説明する。図面においては
、各部の寸法の比率は実際のものとは適宜に異ならせてある。また、本発明は、以下に述
べる各実施形態に限定されるものではなく、各実施形態を変形して得られる各種の変形例
や、各実施形態またはその変形例を応用して得られる形態をも技術的範囲に含みうる。な
お、各図において共通する部分には同一の符号が付されている。
【００１４】
＜１．第１実施形態＞
図１は、本発明の第１実施形態に係る電気光学装置１Ａの構成を示すブロック図である
。電気光学装置１Ａは、基板２０の上に表示領域Ｑを形成してある。表示領域Ｑには、複
数の走査線１０と、複数の制御線１１とがＸ方向に平行に形成される。そして、Ｙ方向に
複数のデータ線１２が形成される。走査線１０とデータ線１２の交差に対応して画素回路
４０Ａが設けられている。
また、基板２０の端部には、第１入力端子ａ１及びａ２、第２入力端子ｂ１及びｂ２、
第１検査入力端子Ｔ１、第２検査入力端子Ｔ２、制御端子Ｔ３、第１検査出力端子ａ３、
及び第２検査出力端子ｂ３が設けられている。このうち、第１入力端子ａ１及びａ２、並
びに第２入力端子ｂ１及びｂ２は通常時に用いられ、第１検査入力端子Ｔ１、第２検査入
力端子Ｔ２、制御端子Ｔ３、第１検査出力端子ａ３、及び第２検査出力端子ｂ３は検査時
に用いられる。また、第１検査入力端子Ｔ１、第２検査入力端子Ｔ２、制御端子Ｔ３、第
１検査出力端子ａ３、及び第２検査出力端子ｂ３の各々の面積は、第１入力端子ａ１及び
ａ２、並びに第２入力端子ｂ１及びｂ２の面積よりも大きい。
【００１５】
具体的には、第１入力端子ａ１には第１クロック信号ＣＫ１が供給され、第１入力端子
ａ２には第１開始パルスＳＰ１が供給される。第１Ｙドライバ１１０は第１開始パルスＳ
Ｐ１を第１クロック信号ＣＫ１に同期して順次シフトして走査線１０に供給する信号を生
成する。なお、図１では２本の走査線を代表して走査線１０と表現しているが、図２に示
すように実際には、走査線１０は第１走査線１０Ａ及び第２走査線１０Ｂで構成されてお
り、第１走査線１０Ａには走査信号ＧＷＲＴが供給され、第２走査線１０Ｂには初期化信
号ＧＰＲＥが供給される。
【００１６】
また、第２入力端子ｂ１には第２クロック信号ＣＫ２が供給され、第２入力端子ｂ２に
は第２開始パルスＳＰ２が供給される。第２Ｙドライバ１２０は第２開始パルスＳＰ２を
第２クロック信号ＣＫ２に同期して順次シフトして制御線１０に供給する信号を生成する
。なお、図１では２本の制御線を代表して制御線１１と表現しているが、図２に示すよう
に実際には、制御線１１は第１制御線１１Ａ及び第２制御線１１Ｂで構成されており、第
１制御線１１Ａには補償制御信号ＧＩＮＩが供給され、第２制御線１１Ｂには発光制御信
号ＧＥＬが供給される。
【００１７】
図２に画素回路４０Ａの構成を示す。画素回路４０Ａは、駆動トランジスタＴｄｒとそ
のドレインとＯＬＥＤ素子ＥＬの陽極との間に設けられた発光制御トランジスタＴｅｌと
を備える。さらに、駆動トランジスタＴｄｒのゲートは容量素子Ｃ３の一方の端子と接続
されている。容量素子Ｃ３の他方の端子とデータ線１３との間にはトランジスタＴｒ１が
設けられている。また、容量素子Ｃ３の両端と電源ＶＤＤとの間には、容量素子Ｃ１及び
容量素子Ｃ２が各々設けられている。くわえて、容量素子Ｃ３の両端にはトランジスタＴ
ｒ２及びＴｒ３が設けられており、トランジスタＴｒ２及びＴｒ３の間にトランジスタＴ
ｒ４が設けられている。
【００１８】
以上の構成において、初期化期間では、初期化信号ＧＰＲＥ及び補償制御信号ＧＩＮＩ
がハイレベルとなり、トランジスタＴｒ２、Ｔｒ３、及びＴｒ４がオン状態となる。この
ため、第３容量素子Ｃ３に蓄積された電荷が放電され、それらの電位が初期化電位ＶＳＴ
に設定される。なお、初期化期間では、走査信号ＧＷＲＴ及び発光制御信号ＧＥＬがロー
レベルとなり、トランジスタＴｒ１及び発光制御トランジスタＴｅｌがオフ状態となる。
【００１９】
補償期間では、初期化信号ＧＰＲＥがローレベルに遷移する一方、補償制御信号ＧＩＮ
Ｉがハイレベルとなる。このため、トランジスタＴｒ４がオフ状態へ遷移し、トランジス
タＴｒ２及びＴｒ３がオン状態を維持する。このとき、容量素子Ｃ３の一方の電極の電位
は初期化電位ＶＳＴに固定される。また、駆動トランジスタＴｄｒがダイオード接続され
、ソースからドレインに電流が流れ込む。これによって、駆動トランジスタＴｄｒのゲー
ト・ソース間電圧は閾値電圧Ｖｔｈに漸近する。
【００２０】
次に、データ書込期間では、走査信号ＧＷＲＴがハイレベルとなりトランジスタＴｒ１
がオン状態となる一方、トランジスタＴｒ２〜 Ｔｒ４、及び発光制御トランジスタＴｅ
ｌがオフ状態となる。この状態で、容量素子Ｃ３の一方の端子がデータ線１４に電気的に
接続される。これによって、駆動トランジスタＴｄｒのゲート電位がデータ線１４を介し
て供給されるデータ電圧に応じてシフトする。
【００２１】
次に、駆動期間では、トランジスタＴｒ１がオフ状態となり、容量素子Ｃ３がデータ線
１４ から電気的に分離される。また、トランジスタＴｒ２〜 Ｔｒ４がオフ状態となる。
その一方で、発光制御信号ＧＥＬがハイレベルになり、トランジスタＴｅｌがオン状態に
なり駆動トランジスタＴｄｒからそのゲート電位に応じた大きさの駆動電流がＯＬＥＤ素
子ＥＬに供給される。このようにして、表示装置１Ａは動作する。
【００２２】
次に、図１に示す選択回路２１０は、図３に示すように２個のスイッチング素子２１１
及び２１２を備える。スイッチング素子２１１及び２１２は、画素回路４０Ａと同様にＴ
ＦＴで形成される。ここで、スイッチング素子２１１に着目すると、選択回路２１０及び
その周辺回路は図４に示すように接続されている。第１入力端子ａ１と第１Ｙドライバ１
１０との間にはこれらを電気的に接続する第１配線Ｌ１が設けられており、第２入力端子
ｂ１と第２Ｙドライバ１２０との間にはこれらを電気的に接続する第２配線Ｌ２とが設け
られている。
【００２３】
次に、表示装置１Ａの動作を通常時と検査時に分けて説明する。図５に通常時における
信号の流れを示す。通常時においては、ローレベルとなる制御信号が制御端子Ｔ３を介し
て選択回路２１０に供給される。このため、スイッチング素子２１１及び２１２はオフ状
態となり（図３参照）、第１配線Ｌ１と第２配線Ｌ２とは電気的に分離される。この状態
で第１入力端子ａ１から第１クロック信号ＣＫ１が入力され第１Ｙドライバ１１０に供給
される。また、第１入力端子ａ２から第１開始パルスＳＰ１が入力され第１Ｙドライバ１
１０に供給される。さらに、第２入力端子ｂ１から第２クロック信号ＣＫ２が入力され第
２Ｙドライバ１２０に供給される。くわえて、第２入力端子ｂ２から第２開始パルスＳＰ
２が入力され第２Ｙドライバ１２０に供給される。
【００２４】
図６に検査時における信号の流れを示す。検査時においては、検査プローブが第１検査
入力端子Ｔ１及び第２検査入力端子Ｔ２、制御端子Ｔ３、並びに第１検査出力端子ａ３及
び第２検査出力端子ｂ３と接触する。そして、ハイレベルとなる制御信号が制御端子Ｔ３
を介して選択回路２１０に供給される。すると、スイッチング素子２１１及び２１２はオ
ン状態となる。この状態で第１検査入力端子Ｔ１から検査クロック信号ＣＫ３が入力され
、第２検査入力端子Ｔ２から検査開始パルスＳＰ３が入力される。検査クロック信号ＣＫ
３及び検査開始パルスＳＰ３は、第１Ｙドライバ１１０及び第２Ｙドライバ１２０に供給
される。第１Ｙドライバ１１０及び第２Ｙドライバ１２０は、シフトレジスタを備え、検
査開始パルスＳＰ３を順次シフトして、エンドパルスＥＮ１及びＥＮ２を各々出力する。
仮に、シフトレジスタが故障していると、正しいエンドパルスＥＮ１及びＥＮ２を得るこ
とができない。そこで、本実施形態では第１検査出力端子ａ３を介してエンドパルスＥＮ
１を監視し、第２検査出力端子ｂ３を介してエンドパルスＥＮ２を監視して、表示装置１
Ａの検査を行う。
【００２５】
このように本実施形態においては、検査時には、基板２０上に形成された選択回路２１
０は１個の検査端子と第１配線Ｌ１及び第１配線Ｌ２とを電気的に接続するので、検査信
号を第１Ｙドライバ１１０と第２Ｙドライバ１２０とに同時に供給して検査を行うことが
できる。その一方、通常時には、選択回路２１０は第１配線Ｌ１と第２配線Ｌ２とを電気
的に分離するので、第１Ｙドライバ１１０と第２Ｙドライバ１２０とを別々の信号で動作
させることが可能となる。よって、検査端子の数を減らして、コストを削減すると共に信
頼性を向上させることができる。
【００２６】
＜２．第２実施形態＞
図７に、本発明の第２実施形態に係る表示装置２Ａのブロック図を示す。第２実施形態
の表示装置２Ａは、選択回路２１０の他に選択回路２２０を備える点を除いて、第１実施
形態の表示装置１Ａと同様に構成されている。
図８に選択回路２１０及び２２０の回路図を示す。この図に示すように選択回路２１０
と選択回路２２０は同一の構成であり、それぞれ２回路を含んでいる。選択回路２１０は
、スイッチング素子２１３及び２１４からなる回路と、スイッチング素子２１５及び２１
６からなる回路とを含む。これらのスイッチング素子２１３〜２１６のゲートにハイレベ
ルとなる制御信号が供給されると、スイッチング素子２１３及び２１５がオン状態となる
一方、スイッチング素子２１４及び２１６はオフ状態となる。一方、制御信号がローレベ
ルになると、スイッチング素子２１３及び２１５がオフ状態となる一方、スイッチング素
子２１４及び２１６はオン状態となる。そして、第１選択回路２１０と第２選択回路Ｌ４
とは第３配線Ｌ３及び第４配線Ｌ５によって電気的に接続されている。
【００２７】
図９に選択回路２１０及び２２０の等価回路を示す。但し、この等価回路は１回路分で
あり、実際には同様の回路があと１回路ある。
同図（Ａ）は通常時における等価回路である。この図において、符号Ｃは、第３配線Ｌ
３に付随する寄生容量を表している。通常時においてスイッチング素子２１４及び２２４
がオン状態となるから、寄生容量Ｃに静電気の電荷が蓄積されたとしても放電されるので
、表示装置２Ａを静電破壊から保護することができる。また、第１配線Ｌ１と第３配線Ｌ
３とを電気的に分離でき、且つ第２配線Ｌ２と第３配線Ｌ３とを電気的に分離できるので
、寄生容量Ｃによる波形の鈍りを改善することができる。
【００２８】
同図（Ｂ）は検査時における等価回路である。この図において、検査時においてスイッ
チング素子２１４及び２２４がオフ状態となるから第３配線Ｌ３を介して信号の伝送が可
能となる。また、第１配線Ｌ１、第２配線Ｌ２、及び第３配線Ｌ３とを電気的に接続して
１個の検査端子Ｔ１から取り込んだ信号を第１Ｙドライバ１１０及び第２Ｙドライバ１２
０に分離して供給することができる。これにより、検査端子の数を減らして、コストを削
減すると共に信頼性を向上させることができる。
【００２９】
＜３．変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる変形が
可能である。
（１）上述した第１及び第２実施形態では、図２に示す画素回路４０Ａを採用したが、本
発明はこれに限定されるものではなく、例えば、図１０に示す画素回路４０Ｂを採用して
もよい。この画素回路４０Ｂにおいて走査線１０には、第１Ｙドライバ１１０から信号Ｗ
ＳＬが供給される一方、制御線１１には第２Ｙドライバ１２０から信号ＤＳＬが供給され
る。画素回路４０Ｂでは、信号ＷＳＬがハイレベル（アクティブ）の期間にトランジスタ
Ｔｒ１がオン状態となりデータ線１２を介してデータ信号が保持容量Ｃ１に書き込まれる
。そして、信号ＤＳＬがハイレベルになると、駆動トランジスタＴｄｒのゲート電位に応
じた電流がＯＬＥＤ素子ＥＬに供給され、ＯＬＥＤ素子ＥＬが発光する。
【００３０】
（２）上述した第１及び第２実施形態並びに変形例は、表示装置に係るものであったが、
本発明は、撮像装置にも適用可能である。この場合には、画素回路４０Ａの替わりに図１
１に示す画素回路４０Ｃを採用すればよい。画素回路４０Ｃは、増幅トランジスタ４１、
選択トランジスタ４２、初期化トランジスタ４３、及びフォトダイオード４４を備える。
この画素回路４０Ｃにおいて走査線１０には、第１Ｙドライバ１１０から信号ＧＲＳＴが
供給される一方、制御線１１には第２Ｙドライバ１２０から信号ＧＳＥＬが供給される。
初期化期間では信号ＧＲＳＴがハイレベルとなり、トランジスタ４３がオン状態となり
、増幅トランジスタ４１のゲート電位が電源電位ＶＤＤに初期化される。これに続く露光
期間では、入射光の光量に応じた電流がフォトダイオードを流れ、駆動トランジスタ４１
のゲート電位が変化する。そして、読出期間においては、信号ＧＳＥＬがハイレベルとな
り選択トランジスタ４２がオン状態となる。これによって、データ線１２に入射光の光量
に応じた電流が増幅トランジスタ４１を介して流れる。
【００３１】
（３）第２実施形態では、図８に示したように、選択回路２１０がスイッチング素子２１
４を有するとともに選択回路２２０がスイッチング素子２２４を有する構成を例示した。
しかし、通常時に第３配線Ｌ３が定電位に設定されればよい（寄生容量Ｃが放電されれば
よい）から、図１２に示すように、スイッチング素子２１４およびスイッチング素子２２
４の一方を省略しても良い。同様に、選択回路２１０のスイッチング素子２１６および選
択回路２２０のスイッチング素子２２６の一方を省略しても良い。図１２には、図８にお
けるスイッチング素子２１４とスイッチング素子２１６とを省略した構成を例示した。
【符号の説明】
【００３２】
１Ａ,１Ｂ……表示装置、１０……走査線、１１……制御線、１２……データ線、２０
……基板、１１０……第１Ｙドライバ、１２０……第２Ｙドライバ、２１０,２２０……
選択回路、４０Ａ,４０Ｂ,４０Ｃ……画素回路、Ｌ１……第１配線、Ｌ２……第２配線、
Ｌ３……第３配線、ａ１,ａ２……第１入力端子、ｂ１,ｂ２……第２入力端子、Ｔ１〜Ｔ
３……検査端子。
【特許請求の範囲】
【請求項１】
基板に形成された第１入力端子から供給される第１入力信号に従って動作し前記基板に
形成された第１回路、及び前記基板に形成された第２入力端子から供給される第２入力信
号に従って動作し前記基板に形成された第２回路の動作を検査する検査回路であって、
前記基板に形成された検査端子及び制御端子と、
前記第１入力端子と前記第１回路とを接続する第１配線と、
前記第２入力端子と前記第２回路とを接続する第２配線と、
前記基板に形成された選択回路とを備え、
前記検査端子は、前記第２配線と電気的に接続され、
前記選択回路は、前記制御端子から供給される制御信号に応じて、前記第２配線と前記
第１配線とを電気的に接続するか分離するかを制御する、
ことを特徴とする検査回路。
【請求項２】
基板に形成された第１入力端子から供給される第１入力信号に従って動作し前記基板に
形成された第１回路、及び前記基板に形成された第２入力端子から供給される第２入力信
号に従って動作し前記基板に形成された第２回路の動作を検査する検査回路であって、
前記基板に形成された検査端子及び制御端子と、
前記第１入力端子と前記第１回路とを接続する第１配線と、
前記第２入力端子と前記第２回路とを接続する第２配線と、
前記基板に形成され、前記第１回路からの距離が前記第２回路からの距離よりも短い第
１選択回路と、
前記基板に形成され、前記第２回路からの距離が前記第１回路からの距離よりも短い第
２選択回路と、
前記第１選択回路と前記第２選択回路とを電気的に接続する第３配線とを備え、
前記検査端子は前記第２配線と電気的に接続され、
前記第１選択回路及び前記第２選択回路は、前記制御端子に供給される制御信号に応じ
てオン状態又はオフ状態の一方になるように制御され、
前記制御信号が第１の状態のとき、前記第１選択回路は前記第１配線と前記第３配線と
を電気的に接続し、且つ、前記第２選択回路は前記第２配線と前記第３配線とを電気的に
接続し、
前記制御信号が第２の状態のとき、前記第１選択回路は前記第１配線と前記第３配線と
を電気的に開放し、且つ、前記第２選択回路は前記第２配線と前記第３配線とを電気的に
開放する、
ことを特徴とする検査回路。
【請求項３】
前記第１選択回路は、
前記第１配線と前記第３配線との間に設けられた第１スイッチング素子と、
一方の端子が前記第３配線と接続され、他方の端子に固定電位が供給される第２スイッ
チング素子とを備え、
前記第２選択回路は、
前記第２配線と前記第３配線との間に設けられた第３スイッチング素子と、
一方の端子が前記第３配線と接続され、他方の端子に固定電位が供給される第４スイッ
チング素子とを備え、
前記第１スイッチング素子及び前記第３スイッチング素子は、前記制御信号が前記第１
の状態のときオン状態となる一方、前記制御信号が前記第２の状態のときオフ状態となり
、
前記第２スイッチング素子及び前記第４スイッチング素子は、前記制御信号が前記第１
の状態のときオフ状態となる一方、前記制御信号が前記第２の状態のときオン状態となる
、
ことを特徴とする検査回路。
【請求項４】
前記検査端子の面積は、前記第１入力端子の面積より大きく、且つ、前記第２入力端子
の面積より大きく、
前記制御端子の面積は、前記第１入力端子の面積より大きく、且つ、前記第２入力端子
の面積より大きい、
ことを特徴とする請求項１乃至３のうちいずれか１項に記載の検査回路。
【請求項５】
請求項１乃至４のうちいずれか１項に記載の検査回路と、
前記第１回路と、
前記第２回路とを、
備えたことを特徴とする電子回路。
【請求項１】
基板に形成された第１入力端子から供給される第１入力信号に従って動作し前記基板に
形成された第１回路、及び前記基板に形成された第２入力端子から供給される第２入力信
号に従って動作し前記基板に形成された第２回路の動作を検査する検査回路であって、
前記基板に形成された検査端子及び制御端子と、
前記第１入力端子と前記第１回路とを接続する第１配線と、
前記第２入力端子と前記第２回路とを接続する第２配線と、
前記基板に形成された選択回路とを備え、
前記検査端子は、前記第２配線と電気的に接続され、
前記選択回路は、前記制御端子から供給される制御信号に応じて、前記第２配線と前記
第１配線とを電気的に接続するか分離するかを制御する、
ことを特徴とする検査回路。
【請求項２】
基板に形成された第１入力端子から供給される第１入力信号に従って動作し前記基板に
形成された第１回路、及び前記基板に形成された第２入力端子から供給される第２入力信
号に従って動作し前記基板に形成された第２回路の動作を検査する検査回路であって、
前記基板に形成された検査端子及び制御端子と、
前記第１入力端子と前記第１回路とを接続する第１配線と、
前記第２入力端子と前記第２回路とを接続する第２配線と、
前記基板に形成され、前記第１回路からの距離が前記第２回路からの距離よりも短い第
１選択回路と、
前記基板に形成され、前記第２回路からの距離が前記第１回路からの距離よりも短い第
２選択回路と、
前記第１選択回路と前記第２選択回路とを電気的に接続する第３配線とを備え、
前記検査端子は前記第２配線と電気的に接続され、
前記第１選択回路及び前記第２選択回路は、前記制御端子に供給される制御信号に応じ
てオン状態又はオフ状態の一方になるように制御され、
前記制御信号が第１の状態のとき、前記第１選択回路は前記第１配線と前記第３配線と
を電気的に接続し、且つ、前記第２選択回路は前記第２配線と前記第３配線とを電気的に
接続し、
前記制御信号が第２の状態のとき、前記第１選択回路は前記第１配線と前記第３配線と
を電気的に開放し、且つ、前記第２選択回路は前記第２配線と前記第３配線とを電気的に
開放する、
ことを特徴とする検査回路。
【請求項３】
前記第１選択回路は、
前記第１配線と前記第３配線との間に設けられた第１スイッチング素子と、
一方の端子が前記第３配線と接続され、他方の端子に固定電位が供給される第２スイッ
チング素子とを備え、
前記第２選択回路は、
前記第２配線と前記第３配線との間に設けられた第３スイッチング素子と、
一方の端子が前記第３配線と接続され、他方の端子に固定電位が供給される第４スイッ
チング素子とを備え、
前記第１スイッチング素子及び前記第３スイッチング素子は、前記制御信号が前記第１
の状態のときオン状態となる一方、前記制御信号が前記第２の状態のときオフ状態となり
、
前記第２スイッチング素子及び前記第４スイッチング素子は、前記制御信号が前記第１
の状態のときオフ状態となる一方、前記制御信号が前記第２の状態のときオン状態となる
、
ことを特徴とする検査回路。
【請求項４】
前記検査端子の面積は、前記第１入力端子の面積より大きく、且つ、前記第２入力端子
の面積より大きく、
前記制御端子の面積は、前記第１入力端子の面積より大きく、且つ、前記第２入力端子
の面積より大きい、
ことを特徴とする請求項１乃至３のうちいずれか１項に記載の検査回路。
【請求項５】
請求項１乃至４のうちいずれか１項に記載の検査回路と、
前記第１回路と、
前記第２回路とを、
備えたことを特徴とする電子回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−２３０５２６（Ｐ２０１０−２３０５２６Ａ）
【公開日】平成２２年１０月１４日（２０１０．１０．１４）
【国際特許分類】
【出願番号】特願２００９−７８８９１（Ｐ２００９−７８８９１）
【出願日】平成２１年３月２７日（２００９．３．２７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年１０月１４日（２０１０．１０．１４）
【国際特許分類】
【出願日】平成２１年３月２７日（２００９．３．２７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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