画素回路、及び電子機器
【課題】高耐圧化可能な画素回路を提供すること。
【解決手段】一態様として、第１電極が第１電位に、第２電極が画素電極に接続された第１のｐ型駆動トランジスタと、第１電極が前記画素電極に、第２電極が第２電位に接続された第１のｎ型駆動トランジスタと、第１電極が第１のデータ線に、第２電極が前記第１のｐ型駆動トランジスタのゲート電極に、ゲート電極が第１の走査線に接続された第１の制御トランジスタと、第１電極が第２のデータ線に、第２電極が前記第１のｎ型駆動トランジスタのゲート電極に、ゲート電極が第２の走査線に接続された第２の制御トランジスタと、を備え、前記第１のｐ型駆動トランジスタの第２電極と前記画素電極との間に、直列に、第１電極及び第２電極が接続された第２のｐ型駆動トランジスタをさらに備え、前記第２のｐ型駆動トランジスタのゲート電極が、前記第１電位及び前記第２電位の間の所定電位である第３電位に接続された画素回路を提供する。
【解決手段】一態様として、第１電極が第１電位に、第２電極が画素電極に接続された第１のｐ型駆動トランジスタと、第１電極が前記画素電極に、第２電極が第２電位に接続された第１のｎ型駆動トランジスタと、第１電極が第１のデータ線に、第２電極が前記第１のｐ型駆動トランジスタのゲート電極に、ゲート電極が第１の走査線に接続された第１の制御トランジスタと、第１電極が第２のデータ線に、第２電極が前記第１のｎ型駆動トランジスタのゲート電極に、ゲート電極が第２の走査線に接続された第２の制御トランジスタと、を備え、前記第１のｐ型駆動トランジスタの第２電極と前記画素電極との間に、直列に、第１電極及び第２電極が接続された第２のｐ型駆動トランジスタをさらに備え、前記第２のｐ型駆動トランジスタのゲート電極が、前記第１電位及び前記第２電位の間の所定電位である第３電位に接続された画素回路を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば表示装置に用いられる画素回路などとして利用可能な半導体集積回路、及び電子機器に関する。
【背景技術】
【０００２】
電気泳動装置などの表示装置用の回路には、ポリシリコン薄膜トランジスタ（ＴＦＴ）が用いられる。例えば、表示部（画素部、アクティブマトリクス部）やその周辺に配置される駆動回路部を薄膜トランジスタで構成する。この薄膜トランジスタは、比較的低温プロセスで形成でき、装置の低コスト化を図る上で重要なデバイスである。
【０００３】
一方、表示装置を動作させるためには、高い電圧を必要とすることがあるため、表示装置に用いられる画素回路は高い耐圧を有する必要がある。高い耐圧を有する画素回路を提供する方法の一つとして、画素回路に含まれる個々のトランジスタに対する負荷を分散させ、個々のトランジスタに印加される電圧を低く抑える方法がある。
【０００４】
例えば、下記特許文献１には、個々のトランジスタに印加される電圧を低く抑えるためにＬＤＤ構造のＮＭＯＳ又はＰＭＯＳトランジスタをカスケード接続し、これらのゲート電極に入力信号を共通に接続した回路が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２２３９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、本願発明者が詳細に検討したところ、ゲート電極に入力信号を共通に接続したＮＭＯＳ又はＰＭＯＳトランジスタをカスケード接続しても、各トランジスタにかかる電圧が均等にならず、電源電位または接地電位から最も離れて接続されるトランジスタ、即ち、直接出力端子ＶＯＵＴに接続されるトランジスタには、依然として過大な電圧が加わる傾向にあることが判明した。
【０００７】
一方、高耐圧化の手段として有効なＬＤＤ構造の採用によっても、低温ポリシリコンを半導体層に有する薄膜トランジスタにおいては効果が小さい。これは、ＬＤＤ構造部の不純物濃度を低く設定できないことが要因である。
【０００８】
そこで、本発明の一態様は、主に表示装置に用いられる、高耐圧化可能な画素回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
かかる課題を解決するために、本発明の一形態における画素回路は、第１電極が第１電位に接続され、第２電極が電気的に画素電極に接続された第１のｐ型駆動トランジスタと、第１電極が電気的に前記画素電極に接続され、第２電極が第２電位に接続された第１のｎ型駆動トランジスタと、第１電極が第１のデータ線に接続され、第２電極が前記第１のｐ型駆動トランジスタのゲート電極に接続され、ゲート電極が第１の走査線に接続された第１の制御トランジスタと、第１電極が第２のデータ線に接続され、第２電極が前記第１のｎ型駆動トランジスタのゲート電極に接続され、ゲート電極が第２の走査線に接続された第２の制御トランジスタと、を備え、前記第１のｐ型駆動トランジスタの第２電極と前記画素電極との間、または、前記画素電極と前記第１のｎ型駆動トランジスタの第１電極との間、の少なくとも一方に、直列に、第１電極及び第２電極が接続された第２の駆動トランジスタをさらに備え、前記第２の駆動トランジスタのゲート電極が、前記第１電位及び前記第２電位の間の所定電位である第３電位に接続されていることを特徴とする。
【００１０】
かかる構成の画素回路によれば、第１電位と画素電極との間、及び第２電位と画素電極との間の少なくとも一方に第２の駆動トランジスタを直列に接続することで、２つのトランジスタを直列に接続した構成となる。この構成によって、第１電位と画素電極との間、及び第２電位と画素電極との間のいずれか一方に直列接続された、２つのトランジスタの個々にかかる負荷電圧を小さくすることができる。これによって、同じ耐圧を有するトランジスタを用いたとしても、より高い耐圧を有する画素回路を構成することが可能となる。
【００１１】
また、ｎ型駆動トランジスタ及びｐ型駆動トランジスタのうち、負荷電圧を小さくする必要のあるタイプのトランジスタについてのみ、直列に２つ接続した構成にすることができる。この構成によれば、十分な耐圧を持つために負荷電圧を小さくする必要のないタイプのトランジスタについてまで複数のトランジスタを用いることによる不必要なコストの増加を防止することができ、比較的安価に画素回路を構成することが可能となる。
【００１２】
また、前記第２の駆動トランジスタは、前記第１のｐ型駆動トランジスタの第２電極と前記画素電極との間に、直列に、第１電極及び第２電極が接続された第２のｐ型駆動トランジスタであることが好ましい。
【００１３】
かかる構成によれば、第１電位と画素電極との間に、２つのｐ型駆動トランジスタを直列に接続することによって、かかるｐ型駆動トランジスタの個々にかかる負荷電圧を小さくすることができる。
【００１４】
また、前記第２の駆動トランジスタは、前記画素電極と前記第１のｎ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第２のｎ型駆動トランジスタであることが好ましい。
【００１５】
かかる構成によれば、画素電極と第２電位との間に、２つのｎ型駆動トランジスタを直列に接続することによって、かかるｎ型駆動トランジスタの個々にかかる負荷電圧を小さくすることができる。
【００１６】
また、前記第２の駆動トランジスタとして、前記第１のｐ型駆動トランジスタの第２電極と前記画素電極との間に、直列に、第１電極及び第２電極が接続された第２のｐ型駆動トランジスタと、前記画素電極と前記第１のｎ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第２のｎ型駆動トランジスタと、を備えることが好ましい。
【００１７】
かかる構成の画素回路によれば、第１電位と画素電極との間、及び画素電極と第２電位との間の双方について、それぞれ直列に２つずつのトランジスタを接続する。これによって、直列に接続されたｐ型駆動トランジスタの組、及びｎ型駆動トランジスタの組の双方における、個々のトランジスタにかかる負荷電圧を小さくすることができる。
【００１８】
また、前記第１のｐ型駆動トランジスタの第２電極と前記第２のｐ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第３のｐ型駆動トランジスタをさらに備え、前記第３のｐ型駆動トランジスタのゲート電極は、前記第１電位及び前記第３電位の間の所定電位である第４電位に接続されていることが好ましい。
【００１９】
かかる構成によれば、第１電位と画素電極との間に３つのｐ型駆動トランジスタを直列に接続することによって、かかる３つのｐ型駆動トランジスタのそれぞれにかかる負荷電圧を小さくすることができる。
【００２０】
また、前記画素電極と前記第２のｎ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第３のｎ型駆動トランジスタをさらに備え、前記第３のｎ型駆動トランジスタのゲート電極は、前記第１電位及び前記第３電位の間の所定電位である第４電位に接続されていることが好ましい。
【００２１】
かかる構成によれば、画素電極と第２電位との間に３つのｎ型駆動トランジスタを直列に接続することによって、かかる３つのｎ型駆動トランジスタのそれぞれにかかる負荷電圧を小さくすることができる。
【００２２】
また、前記第１のｐ型駆動トランジスタの第２電極と前記第２のｐ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第３のｐ型駆動トランジスタを備え、前記画素電極と前記第１のｎ型駆動トランジスタの第２電極との間に、直列に、第１電極及び第２電極が接続された第３のｎ型駆動トランジスタを備え、前記第３のｐ型駆動トランジスタのゲート電極、及び前記第３のｎ型駆動トランジスタのゲート電極は、前記第１電位及び前記第３電位の間の所定電位である第４電位に接続されていることが好ましい。
【００２３】
かかる構成の画素回路によれば、第１電位と画素電極との間、及び画素電極と第２電位との間の双方について、それぞれ直列に３つのトランジスタを接続する。これによって、直列に接続されたｐ型駆動トランジスタ及びｎ型駆動トランジスタの双方における、個々のトランジスタにかかる負荷電圧をさらに小さくすることができる。
【００２４】
なお、第１電位と画素電極との間、及び画素電極と第２電位との間の少なくとも一方に３つ以上のトランジスタを直列接続することは、出力電位を安定させることが可能になるため好ましい。さらに、第１電位と画素電極との間、または画素電極と第２電位に発生したサージなどによってトランジスタが破壊されることも、さらに少なくなるため好ましい。
【００２５】
また、前記第１の走査線と前記第２の走査線とが同じ走査線であることが好ましい。
【００２６】
かかる構成によれば、１本の走査線で第１及び第２の制御トランジスタを制御することが可能となり、画素回路に含まれる画素回路の制御を簡素にすることができる。また、走査線の本数を減少させることができ、これにより周辺回路の配線を減少させることができる。
【００２７】
また、前記第１のｐ型駆動トランジスタのゲート電極と第１電位との間に接続された第１のコンデンサーと、前記第１のｎ型駆動トランジスタのゲート電極と第２電位との間に接続された第２のコンデンサーと、をさらに備えることが好ましい。
【００２８】
かかる構成によれば、第１のｐ型駆動トランジスタ、及び第１のｎ型駆動トランジスタのゲート電極に電位が供給されていない間において、これらの電極に供給される電圧を安定的に保持することが可能となる。これによって、画素回路の誤動作を防ぐことが可能となる。
【００２９】
また、本発明の一態様における電子機器は、上記いずれかの画素回路を備える。
【００３０】
かかる構成の電子機器によれば、上記いずれかの画素回路の特徴を備えることによって、例えば、高い電圧を用いた画素回路を備えた電子機器を構成することなどが可能となる。
【図面の簡単な説明】
【００３１】
【図１】第１の画素回路の構成例を示す図。
【図２】第１の画素回路の動作時における各部の波形図。
【図３】Ｔ２からＴ３の間における第１の画素回路の状態を示す図。
【図４】Ｔ４からＴ５及びＴ６からＴ７の間の第１の画素回路の状態を示す図。
【図５】Ｔ５からＴ６の間における第１の画素回路の状態を示す図。
【図６】第１の画素回路の変形例１の構成例を示す図。
【図７】第１の画素回路の変形例２の構成例を示す図。
【図８】第２の画素回路の構成例を示す図。
【図９】第２の画素回路の動作時における各部の波形図。
【図１０】Ｔ２からＴ３の間における第２の画素回路の状態を示す図。
【図１１】Ｔ４からＴ５及びＴ６からＴ７の間の第２の画素回路の状態を示す図。
【図１２】Ｔ５からＴ６の間における第２の画素回路の状態を示す図。
【図１３】第３の画素回路の構成例を示す図。
【図１４】第３の画素回路の動作時における各部の波形図。
【図１５】第４の画素回路の構成例を示す図。
【図１６】第４の画素回路の動作時における各部の波形図。
【図１７】第５の画素回路の構成例を示す図。
【図１８】電気光学装置の構成を示すブロック図。
【図１９】電気光学装置を備えたテレビジョンの斜視図。
【図２０】電気光学装置を備えたロールアップ式テレビジョンの斜視図。
【図２１】電気光学装置を備えた携帯電話の斜視図。
【図２２】電気光学装置を備えたビデオカメラの斜視図。
【図２３】電気光学装置を備えたパーソナルコンピューターの斜視図。
【発明を実施するための形態】
【００３２】
本発明に係る実施形態について、以下の構成に従って、図面を参照しながら具体的に説明する。ただし、以下で説明する実施形態はあくまで本発明の一例に過ぎない。すなわち、本発明は以下の実施形態において例示した構成、動作に限定されるものではなく、本発明の趣旨の範囲内で任意に変形可能である。なお、各図面において、同一の部品には同一の符号を付している。
１．定義
２．実施形態１
（１）第１の画素回路の構成例
（２）第１の画素回路の動作説明
（３）第１の画素回路の変形例
３．実施形態２
（１）第２の画素回路の構成例
（２）第２の画素回路の動作説明
４．実施形態３
（１）第３の画素回路の構成例
（２）第３の画素回路の動作概要
５．実施形態４
（１）第４の画素回路の構成例
（２）第４の画素回路の動作概要
６．実施形態５
７．本発明の画素回路を含む電気光学装置の構成例
８．本発明の画素回路を含む電子機器の構成例
【００３３】
＜１．定義＞
本明細書における用語を以下のように定義する。
「ノード」：回路における所定の箇所を指す。また、当該ノードにおける電位も同じ符号を用いて示すことがある。例えば、電位Ｘとは、ノードＸの電位を指す。
「電位ノード」：回路における所定の箇所を指し、電位を供給可能に構成された箇所を指す。当該電位ノードにおける電位も同じ符号を用いて示す。例えば、電位ノードＹとは、電位Ｙを供給可能なノードを指し、電位Ｙとは、電位ノードＹから供給される電位を指す。
「Ｖｔｈ＿ｎ」：ｎ型トランジスタの閾値電圧（スレッシュホールド電圧）を指す。
「ゲート電圧」：トランジスタのソース電極の電位を基準としたときのゲート電極の電位を指す。すなわち、トランジスタにおけるゲート−ソース間の電圧（電位差）を指す。
「タイプ」：ｎ型トランジスタとｐ型トランジスタとの、型を指す。例えば、「いずれか一方のタイプのトランジスタ」という場合は、ｎ型トランジスタとｐ型トランジスタとのいずれか一方、を意味する。
「第１電極、第２電極」：トランジスタはドレイン電極、ソース電極、及びゲート電極を有するが、ドレイン電極とソース電極とは必ずしも明確に区別する必要がない場合がある。本明細書においては、トランジスタにおけるドレイン電極及びソース電極のいずれか一方を指して「第１電極」、他方を「第２電極」と呼ぶことがある。
「第１電位」：所定の電位を指し、回路に供給される電源電圧を指すことがある。
「第２電位」：所定の電位を指し、回路における電位の基準となる接地電位を指すことがある。
「第３電位」：所定の電位を指し、第１電位と第２電位との間の所定電位（中間電位）を指すことがある。
「第４電位」：所定の電位を指し、第１電位と第３電位との間の所定電位（中間電位）を指すことがある。
【００３４】
＜２．実施形態１＞
＜（１）第１の画素回路の構成例＞
図１は、本発明の一態様である、第１の画素回路の構成例を示す図である。図１に示すように、本実施形態１における画素回路は複数の薄膜トランジスタ（ＴＦＴ）を含む半導体集積回路である。以下、薄膜トランジスタを単に「トランジスタ」と称するものとする。
【００３５】
図１に示すように、本実施形態１の画素回路は、ｎ型駆動トランジスタＮＴ１及びＮＴ２、ｐ型駆動トランジスタＰＴ１及びＰＴ２、ｎ型制御トランジスタＴｒ１及びＴｒ２、並びにコンデンサーＣｐ１及びＣｐ２を含んで構成される。また、当該画素回路は、画素電極に接続された出力電位ノードＶＯＵＴを有する。すなわち、本実施形態の画素回路は、従来の画素回路と異なり、出力電位ノードＶＯＵＴと接地電位ノードＶＳＳとの間にｎ型駆動トランジスタが、電位ノードＶＤＤ２と出力電位ノードＶＯＵＴとの間にｐ型駆動トランジスタが、それぞれ２つずつ直列に、カスケード接続されている。
【００３６】
本実施形態１では、ＶＳＳ、ＶＤＤ１、及びＶＤＤ２の３つの電位ノード（電位）を有する。これらの電位は、ＶＳＳ＜ＶＤＤ１＜ＶＤＤ２という関係になっており、ＶＳＳは接地電位である。また、具体的説明に際しては、簡略化のためにＶＤＤ１を１０Ｖ、ＶＤＤ２を２０Ｖとして説明する。
【００３７】
（ｎ型駆動トランジスタＮＴ１）
ｎ型駆動トランジスタＮＴ１は、ドレイン電極がノードＶＮ１に、ソース電極が接地電位ノードＶＳＳに接続されている。また、ｎ型駆動トランジスタＮＴ１のゲート電極は、コンデンサーＣｐ１とｎ型制御トランジスタＴｒ１とが接続されたノードＮＤ１に接続されている。
【００３８】
（ｎ型駆動トランジスタＮＴ２）
ｎ型駆動トランジスタＮＴ２は、ドレイン電極が出力電位ノードＶＯＵＴに、ソース電極がノードＶＮ１に接続されている。また、ｎ型駆動トランジスタＮＴ２のゲート電極は、電位ノードＶＤＤ１に接続されている。
【００３９】
（ｐ型駆動トランジスタＰＴ１）
ｐ型駆動トランジスタＰＴ１は、ソース電極が電位ノードＶＤＤ２に、ドレイン電極がノードＶＰ１に接続されている。また、ｐ型駆動トランジスタＰＴ１のゲート電極は、コンデンサーＣｐ２とｎ型制御トランジスタＴｒ２とが接続されたノードＮＤ２に接続されている。
【００４０】
（ｐ型駆動トランジスタＰＴ２）
ｐ型駆動トランジスタＰＴ２は、ソース電極がノードＶＰ１に、ドレイン電極が出力電位ノードＶＯＵＴに接続されている。また、ｐ型駆動トランジスタＰＴ２のゲート電極は、電位ノードＶＤＤ１に接続されている。
【００４１】
（コンデンサーＣｐ１、Ｃｐ２）
コンデンサーＣｐ１は、ｎ型駆動トランジスタＮＴ１のゲート電極及びｎ型制御トランジスタＴｒ１のソース電極が接続されたノードＮＤ１と、接地電位ノードＶＳＳとの間に接続される。コンデンサーＣｐ２は、ｐ型駆動トランジスタＰＴ１のゲート電極及びｎ型制御トランジスタＴｒ２のソース電極が接続されたノードＮＤ２と、電位ノードＶＤＤ２との間に接続される。これらのコンデンサーＣｐ１及びＣｐ２は、画素回路にデータドライバーから電位が供給されない間に電位が変動し、出力電位ＶＯＵＴが変化することを防止するものである。すなわち、コンデンサーＣｐ１は、ノードＮＤ１の電位を保持するため、コンデンサーＣｐ２は、ノードＮＤ２の電位を保持するために設けられる。
【００４２】
（制御トランジスタＴｒ１、Ｔｒ２）
ｎ型制御トランジスタＴｒ１は、ソース電極がノードＮＤ１に、ドレイン電極がデータ線ＤＬ１に接続される。また、ｎ型制御トランジスタＴｒ１のゲート電極は走査線ＳＬ１に接続される。ｎ型制御トランジスタＴｒ２は、ソース電極がノードＮＤ２に、ドレイン電極がデータ線ＤＬ２に接続される。また、ｎ型制御トランジスタＴｒ２のゲート電極は、走査線ＳＬ１に接続される。
【００４３】
＜（２）第１の画素回路の動作説明＞
次に、本実施形態１における第１の画素回路の動作について説明する。
【００４４】
図２は、第１の画素回路の動作時における各部の波形図である。図２において、Ｔ１〜Ｔ７は所定のタイミング（時間）を示し、横方向の点線の右側には、それぞれ点線に対応した電位を示している。また、図２に示すように、当該波形図は上から順に、走査線ＳＬ１、データ線ＤＬ１、データ線ＤＬ２、ノードＮＤ１、ノードＮＤ２、及び出力電位ノードＶＯＵＴにおける、それぞれの信号波形の時間変化を示す。
【００４５】
また、図３乃至図５は、それぞれＴ２からＴ３の間、Ｔ４からＴ５及びＴ６からＴ７の間、並びにＴ５からＴ６の間における第１の画素回路の状態を示す図である。図３乃至図５においては、それぞれのノードや信号線の電位、及びそれぞれのトランジスタのオン、オフの状態を、括弧書きで示している。
【００４６】
以下、図２乃至図５を参照しながら、第１の画素回路の動作について具体的に説明する。
【００４７】
（Ｔ１〜Ｔ３）
図２において、Ｔ１〜Ｔ３では出力電位ノードＶＯＵＴに接地電位ＶＳＳを出力する際の動作を示す。
【００４８】
まず、Ｔ１において、走査ドライバー（後述）は走査線ＳＬ１に供給する電位を、接地電位ＶＳＳから２０Ｖ＋Ｖｔｈ＿ｎへと変化させる。この電位の変化により、ｎ型制御トランジスタＴｒ１及びＴｒ２のゲート電圧（Ｖｇｓ）が閾値電圧より高くなり、ｎ型制御トランジスタＴｒ１及びＴｒ２がオンする。
【００４９】
次に、Ｔ２において、データドライバー（後述）はデータ線ＤＬ１の電位を接地電位ＶＳＳから１０Ｖへ、データ線ＤＬ２の電位を１０Ｖから２０Ｖへとそれぞれ変化させる。すると、ｎ型駆動トランジスタＮＴ１のゲート電極に接続されたノードＮＤ１の電位が１０Ｖとなることにより、ｎ型駆動トランジスタＮＴ１のゲート電圧が閾値電圧より高くなり、ｎ型駆動トランジスタＮＴ１がオンする。ｎ型駆動トランジスタＮＴ１がオンすると、ノードＶＮ１の電位は接地電位ＶＳＳとなり、ｎ型駆動トランジスタＮＴ２のゲート電圧も閾値電圧より高い状態になる。よって、ｎ型駆動トランジスタＮＴ２もオンする。一方で、ｐ型駆動トランジスタＰＴ１のゲート電極に接続されたノードＮＤ２の電位が２０Ｖになると、ゲート電圧はｐ型駆動トランジスタＰＴ１の閾値電圧より高いため、ｐ型駆動トランジスタＮＴ２はオフのままである。このとき、ノードＶＰ１は１０Ｖになり、ｐ型駆動トランジスタＰＴ２のゲート電圧は、閾値電圧よりも高い。よって、ｐ型駆動トランジスタＰＴ２もオフのままである。このようにしてｎ型駆動トランジスタＮＴ１及びＮＴ２がオン状態に、ｐ型駆動トランジスタＰＴ１及びＰＴ２がオフ状態となった結果、出力電位ノードＶＯＵＴの電位は、接地電位ＶＳＳになる。
【００５０】
図３は、Ｔ２からＴ３の間における第１の画素回路の状態を示す図である。上記でも説明したとおり、走査線ＳＬ１には電位ＶＤＤ２（２０Ｖ）＋Ｖｔｈ＿ｎが、データ線ＤＬ１には電位ＶＤＤ１（１０Ｖ）が、データ線ＤＬ２には電位ＶＤＤ２（２０Ｖ）がそれぞれ供給されている。また、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオン状態であり、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオフ状態である。そして、ノードＶＮ１は接地電位ＶＳＳ、ノードＶＰ１は電位ＶＤＤ１（１０Ｖ）であり、出力電位ノードＶＯＵＴは接地電位ＶＳＳとなっている。
【００５１】
ここで、図３にも示すように、ｐ型駆動トランジスタＰＴ１のドレイン電極とソース電極との間には、電位ＶＤＤ２（２０Ｖ）と電位ＶＤＤ１（１０Ｖ）との電位差である１０Ｖが印加されている。また、ｐ型駆動トランジスタＰＴ２のドレイン電極とソース電極との間には、電位ＶＤＤ１（１０Ｖ）と出力電位ノードＶＯＵＴにおける電位である接地電位ＶＳＳとの電位差である１０Ｖが印加されている。すなわち、電位ノードＶＤＤ２と出力電位ノードＶＯＵＴとの間に１つのｐ型駆動トランジスタが配置された場合と比較して、それぞれのｐ型駆動トランジスタにかかる負荷電圧が半分になることが分かる。
【００５２】
（Ｔ３〜Ｔ５）
図２において、Ｔ３〜Ｔ５では、出力電位ノードＶＯＵＴに接地電位ＶＳＳを出力した状態を保持したまま、ｎ型制御トランジスタＴｒ１及びＴｒ２をオフする際の動作を示す。
【００５３】
まず、Ｔ３において、走査ドライバーは走査線ＳＬ１に供給する電位を、２０Ｖ＋Ｖｔｈ＿ｎから接地電位ＶＳＳへと変化させる。この走査線ＳＬ１の電位の変動によって、それまでオンしていたｎ型制御トランジスタＴｒ１及びＴｒ２がオフする。このとき、ノードＮＤ１及びＮＤ２の電位は、それぞれコンデンサーＣｐ１及びＣｐ２によって直前の状態のまま保持され、それぞれ１０Ｖと２０Ｖで保持される。これによって、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオンのまま保持され、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオフのまま保持される。
【００５４】
次に、Ｔ４において、データドライバーはデータ線ＤＬ１及びＤＬ２の電位を、それぞれ１０Ｖから接地電位ＶＳＳへ、２０Ｖから１０Ｖへと変化させる。しかし、ｎ型制御トランジスタＴｒ１及びＴｒ２はオフされた状態であるため、この電位の変化はノードＮＤ１及びＮＤ２のどちらにも伝搬されない。つまり、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオンのまま、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオフのまま保持される。よって、出力電位ノードＶＯＵＴの電位は、接地電位ＶＳＳのまま保持される。
【００５５】
図４は、Ｔ４からＴ５の間における第１の画素回路の状態を示す図である。上記のとおり、走査線ＳＬ１には接地電位ＶＳＳが供給されており、ｎ型制御トランジスタＴｒ１及びＴｒ２はオフ状態になっている。このため、データ線ＤＬ１及びＤＬ２の電位の変動にかかわらず、ｎ型駆動トランジスタＮＴ１及びＮＴ２と、ｐ型駆動トランジスタＰＴ１及びＰＴ２とはいずれも直前の状態を保持している。したがって、出力電位ノードＶＯＵＴの電位も直前の電位のまま、すなわち接地電位ＶＳＳのまま、保持される。
【００５６】
（Ｔ５〜Ｔ６）
図２において、Ｔ５〜Ｔ６では出力電位ノードＶＯＵＴに電位ＶＤＤ２を出力する際の動作を示す。
【００５７】
まず、Ｔ５において、走査ドライバーは、走査線ＳＬ１に供給する電位を、接地電位ＶＳＳから２０Ｖ＋Ｖｔｈ＿ｎへと変化させる。この走査線ＳＬ１の電位の変動によって、ｎ型制御トランジスタＴｒ１及びＴｒ２がオンする。ここで、データドライバーはデータ線ＤＬ１対して接地電位ＶＳＳを供給している。これによりノードＮＤ１の電位は１０Ｖから接地電位ＶＳＳへと変化する。このノードＮＤ１の電位の変化により、ｎ型駆動トランジスタＮＴ１のゲート電圧は、閾値電圧より高い１０Ｖから、閾値電圧より低い接地電位ＶＳＳへと変化し、これによりｎ型駆動トランジスタＮＴ１はオフする。ｎ型駆動トランジスタＮＴ１がオフしたことにより、ノードＶＮ１の電位は、接地電位ＶＳＳから１０Ｖへと変化し、ｎ型駆動トランジスタＮＴ２もオフする。一方で、データドライバーはデータ線ＤＬ２に対して１０Ｖを供給している。これにより、ノードＮＤ２の電位は２０Ｖから１０Ｖへと変化する。このノードＮＤ２の電位の変化により、ｐ型駆動トランジスタＰＴ１のゲート電圧が閾値電圧より低くなり、ｐ型駆動トランジスタＰＴ１はオンする。ｐ型駆動トランジスタＰＴ１がオンすると、ノードＶＰ１の電位は電位ＶＤＤ２（２０Ｖ）となる。ノードＶＰ１の電位が２０Ｖになると、ｐ型駆動トランジスタＰＴ２のゲート電圧は閾値電圧より低くなるため、ｐ型駆動トランジスタＰＴ２もオンする。このようにしてｐ型駆動トランジスタＰＴ１及びＰＴ２がオン状態に、ｎ型駆動トランジスタＮＴ１及びＮＴ２がオフ状態となった結果、出力電位ノードＶＯＵＴの電位は電位ＶＤＤ２（２０Ｖ）になる。
【００５８】
図５は、Ｔ５からＴ６の間における第１の画素回路の状態を示す図である。上記でも説明したとおり、走査線ＳＬ１には電位ＶＤＤ２（２０Ｖ）＋Ｖｔｈ＿ｎが、データ線ＤＬ１には接地電位ＶＳＳが、データ線ＤＬ２には電位ＶＤＤ１（１０Ｖ）がそれぞれ供給されている。また、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオフ状態であり、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオン状態である。そして、ノードＶＮ１は電位ＶＤＤ１（１０Ｖ）、ノードＶＰ２は電位ＶＤＤ２（２０Ｖ）となり、出力電位ノードＶＯＵＴは電位ＶＤＤ２（２０Ｖ）となる。
【００５９】
ここで、図５にも示すように、ｎ型駆動トランジスタＮＴ１の電極間には、電位ＶＤＤ１（１０Ｖ）と接地電位ＶＳＳとの電位差である１０Ｖが印加されている。また、ｎ型駆動トランジスタＮＴ２の電極間には、出力電位ノードＶＯＵＴにおける電位である電位ＶＤＤ２（２０Ｖ）と電位ＶＤＤ１（１０Ｖ）との電位差である１０Ｖが印加されている。すなわち、出力電位ノードＶＯＵＴと接地電位ＶＳＳとの間に１つのｎ型駆動トランジスタが配置された場合と比較して、それぞれのｎ型駆動トランジスタにかかる負荷電圧が半分になることが分かる。
【００６０】
（Ｔ６〜Ｔ７）
図２において、Ｔ６〜Ｔ７では、出力電位ノードＶＯＵＴに電位ＶＤＤ２（２０Ｖ）を出力した状態を保持したまま、ｎ型制御トランジスタＴｒ１及びＴｒ２をオフする際の動作を示す。
【００６１】
まず、Ｔ６において、走査ドライバーは走査線ＳＬ１に供給する電位を、２０Ｖ＋Ｖｔｈ＿ｎから接地電位ＶＳＳへと変化させる。すると、走査線ＳＬ１の電位の変動によって、それまでオンしていたｎ型制御トランジスタＴｒ１及びＴｒ２がオフする。このとき、ノードＮＤ１及びＮＤ２の電位は、それぞれコンデンサーＣｐ１及びＣｐ２によって直前の状態のまま保持され、それぞれ接地電位ＶＳＳと１０Ｖとで保持される。ノードＮＤ１及びＮＤ２の電位が直前の電位のまま保持されることで、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオフのまま保持され、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオンのまま保持される。これにより、出力電位ノードＶＯＵＴの電位は、電位ＶＤＤ２（２０Ｖ）のまま保持される。
【００６２】
図４は、Ｔ６からＴ７の間における第１の画素回路の状態を示す図である。この図４はＴ４からＴ５の間における第１の画素回路の状態を示す図と共通である。これらの状態は、いずれも出力電位ノードＶＯＵＴの電位を直前の電位のまま保持する点と、ｎ型制御トランジスタＴｒ１及びＴｒ２をオフするために走査線ＳＬ１に接地電位ＶＳＳを供給する点で共通する。
【００６３】
上記のとおり、走査線ＳＬ１には接地電位ＶＳＳが供給されており、ｎ型制御トランジスタＴｒ１及びＴｒ２はオフ状態になる。このため、データ線ＤＬ１及びＤＬ２の電位の変動にかかわらず、ｎ型駆動トランジスタＮＴ１及びＮＴ２と、ｐ型駆動トランジスタＰＴ１及びＰＴ２とはいずれも直前の状態を保持している。したがって、出力電位ノードＶＯＵＴの電位も直前の電位のまま、すなわち電位ＶＤＤ２（２０Ｖ）のまま、保持される。
【００６４】
本実施形態１の構成によれば、接地電位ノードＶＳＳと出力電位ノードＶＯＵＴとの間、及び電位ノードＶＤＤ２と出力電位ノードＶＯＵＴとの間に、それぞれ複数のトランジスタを直列接続した。この構成によって、接地電位ノードＶＳＳと出力電位ノードＶＯＵＴとの間、及び電位ノードＶＤＤ２と出力電位ノードＶＯＵＴとの間に接続したｎ型駆動トランジスタＮＴ１及びＮＴ２、並びにｐ型駆動トランジスタＰＴ１及びＰＴ２の個々にかかる負荷電圧を小さくすることができる。これによって、高い電圧を用いることが可能な、すなわち、高い耐圧を有する画素回路を構成することなどが可能となる。
【００６５】
また、１本の走査線で制御トランジスタＴｒ１及びＴｒ２を制御することとしたため、制御トランジスタＴｒ１及びＴｒ２をそれぞれ独立した走査線で制御する場合と比較して、画素回路に含まれる画素回路の制御を簡素にすることができる。また、周辺回路の配線を減少させることができる。
【００６６】
また、本実施形態１の画素回路は、コンデンサーＣｐ１及びＣｐ２を備える構成とした。かかる構成により、ｐ型駆動トランジスタＰＴ１、及びｎ型駆動トランジスタＮＴ１のゲート電極に電圧が印加されていない間において、これらの電極に印加される電圧を安定的に保持することが可能となる。これによって、画素回路の誤動作を防ぐことが可能となる。
【００６７】
なお、本実施形態１では電位ＶＤＤ１が接地電位ＶＳＳと電位ＶＤＤ２とのちょうど中間の電位である例を挙げたが、必ずしもこれに限られない。すなわち、電位ＶＤＤ１は接地電位ＶＳＳと電位ＶＤＤ２との間の電圧であれば任意に決定可能である。ただし、電位ＶＤＤ１を接地電位ＶＳＳと電位ＶＤＤ２とのちょうど中間の電位とすることは、直列に接続した２つの駆動トランジスタに均等に電圧がかかることになるため、より好ましい。
【００６８】
また、ｎ型駆動トランジスタＮＴ２、及びｐ型駆動トランジスタＰＴ２の双方のゲート電極に供給される電位は必ずしも同電位である必要はない。ただし、ｎ型駆動トランジスタＮＴ２、及びｐ型駆動トランジスタＰＴ２の双方のゲート電極に供給される電位を同電位にすることは、画素回路に供給すべき電位の種類を減少させることが可能であるため好ましい。この場合、電源回路を簡素化することが可能である。
【００６９】
＜（３）第１の画素回路の変形例＞
実施形態１に係る第１の画素回路の構成では、ｎ型駆動トランジスタ及びｐ型駆動トランジスタの双方を直列に接続し、双方の駆動トランジスタの負荷電圧を小さくすることができた。しかし、ｎ型駆動トランジスタ、またはｐ型駆動トランジスタの一方の耐圧が低く、他方の耐圧が高い場合がある。この場合、耐圧が高い方の駆動トランジスタについては負荷電圧を小さくする必要がなく、耐圧が低い方の駆動トランジスタについては、個々の駆動トランジスタに対する負荷電圧を小さくする必要がある場合が考えられる。
【００７０】
図６は、実施形態１に係る第１の画素回路の変形例１の構成例を示す図であり、ｎ型駆動トランジスタの耐圧は十分に高いが、ｐ型駆動トランジスタの耐圧がやや低い場合の画素回路の構成例である。実施形態１と比較すると、接地電位ＶＳＳと出力電位ノードＶＯＵＴとの間に接続するｎ型駆動トランジスタを、ｎ型駆動トランジスタＮＴ１のみにした点が異なり、その他の構成は同様であるため、同じ構成には同じ符号を付することとし、その説明を省略する。ｎ型駆動トランジスタが接地電位ＶＳＳと電位ＶＤＤ２との電位差に耐えうる場合は、当該変形例１の画素回路のような構成にすることができる。
【００７１】
図７は、実施形態１に係る第１の画素回路の変形例２の構成例を示す図であり、図６に示す変形例１とは逆に、ｐ型駆動トランジスタの耐圧は十分に高いが、ｎ型駆動トランジスタの耐圧が低い場合の画素回路の構成例である。実施形態１と比較すると、電位ＶＤＤ２と出力電位ノードＶＯＵＴとの間に接続するｐ型駆動トランジスタを、ｐ型駆動トランジスタＮＴ１のみにした点で異なり、その他の構成は同様であるため、同じ構成には同じ符号を付することとし、その説明を省略する。ｐ型駆動トランジスタが接地電位ＶＳＳと電位ＶＤＤ２との電位差に耐えうる場合は、当該変形例２の画素回路のような構成にすることができる。
【００７２】
すなわち、本変形例１または変形例２の画素回路によれば、ｎ型駆動トランジスタ及びｐ型駆動トランジスタのうち、負荷電圧を小さくする必要のあるタイプの駆動トランジスタのみについて、直列に複数接続する。これによって、負荷電圧を小さくする必要のないタイプの駆動トランジスタについてまで複数接続することによる不必要なコストの増加を防止することができ、安価に画素回路を構成することが可能となる。
【００７３】
なお、直列に接続すべき駆動トランジスタのタイプ及び数は、ｎ型駆動トランジスタ及びｐ型駆動トランジスタのそれぞれの特性によって決定される。より具体的には、例えばｎ型駆動トランジスタの負荷電圧を１／３にしたいのであれば、ｎ型駆動トランジスタを３つ直列に接続すればよい。
【００７４】
このように、本発明の一態様は、少なくともいずれか一方のタイプの駆動トランジスタについて、複数素子の駆動トランジスタを直列に接続するものを含む。また、以下で説明する実施形態においても、発明の趣旨と矛盾しない範囲において、少なくともいずれか一方のタイプの駆動トランジスタについて、複数素子の駆動トランジスタを直列に接続するものを含む。
【００７５】
＜３．実施形態２＞
＜（１）第２の画素回路の構成例＞
図８は、本発明の一態様である、第２の画素回路の構成例を示す図である。図８に示すように、第２の画素回路の構成例は、実施形態１で説明した、図１に示す第１の画素回路の構成例の一部を変更したものである。すなわち、本実施形態２は、ｎ型制御トランジスタＴｒ１、ｐ型制御トランジスタＴｒ２、走査線ＳＬ１、及び走査線ＳＬ２以外は実施形態１と同様の構成及び機能を有するため、同じ構成には同じ符号を付することとし、その説明を省略する。以下の本実施形態２の説明においては、実施形態１との相違点を中心に説明する。
【００７６】
本実施形態２の画素回路は、実施形態１の画素回路と同様、ｎ型駆動トランジスタＮＴ１及びＮＴ２、ｐ型駆動トランジスタＰＴ１及びＰＴ２、並びにコンデンサーＣｐ１及びＣｐ２を含んで構成される。ここで、本実施形態２の画素回路は、実施形態１の画素回路と異なり、ｎ型制御トランジスタＴｒ１と、ｐ型制御トランジスタＴｒ２とを備える。実施形態１の画素回路においては、制御トランジスタＴｒ１及びＴｒ２はいずれもｎ型トランジスタであって、走査線ＳＬ１のみによって制御トランジスタＴｒ１及びＴｒ２に電位が供給されていた。しかし、本実施形態２では、Ｔｒ１はｎ型制御トランジスタ、Ｔｒ２はｐ型制御トランジスタであり、ｎ型制御トランジスタＴｒ１には走査線ＳＬ１が、ｐ型制御トランジスタＴｒ２には走査線ＳＬ２が、それぞれ電位を供給するよう接続されて構成される。
【００７７】
＜（２）第２の画素回路の動作説明＞
次に、本実施形態２における第２の画素回路の動作について説明する。
【００７８】
図９は、第２の画素回路の動作時における各部の波形図である。図９において、Ｔ１〜Ｔ７は所定のタイミング（時間）を示し、横方向の点線の右側には、それぞれ点線に対応した電位を示している。また、図９に示すように、当該波形図は上から順に、走査線ＳＬ１、走査線ＳＬ２、データ線ＤＬ１、データ線ＤＬ２、ノードＮＤ１、ノードＮＤ２、及び出力電位ノードＶＯＵＴにおける、それぞれの信号波形の時間変化を示す。
【００７９】
また、図１０乃至図１２はそれぞれＴ２からＴ３の間、Ｔ４からＴ５及びＴ６からＴ７の間、並びにＴ５からＴ６の間における第２の画素回路の状態を示す図である。図１０乃至図１２においては、それぞれのノードや信号線の電位、及びそれぞれのトランジスタのオン、オフの状態を、括弧書きで示している。
【００８０】
以下、図９乃至図１２を参照しながら、第２の画素回路の動作について具体的に説明する。
【００８１】
（Ｔ１〜Ｔ３）
図９において、Ｔ１〜Ｔ３では出力電位ノードＶＯＵＴに接地電位ＶＳＳを出力する際の動作を示す。
【００８２】
まず、Ｔ１において、走査ドライバーは、走査線ＳＬ１に供給する電位を、接地電位ＶＳＳから２０Ｖへ、走査線ＳＬ２に供給する電位を２０Ｖから接地電位ＶＳＳへとそれぞれ変化させる。この電位の変化により、ｎ型制御トランジスタＴｒ１のゲート電圧が閾値電圧より高くなり、ｐ型制御トランジスタＴｒ２のゲート電圧が閾値電圧より低くなる。これにより、ｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２がオンする。
【００８３】
次に、Ｔ２において、データドライバーはデータ線ＤＬ１の電位を接地電位ＶＳＳから１０Ｖへ、データ線ＤＬ２の電位を１０Ｖから２０Ｖへとそれぞれ変化させる。すると、ｎ型駆動トランジスタＮＴ１のゲート電極に接続されたノードＮＤ１の電位が１０Ｖとなり、ｎ型駆動トランジスタＮＴ１のゲート電圧が閾値電圧より高くなり、ｎ型駆動トランジスタＮＴ１がオンする。ｎ型駆動トランジスタＮＴ１がオンすると、ノードＶＮ１の電位は接地電位ＶＳＳとなり、ｎ型駆動トランジスタＮＴ２のゲート電圧が閾値電圧より高い状態になる。よって、ｎ型駆動トランジスタＮＴ２もオンする。一方で、ｐ型駆動トランジスタＰＴ１のゲート電極に接続されたノードＮＤ２の電位は２０Ｖとなり、ｐ型駆動トランジスタＰＴ１のゲート電圧が閾値電圧より高いため、ｐ型駆動トランジスタＮＴ２はオフのままである。このとき、ノードＶＰ１は１０Ｖになり、ｐ型駆動トランジスタＰＴ２のゲート電圧は閾値電圧よりも高い。よって、ｐ型駆動トランジスタＰＴ２もオフのままである。このようにしてｎ型駆動トランジスタＮＴ１及びＮＴ２がオン状態に、ｐ型駆動トランジスタＰＴ１及びＰＴ２がオフ状態となった結果、出力電位ノードＶＯＵＴの電位は、接地電位ＶＳＳになる。
【００８４】
図１０は、Ｔ２からＴ３の間における第２の画素回路の状態を示す図である。上記でも説明したとおり、走査線ＳＬ１には電位ＶＤＤ２（２０Ｖ）が、走査線ＳＬ２には接地電位ＶＳＳが、データ線ＤＬ１には電位ＶＤＤ１（１０Ｖ）が、データ線ＤＬ２には電位ＶＤＤ２（２０Ｖ）がそれぞれ供給されている。また、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオン状態であり、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオフ状態である。そして、ノードＶＮ１は接地電位ＶＳＳ、ノードＶＰ１は電位ＶＤＤ１（１０Ｖ）となり、出力電位ノードＶＯＵＴは接地電位ＶＳＳとなる。
【００８５】
（Ｔ３〜Ｔ５）
図９において、Ｔ３〜Ｔ５では、出力電位ノードＶＯＵＴに接地電位ＶＳＳを出力した状態を保持したまま、ｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２をオフする際の動作を示す。
【００８６】
まず、Ｔ３において、走査ドライバーは、走査線ＳＬ１に供給する電位を２０Ｖから接地電位ＶＳＳへ、走査線ＳＬ２に供給する電位を接地電位ＶＳＳから２０Ｖへと変化させる。この走査線ＳＬ１及びＳＬ２の電位の変動によって、それまでオンしていたｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２がオフする。このとき、ノードＮＤ１及びＮＤ２の電位は、それぞれコンデンサーＣｐ１及びＣｐ２によって直前の状態のまま保持され、それぞれ１０Ｖと２０Ｖで保持される。これによって、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオンのまま保持され、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオフのまま保持される。
【００８７】
次に、Ｔ４において、データドライバーはデータ線ＤＬ１を、１０Ｖから接地電位ＶＳＳへ、データ線ＤＬ２の電位を２０Ｖから１０Ｖへと変化させる。しかし、ｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２はオフされた状態であるため、この電位の変化はノードＮＤ１及びＮＤ２のどちらにも伝搬されない。つまり、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオンのまま、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオフのまま保持される。よって、出力電位ノードＶＯＵＴの電位は、接地電位ＶＳＳのまま保持される。
【００８８】
図１１は、Ｔ４からＴ５の間における第２の画素回路の状態を示す図である。上記のとおり、走査線ＳＬ１には接地電位ＶＳＳが、走査線ＳＬ２には電位ＶＤＤ２（２０Ｖ）が供給されており、ｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２はオフ状態になっている。このため、データ線ＤＬ１及びＤＬ２の電位の変動にかかわらず、ｎ型駆動トランジスタＮＴ１及びＮＴ２と、ｐ型駆動トランジスタＰＴ１及びＰＴ２とはいずれも直前の状態を保持している。したがって、出力電位ノードＶＯＵＴの電位も直前の電位のまま、すなわち接地電位ＶＳＳのまま、保持される。
【００８９】
（Ｔ５〜Ｔ６）
図９において、Ｔ５〜Ｔ６では出力電位ノードＶＯＵＴに電位ＶＤＤ２を出力する際の動作を示す。
【００９０】
まず、Ｔ５において、走査ドライバーは、走査線ＳＬ１に供給する電位を接地電位ＶＳＳから２０Ｖへ、走査線ＳＬ２に供給する電位を２０Ｖから接地電位ＶＳＳへとそれぞれ変化させる。この走査線ＳＬ１及びＳＬ２の電位の変動によって、ｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２がオンする。ここで、データドライバーは、データ線ＤＬ１対して接地電位ＶＳＳを供給している。これによりノードＮＤ１の電位は１０Ｖから接地電位ＶＳＳへと変化する。このノードＮＤ１の電位の変化により、ｎ型駆動トランジスタＮＴ１のゲート電圧は、閾値電圧より高い１０Ｖから、閾値電圧より低い接地電位ＶＳＳへと変化し、これによりｎ型駆動トランジスタＮＴ１はオフする。ｎ型駆動トランジスタＮＴ１がオフしたことにより、ノードＶＮ１の電位は、接地電位ＶＳＳから１０Ｖへと変化し、ｎ型駆動トランジスタＮＴ２もオフする。一方で、データドライバーは、データ線ＤＬ２に対して１０Ｖを供給している。よって、ノードＮＤ２の電位は２０Ｖから１０Ｖへと変化する。このノードＮＤ２の電位の変化により、ｐ型駆動トランジスタＰＴ１のゲート電圧は閾値電圧より低くなり、これによりｐ型駆動トランジスタＰＴ１はオンする。ｐ型駆動トランジスタＰＴ１がオンすると、ノードＶＰ１の電位は電位ＶＤＤ２（２０Ｖ）となる。ノードＶＰ１の電位が２０Ｖになると、ｐ型駆動トランジスタＰＴ２のゲート電圧は閾値電圧より低くなるため、ｐ型駆動トランジスタＰＴ２もオンする。このようにしてｐ型駆動トランジスタＰＴ１及びＰＴ２がオン状態に、ｎ型駆動トランジスタＮＴ１及びＮＴ２がオフ状態となった結果、出力電位ノードＶＯＵＴの電位は電位ＶＤＤ２（２０Ｖ）になる。
【００９１】
図１２は、Ｔ５からＴ６の間における第２の画素回路の状態を示す図である。上記でも説明したとおり、走査線ＳＬ１には電位ＶＤＤ２（２０Ｖ）が、走査線ＳＬ２には接地電位ＶＳＳが、データ線ＤＬ１には接地電位ＶＳＳが、データ線ＤＬ２には電位ＶＤＤ１（１０Ｖ）がそれぞれ供給されている。また、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオフ状態であり、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオン状態である。そして、ノードＶＮ１は電位ＶＤＤ１（１０Ｖ）、ノードＶＰ２は電位ＶＤＤ２（２０Ｖ）となり、出力電位ノードＶＯＵＴは電位ＶＤＤ２（２０Ｖ）となる。
【００９２】
（Ｔ６〜Ｔ７）
図９において、Ｔ６〜Ｔ７では、出力電位ノードＶＯＵＴに電位ＶＤＤ２（２０Ｖ）を出力しながら、ｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２をオフする際の動作を示す。
【００９３】
まず、Ｔ６において、走査ドライバーは、走査線ＳＬ１に供給する電位を２０Ｖから接地電位ＶＳＳへ、走査線ＳＬ２に供給する電位を接地電位ＶＳＳから２０Ｖへと変化させる。この走査線ＳＬ１及びＳＬ２の電位の変動によって、それまでオンしていたｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２がオフする。このとき、ノードＮＤ１及びＮＤ２の電位は、それぞれコンデンサーＣｐ１及びＣｐ２によって直前の状態のまま保持され、それぞれ接地電位ＶＳＳと１０Ｖとで保持される。ノードＮＤ１及びＮＤ２の電位が直前の電位のまま保持されることで、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオフのまま保持され、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオンのまま保持される。これにより、出力電位ノードＶＯＵＴの電位は、電位ＶＤＤ２（２０Ｖ）のまま保持される。
【００９４】
図１１は、Ｔ６からＴ７の間における第２の画素回路の状態を示す図である。この図１１はＴ４からＴ５の間における第２の画素回路の状態を示す図と共通である。これらの状態は、いずれも出力電位ノードＶＯＵＴの電位を直前の電位のまま保持する点と、ｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２をオフするために、走査線ＳＬ１に接地電位ＶＳＳを、走査線ＳＬ２に電位ＶＤＤ２（２０Ｖ）供給する点で共通する。
【００９５】
上記のとおり、走査線ＳＬ１には接地電位ＶＳＳが供給されており、ｎ型制御トランジスタＴｒ１及びＴｒ２はオフ状態になる。このため、データ線ＤＬ１及びＤＬ２の電位の変動にかかわらず、ｎ型駆動トランジスタＮＴ１及びＮＴ２と、ｐ型駆動トランジスタＰＴ１及びＰＴ２とはいずれも直前の状態を保持している。したがって、出力電位ノードＶＯＵＴの電位も直前の電位のまま、すなわち電位ＶＤＤ２（２０Ｖ）のまま、保持される。
【００９６】
本実施形態２の構成は、接地電位ノードＶＳＳと出力電位ノードＶＯＵＴとの間、及び電位ノードＶＤＤ２と出力電位ノードＶＯＵＴとの間に、それぞれ複数のトランジスタを直列接続した点は、実施形態１と同様である。しかし、本実施形態２の構成によれば、ｎ型駆動トランジスタＮＴ１のゲート電極とｐ型駆動トランジスタＰＴ１のゲート電極とが接続される制御トランジスタを別々にしている。そして、このｎ型駆動トランジスタＮＴ１のゲート電極とｐ型駆動トランジスタＰＴ１のゲート電極とに接続される制御トランジスタのタイプを変え、それぞれｎ型制御トランジスタＴｒ１とｐ型制御トランジスタＴｒ２とした。この構成によって、本実施形態２の画素回路では、実施形態１でｎ型制御トランジスタＴｒ２のゲート電極に供給していた電位ＶＤＤ２（２０Ｖ）＋Ｖｔｈ＿ｎという電位を供給する必要がなくなり、ｐ型制御トランジスタＴｒ２のゲート電極には電位ＶＤＤ２（２０Ｖ）または接地電位ＶＳＳが供給される。つまり、画素回路に供給する最大電圧を電位ＶＤＤ２（２０Ｖ）＋Ｖｔｈ＿ｎから電位ＶＤＤ２（２０Ｖ）へと、Ｖｔｈ＿ｎ分だけ低くすることができる。よって、画素回路に電位を供給する電源回路で生成する最大電圧を小さくすることができる。また、供給すべき電圧の種類を減少させることができれば、当該電源回路を簡略化することなどが可能となる。この実施形態２の特徴は、実施形態１の特徴のうち、走査線に関するもの以外の特徴に対して追加的に得られるものである。
【００９７】
＜４．実施形態３＞
＜（１）第３の画素回路の構成例＞
図１３は、本発明の一態様である、第３の画素回路の構成例を示す図である。図１３に示すように、第３の画素回路の構成例は、実施形態１で説明した、図１に示す第１の画素回路の構成例と類似しているが、直列に接続するｎ型及びｐ型駆動トランジスタの数が相違する他、供給される電位が相違する。よって、以下の実施形態３の説明においては、実施形態１と同じ構成には同じ符号を付することとしてその説明を省略し、実施形態１との相違点を中心に説明する。
【００９８】
本実施形態３の画素回路は、実施形態１の画素回路と同様に、ｎ型駆動トランジスタＮＴ１及びＮＴ２、ｐ型駆動トランジスタＰＴ１及びＰＴ２、ｎ型制御トランジスタＴｒ１及びＴｒ２、並びにコンデンサーＣｐ１及びＣｐ２を含んで構成される。しかし、本実施形態３の画素回路はさらに、ｎ型駆動トランジスタＮＴ３、及びｐ型駆動トランジスタＰＴ３を備える。すなわち、本実施形態３の画素回路は、接地電位ノードＶＳＳと出力電位ノードＶＯＵＴとの間にｎ型駆動トランジスタが、出力電位ノードＶＯＵＴと電位ノードとの間にｐ型駆動トランジスタが、それぞれ３つずつ直列に、カスケード接続されている。
【００９９】
本実施形態３では、ＶＳＳ、ＶＤＤ１、ＶＤＤ２、及びＶＤＤ３の４つの電位ノード（電位）を有し、実施形態１と比較するとＶＤＤ３が追加されている。これらの電位は、ＶＳＳ＜ＶＤＤ１＜ＶＤＤ２＜ＶＤＤ３という関係になっており、ＶＳＳは接地電位である。また、具体的説明の際には、簡略化のためにＶＤＤ１を１０Ｖ、ＶＤＤ２を２０Ｖ、ＶＤＤ３を３０Ｖとして説明する。
【０１００】
（ｎ型駆動トランジスタＮＴ１）
ｎ型駆動トランジスタＮＴ１は、ドレイン電極がノードＶＮ１に、ソース電極が接地電位ノードＶＳＳに接続されている。また、ｎ型駆動トランジスタＮＴ１のゲート電極は、コンデンサーＣｐ１とｎ型制御トランジスタＴｒ１とが接続されたノードＮＤ１に接続されている。
【０１０１】
（ｎ型駆動トランジスタＮＴ２）
ｎ型駆動トランジスタＮＴ２は、ドレイン電極がノードＶＮ２に、ソース電極がノードＶＮ１に接続されている。また、ｎ型駆動トランジスタＮＴ２のゲート電極は、電位ノードＶＤＤ１に接続されている。
【０１０２】
（ｎ型駆動トランジスタＮＴ３）
ｎ型駆動トランジスタＮＴ３は、ドレイン電極が出力電位ノードＶＯＵＴに、ソース電極がノードＶＮ２に接続されている。また、ｎ型駆動トランジスタＮＴ３のゲート電極は、電位ノードＶＤＤ２に接続されている。
【０１０３】
（ｐ型駆動トランジスタＰＴ１）
ｐ型駆動トランジスタＰＴ１は、ソース電極が電位ノードＶＤＤ３に、ドレイン電極がノードＶＰ１に接続されている。また、ｐ型駆動トランジスタＰＴ１のゲート電極は、コンデンサーＣｐ２とｎ型制御トランジスタＴｒ２とが接続されたノードＮＤ２に接続されている。
【０１０４】
（ｐ型駆動トランジスタＰＴ２）
ｐ型駆動トランジスタＰＴ２は、ソース電極がノードＶＰ１に、ドレイン電極がノードＶＰ２に接続されている。また、ｐ型駆動トランジスタＰＴ２のゲート電極は、電位ノードＶＤＤ２に接続されている。
【０１０５】
（ｐ型駆動トランジスタＰＴ３）
ｐ型駆動トランジスタＰＴ３は、ソース電極がノードＶＰ２に、ドレイン電極が出力電位ノードＶＯＵＴに接続されている。また、ｐ型駆動トランジスタＰＴ３のゲート電極は、電位ノードＶＤＤ１に接続されている。
【０１０６】
（コンデンサーＣｐ１、Ｃｐ２）
コンデンサーＣｐ１は、ｎ型駆動トランジスタＮＴ１のゲート電極及びｎ型制御トランジスタＴｒ１のソース電極が接続されたノードＮＤ１と、接地電位ノードＶＳＳとの間に接続される。コンデンサーＣｐ２は、ｐ型駆動トランジスタＰＴ１のゲート電極及びｎ型制御トランジスタＴｒ２のソース電極が接続されたノードＮＤ２と、電位ノードＶＤＤ３との間に接続される。これらのコンデンサーＣｐ１及びＣｐ２は、当該画素回路にデータドライバーから電位が供給されない間に電位が変動し、出力電位ＶＯＵＴが変化することを防止するものである。すなわち、コンデンサーＣｐ１はノードＮＤ１の電位を保持するため、コンデンサーＣｐ２はノードＮＤ２の電位を保持するために設けられる。
【０１０７】
（制御トランジスタＴｒ１、Ｔｒ２）
ｎ型制御トランジスタＴｒ１は、ソース電極がノードＮＤ１に、ドレイン電極がデータ線ＤＬ１に接続される。ｐ型制御トランジスタＴｒ２は、ソース電極がノードＮＤ２に、ドレイン電極がデータ線ＤＬ２に接続される。また、ｎ型制御トランジスタＴｒ１及びＴｒ２のゲート電極は、いずれも走査線ＳＬ１に接続される。
【０１０８】
＜（２）第３の画素回路の動作概要＞
次に、本実施形態３における第３の画素回路の動作について、簡単に説明する。本実施形態３における第３の画素回路の動作は、電圧が異なるだけで、基本的には実施形態１における第１の画素回路の動作とほぼ同じである。
【０１０９】
図１４は、第３の画素回路の動作時における各部の波形図である。図１４において、Ｔ１〜Ｔ７は所定のタイミング（時間）を示し、横方向の点線の右側には、それぞれ点線に対応した電位を示している。また、図１４に示すように、当該波形図は上から順に、走査線ＳＬ１、データ線ＤＬ１、データ線ＤＬ２、ノードＮＤ１、ノードＮＤ２、及び出力電位ノードＶＯＵＴにおける、それぞれの信号波形の時間変化を示す。
【０１１０】
図１４と図２とを比較すれば分かるように、異なるのは走査線ＳＬ１、データ線ＤＬ２、ノードＮＤ２、及び出力電位ノードＶＯＵＴの電位である。すなわち、本実施形態３においては、出力電位ノードＶＯＵＴから接地電位ＶＳＳと電位ＶＤＤ３（３０Ｖ）を出力可能に構成しながら、ｎ型駆動トランジスタ及びｐ型駆動トランジスタにかかる負荷電圧が１０Ｖになるよう設計したものである。
【０１１１】
本実施形態３における画素回路の構成によれば、電位ノードＶＤＤ３と出力電位ノードＶＯＵＴとの間に３つのｐ型駆動トランジスタを、出力電位ノードＶＯＵＴと接地電位ノードＶＳＳとの間に３つのｎ型駆動トランジスタを、いずれも直列に接続した。これによって、直列に接続された個々のｐ型駆動トランジスタ、及びｎ型駆動トランジスタのそれぞれにかかる負荷電圧を小さくすることができる。
【０１１２】
なお、第１の画素回路の変形例で説明したように、ｎ型駆動トランジスタ及びｐ型駆動トランジスタのうち、負荷電圧を小さくする必要のあるタイプの駆動トランジスタについてのみ、直列に複数接続することもできる。これによって、負荷電圧を小さくする必要のないタイプの駆動トランジスタについてまで複数接続することによる不必要なコストの増加を防止することができ、安価に画素回路を構成することが可能となる。
【０１１３】
ただし、電位ノードＶＤＤ３と出力電位ノードＶＯＵＴとの間、及び出力電位ノードＶＯＵＴと接地電位ノードＶＳＳとの間の少なくとも一方に３つ以上のトランジスタを直列接続することは、出力電位を安定させることが可能になるため好ましい。さらに、電位ノードＶＤＤ３と出力電位ノードＶＯＵＴとの間、または出力電位ノードＶＯＵＴと接地電位ノードＶＳＳとの間に発生した電圧のサージなどによって、トランジスタが破壊される危険も少なくなるため好ましい。
【０１１４】
また、１本の走査線で制御トランジスタＴｒ１及びＴｒ２を制御することとしたため、制御トランジスタＴｒ１及びＴｒ２をそれぞれ独立した走査線で制御する場合と比較して、画素回路に含まれる画素回路の制御を簡素にすることができる。また、周辺回路の配線を減少させることができる。
【０１１５】
＜５．実施形態４＞
＜（１）第４の画素回路の構成例＞
図１５は、本発明の一態様である、第４の画素回路の構成例を示す図である。図１５に示すように、第４の画素回路の構成例は、実施形態３で説明した、図１３に示す第３の画素回路の構成例と類似しているが、制御トランジスタＴｒ２のタイプが異なっている。すなわち、実施形態３に係る第３の画素回路においては、ｎ型制御トランジスタＴｒ２を用いていたが、本実施形態４に係る第４の画素回路においては、ｐ型制御トランジスタＴｒ２を用いている。また、本実施形態４における第４の画素回路は、実施形態２における第２の画素回路と、実施形態３における第３の画素回路の動作とを組み合わせた構成であるともいえる。よって、以下の実施形態４の構成については、実施形態３と同じ構成には同じ符号を付することとしてその説明を省略し、実施形態３との相違点を中心に説明する。
【０１１６】
本実施形態４の画素回路は、実施形態３の画素回路と同様に、ｎ型駆動トランジスタＮＴ１、ＮＴ２、及びＮＴ３、ｐ型駆動トランジスタＰＴ１、ＰＴ２、及びＰＴ３、並びにコンデンサーＣｐ１及びＣｐ２を含んで構成される。ここで、本実施形態４の画素回路における制御トランジスタは、実施形態３と異なり、ｎ型制御トランジスタＴｒ１とｐ型制御トランジスタＴｒ２とからなる。そして、それぞれの制御トランジスタに接続される走査線が異なり、ｎ型制御トランジスタＴｒ１には走査線ＳＬ１が、ｐ型制御トランジスタＴｒ２には走査線ＳＬ２が接続されて構成される。
【０１１７】
＜（２）第４の画素回路の動作概要＞
次に、本実施形態４における第４の画素回路の動作について、簡単に説明する。本実施形態４における第４の画素回路の動作は、電圧が異なるだけで、基本的には図９で示した実施形態２における第２の画素回路の動作と同じである。
【０１１８】
図１６は、第４の画素回路の動作時における各部の波形図である。図１６において、Ｔ１〜Ｔ７は所定のタイミング（時間）を示し、横方向の点線の右側には、それぞれ点線に対応した電位を示している。また、図１６に示すように、当該波形図は上から順に、走査線ＳＬ１、走査線ＳＬ２、データ線ＤＬ１、データ線ＤＬ２、ノードＮＤ１、ノードＮＤ２、及び出力電位ノードＶＯＵＴにおける、それぞれの信号波形の時間変化を示す。
【０１１９】
図１６と図９とを比較すれば分かるように、異なるのは走査線ＳＬ２、データ線ＤＬ２、ノードＮＤ２、及び出力電位ノードＶＯＵＴの電位である。すなわち、本実施形態４においては、出力電位ノードＶＯＵＴから接地電位ＶＳＳと電位ＶＤＤ３（３０Ｖ）を出力可能に構成しながら、ｎ型駆動トランジスタ及びｐ型駆動トランジスタにかかる負荷電圧が１０Ｖになるよう設計したものである。
【０１２０】
本実施形態４の構成によれば、ｎ型駆動トランジスタＮＴ１のゲート電極とｐ型駆動トランジスタＰＴ１のゲート電極とが接続される制御トランジスタを別々にしている。そして、このｎ型駆動トランジスタＮＴ１のゲート電極とｐ型駆動トランジスタＰＴ１のゲート電極とに接続される制御トランジスタのタイプを変え、それぞれｎ型制御トランジスタＴｒ１とｐ型制御トランジスタＴｒ２とした。この構成によって、本実施形態４の画素回路では、実施形態３でｎ型制御トランジスタＴｒ２のゲート電極に供給していた電位ＶＤＤ３（３０Ｖ）＋Ｖｔｈ＿ｎという電位を供給する必要がなくなり、ｐ型制御トランジスタＴｒ２のゲート電極には電位ＶＤＤ３（３０Ｖ）または電位ＶＤＤ１（１０Ｖ）が供給される。これによれば、画素回路に供給する最大電圧を電位ＶＤＤ３（３０Ｖ）＋Ｖｔｈ＿ｎから電位ＶＤＤ３（３０Ｖ）へと、Ｖｔｈ＿ｎ分だけ低くすることができる。よって、画素回路に電位を供給する電源回路で生成する最大電圧を小さくすることができる。また、供給すべき電圧の種類を減少させることができれば、当該電源回路を簡略化することなどが可能となる。さらに、ＳＬ１及びＳＬ２へ供給する電位の振幅を小さくできる。この実施形態４の特徴は、実施形態３の特徴のうち、走査線に関するもの以外の特徴に対して追加的に得られるものである。
【０１２１】
＜６．実施形態５＞
図１７は、本発明の一態様である、第５の画素回路の構成例を示す図である。図１７に示すように、第５の画素回路の構成例は、実施形態１で説明した、図１に示す第１の画素回路の構成例と類似しているが、直列に接続するｎ型及びｐ型トランジスタの数が相違する他、供給される電位が相違する。以下の実施形態５の説明においては、実施形態１と同じ構成には同じ符号を付することとしてその説明を省略し、実施形態１との相違点を中心に説明する。
【０１２２】
本実施形態５の画素回路は、実施形態１の画素回路と同様に、ｎ型制御トランジスタＴｒ１及びＴｒ２、並びにコンデンサーＣｐ１及びＣｐ２を含んで構成される。しかし、本実施形態５の画素回路は、４つのｎ型駆動トランジスタＮＴ１、ＮＴ２、ＮＴ３、及びＮＴ４、並びに４つのｐ型駆動トランジスタＰＴ１、ＰＴ２、ＰＴ３、及びＰＴ４を備える。すなわち、本実施形態５の画素回路は、接地電位ノードＶＳＳと出力電位ノードＶＯＵＴとの間にｎ型駆動トランジスタが、出力電位ノードＶＯＵＴと電位ノードとの間にｐ型駆動トランジスタが、それぞれ４つずつ直列に、カスケード接続されている。
【０１２３】
本実施形態５では、ＶＳＳ、ＶＤＤ１、ＶＤＤ２、ＶＤＤ３の４つの電位ノード（電位）を有し、実施形態１と比較するとＶＤＤ３が追加されている。これらの電位は、ＶＳＳ＜ＶＤＤ１＜ＶＤＤ２＜ＶＤＤ３という関係になっており、ＶＳＳは接地電位である。
【０１２４】
（ｎ型駆動トランジスタＮＴ１）
ｎ型駆動トランジスタＮＴ１は、ドレイン電極がノードＶＮ１に、ソース電極が接地電位ノードＶＳＳに接続されている。また、ｎ型駆動トランジスタＮＴ１のゲート電極は、コンデンサーＣｐ１とｎ型制御トランジスタＴｒ１とが接続されたノードＮＤ１に接続されている。
【０１２５】
（ｎ型駆動トランジスタＮＴ２）
ｎ型駆動トランジスタＮＴ２は、ドレイン電極がノードＶＮ２に、ソース電極がノードＶＮ１に接続されている。また、ｎ型駆動トランジスタＮＴ２のゲート電極は、電位ノードＶＤＤ１に接続されている。
【０１２６】
（ｎ型駆動トランジスタＮＴ３）
ｎ型駆動トランジスタＮＴ３は、ドレイン電極がノードＶＮ３に、ソース電極がノードＶＮ２に接続されている。また、ｎ型駆動トランジスタＮＴ３のゲート電極は、電位ノードＶＤＤ２に接続されている。
【０１２７】
（ｎ型駆動トランジスタＮＴ４）
ｎ型駆動トランジスタＮＴ４は、ドレイン電極が出力電位ノードＶＯＵＴに、ソース電極がノードＶＮ３に接続されている。また、ｎ型駆動トランジスタＮＴ４のゲート電極は、電位ノードＶＤＤ３に接続されている。
【０１２８】
（ｐ型駆動トランジスタＰＴ１）
ｐ型駆動トランジスタＰＴ１は、ソース電極が電位ノードＶＤＤ３に、ドレイン電極がノードＶＰ１に接続されている。また、ｐ型駆動トランジスタＰＴ１のゲート電極は、コンデンサーＣｐ２とｎ型制御トランジスタＴｒ２とが接続されたノードＮＤ２に接続されている。
【０１２９】
（ｐ型駆動トランジスタＰＴ２）
ｐ型駆動トランジスタＰＴ２は、ソース電極がノードＶＰ１に、ドレイン電極がノードＶＰ２に接続されている。また、ｐ型駆動トランジスタＰＴ２のゲート電極は、電位ノードＶＤＤ２に接続されている。
【０１３０】
（ｐ型駆動トランジスタＰＴ３）
ｐ型駆動トランジスタＰＴ３は、ソース電極がノードＶＰ２に、ドレイン電極がノードＶＰ３に接続されている。また、ｐ型駆動トランジスタＰＴ３のゲート電極は、電位ノードＶＤＤ１に接続されている。
【０１３１】
（ｐ型駆動トランジスタＰＴ４）
ｐ型駆動トランジスタＰＴ４は、ソース電極がノードＶＰ３に、ドレイン電極が出力電位ノードＶＯＵＴに接続されている。また、ｐ型駆動トランジスタＰＴ４のゲート電極は、接地電位ノードＶＳＳに接続されている。
【０１３２】
（コンデンサーＣｐ１、Ｃｐ２）
コンデンサーＣｐ１は、ｎ型駆動トランジスタＮＴ１のゲート電極及びｎ型制御トランジスタＴｒ１のソース電極が接続されたノードＮＤ１と、接地電位ノードＶＳＳとの間に接続される。コンデンサーＣｐ２は、ｐ型駆動トランジスタＰＴ１のゲート電極及びｎ型制御トランジスタＴｒ２のソース電極が接続されたノードＮＤ２と、電位ノードＶＤＤ３との間に接続される。これらのコンデンサーＣｐ１及びＣｐ２は、画素回路にデータドライバーから電位が供給されない間に電位が変動し、出力電位ＶＯＵＴが変化することを防止するものである。すなわち、コンデンサーＣｐ１はノードＮＤ１の電位を保持するため、コンデンサーＣｐ２はノードＮＤ２の電位を保持するために設けられる。
【０１３３】
（制御トランジスタＴｒ１、Ｔｒ２）
ｎ型制御トランジスタＴｒ１は、ソース電極がノードＮＤ１に、ドレイン電極がデータ線ＤＬ１に接続される。ｐ型制御トランジスタＴｒ２は、ソース電極がノードＮＤ２に、ドレイン電極がデータ線ＤＬ２に接続される。また、ｎ型制御トランジスタＴｒ１及びＴｒ２のゲート電極は、いずれも走査線ＳＬ１に接続される。
【０１３４】
本実施形態５における第５の画素回路の構成によれば、特にｐ型駆動トランジスタＰＴ４、及びｎ型駆動トランジスタＮＴ４を備えることにより、出力電位ノードＶＯＵＴから出力される電位の安定を図ることが可能となる。
【０１３５】
＜７．本発明の画素回路を含む電気光学装置の構成例＞
図１８は、上記の実施形態の画素回路の一適用例である、電気光学装置の構成を示すブロック図である。当該装置は、表示部１０及び周辺回路部１１を備える。この周辺回路部１１には、例えば走査ドライバー１３、データドライバー１４、及びこれらを制御する制御回路１２などが設けられる。
【０１３６】
走査ドライバー１３は、表示部１０に含まれる画素回路の走査線に対して走査線信号を供給し、走査線の電位を変化可能に構成される。データドライバー１４は、表示部１０に含まれる画素回路のデータ線に対してデータ線信号を供給し、データ線信号の電位を変化可能に構成される。制御回路１２は、この走査ドライバー１３、及びデータドライバー１４から表示部１０へ供給すべき信号を決定し、走査ドライバー１３、及びデータドライバー１４に対して指示するよう構成される。
【０１３７】
この表示部１０に含まれる画素回路は、上記の実施形態で説明した画素回路が用いられる。これにより、画素回路全体としては耐圧が上がることになり、ひいては表示部１０の耐圧を上げることが可能となる。
【０１３８】
なお、電気光学装置の例としては、電気泳動装置、有機ＥＬ装置、液晶装置などの表示装置などが挙げられる。
【０１３９】
＜８．本発明の画素回路を含む電子機器の構成例＞
次に、図１９乃至図２３を参照しながら、電気光学装置１００を備える電子機器の具体例について説明する。図１９はテレビジョンへの適用例を示す。テレビジョン５５０は、上記電気光学装置１００を備えている。図２０はロールアップ式テレビジョンへの適用例を示す。ロールアップ式テレビジョン５６０は、上記電気光学装置１００を備えている。図２１は携帯電話への適用例を示す。携帯電話５３０は、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４、及び上記電気光学装置１００を備えている。図２２はビデオカメラへの適用例である。ビデオカメラ５４０は、受像部５４１、操作部５４２、音声入力部５４３、及び上記電気光学装置１００を備えている。図２３は、パーソナルコンピューターを示す。パーソナルコンピューターは、キーボード１０１を備えた本体部１０２と、上記電気光学装置を用いた表示ユニット１０３とを備えている。
【０１４０】
なお、電子機器は上記例に限定されず、例えば表示機能を有する各種の電子機器に適用可能である。上記の他に、表示機能付きファックス装置、デジタルカメラのファインダー、携帯型ＴＶ、電子手帳、電光掲示板、宣伝広告用ディスプレイなども含まれる。
【０１４１】
かかる構成の電子機器によれば、上記いずれかの画素回路の特徴を備えることによって、例えば、高い電圧を用いた画素回路を備えた電子機器を構成することなどが可能となる。
【符号の説明】
【０１４２】
１０…表示部、１１…周辺回路部、１２…制御回路、１３…走査ドライバー、１４…データドライバー、１００…電気光学装置、１０１…キーボード、１０２…本体部、１０３…表示ユニット、５３０…携帯電話、５３１…アンテナ部、５３２…音声出力部、５３３…音声入力部、５３４…操作部、５４０…ビデオカメラ、５４１…受像部、５４２…操作部、５４３…音声入力部、５５０…テレビジョン、５６０…ロールアップ式テレビジョン、Ｃｐ１・Ｃｐ２…コンデンサー、ＤＬ１・ＤＬ２…データ線、ＮＤ１・ＮＤ２・ＶＮ１・ＶＮ２・ＶＮ３・ＶＰ１・ＶＰ２・ＶＰ３…ノード、ＮＴ１・ＮＴ２・ＮＴ３・ＮＴ４…ｎ型駆動トランジスタ、ＰＴ１・ＰＴ２・ＰＴ３・ＰＴ４…ｐ型駆動トランジスタ、ＳＬ１・ＳＬ２…走査線、Ｔｒ１・Ｔｒ２…制御トランジスタ、ＶＤＤ１・ＶＤＤ２・ＶＤＤ３…電位・電位ノード、ＶＯＵＴ…出力電位・出力電位ノード、ＶＳＳ…接地電位・接地電位ノード
【技術分野】
【０００１】
本発明は、例えば表示装置に用いられる画素回路などとして利用可能な半導体集積回路、及び電子機器に関する。
【背景技術】
【０００２】
電気泳動装置などの表示装置用の回路には、ポリシリコン薄膜トランジスタ（ＴＦＴ）が用いられる。例えば、表示部（画素部、アクティブマトリクス部）やその周辺に配置される駆動回路部を薄膜トランジスタで構成する。この薄膜トランジスタは、比較的低温プロセスで形成でき、装置の低コスト化を図る上で重要なデバイスである。
【０００３】
一方、表示装置を動作させるためには、高い電圧を必要とすることがあるため、表示装置に用いられる画素回路は高い耐圧を有する必要がある。高い耐圧を有する画素回路を提供する方法の一つとして、画素回路に含まれる個々のトランジスタに対する負荷を分散させ、個々のトランジスタに印加される電圧を低く抑える方法がある。
【０００４】
例えば、下記特許文献１には、個々のトランジスタに印加される電圧を低く抑えるためにＬＤＤ構造のＮＭＯＳ又はＰＭＯＳトランジスタをカスケード接続し、これらのゲート電極に入力信号を共通に接続した回路が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２２３９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、本願発明者が詳細に検討したところ、ゲート電極に入力信号を共通に接続したＮＭＯＳ又はＰＭＯＳトランジスタをカスケード接続しても、各トランジスタにかかる電圧が均等にならず、電源電位または接地電位から最も離れて接続されるトランジスタ、即ち、直接出力端子ＶＯＵＴに接続されるトランジスタには、依然として過大な電圧が加わる傾向にあることが判明した。
【０００７】
一方、高耐圧化の手段として有効なＬＤＤ構造の採用によっても、低温ポリシリコンを半導体層に有する薄膜トランジスタにおいては効果が小さい。これは、ＬＤＤ構造部の不純物濃度を低く設定できないことが要因である。
【０００８】
そこで、本発明の一態様は、主に表示装置に用いられる、高耐圧化可能な画素回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
かかる課題を解決するために、本発明の一形態における画素回路は、第１電極が第１電位に接続され、第２電極が電気的に画素電極に接続された第１のｐ型駆動トランジスタと、第１電極が電気的に前記画素電極に接続され、第２電極が第２電位に接続された第１のｎ型駆動トランジスタと、第１電極が第１のデータ線に接続され、第２電極が前記第１のｐ型駆動トランジスタのゲート電極に接続され、ゲート電極が第１の走査線に接続された第１の制御トランジスタと、第１電極が第２のデータ線に接続され、第２電極が前記第１のｎ型駆動トランジスタのゲート電極に接続され、ゲート電極が第２の走査線に接続された第２の制御トランジスタと、を備え、前記第１のｐ型駆動トランジスタの第２電極と前記画素電極との間、または、前記画素電極と前記第１のｎ型駆動トランジスタの第１電極との間、の少なくとも一方に、直列に、第１電極及び第２電極が接続された第２の駆動トランジスタをさらに備え、前記第２の駆動トランジスタのゲート電極が、前記第１電位及び前記第２電位の間の所定電位である第３電位に接続されていることを特徴とする。
【００１０】
かかる構成の画素回路によれば、第１電位と画素電極との間、及び第２電位と画素電極との間の少なくとも一方に第２の駆動トランジスタを直列に接続することで、２つのトランジスタを直列に接続した構成となる。この構成によって、第１電位と画素電極との間、及び第２電位と画素電極との間のいずれか一方に直列接続された、２つのトランジスタの個々にかかる負荷電圧を小さくすることができる。これによって、同じ耐圧を有するトランジスタを用いたとしても、より高い耐圧を有する画素回路を構成することが可能となる。
【００１１】
また、ｎ型駆動トランジスタ及びｐ型駆動トランジスタのうち、負荷電圧を小さくする必要のあるタイプのトランジスタについてのみ、直列に２つ接続した構成にすることができる。この構成によれば、十分な耐圧を持つために負荷電圧を小さくする必要のないタイプのトランジスタについてまで複数のトランジスタを用いることによる不必要なコストの増加を防止することができ、比較的安価に画素回路を構成することが可能となる。
【００１２】
また、前記第２の駆動トランジスタは、前記第１のｐ型駆動トランジスタの第２電極と前記画素電極との間に、直列に、第１電極及び第２電極が接続された第２のｐ型駆動トランジスタであることが好ましい。
【００１３】
かかる構成によれば、第１電位と画素電極との間に、２つのｐ型駆動トランジスタを直列に接続することによって、かかるｐ型駆動トランジスタの個々にかかる負荷電圧を小さくすることができる。
【００１４】
また、前記第２の駆動トランジスタは、前記画素電極と前記第１のｎ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第２のｎ型駆動トランジスタであることが好ましい。
【００１５】
かかる構成によれば、画素電極と第２電位との間に、２つのｎ型駆動トランジスタを直列に接続することによって、かかるｎ型駆動トランジスタの個々にかかる負荷電圧を小さくすることができる。
【００１６】
また、前記第２の駆動トランジスタとして、前記第１のｐ型駆動トランジスタの第２電極と前記画素電極との間に、直列に、第１電極及び第２電極が接続された第２のｐ型駆動トランジスタと、前記画素電極と前記第１のｎ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第２のｎ型駆動トランジスタと、を備えることが好ましい。
【００１７】
かかる構成の画素回路によれば、第１電位と画素電極との間、及び画素電極と第２電位との間の双方について、それぞれ直列に２つずつのトランジスタを接続する。これによって、直列に接続されたｐ型駆動トランジスタの組、及びｎ型駆動トランジスタの組の双方における、個々のトランジスタにかかる負荷電圧を小さくすることができる。
【００１８】
また、前記第１のｐ型駆動トランジスタの第２電極と前記第２のｐ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第３のｐ型駆動トランジスタをさらに備え、前記第３のｐ型駆動トランジスタのゲート電極は、前記第１電位及び前記第３電位の間の所定電位である第４電位に接続されていることが好ましい。
【００１９】
かかる構成によれば、第１電位と画素電極との間に３つのｐ型駆動トランジスタを直列に接続することによって、かかる３つのｐ型駆動トランジスタのそれぞれにかかる負荷電圧を小さくすることができる。
【００２０】
また、前記画素電極と前記第２のｎ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第３のｎ型駆動トランジスタをさらに備え、前記第３のｎ型駆動トランジスタのゲート電極は、前記第１電位及び前記第３電位の間の所定電位である第４電位に接続されていることが好ましい。
【００２１】
かかる構成によれば、画素電極と第２電位との間に３つのｎ型駆動トランジスタを直列に接続することによって、かかる３つのｎ型駆動トランジスタのそれぞれにかかる負荷電圧を小さくすることができる。
【００２２】
また、前記第１のｐ型駆動トランジスタの第２電極と前記第２のｐ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第３のｐ型駆動トランジスタを備え、前記画素電極と前記第１のｎ型駆動トランジスタの第２電極との間に、直列に、第１電極及び第２電極が接続された第３のｎ型駆動トランジスタを備え、前記第３のｐ型駆動トランジスタのゲート電極、及び前記第３のｎ型駆動トランジスタのゲート電極は、前記第１電位及び前記第３電位の間の所定電位である第４電位に接続されていることが好ましい。
【００２３】
かかる構成の画素回路によれば、第１電位と画素電極との間、及び画素電極と第２電位との間の双方について、それぞれ直列に３つのトランジスタを接続する。これによって、直列に接続されたｐ型駆動トランジスタ及びｎ型駆動トランジスタの双方における、個々のトランジスタにかかる負荷電圧をさらに小さくすることができる。
【００２４】
なお、第１電位と画素電極との間、及び画素電極と第２電位との間の少なくとも一方に３つ以上のトランジスタを直列接続することは、出力電位を安定させることが可能になるため好ましい。さらに、第１電位と画素電極との間、または画素電極と第２電位に発生したサージなどによってトランジスタが破壊されることも、さらに少なくなるため好ましい。
【００２５】
また、前記第１の走査線と前記第２の走査線とが同じ走査線であることが好ましい。
【００２６】
かかる構成によれば、１本の走査線で第１及び第２の制御トランジスタを制御することが可能となり、画素回路に含まれる画素回路の制御を簡素にすることができる。また、走査線の本数を減少させることができ、これにより周辺回路の配線を減少させることができる。
【００２７】
また、前記第１のｐ型駆動トランジスタのゲート電極と第１電位との間に接続された第１のコンデンサーと、前記第１のｎ型駆動トランジスタのゲート電極と第２電位との間に接続された第２のコンデンサーと、をさらに備えることが好ましい。
【００２８】
かかる構成によれば、第１のｐ型駆動トランジスタ、及び第１のｎ型駆動トランジスタのゲート電極に電位が供給されていない間において、これらの電極に供給される電圧を安定的に保持することが可能となる。これによって、画素回路の誤動作を防ぐことが可能となる。
【００２９】
また、本発明の一態様における電子機器は、上記いずれかの画素回路を備える。
【００３０】
かかる構成の電子機器によれば、上記いずれかの画素回路の特徴を備えることによって、例えば、高い電圧を用いた画素回路を備えた電子機器を構成することなどが可能となる。
【図面の簡単な説明】
【００３１】
【図１】第１の画素回路の構成例を示す図。
【図２】第１の画素回路の動作時における各部の波形図。
【図３】Ｔ２からＴ３の間における第１の画素回路の状態を示す図。
【図４】Ｔ４からＴ５及びＴ６からＴ７の間の第１の画素回路の状態を示す図。
【図５】Ｔ５からＴ６の間における第１の画素回路の状態を示す図。
【図６】第１の画素回路の変形例１の構成例を示す図。
【図７】第１の画素回路の変形例２の構成例を示す図。
【図８】第２の画素回路の構成例を示す図。
【図９】第２の画素回路の動作時における各部の波形図。
【図１０】Ｔ２からＴ３の間における第２の画素回路の状態を示す図。
【図１１】Ｔ４からＴ５及びＴ６からＴ７の間の第２の画素回路の状態を示す図。
【図１２】Ｔ５からＴ６の間における第２の画素回路の状態を示す図。
【図１３】第３の画素回路の構成例を示す図。
【図１４】第３の画素回路の動作時における各部の波形図。
【図１５】第４の画素回路の構成例を示す図。
【図１６】第４の画素回路の動作時における各部の波形図。
【図１７】第５の画素回路の構成例を示す図。
【図１８】電気光学装置の構成を示すブロック図。
【図１９】電気光学装置を備えたテレビジョンの斜視図。
【図２０】電気光学装置を備えたロールアップ式テレビジョンの斜視図。
【図２１】電気光学装置を備えた携帯電話の斜視図。
【図２２】電気光学装置を備えたビデオカメラの斜視図。
【図２３】電気光学装置を備えたパーソナルコンピューターの斜視図。
【発明を実施するための形態】
【００３２】
本発明に係る実施形態について、以下の構成に従って、図面を参照しながら具体的に説明する。ただし、以下で説明する実施形態はあくまで本発明の一例に過ぎない。すなわち、本発明は以下の実施形態において例示した構成、動作に限定されるものではなく、本発明の趣旨の範囲内で任意に変形可能である。なお、各図面において、同一の部品には同一の符号を付している。
１．定義
２．実施形態１
（１）第１の画素回路の構成例
（２）第１の画素回路の動作説明
（３）第１の画素回路の変形例
３．実施形態２
（１）第２の画素回路の構成例
（２）第２の画素回路の動作説明
４．実施形態３
（１）第３の画素回路の構成例
（２）第３の画素回路の動作概要
５．実施形態４
（１）第４の画素回路の構成例
（２）第４の画素回路の動作概要
６．実施形態５
７．本発明の画素回路を含む電気光学装置の構成例
８．本発明の画素回路を含む電子機器の構成例
【００３３】
＜１．定義＞
本明細書における用語を以下のように定義する。
「ノード」：回路における所定の箇所を指す。また、当該ノードにおける電位も同じ符号を用いて示すことがある。例えば、電位Ｘとは、ノードＸの電位を指す。
「電位ノード」：回路における所定の箇所を指し、電位を供給可能に構成された箇所を指す。当該電位ノードにおける電位も同じ符号を用いて示す。例えば、電位ノードＹとは、電位Ｙを供給可能なノードを指し、電位Ｙとは、電位ノードＹから供給される電位を指す。
「Ｖｔｈ＿ｎ」：ｎ型トランジスタの閾値電圧（スレッシュホールド電圧）を指す。
「ゲート電圧」：トランジスタのソース電極の電位を基準としたときのゲート電極の電位を指す。すなわち、トランジスタにおけるゲート−ソース間の電圧（電位差）を指す。
「タイプ」：ｎ型トランジスタとｐ型トランジスタとの、型を指す。例えば、「いずれか一方のタイプのトランジスタ」という場合は、ｎ型トランジスタとｐ型トランジスタとのいずれか一方、を意味する。
「第１電極、第２電極」：トランジスタはドレイン電極、ソース電極、及びゲート電極を有するが、ドレイン電極とソース電極とは必ずしも明確に区別する必要がない場合がある。本明細書においては、トランジスタにおけるドレイン電極及びソース電極のいずれか一方を指して「第１電極」、他方を「第２電極」と呼ぶことがある。
「第１電位」：所定の電位を指し、回路に供給される電源電圧を指すことがある。
「第２電位」：所定の電位を指し、回路における電位の基準となる接地電位を指すことがある。
「第３電位」：所定の電位を指し、第１電位と第２電位との間の所定電位（中間電位）を指すことがある。
「第４電位」：所定の電位を指し、第１電位と第３電位との間の所定電位（中間電位）を指すことがある。
【００３４】
＜２．実施形態１＞
＜（１）第１の画素回路の構成例＞
図１は、本発明の一態様である、第１の画素回路の構成例を示す図である。図１に示すように、本実施形態１における画素回路は複数の薄膜トランジスタ（ＴＦＴ）を含む半導体集積回路である。以下、薄膜トランジスタを単に「トランジスタ」と称するものとする。
【００３５】
図１に示すように、本実施形態１の画素回路は、ｎ型駆動トランジスタＮＴ１及びＮＴ２、ｐ型駆動トランジスタＰＴ１及びＰＴ２、ｎ型制御トランジスタＴｒ１及びＴｒ２、並びにコンデンサーＣｐ１及びＣｐ２を含んで構成される。また、当該画素回路は、画素電極に接続された出力電位ノードＶＯＵＴを有する。すなわち、本実施形態の画素回路は、従来の画素回路と異なり、出力電位ノードＶＯＵＴと接地電位ノードＶＳＳとの間にｎ型駆動トランジスタが、電位ノードＶＤＤ２と出力電位ノードＶＯＵＴとの間にｐ型駆動トランジスタが、それぞれ２つずつ直列に、カスケード接続されている。
【００３６】
本実施形態１では、ＶＳＳ、ＶＤＤ１、及びＶＤＤ２の３つの電位ノード（電位）を有する。これらの電位は、ＶＳＳ＜ＶＤＤ１＜ＶＤＤ２という関係になっており、ＶＳＳは接地電位である。また、具体的説明に際しては、簡略化のためにＶＤＤ１を１０Ｖ、ＶＤＤ２を２０Ｖとして説明する。
【００３７】
（ｎ型駆動トランジスタＮＴ１）
ｎ型駆動トランジスタＮＴ１は、ドレイン電極がノードＶＮ１に、ソース電極が接地電位ノードＶＳＳに接続されている。また、ｎ型駆動トランジスタＮＴ１のゲート電極は、コンデンサーＣｐ１とｎ型制御トランジスタＴｒ１とが接続されたノードＮＤ１に接続されている。
【００３８】
（ｎ型駆動トランジスタＮＴ２）
ｎ型駆動トランジスタＮＴ２は、ドレイン電極が出力電位ノードＶＯＵＴに、ソース電極がノードＶＮ１に接続されている。また、ｎ型駆動トランジスタＮＴ２のゲート電極は、電位ノードＶＤＤ１に接続されている。
【００３９】
（ｐ型駆動トランジスタＰＴ１）
ｐ型駆動トランジスタＰＴ１は、ソース電極が電位ノードＶＤＤ２に、ドレイン電極がノードＶＰ１に接続されている。また、ｐ型駆動トランジスタＰＴ１のゲート電極は、コンデンサーＣｐ２とｎ型制御トランジスタＴｒ２とが接続されたノードＮＤ２に接続されている。
【００４０】
（ｐ型駆動トランジスタＰＴ２）
ｐ型駆動トランジスタＰＴ２は、ソース電極がノードＶＰ１に、ドレイン電極が出力電位ノードＶＯＵＴに接続されている。また、ｐ型駆動トランジスタＰＴ２のゲート電極は、電位ノードＶＤＤ１に接続されている。
【００４１】
（コンデンサーＣｐ１、Ｃｐ２）
コンデンサーＣｐ１は、ｎ型駆動トランジスタＮＴ１のゲート電極及びｎ型制御トランジスタＴｒ１のソース電極が接続されたノードＮＤ１と、接地電位ノードＶＳＳとの間に接続される。コンデンサーＣｐ２は、ｐ型駆動トランジスタＰＴ１のゲート電極及びｎ型制御トランジスタＴｒ２のソース電極が接続されたノードＮＤ２と、電位ノードＶＤＤ２との間に接続される。これらのコンデンサーＣｐ１及びＣｐ２は、画素回路にデータドライバーから電位が供給されない間に電位が変動し、出力電位ＶＯＵＴが変化することを防止するものである。すなわち、コンデンサーＣｐ１は、ノードＮＤ１の電位を保持するため、コンデンサーＣｐ２は、ノードＮＤ２の電位を保持するために設けられる。
【００４２】
（制御トランジスタＴｒ１、Ｔｒ２）
ｎ型制御トランジスタＴｒ１は、ソース電極がノードＮＤ１に、ドレイン電極がデータ線ＤＬ１に接続される。また、ｎ型制御トランジスタＴｒ１のゲート電極は走査線ＳＬ１に接続される。ｎ型制御トランジスタＴｒ２は、ソース電極がノードＮＤ２に、ドレイン電極がデータ線ＤＬ２に接続される。また、ｎ型制御トランジスタＴｒ２のゲート電極は、走査線ＳＬ１に接続される。
【００４３】
＜（２）第１の画素回路の動作説明＞
次に、本実施形態１における第１の画素回路の動作について説明する。
【００４４】
図２は、第１の画素回路の動作時における各部の波形図である。図２において、Ｔ１〜Ｔ７は所定のタイミング（時間）を示し、横方向の点線の右側には、それぞれ点線に対応した電位を示している。また、図２に示すように、当該波形図は上から順に、走査線ＳＬ１、データ線ＤＬ１、データ線ＤＬ２、ノードＮＤ１、ノードＮＤ２、及び出力電位ノードＶＯＵＴにおける、それぞれの信号波形の時間変化を示す。
【００４５】
また、図３乃至図５は、それぞれＴ２からＴ３の間、Ｔ４からＴ５及びＴ６からＴ７の間、並びにＴ５からＴ６の間における第１の画素回路の状態を示す図である。図３乃至図５においては、それぞれのノードや信号線の電位、及びそれぞれのトランジスタのオン、オフの状態を、括弧書きで示している。
【００４６】
以下、図２乃至図５を参照しながら、第１の画素回路の動作について具体的に説明する。
【００４７】
（Ｔ１〜Ｔ３）
図２において、Ｔ１〜Ｔ３では出力電位ノードＶＯＵＴに接地電位ＶＳＳを出力する際の動作を示す。
【００４８】
まず、Ｔ１において、走査ドライバー（後述）は走査線ＳＬ１に供給する電位を、接地電位ＶＳＳから２０Ｖ＋Ｖｔｈ＿ｎへと変化させる。この電位の変化により、ｎ型制御トランジスタＴｒ１及びＴｒ２のゲート電圧（Ｖｇｓ）が閾値電圧より高くなり、ｎ型制御トランジスタＴｒ１及びＴｒ２がオンする。
【００４９】
次に、Ｔ２において、データドライバー（後述）はデータ線ＤＬ１の電位を接地電位ＶＳＳから１０Ｖへ、データ線ＤＬ２の電位を１０Ｖから２０Ｖへとそれぞれ変化させる。すると、ｎ型駆動トランジスタＮＴ１のゲート電極に接続されたノードＮＤ１の電位が１０Ｖとなることにより、ｎ型駆動トランジスタＮＴ１のゲート電圧が閾値電圧より高くなり、ｎ型駆動トランジスタＮＴ１がオンする。ｎ型駆動トランジスタＮＴ１がオンすると、ノードＶＮ１の電位は接地電位ＶＳＳとなり、ｎ型駆動トランジスタＮＴ２のゲート電圧も閾値電圧より高い状態になる。よって、ｎ型駆動トランジスタＮＴ２もオンする。一方で、ｐ型駆動トランジスタＰＴ１のゲート電極に接続されたノードＮＤ２の電位が２０Ｖになると、ゲート電圧はｐ型駆動トランジスタＰＴ１の閾値電圧より高いため、ｐ型駆動トランジスタＮＴ２はオフのままである。このとき、ノードＶＰ１は１０Ｖになり、ｐ型駆動トランジスタＰＴ２のゲート電圧は、閾値電圧よりも高い。よって、ｐ型駆動トランジスタＰＴ２もオフのままである。このようにしてｎ型駆動トランジスタＮＴ１及びＮＴ２がオン状態に、ｐ型駆動トランジスタＰＴ１及びＰＴ２がオフ状態となった結果、出力電位ノードＶＯＵＴの電位は、接地電位ＶＳＳになる。
【００５０】
図３は、Ｔ２からＴ３の間における第１の画素回路の状態を示す図である。上記でも説明したとおり、走査線ＳＬ１には電位ＶＤＤ２（２０Ｖ）＋Ｖｔｈ＿ｎが、データ線ＤＬ１には電位ＶＤＤ１（１０Ｖ）が、データ線ＤＬ２には電位ＶＤＤ２（２０Ｖ）がそれぞれ供給されている。また、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオン状態であり、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオフ状態である。そして、ノードＶＮ１は接地電位ＶＳＳ、ノードＶＰ１は電位ＶＤＤ１（１０Ｖ）であり、出力電位ノードＶＯＵＴは接地電位ＶＳＳとなっている。
【００５１】
ここで、図３にも示すように、ｐ型駆動トランジスタＰＴ１のドレイン電極とソース電極との間には、電位ＶＤＤ２（２０Ｖ）と電位ＶＤＤ１（１０Ｖ）との電位差である１０Ｖが印加されている。また、ｐ型駆動トランジスタＰＴ２のドレイン電極とソース電極との間には、電位ＶＤＤ１（１０Ｖ）と出力電位ノードＶＯＵＴにおける電位である接地電位ＶＳＳとの電位差である１０Ｖが印加されている。すなわち、電位ノードＶＤＤ２と出力電位ノードＶＯＵＴとの間に１つのｐ型駆動トランジスタが配置された場合と比較して、それぞれのｐ型駆動トランジスタにかかる負荷電圧が半分になることが分かる。
【００５２】
（Ｔ３〜Ｔ５）
図２において、Ｔ３〜Ｔ５では、出力電位ノードＶＯＵＴに接地電位ＶＳＳを出力した状態を保持したまま、ｎ型制御トランジスタＴｒ１及びＴｒ２をオフする際の動作を示す。
【００５３】
まず、Ｔ３において、走査ドライバーは走査線ＳＬ１に供給する電位を、２０Ｖ＋Ｖｔｈ＿ｎから接地電位ＶＳＳへと変化させる。この走査線ＳＬ１の電位の変動によって、それまでオンしていたｎ型制御トランジスタＴｒ１及びＴｒ２がオフする。このとき、ノードＮＤ１及びＮＤ２の電位は、それぞれコンデンサーＣｐ１及びＣｐ２によって直前の状態のまま保持され、それぞれ１０Ｖと２０Ｖで保持される。これによって、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオンのまま保持され、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオフのまま保持される。
【００５４】
次に、Ｔ４において、データドライバーはデータ線ＤＬ１及びＤＬ２の電位を、それぞれ１０Ｖから接地電位ＶＳＳへ、２０Ｖから１０Ｖへと変化させる。しかし、ｎ型制御トランジスタＴｒ１及びＴｒ２はオフされた状態であるため、この電位の変化はノードＮＤ１及びＮＤ２のどちらにも伝搬されない。つまり、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオンのまま、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオフのまま保持される。よって、出力電位ノードＶＯＵＴの電位は、接地電位ＶＳＳのまま保持される。
【００５５】
図４は、Ｔ４からＴ５の間における第１の画素回路の状態を示す図である。上記のとおり、走査線ＳＬ１には接地電位ＶＳＳが供給されており、ｎ型制御トランジスタＴｒ１及びＴｒ２はオフ状態になっている。このため、データ線ＤＬ１及びＤＬ２の電位の変動にかかわらず、ｎ型駆動トランジスタＮＴ１及びＮＴ２と、ｐ型駆動トランジスタＰＴ１及びＰＴ２とはいずれも直前の状態を保持している。したがって、出力電位ノードＶＯＵＴの電位も直前の電位のまま、すなわち接地電位ＶＳＳのまま、保持される。
【００５６】
（Ｔ５〜Ｔ６）
図２において、Ｔ５〜Ｔ６では出力電位ノードＶＯＵＴに電位ＶＤＤ２を出力する際の動作を示す。
【００５７】
まず、Ｔ５において、走査ドライバーは、走査線ＳＬ１に供給する電位を、接地電位ＶＳＳから２０Ｖ＋Ｖｔｈ＿ｎへと変化させる。この走査線ＳＬ１の電位の変動によって、ｎ型制御トランジスタＴｒ１及びＴｒ２がオンする。ここで、データドライバーはデータ線ＤＬ１対して接地電位ＶＳＳを供給している。これによりノードＮＤ１の電位は１０Ｖから接地電位ＶＳＳへと変化する。このノードＮＤ１の電位の変化により、ｎ型駆動トランジスタＮＴ１のゲート電圧は、閾値電圧より高い１０Ｖから、閾値電圧より低い接地電位ＶＳＳへと変化し、これによりｎ型駆動トランジスタＮＴ１はオフする。ｎ型駆動トランジスタＮＴ１がオフしたことにより、ノードＶＮ１の電位は、接地電位ＶＳＳから１０Ｖへと変化し、ｎ型駆動トランジスタＮＴ２もオフする。一方で、データドライバーはデータ線ＤＬ２に対して１０Ｖを供給している。これにより、ノードＮＤ２の電位は２０Ｖから１０Ｖへと変化する。このノードＮＤ２の電位の変化により、ｐ型駆動トランジスタＰＴ１のゲート電圧が閾値電圧より低くなり、ｐ型駆動トランジスタＰＴ１はオンする。ｐ型駆動トランジスタＰＴ１がオンすると、ノードＶＰ１の電位は電位ＶＤＤ２（２０Ｖ）となる。ノードＶＰ１の電位が２０Ｖになると、ｐ型駆動トランジスタＰＴ２のゲート電圧は閾値電圧より低くなるため、ｐ型駆動トランジスタＰＴ２もオンする。このようにしてｐ型駆動トランジスタＰＴ１及びＰＴ２がオン状態に、ｎ型駆動トランジスタＮＴ１及びＮＴ２がオフ状態となった結果、出力電位ノードＶＯＵＴの電位は電位ＶＤＤ２（２０Ｖ）になる。
【００５８】
図５は、Ｔ５からＴ６の間における第１の画素回路の状態を示す図である。上記でも説明したとおり、走査線ＳＬ１には電位ＶＤＤ２（２０Ｖ）＋Ｖｔｈ＿ｎが、データ線ＤＬ１には接地電位ＶＳＳが、データ線ＤＬ２には電位ＶＤＤ１（１０Ｖ）がそれぞれ供給されている。また、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオフ状態であり、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオン状態である。そして、ノードＶＮ１は電位ＶＤＤ１（１０Ｖ）、ノードＶＰ２は電位ＶＤＤ２（２０Ｖ）となり、出力電位ノードＶＯＵＴは電位ＶＤＤ２（２０Ｖ）となる。
【００５９】
ここで、図５にも示すように、ｎ型駆動トランジスタＮＴ１の電極間には、電位ＶＤＤ１（１０Ｖ）と接地電位ＶＳＳとの電位差である１０Ｖが印加されている。また、ｎ型駆動トランジスタＮＴ２の電極間には、出力電位ノードＶＯＵＴにおける電位である電位ＶＤＤ２（２０Ｖ）と電位ＶＤＤ１（１０Ｖ）との電位差である１０Ｖが印加されている。すなわち、出力電位ノードＶＯＵＴと接地電位ＶＳＳとの間に１つのｎ型駆動トランジスタが配置された場合と比較して、それぞれのｎ型駆動トランジスタにかかる負荷電圧が半分になることが分かる。
【００６０】
（Ｔ６〜Ｔ７）
図２において、Ｔ６〜Ｔ７では、出力電位ノードＶＯＵＴに電位ＶＤＤ２（２０Ｖ）を出力した状態を保持したまま、ｎ型制御トランジスタＴｒ１及びＴｒ２をオフする際の動作を示す。
【００６１】
まず、Ｔ６において、走査ドライバーは走査線ＳＬ１に供給する電位を、２０Ｖ＋Ｖｔｈ＿ｎから接地電位ＶＳＳへと変化させる。すると、走査線ＳＬ１の電位の変動によって、それまでオンしていたｎ型制御トランジスタＴｒ１及びＴｒ２がオフする。このとき、ノードＮＤ１及びＮＤ２の電位は、それぞれコンデンサーＣｐ１及びＣｐ２によって直前の状態のまま保持され、それぞれ接地電位ＶＳＳと１０Ｖとで保持される。ノードＮＤ１及びＮＤ２の電位が直前の電位のまま保持されることで、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオフのまま保持され、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオンのまま保持される。これにより、出力電位ノードＶＯＵＴの電位は、電位ＶＤＤ２（２０Ｖ）のまま保持される。
【００６２】
図４は、Ｔ６からＴ７の間における第１の画素回路の状態を示す図である。この図４はＴ４からＴ５の間における第１の画素回路の状態を示す図と共通である。これらの状態は、いずれも出力電位ノードＶＯＵＴの電位を直前の電位のまま保持する点と、ｎ型制御トランジスタＴｒ１及びＴｒ２をオフするために走査線ＳＬ１に接地電位ＶＳＳを供給する点で共通する。
【００６３】
上記のとおり、走査線ＳＬ１には接地電位ＶＳＳが供給されており、ｎ型制御トランジスタＴｒ１及びＴｒ２はオフ状態になる。このため、データ線ＤＬ１及びＤＬ２の電位の変動にかかわらず、ｎ型駆動トランジスタＮＴ１及びＮＴ２と、ｐ型駆動トランジスタＰＴ１及びＰＴ２とはいずれも直前の状態を保持している。したがって、出力電位ノードＶＯＵＴの電位も直前の電位のまま、すなわち電位ＶＤＤ２（２０Ｖ）のまま、保持される。
【００６４】
本実施形態１の構成によれば、接地電位ノードＶＳＳと出力電位ノードＶＯＵＴとの間、及び電位ノードＶＤＤ２と出力電位ノードＶＯＵＴとの間に、それぞれ複数のトランジスタを直列接続した。この構成によって、接地電位ノードＶＳＳと出力電位ノードＶＯＵＴとの間、及び電位ノードＶＤＤ２と出力電位ノードＶＯＵＴとの間に接続したｎ型駆動トランジスタＮＴ１及びＮＴ２、並びにｐ型駆動トランジスタＰＴ１及びＰＴ２の個々にかかる負荷電圧を小さくすることができる。これによって、高い電圧を用いることが可能な、すなわち、高い耐圧を有する画素回路を構成することなどが可能となる。
【００６５】
また、１本の走査線で制御トランジスタＴｒ１及びＴｒ２を制御することとしたため、制御トランジスタＴｒ１及びＴｒ２をそれぞれ独立した走査線で制御する場合と比較して、画素回路に含まれる画素回路の制御を簡素にすることができる。また、周辺回路の配線を減少させることができる。
【００６６】
また、本実施形態１の画素回路は、コンデンサーＣｐ１及びＣｐ２を備える構成とした。かかる構成により、ｐ型駆動トランジスタＰＴ１、及びｎ型駆動トランジスタＮＴ１のゲート電極に電圧が印加されていない間において、これらの電極に印加される電圧を安定的に保持することが可能となる。これによって、画素回路の誤動作を防ぐことが可能となる。
【００６７】
なお、本実施形態１では電位ＶＤＤ１が接地電位ＶＳＳと電位ＶＤＤ２とのちょうど中間の電位である例を挙げたが、必ずしもこれに限られない。すなわち、電位ＶＤＤ１は接地電位ＶＳＳと電位ＶＤＤ２との間の電圧であれば任意に決定可能である。ただし、電位ＶＤＤ１を接地電位ＶＳＳと電位ＶＤＤ２とのちょうど中間の電位とすることは、直列に接続した２つの駆動トランジスタに均等に電圧がかかることになるため、より好ましい。
【００６８】
また、ｎ型駆動トランジスタＮＴ２、及びｐ型駆動トランジスタＰＴ２の双方のゲート電極に供給される電位は必ずしも同電位である必要はない。ただし、ｎ型駆動トランジスタＮＴ２、及びｐ型駆動トランジスタＰＴ２の双方のゲート電極に供給される電位を同電位にすることは、画素回路に供給すべき電位の種類を減少させることが可能であるため好ましい。この場合、電源回路を簡素化することが可能である。
【００６９】
＜（３）第１の画素回路の変形例＞
実施形態１に係る第１の画素回路の構成では、ｎ型駆動トランジスタ及びｐ型駆動トランジスタの双方を直列に接続し、双方の駆動トランジスタの負荷電圧を小さくすることができた。しかし、ｎ型駆動トランジスタ、またはｐ型駆動トランジスタの一方の耐圧が低く、他方の耐圧が高い場合がある。この場合、耐圧が高い方の駆動トランジスタについては負荷電圧を小さくする必要がなく、耐圧が低い方の駆動トランジスタについては、個々の駆動トランジスタに対する負荷電圧を小さくする必要がある場合が考えられる。
【００７０】
図６は、実施形態１に係る第１の画素回路の変形例１の構成例を示す図であり、ｎ型駆動トランジスタの耐圧は十分に高いが、ｐ型駆動トランジスタの耐圧がやや低い場合の画素回路の構成例である。実施形態１と比較すると、接地電位ＶＳＳと出力電位ノードＶＯＵＴとの間に接続するｎ型駆動トランジスタを、ｎ型駆動トランジスタＮＴ１のみにした点が異なり、その他の構成は同様であるため、同じ構成には同じ符号を付することとし、その説明を省略する。ｎ型駆動トランジスタが接地電位ＶＳＳと電位ＶＤＤ２との電位差に耐えうる場合は、当該変形例１の画素回路のような構成にすることができる。
【００７１】
図７は、実施形態１に係る第１の画素回路の変形例２の構成例を示す図であり、図６に示す変形例１とは逆に、ｐ型駆動トランジスタの耐圧は十分に高いが、ｎ型駆動トランジスタの耐圧が低い場合の画素回路の構成例である。実施形態１と比較すると、電位ＶＤＤ２と出力電位ノードＶＯＵＴとの間に接続するｐ型駆動トランジスタを、ｐ型駆動トランジスタＮＴ１のみにした点で異なり、その他の構成は同様であるため、同じ構成には同じ符号を付することとし、その説明を省略する。ｐ型駆動トランジスタが接地電位ＶＳＳと電位ＶＤＤ２との電位差に耐えうる場合は、当該変形例２の画素回路のような構成にすることができる。
【００７２】
すなわち、本変形例１または変形例２の画素回路によれば、ｎ型駆動トランジスタ及びｐ型駆動トランジスタのうち、負荷電圧を小さくする必要のあるタイプの駆動トランジスタのみについて、直列に複数接続する。これによって、負荷電圧を小さくする必要のないタイプの駆動トランジスタについてまで複数接続することによる不必要なコストの増加を防止することができ、安価に画素回路を構成することが可能となる。
【００７３】
なお、直列に接続すべき駆動トランジスタのタイプ及び数は、ｎ型駆動トランジスタ及びｐ型駆動トランジスタのそれぞれの特性によって決定される。より具体的には、例えばｎ型駆動トランジスタの負荷電圧を１／３にしたいのであれば、ｎ型駆動トランジスタを３つ直列に接続すればよい。
【００７４】
このように、本発明の一態様は、少なくともいずれか一方のタイプの駆動トランジスタについて、複数素子の駆動トランジスタを直列に接続するものを含む。また、以下で説明する実施形態においても、発明の趣旨と矛盾しない範囲において、少なくともいずれか一方のタイプの駆動トランジスタについて、複数素子の駆動トランジスタを直列に接続するものを含む。
【００７５】
＜３．実施形態２＞
＜（１）第２の画素回路の構成例＞
図８は、本発明の一態様である、第２の画素回路の構成例を示す図である。図８に示すように、第２の画素回路の構成例は、実施形態１で説明した、図１に示す第１の画素回路の構成例の一部を変更したものである。すなわち、本実施形態２は、ｎ型制御トランジスタＴｒ１、ｐ型制御トランジスタＴｒ２、走査線ＳＬ１、及び走査線ＳＬ２以外は実施形態１と同様の構成及び機能を有するため、同じ構成には同じ符号を付することとし、その説明を省略する。以下の本実施形態２の説明においては、実施形態１との相違点を中心に説明する。
【００７６】
本実施形態２の画素回路は、実施形態１の画素回路と同様、ｎ型駆動トランジスタＮＴ１及びＮＴ２、ｐ型駆動トランジスタＰＴ１及びＰＴ２、並びにコンデンサーＣｐ１及びＣｐ２を含んで構成される。ここで、本実施形態２の画素回路は、実施形態１の画素回路と異なり、ｎ型制御トランジスタＴｒ１と、ｐ型制御トランジスタＴｒ２とを備える。実施形態１の画素回路においては、制御トランジスタＴｒ１及びＴｒ２はいずれもｎ型トランジスタであって、走査線ＳＬ１のみによって制御トランジスタＴｒ１及びＴｒ２に電位が供給されていた。しかし、本実施形態２では、Ｔｒ１はｎ型制御トランジスタ、Ｔｒ２はｐ型制御トランジスタであり、ｎ型制御トランジスタＴｒ１には走査線ＳＬ１が、ｐ型制御トランジスタＴｒ２には走査線ＳＬ２が、それぞれ電位を供給するよう接続されて構成される。
【００７７】
＜（２）第２の画素回路の動作説明＞
次に、本実施形態２における第２の画素回路の動作について説明する。
【００７８】
図９は、第２の画素回路の動作時における各部の波形図である。図９において、Ｔ１〜Ｔ７は所定のタイミング（時間）を示し、横方向の点線の右側には、それぞれ点線に対応した電位を示している。また、図９に示すように、当該波形図は上から順に、走査線ＳＬ１、走査線ＳＬ２、データ線ＤＬ１、データ線ＤＬ２、ノードＮＤ１、ノードＮＤ２、及び出力電位ノードＶＯＵＴにおける、それぞれの信号波形の時間変化を示す。
【００７９】
また、図１０乃至図１２はそれぞれＴ２からＴ３の間、Ｔ４からＴ５及びＴ６からＴ７の間、並びにＴ５からＴ６の間における第２の画素回路の状態を示す図である。図１０乃至図１２においては、それぞれのノードや信号線の電位、及びそれぞれのトランジスタのオン、オフの状態を、括弧書きで示している。
【００８０】
以下、図９乃至図１２を参照しながら、第２の画素回路の動作について具体的に説明する。
【００８１】
（Ｔ１〜Ｔ３）
図９において、Ｔ１〜Ｔ３では出力電位ノードＶＯＵＴに接地電位ＶＳＳを出力する際の動作を示す。
【００８２】
まず、Ｔ１において、走査ドライバーは、走査線ＳＬ１に供給する電位を、接地電位ＶＳＳから２０Ｖへ、走査線ＳＬ２に供給する電位を２０Ｖから接地電位ＶＳＳへとそれぞれ変化させる。この電位の変化により、ｎ型制御トランジスタＴｒ１のゲート電圧が閾値電圧より高くなり、ｐ型制御トランジスタＴｒ２のゲート電圧が閾値電圧より低くなる。これにより、ｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２がオンする。
【００８３】
次に、Ｔ２において、データドライバーはデータ線ＤＬ１の電位を接地電位ＶＳＳから１０Ｖへ、データ線ＤＬ２の電位を１０Ｖから２０Ｖへとそれぞれ変化させる。すると、ｎ型駆動トランジスタＮＴ１のゲート電極に接続されたノードＮＤ１の電位が１０Ｖとなり、ｎ型駆動トランジスタＮＴ１のゲート電圧が閾値電圧より高くなり、ｎ型駆動トランジスタＮＴ１がオンする。ｎ型駆動トランジスタＮＴ１がオンすると、ノードＶＮ１の電位は接地電位ＶＳＳとなり、ｎ型駆動トランジスタＮＴ２のゲート電圧が閾値電圧より高い状態になる。よって、ｎ型駆動トランジスタＮＴ２もオンする。一方で、ｐ型駆動トランジスタＰＴ１のゲート電極に接続されたノードＮＤ２の電位は２０Ｖとなり、ｐ型駆動トランジスタＰＴ１のゲート電圧が閾値電圧より高いため、ｐ型駆動トランジスタＮＴ２はオフのままである。このとき、ノードＶＰ１は１０Ｖになり、ｐ型駆動トランジスタＰＴ２のゲート電圧は閾値電圧よりも高い。よって、ｐ型駆動トランジスタＰＴ２もオフのままである。このようにしてｎ型駆動トランジスタＮＴ１及びＮＴ２がオン状態に、ｐ型駆動トランジスタＰＴ１及びＰＴ２がオフ状態となった結果、出力電位ノードＶＯＵＴの電位は、接地電位ＶＳＳになる。
【００８４】
図１０は、Ｔ２からＴ３の間における第２の画素回路の状態を示す図である。上記でも説明したとおり、走査線ＳＬ１には電位ＶＤＤ２（２０Ｖ）が、走査線ＳＬ２には接地電位ＶＳＳが、データ線ＤＬ１には電位ＶＤＤ１（１０Ｖ）が、データ線ＤＬ２には電位ＶＤＤ２（２０Ｖ）がそれぞれ供給されている。また、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオン状態であり、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオフ状態である。そして、ノードＶＮ１は接地電位ＶＳＳ、ノードＶＰ１は電位ＶＤＤ１（１０Ｖ）となり、出力電位ノードＶＯＵＴは接地電位ＶＳＳとなる。
【００８５】
（Ｔ３〜Ｔ５）
図９において、Ｔ３〜Ｔ５では、出力電位ノードＶＯＵＴに接地電位ＶＳＳを出力した状態を保持したまま、ｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２をオフする際の動作を示す。
【００８６】
まず、Ｔ３において、走査ドライバーは、走査線ＳＬ１に供給する電位を２０Ｖから接地電位ＶＳＳへ、走査線ＳＬ２に供給する電位を接地電位ＶＳＳから２０Ｖへと変化させる。この走査線ＳＬ１及びＳＬ２の電位の変動によって、それまでオンしていたｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２がオフする。このとき、ノードＮＤ１及びＮＤ２の電位は、それぞれコンデンサーＣｐ１及びＣｐ２によって直前の状態のまま保持され、それぞれ１０Ｖと２０Ｖで保持される。これによって、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオンのまま保持され、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオフのまま保持される。
【００８７】
次に、Ｔ４において、データドライバーはデータ線ＤＬ１を、１０Ｖから接地電位ＶＳＳへ、データ線ＤＬ２の電位を２０Ｖから１０Ｖへと変化させる。しかし、ｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２はオフされた状態であるため、この電位の変化はノードＮＤ１及びＮＤ２のどちらにも伝搬されない。つまり、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオンのまま、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオフのまま保持される。よって、出力電位ノードＶＯＵＴの電位は、接地電位ＶＳＳのまま保持される。
【００８８】
図１１は、Ｔ４からＴ５の間における第２の画素回路の状態を示す図である。上記のとおり、走査線ＳＬ１には接地電位ＶＳＳが、走査線ＳＬ２には電位ＶＤＤ２（２０Ｖ）が供給されており、ｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２はオフ状態になっている。このため、データ線ＤＬ１及びＤＬ２の電位の変動にかかわらず、ｎ型駆動トランジスタＮＴ１及びＮＴ２と、ｐ型駆動トランジスタＰＴ１及びＰＴ２とはいずれも直前の状態を保持している。したがって、出力電位ノードＶＯＵＴの電位も直前の電位のまま、すなわち接地電位ＶＳＳのまま、保持される。
【００８９】
（Ｔ５〜Ｔ６）
図９において、Ｔ５〜Ｔ６では出力電位ノードＶＯＵＴに電位ＶＤＤ２を出力する際の動作を示す。
【００９０】
まず、Ｔ５において、走査ドライバーは、走査線ＳＬ１に供給する電位を接地電位ＶＳＳから２０Ｖへ、走査線ＳＬ２に供給する電位を２０Ｖから接地電位ＶＳＳへとそれぞれ変化させる。この走査線ＳＬ１及びＳＬ２の電位の変動によって、ｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２がオンする。ここで、データドライバーは、データ線ＤＬ１対して接地電位ＶＳＳを供給している。これによりノードＮＤ１の電位は１０Ｖから接地電位ＶＳＳへと変化する。このノードＮＤ１の電位の変化により、ｎ型駆動トランジスタＮＴ１のゲート電圧は、閾値電圧より高い１０Ｖから、閾値電圧より低い接地電位ＶＳＳへと変化し、これによりｎ型駆動トランジスタＮＴ１はオフする。ｎ型駆動トランジスタＮＴ１がオフしたことにより、ノードＶＮ１の電位は、接地電位ＶＳＳから１０Ｖへと変化し、ｎ型駆動トランジスタＮＴ２もオフする。一方で、データドライバーは、データ線ＤＬ２に対して１０Ｖを供給している。よって、ノードＮＤ２の電位は２０Ｖから１０Ｖへと変化する。このノードＮＤ２の電位の変化により、ｐ型駆動トランジスタＰＴ１のゲート電圧は閾値電圧より低くなり、これによりｐ型駆動トランジスタＰＴ１はオンする。ｐ型駆動トランジスタＰＴ１がオンすると、ノードＶＰ１の電位は電位ＶＤＤ２（２０Ｖ）となる。ノードＶＰ１の電位が２０Ｖになると、ｐ型駆動トランジスタＰＴ２のゲート電圧は閾値電圧より低くなるため、ｐ型駆動トランジスタＰＴ２もオンする。このようにしてｐ型駆動トランジスタＰＴ１及びＰＴ２がオン状態に、ｎ型駆動トランジスタＮＴ１及びＮＴ２がオフ状態となった結果、出力電位ノードＶＯＵＴの電位は電位ＶＤＤ２（２０Ｖ）になる。
【００９１】
図１２は、Ｔ５からＴ６の間における第２の画素回路の状態を示す図である。上記でも説明したとおり、走査線ＳＬ１には電位ＶＤＤ２（２０Ｖ）が、走査線ＳＬ２には接地電位ＶＳＳが、データ線ＤＬ１には接地電位ＶＳＳが、データ線ＤＬ２には電位ＶＤＤ１（１０Ｖ）がそれぞれ供給されている。また、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオフ状態であり、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオン状態である。そして、ノードＶＮ１は電位ＶＤＤ１（１０Ｖ）、ノードＶＰ２は電位ＶＤＤ２（２０Ｖ）となり、出力電位ノードＶＯＵＴは電位ＶＤＤ２（２０Ｖ）となる。
【００９２】
（Ｔ６〜Ｔ７）
図９において、Ｔ６〜Ｔ７では、出力電位ノードＶＯＵＴに電位ＶＤＤ２（２０Ｖ）を出力しながら、ｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２をオフする際の動作を示す。
【００９３】
まず、Ｔ６において、走査ドライバーは、走査線ＳＬ１に供給する電位を２０Ｖから接地電位ＶＳＳへ、走査線ＳＬ２に供給する電位を接地電位ＶＳＳから２０Ｖへと変化させる。この走査線ＳＬ１及びＳＬ２の電位の変動によって、それまでオンしていたｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２がオフする。このとき、ノードＮＤ１及びＮＤ２の電位は、それぞれコンデンサーＣｐ１及びＣｐ２によって直前の状態のまま保持され、それぞれ接地電位ＶＳＳと１０Ｖとで保持される。ノードＮＤ１及びＮＤ２の電位が直前の電位のまま保持されることで、ｎ型駆動トランジスタＮＴ１及びＮＴ２はオフのまま保持され、ｐ型駆動トランジスタＰＴ１及びＰＴ２はオンのまま保持される。これにより、出力電位ノードＶＯＵＴの電位は、電位ＶＤＤ２（２０Ｖ）のまま保持される。
【００９４】
図１１は、Ｔ６からＴ７の間における第２の画素回路の状態を示す図である。この図１１はＴ４からＴ５の間における第２の画素回路の状態を示す図と共通である。これらの状態は、いずれも出力電位ノードＶＯＵＴの電位を直前の電位のまま保持する点と、ｎ型制御トランジスタＴｒ１及びｐ型制御トランジスタＴｒ２をオフするために、走査線ＳＬ１に接地電位ＶＳＳを、走査線ＳＬ２に電位ＶＤＤ２（２０Ｖ）供給する点で共通する。
【００９５】
上記のとおり、走査線ＳＬ１には接地電位ＶＳＳが供給されており、ｎ型制御トランジスタＴｒ１及びＴｒ２はオフ状態になる。このため、データ線ＤＬ１及びＤＬ２の電位の変動にかかわらず、ｎ型駆動トランジスタＮＴ１及びＮＴ２と、ｐ型駆動トランジスタＰＴ１及びＰＴ２とはいずれも直前の状態を保持している。したがって、出力電位ノードＶＯＵＴの電位も直前の電位のまま、すなわち電位ＶＤＤ２（２０Ｖ）のまま、保持される。
【００９６】
本実施形態２の構成は、接地電位ノードＶＳＳと出力電位ノードＶＯＵＴとの間、及び電位ノードＶＤＤ２と出力電位ノードＶＯＵＴとの間に、それぞれ複数のトランジスタを直列接続した点は、実施形態１と同様である。しかし、本実施形態２の構成によれば、ｎ型駆動トランジスタＮＴ１のゲート電極とｐ型駆動トランジスタＰＴ１のゲート電極とが接続される制御トランジスタを別々にしている。そして、このｎ型駆動トランジスタＮＴ１のゲート電極とｐ型駆動トランジスタＰＴ１のゲート電極とに接続される制御トランジスタのタイプを変え、それぞれｎ型制御トランジスタＴｒ１とｐ型制御トランジスタＴｒ２とした。この構成によって、本実施形態２の画素回路では、実施形態１でｎ型制御トランジスタＴｒ２のゲート電極に供給していた電位ＶＤＤ２（２０Ｖ）＋Ｖｔｈ＿ｎという電位を供給する必要がなくなり、ｐ型制御トランジスタＴｒ２のゲート電極には電位ＶＤＤ２（２０Ｖ）または接地電位ＶＳＳが供給される。つまり、画素回路に供給する最大電圧を電位ＶＤＤ２（２０Ｖ）＋Ｖｔｈ＿ｎから電位ＶＤＤ２（２０Ｖ）へと、Ｖｔｈ＿ｎ分だけ低くすることができる。よって、画素回路に電位を供給する電源回路で生成する最大電圧を小さくすることができる。また、供給すべき電圧の種類を減少させることができれば、当該電源回路を簡略化することなどが可能となる。この実施形態２の特徴は、実施形態１の特徴のうち、走査線に関するもの以外の特徴に対して追加的に得られるものである。
【００９７】
＜４．実施形態３＞
＜（１）第３の画素回路の構成例＞
図１３は、本発明の一態様である、第３の画素回路の構成例を示す図である。図１３に示すように、第３の画素回路の構成例は、実施形態１で説明した、図１に示す第１の画素回路の構成例と類似しているが、直列に接続するｎ型及びｐ型駆動トランジスタの数が相違する他、供給される電位が相違する。よって、以下の実施形態３の説明においては、実施形態１と同じ構成には同じ符号を付することとしてその説明を省略し、実施形態１との相違点を中心に説明する。
【００９８】
本実施形態３の画素回路は、実施形態１の画素回路と同様に、ｎ型駆動トランジスタＮＴ１及びＮＴ２、ｐ型駆動トランジスタＰＴ１及びＰＴ２、ｎ型制御トランジスタＴｒ１及びＴｒ２、並びにコンデンサーＣｐ１及びＣｐ２を含んで構成される。しかし、本実施形態３の画素回路はさらに、ｎ型駆動トランジスタＮＴ３、及びｐ型駆動トランジスタＰＴ３を備える。すなわち、本実施形態３の画素回路は、接地電位ノードＶＳＳと出力電位ノードＶＯＵＴとの間にｎ型駆動トランジスタが、出力電位ノードＶＯＵＴと電位ノードとの間にｐ型駆動トランジスタが、それぞれ３つずつ直列に、カスケード接続されている。
【００９９】
本実施形態３では、ＶＳＳ、ＶＤＤ１、ＶＤＤ２、及びＶＤＤ３の４つの電位ノード（電位）を有し、実施形態１と比較するとＶＤＤ３が追加されている。これらの電位は、ＶＳＳ＜ＶＤＤ１＜ＶＤＤ２＜ＶＤＤ３という関係になっており、ＶＳＳは接地電位である。また、具体的説明の際には、簡略化のためにＶＤＤ１を１０Ｖ、ＶＤＤ２を２０Ｖ、ＶＤＤ３を３０Ｖとして説明する。
【０１００】
（ｎ型駆動トランジスタＮＴ１）
ｎ型駆動トランジスタＮＴ１は、ドレイン電極がノードＶＮ１に、ソース電極が接地電位ノードＶＳＳに接続されている。また、ｎ型駆動トランジスタＮＴ１のゲート電極は、コンデンサーＣｐ１とｎ型制御トランジスタＴｒ１とが接続されたノードＮＤ１に接続されている。
【０１０１】
（ｎ型駆動トランジスタＮＴ２）
ｎ型駆動トランジスタＮＴ２は、ドレイン電極がノードＶＮ２に、ソース電極がノードＶＮ１に接続されている。また、ｎ型駆動トランジスタＮＴ２のゲート電極は、電位ノードＶＤＤ１に接続されている。
【０１０２】
（ｎ型駆動トランジスタＮＴ３）
ｎ型駆動トランジスタＮＴ３は、ドレイン電極が出力電位ノードＶＯＵＴに、ソース電極がノードＶＮ２に接続されている。また、ｎ型駆動トランジスタＮＴ３のゲート電極は、電位ノードＶＤＤ２に接続されている。
【０１０３】
（ｐ型駆動トランジスタＰＴ１）
ｐ型駆動トランジスタＰＴ１は、ソース電極が電位ノードＶＤＤ３に、ドレイン電極がノードＶＰ１に接続されている。また、ｐ型駆動トランジスタＰＴ１のゲート電極は、コンデンサーＣｐ２とｎ型制御トランジスタＴｒ２とが接続されたノードＮＤ２に接続されている。
【０１０４】
（ｐ型駆動トランジスタＰＴ２）
ｐ型駆動トランジスタＰＴ２は、ソース電極がノードＶＰ１に、ドレイン電極がノードＶＰ２に接続されている。また、ｐ型駆動トランジスタＰＴ２のゲート電極は、電位ノードＶＤＤ２に接続されている。
【０１０５】
（ｐ型駆動トランジスタＰＴ３）
ｐ型駆動トランジスタＰＴ３は、ソース電極がノードＶＰ２に、ドレイン電極が出力電位ノードＶＯＵＴに接続されている。また、ｐ型駆動トランジスタＰＴ３のゲート電極は、電位ノードＶＤＤ１に接続されている。
【０１０６】
（コンデンサーＣｐ１、Ｃｐ２）
コンデンサーＣｐ１は、ｎ型駆動トランジスタＮＴ１のゲート電極及びｎ型制御トランジスタＴｒ１のソース電極が接続されたノードＮＤ１と、接地電位ノードＶＳＳとの間に接続される。コンデンサーＣｐ２は、ｐ型駆動トランジスタＰＴ１のゲート電極及びｎ型制御トランジスタＴｒ２のソース電極が接続されたノードＮＤ２と、電位ノードＶＤＤ３との間に接続される。これらのコンデンサーＣｐ１及びＣｐ２は、当該画素回路にデータドライバーから電位が供給されない間に電位が変動し、出力電位ＶＯＵＴが変化することを防止するものである。すなわち、コンデンサーＣｐ１はノードＮＤ１の電位を保持するため、コンデンサーＣｐ２はノードＮＤ２の電位を保持するために設けられる。
【０１０７】
（制御トランジスタＴｒ１、Ｔｒ２）
ｎ型制御トランジスタＴｒ１は、ソース電極がノードＮＤ１に、ドレイン電極がデータ線ＤＬ１に接続される。ｐ型制御トランジスタＴｒ２は、ソース電極がノードＮＤ２に、ドレイン電極がデータ線ＤＬ２に接続される。また、ｎ型制御トランジスタＴｒ１及びＴｒ２のゲート電極は、いずれも走査線ＳＬ１に接続される。
【０１０８】
＜（２）第３の画素回路の動作概要＞
次に、本実施形態３における第３の画素回路の動作について、簡単に説明する。本実施形態３における第３の画素回路の動作は、電圧が異なるだけで、基本的には実施形態１における第１の画素回路の動作とほぼ同じである。
【０１０９】
図１４は、第３の画素回路の動作時における各部の波形図である。図１４において、Ｔ１〜Ｔ７は所定のタイミング（時間）を示し、横方向の点線の右側には、それぞれ点線に対応した電位を示している。また、図１４に示すように、当該波形図は上から順に、走査線ＳＬ１、データ線ＤＬ１、データ線ＤＬ２、ノードＮＤ１、ノードＮＤ２、及び出力電位ノードＶＯＵＴにおける、それぞれの信号波形の時間変化を示す。
【０１１０】
図１４と図２とを比較すれば分かるように、異なるのは走査線ＳＬ１、データ線ＤＬ２、ノードＮＤ２、及び出力電位ノードＶＯＵＴの電位である。すなわち、本実施形態３においては、出力電位ノードＶＯＵＴから接地電位ＶＳＳと電位ＶＤＤ３（３０Ｖ）を出力可能に構成しながら、ｎ型駆動トランジスタ及びｐ型駆動トランジスタにかかる負荷電圧が１０Ｖになるよう設計したものである。
【０１１１】
本実施形態３における画素回路の構成によれば、電位ノードＶＤＤ３と出力電位ノードＶＯＵＴとの間に３つのｐ型駆動トランジスタを、出力電位ノードＶＯＵＴと接地電位ノードＶＳＳとの間に３つのｎ型駆動トランジスタを、いずれも直列に接続した。これによって、直列に接続された個々のｐ型駆動トランジスタ、及びｎ型駆動トランジスタのそれぞれにかかる負荷電圧を小さくすることができる。
【０１１２】
なお、第１の画素回路の変形例で説明したように、ｎ型駆動トランジスタ及びｐ型駆動トランジスタのうち、負荷電圧を小さくする必要のあるタイプの駆動トランジスタについてのみ、直列に複数接続することもできる。これによって、負荷電圧を小さくする必要のないタイプの駆動トランジスタについてまで複数接続することによる不必要なコストの増加を防止することができ、安価に画素回路を構成することが可能となる。
【０１１３】
ただし、電位ノードＶＤＤ３と出力電位ノードＶＯＵＴとの間、及び出力電位ノードＶＯＵＴと接地電位ノードＶＳＳとの間の少なくとも一方に３つ以上のトランジスタを直列接続することは、出力電位を安定させることが可能になるため好ましい。さらに、電位ノードＶＤＤ３と出力電位ノードＶＯＵＴとの間、または出力電位ノードＶＯＵＴと接地電位ノードＶＳＳとの間に発生した電圧のサージなどによって、トランジスタが破壊される危険も少なくなるため好ましい。
【０１１４】
また、１本の走査線で制御トランジスタＴｒ１及びＴｒ２を制御することとしたため、制御トランジスタＴｒ１及びＴｒ２をそれぞれ独立した走査線で制御する場合と比較して、画素回路に含まれる画素回路の制御を簡素にすることができる。また、周辺回路の配線を減少させることができる。
【０１１５】
＜５．実施形態４＞
＜（１）第４の画素回路の構成例＞
図１５は、本発明の一態様である、第４の画素回路の構成例を示す図である。図１５に示すように、第４の画素回路の構成例は、実施形態３で説明した、図１３に示す第３の画素回路の構成例と類似しているが、制御トランジスタＴｒ２のタイプが異なっている。すなわち、実施形態３に係る第３の画素回路においては、ｎ型制御トランジスタＴｒ２を用いていたが、本実施形態４に係る第４の画素回路においては、ｐ型制御トランジスタＴｒ２を用いている。また、本実施形態４における第４の画素回路は、実施形態２における第２の画素回路と、実施形態３における第３の画素回路の動作とを組み合わせた構成であるともいえる。よって、以下の実施形態４の構成については、実施形態３と同じ構成には同じ符号を付することとしてその説明を省略し、実施形態３との相違点を中心に説明する。
【０１１６】
本実施形態４の画素回路は、実施形態３の画素回路と同様に、ｎ型駆動トランジスタＮＴ１、ＮＴ２、及びＮＴ３、ｐ型駆動トランジスタＰＴ１、ＰＴ２、及びＰＴ３、並びにコンデンサーＣｐ１及びＣｐ２を含んで構成される。ここで、本実施形態４の画素回路における制御トランジスタは、実施形態３と異なり、ｎ型制御トランジスタＴｒ１とｐ型制御トランジスタＴｒ２とからなる。そして、それぞれの制御トランジスタに接続される走査線が異なり、ｎ型制御トランジスタＴｒ１には走査線ＳＬ１が、ｐ型制御トランジスタＴｒ２には走査線ＳＬ２が接続されて構成される。
【０１１７】
＜（２）第４の画素回路の動作概要＞
次に、本実施形態４における第４の画素回路の動作について、簡単に説明する。本実施形態４における第４の画素回路の動作は、電圧が異なるだけで、基本的には図９で示した実施形態２における第２の画素回路の動作と同じである。
【０１１８】
図１６は、第４の画素回路の動作時における各部の波形図である。図１６において、Ｔ１〜Ｔ７は所定のタイミング（時間）を示し、横方向の点線の右側には、それぞれ点線に対応した電位を示している。また、図１６に示すように、当該波形図は上から順に、走査線ＳＬ１、走査線ＳＬ２、データ線ＤＬ１、データ線ＤＬ２、ノードＮＤ１、ノードＮＤ２、及び出力電位ノードＶＯＵＴにおける、それぞれの信号波形の時間変化を示す。
【０１１９】
図１６と図９とを比較すれば分かるように、異なるのは走査線ＳＬ２、データ線ＤＬ２、ノードＮＤ２、及び出力電位ノードＶＯＵＴの電位である。すなわち、本実施形態４においては、出力電位ノードＶＯＵＴから接地電位ＶＳＳと電位ＶＤＤ３（３０Ｖ）を出力可能に構成しながら、ｎ型駆動トランジスタ及びｐ型駆動トランジスタにかかる負荷電圧が１０Ｖになるよう設計したものである。
【０１２０】
本実施形態４の構成によれば、ｎ型駆動トランジスタＮＴ１のゲート電極とｐ型駆動トランジスタＰＴ１のゲート電極とが接続される制御トランジスタを別々にしている。そして、このｎ型駆動トランジスタＮＴ１のゲート電極とｐ型駆動トランジスタＰＴ１のゲート電極とに接続される制御トランジスタのタイプを変え、それぞれｎ型制御トランジスタＴｒ１とｐ型制御トランジスタＴｒ２とした。この構成によって、本実施形態４の画素回路では、実施形態３でｎ型制御トランジスタＴｒ２のゲート電極に供給していた電位ＶＤＤ３（３０Ｖ）＋Ｖｔｈ＿ｎという電位を供給する必要がなくなり、ｐ型制御トランジスタＴｒ２のゲート電極には電位ＶＤＤ３（３０Ｖ）または電位ＶＤＤ１（１０Ｖ）が供給される。これによれば、画素回路に供給する最大電圧を電位ＶＤＤ３（３０Ｖ）＋Ｖｔｈ＿ｎから電位ＶＤＤ３（３０Ｖ）へと、Ｖｔｈ＿ｎ分だけ低くすることができる。よって、画素回路に電位を供給する電源回路で生成する最大電圧を小さくすることができる。また、供給すべき電圧の種類を減少させることができれば、当該電源回路を簡略化することなどが可能となる。さらに、ＳＬ１及びＳＬ２へ供給する電位の振幅を小さくできる。この実施形態４の特徴は、実施形態３の特徴のうち、走査線に関するもの以外の特徴に対して追加的に得られるものである。
【０１２１】
＜６．実施形態５＞
図１７は、本発明の一態様である、第５の画素回路の構成例を示す図である。図１７に示すように、第５の画素回路の構成例は、実施形態１で説明した、図１に示す第１の画素回路の構成例と類似しているが、直列に接続するｎ型及びｐ型トランジスタの数が相違する他、供給される電位が相違する。以下の実施形態５の説明においては、実施形態１と同じ構成には同じ符号を付することとしてその説明を省略し、実施形態１との相違点を中心に説明する。
【０１２２】
本実施形態５の画素回路は、実施形態１の画素回路と同様に、ｎ型制御トランジスタＴｒ１及びＴｒ２、並びにコンデンサーＣｐ１及びＣｐ２を含んで構成される。しかし、本実施形態５の画素回路は、４つのｎ型駆動トランジスタＮＴ１、ＮＴ２、ＮＴ３、及びＮＴ４、並びに４つのｐ型駆動トランジスタＰＴ１、ＰＴ２、ＰＴ３、及びＰＴ４を備える。すなわち、本実施形態５の画素回路は、接地電位ノードＶＳＳと出力電位ノードＶＯＵＴとの間にｎ型駆動トランジスタが、出力電位ノードＶＯＵＴと電位ノードとの間にｐ型駆動トランジスタが、それぞれ４つずつ直列に、カスケード接続されている。
【０１２３】
本実施形態５では、ＶＳＳ、ＶＤＤ１、ＶＤＤ２、ＶＤＤ３の４つの電位ノード（電位）を有し、実施形態１と比較するとＶＤＤ３が追加されている。これらの電位は、ＶＳＳ＜ＶＤＤ１＜ＶＤＤ２＜ＶＤＤ３という関係になっており、ＶＳＳは接地電位である。
【０１２４】
（ｎ型駆動トランジスタＮＴ１）
ｎ型駆動トランジスタＮＴ１は、ドレイン電極がノードＶＮ１に、ソース電極が接地電位ノードＶＳＳに接続されている。また、ｎ型駆動トランジスタＮＴ１のゲート電極は、コンデンサーＣｐ１とｎ型制御トランジスタＴｒ１とが接続されたノードＮＤ１に接続されている。
【０１２５】
（ｎ型駆動トランジスタＮＴ２）
ｎ型駆動トランジスタＮＴ２は、ドレイン電極がノードＶＮ２に、ソース電極がノードＶＮ１に接続されている。また、ｎ型駆動トランジスタＮＴ２のゲート電極は、電位ノードＶＤＤ１に接続されている。
【０１２６】
（ｎ型駆動トランジスタＮＴ３）
ｎ型駆動トランジスタＮＴ３は、ドレイン電極がノードＶＮ３に、ソース電極がノードＶＮ２に接続されている。また、ｎ型駆動トランジスタＮＴ３のゲート電極は、電位ノードＶＤＤ２に接続されている。
【０１２７】
（ｎ型駆動トランジスタＮＴ４）
ｎ型駆動トランジスタＮＴ４は、ドレイン電極が出力電位ノードＶＯＵＴに、ソース電極がノードＶＮ３に接続されている。また、ｎ型駆動トランジスタＮＴ４のゲート電極は、電位ノードＶＤＤ３に接続されている。
【０１２８】
（ｐ型駆動トランジスタＰＴ１）
ｐ型駆動トランジスタＰＴ１は、ソース電極が電位ノードＶＤＤ３に、ドレイン電極がノードＶＰ１に接続されている。また、ｐ型駆動トランジスタＰＴ１のゲート電極は、コンデンサーＣｐ２とｎ型制御トランジスタＴｒ２とが接続されたノードＮＤ２に接続されている。
【０１２９】
（ｐ型駆動トランジスタＰＴ２）
ｐ型駆動トランジスタＰＴ２は、ソース電極がノードＶＰ１に、ドレイン電極がノードＶＰ２に接続されている。また、ｐ型駆動トランジスタＰＴ２のゲート電極は、電位ノードＶＤＤ２に接続されている。
【０１３０】
（ｐ型駆動トランジスタＰＴ３）
ｐ型駆動トランジスタＰＴ３は、ソース電極がノードＶＰ２に、ドレイン電極がノードＶＰ３に接続されている。また、ｐ型駆動トランジスタＰＴ３のゲート電極は、電位ノードＶＤＤ１に接続されている。
【０１３１】
（ｐ型駆動トランジスタＰＴ４）
ｐ型駆動トランジスタＰＴ４は、ソース電極がノードＶＰ３に、ドレイン電極が出力電位ノードＶＯＵＴに接続されている。また、ｐ型駆動トランジスタＰＴ４のゲート電極は、接地電位ノードＶＳＳに接続されている。
【０１３２】
（コンデンサーＣｐ１、Ｃｐ２）
コンデンサーＣｐ１は、ｎ型駆動トランジスタＮＴ１のゲート電極及びｎ型制御トランジスタＴｒ１のソース電極が接続されたノードＮＤ１と、接地電位ノードＶＳＳとの間に接続される。コンデンサーＣｐ２は、ｐ型駆動トランジスタＰＴ１のゲート電極及びｎ型制御トランジスタＴｒ２のソース電極が接続されたノードＮＤ２と、電位ノードＶＤＤ３との間に接続される。これらのコンデンサーＣｐ１及びＣｐ２は、画素回路にデータドライバーから電位が供給されない間に電位が変動し、出力電位ＶＯＵＴが変化することを防止するものである。すなわち、コンデンサーＣｐ１はノードＮＤ１の電位を保持するため、コンデンサーＣｐ２はノードＮＤ２の電位を保持するために設けられる。
【０１３３】
（制御トランジスタＴｒ１、Ｔｒ２）
ｎ型制御トランジスタＴｒ１は、ソース電極がノードＮＤ１に、ドレイン電極がデータ線ＤＬ１に接続される。ｐ型制御トランジスタＴｒ２は、ソース電極がノードＮＤ２に、ドレイン電極がデータ線ＤＬ２に接続される。また、ｎ型制御トランジスタＴｒ１及びＴｒ２のゲート電極は、いずれも走査線ＳＬ１に接続される。
【０１３４】
本実施形態５における第５の画素回路の構成によれば、特にｐ型駆動トランジスタＰＴ４、及びｎ型駆動トランジスタＮＴ４を備えることにより、出力電位ノードＶＯＵＴから出力される電位の安定を図ることが可能となる。
【０１３５】
＜７．本発明の画素回路を含む電気光学装置の構成例＞
図１８は、上記の実施形態の画素回路の一適用例である、電気光学装置の構成を示すブロック図である。当該装置は、表示部１０及び周辺回路部１１を備える。この周辺回路部１１には、例えば走査ドライバー１３、データドライバー１４、及びこれらを制御する制御回路１２などが設けられる。
【０１３６】
走査ドライバー１３は、表示部１０に含まれる画素回路の走査線に対して走査線信号を供給し、走査線の電位を変化可能に構成される。データドライバー１４は、表示部１０に含まれる画素回路のデータ線に対してデータ線信号を供給し、データ線信号の電位を変化可能に構成される。制御回路１２は、この走査ドライバー１３、及びデータドライバー１４から表示部１０へ供給すべき信号を決定し、走査ドライバー１３、及びデータドライバー１４に対して指示するよう構成される。
【０１３７】
この表示部１０に含まれる画素回路は、上記の実施形態で説明した画素回路が用いられる。これにより、画素回路全体としては耐圧が上がることになり、ひいては表示部１０の耐圧を上げることが可能となる。
【０１３８】
なお、電気光学装置の例としては、電気泳動装置、有機ＥＬ装置、液晶装置などの表示装置などが挙げられる。
【０１３９】
＜８．本発明の画素回路を含む電子機器の構成例＞
次に、図１９乃至図２３を参照しながら、電気光学装置１００を備える電子機器の具体例について説明する。図１９はテレビジョンへの適用例を示す。テレビジョン５５０は、上記電気光学装置１００を備えている。図２０はロールアップ式テレビジョンへの適用例を示す。ロールアップ式テレビジョン５６０は、上記電気光学装置１００を備えている。図２１は携帯電話への適用例を示す。携帯電話５３０は、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４、及び上記電気光学装置１００を備えている。図２２はビデオカメラへの適用例である。ビデオカメラ５４０は、受像部５４１、操作部５４２、音声入力部５４３、及び上記電気光学装置１００を備えている。図２３は、パーソナルコンピューターを示す。パーソナルコンピューターは、キーボード１０１を備えた本体部１０２と、上記電気光学装置を用いた表示ユニット１０３とを備えている。
【０１４０】
なお、電子機器は上記例に限定されず、例えば表示機能を有する各種の電子機器に適用可能である。上記の他に、表示機能付きファックス装置、デジタルカメラのファインダー、携帯型ＴＶ、電子手帳、電光掲示板、宣伝広告用ディスプレイなども含まれる。
【０１４１】
かかる構成の電子機器によれば、上記いずれかの画素回路の特徴を備えることによって、例えば、高い電圧を用いた画素回路を備えた電子機器を構成することなどが可能となる。
【符号の説明】
【０１４２】
１０…表示部、１１…周辺回路部、１２…制御回路、１３…走査ドライバー、１４…データドライバー、１００…電気光学装置、１０１…キーボード、１０２…本体部、１０３…表示ユニット、５３０…携帯電話、５３１…アンテナ部、５３２…音声出力部、５３３…音声入力部、５３４…操作部、５４０…ビデオカメラ、５４１…受像部、５４２…操作部、５４３…音声入力部、５５０…テレビジョン、５６０…ロールアップ式テレビジョン、Ｃｐ１・Ｃｐ２…コンデンサー、ＤＬ１・ＤＬ２…データ線、ＮＤ１・ＮＤ２・ＶＮ１・ＶＮ２・ＶＮ３・ＶＰ１・ＶＰ２・ＶＰ３…ノード、ＮＴ１・ＮＴ２・ＮＴ３・ＮＴ４…ｎ型駆動トランジスタ、ＰＴ１・ＰＴ２・ＰＴ３・ＰＴ４…ｐ型駆動トランジスタ、ＳＬ１・ＳＬ２…走査線、Ｔｒ１・Ｔｒ２…制御トランジスタ、ＶＤＤ１・ＶＤＤ２・ＶＤＤ３…電位・電位ノード、ＶＯＵＴ…出力電位・出力電位ノード、ＶＳＳ…接地電位・接地電位ノード
【特許請求の範囲】
【請求項１】
第１電極が第１電位に接続され、第２電極が電気的に画素電極に接続された第１のｐ型駆動トランジスタと、
第１電極が電気的に前記画素電極に接続され、第２電極が第２電位に接続された第１のｎ型駆動トランジスタと、
第１電極が第１のデータ線に接続され、第２電極が前記第１のｐ型駆動トランジスタのゲート電極に接続され、ゲート電極が第１の走査線に接続された第１の制御トランジスタと、
第１電極が第２のデータ線に接続され、第２電極が前記第１のｎ型駆動トランジスタのゲート電極に接続され、ゲート電極が第２の走査線に接続された第２の制御トランジスタと、を備え、
前記第１のｐ型駆動トランジスタの第２電極と前記画素電極との間、または、前記画素電極と前記第１のｎ型駆動トランジスタの第１電極との間、の少なくとも一方に、直列に、第１電極及び第２電極が接続された第２の駆動トランジスタをさらに備え、
前記第２の駆動トランジスタのゲート電極が、前記第１電位及び前記第２電位の間の所定電位である第３電位に接続されていること
を特徴とする画素回路。
【請求項２】
前記第２の駆動トランジスタは、前記第１のｐ型駆動トランジスタの第２電極と前記画素電極との間に、直列に、第１電極及び第２電極が接続された第２のｐ型駆動トランジスタである、
請求項１に記載の画素回路。
【請求項３】
前記第２の駆動トランジスタは、前記画素電極と前記第１のｎ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第２のｎ型駆動トランジスタである、
請求項１に記載の画素回路。
【請求項４】
前記第２の駆動トランジスタとして、
前記第１のｐ型駆動トランジスタの第２電極と前記画素電極との間に、直列に、第１電極及び第２電極が接続された第２のｐ型駆動トランジスタと、
前記画素電極と前記第１のｎ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第２のｎ型駆動トランジスタと、を備える、
請求項１に記載の画素回路。
【請求項５】
前記第１のｐ型駆動トランジスタの第２電極と前記第２のｐ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第３のｐ型駆動トランジスタをさらに備え、
前記第３のｐ型駆動トランジスタのゲート電極は、前記第１電位及び前記第３電位の間の所定電位である第４電位に接続されていること
を特徴とする請求項２または４に記載の画素回路。
【請求項６】
前記画素電極と前記第２のｎ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第３のｎ型駆動トランジスタをさらに備え、
前記第３のｎ型駆動トランジスタのゲート電極は、前記第１電位及び前記第３電位の間の所定電位である第４電位に接続されていること
を特徴とする請求項３または４に記載の画素回路。
【請求項７】
前記第１のｐ型駆動トランジスタの第２電極と前記第２のｐ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第３のｐ型駆動トランジスタを備え、
前記画素電極と前記第１のｎ型駆動トランジスタの第２電極との間に、直列に、第１電極及び第２電極が接続された第３のｎ型駆動トランジスタを備え、
前記第３のｐ型駆動トランジスタのゲート電極、及び前記第３のｎ型駆動トランジスタのゲート電極は、前記第１電位及び前記第３電位の間の所定電位である第４電位に接続されていること
を特徴とする請求項４に記載の画素回路。
【請求項８】
前記第１の走査線と前記第２の走査線とが同じ走査線であること
を特徴とする請求項１乃至７のいずれか１項に記載の画素回路。
【請求項９】
前記第１のｐ型駆動トランジスタのゲート電極と第１電位との間に接続された第１のコンデンサーと、
前記第１のｎ型駆動トランジスタのゲート電極と第２電位との間に接続された第２のコンデンサーと、をさらに備えること
特徴とする請求項１乃至８のいずれか１項に記載の画素回路。
【請求項１０】
請求項１乃至９のいずれか１項に記載された画素回路を備えることを特徴とする電子機器。
【請求項１】
第１電極が第１電位に接続され、第２電極が電気的に画素電極に接続された第１のｐ型駆動トランジスタと、
第１電極が電気的に前記画素電極に接続され、第２電極が第２電位に接続された第１のｎ型駆動トランジスタと、
第１電極が第１のデータ線に接続され、第２電極が前記第１のｐ型駆動トランジスタのゲート電極に接続され、ゲート電極が第１の走査線に接続された第１の制御トランジスタと、
第１電極が第２のデータ線に接続され、第２電極が前記第１のｎ型駆動トランジスタのゲート電極に接続され、ゲート電極が第２の走査線に接続された第２の制御トランジスタと、を備え、
前記第１のｐ型駆動トランジスタの第２電極と前記画素電極との間、または、前記画素電極と前記第１のｎ型駆動トランジスタの第１電極との間、の少なくとも一方に、直列に、第１電極及び第２電極が接続された第２の駆動トランジスタをさらに備え、
前記第２の駆動トランジスタのゲート電極が、前記第１電位及び前記第２電位の間の所定電位である第３電位に接続されていること
を特徴とする画素回路。
【請求項２】
前記第２の駆動トランジスタは、前記第１のｐ型駆動トランジスタの第２電極と前記画素電極との間に、直列に、第１電極及び第２電極が接続された第２のｐ型駆動トランジスタである、
請求項１に記載の画素回路。
【請求項３】
前記第２の駆動トランジスタは、前記画素電極と前記第１のｎ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第２のｎ型駆動トランジスタである、
請求項１に記載の画素回路。
【請求項４】
前記第２の駆動トランジスタとして、
前記第１のｐ型駆動トランジスタの第２電極と前記画素電極との間に、直列に、第１電極及び第２電極が接続された第２のｐ型駆動トランジスタと、
前記画素電極と前記第１のｎ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第２のｎ型駆動トランジスタと、を備える、
請求項１に記載の画素回路。
【請求項５】
前記第１のｐ型駆動トランジスタの第２電極と前記第２のｐ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第３のｐ型駆動トランジスタをさらに備え、
前記第３のｐ型駆動トランジスタのゲート電極は、前記第１電位及び前記第３電位の間の所定電位である第４電位に接続されていること
を特徴とする請求項２または４に記載の画素回路。
【請求項６】
前記画素電極と前記第２のｎ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第３のｎ型駆動トランジスタをさらに備え、
前記第３のｎ型駆動トランジスタのゲート電極は、前記第１電位及び前記第３電位の間の所定電位である第４電位に接続されていること
を特徴とする請求項３または４に記載の画素回路。
【請求項７】
前記第１のｐ型駆動トランジスタの第２電極と前記第２のｐ型駆動トランジスタの第１電極との間に、直列に、第１電極及び第２電極が接続された第３のｐ型駆動トランジスタを備え、
前記画素電極と前記第１のｎ型駆動トランジスタの第２電極との間に、直列に、第１電極及び第２電極が接続された第３のｎ型駆動トランジスタを備え、
前記第３のｐ型駆動トランジスタのゲート電極、及び前記第３のｎ型駆動トランジスタのゲート電極は、前記第１電位及び前記第３電位の間の所定電位である第４電位に接続されていること
を特徴とする請求項４に記載の画素回路。
【請求項８】
前記第１の走査線と前記第２の走査線とが同じ走査線であること
を特徴とする請求項１乃至７のいずれか１項に記載の画素回路。
【請求項９】
前記第１のｐ型駆動トランジスタのゲート電極と第１電位との間に接続された第１のコンデンサーと、
前記第１のｎ型駆動トランジスタのゲート電極と第２電位との間に接続された第２のコンデンサーと、をさらに備えること
特徴とする請求項１乃至８のいずれか１項に記載の画素回路。
【請求項１０】
請求項１乃至９のいずれか１項に記載された画素回路を備えることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１０−２８６７１１（Ｐ２０１０−２８６７１１Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１４１１４７（Ｐ２００９−１４１１４７）
【出願日】平成２１年６月１２日（２００９．６．１２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月１２日（２００９．６．１２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]