画素回路基板、表示装置、電子機器、及び表示装置の製造方法
【課題】各発光画素ごとに均一な発光が可能となる表示装置を提供する。
【解決手段】画素駆動回路DS11は、画素ごとに形成された画素電極142と、各画素電極142と対向して配置された対向電極と、ゲート電極、ソース電極及びドレイン電極を有する薄膜トランジスタである第1及び第2駆動トランジスタTr53,Tr54、並びに第1及び第2スイッチング素子Tr51,Tr52とを備えている。第1駆動トランジスタTr53は、画素電極142の一辺側に接続されており、第2駆動トランジスタTr54は、画素電極142の一辺側に対向する他辺側に接続されている。
【解決手段】画素駆動回路DS11は、画素ごとに形成された画素電極142と、各画素電極142と対向して配置された対向電極と、ゲート電極、ソース電極及びドレイン電極を有する薄膜トランジスタである第1及び第2駆動トランジスタTr53,Tr54、並びに第1及び第2スイッチング素子Tr51,Tr52とを備えている。第1駆動トランジスタTr53は、画素電極142の一辺側に接続されており、第2駆動トランジスタTr54は、画素電極142の一辺側に対向する他辺側に接続されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、画素回路基板、表示装置、電子機器、及び表示装置の製造方法に関する。
【背景技術】
【0002】
近年、液晶表示装置(LCD)に続く次世代の表示デバイスとして、有機エレクトロルミネッセンス素子(以下、「有機EL(Electro Luminescence)素子」と略記する。)等の自発光素子を行方向及び列方向の2次元に配列した表示素子型の表示パネルを備えた表示装置の本格的な実用化、普及に向けた研究開発が盛んに行われている。
【0003】
有機EL素子は、アノード電極、カソード電極、及び、これらの電極間に形成された有機薄膜層(電子注入層、発光層、正孔注入層等)を備える。有機EL素子は、発光層において正孔注入層から供給された正孔と電子注入層から供給された電子とが再結合することによって発生するエネルギーによって発光する表示素子である。この発光は、有機薄膜層に所定の電圧閾値以上の電圧を印加することで実現され、その発光輝度は、当該印加電圧に応じて制御される。このような有機EL素子は、特許文献1に開示されているように、各種の電子機器において表示装置に用いられており、例えば、TFT(薄膜トランジスタ;Thin Film Transistor)等を含む画素駆動回路によって駆動されている。
【0004】
TFTは、電極の配置や膜の構成により、種々の形に分類される中に、例えば図21(a),(b)に示すように、ゲート電極112がゲート絶縁膜113に覆われた状態で基板11上に位置し、ソース電極118、ドレイン電極119が半導体層114を間に挟んでゲート電極112の上側に配置される逆スタガ型TFTが存在する。このようなTFTでは、例えば、同図に示すように、ソース、ドレイン電極118,119と、半導体層114との間には、低抵抗接触のためのオーミックコンタクト層120が介在され、またソース、ドレイン電極118,119の間の半導体層114上にチャンネル保護膜115を有するものが知られている。
【0005】
図21(a),(b)に示すチャンネル保護膜形の構造のTFTでは、ソース、ドレイン電極118,119は、チャンネル保護膜115に重畳(オーバーラップ)するように形成される(図21(b)の矩形状の重なり領域116,117参照)。
【0006】
大面積の基板11に、このような構造のTFTを発光画素ごとに形成する場合、リソグラフィ装置や露光装置(ステッパ)におけるレーザー照射用マスクのアラインメントずれや、基板11の反りなどに起因して、ゲート電極112に対するソース、ドレイン電極118,119の形成位置が、例えば、図21(c)(i),(iii)に示すように、基板面において左右(行方向)にずれることがある。
【0007】
図21(c)(ii)には、ソース、ドレイン電極118,119の形成位置が、設計とおり、所望する位置からの位置ずれを生じていない場合を示している。図21(c)(i)には、ソース、ドレイン電極118,119の形成位置が、ゲート電極112、チャンネル保護膜115に対する所望の位置、つまり、図21(c)(ii)における位置と比べて、より右方向に位置ずれを生じた場合を示している。また、図21(c)(iii)には、ソース、ドレイン電極118,119の形成位置が、ゲート電極112、チャンネル保護膜115に対する所望の位置と比べて左方向に位置ずれを生じた場合を示している。
【0008】
ソース電極118とチャンネル保護膜115とが重畳する面積と、ドレイン電極119とチャンネル保護膜115とが重畳する面積との差は、この左右の位置ずれ量によって定義でき、換言すればソース電極118の電界及びドレイン電極119の電界がそれぞれチャンネル保護膜115に及ぼす作用の程度が、上記位置ずれ量に依存することになる。このため、このようなTFTがnチャンネル型トランジスタであると、図21(c)(i)に示す場合では、図22(a)に実線で示す図21(c)(ii)の適正な場合と比べ、図22(a)に破線で示すように、印加されるゲート電圧Vg[V]に対してチャネル電流Ic[A]が一般的に大きくなる傾向がある。一方、図21(c)(iii)に示す場合では、図22(a)に実線で示す図21(c)(ii)の適正な場合と比べ、図22(a)に一点鎖線で示すように、印加されるゲート電圧Vg[V]に対してチャネル電流Ic[A]が一般的に小さくなる傾向がある。
【0009】
図22(b)に、図21(a),(b)に示すゲート電極112に対する、ソース、ドレイン電極118,119の左右方向の位置ずれ量(μm)、つまり、図21(c)(ii)に示す適正な状態から、ソース側(左側)寄りの位置ずれ、又は、ドレイン側(右側)寄りの位置ずれ、が生じたときの、当該位置ずれ量(μm)と、ドレインからソース、ソースからドレインに流れる電流I(A)との関係をグラフで示す。特に図21(a),(b)に示すチャンネル保護膜構造のTFTの場合、チャンネル保護膜115における所望位置に対するパターニング位置ずれ及びソース、ドレイン電極118,119における所望位置に対するパターニング位置ずれに従って生じる、ソース電極118とチャンネル保護膜115とが重畳するオーバーラップ領域116の面積と、ドレイン電極119とチャンネル保護膜115とが重畳するオーバーラップ領域117の面積との差も上記位置ずれ量に依存することになる。
【0010】
図22(b)に示すように、チャンネル保護膜115に対するソース、ドレイン電極118,119の左右方向の位置ずれ量ΔX(μm)が0μmのときは、電流I(a.u.)と基準となる電流Is(a.u.)との間での電流ずれ量(電流ずれの絶対値の割合)[=ΔI/Isの絶対値×100%]は0%となる。これに対し、ドレイン側(右側)寄りの位置ずれ量ΔXの絶対値が大きくなるに従って電流ずれによる電流減少の程度が大きくなり、ソース側(左側)寄りの位置ずれ量ΔXの絶対値が大きくなるに従って電流ずれによる電流増大の程度が大きくなり、この電流ずれ量の絶対値は、上記位置ずれ量ΔX=0μmを基準として対称的となる。
【0011】
なお、図21(c)及び図22(b)から、チャンネル保護膜115とソース電極118とが重畳するオーバーラップ領域116の面積が相対的に小さくなる程、換言すれば、チャンネル保護膜115とドレイン電極119とが重畳するオーバーラップ領域117の面積が相対的に大きくなる程、ドレイン電極119からソース電極118に流れるチャネル電流Icは下に凸の曲線に沿ってやや非線形的に大きくなる。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】特開2001−195012号公報
【発明の概要】
【発明が解決しようとする課題】
【0013】
上述したTFTの各構成要素の製造プロセスに起因する、ソース、ドレイン電極118,119の形成位置の所望位置からの位置ずれに起因する電流ずれ量を可能な限り小さくすることが好ましい。
【0014】
本発明は、上記問題点に鑑みてなされたものであり、均一な表示特性が得られる構造を有する画素回路基板、表示装置、電子機器及び表示装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0015】
上記目的を達成するため、本発明の第1の観点に係る画素回路基板は、
画素電極と、
前記画素電極の一辺側に接続された第1駆動素子と、
前記画素電極の前記一辺側と対向する他辺側に接続された第2駆動素子と、
を備えることを特徴とする。
前記第1駆動素子及び前記第2駆動素子は並列に接続されていることが望ましい。
前記画素電極の前記一辺及び前記他辺は互いに平行であることが望ましい。
前記第1駆動素子及び前記第2駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、を備えた駆動トランジスタであることが望ましい。
前記第1駆動素子の前記ソース、ドレイン電極と、前記第2駆動素子の前記ソース、ドレイン電極は、前記画素電極に対して鏡像対称な関係になっていることが望ましい。
前記第1駆動素子及び前記第2駆動素子の前記ソース電極の組と、前記第1駆動素子及び前記第2駆動素子の前記ドレイン電極の組とは、一方がそれぞれ前記画素電極の前記一辺側、前記他辺側に接続され、他方がそれぞれアノードラインに接続されていてもよい。
前記第1駆動素子及び前記第2駆動素子は、前記半導体層と、前記ソース、ドレイン電極との間に配置されたチャンネル保護膜をさらに備えていてもよい。
前記第1駆動素子及び前記第2駆動素子をスイッチングするスイッチング素子をさらに備えてもよい。
前記スイッチング素子は、ゲートラインに接続されたゲート電極を備えるトランジスタであってもよい。
前記スイッチング素子は前記画素電極の他辺側に配置され、前記第1駆動素子は、前記画素電極の一辺側のうち、前記第2駆動素子側よりも前記スイッチング素子側に配置されていることが望ましい。
前記スイッチング素子は、前記ソース、ドレイン電極の一方がデータラインに接続され、前記ソース、ドレイン電極の他方が前記第1駆動素子及び前記第2駆動素子に接続されていることが望ましい。
前記スイッチング素子は、前記第1駆動素子及び前記第2駆動素子のゲート電極にそれぞれ接続された第1スイッチング素子と、
前記第1駆動素子及び前記第2駆動素子のソース電極或いは前記第1駆動素子及び前記第2駆動素子のドレイン電極に接続された第1スイッチング素子と、を有してもよい。
本発明の第2の観点に係る表示装置は、
上記画素回路基板と、
対向電極と、
前記画素電極と前記対向電極との間に配置された発光層と、
を備えることを特徴とする。
本発明の第3の観点に係る電子機器は、上記表示装置を備えることを特徴とする。
本発明の第4の観点に係る表示装置の製造方法は、
画素電極の一辺側に接続された第1駆動素子と、前記画素電極の前記一辺側と対向する他辺側に接続された第2駆動素子と、を同一工程で形成することを特徴とする。
前記第1駆動素子及び前記第2駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、を備えた駆動トランジスタであることが望ましい。
前記第1駆動素子及び前記第2駆動素子の前記半導体層をパターニング形成する工程におけるレジストマスクと、
前記第1駆動素子及び前記第2駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることが望ましい。
前記第1駆動素子及び前記第2駆動素子は、前記半導体層と、前記ソース、ドレイン電極との間に配置されたチャンネル保護膜をさらに備え、
前記チャンネル保護膜を形成する工程におけるレジストマスクと、前記第1駆動素子及び前記第2駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることが望ましい。
【発明の効果】
【0016】
本発明によれば、表示装置に均一な表示特性を実現することができる。
【図面の簡単な説明】
【0017】
【図1】本発明の実施形態に係る表示装置の構成を示す平面図である。
【図2】(a)は、第1実施形態に係る発光画素の画素駆動回路を示す等価回路図であり、(b)は、参考例に係る発光画素の画素駆動回路を示す等価回路図である。
【図3】第1実施形態に係る発光画素の平面図である。
【図4】(a)は、図3に示すIVa−IVa線断面図であり、(b)は、図3に示すIVb−IVb線断面図である。
【図5】(a)及び(b)は、図3に示すIVa−IVa線断面図に対応し、第1実施形態に係る表示装置の製造方法を示す図である。
【図6】(a)及び(b)は、図5に続いて第1実施形態に係る表示装置の製造方法を示す図である。
【図7】(a)は、画素駆動回路において、ソース、ドレイン電極の左右方向の位置ずれがない場合を模式的に示す図であり、(b)は、その位置ずれ量ΔXと、チャネル電流との関係を示すグラフ図である。
【図8】(a)は、画素駆動回路において、ソース、ドレイン電極の左右方向の位置ずれが右上方向に偏っている場合を模式的に示す図であり、(b)は、その位置ずれ量ΔXと、チャネル電流との関係を示すグラフ図である。
【図9】(a)は、画素駆動回路において、ソース、ドレイン電極の左右方向の位置ずれが左下方向に偏っている場合を模式的に示す図であり、(b)は、その位置ずれ量ΔXと、チャネル電流との関係を示すグラフ図である。
【図10】(a)は、X軸方向のソース、ドレイン電極の位置ずれ量と参考例及び実施形態のチャネル電流Icとの関係を示す図であり、(b)は、X軸方向のソース、ドレイン電極の位置ずれ量と参考例及び実施形態のチャネル電流Icの規格値との関係を示す図である。
【図11】(a)は、第2実施形態に係る発光画素の画素駆動回路を示す等価回路図であり、(b)は、参考例に係る発光画素の画素駆動回路を示す等価回路図である。
【図12】第2実施形態に係る発光画素の平面図である。
【図13】(a)は、図12に示すXIIIa−XIIIa線断面図であり、(b)は、図12に示すXIIIb−XIIIb線断面図である。
【図14】本発明の第2実施形態に係る画素駆動回路の動作を説明するための表示装置の全体構成図である。
【図15】(a)及び(b)は、図12に示すXIIIa−XIIIa線断面図に対応し、第2実施形態に係る表示装置の製造方法を示す図である。
【図16】(a)及び(b)は、図15に続いて第2実施形態に係る表示装置の製造方法を示す図である。
【図17】(a)は、本発明の実施形態に係る表示装置が使用される電子機器としてのデジタルカメラを斜め前方からみた斜視図であり、(b)は、同デジタルカメラを斜め後方からみた斜視図である。
【図18】本発明の実施形態に係る表示装置が使用される電子機器としてのパーソナルコンピュータを示す斜視図である。
【図19】本発明の実施形態に係る表示装置が使用される電子機器としての携帯電話機を示す図である。
【図20】本発明の実施形態に係る表示装置が使用される電子機器としてのテレビジョン装置を示す図である。
【図21】(a)は、逆スタガ型かつチャンネル保護膜構造のTFTの断面図であり、(b)は、同TFTの平面図であり、(c)は、同TFTのソース、ドレイン電極とゲート電極(チャンネル保護膜)との位置関係を示す模式図である。
【図22】(a)は、図21に示すTFTのソース、ドレイン電極とゲート電極との位置関係ごとの、ゲート電圧Vgとチャネル電流Icとの関係を示すグラフ図であり、(b)は、ソース、ドレイン電極の位置ずれ量とソース、ドレイン電極間を流れる電流I及び同電流Iのずれとの関係を示すグラフ図である。
【発明を実施するための形態】
【0018】
本発明の実施形態に係る画素回路基板、表示装置及び表示装置の製造方法について、以下、図面を参照しながら説明する。以下の実施形態では、ボトムエミッション型の有機EL(Electro Luminescence)素子を用いたアクティブ駆動方式の表示装置を例として説明する。
【0019】
(第1実施形態)
図1に示すように、本第1実施形態に係る画素回路基板を有する表示装置は、ガラス等の基板31上にそれぞれ赤(R)、緑(G)、青(B)の3色を発する3つの発光画素30を一組として、この組が行方向(左右方向)に繰り返し複数配列されるとともに、列方向(上下方向)に同一色の発光画素30が複数配列されている。このようにRGBの各色を発する発光画素30がマトリクス状に配列される。各発光画素30は、RGBそれぞれの光を発する表示素子としての有機EL素子である発光素子21を備える。
【0020】
図2(a)に示すように、各発光画素30は、発光素子21と、発光素子21をアクティブ動作させる画素駆動回路DS1とを備える。また、画素回路基板は、基板31と、画素駆動回路DS1と、発光素子21の画素電極42とを有する。
【0021】
画素駆動回路DS1は、選択トランジスタTr11、第1及び第2駆動トランジスタTr12,Tr13、及びキャパシタCp1,Cp2を備える。選択トランジスタTr11、第1及び第2駆動トランジスタTr12,Tr13は、いずれもアモルファスシリコン或いは微結晶シリコンを含む半導体層を備える逆スタガ型のnチャンネル型TFT(Thin Film Transistor)である。また、キャパシタCp1,Cp2は、後述するデータラインLdから供給される、階調信号などの表示用のデータを電荷として保持する。
【0022】
本実施形態の画素駆動回路DS1は、図2(a)に示すように2つの第1及び第2駆動トランジスタTr12,Tr13を備えている。これに対し、図2(b)に示す参考例の画素駆動回路DS0は、駆動トランジスタTr12aを1つのみ有している点で本実施形態の画素駆動回路DS1と異なる。比較用に、参考例の駆動トランジスタTr12aのチャンネル幅と、本実施形態の第1及び第2駆動トランジスタTr12,Tr13の各チャンネル幅の合計とが等しく設定された状態を前提として、以下に説明する。
【0023】
図1及び図2(a)に示すように、基板31上には、行方向に配列された複数の画素駆動回路DS1のそれぞれに接続されたアノードラインLaと、列方向に配列された複数の画素駆動回路DS1のそれぞれに接続された複数のデータラインLdと、行方向に配列された複数の画素駆動回路DS1の各選択トランジスタTr11を選択(スイッチング)するためのゲートラインLgと、が形成されている。
【0024】
図2(a)に示す本実施形態の画素駆動回路DS1では、選択トランジスタTr11は、ゲート電極がゲートラインLgに、ドレイン電極がデータラインLdに、ソース電極がノードN11にそれぞれ接続される。また、第1及び第2駆動トランジスタTr12,Tr13は、ゲート電極がノードN11に接続され、ドレイン電極がアノードラインLaに、ソース電極がそれぞれノードN12に接続される。キャパシタCp1は、両端がそれぞれ第1駆動トランジスタTr12のゲート電極及びソース電極(ノードN11,N12)間に接続される。キャパシタCp2は、両端がそれぞれ第2駆動トランジスタTr13のゲート電極及びソース電極(ノードN11,N12)に接続され、互いに同一容量に設定されている。このキャパシタCp1,Cp2は、第1及び第2駆動トランジスタTr12,Tr13のゲート−ソース間に付加的に設けられた補助容量、或いは第1及び第2駆動トランジスタTr12,Tr13のゲート−ソース間の寄生容量と補助容量を有する容量成分である。ノードN12は発光素子21のアノードに接続され、発光素子21のカソードは、対向電極46に接続されている。このように、第1及び第2駆動トランジスタTr12,Tr13は、アノードラインLa,ノードN12(発光素子21)間で並列接続されており、見かけ上1つのトランジスタとして機能する。さらに、発光素子21のカソード(対向電極46、図4参照)には基準電圧Vssが印加される。
【0025】
一方、図2(b)に示す参考例の画素駆動回路DS0では、選択トランジスタTr11は、ゲート電極がゲートラインLgに、ドレイン電極がデータラインLdに、ソース電極がノードN11にそれぞれ接続される。また、駆動トランジスタTr12aは、ゲート電極がノードN11に接続され、ドレイン電極がアノードラインLaに、ソース電極がそれぞれノードN12に接続される。キャパシタCpは、駆動トランジスタTr12aのゲート電極及びソース電極(ノードN11,N12)間に接続される。ノードN12は発光素子21のアノードに接続され、発光素子21のカソードは、対向電極46に接続されている。このように、駆動トランジスタTr12aは、アノードラインLa,ノードN12間に接続される。
【0026】
図1及び図2(a)を参照して、ゲートラインLgは、発光パネルの周縁部に配置されたゲートドライバに接続されている。ゲートラインLgには、ゲートドライバから、当該ゲートラインLgに接続され、行方向に配列された複数の発光画素30を所定タイミングで選択状態に設定するための選択電圧信号(走査信号)が印加される。また、データラインLdは、発光パネルの周縁部に配置されたデータドライバに接続され、データドライバから、発光画素30の前記選択状態に同期するタイミングで発光データに応じたデータ電圧(階調信号)が印加される。アノードラインLa(電流供給配線)は、所定の高電位電源に直接又は間接的に接続されている。これにより、アノードラインLaから、行方向に配列された複数組の第1及び第2駆動トランジスタTr12,Tr13を介して、発光素子21の略矩形状の画素電極42(図3参照)に、発光データに応じた駆動電流が流れる状態に設定される。つまり、アノードラインLaには、発光素子21の対向電極46に印加される基準電圧Vssより十分電位の高い所定の供給電圧Vdd(>基準電圧Vss)が印加される。
【0027】
図3、図4(a)及び図4(b)を参照して、各発光画素30における基板31上には、発光素子21を選択する選択トランジスタTr11、発光素子21に駆動電流を供給する第1及び第2駆動トランジスタTr12,Tr13のゲート電極12g,13gが形成されている。各発光画素30に隣接した基板31上には、列方向(上下方向)に沿って延びるデータラインLdが形成されている。基板31上には、データラインLd及びゲート電極11g,12g,13gを覆うように絶縁膜32が形成されている。また、基板31上には、ゲート電極12g,13gを互いに接続する導電層20が形成されている。
【0028】
図3、図4(a)及び図4(b)を参照して、第1及び第2駆動トランジスタTr12,Tr13のソース電極12s,13sは、絶縁膜32上の画素電極42に接続され、ドレイン電極12d,13dは、基板31上のアノードラインLaに接続されている。詳しくは、第1駆動トランジスタTr12のソース電極12sは、矩形状の画素電極42(有機EL素子21)の一辺(右辺)側に接続され、第2駆動トランジスタTr13のソース電極13sは、画素電極42の当該一辺側に対向する他辺(左辺)側に接続されている。この画素電極42の一辺及び他辺は互いに平行である。また、ゲート電極12g,13gは、基板31上の導電層20を介して互いに接続されている。第1駆動トランジスタTr12のソース電極12s及びドレイン電極12dは、それぞれ、各図面中、チャンネル保護膜12pの左側及び右側に配置され、第2駆動トランジスタTr13のソース電極13s及びドレイン電極13dは、それぞれ、各図面中、チャンネル保護膜13pの右側及び左側に配置されている。第1駆動トランジスタTr12のソース、ドレイン電極12s,12dの下方には、それぞれ、n型不純物を含むアモルファスシリコンを有するオーミックコンタクト層123,124が形成されている。第2駆動トランジスタTr13のソース、ドレイン電極13s,13dの下方には、それぞれ、n型不純物を含むアモルファスシリコンを有するオーミックコンタクト層133,134が形成されている。そして、保護絶縁膜であるチャンネル保護膜12pが、ソース、ドレイン電極12s,12d間及び、オーミックコンタクト層123,124間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層121上に配置されている。チャンネル保護膜13pが、ソース、ドレイン電極13s,13d間及び、オーミックコンタクト層133,134間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層131上に配置されている。半導体層121,131は、ゲート絶縁膜として機能する絶縁膜32上に形成されている。オーミックコンタクト層123,124は、それぞれソース、ドレイン電極12s,12dと、半導体層121との低抵抗性接触のために配置される。オーミックコンタクト層133,134は、それぞれソース、ドレイン電極13s,13dと、半導体層131との低抵抗性接触のために配置される。
【0029】
アノードラインLa及びゲートラインLgは、各トランジスタTr11,Tr12,Tr13のソース電極11s,12s,13s及びドレイン電極11d,12d,13dを形成するためのソース−ドレイン導電層を用いて形成されている。データラインLd及び導電層20は、各トランジスタTr11,Tr12,Tr13のゲート電極11g,12g,13gを形成するためのゲート導電層を用いて形成されている。データラインLdとドレイン電極11dとの間の絶縁膜32には、データラインLdとドレイン電極11dとを接続するコンタクト部(コンタクトホール)61が形成されている。ゲートラインLgとゲート電極11gの両端との間の絶縁膜32には、それぞれ、ゲートラインLgとゲート電極11gとを接続するコンタクト部(コンタクトホール)62,63が形成されている。ソース電極11sとゲート電極12gとの間の絶縁膜32には、ソース電極11sとゲート電極12gとを接続するコンタクト部(コンタクトホール)64が形成されている。これらのコンタクト部61〜64によって、選択トランジスタTr11、第1及び第2駆動トランジスタTr12,Tr13の各ゲート電極11g,12g,13g、データラインLd、並びに導電層20となる、ゲート導電層をパターニングしてなる下部接続部と、選択トランジスタTr11、第1及び第2駆動トランジスタTr12,Tr13のソース電極11s,12s,13s,ドレイン電極11d,12d,13d、アノードラインLa、並びにゲートラインLgとなる、ソース−ドレイン導電層をパターニングしてなる上部接続部と、が基板の厚さ方向に適宜接続されている。
【0030】
図2(b)に示す参考例の駆動トランジスタTr12aのチャンネル幅はW(μm)であり、図2(a)に示す本実施形態の第1及び第2駆動トランジスタTr12,Tr13のチャンネル幅は、いずれもW/2(μm)である。このように、第1及び第2駆動トランジスタTr12,Tr13のチャンネル幅の合計は、参考例の駆動トランジスタTr12aのチャンネル幅Wと等しい(W=W/2+W/2)。第1及び第2駆動トランジスタTr12,Tr13の半導体層121,131のチャンネル長Lは互いに等しく、また第1駆動トランジスタTr12のソース電極12sとドレイン電極12dとの間の距離Gpと、第2駆動トランジスタTr13のソース電極13sとドレイン電極13dとの間の距離Gpとは互いに等しい。さらに、前述したように、第1及び第2駆動トランジスタTr12,Tr13は、駆動トランジスタTr12aと同様に、アノードラインLa及びノードN12の間に接続されている。よって、第1及び第2駆動トランジスタTr12,Tr13は、参考例の駆動トランジスタTr12aと同様、チャンネル幅W(μm)のTFTとして機能する。
【0031】
図4(a)及び図4(b)に示すように、発光素子21は、アノード電極としての画素電極42、正孔注入層43、インターレイヤ44、発光層45、及びカソード電極としての対向電極46、を備える。正孔注入層43は、例えば、正孔(ホール)注入、輸送が可能な有機高分子系の材料或いは有機低分子系の材料、無機酸化物などの少なくともいずれかを含み、所定の電界下で発光層45に向けて正孔を供給する機能を有するものである。インターレイヤ44は、正孔注入層43の正孔注入性を抑制して発光層45内において電子と正孔とを再結合させやすくする機能を有し、発光層45の発光効率を高めるものである。発光層45は、画素電極42からの正孔と対向電極46からの電子が再結合して光を発生する機能を有する有機高分子系の材料或いは有機低分子系の材料を含む。
【0032】
これらの正孔注入層43、インターレイヤ44及び発光層45が、所定の電界下で電子や正孔をキャリアとして輸送するキャリア輸送層となる。層間絶縁膜47は、トランジスタTr11,Tr12,Tr13や、データラインLd、ゲートラインLg、アノードラインLaの上方を覆うとともに画素電極42の周縁部を覆う保護膜であり、発光画素30の発光領域を画する略矩形状の開口部47aが形成されている。層間絶縁膜47上には、列方向(図3の上下方向)に延在するストライプ形状の隔壁48が形成されている。隔壁48は、列方向に沿った複数の開口部47aに対応したストライプ形状の開口部48aを有する。
【0033】
対向電極46は、基板31上にマトリクス状に配列された全ての発光画素30(発光素子21)の画素電極42に対向し且つ連続してなる電極層である。対向電極46は、コモン電極として機能し、所定の低電圧(接地電位GNDなどの基準電圧(基準電位)Vss)が共通に印加される。
【0034】
第1駆動トランジスタTr12は、半導体層121、チャンネル保護膜12p、ドレイン電極12d、ソース電極12s、オーミックコンタクト層123,124、ゲート電極12g、半導体層121とゲート電極12gとの間の絶縁膜32を備える。
【0035】
また、第2駆動トランジスタTr13は、半導体層131、チャンネル保護膜13p、ドレイン電極13d、ソース電極13s、オーミックコンタクト層133,134、ゲート電極13g、半導体層131とゲート電極13gとの間の絶縁膜32を備える。また、選択トランジスタTr11は、半導体層(図示せず)、チャンネル保護膜11p、ドレイン電極11d、ソース電極11s、オーミックコンタクト層(図示せず)、ゲート電極11g、半導体層とゲート電極11gとの間の絶縁膜32を備える。
【0036】
各トランジスタTr11,Tr12,Tr13において、ゲート電極11g,12g,13gは、例えば、Mo膜、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlNdTi合金膜、MoNb合金膜等の少なくともいずれかを含む不透明なゲート導電層から形成されている。また、ドレイン電極11d,12d,13d及びソース電極11s,12s,13sは、例えば、アルミニウム−チタン(AlTi)/Cr、AlNdTi/Cr又はCr等の少なくともいずれかを含むソース−ドレイン導電層から形成されている。
【0037】
画素電極42は、透明な導電性材料、例えばITO(Indium Tin Oxide)やZnO等から構成されている。各画素電極42は、隣接する他の発光画素30の画素電極42と離間されることによって互いに絶縁されている。
【0038】
なお、本実施形態では、第1駆動トランジスタTr12における、ソース電極12s及びドレイン電極12dとチャンネル保護膜12pとの各オーバーラップ領域12a,12bの面積は、互いに等しくなるように設定されている(図7(a)参照)。また、第2駆動トランジスタTr13における、ソース電極13s及びドレイン電極13dとチャンネル保護膜13pとの各オーバーラップ領域13a,13bの面積は、互いに等しくなるように設定されている(図7(a)参照)。
【0039】
次に、本実施形態に係る表示装置の製造方法について図5及び図6を参照しながら説明する。ここでは、選択トランジスタTr11及び第2駆動トランジスタTr13は、第1駆動トランジスタTr12と同一工程によって形成される。よって、以下、第1駆動トランジスタTr12の形成方法の説明をもって、選択トランジスタTr11及び第2駆動トランジスタTr13の形成方法の説明を一部省略する。
【0040】
まず、図5(a)に示すように、発光画素基板であるガラス等の基板31上に、スパッタ法、真空蒸着法等により例えば、Mo膜、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlNdTi合金膜、MoNb合金膜等の少なくともいずれかを含むゲート導電膜を形成し、これをフォトリソグラフィによるレジストマスクを用いて第1駆動トランジスタTr12のゲート電極12g、及びデータラインLdの形状にパターニングするとともに図5(a)では図示を省略したが、選択トランジスタTr11、第2駆動トランジスタTr13のゲート電極11g,13g及び導電層20にパターニングする。
【0041】
次に、図5(b)に示すように、CVD(Chemical Vapor Deposition)法等により、ゲート電極12g及びデータラインLd上に、シリコン酸化膜、シリコン窒化膜などの絶縁性材料を有する絶縁膜32を形成する。次に絶縁膜32上に、CVD法等により半導体層となるアモルファスシリコン層、チャンネル保護膜となるシリコン酸化膜、シリコン窒化膜などの絶縁層を連続して堆積し、この絶縁層をフォトリソグラフィによるレジストマスクを用いてパターニングしてチャンネル保護膜12pを形成するとともに、選択トランジスタTr11、第2駆動トランジスタTr13の各チャンネル保護膜11p,13pもパターニングする。次いで、n型不純物を含むアモルファスシリコン層を堆積した後、フォトリソグラフィによるレジストマスクを用いてエッチングしてトランジスタTr11,Tr12,Tr13のオーミックコンタクト層123,124、133,134等の外周をパターニングし、引き続き下層のアモルファスシリコン層をエッチングしてトランジスタTr11,Tr12,Tr13の半導体層121,131等をパターニング形成する。このとき、トランジスタTr11,Tr12,Tr13の半導体層121,131等のチャンネル長Lは、トランジスタTr11,Tr12,Tr13の各チャンネル保護膜11p,12p,13pの行方向(X軸方向)の長さによって定義され、ソース、ドレイン電極の位置ずれに関係なく常に一定である。
【0042】
次いで、スパッタ法、真空蒸着法等により絶縁膜32上に、ITO等の透明導電膜を形成し、フォトリソグラフィによるレジストマスクを用いてパターニングして画素電極42を形成する。
【0043】
そして、絶縁膜32にコンタクト部61〜64となるコンタクトホールを形成した後、例えば、Mo膜、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlNdTi合金膜、MoNb合金膜等の少なくともいずれかを含むソース−ドレイン導電膜をスパッタ法、真空蒸着法等を用いて形成し、コンタクト部61〜64に埋設する。この後、フォトリソグラフィによるレジストマスクを用いてソース−ドレイン導電膜をパターニングして、選択トランジスタTr11,第1駆動トランジスタTr12及び第2駆動トランジスタTr13の各ソース、ドレイン電極12s,12d、13s,13d等、アノードラインLa、ゲートラインLg(図4(b)参照)を形成するとともに、各トランジスタTr11,Tr12,Tr13のソース、ドレイン電極の下方であって且つ各トランジスタTr11,Tr12,Tr13のソース、ドレイン電極間のオーミックコンタクト層をエッチングして、トランジスタTr11,Tr12,Tr13のオーミックコンタクト層123,124,133,134等を形成する。このように、ゲート導電膜、チャンネル保護膜、ソース−ドレイン導電膜はそれぞれ分離独立したフォトリソグラフィによるレジストマスクを用いてパターニングされるため、ソース、ドレイン電極に相対的な位置ずれを引き起こす可能性がある。そして、選択トランジスタTr11,第1駆動トランジスタTr12及び第2駆動トランジスタTr13の各ソース、ドレイン電極12s,12d、13s,13d等は同一のフォトリソグラフィ工程によって形成されるため、上記位置ずれの程度が同じである。このため、選択トランジスタTr11のソース電極11sとドレイン電極12dとの間の距離と、第1駆動トランジスタTr12のソース電極12sとドレイン電極12dとの間の距離Gpと、第2駆動トランジスタTr13のソース電極13sとドレイン電極13dとの間の距離Gpと、は位置ずれが生じても常に一定である。そして、選択トランジスタTr11,第1駆動トランジスタTr12及び第2駆動トランジスタTr13の各ソース、ドレイン電極12s,12d、13s,13d等はそれぞれ、対応するゲート電極11g,12g,13gとの相対的位置ずれの程度が互いに等しく、また対応するチャンネル保護膜11p,12p,13pとの相対的位置ずれの程度が互いに等しい。そして、第1駆動トランジスタTr12のソース電極12s及び第2駆動トランジスタTr13のソース電極13sは、列方向に沿い且つ行方向に直交する画素電極42の二辺のうち、それぞれ右側の辺、左側の辺に重なって接続されるように形成される(図4(b)参照)。
【0044】
続いて、図6(a)に示すように、CVD法等を用い、トランジスタTr11,トランジスタTr12,トランジスタTr13等やデータラインLdの上方を覆うようにシリコン窒化膜を有する層間絶縁膜47を形成した後、層間絶縁膜47に、フォトリソグラフィによるレジストマスクを用いて開口部47aを形成する。次に、層間絶縁膜47を覆うように感光性ポリイミドを塗布し、マスク版を用いて露光、現像することによってパターニングし、開口部48aを有する隔壁48を形成する。
【0045】
その後、図6(b)に示すように、連続した液流を流すノズルプリンティング装置あるいは個々に独立した複数の液滴として吐出するインクジェット装置を用い、孔注入材料を含む有機化合物含有液を開口部47aで囲まれた画素電極42上に選択的に塗布する。続いて、基板31を大気雰囲気下で加熱し、有機高分子系のホール注入・輸送材料を含む有機化合物含有液の溶媒を揮発させ、正孔注入層43を形成する。
【0046】
この有機化合物含有液としては、例えば導電性ポリマーであるポリエチレンジオキシチオフェン(PEDOT)とドーパントであるポリスチレンスルホン酸(PSS)を水系溶媒に分散させた分散液であるPEDOT/PSS水溶液を用いる。
【0047】
次に、ノズルプリンティング装置又はインクジェット装置を用い、インターレイヤ44となる材料を含有する有機化合物含有液を正孔注入層43上に塗布する。窒素雰囲気中の加熱乾燥、或いは真空中での加熱乾燥を行い、残留溶媒の除去を行ってインターレイヤ44を形成する。
【0048】
続いて、ポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーなどの発光ポリマー材料(R,G,B)が、テトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解された有機化合物含有液を、ノズルプリンティング装置又はインクジェット装置を用いて塗布し、窒素雰囲気中で加熱して残留した有機溶媒の除去を行い、発光層45を形成する。
【0049】
その後、図6(b)に示すように、発光層45が形成された基板31上に、真空蒸着やスパッタリングを用い、Li,Mg,Ca,Ba等の仕事関数の低い材料を有する層と、Al等の光反射性導電層を有する層とから構成される2層構造の対向電極46を形成する。
【0050】
次に、本実施形態に係る表示装置の作用効果について図7〜10を参照しながら説明する。図7〜10では、nチャンネル型TFTを使用した。図7(b)、図8(b)、図9(b)の横軸は、後述する基準位置に対してソース、ドレイン電極が右側にずれた場合には正の値をとり、左側にずれた場合には負の値をとる。ここで、W(チャンネル幅)=700μm、L(チャンネル長)=7.4μm、ゲート電圧Vg=5Vであり、データ電圧Vd=10Vである。
【0051】
まず、図7(a)に示すように、発光画素30において、チャンネル保護膜12p,13pに対し、ソース、ドレイン電極12s,12d、13s,13dの左右方向の位置ずれがない(X軸方向の位置ずれ量ΔX=Y軸方向の位置ずれ量ΔY=0μm)場合(以下、図7(a)に示すソース、ドレイン電極12s,12d、13s,13dの位置を「基準位置」とする。)では、図7(b)に示すように、画素駆動回路DS1において、第1及び第2駆動トランジスタTr12,Tr13をそれぞれ流れるチャネル電流Icは、互いに等しくなる(図10(a)及び図10(b)参照)。このときのチャネル電流Icの和を基準電流値とすると、基準電流からの電流ずれ量は0(%)である。これにより、発光素子21を表示素子とした複数の発光画素30を有する表示装置において、各発光画素30ごとに均一な発光が可能となる。なお、ここでは、両チャネル電流Icの合計値は、図10(a)に示すように、4.6×10−6Aとなる。
【0052】
また、図8(a)に示すように、発光画素30において、チャンネル保護膜12p,13pに対し、ソース、ドレイン電極12s,12d、13s,13dが図7(a)に示す基準位置から右上方向に偏っている(X軸方向の位置ずれ量ΔX=Y軸方向の位置ずれ量ΔY=+1μm)場合では、図8(b)に示すように、第2駆動トランジスタTr13を流れるチャネル電流Icが、第2駆動トランジスタTr13が基準位置の場合よりも大きくなる。ところが、第1駆動トランジスタTr12を流れるチャネル電流Icが第1駆動トランジスタTr12が基準位置の場合よりも小さくなって相殺される。このため、両チャネル電流Icの合計値は、約5.1×10−6Aとなり(図10(a)及び図10(b)参照)、図7(a)及び図7(b)に示す場合とほぼ等しい結果となる。これは、画素電極42に接続される第1駆動トランジスタTr12のソース電極12sと、第2駆動トランジスタTr13のソース電極13sと、が画素電極42に対してそれぞれ右側、左側に位置するためである。つまり、第1駆動トランジスタTr12のソース、ドレイン電極12s,12dの組と、第2駆動トランジスタTr13のソース、ドレイン電極13s,13dの組とは、画素電極42に対して鏡像対称な関係になる。
【0053】
このような構造により、第1駆動トランジスタTr12のソース、ドレイン電極12s,12dがチャンネル保護膜12pに対して右側にずれてオーバーラップ領域12aの面積が基準位置の場合に比べて増大するとともに、オーバーラップ領域12bの面積が基準位置の場合に比べて減少する。このため、第1駆動トランジスタTr12のチャネル電流Icは基準位置の場合よりも小さくなる。ところが、同時に第2駆動トランジスタTr13のソース、ドレイン電極13s,13dがチャンネル保護膜13pに対して右側にずれてオーバーラップ領域13aの面積が基準位置の場合に比べて減少するとともに、オーバーラップ領域13bの面積が基準位置の場合に比べて増大する。このため、第2駆動トランジスタTr13のチャネル電流Icは基準位置の場合よりも大きくなる。
【0054】
第1駆動トランジスタTr12のソース、ドレイン電極12s,12d及び第2駆動トランジスタTr13のソース、ドレイン電極13s,13dは、ともにソース−ドレイン導電膜をパターニングしてなる。このため、X軸方向に沿うソース、ドレイン電極の位置ずれ量も同じになる。したがって、チャンネル保護膜12p,13pとソース電極12s,13sとが重畳するオーバーラップ領域12a,13aの各面積の和が一定になり、チャンネル保護膜12p,13pとドレイン電極12d,13dとが重畳するオーバーラップ領域12b,13bの各面積の和が一定になる。このため、第1駆動トランジスタTr12及び第2駆動トランジスタTr13のチャネル電流Icの和は概ね一定になる。なお、ソース、ドレイン電極12s,12d、13s,13dに上下方向(Y軸方向)に位置ずれが生じても、第1駆動トランジスタTr12において、チャンネル幅方向のチャンネル保護膜12pの長さ及びチャンネル幅方向のゲート電極12gの長さはともに、チャンネル幅方向のソース、ドレイン電極12s,12dの各長さより十分長い。このため、オーバーラップ領域12a,12bの面積は、実質上一定であり、第2駆動トランジスタTr13において、チャンネル幅方向のチャンネル保護膜13pの長さ及びチャンネル幅方向のゲート電極13gの長さはともに、チャンネル幅方向のソース、ドレイン電極12s,12dの各長さよりも十分長い。このため、オーバーラップ領域13a,13bの面積は、実質上一定であるので、左右方向(X軸方向)の位置ずれのみを考慮すればよい。また、選択トランジスタTr11は、データラインLdからデータ電圧が印加されて駆動するため、第1及び第2駆動トランジスタTr12,Tr13のように発光素子21に電流を流さない。そのため、X軸方向のソース、ドレイン電極の位置ずれがあっても発光素子21の輝度階調に大きな悪影響を及ぼさない。
【0055】
このように、第1駆動トランジスタTr12のソース、ドレイン電極12s,12d及び第2駆動トランジスタTr13のソース、ドレイン電極13s,13dの位置が基準位置と比べて右側にずれていても、発光素子21は、基準位置の場合の発光素子21の輝度と比べて同程度の輝度で発光することが可能となる。
【0056】
同様に、図9(a)に示すように、発光画素30において、ゲート電極12g,13g(チャンネル保護膜12p,13p)に対し、ソース、ドレイン電極12s,12d、13s,13dが図7(a)に示す基準位置から左下方向に偏っている(X軸方向の位置ずれ量ΔX=Y軸方向の位置ずれ量ΔY=−1μm)場合でも、図9(b)に示すように、第2駆動トランジスタTr13を流れるチャネル電流Icが、第2駆動トランジスタTr13が基準位置の場合よりも小さくなる。ところが、第1駆動トランジスタTr12を流れるチャネル電流Icが、第1駆動トランジスタTr12が基準位置の場合よりも大きくなることで相殺される。このため、両チャネル電流Icの合計値は、5.1μmとなり(図10(a)及び図10(b)参照)、図7(a)及び図7(b)に示す場合、並びに、図8(a)及び図8(b)に示す場合とほぼ同様な結果となる。
【0057】
このような構造により、第1駆動トランジスタTr12のソース、ドレイン電極12s,12dがチャンネル保護膜12pに対して左側にずれてオーバーラップ領域12aの面積が基準位置の場合に比べて減少するとともに、オーバーラップ領域12bの面積が基準位置の場合に比べて増大する。このため、第1駆動トランジスタTr12のチャネル電流Icは基準位置の場合よりも大きくなる。ところが、同時に第2駆動トランジスタTr13のソース、ドレイン電極13s、13dがチャンネル保護膜13pに対して左側にずれてオーバーラップ領域13aの面積が基準位置の場合に比べて増大するとともに、オーバーラップ領域13bの面積が基準位置の場合に比べて減少する。このため、第2駆動トランジスタTr13のチャネル電流Icは基準位置の場合よりも小さくなる。
【0058】
このように、第1駆動トランジスタTr12のソース、ドレイン電極12s,12d及び第2駆動トランジスタTr13のソース、ドレイン電極13s,13dの位置が基準位置と比べて左側にずれていても、発光素子21は、基準位置の場合の発光素子21の輝度と比べて同程度の輝度で発光することが可能となる。
【0059】
なお、図10(a)、図10(b)に示すように、X軸方向のソース、ドレイン電極の位置ずれ量が−1μm、−0.5μm、0μm、0.5μm、1μmと変化すると、参考例ではチャネル電流Icが、それぞれ、3.5×10−6μA、4.0×10−6μA、4.6×10−6μA、5.5×10−6μA、6.9×10−6μAとなり、この範囲のチャネル電流Icの最大値が最小値の約2倍になる。これに対し、本実施形態では、上記変化に従い、チャネル電流Icはそれぞれ、5.1×10−6μA、4.8×10−6μA、4.6×10−6μA、4.8×10−6μA、5.1×10−6μAとなり、この範囲のチャネル電流Icの最大値が最小値の約1.1倍と差が小さく、±0.5×10−6μAの範囲でほぼ一定値を維持する。
【0060】
以上説明したように、本実施形態の画素駆動回路DS1、及び、画素駆動回路DS1を使用した表示装置によれば、第1駆動トランジスタTr12は、画素電極42の一辺側に接続されており、第2駆動トランジスタTr13は、画素電極42の一辺側に対向する他辺側に接続されている。このため、フォトリソグラフィ装置や露光装置(ステッパ)におけるレーザー照射用マスクのアラインメントずれなどにより、ゲート電極12g,13g或いはチャンネル保護膜12p,13pに対し、ソース、ドレイン電極12s,12d、13s,13dが位置ずれを生じても、第1駆動トランジスタTr12を流れるチャネル電流Icの減少分を第2駆動トランジスタTr13を流れるチャネル電流Icの増大分で相殺するか、或いは第1駆動トランジスタTr12を流れるチャネル電流Icの増大分を第2駆動トランジスタTr13を流れるチャネル電流Icの減少分で相殺して、第1及び第2駆動トランジスタTr12,Tr13のチャネル電流Icの総和をほぼ一定にすることができる。これにより、発光素子21を表示素子とした複数の発光画素30を有する表示装置において、均一な輝度の発光が可能となる。
【0061】
(第2実施形態)
本第2実施形態の表示装置が上述した第1実施形態の表示装置と異なる点は、第1実施形態では、画素駆動回路DS1が、1つの選択トランジスタTr11、2つの第1及び第2駆動トランジスタTr12,Tr13の合計3つのトランジスタを備えていたのに対し、第2実施形態では、画素駆動回路DS11が、2つの第1及び第2選択トランジスタTr51,Tr52、2つの第1及び第2駆動トランジスタTr53,Tr54の合計4つのトランジスタを備えている点やデータラインが駆動トランジスタのゲートではなく、駆動トランジスタのソース、ドレインのいずれか一方に間接的に接続されている点等にある。以下、第1実施形態と共通する点については同一又は対応する符号を付し、特に説明する場合を除き、説明を省略する。
【0062】
図11(a)に示すように、各発光画素30は、有機EL素子等の発光素子41と、発光素子41をアクティブ動作させる画素駆動回路DS11とを備える。また、画素回路基板は、基板31と、画素駆動回路DS11と、発光素子41の画素電極142とを備える。
【0063】
画素駆動回路DS11は、第1及び第2選択トランジスタTr51,Tr52、第1及び第2駆動トランジスタTr53,Tr54、及びキャパシタCp3,Cp4、を備える。第1及び第2選択トランジスタTr51,Tr52、並びに、第1及び第2駆動トランジスタTr53,Tr54は、いずれもアモルファスシリコン或いは微結晶シリコンを含む半導体層を備える逆スタガ型のnチャンネル型TFT(Thin Film Transistor)である。また、キャパシタCp3,Cp4は、データラインLdから供給される、階調信号などの表示用のデータを電荷として保持する。
【0064】
本実施形態の画素駆動回路DS11は、図11(a)に示すように2つの第1及び第2駆動トランジスタTr53,Tr54を備えていることに特徴を有する。これに対し、図11(b)に示す参考例の画素駆動回路DS10は、駆動トランジスタTr53aを1つのみ有している点で本実施形態の画素駆動回路DS11と異なる。比較用に、参考例の駆動トランジスタTr53aのチャンネル長と、本実施形態の第1及び第2駆動トランジスタTr53,Tr54の各チャンネル長とは互いに等しく、参考例の駆動トランジスタTr53aのチャンネル幅と、本実施形態の第1及び第2駆動トランジスタTr53,Tr54の各チャンネル幅の合計とが等しく設定された条件に基づいて、以下より説明する。
【0065】
図1及び図11(a)に示すように、基板31上には、行方向に配列された複数の画素駆動回路DS11のそれぞれに接続されたアノードラインLaと、列方向に配列された複数の画素駆動回路DS11のそれぞれに接続された複数のデータラインLdと、行方向に配列された複数の画素駆動回路DS11の各々の第1及び第2選択トランジスタTr51,Tr52を選択(スイッチング)するためのゲートラインLgと、が形成されている。
【0066】
図11(a)に示す本実施形態の画素駆動回路DS11では、第1選択トランジスタTr51は、ゲート電極51gがゲートラインLgに、ドレイン電極51dがアノードラインLaに、ソース電極51sがノードN51にそれぞれ接続される。また、第2選択トランジスタTr52は、ゲート電極52gがゲートラインLgに、ソース電極52sがデータラインLdに、ドレイン電極52dがノードN52にそれぞれ接続される。さらに、第1及び第2駆動トランジスタTr53,Tr54は、ゲート電極53g,54gがノードN51に、ドレイン電極53d,54dがアノードラインLaに、ソース電極53s,54sがノードN52にそれぞれ接続される。キャパシタCp3は、両端がそれぞれ第1駆動トランジスタTr53のゲート電極53g及びソース電極53s(ノードN51,N52)間に接続される。キャパシタCp4は、両端がそれぞれ第2駆動トランジスタTr54のゲート電極54g及びソース電極54s(ノードN51,N52)に接続され、キャパシタCp3,Cp4は、互いに同一容量に設定されている。このキャパシタCp3,Cp4は、第1及び第2駆動トランジスタTr53,Tr54のゲート−ソース間に付加的に設けられた補助容量、或いは第1及び第2駆動トランジスタTr53,Tr54のゲート−ソース間の寄生容量と補助容量を有する容量成分である。ノードN52は発光素子41のアノードに接続され、発光素子41のカソードは、対向電極146に接続されている。このように、第1及び第2駆動トランジスタTr53,Tr54は、アノードラインLa,ノードN52(発光素子41)間で並列接続されており、見かけ上1つのトランジスタとして機能する。さらに、発光素子41のカソード(対向電極146、図13参照)には基準電圧Vssが印加される。
【0067】
図11(b)に示す参考例の画素駆動回路DS10では、第1選択トランジスタTr51は、ゲート電極がゲートラインLgに、ドレイン電極がアノードラインLaに、ソース電極がノードN51にそれぞれ接続される。また、第2選択トランジスタTr52は、ゲート電極がゲートラインLgに、ソース電極がデータラインLdに、ドレイン電極がノードN52にそれぞれ接続される。さらに、駆動トランジスタTr53aは、ゲート電極がノードN51に、ドレイン電極がアノードラインLaに、ソース電極がノードN52にそれぞれ接続される。キャパシタCpは、両端がそれぞれ駆動トランジスタTr53aのゲート電極及びソース電極(ノードN51,N52)に接続される。ノードN52は発光素子41のアノードに接続され、発光素子41のカソードは、対向電極146に接続されている。
【0068】
図1、図11(a)、図12を参照して、書込み期間に、アノードラインLaの電位を第1供給電圧Vdd1に設定し、ゲートラインLgにオンレベルの選択信号を出力して、第1及び第2選択トランジスタTr51,Tr52をオン状態にするとともに、データラインLdに階調信号(電圧信号又は電流信号)を印加することによって、アノードラインLaを介して、各発光画素30内において、行方向に配列された複数組の第1及び第2駆動トランジスタTr53,Tr54にそれぞれ書込み電流が流れる。第1及び第2駆動トランジスタTr53,Tr54からの書込み電流は、ノードN52で合流して、第2選択トランジスタTr52、データラインLdに書込み電流が流れる。つまり、第1及び第2駆動トランジスタTr53,Tr54をそれぞれ流れる書込み電流の和は、アノードラインLaを流れる書込み電流の電流値と一致し、且つデータラインLdを流れる書込み電流の電流値と一致する。このとき、第1駆動トランジスタTr53のゲート電極53gとソース電極53sとの間の電圧は、第1駆動トランジスタTr53のドレイン電極53dとソース電極53sとの間に流れる書込み電流の電流値に応じて設定され、その電圧はキャパシタCp3に電荷として保持される。同時に第2駆動トランジスタTr54のゲート電極54gとソース電極54sとの間の電圧は、第2駆動トランジスタTr54のドレイン電極54dとソース電極54sとの間に流れる書込み電流の電流値に応じて設定され、その電圧はキャパシタCp4に電荷として保持される。なお、書込み期間中には、対向電極146の電位(基準電圧Vss)は、第1供給電圧Vdd1と等電位以下で且つデータラインLdの階調信号による電位と等電位以下となる。このため、書込み電流は発光素子41の発光層45には流れず、発光しない。
【0069】
次いで、表示期間に、アノードラインLaの電位を第1供給電圧Vdd1及び基準電圧Vssより十分高い電位の第2供給電圧Vdd2に設定し、ゲートラインLgにオフレベルの選択信号を出力して、第1及び第2選択トランジスタTr51,Tr52をオフ状態にし、書込み電流がデータラインLdに流れることを停止する。このとき、キャパシタCp3は、第1駆動トランジスタTr53が、書込み期間に流していた書込み電流と同等の電流値の駆動電流を流すように、ゲート電極53gとソース電極53sに電圧に印加し続ける。同時にキャパシタCp4は、第2駆動トランジスタTr54が、書込み期間に流していた書込み電流と同等の電流値の駆動電流を流すように、ゲート電極54gとソース電極54sに電圧に印加し続ける。このため、アノードラインLaから、ノードN51で分岐して、第1駆動トランジスタTr53及び第2駆動トランジスタTr54がそれぞれ流す駆動電流は、ノードN52で合流して、発光素子41に流れて発光素子41が発光する。
【0070】
図12、図13(a)及び図13(b)を参照して、各発光画素30における基板31上には、発光素子41を選択する第1及び第2選択トランジスタTr51,Tr52のゲート電極51g,52gと、発光素子41に駆動電流を供給する第1及び第2駆動トランジスタTr53,Tr54のゲート電極53g,54gと、列方向(上下方向)に沿って延びるデータラインLdと、ゲート電極51g,53gを互いに接続する導電層40と、が形成されている。基板31上には、データラインLd及びゲート電極51g〜54gを覆うように絶縁膜32が形成される。
【0071】
図12、図13(a)及び図13(b)を参照して、第1及び第2駆動トランジスタTr53,Tr54のソース電極53s,54sは、それぞれ絶縁膜32上の画素電極142に接続され、ドレイン電極53d,54dは、それぞれ基板31上のアノードラインLaに接続されている。詳しくは、第1駆動トランジスタTr53のソース電極53sは、矩形状の画素電極142(有機EL表示素子41)の一辺(右辺)側に接続され、第2駆動トランジスタTr54のソース電極54sは、画素電極142の当該一辺側に対向する他辺(左辺)側に接続されている。この画素電極142の一辺及び他辺は互いに平行である。また、ゲート電極12g,13gは、基板31上の導電層40を介して互いに接続されている。第1駆動トランジスタTr53のソース電極53s及びドレイン電極53dは、それぞれ、各図面中、チャンネル保護膜53pの左側及び右側に配置され、第2駆動トランジスタTr54のソース電極54s及びドレイン電極54dは、それぞれ、各図面中、チャンネル保護膜54pの右側及び左側に配置されている。第1駆動トランジスタTr53のソース、ドレイン電極53s,53dの下方には、それぞれ、n型不純物を含むアモルファスシリコンを有するオーミックコンタクト層163,164が形成されている。第2駆動トランジスタTr54のソース、ドレイン電極54s,54dの下方には、それぞれ、n型不純物を含むアモルファスシリコンを有するオーミックコンタクト層157,158が形成されている。第1選択トランジスタTr51のソース、ドレイン電極51s,51dの下方には、それぞれ、n型不純物を含むアモルファスシリコンを有するオーミックコンタクト層が形成されている。第2選択トランジスタTr52のソース、ドレイン電極52s,52dの下方には、それぞれ、n型不純物を含むアモルファスシリコンを有するオーミックコンタクト層153,154が形成されている。そして、保護絶縁膜であるチャンネル保護膜53pが、ソース、ドレイン電極53s,53d間及び、オーミックコンタクト層163,164間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層161上に配置されている。チャンネル保護膜54pが、ソース、ドレイン電極54s,54d間及び、オーミックコンタクト層157,158間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層152上に配置されている。第1選択トランジスタTr51のチャンネル保護膜51pが、ソース、ドレイン電極51s,51d間及び、オーミックコンタクト層(図示せず)間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層上に配置されている。第2選択トランジスタTr52のチャンネル保護膜52pが、ソース、ドレイン電極52s,52d間及び、オーミックコンタクト層153,154間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層151上に配置されている。第1及び第2選択トランジスタTr51,Tr52、第1及び第2駆動トランジスタTr53,Tr54の各半導体層151,152,161は、絶縁膜32上に形成されている。オーミックコンタクト層153,154は、ソース、ドレイン電極52s,52dと、半導体層151との低抵抗性接触のために配置される。オーミックコンタクト層163,164は、ソース、ドレイン電極53s,53dと、半導体層161との低抵抗性接触のために配置される。オーミックコンタクト層157,158は、ソース、ドレイン電極54s,54dと、半導体層152との低抵抗性接触のために配置される。
【0072】
アノードラインLa及びゲートラインLgは、各トランジスタTr51,Tr52,Tr53,Tr54のソース電極51s,52s,53s,54s及びドレイン電極51d,52d,53d,54dを形成するためのソース−ドレイン導電層を用いて形成されている。データラインLd及び導電層40は、各トランジスタTr51,Tr52,Tr53,Tr54のゲート電極51g,52g,53g,53gを形成するためのゲート導電層を用いて形成されている。データラインLdとソース電極52sとの間の絶縁膜32には、データラインLdとソース電極52sとを接続するためのコンタクトホールであるコンタクト部73が形成されている。ゲートラインLgとゲート電極52gとの間の絶縁膜32には、それぞれ、ゲートラインLgとゲート電極52gとを接続するためのコンタクトホールであるコンタクト部71が形成されている。ソース電極51sとゲート電極54gとの間の絶縁膜32には、ソース電極51sとゲート電極54gとを接続するためのコンタクトホールであるコンタクト部72が形成されている。これらコンタクト部71〜73によって、第1及び第2選択トランジスタTr51,Tr52、第1及び第2駆動トランジスタTr53,Tr54のゲート電極51g,52g,53g,54g、データラインLd、並びに導電層40となる、ゲート導電層をパターニングしてなる下部接続部と、第1及び第2選択トランジスタTr51,Tr52、第1及び第2駆動トランジスタTr53,Tr54のソース、ドレイン電極51s,52s,53s,54s,51d,52d,53d,54d、アノードラインLa、並びにゲートラインLgとなる、ソース−ドレイン導電層をパターニングしてなる上部接続部と、が適宜基板の厚さ方向に接続されている。
【0073】
図11(b)に示す参考例の駆動トランジスタTr53aのチャンネル幅はW(μm)であり、図11(a)に示す本実施形態の第1及び第2駆動トランジスタTr53,Tr54のチャンネル幅は、いずれもW/2(μm)である。このように、第1及び第2駆動トランジスタTr53,Tr54のチャンネル幅の合計は、参考例の駆動トランジスタTr53aのチャンネル幅Wと等しい(W=W/2+W/2)。第1及び第2駆動トランジスタTr53,Tr54の半導体層161,152のチャンネル長Lは互いに等しく、また第1駆動トランジスタTr53のソース電極53sとドレイン電極53dとの間の距離Gpと、第2駆動トランジスタTr54のソース電極54sとドレイン電極54dとの間の距離Gpとは互いに等しい。さらに、前述したように、第1及び第2駆動トランジスタTr53,Tr54は、駆動トランジスタTr53aと同様に、アノードラインLa及びノードN12の間に接続されている。よって、第1及び第2駆動トランジスタTr53,Tr54は、参考例の駆動トランジスタTr53aと同様、チャンネル幅W(μm)のTFTとして機能する。
【0074】
図13(a)及び図13(b)に示すように、発光素子41は、アノード電極としての画素電極142、正孔注入層43、インターレイヤ44、発光層45、及びカソード電極としての対向電極146、を備える。
【0075】
これらの正孔注入層43、インターレイヤ44及び発光層45が、所定の電界下で電子や正孔をキャリアとして輸送するキャリア輸送層となる。層間絶縁膜58は、トランジスタTr51,Tr52,Tr53,Tr54や、データラインLd、ゲートラインLg、アノードラインLaの上方を覆うとともに画素電極142の周縁部を覆う保護膜であり、発光画素30の発光領域を画する略矩形状の開口部58aが形成されている。層間絶縁膜58上には、列方向(図12の上下方向)に延在するストライプ形状の隔壁59が形成されている。隔壁59は、列方向に沿った複数の開口部58aに対応したストライプ形状の開口部59aを有する。
【0076】
対向電極146は、基板31上にマトリクス状に配列された全ての発光画素30(発光素子41)の画素電極42に対向し且つ連続して形成された電極層である。対向電極146は、コモン電極として機能し、所定の低電圧(接地電位GNDなどの基準電圧(基準電位)Vss)が共通に印加される。
【0077】
第1駆動トランジスタTr53は、半導体層161、チャンネル保護膜53p、ドレイン電極53d、ソース電極53s、オーミックコンタクト層163,164、ゲート電極53g及び、半導体層161とゲート電極53gとの間の絶縁膜32を備える。また、第2駆動トランジスタTr54は、半導体層152、チャンネル保護膜54p、ドレイン電極54d、ソース電極54s、オーミックコンタクト層157,158、ゲート電極54g及び半導体層152とゲート電極54gとの間の絶縁膜32を備える。また、第1選択トランジスタTr51は、半導体層(図示せず)、チャンネル保護膜51p、ドレイン電極51d、ソース電極51s、オーミックコンタクト層(図示せず)、ゲート電極51g及び半導体層とゲート電極51gとの間の絶縁膜32を備える。第2選択トランジスタTr52は、半導体層(図示せず)、チャンネル保護膜52p、ドレイン電極52d、ソース電極52s、オーミックコンタクト層(図示せず)、ゲート電極52g及び半導体層とゲート電極52gとの間の絶縁膜32を備える。
【0078】
なお、本実施形態では、第1駆動トランジスタTr53における、ソース電極53s及びドレイン電極53dとチャンネル保護膜53pとの各オーバーラップ領域53a,53bの面積は、互いに等しくなるように設定されている。また、駆動トランジスタTr54における、ソース電極54s及びドレイン電極54dとチャンネル保護膜54pとの各オーバーラップ領域54a,54bの面積の合計は、互いに等しくなるように設定されている。
【0079】
次に、図11(a)及び図14を参照しながら、本実施形態の画素駆動回路DS11の書込動作と発光動作を説明する。図14に示すように、ゲートラインLgは、発光パネルの周縁部に配置されたゲートドライバ12に接続されている。また、データラインLdは、発光パネルの周縁部に配置されたデータドライバ13に接続されている。さらに、アノードラインLa(電流供給配線)は、所定の高電位電源としてのアノードドライバ14に接続されている。
【0080】
(書込動作)
図14に示すように、ゲートドライバ12は、外部から供給されるタイミング信号に基づいて制御回路10から出力される制御信号群に従って1行目のゲートラインLgからn行目のゲートラインLgへと順次ハイレベル(オンレベルON)の選択信号を各行の書込み期間(走査期間)に出力する。オンレベルの選択信号が出力されているゲートラインLg以外のゲートラインLgはローレベル(オフレベル)の選択信号が出力されている。また、制御回路10から出力される制御信号群に従ってアノードドライバ14が、オンレベルONの選択信号が出力されているゲートラインLgに対応する行方向に配列された複数の発光画素30に接続されたアノードラインLaを、第1供給電圧Vdd1の電位に設定する。データドライバ13は、外部から供給される階調信号に基づき、制御回路10から出力される制御信号群に従って全列のデータラインLdに、階調信号に応じた、電圧値が基準電圧Vss以下の階調電圧又はアノードラインLaからデータドライバ13側に引き込む方向に流れる階調電流を印加する。アノードラインLaに設定される第1供給電圧Vdd1の電位は、基準電圧Vssと同電位或いはそれより低い。
【0081】
このように、各行のゲートラインLgにオンレベルONのパルスが出力されている期間、図11(a)を参照して、第1及び第2選択トランジスタTr51,Tr52はオン状態になる。これにより第1駆動トランジスタTr53のゲート電極53gとドレイン電極53d間が接続され、第2駆動トランジスタTr54のゲート電極54gとドレイン電極54d間がそれぞれ接続され、第1及び第2駆動トランジスタTr53,Tr54はダイオード接続状態とされる。そして、データドライバ13から各列のデータラインLdに印加される階調電圧信号又は階調電流信号に応じて、データラインLd及び第2選択トランジスタTr52を介して第1及び第2駆動トランジスタTr53,Tr54のドレイン・ソース間にそれぞれ書き込み電流が流れる。このため、第1駆動トランジスタTr53のゲート電極53gとソース電極53s間に、第1駆動トランジスタTr53のドレイン電極53d及びソース電極53s間に流れる電流の電流値に応じた電圧が自動的に印加される。第2駆動トランジスタTr54のゲート電極54g及びソース電極54s間に、第2駆動トランジスタTr54のドレイン電極54d及びソース電極54s間に流れる電流の電流値に応じた電圧が自動的に印加される。
【0082】
図11(a)を参照して、第1及び第2駆動トランジスタTr53,Tr54のゲート電極53g,54gの電位はドレイン電極54d,54gの電位と等しく、各データラインLdには、それぞれデータドライバ13から階調電圧又は階調電流の階調信号が印加される。このため、第1及び第2駆動トランジスタTr53,Tr54のゲート・ソース間に電位差が生じ、階調信号に従った電流値の電流Iが流れる。なお、走査期間では、アノードラインLaの電位が基準電圧Vss以下である。このため、発光素子41のアノードの電位はカソードの電位と同電位又はそれより低い電位となり、発光素子41にはゼロ電圧又は逆バイアス電圧が印加されていることになる。そのため、発光素子41にはアノードラインLaからの電流が流れない。
【0083】
このとき発光画素30のキャパシタCp3の両端は、データドライバ13により印加される、画像データの輝度階調値に応じた階調電圧又は階調電流に基づいて、第1駆動トランジスタTr53のドレイン電極53dからソース電極53sに流れるチャネル電流Icの電流値に従った電圧になり、キャパシタCp4の両端は、第2駆動トランジスタTr54のドレイン電極54dからソース電極54dに流れるチャネル電流Icの電流値に従った電圧になる。すなわち、発光画素30のキャパシタCp3,Cp4には、それぞれ、発光素子41の第1及び第2駆動トランジスタTr53,Tr54のドレイン・ソース間に画像データに従ったチャネル電流Icを流すのに必要な第1及び第2駆動トランジスタTr53,Tr54のゲート−ソース間の電位差を生じさせる電荷がチャージされる。
【0084】
(発光動作)
書込み期間後の表示期間に、ゲートドライバ12から所定の行のゲートラインLgに出力される選択信号がオンレベルONからオフレベルOFFに切り替わり、そして当該所定の行のアノードドライバ14によりアノードラインLaの電位が第1供給電圧Vdd1から第2供給電圧Vdd2に切り替わる。このため、当該所定のゲートラインLgに接続された発光画素30では、第1選択トランジスタTr51のゲート及び第2選択トランジスタTr52のゲートがオフ状態になり、当該所定の行のアノードラインLaを介して、第1駆動トランジスタTr53のドレイン電極53d及び第2駆動トランジスタTr54のドレイン電極54dに第2供給電圧Vdd2が供給される。
【0085】
このため、図11(a)を参照して、非選択状態の行の第2選択トランジスタTr52がオフ状態になり、第2選択トランジスタTr52に電流が流れない。更に、第1選択トランジスタTr51がオフ状態になり、キャパシタCp3,Cp4は、それらの各一端及び他端によりチャージされた電荷を保持し続け、第1及び第2駆動トランジスタTr53,Tr54はオン状態を維持し続ける。つまり、第1及び第2駆動トランジスタTr53,Tr54のゲート−ソース間電圧値Vgsが保持される。そのため、表示期間でも、第1及び第2駆動トランジスタTr53,Tr54は画像データに従った電流値の電流を流し続ける。このため、表示期間に第1及び第2駆動トランジスタTr53,Tr54がそれぞれ流すチャネル電流Icの電流値は、書込み期間に第1及び第2駆動トランジスタTr53,Tr54がそれぞれ流すチャネル電流Icの値に実質的に等しくなる。表示期間の間、第1及び第2駆動トランジスタTr53,Tr54を流れるチャネル電流IcはノードN52で合流して発光素子41に流れ、発光素子41が、これらチャネル電流Icの電流値の和に従った輝度で発光する。このようにして、発光素子41は画像データに応じた輝度階調で発光する。
【0086】
次に、本実施形態に係る表示装置の製造方法について図15及び図16を参照しながら説明する。ここでは、第1選択トランジスタTr51及び第2駆動トランジスタTr54は、第2選択トランジスタTr52及び第1駆動トランジスタTr53と同一工程によって形成される。よって、以下、第2選択トランジスタTr52及び第1駆動トランジスタTr53の形成方法の説明をもって、第1選択トランジスタTr51及び第2駆動トランジスタTr54の形成方法の説明を一部省略する。
【0087】
まず、図15(a)に示すように、発光画素基板である基板31上に、スパッタ法、真空蒸着法等により例えば、Mo膜、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlNdTi合金膜、MoNb合金膜等の少なくともいずれかを含むゲート導電膜を成膜する。そして、これをフォトリソグラフィによってトランジスタTr52,Tr53のゲート電極52g,53g、及びデータラインLdの形状にパターニングする。このとき、図15(a)では図示を省略したが、トランジスタTr51,Tr54のゲート電極51g,54g及び導電層40も形成される。
【0088】
次に、図15(b)に示すように、CVD(Chemical Vapor Deposition)法等により、ゲート電極52g,53g及びデータラインLd上に、シリコン酸化膜、シリコン窒化膜などの絶縁性材料を有する絶縁膜32を形成する。
【0089】
次に、絶縁膜32上に、CVD法等により半導体層となるアモルファスシリコン層、チャンネル保護膜となるシリコン酸化膜、シリコン窒化膜などの絶縁層を連続して堆積する。そして、この絶縁層をフォトリソグラフィによるレジストマスクを用いてパターニングしてチャンネル保護膜52p,53pを形成する。次いで、n型不純物を含むアモルファスシリコン層を堆積した後、フォトリソグラフィによるレジストマスクを用いてトランジスタTr52,Tr53のオーミックコンタクト層153,154、163,164の外周をパターニングする。引き続き下層のアモルファスシリコン層をエッチングしてトランジスタTr52,Tr53の半導体層152,161をパターニングして形成する。このとき、トランジスタTr52,Tr53の半導体層152,161のチャンネル長Lは、トランジスタTr52,Tr53の各チャンネル保護膜52p,53pの行方向(X軸方向)の長さによって定義され、位置ずれに関係なく常に一定である。
【0090】
次いで、スパッタ法、真空蒸着法等により絶縁膜32上に、ITO等の透明導電膜を形成し、フォトリソグラフィによるレジストマスクを用いてパターニングして画素電極142を形成する。
【0091】
そして、絶縁膜32にコンタクトホールであるコンタクト部71〜73を形成する。その後、例えば、Mo膜、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlNdTi合金膜、MoNb合金膜等の少なくともいずれかを含むソース−ドレイン導電膜をスパッタ法、真空蒸着法等を用いて堆積し、コンタクト部71〜73に埋設する。この後、フォトリソグラフィによるレジストマスクを用いてソース−ドレイン導電膜をパターニングして、第2選択トランジスタTr52,第1駆動トランジスタTr53の各ソース、ドレイン電極52s,52d、53s,53d、アノードラインLa、ゲートラインLgを形成するとともに、各トランジスタTr52,Tr53のソース、ドレイン電極の下方であって且つ各トランジスタTr52,Tr53のソース、ドレイン電極間のオーミックコンタクト層をエッチングして、トランジスタTr52,Tr53のオーミックコンタクト層153,154、163,164等を形成する。
【0092】
このように、ゲート導電膜、チャンネル保護膜、ソース−ドレイン導電膜はそれぞれ分離独立したフォトリソグラフィによるレジストマスクを用いてパターニングされる。このため、ソース、ドレイン電極に相対的な位置ずれを引き起こす可能性がある。そして、第1選択トランジスタTr51,第2選択トランジスタTr52,第1駆動トランジスタTr53及び第2駆動トランジスタTr54の各ソース、ドレイン電極は同一のフォトリソグラフィ工程によって形成されるので、位置ずれの程度が同じである。このため、第1駆動トランジスタTr53のソース電極53sとドレイン電極53dとの間の距離Gpと、第2駆動トランジスタTr54のソース電極54sとドレイン電極54dとの間の距離Gpと、は位置ずれがあっても常に一定である。そして、第1駆動トランジスタTr53及び第2駆動トランジスタTr54の各ソース、ドレイン電極53s,53d、54s,54dはそれぞれ、対応するゲート電極53g,54gとの相対的位置ずれの程度が互いに等しく、また対応するチャンネル保護膜53p,54pとの相対的位置ずれの程度が互いに等しい。そして、第1駆動トランジスタTr53のソース電極53s及び第2駆動トランジスタTr54のソース電極54sは、列方向に沿い且つ行方向に直交する画素電極42の二辺のうち、それぞれ右側の辺、左側の辺に重なって接続されるように形成される(図12参照)。
【0093】
続いて、図16(a)に示すように、CVD法等を用い、トランジスタTr52,Tr53やデータラインLd等の上方を覆うようにシリコン窒化膜を有する層間絶縁膜58を形成する。その後、層間絶縁膜58に、フォトリソグラフィによるレジストマスクを用いて開口部58aを形成する。次に、層間絶縁膜58を覆うように感光性ポリイミドを塗布し、マスク版を用いて露光、現像することによってパターニングし、開口部59aを有する隔壁59を形成する。
【0094】
その後、図16(b)に示すように、連続した液流を流すノズルプリンティング装置あるいは個々に独立した複数の液滴として吐出するインクジェット装置を用い、孔注入材料を含む有機化合物含有液を開口部58aで囲まれた画素電極142上に選択的に塗布する。続いて、基板31を大気雰囲気下で加熱し、有機高分子系のホール注入・輸送材料を含む有機化合物含有液の溶媒を揮発させ、正孔注入層43を形成する。
【0095】
次に、ノズルプリンティング装置又はインクジェット装置を用い、インターレイヤ44となる材料を含有する有機化合物含有液を正孔注入層43上に塗布する。窒素雰囲気中の加熱乾燥、或いは真空中での加熱乾燥を行い、残留溶媒の除去を行ってインターレイヤ44を形成する。
【0096】
続いて、ポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーなどの発光ポリマー材料(R,G,B)が、テトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解された有機化合物含有液を、ノズルプリンティング装置又はインクジェット装置を用いて塗布し、窒素雰囲気中で加熱して残留した有機溶媒の除去を行い、発光層45を形成する。
【0097】
その後、図16(b)に示すように、発光層45が形成された基板31上に、真空蒸着やスパッタリングを用い、Li,Mg,Ca,Ba等の仕事関数の低い材料を有する層と、Al等の光反射性導電層を有する層とから構成される2層構造の対向電極146を形成する。
【0098】
本実施形態に係る表示装置の作用効果は、図7〜10を参照して説明した第1実施形態に係る表示装置の作用効果と同様である。即ち、本実施形態の画素駆動回路DS11、及び、画素駆動回路DS11を使用した表示装置によれば、第1駆動トランジスタTr53のソース電極53sは、画素電極142の一辺側に接続されており、第2駆動トランジスタTr54のソース電極54sは、画素電極142の一辺側に対向する他辺側に接続されている。つまり、第1駆動トランジスタTr53のソース、ドレイン電極53s,53dの組と、第2駆動トランジスタTr54のソース、ドレイン電極54s、54dの組とは、画素電極142に対して鏡像対称な関係になる。
【0099】
このため、フォトリソグラフィ装置におけるレーザー照射用マスクのアラインメントずれなどにより、ゲート電極53g,54g或いはチャンネル保護膜53p,54pに対し、ソース、ドレイン電極53s,53d、54s,54dが位置ずれを生じて、第1及び第2駆動トランジスタTr53,Tr54の一方がチャネル電流Icを増大或いは減少しても、他方がチャネル電流Icを減少或いは増大し、チャネル電流Icの変化が緩和される。このため、第1及び第2駆動トランジスタTr53,Tr54のチャネル電流Icの総和はほぼ一定であり、基準位置の場合の発光素子41の輝度と比べて同程度の輝度で発光させすることができる。
【0100】
また、画素電極142の一方の辺(左辺)には、第1選択トランジスタTr51又は第2選択トランジスタTr52が配置されている。このため、画素電極142の当該一方の辺側に配置される第2駆動トランジスタTr54は、当該一方の辺の中央に配置しにくい構造になっており、当該一方の辺の後方の部分(左下側)において、画素電極142と接続している。このため、当該一方の辺の後方の部分に比べて当該一方の辺の前の部分(左上側)に第2駆動トランジスタTr54からの駆動電流が流れにくく、画素電極142上の発光層45に偏りが生じる恐れがある。しかしながら、第1駆動トランジスタTr53が、当該一方の辺に対向する他辺のうち、第2駆動トランジスタTr54側(後方側)よりも第1選択トランジスタTr51又は第2選択トランジスタTr52側(前方側)、つまり、他辺の前の部分(右上側)に配置されていることによって、第1駆動トランジスタTr53及び第2駆動トランジスタTr54で画素電極42全域に均等に電流を流して画素電極42上の発光層45全域で発光させることができる。
【0101】
上記各実施形態に係る表示装置は、例えば、図17(a),(b)に示すようなデジタルカメラ、図18に示すようなパーソナルコンピュータ、図19に示すような携帯電話、図20に示すようなテレビジョン装置(TV)等の電子機器に組み込むことができる。
【0102】
図17(a),(b)に示すように、デジタルカメラ200は、レンズ部201と操作部202と表示部203とファインダー204とを備える。この表示部203に上記実施形態の表示装置が用いられる。
【0103】
図18に示すパーソナルコンピュータ210は、表示部211と操作部212とを備え、この表示部211に上記実施形態の表示装置が用いられる。
【0104】
図19に示す携帯電話220は、表示部221と、操作部222と受話部223と送話部224とを備え、この表示部221に上記実施形態の表示装置が用いられる。
【0105】
図20に示すテレビジョン装置230は、表示部231を備え、この表示部231に上記実施形態の表示装置が用いられる。
【0106】
なお、本発明は、上述した実施形態に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で種種の変更が可能であることは勿論である。
【0107】
例えば、上述した各実施形態では、表示素子に有機EL素子を用いた表示装置について説明した。しかしこれに限られず、表示装置における表示素子は、その他のもの、例えば、LED(発光ダイオード)、FED(フィールドエミッションディスプレイ)やPDP(プラズマディスプレイパネル)などであってもよい。
【0108】
また、上述した各実施形態では、有機EL素子が正孔注入層、インターレイヤ、発光層の3層を有する構成を例に挙げて説明した。しかしこれに限られず、例えば正孔注入層及び発光層のみのように2層構造でもよく、発光層が正孔注入層を兼ねた単層構造でもよく、更には4層以上の層構造であってもよい。
【0109】
また、上述した各実施形態では、トランジスタは逆スタガ型の場合を例に挙げて説明したが、これに限らずコプラナ型であってもよい。そして、上述した各実施形態では、アモルファスシリコン或いは微結晶シリコンを含む半導体層を例に挙げて説明した。しかしこれに限られず、ポリシリコンを有する半導体層を備えたトランジスタであってもよい。また、nチャンネル型に限られず、pチャンネル型であってもよい。この場合、各実施形態のソース電極がドレイン電流となり、ドレイン電極がソース電極となり、またトランジスタのゲート電極に出力される信号のハイレベル、ローレベルが逆転する。
【0110】
また、上述した各実施形態では、MOSトランジスタを用いた。しかしこれに限られず、ダイオード、MIM(metal-insulator-metal)素子等のように複数のパターニングによって形成されるものであってもよい。
【0111】
上述した各実施形態では、1つの画素駆動回路内の2つの駆動トランジスタのチャンネル幅が互いに等しくした。しかしこれに限られず、必ずしも等しくなくても、本発明の技術的思想によれば、電流ずれを改善することができる。
【0112】
上述した各実施形態では、1つの画素駆動回路内の画素電極の左側及び右側にそれぞれ1つずつ駆動トランジスタを配置している。しかしこれに限られず、それに代えて画素電極の前側(上辺側)及び後側(下辺側)にそれぞれ1つずつ駆動トランジスタを配置してもよい。
【0113】
また、上述した各実施形態では、1つの有機EL素子を発光させる駆動トランジスタは2つであった。しかしこれに限られず、相補的な構造であれば、例えば、図3に示す第2駆動トランジスタTr13の代わりにチャンネル幅がW/4の駆動トランジスタを2個並列に接続するといったように3つ以上であってもよい。
【0114】
また、画素駆動回路は3つ及び4つのトランジスタを備える例を挙げて説明した。しかしこれに限られず、5つ以上のトランジスタを備えるものであってもよい。
また、上述した各実施形態では、赤(R)、緑(G)、青(B)の3色を発する3つの発光画素を一組として、縦方向に同色の画素が配置されるいわゆるストライプ配列の画素構造であった。しかしこれに限られず、赤(R)、緑(G)、青(B)の3色を発する3つの発光画素の各重心がそれぞれ三角形の頂点となる、いわゆるデルタ配列の画素構造であってもよい。
【0115】
また、上述した各実施形態では、主にチャンネル保護膜に対するトランジスタのソース、ドレイン電極の位置ずれに関して説明した。しかしこれに限られず、チャンネル保護膜を有していないトランジスタ構造であっても、半導体層と、ソース、ドレイン電極との位置ずれ(パターニングずれ)が生じる恐れがある構造、例えば、半導体層と、ソース、ドレイン電極とが、それぞれ分離独立したフォトリソグラフィによるパターニングで形成される構造であれば、本発明の技術的思想は適用できる。
【符号の説明】
【0116】
21、41・・・有機EL素子(発光素子、表示素子)、30・・・発光画素(画素)、31・・・基板(発光画素基板)、42、142・・・画素電極、DS1、DS11・・・画素駆動回路、Tr11・・・選択トランジスタ(スイッチング素子)、Tr12・・・第1駆動トランジスタ(第1駆動素子)、Tr13・・・第2駆動トランジスタ(第2駆動素子)、Tr51・・・第1選択トランジスタ(第1スイッチング素子)、Tr52・・・第2選択トランジスタ(第2スイッチング素子)、Tr53・・・第1駆動トランジスタ(第1駆動素子)、Tr54・・・第2駆動トランジスタ(第2駆動素子)
【技術分野】
【0001】
本発明は、画素回路基板、表示装置、電子機器、及び表示装置の製造方法に関する。
【背景技術】
【0002】
近年、液晶表示装置(LCD)に続く次世代の表示デバイスとして、有機エレクトロルミネッセンス素子(以下、「有機EL(Electro Luminescence)素子」と略記する。)等の自発光素子を行方向及び列方向の2次元に配列した表示素子型の表示パネルを備えた表示装置の本格的な実用化、普及に向けた研究開発が盛んに行われている。
【0003】
有機EL素子は、アノード電極、カソード電極、及び、これらの電極間に形成された有機薄膜層(電子注入層、発光層、正孔注入層等)を備える。有機EL素子は、発光層において正孔注入層から供給された正孔と電子注入層から供給された電子とが再結合することによって発生するエネルギーによって発光する表示素子である。この発光は、有機薄膜層に所定の電圧閾値以上の電圧を印加することで実現され、その発光輝度は、当該印加電圧に応じて制御される。このような有機EL素子は、特許文献1に開示されているように、各種の電子機器において表示装置に用いられており、例えば、TFT(薄膜トランジスタ;Thin Film Transistor)等を含む画素駆動回路によって駆動されている。
【0004】
TFTは、電極の配置や膜の構成により、種々の形に分類される中に、例えば図21(a),(b)に示すように、ゲート電極112がゲート絶縁膜113に覆われた状態で基板11上に位置し、ソース電極118、ドレイン電極119が半導体層114を間に挟んでゲート電極112の上側に配置される逆スタガ型TFTが存在する。このようなTFTでは、例えば、同図に示すように、ソース、ドレイン電極118,119と、半導体層114との間には、低抵抗接触のためのオーミックコンタクト層120が介在され、またソース、ドレイン電極118,119の間の半導体層114上にチャンネル保護膜115を有するものが知られている。
【0005】
図21(a),(b)に示すチャンネル保護膜形の構造のTFTでは、ソース、ドレイン電極118,119は、チャンネル保護膜115に重畳(オーバーラップ)するように形成される(図21(b)の矩形状の重なり領域116,117参照)。
【0006】
大面積の基板11に、このような構造のTFTを発光画素ごとに形成する場合、リソグラフィ装置や露光装置(ステッパ)におけるレーザー照射用マスクのアラインメントずれや、基板11の反りなどに起因して、ゲート電極112に対するソース、ドレイン電極118,119の形成位置が、例えば、図21(c)(i),(iii)に示すように、基板面において左右(行方向)にずれることがある。
【0007】
図21(c)(ii)には、ソース、ドレイン電極118,119の形成位置が、設計とおり、所望する位置からの位置ずれを生じていない場合を示している。図21(c)(i)には、ソース、ドレイン電極118,119の形成位置が、ゲート電極112、チャンネル保護膜115に対する所望の位置、つまり、図21(c)(ii)における位置と比べて、より右方向に位置ずれを生じた場合を示している。また、図21(c)(iii)には、ソース、ドレイン電極118,119の形成位置が、ゲート電極112、チャンネル保護膜115に対する所望の位置と比べて左方向に位置ずれを生じた場合を示している。
【0008】
ソース電極118とチャンネル保護膜115とが重畳する面積と、ドレイン電極119とチャンネル保護膜115とが重畳する面積との差は、この左右の位置ずれ量によって定義でき、換言すればソース電極118の電界及びドレイン電極119の電界がそれぞれチャンネル保護膜115に及ぼす作用の程度が、上記位置ずれ量に依存することになる。このため、このようなTFTがnチャンネル型トランジスタであると、図21(c)(i)に示す場合では、図22(a)に実線で示す図21(c)(ii)の適正な場合と比べ、図22(a)に破線で示すように、印加されるゲート電圧Vg[V]に対してチャネル電流Ic[A]が一般的に大きくなる傾向がある。一方、図21(c)(iii)に示す場合では、図22(a)に実線で示す図21(c)(ii)の適正な場合と比べ、図22(a)に一点鎖線で示すように、印加されるゲート電圧Vg[V]に対してチャネル電流Ic[A]が一般的に小さくなる傾向がある。
【0009】
図22(b)に、図21(a),(b)に示すゲート電極112に対する、ソース、ドレイン電極118,119の左右方向の位置ずれ量(μm)、つまり、図21(c)(ii)に示す適正な状態から、ソース側(左側)寄りの位置ずれ、又は、ドレイン側(右側)寄りの位置ずれ、が生じたときの、当該位置ずれ量(μm)と、ドレインからソース、ソースからドレインに流れる電流I(A)との関係をグラフで示す。特に図21(a),(b)に示すチャンネル保護膜構造のTFTの場合、チャンネル保護膜115における所望位置に対するパターニング位置ずれ及びソース、ドレイン電極118,119における所望位置に対するパターニング位置ずれに従って生じる、ソース電極118とチャンネル保護膜115とが重畳するオーバーラップ領域116の面積と、ドレイン電極119とチャンネル保護膜115とが重畳するオーバーラップ領域117の面積との差も上記位置ずれ量に依存することになる。
【0010】
図22(b)に示すように、チャンネル保護膜115に対するソース、ドレイン電極118,119の左右方向の位置ずれ量ΔX(μm)が0μmのときは、電流I(a.u.)と基準となる電流Is(a.u.)との間での電流ずれ量(電流ずれの絶対値の割合)[=ΔI/Isの絶対値×100%]は0%となる。これに対し、ドレイン側(右側)寄りの位置ずれ量ΔXの絶対値が大きくなるに従って電流ずれによる電流減少の程度が大きくなり、ソース側(左側)寄りの位置ずれ量ΔXの絶対値が大きくなるに従って電流ずれによる電流増大の程度が大きくなり、この電流ずれ量の絶対値は、上記位置ずれ量ΔX=0μmを基準として対称的となる。
【0011】
なお、図21(c)及び図22(b)から、チャンネル保護膜115とソース電極118とが重畳するオーバーラップ領域116の面積が相対的に小さくなる程、換言すれば、チャンネル保護膜115とドレイン電極119とが重畳するオーバーラップ領域117の面積が相対的に大きくなる程、ドレイン電極119からソース電極118に流れるチャネル電流Icは下に凸の曲線に沿ってやや非線形的に大きくなる。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】特開2001−195012号公報
【発明の概要】
【発明が解決しようとする課題】
【0013】
上述したTFTの各構成要素の製造プロセスに起因する、ソース、ドレイン電極118,119の形成位置の所望位置からの位置ずれに起因する電流ずれ量を可能な限り小さくすることが好ましい。
【0014】
本発明は、上記問題点に鑑みてなされたものであり、均一な表示特性が得られる構造を有する画素回路基板、表示装置、電子機器及び表示装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0015】
上記目的を達成するため、本発明の第1の観点に係る画素回路基板は、
画素電極と、
前記画素電極の一辺側に接続された第1駆動素子と、
前記画素電極の前記一辺側と対向する他辺側に接続された第2駆動素子と、
を備えることを特徴とする。
前記第1駆動素子及び前記第2駆動素子は並列に接続されていることが望ましい。
前記画素電極の前記一辺及び前記他辺は互いに平行であることが望ましい。
前記第1駆動素子及び前記第2駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、を備えた駆動トランジスタであることが望ましい。
前記第1駆動素子の前記ソース、ドレイン電極と、前記第2駆動素子の前記ソース、ドレイン電極は、前記画素電極に対して鏡像対称な関係になっていることが望ましい。
前記第1駆動素子及び前記第2駆動素子の前記ソース電極の組と、前記第1駆動素子及び前記第2駆動素子の前記ドレイン電極の組とは、一方がそれぞれ前記画素電極の前記一辺側、前記他辺側に接続され、他方がそれぞれアノードラインに接続されていてもよい。
前記第1駆動素子及び前記第2駆動素子は、前記半導体層と、前記ソース、ドレイン電極との間に配置されたチャンネル保護膜をさらに備えていてもよい。
前記第1駆動素子及び前記第2駆動素子をスイッチングするスイッチング素子をさらに備えてもよい。
前記スイッチング素子は、ゲートラインに接続されたゲート電極を備えるトランジスタであってもよい。
前記スイッチング素子は前記画素電極の他辺側に配置され、前記第1駆動素子は、前記画素電極の一辺側のうち、前記第2駆動素子側よりも前記スイッチング素子側に配置されていることが望ましい。
前記スイッチング素子は、前記ソース、ドレイン電極の一方がデータラインに接続され、前記ソース、ドレイン電極の他方が前記第1駆動素子及び前記第2駆動素子に接続されていることが望ましい。
前記スイッチング素子は、前記第1駆動素子及び前記第2駆動素子のゲート電極にそれぞれ接続された第1スイッチング素子と、
前記第1駆動素子及び前記第2駆動素子のソース電極或いは前記第1駆動素子及び前記第2駆動素子のドレイン電極に接続された第1スイッチング素子と、を有してもよい。
本発明の第2の観点に係る表示装置は、
上記画素回路基板と、
対向電極と、
前記画素電極と前記対向電極との間に配置された発光層と、
を備えることを特徴とする。
本発明の第3の観点に係る電子機器は、上記表示装置を備えることを特徴とする。
本発明の第4の観点に係る表示装置の製造方法は、
画素電極の一辺側に接続された第1駆動素子と、前記画素電極の前記一辺側と対向する他辺側に接続された第2駆動素子と、を同一工程で形成することを特徴とする。
前記第1駆動素子及び前記第2駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、を備えた駆動トランジスタであることが望ましい。
前記第1駆動素子及び前記第2駆動素子の前記半導体層をパターニング形成する工程におけるレジストマスクと、
前記第1駆動素子及び前記第2駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることが望ましい。
前記第1駆動素子及び前記第2駆動素子は、前記半導体層と、前記ソース、ドレイン電極との間に配置されたチャンネル保護膜をさらに備え、
前記チャンネル保護膜を形成する工程におけるレジストマスクと、前記第1駆動素子及び前記第2駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることが望ましい。
【発明の効果】
【0016】
本発明によれば、表示装置に均一な表示特性を実現することができる。
【図面の簡単な説明】
【0017】
【図1】本発明の実施形態に係る表示装置の構成を示す平面図である。
【図2】(a)は、第1実施形態に係る発光画素の画素駆動回路を示す等価回路図であり、(b)は、参考例に係る発光画素の画素駆動回路を示す等価回路図である。
【図3】第1実施形態に係る発光画素の平面図である。
【図4】(a)は、図3に示すIVa−IVa線断面図であり、(b)は、図3に示すIVb−IVb線断面図である。
【図5】(a)及び(b)は、図3に示すIVa−IVa線断面図に対応し、第1実施形態に係る表示装置の製造方法を示す図である。
【図6】(a)及び(b)は、図5に続いて第1実施形態に係る表示装置の製造方法を示す図である。
【図7】(a)は、画素駆動回路において、ソース、ドレイン電極の左右方向の位置ずれがない場合を模式的に示す図であり、(b)は、その位置ずれ量ΔXと、チャネル電流との関係を示すグラフ図である。
【図8】(a)は、画素駆動回路において、ソース、ドレイン電極の左右方向の位置ずれが右上方向に偏っている場合を模式的に示す図であり、(b)は、その位置ずれ量ΔXと、チャネル電流との関係を示すグラフ図である。
【図9】(a)は、画素駆動回路において、ソース、ドレイン電極の左右方向の位置ずれが左下方向に偏っている場合を模式的に示す図であり、(b)は、その位置ずれ量ΔXと、チャネル電流との関係を示すグラフ図である。
【図10】(a)は、X軸方向のソース、ドレイン電極の位置ずれ量と参考例及び実施形態のチャネル電流Icとの関係を示す図であり、(b)は、X軸方向のソース、ドレイン電極の位置ずれ量と参考例及び実施形態のチャネル電流Icの規格値との関係を示す図である。
【図11】(a)は、第2実施形態に係る発光画素の画素駆動回路を示す等価回路図であり、(b)は、参考例に係る発光画素の画素駆動回路を示す等価回路図である。
【図12】第2実施形態に係る発光画素の平面図である。
【図13】(a)は、図12に示すXIIIa−XIIIa線断面図であり、(b)は、図12に示すXIIIb−XIIIb線断面図である。
【図14】本発明の第2実施形態に係る画素駆動回路の動作を説明するための表示装置の全体構成図である。
【図15】(a)及び(b)は、図12に示すXIIIa−XIIIa線断面図に対応し、第2実施形態に係る表示装置の製造方法を示す図である。
【図16】(a)及び(b)は、図15に続いて第2実施形態に係る表示装置の製造方法を示す図である。
【図17】(a)は、本発明の実施形態に係る表示装置が使用される電子機器としてのデジタルカメラを斜め前方からみた斜視図であり、(b)は、同デジタルカメラを斜め後方からみた斜視図である。
【図18】本発明の実施形態に係る表示装置が使用される電子機器としてのパーソナルコンピュータを示す斜視図である。
【図19】本発明の実施形態に係る表示装置が使用される電子機器としての携帯電話機を示す図である。
【図20】本発明の実施形態に係る表示装置が使用される電子機器としてのテレビジョン装置を示す図である。
【図21】(a)は、逆スタガ型かつチャンネル保護膜構造のTFTの断面図であり、(b)は、同TFTの平面図であり、(c)は、同TFTのソース、ドレイン電極とゲート電極(チャンネル保護膜)との位置関係を示す模式図である。
【図22】(a)は、図21に示すTFTのソース、ドレイン電極とゲート電極との位置関係ごとの、ゲート電圧Vgとチャネル電流Icとの関係を示すグラフ図であり、(b)は、ソース、ドレイン電極の位置ずれ量とソース、ドレイン電極間を流れる電流I及び同電流Iのずれとの関係を示すグラフ図である。
【発明を実施するための形態】
【0018】
本発明の実施形態に係る画素回路基板、表示装置及び表示装置の製造方法について、以下、図面を参照しながら説明する。以下の実施形態では、ボトムエミッション型の有機EL(Electro Luminescence)素子を用いたアクティブ駆動方式の表示装置を例として説明する。
【0019】
(第1実施形態)
図1に示すように、本第1実施形態に係る画素回路基板を有する表示装置は、ガラス等の基板31上にそれぞれ赤(R)、緑(G)、青(B)の3色を発する3つの発光画素30を一組として、この組が行方向(左右方向)に繰り返し複数配列されるとともに、列方向(上下方向)に同一色の発光画素30が複数配列されている。このようにRGBの各色を発する発光画素30がマトリクス状に配列される。各発光画素30は、RGBそれぞれの光を発する表示素子としての有機EL素子である発光素子21を備える。
【0020】
図2(a)に示すように、各発光画素30は、発光素子21と、発光素子21をアクティブ動作させる画素駆動回路DS1とを備える。また、画素回路基板は、基板31と、画素駆動回路DS1と、発光素子21の画素電極42とを有する。
【0021】
画素駆動回路DS1は、選択トランジスタTr11、第1及び第2駆動トランジスタTr12,Tr13、及びキャパシタCp1,Cp2を備える。選択トランジスタTr11、第1及び第2駆動トランジスタTr12,Tr13は、いずれもアモルファスシリコン或いは微結晶シリコンを含む半導体層を備える逆スタガ型のnチャンネル型TFT(Thin Film Transistor)である。また、キャパシタCp1,Cp2は、後述するデータラインLdから供給される、階調信号などの表示用のデータを電荷として保持する。
【0022】
本実施形態の画素駆動回路DS1は、図2(a)に示すように2つの第1及び第2駆動トランジスタTr12,Tr13を備えている。これに対し、図2(b)に示す参考例の画素駆動回路DS0は、駆動トランジスタTr12aを1つのみ有している点で本実施形態の画素駆動回路DS1と異なる。比較用に、参考例の駆動トランジスタTr12aのチャンネル幅と、本実施形態の第1及び第2駆動トランジスタTr12,Tr13の各チャンネル幅の合計とが等しく設定された状態を前提として、以下に説明する。
【0023】
図1及び図2(a)に示すように、基板31上には、行方向に配列された複数の画素駆動回路DS1のそれぞれに接続されたアノードラインLaと、列方向に配列された複数の画素駆動回路DS1のそれぞれに接続された複数のデータラインLdと、行方向に配列された複数の画素駆動回路DS1の各選択トランジスタTr11を選択(スイッチング)するためのゲートラインLgと、が形成されている。
【0024】
図2(a)に示す本実施形態の画素駆動回路DS1では、選択トランジスタTr11は、ゲート電極がゲートラインLgに、ドレイン電極がデータラインLdに、ソース電極がノードN11にそれぞれ接続される。また、第1及び第2駆動トランジスタTr12,Tr13は、ゲート電極がノードN11に接続され、ドレイン電極がアノードラインLaに、ソース電極がそれぞれノードN12に接続される。キャパシタCp1は、両端がそれぞれ第1駆動トランジスタTr12のゲート電極及びソース電極(ノードN11,N12)間に接続される。キャパシタCp2は、両端がそれぞれ第2駆動トランジスタTr13のゲート電極及びソース電極(ノードN11,N12)に接続され、互いに同一容量に設定されている。このキャパシタCp1,Cp2は、第1及び第2駆動トランジスタTr12,Tr13のゲート−ソース間に付加的に設けられた補助容量、或いは第1及び第2駆動トランジスタTr12,Tr13のゲート−ソース間の寄生容量と補助容量を有する容量成分である。ノードN12は発光素子21のアノードに接続され、発光素子21のカソードは、対向電極46に接続されている。このように、第1及び第2駆動トランジスタTr12,Tr13は、アノードラインLa,ノードN12(発光素子21)間で並列接続されており、見かけ上1つのトランジスタとして機能する。さらに、発光素子21のカソード(対向電極46、図4参照)には基準電圧Vssが印加される。
【0025】
一方、図2(b)に示す参考例の画素駆動回路DS0では、選択トランジスタTr11は、ゲート電極がゲートラインLgに、ドレイン電極がデータラインLdに、ソース電極がノードN11にそれぞれ接続される。また、駆動トランジスタTr12aは、ゲート電極がノードN11に接続され、ドレイン電極がアノードラインLaに、ソース電極がそれぞれノードN12に接続される。キャパシタCpは、駆動トランジスタTr12aのゲート電極及びソース電極(ノードN11,N12)間に接続される。ノードN12は発光素子21のアノードに接続され、発光素子21のカソードは、対向電極46に接続されている。このように、駆動トランジスタTr12aは、アノードラインLa,ノードN12間に接続される。
【0026】
図1及び図2(a)を参照して、ゲートラインLgは、発光パネルの周縁部に配置されたゲートドライバに接続されている。ゲートラインLgには、ゲートドライバから、当該ゲートラインLgに接続され、行方向に配列された複数の発光画素30を所定タイミングで選択状態に設定するための選択電圧信号(走査信号)が印加される。また、データラインLdは、発光パネルの周縁部に配置されたデータドライバに接続され、データドライバから、発光画素30の前記選択状態に同期するタイミングで発光データに応じたデータ電圧(階調信号)が印加される。アノードラインLa(電流供給配線)は、所定の高電位電源に直接又は間接的に接続されている。これにより、アノードラインLaから、行方向に配列された複数組の第1及び第2駆動トランジスタTr12,Tr13を介して、発光素子21の略矩形状の画素電極42(図3参照)に、発光データに応じた駆動電流が流れる状態に設定される。つまり、アノードラインLaには、発光素子21の対向電極46に印加される基準電圧Vssより十分電位の高い所定の供給電圧Vdd(>基準電圧Vss)が印加される。
【0027】
図3、図4(a)及び図4(b)を参照して、各発光画素30における基板31上には、発光素子21を選択する選択トランジスタTr11、発光素子21に駆動電流を供給する第1及び第2駆動トランジスタTr12,Tr13のゲート電極12g,13gが形成されている。各発光画素30に隣接した基板31上には、列方向(上下方向)に沿って延びるデータラインLdが形成されている。基板31上には、データラインLd及びゲート電極11g,12g,13gを覆うように絶縁膜32が形成されている。また、基板31上には、ゲート電極12g,13gを互いに接続する導電層20が形成されている。
【0028】
図3、図4(a)及び図4(b)を参照して、第1及び第2駆動トランジスタTr12,Tr13のソース電極12s,13sは、絶縁膜32上の画素電極42に接続され、ドレイン電極12d,13dは、基板31上のアノードラインLaに接続されている。詳しくは、第1駆動トランジスタTr12のソース電極12sは、矩形状の画素電極42(有機EL素子21)の一辺(右辺)側に接続され、第2駆動トランジスタTr13のソース電極13sは、画素電極42の当該一辺側に対向する他辺(左辺)側に接続されている。この画素電極42の一辺及び他辺は互いに平行である。また、ゲート電極12g,13gは、基板31上の導電層20を介して互いに接続されている。第1駆動トランジスタTr12のソース電極12s及びドレイン電極12dは、それぞれ、各図面中、チャンネル保護膜12pの左側及び右側に配置され、第2駆動トランジスタTr13のソース電極13s及びドレイン電極13dは、それぞれ、各図面中、チャンネル保護膜13pの右側及び左側に配置されている。第1駆動トランジスタTr12のソース、ドレイン電極12s,12dの下方には、それぞれ、n型不純物を含むアモルファスシリコンを有するオーミックコンタクト層123,124が形成されている。第2駆動トランジスタTr13のソース、ドレイン電極13s,13dの下方には、それぞれ、n型不純物を含むアモルファスシリコンを有するオーミックコンタクト層133,134が形成されている。そして、保護絶縁膜であるチャンネル保護膜12pが、ソース、ドレイン電極12s,12d間及び、オーミックコンタクト層123,124間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層121上に配置されている。チャンネル保護膜13pが、ソース、ドレイン電極13s,13d間及び、オーミックコンタクト層133,134間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層131上に配置されている。半導体層121,131は、ゲート絶縁膜として機能する絶縁膜32上に形成されている。オーミックコンタクト層123,124は、それぞれソース、ドレイン電極12s,12dと、半導体層121との低抵抗性接触のために配置される。オーミックコンタクト層133,134は、それぞれソース、ドレイン電極13s,13dと、半導体層131との低抵抗性接触のために配置される。
【0029】
アノードラインLa及びゲートラインLgは、各トランジスタTr11,Tr12,Tr13のソース電極11s,12s,13s及びドレイン電極11d,12d,13dを形成するためのソース−ドレイン導電層を用いて形成されている。データラインLd及び導電層20は、各トランジスタTr11,Tr12,Tr13のゲート電極11g,12g,13gを形成するためのゲート導電層を用いて形成されている。データラインLdとドレイン電極11dとの間の絶縁膜32には、データラインLdとドレイン電極11dとを接続するコンタクト部(コンタクトホール)61が形成されている。ゲートラインLgとゲート電極11gの両端との間の絶縁膜32には、それぞれ、ゲートラインLgとゲート電極11gとを接続するコンタクト部(コンタクトホール)62,63が形成されている。ソース電極11sとゲート電極12gとの間の絶縁膜32には、ソース電極11sとゲート電極12gとを接続するコンタクト部(コンタクトホール)64が形成されている。これらのコンタクト部61〜64によって、選択トランジスタTr11、第1及び第2駆動トランジスタTr12,Tr13の各ゲート電極11g,12g,13g、データラインLd、並びに導電層20となる、ゲート導電層をパターニングしてなる下部接続部と、選択トランジスタTr11、第1及び第2駆動トランジスタTr12,Tr13のソース電極11s,12s,13s,ドレイン電極11d,12d,13d、アノードラインLa、並びにゲートラインLgとなる、ソース−ドレイン導電層をパターニングしてなる上部接続部と、が基板の厚さ方向に適宜接続されている。
【0030】
図2(b)に示す参考例の駆動トランジスタTr12aのチャンネル幅はW(μm)であり、図2(a)に示す本実施形態の第1及び第2駆動トランジスタTr12,Tr13のチャンネル幅は、いずれもW/2(μm)である。このように、第1及び第2駆動トランジスタTr12,Tr13のチャンネル幅の合計は、参考例の駆動トランジスタTr12aのチャンネル幅Wと等しい(W=W/2+W/2)。第1及び第2駆動トランジスタTr12,Tr13の半導体層121,131のチャンネル長Lは互いに等しく、また第1駆動トランジスタTr12のソース電極12sとドレイン電極12dとの間の距離Gpと、第2駆動トランジスタTr13のソース電極13sとドレイン電極13dとの間の距離Gpとは互いに等しい。さらに、前述したように、第1及び第2駆動トランジスタTr12,Tr13は、駆動トランジスタTr12aと同様に、アノードラインLa及びノードN12の間に接続されている。よって、第1及び第2駆動トランジスタTr12,Tr13は、参考例の駆動トランジスタTr12aと同様、チャンネル幅W(μm)のTFTとして機能する。
【0031】
図4(a)及び図4(b)に示すように、発光素子21は、アノード電極としての画素電極42、正孔注入層43、インターレイヤ44、発光層45、及びカソード電極としての対向電極46、を備える。正孔注入層43は、例えば、正孔(ホール)注入、輸送が可能な有機高分子系の材料或いは有機低分子系の材料、無機酸化物などの少なくともいずれかを含み、所定の電界下で発光層45に向けて正孔を供給する機能を有するものである。インターレイヤ44は、正孔注入層43の正孔注入性を抑制して発光層45内において電子と正孔とを再結合させやすくする機能を有し、発光層45の発光効率を高めるものである。発光層45は、画素電極42からの正孔と対向電極46からの電子が再結合して光を発生する機能を有する有機高分子系の材料或いは有機低分子系の材料を含む。
【0032】
これらの正孔注入層43、インターレイヤ44及び発光層45が、所定の電界下で電子や正孔をキャリアとして輸送するキャリア輸送層となる。層間絶縁膜47は、トランジスタTr11,Tr12,Tr13や、データラインLd、ゲートラインLg、アノードラインLaの上方を覆うとともに画素電極42の周縁部を覆う保護膜であり、発光画素30の発光領域を画する略矩形状の開口部47aが形成されている。層間絶縁膜47上には、列方向(図3の上下方向)に延在するストライプ形状の隔壁48が形成されている。隔壁48は、列方向に沿った複数の開口部47aに対応したストライプ形状の開口部48aを有する。
【0033】
対向電極46は、基板31上にマトリクス状に配列された全ての発光画素30(発光素子21)の画素電極42に対向し且つ連続してなる電極層である。対向電極46は、コモン電極として機能し、所定の低電圧(接地電位GNDなどの基準電圧(基準電位)Vss)が共通に印加される。
【0034】
第1駆動トランジスタTr12は、半導体層121、チャンネル保護膜12p、ドレイン電極12d、ソース電極12s、オーミックコンタクト層123,124、ゲート電極12g、半導体層121とゲート電極12gとの間の絶縁膜32を備える。
【0035】
また、第2駆動トランジスタTr13は、半導体層131、チャンネル保護膜13p、ドレイン電極13d、ソース電極13s、オーミックコンタクト層133,134、ゲート電極13g、半導体層131とゲート電極13gとの間の絶縁膜32を備える。また、選択トランジスタTr11は、半導体層(図示せず)、チャンネル保護膜11p、ドレイン電極11d、ソース電極11s、オーミックコンタクト層(図示せず)、ゲート電極11g、半導体層とゲート電極11gとの間の絶縁膜32を備える。
【0036】
各トランジスタTr11,Tr12,Tr13において、ゲート電極11g,12g,13gは、例えば、Mo膜、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlNdTi合金膜、MoNb合金膜等の少なくともいずれかを含む不透明なゲート導電層から形成されている。また、ドレイン電極11d,12d,13d及びソース電極11s,12s,13sは、例えば、アルミニウム−チタン(AlTi)/Cr、AlNdTi/Cr又はCr等の少なくともいずれかを含むソース−ドレイン導電層から形成されている。
【0037】
画素電極42は、透明な導電性材料、例えばITO(Indium Tin Oxide)やZnO等から構成されている。各画素電極42は、隣接する他の発光画素30の画素電極42と離間されることによって互いに絶縁されている。
【0038】
なお、本実施形態では、第1駆動トランジスタTr12における、ソース電極12s及びドレイン電極12dとチャンネル保護膜12pとの各オーバーラップ領域12a,12bの面積は、互いに等しくなるように設定されている(図7(a)参照)。また、第2駆動トランジスタTr13における、ソース電極13s及びドレイン電極13dとチャンネル保護膜13pとの各オーバーラップ領域13a,13bの面積は、互いに等しくなるように設定されている(図7(a)参照)。
【0039】
次に、本実施形態に係る表示装置の製造方法について図5及び図6を参照しながら説明する。ここでは、選択トランジスタTr11及び第2駆動トランジスタTr13は、第1駆動トランジスタTr12と同一工程によって形成される。よって、以下、第1駆動トランジスタTr12の形成方法の説明をもって、選択トランジスタTr11及び第2駆動トランジスタTr13の形成方法の説明を一部省略する。
【0040】
まず、図5(a)に示すように、発光画素基板であるガラス等の基板31上に、スパッタ法、真空蒸着法等により例えば、Mo膜、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlNdTi合金膜、MoNb合金膜等の少なくともいずれかを含むゲート導電膜を形成し、これをフォトリソグラフィによるレジストマスクを用いて第1駆動トランジスタTr12のゲート電極12g、及びデータラインLdの形状にパターニングするとともに図5(a)では図示を省略したが、選択トランジスタTr11、第2駆動トランジスタTr13のゲート電極11g,13g及び導電層20にパターニングする。
【0041】
次に、図5(b)に示すように、CVD(Chemical Vapor Deposition)法等により、ゲート電極12g及びデータラインLd上に、シリコン酸化膜、シリコン窒化膜などの絶縁性材料を有する絶縁膜32を形成する。次に絶縁膜32上に、CVD法等により半導体層となるアモルファスシリコン層、チャンネル保護膜となるシリコン酸化膜、シリコン窒化膜などの絶縁層を連続して堆積し、この絶縁層をフォトリソグラフィによるレジストマスクを用いてパターニングしてチャンネル保護膜12pを形成するとともに、選択トランジスタTr11、第2駆動トランジスタTr13の各チャンネル保護膜11p,13pもパターニングする。次いで、n型不純物を含むアモルファスシリコン層を堆積した後、フォトリソグラフィによるレジストマスクを用いてエッチングしてトランジスタTr11,Tr12,Tr13のオーミックコンタクト層123,124、133,134等の外周をパターニングし、引き続き下層のアモルファスシリコン層をエッチングしてトランジスタTr11,Tr12,Tr13の半導体層121,131等をパターニング形成する。このとき、トランジスタTr11,Tr12,Tr13の半導体層121,131等のチャンネル長Lは、トランジスタTr11,Tr12,Tr13の各チャンネル保護膜11p,12p,13pの行方向(X軸方向)の長さによって定義され、ソース、ドレイン電極の位置ずれに関係なく常に一定である。
【0042】
次いで、スパッタ法、真空蒸着法等により絶縁膜32上に、ITO等の透明導電膜を形成し、フォトリソグラフィによるレジストマスクを用いてパターニングして画素電極42を形成する。
【0043】
そして、絶縁膜32にコンタクト部61〜64となるコンタクトホールを形成した後、例えば、Mo膜、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlNdTi合金膜、MoNb合金膜等の少なくともいずれかを含むソース−ドレイン導電膜をスパッタ法、真空蒸着法等を用いて形成し、コンタクト部61〜64に埋設する。この後、フォトリソグラフィによるレジストマスクを用いてソース−ドレイン導電膜をパターニングして、選択トランジスタTr11,第1駆動トランジスタTr12及び第2駆動トランジスタTr13の各ソース、ドレイン電極12s,12d、13s,13d等、アノードラインLa、ゲートラインLg(図4(b)参照)を形成するとともに、各トランジスタTr11,Tr12,Tr13のソース、ドレイン電極の下方であって且つ各トランジスタTr11,Tr12,Tr13のソース、ドレイン電極間のオーミックコンタクト層をエッチングして、トランジスタTr11,Tr12,Tr13のオーミックコンタクト層123,124,133,134等を形成する。このように、ゲート導電膜、チャンネル保護膜、ソース−ドレイン導電膜はそれぞれ分離独立したフォトリソグラフィによるレジストマスクを用いてパターニングされるため、ソース、ドレイン電極に相対的な位置ずれを引き起こす可能性がある。そして、選択トランジスタTr11,第1駆動トランジスタTr12及び第2駆動トランジスタTr13の各ソース、ドレイン電極12s,12d、13s,13d等は同一のフォトリソグラフィ工程によって形成されるため、上記位置ずれの程度が同じである。このため、選択トランジスタTr11のソース電極11sとドレイン電極12dとの間の距離と、第1駆動トランジスタTr12のソース電極12sとドレイン電極12dとの間の距離Gpと、第2駆動トランジスタTr13のソース電極13sとドレイン電極13dとの間の距離Gpと、は位置ずれが生じても常に一定である。そして、選択トランジスタTr11,第1駆動トランジスタTr12及び第2駆動トランジスタTr13の各ソース、ドレイン電極12s,12d、13s,13d等はそれぞれ、対応するゲート電極11g,12g,13gとの相対的位置ずれの程度が互いに等しく、また対応するチャンネル保護膜11p,12p,13pとの相対的位置ずれの程度が互いに等しい。そして、第1駆動トランジスタTr12のソース電極12s及び第2駆動トランジスタTr13のソース電極13sは、列方向に沿い且つ行方向に直交する画素電極42の二辺のうち、それぞれ右側の辺、左側の辺に重なって接続されるように形成される(図4(b)参照)。
【0044】
続いて、図6(a)に示すように、CVD法等を用い、トランジスタTr11,トランジスタTr12,トランジスタTr13等やデータラインLdの上方を覆うようにシリコン窒化膜を有する層間絶縁膜47を形成した後、層間絶縁膜47に、フォトリソグラフィによるレジストマスクを用いて開口部47aを形成する。次に、層間絶縁膜47を覆うように感光性ポリイミドを塗布し、マスク版を用いて露光、現像することによってパターニングし、開口部48aを有する隔壁48を形成する。
【0045】
その後、図6(b)に示すように、連続した液流を流すノズルプリンティング装置あるいは個々に独立した複数の液滴として吐出するインクジェット装置を用い、孔注入材料を含む有機化合物含有液を開口部47aで囲まれた画素電極42上に選択的に塗布する。続いて、基板31を大気雰囲気下で加熱し、有機高分子系のホール注入・輸送材料を含む有機化合物含有液の溶媒を揮発させ、正孔注入層43を形成する。
【0046】
この有機化合物含有液としては、例えば導電性ポリマーであるポリエチレンジオキシチオフェン(PEDOT)とドーパントであるポリスチレンスルホン酸(PSS)を水系溶媒に分散させた分散液であるPEDOT/PSS水溶液を用いる。
【0047】
次に、ノズルプリンティング装置又はインクジェット装置を用い、インターレイヤ44となる材料を含有する有機化合物含有液を正孔注入層43上に塗布する。窒素雰囲気中の加熱乾燥、或いは真空中での加熱乾燥を行い、残留溶媒の除去を行ってインターレイヤ44を形成する。
【0048】
続いて、ポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーなどの発光ポリマー材料(R,G,B)が、テトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解された有機化合物含有液を、ノズルプリンティング装置又はインクジェット装置を用いて塗布し、窒素雰囲気中で加熱して残留した有機溶媒の除去を行い、発光層45を形成する。
【0049】
その後、図6(b)に示すように、発光層45が形成された基板31上に、真空蒸着やスパッタリングを用い、Li,Mg,Ca,Ba等の仕事関数の低い材料を有する層と、Al等の光反射性導電層を有する層とから構成される2層構造の対向電極46を形成する。
【0050】
次に、本実施形態に係る表示装置の作用効果について図7〜10を参照しながら説明する。図7〜10では、nチャンネル型TFTを使用した。図7(b)、図8(b)、図9(b)の横軸は、後述する基準位置に対してソース、ドレイン電極が右側にずれた場合には正の値をとり、左側にずれた場合には負の値をとる。ここで、W(チャンネル幅)=700μm、L(チャンネル長)=7.4μm、ゲート電圧Vg=5Vであり、データ電圧Vd=10Vである。
【0051】
まず、図7(a)に示すように、発光画素30において、チャンネル保護膜12p,13pに対し、ソース、ドレイン電極12s,12d、13s,13dの左右方向の位置ずれがない(X軸方向の位置ずれ量ΔX=Y軸方向の位置ずれ量ΔY=0μm)場合(以下、図7(a)に示すソース、ドレイン電極12s,12d、13s,13dの位置を「基準位置」とする。)では、図7(b)に示すように、画素駆動回路DS1において、第1及び第2駆動トランジスタTr12,Tr13をそれぞれ流れるチャネル電流Icは、互いに等しくなる(図10(a)及び図10(b)参照)。このときのチャネル電流Icの和を基準電流値とすると、基準電流からの電流ずれ量は0(%)である。これにより、発光素子21を表示素子とした複数の発光画素30を有する表示装置において、各発光画素30ごとに均一な発光が可能となる。なお、ここでは、両チャネル電流Icの合計値は、図10(a)に示すように、4.6×10−6Aとなる。
【0052】
また、図8(a)に示すように、発光画素30において、チャンネル保護膜12p,13pに対し、ソース、ドレイン電極12s,12d、13s,13dが図7(a)に示す基準位置から右上方向に偏っている(X軸方向の位置ずれ量ΔX=Y軸方向の位置ずれ量ΔY=+1μm)場合では、図8(b)に示すように、第2駆動トランジスタTr13を流れるチャネル電流Icが、第2駆動トランジスタTr13が基準位置の場合よりも大きくなる。ところが、第1駆動トランジスタTr12を流れるチャネル電流Icが第1駆動トランジスタTr12が基準位置の場合よりも小さくなって相殺される。このため、両チャネル電流Icの合計値は、約5.1×10−6Aとなり(図10(a)及び図10(b)参照)、図7(a)及び図7(b)に示す場合とほぼ等しい結果となる。これは、画素電極42に接続される第1駆動トランジスタTr12のソース電極12sと、第2駆動トランジスタTr13のソース電極13sと、が画素電極42に対してそれぞれ右側、左側に位置するためである。つまり、第1駆動トランジスタTr12のソース、ドレイン電極12s,12dの組と、第2駆動トランジスタTr13のソース、ドレイン電極13s,13dの組とは、画素電極42に対して鏡像対称な関係になる。
【0053】
このような構造により、第1駆動トランジスタTr12のソース、ドレイン電極12s,12dがチャンネル保護膜12pに対して右側にずれてオーバーラップ領域12aの面積が基準位置の場合に比べて増大するとともに、オーバーラップ領域12bの面積が基準位置の場合に比べて減少する。このため、第1駆動トランジスタTr12のチャネル電流Icは基準位置の場合よりも小さくなる。ところが、同時に第2駆動トランジスタTr13のソース、ドレイン電極13s,13dがチャンネル保護膜13pに対して右側にずれてオーバーラップ領域13aの面積が基準位置の場合に比べて減少するとともに、オーバーラップ領域13bの面積が基準位置の場合に比べて増大する。このため、第2駆動トランジスタTr13のチャネル電流Icは基準位置の場合よりも大きくなる。
【0054】
第1駆動トランジスタTr12のソース、ドレイン電極12s,12d及び第2駆動トランジスタTr13のソース、ドレイン電極13s,13dは、ともにソース−ドレイン導電膜をパターニングしてなる。このため、X軸方向に沿うソース、ドレイン電極の位置ずれ量も同じになる。したがって、チャンネル保護膜12p,13pとソース電極12s,13sとが重畳するオーバーラップ領域12a,13aの各面積の和が一定になり、チャンネル保護膜12p,13pとドレイン電極12d,13dとが重畳するオーバーラップ領域12b,13bの各面積の和が一定になる。このため、第1駆動トランジスタTr12及び第2駆動トランジスタTr13のチャネル電流Icの和は概ね一定になる。なお、ソース、ドレイン電極12s,12d、13s,13dに上下方向(Y軸方向)に位置ずれが生じても、第1駆動トランジスタTr12において、チャンネル幅方向のチャンネル保護膜12pの長さ及びチャンネル幅方向のゲート電極12gの長さはともに、チャンネル幅方向のソース、ドレイン電極12s,12dの各長さより十分長い。このため、オーバーラップ領域12a,12bの面積は、実質上一定であり、第2駆動トランジスタTr13において、チャンネル幅方向のチャンネル保護膜13pの長さ及びチャンネル幅方向のゲート電極13gの長さはともに、チャンネル幅方向のソース、ドレイン電極12s,12dの各長さよりも十分長い。このため、オーバーラップ領域13a,13bの面積は、実質上一定であるので、左右方向(X軸方向)の位置ずれのみを考慮すればよい。また、選択トランジスタTr11は、データラインLdからデータ電圧が印加されて駆動するため、第1及び第2駆動トランジスタTr12,Tr13のように発光素子21に電流を流さない。そのため、X軸方向のソース、ドレイン電極の位置ずれがあっても発光素子21の輝度階調に大きな悪影響を及ぼさない。
【0055】
このように、第1駆動トランジスタTr12のソース、ドレイン電極12s,12d及び第2駆動トランジスタTr13のソース、ドレイン電極13s,13dの位置が基準位置と比べて右側にずれていても、発光素子21は、基準位置の場合の発光素子21の輝度と比べて同程度の輝度で発光することが可能となる。
【0056】
同様に、図9(a)に示すように、発光画素30において、ゲート電極12g,13g(チャンネル保護膜12p,13p)に対し、ソース、ドレイン電極12s,12d、13s,13dが図7(a)に示す基準位置から左下方向に偏っている(X軸方向の位置ずれ量ΔX=Y軸方向の位置ずれ量ΔY=−1μm)場合でも、図9(b)に示すように、第2駆動トランジスタTr13を流れるチャネル電流Icが、第2駆動トランジスタTr13が基準位置の場合よりも小さくなる。ところが、第1駆動トランジスタTr12を流れるチャネル電流Icが、第1駆動トランジスタTr12が基準位置の場合よりも大きくなることで相殺される。このため、両チャネル電流Icの合計値は、5.1μmとなり(図10(a)及び図10(b)参照)、図7(a)及び図7(b)に示す場合、並びに、図8(a)及び図8(b)に示す場合とほぼ同様な結果となる。
【0057】
このような構造により、第1駆動トランジスタTr12のソース、ドレイン電極12s,12dがチャンネル保護膜12pに対して左側にずれてオーバーラップ領域12aの面積が基準位置の場合に比べて減少するとともに、オーバーラップ領域12bの面積が基準位置の場合に比べて増大する。このため、第1駆動トランジスタTr12のチャネル電流Icは基準位置の場合よりも大きくなる。ところが、同時に第2駆動トランジスタTr13のソース、ドレイン電極13s、13dがチャンネル保護膜13pに対して左側にずれてオーバーラップ領域13aの面積が基準位置の場合に比べて増大するとともに、オーバーラップ領域13bの面積が基準位置の場合に比べて減少する。このため、第2駆動トランジスタTr13のチャネル電流Icは基準位置の場合よりも小さくなる。
【0058】
このように、第1駆動トランジスタTr12のソース、ドレイン電極12s,12d及び第2駆動トランジスタTr13のソース、ドレイン電極13s,13dの位置が基準位置と比べて左側にずれていても、発光素子21は、基準位置の場合の発光素子21の輝度と比べて同程度の輝度で発光することが可能となる。
【0059】
なお、図10(a)、図10(b)に示すように、X軸方向のソース、ドレイン電極の位置ずれ量が−1μm、−0.5μm、0μm、0.5μm、1μmと変化すると、参考例ではチャネル電流Icが、それぞれ、3.5×10−6μA、4.0×10−6μA、4.6×10−6μA、5.5×10−6μA、6.9×10−6μAとなり、この範囲のチャネル電流Icの最大値が最小値の約2倍になる。これに対し、本実施形態では、上記変化に従い、チャネル電流Icはそれぞれ、5.1×10−6μA、4.8×10−6μA、4.6×10−6μA、4.8×10−6μA、5.1×10−6μAとなり、この範囲のチャネル電流Icの最大値が最小値の約1.1倍と差が小さく、±0.5×10−6μAの範囲でほぼ一定値を維持する。
【0060】
以上説明したように、本実施形態の画素駆動回路DS1、及び、画素駆動回路DS1を使用した表示装置によれば、第1駆動トランジスタTr12は、画素電極42の一辺側に接続されており、第2駆動トランジスタTr13は、画素電極42の一辺側に対向する他辺側に接続されている。このため、フォトリソグラフィ装置や露光装置(ステッパ)におけるレーザー照射用マスクのアラインメントずれなどにより、ゲート電極12g,13g或いはチャンネル保護膜12p,13pに対し、ソース、ドレイン電極12s,12d、13s,13dが位置ずれを生じても、第1駆動トランジスタTr12を流れるチャネル電流Icの減少分を第2駆動トランジスタTr13を流れるチャネル電流Icの増大分で相殺するか、或いは第1駆動トランジスタTr12を流れるチャネル電流Icの増大分を第2駆動トランジスタTr13を流れるチャネル電流Icの減少分で相殺して、第1及び第2駆動トランジスタTr12,Tr13のチャネル電流Icの総和をほぼ一定にすることができる。これにより、発光素子21を表示素子とした複数の発光画素30を有する表示装置において、均一な輝度の発光が可能となる。
【0061】
(第2実施形態)
本第2実施形態の表示装置が上述した第1実施形態の表示装置と異なる点は、第1実施形態では、画素駆動回路DS1が、1つの選択トランジスタTr11、2つの第1及び第2駆動トランジスタTr12,Tr13の合計3つのトランジスタを備えていたのに対し、第2実施形態では、画素駆動回路DS11が、2つの第1及び第2選択トランジスタTr51,Tr52、2つの第1及び第2駆動トランジスタTr53,Tr54の合計4つのトランジスタを備えている点やデータラインが駆動トランジスタのゲートではなく、駆動トランジスタのソース、ドレインのいずれか一方に間接的に接続されている点等にある。以下、第1実施形態と共通する点については同一又は対応する符号を付し、特に説明する場合を除き、説明を省略する。
【0062】
図11(a)に示すように、各発光画素30は、有機EL素子等の発光素子41と、発光素子41をアクティブ動作させる画素駆動回路DS11とを備える。また、画素回路基板は、基板31と、画素駆動回路DS11と、発光素子41の画素電極142とを備える。
【0063】
画素駆動回路DS11は、第1及び第2選択トランジスタTr51,Tr52、第1及び第2駆動トランジスタTr53,Tr54、及びキャパシタCp3,Cp4、を備える。第1及び第2選択トランジスタTr51,Tr52、並びに、第1及び第2駆動トランジスタTr53,Tr54は、いずれもアモルファスシリコン或いは微結晶シリコンを含む半導体層を備える逆スタガ型のnチャンネル型TFT(Thin Film Transistor)である。また、キャパシタCp3,Cp4は、データラインLdから供給される、階調信号などの表示用のデータを電荷として保持する。
【0064】
本実施形態の画素駆動回路DS11は、図11(a)に示すように2つの第1及び第2駆動トランジスタTr53,Tr54を備えていることに特徴を有する。これに対し、図11(b)に示す参考例の画素駆動回路DS10は、駆動トランジスタTr53aを1つのみ有している点で本実施形態の画素駆動回路DS11と異なる。比較用に、参考例の駆動トランジスタTr53aのチャンネル長と、本実施形態の第1及び第2駆動トランジスタTr53,Tr54の各チャンネル長とは互いに等しく、参考例の駆動トランジスタTr53aのチャンネル幅と、本実施形態の第1及び第2駆動トランジスタTr53,Tr54の各チャンネル幅の合計とが等しく設定された条件に基づいて、以下より説明する。
【0065】
図1及び図11(a)に示すように、基板31上には、行方向に配列された複数の画素駆動回路DS11のそれぞれに接続されたアノードラインLaと、列方向に配列された複数の画素駆動回路DS11のそれぞれに接続された複数のデータラインLdと、行方向に配列された複数の画素駆動回路DS11の各々の第1及び第2選択トランジスタTr51,Tr52を選択(スイッチング)するためのゲートラインLgと、が形成されている。
【0066】
図11(a)に示す本実施形態の画素駆動回路DS11では、第1選択トランジスタTr51は、ゲート電極51gがゲートラインLgに、ドレイン電極51dがアノードラインLaに、ソース電極51sがノードN51にそれぞれ接続される。また、第2選択トランジスタTr52は、ゲート電極52gがゲートラインLgに、ソース電極52sがデータラインLdに、ドレイン電極52dがノードN52にそれぞれ接続される。さらに、第1及び第2駆動トランジスタTr53,Tr54は、ゲート電極53g,54gがノードN51に、ドレイン電極53d,54dがアノードラインLaに、ソース電極53s,54sがノードN52にそれぞれ接続される。キャパシタCp3は、両端がそれぞれ第1駆動トランジスタTr53のゲート電極53g及びソース電極53s(ノードN51,N52)間に接続される。キャパシタCp4は、両端がそれぞれ第2駆動トランジスタTr54のゲート電極54g及びソース電極54s(ノードN51,N52)に接続され、キャパシタCp3,Cp4は、互いに同一容量に設定されている。このキャパシタCp3,Cp4は、第1及び第2駆動トランジスタTr53,Tr54のゲート−ソース間に付加的に設けられた補助容量、或いは第1及び第2駆動トランジスタTr53,Tr54のゲート−ソース間の寄生容量と補助容量を有する容量成分である。ノードN52は発光素子41のアノードに接続され、発光素子41のカソードは、対向電極146に接続されている。このように、第1及び第2駆動トランジスタTr53,Tr54は、アノードラインLa,ノードN52(発光素子41)間で並列接続されており、見かけ上1つのトランジスタとして機能する。さらに、発光素子41のカソード(対向電極146、図13参照)には基準電圧Vssが印加される。
【0067】
図11(b)に示す参考例の画素駆動回路DS10では、第1選択トランジスタTr51は、ゲート電極がゲートラインLgに、ドレイン電極がアノードラインLaに、ソース電極がノードN51にそれぞれ接続される。また、第2選択トランジスタTr52は、ゲート電極がゲートラインLgに、ソース電極がデータラインLdに、ドレイン電極がノードN52にそれぞれ接続される。さらに、駆動トランジスタTr53aは、ゲート電極がノードN51に、ドレイン電極がアノードラインLaに、ソース電極がノードN52にそれぞれ接続される。キャパシタCpは、両端がそれぞれ駆動トランジスタTr53aのゲート電極及びソース電極(ノードN51,N52)に接続される。ノードN52は発光素子41のアノードに接続され、発光素子41のカソードは、対向電極146に接続されている。
【0068】
図1、図11(a)、図12を参照して、書込み期間に、アノードラインLaの電位を第1供給電圧Vdd1に設定し、ゲートラインLgにオンレベルの選択信号を出力して、第1及び第2選択トランジスタTr51,Tr52をオン状態にするとともに、データラインLdに階調信号(電圧信号又は電流信号)を印加することによって、アノードラインLaを介して、各発光画素30内において、行方向に配列された複数組の第1及び第2駆動トランジスタTr53,Tr54にそれぞれ書込み電流が流れる。第1及び第2駆動トランジスタTr53,Tr54からの書込み電流は、ノードN52で合流して、第2選択トランジスタTr52、データラインLdに書込み電流が流れる。つまり、第1及び第2駆動トランジスタTr53,Tr54をそれぞれ流れる書込み電流の和は、アノードラインLaを流れる書込み電流の電流値と一致し、且つデータラインLdを流れる書込み電流の電流値と一致する。このとき、第1駆動トランジスタTr53のゲート電極53gとソース電極53sとの間の電圧は、第1駆動トランジスタTr53のドレイン電極53dとソース電極53sとの間に流れる書込み電流の電流値に応じて設定され、その電圧はキャパシタCp3に電荷として保持される。同時に第2駆動トランジスタTr54のゲート電極54gとソース電極54sとの間の電圧は、第2駆動トランジスタTr54のドレイン電極54dとソース電極54sとの間に流れる書込み電流の電流値に応じて設定され、その電圧はキャパシタCp4に電荷として保持される。なお、書込み期間中には、対向電極146の電位(基準電圧Vss)は、第1供給電圧Vdd1と等電位以下で且つデータラインLdの階調信号による電位と等電位以下となる。このため、書込み電流は発光素子41の発光層45には流れず、発光しない。
【0069】
次いで、表示期間に、アノードラインLaの電位を第1供給電圧Vdd1及び基準電圧Vssより十分高い電位の第2供給電圧Vdd2に設定し、ゲートラインLgにオフレベルの選択信号を出力して、第1及び第2選択トランジスタTr51,Tr52をオフ状態にし、書込み電流がデータラインLdに流れることを停止する。このとき、キャパシタCp3は、第1駆動トランジスタTr53が、書込み期間に流していた書込み電流と同等の電流値の駆動電流を流すように、ゲート電極53gとソース電極53sに電圧に印加し続ける。同時にキャパシタCp4は、第2駆動トランジスタTr54が、書込み期間に流していた書込み電流と同等の電流値の駆動電流を流すように、ゲート電極54gとソース電極54sに電圧に印加し続ける。このため、アノードラインLaから、ノードN51で分岐して、第1駆動トランジスタTr53及び第2駆動トランジスタTr54がそれぞれ流す駆動電流は、ノードN52で合流して、発光素子41に流れて発光素子41が発光する。
【0070】
図12、図13(a)及び図13(b)を参照して、各発光画素30における基板31上には、発光素子41を選択する第1及び第2選択トランジスタTr51,Tr52のゲート電極51g,52gと、発光素子41に駆動電流を供給する第1及び第2駆動トランジスタTr53,Tr54のゲート電極53g,54gと、列方向(上下方向)に沿って延びるデータラインLdと、ゲート電極51g,53gを互いに接続する導電層40と、が形成されている。基板31上には、データラインLd及びゲート電極51g〜54gを覆うように絶縁膜32が形成される。
【0071】
図12、図13(a)及び図13(b)を参照して、第1及び第2駆動トランジスタTr53,Tr54のソース電極53s,54sは、それぞれ絶縁膜32上の画素電極142に接続され、ドレイン電極53d,54dは、それぞれ基板31上のアノードラインLaに接続されている。詳しくは、第1駆動トランジスタTr53のソース電極53sは、矩形状の画素電極142(有機EL表示素子41)の一辺(右辺)側に接続され、第2駆動トランジスタTr54のソース電極54sは、画素電極142の当該一辺側に対向する他辺(左辺)側に接続されている。この画素電極142の一辺及び他辺は互いに平行である。また、ゲート電極12g,13gは、基板31上の導電層40を介して互いに接続されている。第1駆動トランジスタTr53のソース電極53s及びドレイン電極53dは、それぞれ、各図面中、チャンネル保護膜53pの左側及び右側に配置され、第2駆動トランジスタTr54のソース電極54s及びドレイン電極54dは、それぞれ、各図面中、チャンネル保護膜54pの右側及び左側に配置されている。第1駆動トランジスタTr53のソース、ドレイン電極53s,53dの下方には、それぞれ、n型不純物を含むアモルファスシリコンを有するオーミックコンタクト層163,164が形成されている。第2駆動トランジスタTr54のソース、ドレイン電極54s,54dの下方には、それぞれ、n型不純物を含むアモルファスシリコンを有するオーミックコンタクト層157,158が形成されている。第1選択トランジスタTr51のソース、ドレイン電極51s,51dの下方には、それぞれ、n型不純物を含むアモルファスシリコンを有するオーミックコンタクト層が形成されている。第2選択トランジスタTr52のソース、ドレイン電極52s,52dの下方には、それぞれ、n型不純物を含むアモルファスシリコンを有するオーミックコンタクト層153,154が形成されている。そして、保護絶縁膜であるチャンネル保護膜53pが、ソース、ドレイン電極53s,53d間及び、オーミックコンタクト層163,164間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層161上に配置されている。チャンネル保護膜54pが、ソース、ドレイン電極54s,54d間及び、オーミックコンタクト層157,158間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層152上に配置されている。第1選択トランジスタTr51のチャンネル保護膜51pが、ソース、ドレイン電極51s,51d間及び、オーミックコンタクト層(図示せず)間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層上に配置されている。第2選択トランジスタTr52のチャンネル保護膜52pが、ソース、ドレイン電極52s,52d間及び、オーミックコンタクト層153,154間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層151上に配置されている。第1及び第2選択トランジスタTr51,Tr52、第1及び第2駆動トランジスタTr53,Tr54の各半導体層151,152,161は、絶縁膜32上に形成されている。オーミックコンタクト層153,154は、ソース、ドレイン電極52s,52dと、半導体層151との低抵抗性接触のために配置される。オーミックコンタクト層163,164は、ソース、ドレイン電極53s,53dと、半導体層161との低抵抗性接触のために配置される。オーミックコンタクト層157,158は、ソース、ドレイン電極54s,54dと、半導体層152との低抵抗性接触のために配置される。
【0072】
アノードラインLa及びゲートラインLgは、各トランジスタTr51,Tr52,Tr53,Tr54のソース電極51s,52s,53s,54s及びドレイン電極51d,52d,53d,54dを形成するためのソース−ドレイン導電層を用いて形成されている。データラインLd及び導電層40は、各トランジスタTr51,Tr52,Tr53,Tr54のゲート電極51g,52g,53g,53gを形成するためのゲート導電層を用いて形成されている。データラインLdとソース電極52sとの間の絶縁膜32には、データラインLdとソース電極52sとを接続するためのコンタクトホールであるコンタクト部73が形成されている。ゲートラインLgとゲート電極52gとの間の絶縁膜32には、それぞれ、ゲートラインLgとゲート電極52gとを接続するためのコンタクトホールであるコンタクト部71が形成されている。ソース電極51sとゲート電極54gとの間の絶縁膜32には、ソース電極51sとゲート電極54gとを接続するためのコンタクトホールであるコンタクト部72が形成されている。これらコンタクト部71〜73によって、第1及び第2選択トランジスタTr51,Tr52、第1及び第2駆動トランジスタTr53,Tr54のゲート電極51g,52g,53g,54g、データラインLd、並びに導電層40となる、ゲート導電層をパターニングしてなる下部接続部と、第1及び第2選択トランジスタTr51,Tr52、第1及び第2駆動トランジスタTr53,Tr54のソース、ドレイン電極51s,52s,53s,54s,51d,52d,53d,54d、アノードラインLa、並びにゲートラインLgとなる、ソース−ドレイン導電層をパターニングしてなる上部接続部と、が適宜基板の厚さ方向に接続されている。
【0073】
図11(b)に示す参考例の駆動トランジスタTr53aのチャンネル幅はW(μm)であり、図11(a)に示す本実施形態の第1及び第2駆動トランジスタTr53,Tr54のチャンネル幅は、いずれもW/2(μm)である。このように、第1及び第2駆動トランジスタTr53,Tr54のチャンネル幅の合計は、参考例の駆動トランジスタTr53aのチャンネル幅Wと等しい(W=W/2+W/2)。第1及び第2駆動トランジスタTr53,Tr54の半導体層161,152のチャンネル長Lは互いに等しく、また第1駆動トランジスタTr53のソース電極53sとドレイン電極53dとの間の距離Gpと、第2駆動トランジスタTr54のソース電極54sとドレイン電極54dとの間の距離Gpとは互いに等しい。さらに、前述したように、第1及び第2駆動トランジスタTr53,Tr54は、駆動トランジスタTr53aと同様に、アノードラインLa及びノードN12の間に接続されている。よって、第1及び第2駆動トランジスタTr53,Tr54は、参考例の駆動トランジスタTr53aと同様、チャンネル幅W(μm)のTFTとして機能する。
【0074】
図13(a)及び図13(b)に示すように、発光素子41は、アノード電極としての画素電極142、正孔注入層43、インターレイヤ44、発光層45、及びカソード電極としての対向電極146、を備える。
【0075】
これらの正孔注入層43、インターレイヤ44及び発光層45が、所定の電界下で電子や正孔をキャリアとして輸送するキャリア輸送層となる。層間絶縁膜58は、トランジスタTr51,Tr52,Tr53,Tr54や、データラインLd、ゲートラインLg、アノードラインLaの上方を覆うとともに画素電極142の周縁部を覆う保護膜であり、発光画素30の発光領域を画する略矩形状の開口部58aが形成されている。層間絶縁膜58上には、列方向(図12の上下方向)に延在するストライプ形状の隔壁59が形成されている。隔壁59は、列方向に沿った複数の開口部58aに対応したストライプ形状の開口部59aを有する。
【0076】
対向電極146は、基板31上にマトリクス状に配列された全ての発光画素30(発光素子41)の画素電極42に対向し且つ連続して形成された電極層である。対向電極146は、コモン電極として機能し、所定の低電圧(接地電位GNDなどの基準電圧(基準電位)Vss)が共通に印加される。
【0077】
第1駆動トランジスタTr53は、半導体層161、チャンネル保護膜53p、ドレイン電極53d、ソース電極53s、オーミックコンタクト層163,164、ゲート電極53g及び、半導体層161とゲート電極53gとの間の絶縁膜32を備える。また、第2駆動トランジスタTr54は、半導体層152、チャンネル保護膜54p、ドレイン電極54d、ソース電極54s、オーミックコンタクト層157,158、ゲート電極54g及び半導体層152とゲート電極54gとの間の絶縁膜32を備える。また、第1選択トランジスタTr51は、半導体層(図示せず)、チャンネル保護膜51p、ドレイン電極51d、ソース電極51s、オーミックコンタクト層(図示せず)、ゲート電極51g及び半導体層とゲート電極51gとの間の絶縁膜32を備える。第2選択トランジスタTr52は、半導体層(図示せず)、チャンネル保護膜52p、ドレイン電極52d、ソース電極52s、オーミックコンタクト層(図示せず)、ゲート電極52g及び半導体層とゲート電極52gとの間の絶縁膜32を備える。
【0078】
なお、本実施形態では、第1駆動トランジスタTr53における、ソース電極53s及びドレイン電極53dとチャンネル保護膜53pとの各オーバーラップ領域53a,53bの面積は、互いに等しくなるように設定されている。また、駆動トランジスタTr54における、ソース電極54s及びドレイン電極54dとチャンネル保護膜54pとの各オーバーラップ領域54a,54bの面積の合計は、互いに等しくなるように設定されている。
【0079】
次に、図11(a)及び図14を参照しながら、本実施形態の画素駆動回路DS11の書込動作と発光動作を説明する。図14に示すように、ゲートラインLgは、発光パネルの周縁部に配置されたゲートドライバ12に接続されている。また、データラインLdは、発光パネルの周縁部に配置されたデータドライバ13に接続されている。さらに、アノードラインLa(電流供給配線)は、所定の高電位電源としてのアノードドライバ14に接続されている。
【0080】
(書込動作)
図14に示すように、ゲートドライバ12は、外部から供給されるタイミング信号に基づいて制御回路10から出力される制御信号群に従って1行目のゲートラインLgからn行目のゲートラインLgへと順次ハイレベル(オンレベルON)の選択信号を各行の書込み期間(走査期間)に出力する。オンレベルの選択信号が出力されているゲートラインLg以外のゲートラインLgはローレベル(オフレベル)の選択信号が出力されている。また、制御回路10から出力される制御信号群に従ってアノードドライバ14が、オンレベルONの選択信号が出力されているゲートラインLgに対応する行方向に配列された複数の発光画素30に接続されたアノードラインLaを、第1供給電圧Vdd1の電位に設定する。データドライバ13は、外部から供給される階調信号に基づき、制御回路10から出力される制御信号群に従って全列のデータラインLdに、階調信号に応じた、電圧値が基準電圧Vss以下の階調電圧又はアノードラインLaからデータドライバ13側に引き込む方向に流れる階調電流を印加する。アノードラインLaに設定される第1供給電圧Vdd1の電位は、基準電圧Vssと同電位或いはそれより低い。
【0081】
このように、各行のゲートラインLgにオンレベルONのパルスが出力されている期間、図11(a)を参照して、第1及び第2選択トランジスタTr51,Tr52はオン状態になる。これにより第1駆動トランジスタTr53のゲート電極53gとドレイン電極53d間が接続され、第2駆動トランジスタTr54のゲート電極54gとドレイン電極54d間がそれぞれ接続され、第1及び第2駆動トランジスタTr53,Tr54はダイオード接続状態とされる。そして、データドライバ13から各列のデータラインLdに印加される階調電圧信号又は階調電流信号に応じて、データラインLd及び第2選択トランジスタTr52を介して第1及び第2駆動トランジスタTr53,Tr54のドレイン・ソース間にそれぞれ書き込み電流が流れる。このため、第1駆動トランジスタTr53のゲート電極53gとソース電極53s間に、第1駆動トランジスタTr53のドレイン電極53d及びソース電極53s間に流れる電流の電流値に応じた電圧が自動的に印加される。第2駆動トランジスタTr54のゲート電極54g及びソース電極54s間に、第2駆動トランジスタTr54のドレイン電極54d及びソース電極54s間に流れる電流の電流値に応じた電圧が自動的に印加される。
【0082】
図11(a)を参照して、第1及び第2駆動トランジスタTr53,Tr54のゲート電極53g,54gの電位はドレイン電極54d,54gの電位と等しく、各データラインLdには、それぞれデータドライバ13から階調電圧又は階調電流の階調信号が印加される。このため、第1及び第2駆動トランジスタTr53,Tr54のゲート・ソース間に電位差が生じ、階調信号に従った電流値の電流Iが流れる。なお、走査期間では、アノードラインLaの電位が基準電圧Vss以下である。このため、発光素子41のアノードの電位はカソードの電位と同電位又はそれより低い電位となり、発光素子41にはゼロ電圧又は逆バイアス電圧が印加されていることになる。そのため、発光素子41にはアノードラインLaからの電流が流れない。
【0083】
このとき発光画素30のキャパシタCp3の両端は、データドライバ13により印加される、画像データの輝度階調値に応じた階調電圧又は階調電流に基づいて、第1駆動トランジスタTr53のドレイン電極53dからソース電極53sに流れるチャネル電流Icの電流値に従った電圧になり、キャパシタCp4の両端は、第2駆動トランジスタTr54のドレイン電極54dからソース電極54dに流れるチャネル電流Icの電流値に従った電圧になる。すなわち、発光画素30のキャパシタCp3,Cp4には、それぞれ、発光素子41の第1及び第2駆動トランジスタTr53,Tr54のドレイン・ソース間に画像データに従ったチャネル電流Icを流すのに必要な第1及び第2駆動トランジスタTr53,Tr54のゲート−ソース間の電位差を生じさせる電荷がチャージされる。
【0084】
(発光動作)
書込み期間後の表示期間に、ゲートドライバ12から所定の行のゲートラインLgに出力される選択信号がオンレベルONからオフレベルOFFに切り替わり、そして当該所定の行のアノードドライバ14によりアノードラインLaの電位が第1供給電圧Vdd1から第2供給電圧Vdd2に切り替わる。このため、当該所定のゲートラインLgに接続された発光画素30では、第1選択トランジスタTr51のゲート及び第2選択トランジスタTr52のゲートがオフ状態になり、当該所定の行のアノードラインLaを介して、第1駆動トランジスタTr53のドレイン電極53d及び第2駆動トランジスタTr54のドレイン電極54dに第2供給電圧Vdd2が供給される。
【0085】
このため、図11(a)を参照して、非選択状態の行の第2選択トランジスタTr52がオフ状態になり、第2選択トランジスタTr52に電流が流れない。更に、第1選択トランジスタTr51がオフ状態になり、キャパシタCp3,Cp4は、それらの各一端及び他端によりチャージされた電荷を保持し続け、第1及び第2駆動トランジスタTr53,Tr54はオン状態を維持し続ける。つまり、第1及び第2駆動トランジスタTr53,Tr54のゲート−ソース間電圧値Vgsが保持される。そのため、表示期間でも、第1及び第2駆動トランジスタTr53,Tr54は画像データに従った電流値の電流を流し続ける。このため、表示期間に第1及び第2駆動トランジスタTr53,Tr54がそれぞれ流すチャネル電流Icの電流値は、書込み期間に第1及び第2駆動トランジスタTr53,Tr54がそれぞれ流すチャネル電流Icの値に実質的に等しくなる。表示期間の間、第1及び第2駆動トランジスタTr53,Tr54を流れるチャネル電流IcはノードN52で合流して発光素子41に流れ、発光素子41が、これらチャネル電流Icの電流値の和に従った輝度で発光する。このようにして、発光素子41は画像データに応じた輝度階調で発光する。
【0086】
次に、本実施形態に係る表示装置の製造方法について図15及び図16を参照しながら説明する。ここでは、第1選択トランジスタTr51及び第2駆動トランジスタTr54は、第2選択トランジスタTr52及び第1駆動トランジスタTr53と同一工程によって形成される。よって、以下、第2選択トランジスタTr52及び第1駆動トランジスタTr53の形成方法の説明をもって、第1選択トランジスタTr51及び第2駆動トランジスタTr54の形成方法の説明を一部省略する。
【0087】
まず、図15(a)に示すように、発光画素基板である基板31上に、スパッタ法、真空蒸着法等により例えば、Mo膜、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlNdTi合金膜、MoNb合金膜等の少なくともいずれかを含むゲート導電膜を成膜する。そして、これをフォトリソグラフィによってトランジスタTr52,Tr53のゲート電極52g,53g、及びデータラインLdの形状にパターニングする。このとき、図15(a)では図示を省略したが、トランジスタTr51,Tr54のゲート電極51g,54g及び導電層40も形成される。
【0088】
次に、図15(b)に示すように、CVD(Chemical Vapor Deposition)法等により、ゲート電極52g,53g及びデータラインLd上に、シリコン酸化膜、シリコン窒化膜などの絶縁性材料を有する絶縁膜32を形成する。
【0089】
次に、絶縁膜32上に、CVD法等により半導体層となるアモルファスシリコン層、チャンネル保護膜となるシリコン酸化膜、シリコン窒化膜などの絶縁層を連続して堆積する。そして、この絶縁層をフォトリソグラフィによるレジストマスクを用いてパターニングしてチャンネル保護膜52p,53pを形成する。次いで、n型不純物を含むアモルファスシリコン層を堆積した後、フォトリソグラフィによるレジストマスクを用いてトランジスタTr52,Tr53のオーミックコンタクト層153,154、163,164の外周をパターニングする。引き続き下層のアモルファスシリコン層をエッチングしてトランジスタTr52,Tr53の半導体層152,161をパターニングして形成する。このとき、トランジスタTr52,Tr53の半導体層152,161のチャンネル長Lは、トランジスタTr52,Tr53の各チャンネル保護膜52p,53pの行方向(X軸方向)の長さによって定義され、位置ずれに関係なく常に一定である。
【0090】
次いで、スパッタ法、真空蒸着法等により絶縁膜32上に、ITO等の透明導電膜を形成し、フォトリソグラフィによるレジストマスクを用いてパターニングして画素電極142を形成する。
【0091】
そして、絶縁膜32にコンタクトホールであるコンタクト部71〜73を形成する。その後、例えば、Mo膜、Cr膜、Al膜、Cr/Al積層膜、AlTi合金膜又はAlNdTi合金膜、MoNb合金膜等の少なくともいずれかを含むソース−ドレイン導電膜をスパッタ法、真空蒸着法等を用いて堆積し、コンタクト部71〜73に埋設する。この後、フォトリソグラフィによるレジストマスクを用いてソース−ドレイン導電膜をパターニングして、第2選択トランジスタTr52,第1駆動トランジスタTr53の各ソース、ドレイン電極52s,52d、53s,53d、アノードラインLa、ゲートラインLgを形成するとともに、各トランジスタTr52,Tr53のソース、ドレイン電極の下方であって且つ各トランジスタTr52,Tr53のソース、ドレイン電極間のオーミックコンタクト層をエッチングして、トランジスタTr52,Tr53のオーミックコンタクト層153,154、163,164等を形成する。
【0092】
このように、ゲート導電膜、チャンネル保護膜、ソース−ドレイン導電膜はそれぞれ分離独立したフォトリソグラフィによるレジストマスクを用いてパターニングされる。このため、ソース、ドレイン電極に相対的な位置ずれを引き起こす可能性がある。そして、第1選択トランジスタTr51,第2選択トランジスタTr52,第1駆動トランジスタTr53及び第2駆動トランジスタTr54の各ソース、ドレイン電極は同一のフォトリソグラフィ工程によって形成されるので、位置ずれの程度が同じである。このため、第1駆動トランジスタTr53のソース電極53sとドレイン電極53dとの間の距離Gpと、第2駆動トランジスタTr54のソース電極54sとドレイン電極54dとの間の距離Gpと、は位置ずれがあっても常に一定である。そして、第1駆動トランジスタTr53及び第2駆動トランジスタTr54の各ソース、ドレイン電極53s,53d、54s,54dはそれぞれ、対応するゲート電極53g,54gとの相対的位置ずれの程度が互いに等しく、また対応するチャンネル保護膜53p,54pとの相対的位置ずれの程度が互いに等しい。そして、第1駆動トランジスタTr53のソース電極53s及び第2駆動トランジスタTr54のソース電極54sは、列方向に沿い且つ行方向に直交する画素電極42の二辺のうち、それぞれ右側の辺、左側の辺に重なって接続されるように形成される(図12参照)。
【0093】
続いて、図16(a)に示すように、CVD法等を用い、トランジスタTr52,Tr53やデータラインLd等の上方を覆うようにシリコン窒化膜を有する層間絶縁膜58を形成する。その後、層間絶縁膜58に、フォトリソグラフィによるレジストマスクを用いて開口部58aを形成する。次に、層間絶縁膜58を覆うように感光性ポリイミドを塗布し、マスク版を用いて露光、現像することによってパターニングし、開口部59aを有する隔壁59を形成する。
【0094】
その後、図16(b)に示すように、連続した液流を流すノズルプリンティング装置あるいは個々に独立した複数の液滴として吐出するインクジェット装置を用い、孔注入材料を含む有機化合物含有液を開口部58aで囲まれた画素電極142上に選択的に塗布する。続いて、基板31を大気雰囲気下で加熱し、有機高分子系のホール注入・輸送材料を含む有機化合物含有液の溶媒を揮発させ、正孔注入層43を形成する。
【0095】
次に、ノズルプリンティング装置又はインクジェット装置を用い、インターレイヤ44となる材料を含有する有機化合物含有液を正孔注入層43上に塗布する。窒素雰囲気中の加熱乾燥、或いは真空中での加熱乾燥を行い、残留溶媒の除去を行ってインターレイヤ44を形成する。
【0096】
続いて、ポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーなどの発光ポリマー材料(R,G,B)が、テトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解された有機化合物含有液を、ノズルプリンティング装置又はインクジェット装置を用いて塗布し、窒素雰囲気中で加熱して残留した有機溶媒の除去を行い、発光層45を形成する。
【0097】
その後、図16(b)に示すように、発光層45が形成された基板31上に、真空蒸着やスパッタリングを用い、Li,Mg,Ca,Ba等の仕事関数の低い材料を有する層と、Al等の光反射性導電層を有する層とから構成される2層構造の対向電極146を形成する。
【0098】
本実施形態に係る表示装置の作用効果は、図7〜10を参照して説明した第1実施形態に係る表示装置の作用効果と同様である。即ち、本実施形態の画素駆動回路DS11、及び、画素駆動回路DS11を使用した表示装置によれば、第1駆動トランジスタTr53のソース電極53sは、画素電極142の一辺側に接続されており、第2駆動トランジスタTr54のソース電極54sは、画素電極142の一辺側に対向する他辺側に接続されている。つまり、第1駆動トランジスタTr53のソース、ドレイン電極53s,53dの組と、第2駆動トランジスタTr54のソース、ドレイン電極54s、54dの組とは、画素電極142に対して鏡像対称な関係になる。
【0099】
このため、フォトリソグラフィ装置におけるレーザー照射用マスクのアラインメントずれなどにより、ゲート電極53g,54g或いはチャンネル保護膜53p,54pに対し、ソース、ドレイン電極53s,53d、54s,54dが位置ずれを生じて、第1及び第2駆動トランジスタTr53,Tr54の一方がチャネル電流Icを増大或いは減少しても、他方がチャネル電流Icを減少或いは増大し、チャネル電流Icの変化が緩和される。このため、第1及び第2駆動トランジスタTr53,Tr54のチャネル電流Icの総和はほぼ一定であり、基準位置の場合の発光素子41の輝度と比べて同程度の輝度で発光させすることができる。
【0100】
また、画素電極142の一方の辺(左辺)には、第1選択トランジスタTr51又は第2選択トランジスタTr52が配置されている。このため、画素電極142の当該一方の辺側に配置される第2駆動トランジスタTr54は、当該一方の辺の中央に配置しにくい構造になっており、当該一方の辺の後方の部分(左下側)において、画素電極142と接続している。このため、当該一方の辺の後方の部分に比べて当該一方の辺の前の部分(左上側)に第2駆動トランジスタTr54からの駆動電流が流れにくく、画素電極142上の発光層45に偏りが生じる恐れがある。しかしながら、第1駆動トランジスタTr53が、当該一方の辺に対向する他辺のうち、第2駆動トランジスタTr54側(後方側)よりも第1選択トランジスタTr51又は第2選択トランジスタTr52側(前方側)、つまり、他辺の前の部分(右上側)に配置されていることによって、第1駆動トランジスタTr53及び第2駆動トランジスタTr54で画素電極42全域に均等に電流を流して画素電極42上の発光層45全域で発光させることができる。
【0101】
上記各実施形態に係る表示装置は、例えば、図17(a),(b)に示すようなデジタルカメラ、図18に示すようなパーソナルコンピュータ、図19に示すような携帯電話、図20に示すようなテレビジョン装置(TV)等の電子機器に組み込むことができる。
【0102】
図17(a),(b)に示すように、デジタルカメラ200は、レンズ部201と操作部202と表示部203とファインダー204とを備える。この表示部203に上記実施形態の表示装置が用いられる。
【0103】
図18に示すパーソナルコンピュータ210は、表示部211と操作部212とを備え、この表示部211に上記実施形態の表示装置が用いられる。
【0104】
図19に示す携帯電話220は、表示部221と、操作部222と受話部223と送話部224とを備え、この表示部221に上記実施形態の表示装置が用いられる。
【0105】
図20に示すテレビジョン装置230は、表示部231を備え、この表示部231に上記実施形態の表示装置が用いられる。
【0106】
なお、本発明は、上述した実施形態に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で種種の変更が可能であることは勿論である。
【0107】
例えば、上述した各実施形態では、表示素子に有機EL素子を用いた表示装置について説明した。しかしこれに限られず、表示装置における表示素子は、その他のもの、例えば、LED(発光ダイオード)、FED(フィールドエミッションディスプレイ)やPDP(プラズマディスプレイパネル)などであってもよい。
【0108】
また、上述した各実施形態では、有機EL素子が正孔注入層、インターレイヤ、発光層の3層を有する構成を例に挙げて説明した。しかしこれに限られず、例えば正孔注入層及び発光層のみのように2層構造でもよく、発光層が正孔注入層を兼ねた単層構造でもよく、更には4層以上の層構造であってもよい。
【0109】
また、上述した各実施形態では、トランジスタは逆スタガ型の場合を例に挙げて説明したが、これに限らずコプラナ型であってもよい。そして、上述した各実施形態では、アモルファスシリコン或いは微結晶シリコンを含む半導体層を例に挙げて説明した。しかしこれに限られず、ポリシリコンを有する半導体層を備えたトランジスタであってもよい。また、nチャンネル型に限られず、pチャンネル型であってもよい。この場合、各実施形態のソース電極がドレイン電流となり、ドレイン電極がソース電極となり、またトランジスタのゲート電極に出力される信号のハイレベル、ローレベルが逆転する。
【0110】
また、上述した各実施形態では、MOSトランジスタを用いた。しかしこれに限られず、ダイオード、MIM(metal-insulator-metal)素子等のように複数のパターニングによって形成されるものであってもよい。
【0111】
上述した各実施形態では、1つの画素駆動回路内の2つの駆動トランジスタのチャンネル幅が互いに等しくした。しかしこれに限られず、必ずしも等しくなくても、本発明の技術的思想によれば、電流ずれを改善することができる。
【0112】
上述した各実施形態では、1つの画素駆動回路内の画素電極の左側及び右側にそれぞれ1つずつ駆動トランジスタを配置している。しかしこれに限られず、それに代えて画素電極の前側(上辺側)及び後側(下辺側)にそれぞれ1つずつ駆動トランジスタを配置してもよい。
【0113】
また、上述した各実施形態では、1つの有機EL素子を発光させる駆動トランジスタは2つであった。しかしこれに限られず、相補的な構造であれば、例えば、図3に示す第2駆動トランジスタTr13の代わりにチャンネル幅がW/4の駆動トランジスタを2個並列に接続するといったように3つ以上であってもよい。
【0114】
また、画素駆動回路は3つ及び4つのトランジスタを備える例を挙げて説明した。しかしこれに限られず、5つ以上のトランジスタを備えるものであってもよい。
また、上述した各実施形態では、赤(R)、緑(G)、青(B)の3色を発する3つの発光画素を一組として、縦方向に同色の画素が配置されるいわゆるストライプ配列の画素構造であった。しかしこれに限られず、赤(R)、緑(G)、青(B)の3色を発する3つの発光画素の各重心がそれぞれ三角形の頂点となる、いわゆるデルタ配列の画素構造であってもよい。
【0115】
また、上述した各実施形態では、主にチャンネル保護膜に対するトランジスタのソース、ドレイン電極の位置ずれに関して説明した。しかしこれに限られず、チャンネル保護膜を有していないトランジスタ構造であっても、半導体層と、ソース、ドレイン電極との位置ずれ(パターニングずれ)が生じる恐れがある構造、例えば、半導体層と、ソース、ドレイン電極とが、それぞれ分離独立したフォトリソグラフィによるパターニングで形成される構造であれば、本発明の技術的思想は適用できる。
【符号の説明】
【0116】
21、41・・・有機EL素子(発光素子、表示素子)、30・・・発光画素(画素)、31・・・基板(発光画素基板)、42、142・・・画素電極、DS1、DS11・・・画素駆動回路、Tr11・・・選択トランジスタ(スイッチング素子)、Tr12・・・第1駆動トランジスタ(第1駆動素子)、Tr13・・・第2駆動トランジスタ(第2駆動素子)、Tr51・・・第1選択トランジスタ(第1スイッチング素子)、Tr52・・・第2選択トランジスタ(第2スイッチング素子)、Tr53・・・第1駆動トランジスタ(第1駆動素子)、Tr54・・・第2駆動トランジスタ(第2駆動素子)
【特許請求の範囲】
【請求項1】
画素電極と、
前記画素電極の一辺側に接続された第1駆動素子と、
前記画素電極の前記一辺側と対向する他辺側に接続された第2駆動素子と、
を備えることを特徴とする画素回路基板。
【請求項2】
前記第1駆動素子及び前記第2駆動素子は並列に接続されていることを特徴とする請求項1に記載の画素回路基板。
【請求項3】
前記画素電極の前記一辺及び前記他辺は互いに平行であることを特徴とする請求項1又は2に記載の画素回路基板。
【請求項4】
前記第1駆動素子及び前記第2駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、を備えた駆動トランジスタであることを特徴とする請求項1乃至3のいずれか1項に記載の画素回路基板。
【請求項5】
前記第1駆動素子の前記ソース、ドレイン電極と、前記第2駆動素子の前記ソース、ドレイン電極は、前記画素電極に対して鏡像対称な関係になっていることを特徴とする請求項4に記載の画素回路基板。
【請求項6】
前記第1駆動素子及び前記第2駆動素子の前記ソース電極の組と、前記第1駆動素子及び前記第2駆動素子の前記ドレイン電極の組とは、一方がそれぞれ前記画素電極の前記一辺側、前記他辺側に接続され、他方がそれぞれアノードラインに接続されていることを特徴とする請求項4又は5に記載の画素回路基板。
【請求項7】
前記第1駆動素子及び前記第2駆動素子は、前記半導体層と、前記ソース、ドレイン電極との間に配置されたチャンネル保護膜をさらに備えていることを特徴とする請求項4乃至6のいずれか1項に記載の画素回路基板。
【請求項8】
前記第1駆動素子及び前記第2駆動素子をスイッチングするスイッチング素子をさらに備えていることを特徴とする請求項1乃至7のいずれか1項に記載の画素回路基板。
【請求項9】
前記スイッチング素子は、ゲートラインに接続されたゲート電極を備えるトランジスタであることを特徴とする請求項8に記載の画素回路基板。
【請求項10】
前記スイッチング素子は前記画素電極の他辺側に配置され、前記第1駆動素子は、前記画素電極の一辺側のうち、前記第2駆動素子側よりも前記スイッチング素子側に配置されていることを特徴とする請求項8又は9に記載の画素回路基板。
【請求項11】
前記スイッチング素子は、前記ソース、ドレイン電極の一方がデータラインに接続され、前記ソース、ドレイン電極の他方が前記第1駆動素子及び前記第2駆動素子に接続されていることを特徴とする請求項8乃至10のいずれか1項に記載の画素回路基板。
【請求項12】
前記スイッチング素子は、前記第1駆動素子及び前記第2駆動素子のゲート電極にそれぞれ接続された第1スイッチング素子と、
前記第1駆動素子及び前記第2駆動素子のソース電極或いは前記第1駆動素子及び前記第2駆動素子のドレイン電極に接続された第1スイッチング素子と、を有することを特徴とする請求項8乃至11のいずれか1項に記載の画素回路基板。
【請求項13】
請求項1乃至12のいずれか1項に記載の画素回路基板と、
対向電極と、
前記画素電極と前記対向電極との間に配置された発光層と、
を備えることを特徴とする表示装置。
【請求項14】
請求項13に記載の表示装置を備えることを特徴とする電子機器。
【請求項15】
画素電極の一辺側に接続された第1駆動素子と、前記画素電極の前記一辺側と対向する他辺側に接続された第2駆動素子と、を同一工程で形成することを特徴とする表示装置の製造方法。
【請求項16】
前記第1駆動素子及び前記第2駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、を備えた駆動トランジスタであることを特徴とする請求項15に記載の表示装置の製造方法。
【請求項17】
前記第1駆動素子及び前記第2駆動素子の前記半導体層をパターニング形成する工程におけるレジストマスクと、
前記第1駆動素子及び前記第2駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることを特徴とする請求項15又は16に記載の表示装置の製造方法。
【請求項18】
前記第1駆動素子及び前記第2駆動素子は、前記半導体層と、前記ソース、ドレイン電極との間に配置されたチャンネル保護膜をさらに備え、
前記チャンネル保護膜を形成する工程におけるレジストマスクと、前記第1駆動素子及び前記第2駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることを特徴とする請求項15乃至17のいずれか1項に記載の表示装置の製造方法。
【請求項1】
画素電極と、
前記画素電極の一辺側に接続された第1駆動素子と、
前記画素電極の前記一辺側と対向する他辺側に接続された第2駆動素子と、
を備えることを特徴とする画素回路基板。
【請求項2】
前記第1駆動素子及び前記第2駆動素子は並列に接続されていることを特徴とする請求項1に記載の画素回路基板。
【請求項3】
前記画素電極の前記一辺及び前記他辺は互いに平行であることを特徴とする請求項1又は2に記載の画素回路基板。
【請求項4】
前記第1駆動素子及び前記第2駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、を備えた駆動トランジスタであることを特徴とする請求項1乃至3のいずれか1項に記載の画素回路基板。
【請求項5】
前記第1駆動素子の前記ソース、ドレイン電極と、前記第2駆動素子の前記ソース、ドレイン電極は、前記画素電極に対して鏡像対称な関係になっていることを特徴とする請求項4に記載の画素回路基板。
【請求項6】
前記第1駆動素子及び前記第2駆動素子の前記ソース電極の組と、前記第1駆動素子及び前記第2駆動素子の前記ドレイン電極の組とは、一方がそれぞれ前記画素電極の前記一辺側、前記他辺側に接続され、他方がそれぞれアノードラインに接続されていることを特徴とする請求項4又は5に記載の画素回路基板。
【請求項7】
前記第1駆動素子及び前記第2駆動素子は、前記半導体層と、前記ソース、ドレイン電極との間に配置されたチャンネル保護膜をさらに備えていることを特徴とする請求項4乃至6のいずれか1項に記載の画素回路基板。
【請求項8】
前記第1駆動素子及び前記第2駆動素子をスイッチングするスイッチング素子をさらに備えていることを特徴とする請求項1乃至7のいずれか1項に記載の画素回路基板。
【請求項9】
前記スイッチング素子は、ゲートラインに接続されたゲート電極を備えるトランジスタであることを特徴とする請求項8に記載の画素回路基板。
【請求項10】
前記スイッチング素子は前記画素電極の他辺側に配置され、前記第1駆動素子は、前記画素電極の一辺側のうち、前記第2駆動素子側よりも前記スイッチング素子側に配置されていることを特徴とする請求項8又は9に記載の画素回路基板。
【請求項11】
前記スイッチング素子は、前記ソース、ドレイン電極の一方がデータラインに接続され、前記ソース、ドレイン電極の他方が前記第1駆動素子及び前記第2駆動素子に接続されていることを特徴とする請求項8乃至10のいずれか1項に記載の画素回路基板。
【請求項12】
前記スイッチング素子は、前記第1駆動素子及び前記第2駆動素子のゲート電極にそれぞれ接続された第1スイッチング素子と、
前記第1駆動素子及び前記第2駆動素子のソース電極或いは前記第1駆動素子及び前記第2駆動素子のドレイン電極に接続された第1スイッチング素子と、を有することを特徴とする請求項8乃至11のいずれか1項に記載の画素回路基板。
【請求項13】
請求項1乃至12のいずれか1項に記載の画素回路基板と、
対向電極と、
前記画素電極と前記対向電極との間に配置された発光層と、
を備えることを特徴とする表示装置。
【請求項14】
請求項13に記載の表示装置を備えることを特徴とする電子機器。
【請求項15】
画素電極の一辺側に接続された第1駆動素子と、前記画素電極の前記一辺側と対向する他辺側に接続された第2駆動素子と、を同一工程で形成することを特徴とする表示装置の製造方法。
【請求項16】
前記第1駆動素子及び前記第2駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、を備えた駆動トランジスタであることを特徴とする請求項15に記載の表示装置の製造方法。
【請求項17】
前記第1駆動素子及び前記第2駆動素子の前記半導体層をパターニング形成する工程におけるレジストマスクと、
前記第1駆動素子及び前記第2駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることを特徴とする請求項15又は16に記載の表示装置の製造方法。
【請求項18】
前記第1駆動素子及び前記第2駆動素子は、前記半導体層と、前記ソース、ドレイン電極との間に配置されたチャンネル保護膜をさらに備え、
前記チャンネル保護膜を形成する工程におけるレジストマスクと、前記第1駆動素子及び前記第2駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることを特徴とする請求項15乃至17のいずれか1項に記載の表示装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
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【図20】
【図21】
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【公開番号】特開2011−197152(P2011−197152A)
【公開日】平成23年10月6日(2011.10.6)
【国際特許分類】
【出願番号】特願2010−61647(P2010−61647)
【出願日】平成22年3月17日(2010.3.17)
【出願人】(000001443)カシオ計算機株式会社 (8,748)
【Fターム(参考)】
【公開日】平成23年10月6日(2011.10.6)
【国際特許分類】
【出願日】平成22年3月17日(2010.3.17)
【出願人】(000001443)カシオ計算機株式会社 (8,748)
【Fターム(参考)】
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