発光素子、発光素子アレイ、光書込みヘッドおよび画像形成装置
【課題】高出力化を図る発光素子アレイを提供する。
【解決手段】発光素子アレイは、ゲートに一定の電位が印加されたときアノードとカソード間で導通することが可能な３端子構造のシフト部サイリスタT1〜T6と、シフト部サイリスタT1〜T6から分離するように形成された発光ダイオードL1〜L6と、シフト部サイリスタT1〜T6のゲート間を結合する結合ダイオードD0〜D6とを有する。発光ダイオードＬ１〜Ｌ６のアノードは、対応するシフト部サイリスタT1〜T6のゲートに短絡され、発光ダイオードのカソードは、外部からの発光信号ラインΦＩ１またはΦＩ２に接続される。点弧されたシフト部サイリスタに接続された発光ダイオードは、発光信号ラインΦＩ１またはΦＩ２から供給される信号に応じて発光または非発光する。
【解決手段】発光素子アレイは、ゲートに一定の電位が印加されたときアノードとカソード間で導通することが可能な３端子構造のシフト部サイリスタT1〜T6と、シフト部サイリスタT1〜T6から分離するように形成された発光ダイオードL1〜L6と、シフト部サイリスタT1〜T6のゲート間を結合する結合ダイオードD0〜D6とを有する。発光ダイオードＬ１〜Ｌ６のアノードは、対応するシフト部サイリスタT1〜T6のゲートに短絡され、発光ダイオードのカソードは、外部からの発光信号ラインΦＩ１またはΦＩ２に接続される。点弧されたシフト部サイリスタに接続された発光ダイオードは、発光信号ラインΦＩ１またはΦＩ２から供給される信号に応じて発光または非発光する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子、発光素子アレイ、光書込みヘッドおよび画像形成装置に関する。
【背景技術】
【０００２】
密着型イメージセンサやプリンタなどの書込みヘッドに、面発光素子アレイが利用されている。典型的な面発光素子アレイは、１つの基板上に線形に配列された複数の発光素子を集積して構成される。面発光素子の代表的なものとして、発光ダイオード（ＬＥＤ）、発光サイリスタ、レーザダイオードが知られている。その中で発光サイリスタは、ＧａＡｓやＡｌＧａＡｓなどの化合物半導体層をｐｎｐｎ構造に積層し、ゲートに駆動電流を印加することで、アノード・カソード間に電流を流し発光させるものである。こうした発光サイリスタを基板上に集積し、各発光サイリスタを順次点灯させる自己走査型の発光素子アレイが特許文献１に開示されている。また、このような自己走査型の発光素子アレイでは、発光サイリスタよりも転送サイリスタの機能が優先されると、発光出力が必ずしも最大とならない。このため、転送サイリスタ上に発光ダイオードを形成し、転送機能と発光機能とを分離したものが特許文献２、３に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１−２３８９６２号公報
【特許文献２】特開２００１−３０８３７５号公報
【特許文献３】特開２００１−３０８３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、高出力化を図る発光素子、発光素子アレイ、光書込みヘッドおよび画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
請求項１は、基板と、前記基板上に形成され、ゲートに一定の電位が印加されたときアノードとカソード間で導通することが可能なサイリスタ部と、前記基板上に形成され、かつ前記サイリスタ部から分離するように形成された発光機能を有する発光部とを有し、前記発光部は、第１導電型の第１の半導体層と当該第１の半導体層上に形成された第１導電型と異なる第２導電型の第２の半導体層を含み、第１の半導体層は、前記サイリスタ部のゲートに電気的に接続され、第２の半導体層には、前記発光部を発光させるための発光信号線に電気的に接続される、発光素子。
請求項２は、前記基板上には、第１の島領域と、第１の島領域から分離された第２の島領域が形成され、第１の島領域には、前記サイリスタ部が形成され、第２の島領域には前記発光部が形成され、第１および第２の島領域は、ｐｎｐｎ構造の同一の半導体層を含む、請求項１に記載の発光素子。
請求項３は、前記発光部は、前記第１の半導体層の直下に前記発光部で発生された光を反射するための反射層を含む、請求項１または２に記載の発光素子。
請求項４は、前記反射層は、相対的に屈折率が高い高屈折率層と屈折率が低い低屈折率層の対を含む半導体多層膜反射鏡である、請求項１ないし３いずれか１つに記載の発光素子。
請求項５は、前記高屈折率層は、ＡｌＡｓまたはＡｌＧａＡｓを酸化した層である、請求項４に記載の発光素子。
請求項６は、前記反射層は、ＡｌＡｓまたはＡｌＧａＡｓを酸化した絶縁層であり、当該反射層の膜厚は、前記発光部で発生される光の発振波長のλ／４ｎｒ（ｎｒは媒質の屈折率）の奇数倍である、請求項３に記載の発光素子。
請求項７は、前記発光部は、前記第１の半導体層の直下に逆バイアスとなるｐｎ接合を提供する半導体層を含む、請求項１または２に記載の発光素子。
請求項８は、前記第１の島領域には、ｐｎｐｎ構造のｐｎ接合を利用したダイオードが形成され、当該ダイオードのアノードは、前記サイリスタのゲートと共通である、請求項１ないし７いずれか１つに記載の発光素子。
請求項９は、前記第１の島領域には、ｐｎｐｎ構造の半導体層を利用して抵抗が形成され、当該抵抗は前記サイリスタ部のゲートに接続される、請求項１ないし８いずれか１つに記載の発光素子。
請求項１０は、請求項１ないし９いずれか１つに記載の発光素子が前記基板上に線形に複数形成され発光素子アレイであって、奇数番目のサイリスタ部には、第１の転送信号が供給され、偶数番目のサイリスタ部には、第２の転送信号が供給され、線形に配列されたサイリスタ部は、第１および第２の転送信号に応じて順次点弧され、奇数番目の発光部の第２の半導体層には、第１の発光信号線が接続され、偶数番目の発光部の第２の半導体層には、第２の発光信号線が接続され、サイリスタ部が点弧されているとき、当該サイリスタ部のゲートに接続された発光部は、第１または第２の発光信号線から供給される発光信号が第１の値にあるとき発光し、第２の値にあるとき非発光である、自己走査型発光素子アレイ。
請求項１１は、請求項１０に記載の発光素子アレイを用いた光書込みヘッド。
請求項１２は、請求項１１に記載の光書込みヘッドを備えた画像形成装置。
【発明の効果】
【０００６】
請求項１によれば、発光部がサイリスタ部と分離されていない発光素子と比較して発光部の高出力化を図ることができる。
請求項２によれば、基板上に分離された発光部とサイリスタ部とをモノリシックに形成することができる。
請求項３、４によれば、発光部の高出力化を図ることができる。
請求項５によれば、反射層の反射率を高くすることができる。
請求項６によれば、光の反射と電気的な絶縁を同時に行うことができる。
請求項７によれば、発光部の電気的な絶縁を行うことができる。
請求項８によれば、ダイオードの形成を容易にすることができる。
請求項９によれば、抵抗の形成を容易にすることができる。
請求項１０によれば、高光出力の自己走査型発光素子アレイを提供することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施例に自己走査型発光素子アレイの回路図である。
【図２】本発明の実施例に係る自己走査型発光素子アレイの金属配線前の平面図である。
【図３】本発明の実施例に係る自己走査型発光素子アレイの金属配線後の平面図である。
【図４】図３に示す発光素子アレイのＡ−Ａ線断面図である。
【図５】本発明の実施例に用いられる外部から供給される各種信号の電圧波形を示す図である。
【図６】本発明の実施例に係る自己走査型発光素子アレイの動作を説明する回路図である。
【図７】本発明の実施例に係る自己走査型発光素子アレイの動作を説明する回路図である。
【図８】本発明の実施例に係る自己走査型発光素子アレイの動作を説明する回路図である。
【図９】本発明の第２および第３の実施例に係る発光素子アレイの断面図である。
【図１０】本発明の実施例に係る発光素子アレイの製造工程を説明する平面図である。
【図１１】本発明の実施例に係る発光素子アレイの製造工程を説明する平面図である。
【図１２】本発明の実施例に係る発光素子アレイの製造工程を説明する平面図である。
【図１３】本発明の実施例に係る発光素子アレイの製造工程を説明する平面図である。
【図１４】本発明の実施例に係る自己走査型発光素子アレイを適用した光書込みヘッドの構造を示す例である。
【図１５】本発明の実施例に係る自己走査型発光素子アレイを用いた光書込みヘッドを光プリンタに適用した例である。
【発明を実施するための形態】
【０００８】
多数の発光素子を同一基板上に集積した発光素子アレイは、その駆動用回路等と組み合わせてＬＥＤプリンタ用のプリントヘッドに用いられる光源に利用されている。発光素子としては、例えば発光ダイオード（ＬＥＤ）を１次元的に配列した発光素子アレイでは、外部駆動用回路から画像信号に対応した信号を、一つ一つのＬＥＤに供給しなければならないため、各ＬＥＤに給電するためのボンディングパッドがＬＥＤと同数だけ基板上に必要となる。ところが、ボンドパッドは、通常、面積が大きいため、発光素子アレイチップの面積が必然的に大きくなってしまう。チップ面積が大きくなると、１つのウェハから取得できるチップ数は減少するため、コスト低減化に限界が生じてしまう。
【０００９】
例えば、Ａ３対応のプリンタの1200dpiプリントヘッドでは、１次元配列されたＬＥＤの数は14,000個以上となり、これと同数のワイヤーをボンドパッドにボンディングする必要がある。ワイヤーボンディングの数が増える程、発光素子アレイの作製にかかるコストが大きくなる。さらに、印刷画像の品質を高めるために、高解像度の発光素子アレイを作成する場合には、ボンドパッド数が増えることによりワイヤボンド数が増加し、チップ面積がさらに大きくなることによりコストが増加し、これに加え、チップ上のボンドパッドのレイアウト自体に限界が見えてくる。
【００１０】
３端子構造の発光サイリスタを順次点弧させる自己走査型発光素子アレイでは、基板をアノード、最上層のｎ層をカソードとし、カソード層の直下のｐ層をゲートとするとき、しきい値以上の電流がゲートに流れないと、アノード・カソード間に電流が流れない。自己走査型発光装置（以下、ＳＬＥＤ（Self-scanning Light Emitting Device）と呼ぶ）は、このような性質をもつサイリスタをスイッチ素子として１次元的にアレイ化したシフト部サイリスタと、さらにサイリスタを発光素子として１次元的にアレイ化した発光部サイリスタとを同一基板上に集積したものである。
【００１１】
ＳＬＥＤでは、１つ１つの発光サイリスタに対応したボンドパッドを設ける必要はなく、チップの片側もしくは両側に配置されたボンドパッドに、矩形電圧を給電することにより、発光部サイリスタを端から順次点弧（自己走査）させることができる。従って、ＳＬＥＤにおいては、解像度を上げても、ボンドパッドをチップの端に寄せることができ、ボンドパッド数の増加とそれによるチップ面積の拡大、ワイヤボンド数の増加によるコストアップを回避することができる。
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。本実施の態様のＳＬＥＤは、従来のＳＬＥＤと異なり、シフト部サイリスタから分離された発光部を有する。発光部は、好ましくは発光ダイオードである。発光ダイオードが形成される島またはメサは、シフト部サイリスタが形成される島またはメサから分離され、発光ダイオードが形成される島は、シフト部サイリスタが形成される島と同一のｐｎｐｎ構造を含み、発光ダイオードは、このｐｎｐｎ構造上に積層される。さらに好ましくは、発光ダイオードとｐｎｐｎ構造との間には、発光ダイオードが発する光のうち、基板方向に向かう光を反射する反射領域が形成され、反射領域は、発光ダイオードとｐｎｐｎ構造とを電気的に分離するものであってもよい。ｐｎｐｎ構造を構成する半導体層、および発光部を構成する半導体層は、好ましくはＩＩＩ−Ｖ族化合物半導体によって構成されるが、以下の実施例では、化合物半導体として、ＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓを用いる。また、図面のスケールは、発明の特徴を分かり易くするために強調しており、必ずしも実際のデバイスのスケールと同一ではないことに留意すべきである。
【実施例】
【００１３】
図１は、本発明の実施例に係るＳＬＥＤの一部の素子の回路構成を示し、図２は、金属配線前のＳＬＥＤの平面図、図３は、金属配線後のＳＬＥＤの平面図、図４は、図３のＡ−Ａ線断面図である。
【００１４】
先ず、図１を参照すると、ここには、ＳＬＥＤ１０の一部として６つの発光ダイオードL1、L2、・・・L5、L6と、発光ダイオードL1〜L6を順次点灯可能な状態にさせるシフト部サイリスタT1、T2、・・・T5、T6と、隣接するシフト部サイリスタT1〜T6のゲート間に接続された結合ダイオードD0、D1、・・・D6とが示されている。
【００１５】
発光ダイオードL1〜L6の各アノードは、対応するシフト部サイリスタT1〜T6の各ゲートに短絡されている。奇数番目の発光ダイオードL1、L3、L5のカソードには、奇数ビット発光信号ラインΦＩ１が接続され、偶数番目の発光ダイオードL2、L4、L6のカソードには、偶数ビット発光信号ラインΦＩ２が接続される。
【００１６】
シフト部サイリスタT1〜T6のアノードは、グランド電位に接続される。奇数番目のシフト部サイリスタT1、T3、T5のカソードには、抵抗R1を介して奇数ビット転送ラインΦ１が接続され、偶数番目のシフト部サイリスタT2、T4、T6のカソードには、抵抗R1を介して偶数ビット転送ラインΦ２が接続される。
【００１７】
シフト部サイリスタT1〜T6の各ゲートは、ゲート負荷抵抗RGを介して電源ラインVGAに接続される。隣接するシフト部サイリスタT1〜T6のゲート間には、結合ダイオードD0〜D6が接続される。結合ダイオードは、後述するように、シフト部サイリスタと同一の島内に形成され、シフト部サイリスタのｐｎｐｎ構造のｐｎ接合を利用して構成される。このため、結合ダイオードD0〜D6のカソード電極直下には、寄生サイリスタPT0〜PT6が形成される。ここでは、寄生サイリスタPT0〜PT6の動作は関係しないので説明を省略する。
【００１８】
次に、図２を参照すると、ここには、図１の発光ダイオードL1〜L3、シフト部サイリスタT1〜T3、結合ダイオードD1〜D3をそれぞれ形成するための３つの島S1、S2、S3が例示されている。島S1〜S3は、実質的に同一の構成を有しており、ｐ型のＧａＡｓ基板上にモノリシックに形成される。島S1、S2、S3は、発光ダイオードL1、L2、L3を形成する島S1a、S2a、S3aと、シフト部サイリスタT1〜T3および結合ダイオードD1〜D3を形成する島S1b、S2b、S3bとに分割される。
【００１９】
図３は、図２上に、アルミニウム等の金属配線が形成された状態を示している。図示するように、奇数ビットおよび偶数ビットの発光信号ラインΦＩ１、ΦＩ２、奇数ビットおよび偶数ビットの転送ラインΦ１、Φ２、電源ラインVGAが島S1、S2、S3の配列方向に平行に延在されている。また、島S1、S2、S3の間は、配線WRによって接続され、さらに、島S1a、S2a、S3aの電極と、島S1b、S2b、S3bの電極４８の間は、配線WRによって接続される。
【００２０】
次に、島の内部構成を説明する。図４は、図３の島S1aと島S1bに跨るＡ−Ａ線断面図である。同図に示すように、ｐ型のＧａＡｓ半導体基板２０上には、所定の膜厚、所定のドーパント濃度を有するｐ型のＡｌＧａＡｓからなるアノード層２２、所定の膜厚、所定のドーパント濃度を有するｎ型のＡｌＧａＡｓからなるゲート層２４、所定の膜厚、所定のドーパント濃度を有するｐ型のＡｌＧａＡｓからなるゲート層２６、および所定の膜厚、所定のドーパント濃度を有するｎ型のＧａＡｓまたはＡｌＧａＡｓからなるカソード層２８が形成される。アノード層２２は、島S1aと島S1bとに共通であるが、ゲート層２４、２６との間には、島S1aと島S1bとを分離するための溝３０が形成される。溝３０は、好ましくは、島S1、S2、S3を形成するときに半導体層をエッチングすることによって形成される。
【００２１】
島S1bにおいて、カソード層２８上には、結合ダイオードD1のカソード電極４０が形成され、カソード層４０の一部をエッチングすることで露出されたゲート層２６上には、結合ダイオードD1のアノード電極４２が形成される。このアノード電極４２は、シフト部サイリスタT1のゲート電極と共通である。こうして、結合ダイオードD1は、ゲート層２６とカソード層２８のｐｎ接合を利用して形成される。
【００２２】
ここで、図２を参照すると、島S1bの上方には、もう１つの矩形状のカソード層２８Ｔがパターンニングされている。このカソード層２８Ｔ上には、カソード電極４０Ｔが形成される。基板の裏面には、図４に示すように、アノード電極４４が形成される。こうして、島S1b内に、ｐｎｐｎ構造のシフト部サイリスタT1が形成される。奇数番目のシフト部サイリスタT1、T3のカソード電極４０Ｔには、図３に示すように、奇数ビットの転送ラインΦ１が接続され、偶数番目のシフト部サイリスタT2には、偶数ビットの転送ラインΦ２が接続される。再び図２を参照すると、結合ダイオードD1のアノード電極４２、すなわちシフト部サイリスタT1のゲート電極４２は、ｐ型のゲート層２６の拡散抵抗によるゲート負荷抵抗RGを介して、ｐ型のゲート層２６上に形成された電極５０に接続され、電極５０は、図３に示すように電源ラインVGAに接続される。
【００２３】
島S1aにおいて、図４に示すように、カソード層２８と共通のｎ型の半導体層上には反射層３２が形成され、さらに反射層３２上に発光ダイオードL1が形成される。発光ダイオードL1は、ｐ型のＡｌＧａＡｓからなるアノード層３４とｎ型のＡｌＧａＡｓからなるカソード層３６とを含んで構成される。カソード層３６上にはカソード電極４６が形成され、カソード層４６の一部をエッチングすることで露出されたアノード層３４上にアノード電極４８が形成される。奇数番目の発光ダイオードL1、L3のカソード電極４６には、図３に示すように奇数ビットの発光信号ラインΦＩ１が接続され、偶数番目の発光ダイオードL2のカソード電極４６には、偶数ビットの発光信号ラインΦＩ２が接続される。また、発光ダイオードL1、L2、L3のアノード電極４８は、配線WRによって、シフト部サイリスタT1、T2、T3のゲート電極４２に短絡される。
【００２４】
好ましい例では、反射層３２は、高屈折率層と低屈折率層の対を積層した分布ブラック型反射鏡（Distributed Bragg Reflector:以下ＤＢＲという）から構成される。例えば、反射層３２は、Ａｌ組成が高いＡｌＧａＡｓ（またはＡｌＡｓ）からなる低屈折率層と、Ａｌ組成が低いＡｌＧａＡｓからなる高屈折率層との対から構成され、各層の膜厚は、発振波長（例えば、７８０ｎｍ）のλ／４ｎｒ（ｎｒは、媒質の屈折率である）である。反射層３２を介在させることで、発光ダイオードで発光された光のうち基板の方向へ向かう光は上方に反射され、光出射口３８（図３を参照）から効率良く取り出すことができる。
【００２５】
さらに好ましくは、反射層３２は、発光ダイオードL1とその直下のｐｎｐｎ構造とを電気的に絶縁することで、発光ダイオードL1は、シフト部サイリスタからは完全に分離される。また、発光ダイオードL1の直下にあるｐｎｐｎ構造がサイリスタとしてONする可能性を排除できる。このため、反射層３２をＤＢＲから構成する場合には、各半導体層に不純物をドーピングすることを要しない。さらに他の好適な例として、反射層３２は、酸化ＤＢＲから構成される。酸化ＤＢＲは、低屈折率層側のＡｌＡｓまたはＡｌＧａＡｓ（例えば、Ａｌ0.98Ｇａ0.02Ａｓ）を島またはメサの側面から全体的に酸化する。ＡｌＡｓまたはＡｌ0.98Ｇａ0.02Ａｓは酸化されると屈折率が小さくなるため、ＤＢＲの屈折率差を大きくすることで反射率を大きくすることができる。同時に、ＡｌＡｓまたはＡｌ0.98Ｇａ0.02Ａｓの酸化層は、高抵抗の絶縁領域となるため、発光ダイオードL1は、その直下のｐｎｐｎ構造から良好に電気的に絶縁される。
【００２６】
次に、本実施例のＳＬＥＤの動作について説明する。図５は、電源ラインVGA、奇数ビットおよび偶数ビットの転送ラインΦ１、Φ２、奇数ビットおよび偶数ビットの発光信号ラインΦＩ１、ΦＩ２から供給される信号の電圧波形を示す。図中、Ｔは、奇数ビットおよび偶数ビットの転送信号の周期を示し、奇数ビットおよび偶数ビットの転送信号がともにローレベルになっている時間を重なり時間と呼び、これをtaで表わしている。図６は、シフト部サイリスタT2がオン状態にあり、発光ダイオードL2がオンし、発光している状態を示している。
【００２７】
電源ラインVGAと、奇数ビットおよび偶数ビットの転送ラインΦ１、Φ２、奇数ビットおよび偶数ビットの発光信号ラインΦＩ１、ΦＩ２から供給される信号のローレベルの電圧が−3.3Ｖとすると、オン状態にあるシフト部サイリスタT2のゲート電位は、−0.2Ｖ程度まで引き上げられる。結合ダイオードD2の両端には、拡散電位分の約1.5Ｖの電位差が発生するため、シフト部サイリスタT3のゲートには、−1.7Ｖが印加され、シフト部サイリスタT4のゲートには、−3.2Ｖが印加される。
【００２８】
サイリスタをオンさせるためには、少なくともゲート・カソード間に拡散電位以上の電圧が印加され、かつカソード・アノード間に保持電流以上の電流が流される必要がある。シフト部サイリスタT4のゲート・カソード間には、0.1Ｖ程度しか印加されないので、シフト部サイリスタT4は、偶数ビット転送ラインΦ２によって−3.3Ｖが印加されても点弧できない。シフト部サイリスタT3のカソードには、奇数ビットの転送ラインΦ１によって0Ｖが印加されるため、シフト部サイリスタT3はオフ状態であるが、次に、転送ラインΦ１によって−3.3Ｖが印加されれば点弧することができる。一方、シフト部サイリスタT2よりも左側にあるダイオードD1には、逆バイアスがかかるので、ゲートD1の電位は電源ラインVGAの電圧程度（約−3.3Ｖ）となり、シフト部サイリスタT1はオンすることはできない。
【００２９】
シフト部サイリスタT2のゲートは、発光ダイオードL2のアノードに短絡されているため、発光ダイオードL2のアノードには−0.2Ｖの電圧が印加される。また、発光ダイオードL2のカソードには、偶数ビット発光信号ラインΦＩ２からの信号が抵抗RIを介して供給される。偶数ビット発光信号ラインΦＩ２の信号が「０」またはローレベルであるとき、発光ダイオードL2のカソードには、約−1.7Ｖの電圧が印加され、発光ダイオードL2は、順方向にバイアスされるため発光する。他方、偶数ビット発光信号ラインΦＩ２の信号が「１」またはハイレベルであるとき、発光ダイオードL2のカソードには約0Ｖが印加され、発光ダイオードはL2は逆バイアスとなるので発光しない。こうして、発光ダイオードL2は、偶数ビット発光信号ラインΦＩ２の「０」、「１」のデータに応じて発光する。
【００３０】
次に、図７に示すように、重なり期間ｔａにおいて、奇数ビット転送ラインΦ１がローレベル(-3.3Ｖ)に遷移すると、シフト部サイリスタT3がオンし、シフト部サイリスタのゲート電位分布が１ビット分右へシフトされる。
【００３１】
次に、図８に示すように、偶数ビット転送ラインΦ２および偶数ビット発光信号ラインΦＩ２がハイレベル（0Ｖ）に遷移されると、シフト部サイリスタT2および発光ダイオードL2はともにオフする。また、奇数ビット発光信号ラインΦＩ１の信号がローレベル（−3.3Ｖ）であるとき、発光ダイオードL3がオンし、発光するが、奇数ビット発光信号ラインΦＩ１の信号がハイレベル（0Ｖ）であるとき、発光ダイオードL3が発光しない。
【００３２】
こうして、シフト部サイリスタの列の左側から右側へ向けて順次点弧状態が転送され、シフト部サイリスタがオン状態であるビットの発光ダイオードタのみ、発光信号ラインΦＩ１、ΦＩ２から供給された0、1データにしたがって、オンするか否かが決まる。これにより、0、1データが発光または非発光の情報に変換される。
【００３３】
従来の発光素子アレイは、シフト部サイリスタと発光部サイリスタとが同一の島においてｐｎｐｎ構造の半導体層（カソード層を除く）を共通にするため、半導体基板上に形成されるエピタキシャル層は、シフト部サイリスタが高速でスイッチングできるように、容量や抵抗が小さくされている。抵抗を小さくするために、ｐ型のゲート層の不純物濃度を増加させると、発光の自由キャリアの吸収が増加し、発光効率が減少する。従って、従来の発光素子アレイでは、発光機能の最適解とスイッチング機能の最適解とを同時に満たすような構成ではない。
【００３４】
これに対し、本実施例では、発光ダイオードは、シフト部サイリスタとを構成する半導体層上に形成されるが、発光ダイオードが形成される島は、シフト部サイリスタが形成される島から分離されているため、シフト部サイリスタの機能を優先させるための構成に依存することなく、発光ダイオードの機能の最適化を図ることができる。これにより、シフト部サイリスタのスイッチングを高速化しつつ、発光ダイオードの高出力化を図ることができる。
【００３５】
本実施例では、発光ダイオードは、反射層３２を介してｐｎｐｎ構造上に形成されるため、発光ダイオードから発光された光のうち基板側へ向かう光は反射層３２によって上方に反射される。このため、発光された光の一部が、基板２０やｐｎｐｎ構造の半導体層によって吸収されるのが抑制され、効率良く光を基板の最上層の光出射口３８から取り出すことができる。
【００３６】
また、発光ダイオードを構成するアノード層およびカソード層は、発光効率の最適化を図る膜厚および不純物濃度とすることができる。さらに好ましい例では、発光ダイオードは、アノード層とカソード層との間に量子井戸層を含み、正孔と電子の結合効率を向上させることができる。さらに発光ダイオードは、アノード層の内部、あるいはアノード層とカソード層との間に電流狭窄層を形成し、電流狭窄層により正孔のキャリア密度を高め、正孔と電子の結合効率を向上させることができる。電流狭窄層は、例えば、ｐ型のＡｌＡｓもしくはＡｌ組成比が高いＡｌＧａＡｓ（例えば、Ａｌ組成が９８％以上）から構成され、島またはメサの側面から電流狭窄層の一部を酸化させることにより得ることができる。さらに好ましい例では、発光ダイオードは、量子井戸層と電流狭窄層とそれぞれを含み、発光効率を向上させるものであってもよい。
【００３７】
次に、本発明の他の実施例を図９に示す。図９（Ａ）に示す第２の実施例では、発光ダイオードL1は、絶縁層３２Ａ上に形成され、発光ダイオードL1は、下部のｐｎｐｎ構造から完全に電気的に分離される。好ましくは絶縁層３２Ａは、ＡｌＡｓまたはＡｌＧａＡｓを酸化した酸化アルミ層から構成される。さらに好ましくは、酸化アルミ層３２Ａの膜厚は、発振波長の１／４ｎｒ（ｎｒは、媒質の屈折率）の奇数倍に設定され、これにより発光ダイオードL1の光を反射する機能を備える。絶縁層３２Ａは、基板２０上にエピタキシャル成長により形成される他の半導体層から構成されるものであってもよい。
【００３８】
図９（Ｂ）に示す第３の実施例では、発光ダイオードL1は、ｐｎ接合を有する追加の半導体層３２Ｂ上に形成される。半導体層３２Ｂは、発光ダイオードL1のアノード層３４の直下にｎ型の半導体層と、その直下にｐ型の半導体層とを有し、発光ダイオードL1と下部ｐｎｐｎ構造との間に逆バイアス接合を提供する。これにより、発光ダイオードL1は、下部ｐｎｐｎ構造から電気的に分離される。半導体層３２Ｂは、基板２０上にエピタキシャル成長できる層であれば良く、例えば、ＡｌＧａＡｓ、ＧａＡｓ、ＡｌＡｓなどである。このように、発光ダイオードと下部ｐｎｐｎ構造との間には、電気的絶縁および／または光学的な反射機能を備えた半導体層が介在される。
【００３９】
次に、本発明の第１の実施例の発光素子アレイの製造方法を図１０ないし図１３を参照して説明する。ｐ型のＧａＡｓ半導体基板上には、ＭＯＣＶＤにより、シフト部サイリスタとしてのｐｎｐｎ構造の半導体層２２〜２８と、反射層３２と、発光ダイオードとしてのｐｎ構造の半導体層３４、３６がエピタキシャル成長される。図１０（Ａ）は、最上層であるｎ型の半導体層上に、発光ダイオードのカソード電極４６が形成された状態を示している。
【００４０】
次に、図１０（Ｂ）に示すように、発光ダイオードのカソード層３６が残されるように半導体層がエッチングされる。次いで、図１１（Ａ）に示すように、露出されたｐ型の半導体層上に、発光ダイオードのアノード電極４８が形成される。次いで、図１１（Ｂ）に示すように、発光ダイオードのアノード層３４が残されるように半導体層がエッチングされる。次に、図１２（Ａ）に示すように、露出されたｎ型の半導体層上に、結合ダイオードのカソード電極４０、シフト部サイリスタのカソード電極４０Ｔが形成され、次に、図１２（Ｂ）に示すように、結合ダイオードのカソード層２８、シフト部サイリスタのカソード層４０Ｔが残されるように半導体層がエッチングされる。次に、図１３（Ａ）に示すように、露出されたｐ型の半導体層上に、結合ダイオードおよびシフト部サイリスタに共通のアノード電極／ゲート電極４２、電源ラインVGAのための電極５０が形成され、次に、図１３（Ｂ）に示すように、島S1a、S1b、S2a、S2b、S3a、S3bを分離される溝（溝３０を含む）が形成される。その後、シリコン窒化膜等の層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成し、コンタクトホールによって露出された電極は、図３に示す金属配線によって接続される。なお、上記の工程は一例であって、必ずしもこれに限る必要はない。例えば、図１０（Ａ）の工程と図１２（Ａ）の工程は同時に行われるようにしてもよいし、図１１（Ａ）の工程と図１３（Ａ）の工程は同時に行われるようにしてもよい。
【００４１】
以上のような自己走査型発光素子アレイは、例えば、光プリンタの光書込みヘッドに用いられる。図１４に、自己走査型発光素子アレイを用いた光書込みヘッドの一例を示す。チップ実装基板７０上に、発光サイリスタを列状に配置した複数個の発光素子アレイチップ７１が、主走査方向に実装され、発光素子アレイチップ７１の発光素子が発光する光の光路上には、主走査方向に長尺な正立等倍のロッドレンズアレイ７２が、樹脂ハウジング７３により固定されている。ロッドレンズアレイ７２の光軸上には、感光ドラム７４が設けられる。また、チップ実装基板７０の下地には発光素子アレイチップ７１の熱を放出するためのヒートシンク７５が設けられ、ハウジング７３とヒートシンク７５は、チップ実装基板７０を間に挟んで止め金具７６により固定されている。
【００４２】
図１４に示す光書込みヘッドを用いた光プリンタを図１５に示す。光プリンタには、光書込みヘッド１００が設置される。円筒形の感光ドラム１０２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１０４で一様に帯電させる。そして、光書込みヘッド１００で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和し、潜像を形成する。続いて、現像器１０６で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１０８でカセット１１０中から送られてきた用紙１１２上に、トナーを転写する。用紙は、定着器１１４にて熱等を加えられ定着され、スタッカ１１６に送られる。一方、転写の終了したドラムは、消去ランプ１１８で帯電が全面にわたって中和され、清掃器１２０で残ったトナーが除去される。このような光書込みヘッドは、プリンタのみならずファクシミリ，複写機などの画像形成装置にも利用することができる。
【００４３】
以上、本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４４】
１０：ＳＬＥＤ
２０：ＧａＡｓ半導体基板
２２：アノード層
２４：ｎ型のゲート層
２６：ｐ型のゲート層
２８、２８Ｔ：カソード層
３０：溝
３２：反射層
３２Ａ：絶縁層
３２Ｂ：ｐｎ接合を有する半導体層
３４：アノード層
３６：カソード層
３８：光出射口
４０：カソード電極
４２：ゲート電極（アノード電極）
４４：アノード電極
４６：カソード電極
４８：アノード電極
Φ１：奇数ビット転送ライン
Φ２：偶数ビット転送ライン
ΦＩ１：奇数ビット発光信号ライン
ΦＩ２：偶数ビット発光信号ライン
ＶＧＡ：電源ライン
ＷＲ：配線
【技術分野】
【０００１】
本発明は、発光素子、発光素子アレイ、光書込みヘッドおよび画像形成装置に関する。
【背景技術】
【０００２】
密着型イメージセンサやプリンタなどの書込みヘッドに、面発光素子アレイが利用されている。典型的な面発光素子アレイは、１つの基板上に線形に配列された複数の発光素子を集積して構成される。面発光素子の代表的なものとして、発光ダイオード（ＬＥＤ）、発光サイリスタ、レーザダイオードが知られている。その中で発光サイリスタは、ＧａＡｓやＡｌＧａＡｓなどの化合物半導体層をｐｎｐｎ構造に積層し、ゲートに駆動電流を印加することで、アノード・カソード間に電流を流し発光させるものである。こうした発光サイリスタを基板上に集積し、各発光サイリスタを順次点灯させる自己走査型の発光素子アレイが特許文献１に開示されている。また、このような自己走査型の発光素子アレイでは、発光サイリスタよりも転送サイリスタの機能が優先されると、発光出力が必ずしも最大とならない。このため、転送サイリスタ上に発光ダイオードを形成し、転送機能と発光機能とを分離したものが特許文献２、３に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１−２３８９６２号公報
【特許文献２】特開２００１−３０８３７５号公報
【特許文献３】特開２００１−３０８３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、高出力化を図る発光素子、発光素子アレイ、光書込みヘッドおよび画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
請求項１は、基板と、前記基板上に形成され、ゲートに一定の電位が印加されたときアノードとカソード間で導通することが可能なサイリスタ部と、前記基板上に形成され、かつ前記サイリスタ部から分離するように形成された発光機能を有する発光部とを有し、前記発光部は、第１導電型の第１の半導体層と当該第１の半導体層上に形成された第１導電型と異なる第２導電型の第２の半導体層を含み、第１の半導体層は、前記サイリスタ部のゲートに電気的に接続され、第２の半導体層には、前記発光部を発光させるための発光信号線に電気的に接続される、発光素子。
請求項２は、前記基板上には、第１の島領域と、第１の島領域から分離された第２の島領域が形成され、第１の島領域には、前記サイリスタ部が形成され、第２の島領域には前記発光部が形成され、第１および第２の島領域は、ｐｎｐｎ構造の同一の半導体層を含む、請求項１に記載の発光素子。
請求項３は、前記発光部は、前記第１の半導体層の直下に前記発光部で発生された光を反射するための反射層を含む、請求項１または２に記載の発光素子。
請求項４は、前記反射層は、相対的に屈折率が高い高屈折率層と屈折率が低い低屈折率層の対を含む半導体多層膜反射鏡である、請求項１ないし３いずれか１つに記載の発光素子。
請求項５は、前記高屈折率層は、ＡｌＡｓまたはＡｌＧａＡｓを酸化した層である、請求項４に記載の発光素子。
請求項６は、前記反射層は、ＡｌＡｓまたはＡｌＧａＡｓを酸化した絶縁層であり、当該反射層の膜厚は、前記発光部で発生される光の発振波長のλ／４ｎｒ（ｎｒは媒質の屈折率）の奇数倍である、請求項３に記載の発光素子。
請求項７は、前記発光部は、前記第１の半導体層の直下に逆バイアスとなるｐｎ接合を提供する半導体層を含む、請求項１または２に記載の発光素子。
請求項８は、前記第１の島領域には、ｐｎｐｎ構造のｐｎ接合を利用したダイオードが形成され、当該ダイオードのアノードは、前記サイリスタのゲートと共通である、請求項１ないし７いずれか１つに記載の発光素子。
請求項９は、前記第１の島領域には、ｐｎｐｎ構造の半導体層を利用して抵抗が形成され、当該抵抗は前記サイリスタ部のゲートに接続される、請求項１ないし８いずれか１つに記載の発光素子。
請求項１０は、請求項１ないし９いずれか１つに記載の発光素子が前記基板上に線形に複数形成され発光素子アレイであって、奇数番目のサイリスタ部には、第１の転送信号が供給され、偶数番目のサイリスタ部には、第２の転送信号が供給され、線形に配列されたサイリスタ部は、第１および第２の転送信号に応じて順次点弧され、奇数番目の発光部の第２の半導体層には、第１の発光信号線が接続され、偶数番目の発光部の第２の半導体層には、第２の発光信号線が接続され、サイリスタ部が点弧されているとき、当該サイリスタ部のゲートに接続された発光部は、第１または第２の発光信号線から供給される発光信号が第１の値にあるとき発光し、第２の値にあるとき非発光である、自己走査型発光素子アレイ。
請求項１１は、請求項１０に記載の発光素子アレイを用いた光書込みヘッド。
請求項１２は、請求項１１に記載の光書込みヘッドを備えた画像形成装置。
【発明の効果】
【０００６】
請求項１によれば、発光部がサイリスタ部と分離されていない発光素子と比較して発光部の高出力化を図ることができる。
請求項２によれば、基板上に分離された発光部とサイリスタ部とをモノリシックに形成することができる。
請求項３、４によれば、発光部の高出力化を図ることができる。
請求項５によれば、反射層の反射率を高くすることができる。
請求項６によれば、光の反射と電気的な絶縁を同時に行うことができる。
請求項７によれば、発光部の電気的な絶縁を行うことができる。
請求項８によれば、ダイオードの形成を容易にすることができる。
請求項９によれば、抵抗の形成を容易にすることができる。
請求項１０によれば、高光出力の自己走査型発光素子アレイを提供することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施例に自己走査型発光素子アレイの回路図である。
【図２】本発明の実施例に係る自己走査型発光素子アレイの金属配線前の平面図である。
【図３】本発明の実施例に係る自己走査型発光素子アレイの金属配線後の平面図である。
【図４】図３に示す発光素子アレイのＡ−Ａ線断面図である。
【図５】本発明の実施例に用いられる外部から供給される各種信号の電圧波形を示す図である。
【図６】本発明の実施例に係る自己走査型発光素子アレイの動作を説明する回路図である。
【図７】本発明の実施例に係る自己走査型発光素子アレイの動作を説明する回路図である。
【図８】本発明の実施例に係る自己走査型発光素子アレイの動作を説明する回路図である。
【図９】本発明の第２および第３の実施例に係る発光素子アレイの断面図である。
【図１０】本発明の実施例に係る発光素子アレイの製造工程を説明する平面図である。
【図１１】本発明の実施例に係る発光素子アレイの製造工程を説明する平面図である。
【図１２】本発明の実施例に係る発光素子アレイの製造工程を説明する平面図である。
【図１３】本発明の実施例に係る発光素子アレイの製造工程を説明する平面図である。
【図１４】本発明の実施例に係る自己走査型発光素子アレイを適用した光書込みヘッドの構造を示す例である。
【図１５】本発明の実施例に係る自己走査型発光素子アレイを用いた光書込みヘッドを光プリンタに適用した例である。
【発明を実施するための形態】
【０００８】
多数の発光素子を同一基板上に集積した発光素子アレイは、その駆動用回路等と組み合わせてＬＥＤプリンタ用のプリントヘッドに用いられる光源に利用されている。発光素子としては、例えば発光ダイオード（ＬＥＤ）を１次元的に配列した発光素子アレイでは、外部駆動用回路から画像信号に対応した信号を、一つ一つのＬＥＤに供給しなければならないため、各ＬＥＤに給電するためのボンディングパッドがＬＥＤと同数だけ基板上に必要となる。ところが、ボンドパッドは、通常、面積が大きいため、発光素子アレイチップの面積が必然的に大きくなってしまう。チップ面積が大きくなると、１つのウェハから取得できるチップ数は減少するため、コスト低減化に限界が生じてしまう。
【０００９】
例えば、Ａ３対応のプリンタの1200dpiプリントヘッドでは、１次元配列されたＬＥＤの数は14,000個以上となり、これと同数のワイヤーをボンドパッドにボンディングする必要がある。ワイヤーボンディングの数が増える程、発光素子アレイの作製にかかるコストが大きくなる。さらに、印刷画像の品質を高めるために、高解像度の発光素子アレイを作成する場合には、ボンドパッド数が増えることによりワイヤボンド数が増加し、チップ面積がさらに大きくなることによりコストが増加し、これに加え、チップ上のボンドパッドのレイアウト自体に限界が見えてくる。
【００１０】
３端子構造の発光サイリスタを順次点弧させる自己走査型発光素子アレイでは、基板をアノード、最上層のｎ層をカソードとし、カソード層の直下のｐ層をゲートとするとき、しきい値以上の電流がゲートに流れないと、アノード・カソード間に電流が流れない。自己走査型発光装置（以下、ＳＬＥＤ（Self-scanning Light Emitting Device）と呼ぶ）は、このような性質をもつサイリスタをスイッチ素子として１次元的にアレイ化したシフト部サイリスタと、さらにサイリスタを発光素子として１次元的にアレイ化した発光部サイリスタとを同一基板上に集積したものである。
【００１１】
ＳＬＥＤでは、１つ１つの発光サイリスタに対応したボンドパッドを設ける必要はなく、チップの片側もしくは両側に配置されたボンドパッドに、矩形電圧を給電することにより、発光部サイリスタを端から順次点弧（自己走査）させることができる。従って、ＳＬＥＤにおいては、解像度を上げても、ボンドパッドをチップの端に寄せることができ、ボンドパッド数の増加とそれによるチップ面積の拡大、ワイヤボンド数の増加によるコストアップを回避することができる。
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。本実施の態様のＳＬＥＤは、従来のＳＬＥＤと異なり、シフト部サイリスタから分離された発光部を有する。発光部は、好ましくは発光ダイオードである。発光ダイオードが形成される島またはメサは、シフト部サイリスタが形成される島またはメサから分離され、発光ダイオードが形成される島は、シフト部サイリスタが形成される島と同一のｐｎｐｎ構造を含み、発光ダイオードは、このｐｎｐｎ構造上に積層される。さらに好ましくは、発光ダイオードとｐｎｐｎ構造との間には、発光ダイオードが発する光のうち、基板方向に向かう光を反射する反射領域が形成され、反射領域は、発光ダイオードとｐｎｐｎ構造とを電気的に分離するものであってもよい。ｐｎｐｎ構造を構成する半導体層、および発光部を構成する半導体層は、好ましくはＩＩＩ−Ｖ族化合物半導体によって構成されるが、以下の実施例では、化合物半導体として、ＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓを用いる。また、図面のスケールは、発明の特徴を分かり易くするために強調しており、必ずしも実際のデバイスのスケールと同一ではないことに留意すべきである。
【実施例】
【００１３】
図１は、本発明の実施例に係るＳＬＥＤの一部の素子の回路構成を示し、図２は、金属配線前のＳＬＥＤの平面図、図３は、金属配線後のＳＬＥＤの平面図、図４は、図３のＡ−Ａ線断面図である。
【００１４】
先ず、図１を参照すると、ここには、ＳＬＥＤ１０の一部として６つの発光ダイオードL1、L2、・・・L5、L6と、発光ダイオードL1〜L6を順次点灯可能な状態にさせるシフト部サイリスタT1、T2、・・・T5、T6と、隣接するシフト部サイリスタT1〜T6のゲート間に接続された結合ダイオードD0、D1、・・・D6とが示されている。
【００１５】
発光ダイオードL1〜L6の各アノードは、対応するシフト部サイリスタT1〜T6の各ゲートに短絡されている。奇数番目の発光ダイオードL1、L3、L5のカソードには、奇数ビット発光信号ラインΦＩ１が接続され、偶数番目の発光ダイオードL2、L4、L6のカソードには、偶数ビット発光信号ラインΦＩ２が接続される。
【００１６】
シフト部サイリスタT1〜T6のアノードは、グランド電位に接続される。奇数番目のシフト部サイリスタT1、T3、T5のカソードには、抵抗R1を介して奇数ビット転送ラインΦ１が接続され、偶数番目のシフト部サイリスタT2、T4、T6のカソードには、抵抗R1を介して偶数ビット転送ラインΦ２が接続される。
【００１７】
シフト部サイリスタT1〜T6の各ゲートは、ゲート負荷抵抗RGを介して電源ラインVGAに接続される。隣接するシフト部サイリスタT1〜T6のゲート間には、結合ダイオードD0〜D6が接続される。結合ダイオードは、後述するように、シフト部サイリスタと同一の島内に形成され、シフト部サイリスタのｐｎｐｎ構造のｐｎ接合を利用して構成される。このため、結合ダイオードD0〜D6のカソード電極直下には、寄生サイリスタPT0〜PT6が形成される。ここでは、寄生サイリスタPT0〜PT6の動作は関係しないので説明を省略する。
【００１８】
次に、図２を参照すると、ここには、図１の発光ダイオードL1〜L3、シフト部サイリスタT1〜T3、結合ダイオードD1〜D3をそれぞれ形成するための３つの島S1、S2、S3が例示されている。島S1〜S3は、実質的に同一の構成を有しており、ｐ型のＧａＡｓ基板上にモノリシックに形成される。島S1、S2、S3は、発光ダイオードL1、L2、L3を形成する島S1a、S2a、S3aと、シフト部サイリスタT1〜T3および結合ダイオードD1〜D3を形成する島S1b、S2b、S3bとに分割される。
【００１９】
図３は、図２上に、アルミニウム等の金属配線が形成された状態を示している。図示するように、奇数ビットおよび偶数ビットの発光信号ラインΦＩ１、ΦＩ２、奇数ビットおよび偶数ビットの転送ラインΦ１、Φ２、電源ラインVGAが島S1、S2、S3の配列方向に平行に延在されている。また、島S1、S2、S3の間は、配線WRによって接続され、さらに、島S1a、S2a、S3aの電極と、島S1b、S2b、S3bの電極４８の間は、配線WRによって接続される。
【００２０】
次に、島の内部構成を説明する。図４は、図３の島S1aと島S1bに跨るＡ−Ａ線断面図である。同図に示すように、ｐ型のＧａＡｓ半導体基板２０上には、所定の膜厚、所定のドーパント濃度を有するｐ型のＡｌＧａＡｓからなるアノード層２２、所定の膜厚、所定のドーパント濃度を有するｎ型のＡｌＧａＡｓからなるゲート層２４、所定の膜厚、所定のドーパント濃度を有するｐ型のＡｌＧａＡｓからなるゲート層２６、および所定の膜厚、所定のドーパント濃度を有するｎ型のＧａＡｓまたはＡｌＧａＡｓからなるカソード層２８が形成される。アノード層２２は、島S1aと島S1bとに共通であるが、ゲート層２４、２６との間には、島S1aと島S1bとを分離するための溝３０が形成される。溝３０は、好ましくは、島S1、S2、S3を形成するときに半導体層をエッチングすることによって形成される。
【００２１】
島S1bにおいて、カソード層２８上には、結合ダイオードD1のカソード電極４０が形成され、カソード層４０の一部をエッチングすることで露出されたゲート層２６上には、結合ダイオードD1のアノード電極４２が形成される。このアノード電極４２は、シフト部サイリスタT1のゲート電極と共通である。こうして、結合ダイオードD1は、ゲート層２６とカソード層２８のｐｎ接合を利用して形成される。
【００２２】
ここで、図２を参照すると、島S1bの上方には、もう１つの矩形状のカソード層２８Ｔがパターンニングされている。このカソード層２８Ｔ上には、カソード電極４０Ｔが形成される。基板の裏面には、図４に示すように、アノード電極４４が形成される。こうして、島S1b内に、ｐｎｐｎ構造のシフト部サイリスタT1が形成される。奇数番目のシフト部サイリスタT1、T3のカソード電極４０Ｔには、図３に示すように、奇数ビットの転送ラインΦ１が接続され、偶数番目のシフト部サイリスタT2には、偶数ビットの転送ラインΦ２が接続される。再び図２を参照すると、結合ダイオードD1のアノード電極４２、すなわちシフト部サイリスタT1のゲート電極４２は、ｐ型のゲート層２６の拡散抵抗によるゲート負荷抵抗RGを介して、ｐ型のゲート層２６上に形成された電極５０に接続され、電極５０は、図３に示すように電源ラインVGAに接続される。
【００２３】
島S1aにおいて、図４に示すように、カソード層２８と共通のｎ型の半導体層上には反射層３２が形成され、さらに反射層３２上に発光ダイオードL1が形成される。発光ダイオードL1は、ｐ型のＡｌＧａＡｓからなるアノード層３４とｎ型のＡｌＧａＡｓからなるカソード層３６とを含んで構成される。カソード層３６上にはカソード電極４６が形成され、カソード層４６の一部をエッチングすることで露出されたアノード層３４上にアノード電極４８が形成される。奇数番目の発光ダイオードL1、L3のカソード電極４６には、図３に示すように奇数ビットの発光信号ラインΦＩ１が接続され、偶数番目の発光ダイオードL2のカソード電極４６には、偶数ビットの発光信号ラインΦＩ２が接続される。また、発光ダイオードL1、L2、L3のアノード電極４８は、配線WRによって、シフト部サイリスタT1、T2、T3のゲート電極４２に短絡される。
【００２４】
好ましい例では、反射層３２は、高屈折率層と低屈折率層の対を積層した分布ブラック型反射鏡（Distributed Bragg Reflector:以下ＤＢＲという）から構成される。例えば、反射層３２は、Ａｌ組成が高いＡｌＧａＡｓ（またはＡｌＡｓ）からなる低屈折率層と、Ａｌ組成が低いＡｌＧａＡｓからなる高屈折率層との対から構成され、各層の膜厚は、発振波長（例えば、７８０ｎｍ）のλ／４ｎｒ（ｎｒは、媒質の屈折率である）である。反射層３２を介在させることで、発光ダイオードで発光された光のうち基板の方向へ向かう光は上方に反射され、光出射口３８（図３を参照）から効率良く取り出すことができる。
【００２５】
さらに好ましくは、反射層３２は、発光ダイオードL1とその直下のｐｎｐｎ構造とを電気的に絶縁することで、発光ダイオードL1は、シフト部サイリスタからは完全に分離される。また、発光ダイオードL1の直下にあるｐｎｐｎ構造がサイリスタとしてONする可能性を排除できる。このため、反射層３２をＤＢＲから構成する場合には、各半導体層に不純物をドーピングすることを要しない。さらに他の好適な例として、反射層３２は、酸化ＤＢＲから構成される。酸化ＤＢＲは、低屈折率層側のＡｌＡｓまたはＡｌＧａＡｓ（例えば、Ａｌ0.98Ｇａ0.02Ａｓ）を島またはメサの側面から全体的に酸化する。ＡｌＡｓまたはＡｌ0.98Ｇａ0.02Ａｓは酸化されると屈折率が小さくなるため、ＤＢＲの屈折率差を大きくすることで反射率を大きくすることができる。同時に、ＡｌＡｓまたはＡｌ0.98Ｇａ0.02Ａｓの酸化層は、高抵抗の絶縁領域となるため、発光ダイオードL1は、その直下のｐｎｐｎ構造から良好に電気的に絶縁される。
【００２６】
次に、本実施例のＳＬＥＤの動作について説明する。図５は、電源ラインVGA、奇数ビットおよび偶数ビットの転送ラインΦ１、Φ２、奇数ビットおよび偶数ビットの発光信号ラインΦＩ１、ΦＩ２から供給される信号の電圧波形を示す。図中、Ｔは、奇数ビットおよび偶数ビットの転送信号の周期を示し、奇数ビットおよび偶数ビットの転送信号がともにローレベルになっている時間を重なり時間と呼び、これをtaで表わしている。図６は、シフト部サイリスタT2がオン状態にあり、発光ダイオードL2がオンし、発光している状態を示している。
【００２７】
電源ラインVGAと、奇数ビットおよび偶数ビットの転送ラインΦ１、Φ２、奇数ビットおよび偶数ビットの発光信号ラインΦＩ１、ΦＩ２から供給される信号のローレベルの電圧が−3.3Ｖとすると、オン状態にあるシフト部サイリスタT2のゲート電位は、−0.2Ｖ程度まで引き上げられる。結合ダイオードD2の両端には、拡散電位分の約1.5Ｖの電位差が発生するため、シフト部サイリスタT3のゲートには、−1.7Ｖが印加され、シフト部サイリスタT4のゲートには、−3.2Ｖが印加される。
【００２８】
サイリスタをオンさせるためには、少なくともゲート・カソード間に拡散電位以上の電圧が印加され、かつカソード・アノード間に保持電流以上の電流が流される必要がある。シフト部サイリスタT4のゲート・カソード間には、0.1Ｖ程度しか印加されないので、シフト部サイリスタT4は、偶数ビット転送ラインΦ２によって−3.3Ｖが印加されても点弧できない。シフト部サイリスタT3のカソードには、奇数ビットの転送ラインΦ１によって0Ｖが印加されるため、シフト部サイリスタT3はオフ状態であるが、次に、転送ラインΦ１によって−3.3Ｖが印加されれば点弧することができる。一方、シフト部サイリスタT2よりも左側にあるダイオードD1には、逆バイアスがかかるので、ゲートD1の電位は電源ラインVGAの電圧程度（約−3.3Ｖ）となり、シフト部サイリスタT1はオンすることはできない。
【００２９】
シフト部サイリスタT2のゲートは、発光ダイオードL2のアノードに短絡されているため、発光ダイオードL2のアノードには−0.2Ｖの電圧が印加される。また、発光ダイオードL2のカソードには、偶数ビット発光信号ラインΦＩ２からの信号が抵抗RIを介して供給される。偶数ビット発光信号ラインΦＩ２の信号が「０」またはローレベルであるとき、発光ダイオードL2のカソードには、約−1.7Ｖの電圧が印加され、発光ダイオードL2は、順方向にバイアスされるため発光する。他方、偶数ビット発光信号ラインΦＩ２の信号が「１」またはハイレベルであるとき、発光ダイオードL2のカソードには約0Ｖが印加され、発光ダイオードはL2は逆バイアスとなるので発光しない。こうして、発光ダイオードL2は、偶数ビット発光信号ラインΦＩ２の「０」、「１」のデータに応じて発光する。
【００３０】
次に、図７に示すように、重なり期間ｔａにおいて、奇数ビット転送ラインΦ１がローレベル(-3.3Ｖ)に遷移すると、シフト部サイリスタT3がオンし、シフト部サイリスタのゲート電位分布が１ビット分右へシフトされる。
【００３１】
次に、図８に示すように、偶数ビット転送ラインΦ２および偶数ビット発光信号ラインΦＩ２がハイレベル（0Ｖ）に遷移されると、シフト部サイリスタT2および発光ダイオードL2はともにオフする。また、奇数ビット発光信号ラインΦＩ１の信号がローレベル（−3.3Ｖ）であるとき、発光ダイオードL3がオンし、発光するが、奇数ビット発光信号ラインΦＩ１の信号がハイレベル（0Ｖ）であるとき、発光ダイオードL3が発光しない。
【００３２】
こうして、シフト部サイリスタの列の左側から右側へ向けて順次点弧状態が転送され、シフト部サイリスタがオン状態であるビットの発光ダイオードタのみ、発光信号ラインΦＩ１、ΦＩ２から供給された0、1データにしたがって、オンするか否かが決まる。これにより、0、1データが発光または非発光の情報に変換される。
【００３３】
従来の発光素子アレイは、シフト部サイリスタと発光部サイリスタとが同一の島においてｐｎｐｎ構造の半導体層（カソード層を除く）を共通にするため、半導体基板上に形成されるエピタキシャル層は、シフト部サイリスタが高速でスイッチングできるように、容量や抵抗が小さくされている。抵抗を小さくするために、ｐ型のゲート層の不純物濃度を増加させると、発光の自由キャリアの吸収が増加し、発光効率が減少する。従って、従来の発光素子アレイでは、発光機能の最適解とスイッチング機能の最適解とを同時に満たすような構成ではない。
【００３４】
これに対し、本実施例では、発光ダイオードは、シフト部サイリスタとを構成する半導体層上に形成されるが、発光ダイオードが形成される島は、シフト部サイリスタが形成される島から分離されているため、シフト部サイリスタの機能を優先させるための構成に依存することなく、発光ダイオードの機能の最適化を図ることができる。これにより、シフト部サイリスタのスイッチングを高速化しつつ、発光ダイオードの高出力化を図ることができる。
【００３５】
本実施例では、発光ダイオードは、反射層３２を介してｐｎｐｎ構造上に形成されるため、発光ダイオードから発光された光のうち基板側へ向かう光は反射層３２によって上方に反射される。このため、発光された光の一部が、基板２０やｐｎｐｎ構造の半導体層によって吸収されるのが抑制され、効率良く光を基板の最上層の光出射口３８から取り出すことができる。
【００３６】
また、発光ダイオードを構成するアノード層およびカソード層は、発光効率の最適化を図る膜厚および不純物濃度とすることができる。さらに好ましい例では、発光ダイオードは、アノード層とカソード層との間に量子井戸層を含み、正孔と電子の結合効率を向上させることができる。さらに発光ダイオードは、アノード層の内部、あるいはアノード層とカソード層との間に電流狭窄層を形成し、電流狭窄層により正孔のキャリア密度を高め、正孔と電子の結合効率を向上させることができる。電流狭窄層は、例えば、ｐ型のＡｌＡｓもしくはＡｌ組成比が高いＡｌＧａＡｓ（例えば、Ａｌ組成が９８％以上）から構成され、島またはメサの側面から電流狭窄層の一部を酸化させることにより得ることができる。さらに好ましい例では、発光ダイオードは、量子井戸層と電流狭窄層とそれぞれを含み、発光効率を向上させるものであってもよい。
【００３７】
次に、本発明の他の実施例を図９に示す。図９（Ａ）に示す第２の実施例では、発光ダイオードL1は、絶縁層３２Ａ上に形成され、発光ダイオードL1は、下部のｐｎｐｎ構造から完全に電気的に分離される。好ましくは絶縁層３２Ａは、ＡｌＡｓまたはＡｌＧａＡｓを酸化した酸化アルミ層から構成される。さらに好ましくは、酸化アルミ層３２Ａの膜厚は、発振波長の１／４ｎｒ（ｎｒは、媒質の屈折率）の奇数倍に設定され、これにより発光ダイオードL1の光を反射する機能を備える。絶縁層３２Ａは、基板２０上にエピタキシャル成長により形成される他の半導体層から構成されるものであってもよい。
【００３８】
図９（Ｂ）に示す第３の実施例では、発光ダイオードL1は、ｐｎ接合を有する追加の半導体層３２Ｂ上に形成される。半導体層３２Ｂは、発光ダイオードL1のアノード層３４の直下にｎ型の半導体層と、その直下にｐ型の半導体層とを有し、発光ダイオードL1と下部ｐｎｐｎ構造との間に逆バイアス接合を提供する。これにより、発光ダイオードL1は、下部ｐｎｐｎ構造から電気的に分離される。半導体層３２Ｂは、基板２０上にエピタキシャル成長できる層であれば良く、例えば、ＡｌＧａＡｓ、ＧａＡｓ、ＡｌＡｓなどである。このように、発光ダイオードと下部ｐｎｐｎ構造との間には、電気的絶縁および／または光学的な反射機能を備えた半導体層が介在される。
【００３９】
次に、本発明の第１の実施例の発光素子アレイの製造方法を図１０ないし図１３を参照して説明する。ｐ型のＧａＡｓ半導体基板上には、ＭＯＣＶＤにより、シフト部サイリスタとしてのｐｎｐｎ構造の半導体層２２〜２８と、反射層３２と、発光ダイオードとしてのｐｎ構造の半導体層３４、３６がエピタキシャル成長される。図１０（Ａ）は、最上層であるｎ型の半導体層上に、発光ダイオードのカソード電極４６が形成された状態を示している。
【００４０】
次に、図１０（Ｂ）に示すように、発光ダイオードのカソード層３６が残されるように半導体層がエッチングされる。次いで、図１１（Ａ）に示すように、露出されたｐ型の半導体層上に、発光ダイオードのアノード電極４８が形成される。次いで、図１１（Ｂ）に示すように、発光ダイオードのアノード層３４が残されるように半導体層がエッチングされる。次に、図１２（Ａ）に示すように、露出されたｎ型の半導体層上に、結合ダイオードのカソード電極４０、シフト部サイリスタのカソード電極４０Ｔが形成され、次に、図１２（Ｂ）に示すように、結合ダイオードのカソード層２８、シフト部サイリスタのカソード層４０Ｔが残されるように半導体層がエッチングされる。次に、図１３（Ａ）に示すように、露出されたｐ型の半導体層上に、結合ダイオードおよびシフト部サイリスタに共通のアノード電極／ゲート電極４２、電源ラインVGAのための電極５０が形成され、次に、図１３（Ｂ）に示すように、島S1a、S1b、S2a、S2b、S3a、S3bを分離される溝（溝３０を含む）が形成される。その後、シリコン窒化膜等の層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成し、コンタクトホールによって露出された電極は、図３に示す金属配線によって接続される。なお、上記の工程は一例であって、必ずしもこれに限る必要はない。例えば、図１０（Ａ）の工程と図１２（Ａ）の工程は同時に行われるようにしてもよいし、図１１（Ａ）の工程と図１３（Ａ）の工程は同時に行われるようにしてもよい。
【００４１】
以上のような自己走査型発光素子アレイは、例えば、光プリンタの光書込みヘッドに用いられる。図１４に、自己走査型発光素子アレイを用いた光書込みヘッドの一例を示す。チップ実装基板７０上に、発光サイリスタを列状に配置した複数個の発光素子アレイチップ７１が、主走査方向に実装され、発光素子アレイチップ７１の発光素子が発光する光の光路上には、主走査方向に長尺な正立等倍のロッドレンズアレイ７２が、樹脂ハウジング７３により固定されている。ロッドレンズアレイ７２の光軸上には、感光ドラム７４が設けられる。また、チップ実装基板７０の下地には発光素子アレイチップ７１の熱を放出するためのヒートシンク７５が設けられ、ハウジング７３とヒートシンク７５は、チップ実装基板７０を間に挟んで止め金具７６により固定されている。
【００４２】
図１４に示す光書込みヘッドを用いた光プリンタを図１５に示す。光プリンタには、光書込みヘッド１００が設置される。円筒形の感光ドラム１０２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１０４で一様に帯電させる。そして、光書込みヘッド１００で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和し、潜像を形成する。続いて、現像器１０６で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１０８でカセット１１０中から送られてきた用紙１１２上に、トナーを転写する。用紙は、定着器１１４にて熱等を加えられ定着され、スタッカ１１６に送られる。一方、転写の終了したドラムは、消去ランプ１１８で帯電が全面にわたって中和され、清掃器１２０で残ったトナーが除去される。このような光書込みヘッドは、プリンタのみならずファクシミリ，複写機などの画像形成装置にも利用することができる。
【００４３】
以上、本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４４】
１０：ＳＬＥＤ
２０：ＧａＡｓ半導体基板
２２：アノード層
２４：ｎ型のゲート層
２６：ｐ型のゲート層
２８、２８Ｔ：カソード層
３０：溝
３２：反射層
３２Ａ：絶縁層
３２Ｂ：ｐｎ接合を有する半導体層
３４：アノード層
３６：カソード層
３８：光出射口
４０：カソード電極
４２：ゲート電極（アノード電極）
４４：アノード電極
４６：カソード電極
４８：アノード電極
Φ１：奇数ビット転送ライン
Φ２：偶数ビット転送ライン
ΦＩ１：奇数ビット発光信号ライン
ΦＩ２：偶数ビット発光信号ライン
ＶＧＡ：電源ライン
ＷＲ：配線
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、ゲートに一定の電位が印加されたときアノードとカソード間で導通することが可能なサイリスタ部と、
前記基板上に形成され、かつ前記サイリスタ部から分離するように形成された発光機能を有する発光部とを有し、
前記発光部は、第１導電型の第１の半導体層と当該第１の半導体層上に形成された第１導電型と異なる第２導電型の第２の半導体層を含み、第１の半導体層は、前記サイリスタ部のゲートに電気的に接続され、第２の半導体層には、前記発光部を発光させるための発光信号線に電気的に接続される、発光素子。
【請求項２】
前記基板上には、第１の島領域と、第１の島領域から分離された第２の島領域が形成され、第１の島領域には、前記サイリスタ部が形成され、第２の島領域には前記発光部が形成され、第１および第２の島領域は、ｐｎｐｎ構造の同一の半導体層を含む、請求項１に記載の発光素子。
【請求項３】
前記発光部は、前記第１の半導体層の直下に前記発光部で発生された光を反射するための反射層を含む、請求項１または２に記載の発光素子。
【請求項４】
前記反射層は、相対的に屈折率が高い高屈折率層と屈折率が低い低屈折率層の対を含む半導体多層膜反射鏡である、請求項１ないし３いずれか１つに記載の発光素子。
【請求項５】
前記高屈折率層は、ＡｌＡｓまたはＡｌＧａＡｓを酸化した層である、請求項４に記載の発光素子。
【請求項６】
前記反射層は、ＡｌＡｓまたはＡｌＧａＡｓを酸化した絶縁層であり、当該反射層の膜厚は、前記発光部で発生される光の発振波長のλ／４ｎｒ（ｎｒは媒質の屈折率）の奇数倍である、請求項３に記載の発光素子。
【請求項７】
前記発光部は、前記第１の半導体層の直下に逆バイアスとなるｐｎ接合を提供する半導体層を含む、請求項１または２に記載の発光素子。
【請求項８】
前記第１の島領域には、ｐｎｐｎ構造のｐｎ接合を利用したダイオードが形成され、当該ダイオードのアノードは、前記サイリスタのゲートと共通である、請求項１ないし７いずれか１つに記載の発光素子。
【請求項９】
前記第１の島領域には、ｐｎｐｎ構造の半導体層を利用して抵抗が形成され、当該抵抗は前記サイリスタ部のゲートに接続される、請求項１ないし８いずれか１つに記載の発光素子。
【請求項１０】
請求項１ないし９いずれか１つに記載の発光素子が前記基板上に線形に複数形成され発光素子アレイであって、
奇数番目のサイリスタ部には、第１の転送信号が供給され、偶数番目のサイリスタ部には、第２の転送信号が供給され、線形に配列されたサイリスタ部は、第１および第２の転送信号に応じて順次点弧され、
奇数番目の発光部の第２の半導体層には、第１の発光信号線が接続され、偶数番目の発光部の第２の半導体層には、第２の発光信号線が接続され、
サイリスタ部が点弧されているとき、当該サイリスタ部のゲートに接続された発光部は、第１または第２の発光信号線から供給される発光信号が第１の値にあるとき発光し、第２の値にあるとき非発光である、自己走査型発光素子アレイ。
【請求項１１】
請求項１０に記載の発光素子アレイを用いた光書込みヘッド。
【請求項１２】
請求項１１に記載の光書込みヘッドを備えた画像形成装置。
【請求項１】
基板と、
前記基板上に形成され、ゲートに一定の電位が印加されたときアノードとカソード間で導通することが可能なサイリスタ部と、
前記基板上に形成され、かつ前記サイリスタ部から分離するように形成された発光機能を有する発光部とを有し、
前記発光部は、第１導電型の第１の半導体層と当該第１の半導体層上に形成された第１導電型と異なる第２導電型の第２の半導体層を含み、第１の半導体層は、前記サイリスタ部のゲートに電気的に接続され、第２の半導体層には、前記発光部を発光させるための発光信号線に電気的に接続される、発光素子。
【請求項２】
前記基板上には、第１の島領域と、第１の島領域から分離された第２の島領域が形成され、第１の島領域には、前記サイリスタ部が形成され、第２の島領域には前記発光部が形成され、第１および第２の島領域は、ｐｎｐｎ構造の同一の半導体層を含む、請求項１に記載の発光素子。
【請求項３】
前記発光部は、前記第１の半導体層の直下に前記発光部で発生された光を反射するための反射層を含む、請求項１または２に記載の発光素子。
【請求項４】
前記反射層は、相対的に屈折率が高い高屈折率層と屈折率が低い低屈折率層の対を含む半導体多層膜反射鏡である、請求項１ないし３いずれか１つに記載の発光素子。
【請求項５】
前記高屈折率層は、ＡｌＡｓまたはＡｌＧａＡｓを酸化した層である、請求項４に記載の発光素子。
【請求項６】
前記反射層は、ＡｌＡｓまたはＡｌＧａＡｓを酸化した絶縁層であり、当該反射層の膜厚は、前記発光部で発生される光の発振波長のλ／４ｎｒ（ｎｒは媒質の屈折率）の奇数倍である、請求項３に記載の発光素子。
【請求項７】
前記発光部は、前記第１の半導体層の直下に逆バイアスとなるｐｎ接合を提供する半導体層を含む、請求項１または２に記載の発光素子。
【請求項８】
前記第１の島領域には、ｐｎｐｎ構造のｐｎ接合を利用したダイオードが形成され、当該ダイオードのアノードは、前記サイリスタのゲートと共通である、請求項１ないし７いずれか１つに記載の発光素子。
【請求項９】
前記第１の島領域には、ｐｎｐｎ構造の半導体層を利用して抵抗が形成され、当該抵抗は前記サイリスタ部のゲートに接続される、請求項１ないし８いずれか１つに記載の発光素子。
【請求項１０】
請求項１ないし９いずれか１つに記載の発光素子が前記基板上に線形に複数形成され発光素子アレイであって、
奇数番目のサイリスタ部には、第１の転送信号が供給され、偶数番目のサイリスタ部には、第２の転送信号が供給され、線形に配列されたサイリスタ部は、第１および第２の転送信号に応じて順次点弧され、
奇数番目の発光部の第２の半導体層には、第１の発光信号線が接続され、偶数番目の発光部の第２の半導体層には、第２の発光信号線が接続され、
サイリスタ部が点弧されているとき、当該サイリスタ部のゲートに接続された発光部は、第１または第２の発光信号線から供給される発光信号が第１の値にあるとき発光し、第２の値にあるとき非発光である、自己走査型発光素子アレイ。
【請求項１１】
請求項１０に記載の発光素子アレイを用いた光書込みヘッド。
【請求項１２】
請求項１１に記載の光書込みヘッドを備えた画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−６５５９３（Ｐ２０１３−６５５９３Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０１８１５（Ｐ２０１１−２０１８１５）
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
[ Back to top ]