試料作成方法とその方法を実施するための冶具
【課題】 半導体チップの裏面に樹脂が回りこむことを回避して、表面部材が取り付けられている半導体チップに発生している故障を解析するための試料を確実に作成する技術を提供する。
【解決手段】 ワイヤＷ（表面部材）が取付けられている半導体チップ１０に発生している故障を解析するための試料の作成方法であり、定盤４０（試料作成用基台）の上面４１に半導体チップ１０の裏面１１に密着する両面テープ３０（シート）を配置する工程と、両面テープ３０の上面３１に半導体チップ１０の裏面１１を載置する工程と、両面テープ３０の上面３１に半導体チップ１０を取り囲む型枠５０を載置する工程と、型枠５０内に樹脂６０を充填し、ワイヤＷと半導体チップ１０の両者を樹脂６０で封止する工程と、故障箇所Ｆを半導体チップ１０の裏面１１から穿孔する工程を備えており、故障箇所Ｆが内面１３ａ（断面）に露出している試料を作成する。
【解決手段】 ワイヤＷ（表面部材）が取付けられている半導体チップ１０に発生している故障を解析するための試料の作成方法であり、定盤４０（試料作成用基台）の上面４１に半導体チップ１０の裏面１１に密着する両面テープ３０（シート）を配置する工程と、両面テープ３０の上面３１に半導体チップ１０の裏面１１を載置する工程と、両面テープ３０の上面３１に半導体チップ１０を取り囲む型枠５０を載置する工程と、型枠５０内に樹脂６０を充填し、ワイヤＷと半導体チップ１０の両者を樹脂６０で封止する工程と、故障箇所Ｆを半導体チップ１０の裏面１１から穿孔する工程を備えており、故障箇所Ｆが内面１３ａ（断面）に露出している試料を作成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面部材が取り付けられている半導体チップに発生している故障を解析するための試料を作成する方法に関する。また、その試料作成方法を実施するための冶具に関する。
【背景技術】
【０００２】
表面部材が取り付けられている半導体チップが知られている。
特許文献１に、表面部材の一例としてボンディングワイヤが取り付けられている半導体チップが記載されている。半導体チップの表面に、導電性のメタルプレート、伝熱板、放熱フィン等の表面部材が取り付けられていることもある。
半導体チップには、種々の要因によって故障が発生していることがある。半導体チップに故障が発生しているときには、発生した故障の状況や要因等を解析する必要がある。このときには、故障箇所が断面に露出している試料を作成する。表面部材が取り付けられている半導体チップでは、表面部材を除去した後に、表面から半導体チップを穿孔することによって上記試料を作成することもできる。しかしながら、表面部材を除去してしまうと、その故障の要因が、半導体チップに表面部材を取り付けたことに拠るか否かを判別できなくなってしまうことがある。表面部材が取り付けられている半導体チップは、表面部材が取り付けられているままの状態で、故障箇所が断面に露出している試料を作成することが好ましい。
【０００３】
故障箇所が断面に露出している試料を作成するためには、まず、半導体チップを平面視した面内における故障箇所を、周知のIR-OBIRCH(Infra Red - Optical Beam Induced Resistance Change)法やEMS(Emission MicroScope)法等によって特定する。そして、図１８に示すように、表面部材（ここでは、ボンディングワイヤＷ）と半導体チップ１０の両者を樹脂１６０で封止する。両者を樹脂１６０で封止する際には、まず、定盤１４０の上面に半導体チップ１０の裏面１１を載置する。次に、定盤１４０の上面に半導体チップ１０を取り囲む型枠１５０を載置する。次に、その型枠１５０内に樹脂１６０を充填する。樹脂１６０で封止したボンディングワイヤＷと半導体チップ１０を取り出す。半導体チップ１０を裏面１１から穿孔して故障箇所Ｆが断面に露出している試料を作成する。この方法によると、ボンディングワイヤＷを除去しないで故障箇所Ｆが断面に露出している試料を作成することができる。故障箇所Ｆが半導体チップ１０の表面１２から浅い範囲にある場合には、半導体チップ１０を裏面１１から穿孔するのに先立って、半導体チップ１０の裏面１１を研磨して薄板化しておくことが好ましい。
【０００４】
【特許文献１】特開２００４−２０５４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来は、図１８に示すように、ボンディングワイヤＷと半導体チップ１０の両者を樹脂１６０で封止する際に、定盤１４０の上面に半導体チップ１０の裏面１１を載置していた。すると、型枠１５０内に樹脂を充填するときに、半導体チップ１０の裏面１１と定盤１４０の間に樹脂が侵入してしまうことがある。侵入した樹脂１６０によって、樹脂１６０が裏面１１から突出している突出部１６１が形成されてしまう。裏面１１に一部が突出部１６１で覆われているので、故障箇所Ｆの正確な位置を半導体チップ１０の裏面１１から穿孔し難い。また裏面１１から穿孔する工程に先立って、半導体チップ１０の裏面１１を研磨して半導体チップ１０を薄板化する際には、図１９に示すように、突出部１６１も含めた状態で裏面１１側から順に研磨される。本来は、裏面１１に平行な状態で半導体チップ１０を深さＬ１、そして深さＬ３と研磨する予定が、突出部１６１が存在するために、半導体チップ１０が深さＬ１０１、そして深さＬ１０３と研磨されてしまう。半導体チップ１０を裏面１１と平行な状態で研磨することができない。研磨した後に露出している半導体チップ１０の裏面が傾斜しているので、故障箇所Ｆの正確な位置を半導体チップ１０の裏面から穿孔し難い。
本発明は、上記の課題を解決するために創案された。すなわち、本発明は、表面部材が取り付けられている半導体チップに発生している故障を解析するために、半導体チップの裏面に樹脂が回りこむことを回避することによって、故障箇所が断面に露出している試料を確実に作成する技術を提供する。
【課題を解決するための手段】
【０００６】
本発明は、表面部材が取付けられている半導体チップに発生している故障を解析するための試料の作成方法である。
本発明の試料作成方法は、以下の工程を備えている。
・半導体チップを平面視した面内における故障箇所を特定する故障箇所特定工程。
・試料作成用基台の上面に、半導体チップの裏面に密着するシートを配置する工程。
・そのシートの上面に半導体チップの裏面を載置し、シート上面と半導体チップの裏面を密着させる工程。
・シートの上面に半導体チップを取り囲む型枠を載置する工程。
・その型枠内に樹脂を充填し、表面部材と半導体チップの両者を樹脂で封止する工程。
・半導体チップの裏面から前記シートを剥離する工程。
・故障箇所特定工程で特定した故障箇所を半導体チップの裏面から穿孔する穿孔工程。
これらの工程により、故障箇所が断面に露出している試料を作成する。
故障箇所は、穿孔工程で形成した穿孔の内面に露出していてもよい。また、穿孔工程では半導体チップが複数個に分離され、分離された半導体チップの側面に故障箇所が露出していてもよい。
【０００７】
上記した試料作成方法では、表面部材と半導体チップの両者を樹脂で封止する際に、半導体チップと試料作成用基台の間に、シートを配置する。シートは半導体チップの裏面に密着するものであればよい。例えば、シートとしては、両面テープやゲルシート等を用いることができる。これにより、型枠内に樹脂を充填する際に、半導体チップの裏面と試料作成用基台の間に樹脂が回りこむことを回避することができる。半導体チップの裏面の全域が露出している状態を得ることができるので、故障箇所の正確な位置を半導体チップの裏面から穿孔することができる。本方法によると、故障箇所が断面に露出している試料を確実に作成することができる。
【０００８】
上記した試料作成方法の穿孔工程では、半導体チップを複数個に分離する切れ目を形成してもよい。この場合には、１個の半導体チップから少なくとも２個の試料を形成することができる。半導体チップを分離した後に形成される小さいサイズの試料を用いて故障解析を実施することができる。
【０００９】
上記の試料作成方法では、穿孔工程に先立って、半導体チップの裏面を研磨して薄板化する工程を実施することが好ましい。
半導体チップは、その表面から浅い範囲に複雑な構造が形成されていることが多い。したがって、半導体チップの故障箇所は、その表面から浅い範囲に存在することが多い。本方法によると、穿孔工程に先立って、半導体チップの表面から深い範囲は、研磨して除去することができる。本方法によると、穿孔工程で穿孔する距離を短くすることができる。穿孔工程では、例えば、加速したイオンを照射することによって半導体チップを穿孔するので、故障箇所に到達するまでに相応の時間がかかる。本方法によると、故障箇所が断面に露出している試料を短時間で作成することができる。
【００１０】
試料作成方法では、上記した故障箇所特定工程に先立って、半導体チップの裏面に形成されている金属部材を除去する工程を実施することが好ましい。
半導体チップの裏面には、裏面電極やリードフレーム等の金属部材が形成されていることがある。上記した試料作成方法のように、半導体チップの裏面に形成されている金属部材を除去すると、既存のIR-OBIRCH (Infra Red - Optical Beam Induced Resistance Change)法やEMS (Emission MicroScope)法等によって、半導体チップを平面視した面内における故障箇所を容易に特定することができる。
【００１１】
本発明は、新規な冶具をも実現する。本発明で実現される冶具は、試料作成用基台と、その試料作成用基台の上面に配置されるシートと、そのシートの上面に配置される型枠を備えている。本発明の冶具によって、上記した試料作成方法を実施することができる。
【発明の効果】
【００１２】
本発明によると、半導体チップの裏面に樹脂が回りこむことを回避して、表面部材が取り付けられている半導体チップに発生している故障を解析するための試料を確実に作成することができる。
【発明を実施するための最良の形態】
【００１３】
以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴） 表面部材は、ボンディングワイヤとメタルプレートと伝熱板と放熱フィン
とモールドのうちの１又は２以上の組合せである。
（第２特徴） 穿孔工程では、半導体チップを裏面から穿孔した孔の内面に故障箇所を露出させる。
（第３特徴） 穿孔工程では、故障箇所を含む小片の試料を半導体チップから切り出す。小片の試料の側面に故障箇所を露出させる。
（第４特徴） 故障を含む小片の試料をさらに切って、あるいは穿孔して、試料の側面に故障箇所を露出させる。
（第５特徴） 故障箇所特定工程では、IR-OBIRCH(Infra Red - Optical Beam Induced Resistance Change)法あるいはEMS(Emission MicroScope)法によって、半導体チップを平面視した面内における故障箇所を特定する。
（第６特徴） 穿孔工程では、加速されたイオンによって、故障箇所を半導体チップの裏面から穿孔する。
（第７特徴） 加速されたイオンによって半導体チップを裏面から穿孔するために、例えば、収束イオンビーム（FIB; Focused Ion Beam）加工法やイオンミリング法を用いる。
【実施例】
【００１４】
図１は、半導体チップ１０を上面視した図である。半導体チップ１０の表面１２には、ゲートパッドＧとエミッタパッドＥが互いに離間して形成されている。ゲートパッドＧとエミッタパッドＥは、半導体チップ１０の端部領域に形成されている。半導体チップ１０の素子形成領域Ａには、ＩＧＢＴ(Insulated Gate Bipolar Transistor)を構成する半導体構造が形成されている。
【００１５】
図２は、図１のII-II線断面図であり、素子形成領域Ａに形成されている半導体構造の要部断面図である。図２に示すように、素子形成領域Ａは、半導体層２の表面側に形成されているトレンチゲート電極８２を備えている。素子形成領域Ａは、半導体層２の表面の一部に露出しているn+型のエミッタ領域８４を備えている。エミッタ領域８４は、ゲート絶縁膜を介してトレンチゲート電極８２と対向している。素子形成領域Ａは、半導体層２の表面の他の一部に露出しているp+型のボディコンタクト領域８６を備えている。素子形成領域Ａは、トレンチゲート電極８２の最深部よりも浅い範囲に形成されているp-型のボディ層８８を備えている。素子形成領域Ａは、ボディ層８８の下方に形成されているn-型のドリフト層８９を備えている。エミッタ領域８４とボディコンタクト領域８６が、ボディ層８８によってドリフト層８９から分離されている。ドリフト層８９の下方には、p+型のコレクタ領域７２が形成されている。コレクタ領域７２は、半導体チップ１０の裏面１１に露出している。
【００１６】
半導体層２の表面には、エミッタ領域８４とボディコンタクト領域８６と導通しているエミッタ電極８０が形成されている。エミッタ電極８０とエミッタパッドＥが導通している。トレンチゲート電極８２とエミッタ電極８０の間には絶縁膜が形成されており、両者は導通していない。トレンチゲート電極８２の表面に形成されている絶縁膜には、図２の断面以外の断面にコンタクトホールが形成されている。トレンチゲート電極８２は、コンタクトホールを介してゲートパッドＧと導通している。したがって、ゲートパッドＧとエミッタパッドＥは、正常な状態では電気的に絶縁されている。なお、本実施例では、半導体層２の表面に形成されているエミッタ電極８０やその上方に形成されている表面絶縁膜(図示省略）を含めて半導体チップ１０の表面１２と称している。
また、半導体チップ１０の裏面１１には、コレクタ電極７０が形成されている。コレクタ電極７０とコレクタ領域７２が導通している。
【００１７】
図１に示すように、ゲートパッドＧとエミッタパッドＥの各々には、ワイヤボンディングが施される。半導体チップ１０をパッケージ化するときには、ゲートパッドＧにボンディングされたワイヤＷを、外部電位（ゲート電圧）を印加するリード等に接続する。エミッタパッドＥにボンディングされたワイヤＷを、外部電位（例えば、接地電位）を印加する他のリード等に接続する。なお、コレクタ電極７０を、外部電位（例えば、正電位）を印加するリードフレーム等に接続する。半導体チップ１０を使用するときには、エミッタパッドＥを接地電位に接続した状態で、コレクタ電極７０に正電圧を印加するとともに、ゲートパッドＧに閾値以上のゲート電圧を印加する。すると、半導体チップ１０がオン状態となる。半導体チップ１０のエミッタ・コレクタ間に電流が流れる。ゲートパッドＧに印加する電圧を閾値未満にすると、半導体チップ１０がオフ状態となる。半導体チップ１０のエミッタ・コレクタ間に電流が流れなくなる。
【００１８】
半導体チップ１０の表面１２から浅い範囲には、エミッタ領域８４やボディコンタクト領域８６やトレンチゲート電極８２等の複雑な半導体構造が形成される。また、表面１２には各種電極やパッドが形成され、パッドにはワイヤＷがボンディングされている。このため、半導体チップ１０の故障は、表面１２から浅い範囲に発生することが多い。
【００１９】
以下に、半導体チップ１０に故障が発生していることを検出して、その故障を解析するための試料を作成する方法を説明する。
まず、半導体チップ１０に故障があるか否かを検出する。本実施例では、図３に示すように、エミッタパッドＥとゲートパッドＧの絶縁状態を検出する。ゲートパッドＧに、電源２４のプラス側に導通しているプローブ２０を当接させる。エミッタパッドＥに、電源２４のマイナス側に導通しているプローブ２２を当接させる。なお、電源２４のマイナス側とプローブ２２の間には電流計２６を接続する。プローブ２２は、接地されている。
電源２４の電源電圧V[V]を変更しながら、電流計２６でゲートパッドＧとエミッタパッドＥ間に流れる電流I[A]を計測する。
【００２０】
図４の破線のグラフＯＫに示すように、半導体チップ１０が正常な状態では、電源２４の電圧V[V]に関係なくエミッタパッドＥとゲートパッドＧの間には、電流I[A]が流れない。
半導体チップ１０のいずれかの箇所に故障が発生してエミッタパッドＥとゲートパッドＧ間が絶縁状態となっていないことがある。この場合には、図４の実線のグラフＮＧに示すように、エミッタパッドＥとゲートパッドＧの間に電流I[A]（リーク電流）が流れる。エミッタパッドＥとゲートパッドＧ間がグラフＮＧに示す電圧・電流特性を示す半導体チップ１０には故障が発生しており、エミッタパッドＥとゲートパッドＧ間が絶縁状態となっていない。
【００２１】
次に、図５に示すように、故障が存在することが判別された半導体チップ１０を準備し、半導体チップ１０の裏面１１に形成されているコレクタ電極７０（金属部材の一例）を除去する工程を実施する。例えば、半導体チップ１１の表面１２をレジスト等で保護した後に、コレクタ電極７０をエッチングによって除去する。エッチング液は、コレクタ電極７０の材質に応じて王水、アンモニア過水、リン酸等を用いる。例えば、コレクタ電極７０が、アルミニウムとチタンとニッケルと金の積層構造の場合には、まずエッチング液として王水を用いて金とニッケルの層を除去する。次に、エッチング液としてアンモニア過水を用いてチタンの層を除去する。次に、エッチング液として王水かリン酸を用いてアルミニウムの層を除去する。
【００２２】
次に、IR-OBIRCH(Infra Red-Optical Beam Induced Resistance Change)法によって、半導体チップ１０を平面視した面内における故障箇所Ｆを特定する工程を実施する。図３と同様に、ゲートパッドＧにプローブ２０を当接させる。また、エミッタパッドＥにプローブ２２を当接させる。図６には、素子形成領域Ａ内に形成されている半導体構造と、プローブ２０，２２等の接続関係を示す。エミッタ領域８４とボディコンタクト領域８６は、エミッタ電極８０とエミッタパッドＥとプローブ２２を介して電源２４のマイナス側に接続されている。トレンチゲート電極８２は、ゲートパッドＧとプローブ２０を介して電源２４のプラス側に接続されている。この状態で、半導体チップ１０の裏面１１を赤外線レーザＩＲで走査する。赤外線レーザＩＲを半導体チップ１０に照射すると、照射されている領域が部分的に加熱される。故障箇所Ｆに赤外線レーザＩＲが照射されると、故障箇所Ｆが加熱されて電流が流れ易くなる。
【００２３】
図７は、半導体チップ１０を表面１２側から平面視している。表面１２から見るとライン８に沿うように裏面１１を赤外線レーザＩＲで走査すると、図８に示すように、電流計２６で検出するリーク電流Ｉ［Ａ］が、他の位置と比較して増大する位置がある。他の位置では、リーク電流Ｉ［Ａ］が、ほぼ同じ値（Ｉａ［Ａ］）を示している。リーク電流Ｉ［Ａ］が、他の位置と比較して増大する位置を特定することができる。この位置のいずれかの深さに故障箇所Ｆが存在することを特定することができる。図７では、故障箇所Ｆを模式的にバツ印で記載してある。
なお、故障の種類によっては、故障箇所Ｆに赤外線レーザＩＲが照射されると、故障箇所Ｆが加熱されて電流が流れ難くなる場合もある。いずれにしても、リーク電流Ｉ［Ａ］が、他の位置と比較して相違する変化を示した位置を特定することができる。この位置のいずれかの深さに故障箇所Ｆが存在することを特定することができる。
【００２４】
次に、図９に示すように、定盤４０（試料作成用基台の一例）の上面４１に、両面テープ３０（半導体チップの裏面に密着するシートの一例）を配置する工程を実施する。
次に、両面テープ３０の上面３１に半導体チップ１０の裏面１１を載置する工程を実施する。両面テープ３０の上面３１と半導体チップ１０の裏面１１を密着させる。
次に、図１０に示すように、両面テープ３０の上面３１に半導体チップ１０を取り囲む型枠５０を載置する工程を実施する。
次に、図１１に示すように、型枠５０内に樹脂６０を充填する工程を実施する。ワイヤＷと半導体チップ１０の両者が樹脂６０で封止される。
次に、図１２に示すように、樹脂６０で封止したワイヤＷ及び半導体チップ１０を、型枠５０から取り外す。半導体チップ１０の裏面１１から両面テープ３０を剥離する工程を実施する。
次に、図１３に示すように、樹脂６０で封止したワイヤＷ及び半導体チップ１０を裏面１１側から研磨して薄板化する。故障箇所Ｆは、半導体チップ１０の表面１２から浅い範囲に存在することを予測して、半導体チップ１０の表面１２から深い範囲を研磨して除去する。研磨した後の半導体チップ１０の裏面を裏面１１ａとする。
【００２５】
次に、図１４と図１５に示すように、故障箇所特定工程で特定した故障箇所Ｆを半導体チップ１０の裏面１１ａから穿孔する工程を実施する。
図１４は、裏面１１ａ側を平面視した図である。FIB法やイオンミリング法を用いて、裏面１１ａと直交する方向に加速されたイオンを範囲１３に照射する（例えば、Ga+イオンを、加速エネルギー３０ｋＶにて照射する）。加速されたイオンによって、半導体チップ１０の範囲１３内の原子が叩き出される。図１５に示すように、図１４の範囲１３に孔Ｈが形成される。範囲１３のサイズは外周１４が故障箇所Ｆを通るように設定し、孔Ｈが形成されたときに、その内面１３ａに故障箇所Ｆが露出するように設定する。これにより、孔Ｈの内面１３ａに故障箇所Ｆが露出する。故障箇所Ｆの故障の状況や故障の要因等を解析することができる。例えば、図６に示すように、本実施例の半導体チップ１０では、トレンチゲート電極８２を取り囲んでいるゲート絶縁膜が、故障箇所Ｆで破損していることを解析することができる。
【００２６】
本実施例の試料作成方法では、ワイヤＷと半導体チップ１０の両者を樹脂６０で封止する際に、半導体チップ１０と定盤４０の間に、両面テープ３０を配置している。これにより、型枠５０内に樹脂６０を充填する際に、半導体チップ１０の裏面１１と定盤４０の間に樹脂６０が回りこむことを回避することができる。半導体チップ１０の裏面１１の全域が露出している状態を得ることができる。故障箇所Ｆの正確な位置を裏面１１から穿孔することができる。なお、両面テープ３０の代わりに、ゲルシート等を用いてもよい。半導体チップ１０と定盤４０の間に配置するシートは、少なくとも半導体チップ１０の裏面１１に密着するシートであればよい。
【００２７】
また、本実施例の試料作成方法では、穿孔工程に先立って、半導体チップ１０の裏面１１を研磨して薄板化している。半導体チップ１０は、その表面１２から浅い範囲に複雑な構造が形成されていることが多い。したがって、半導体チップ１０の故障箇所Ｆは、その表面１２から浅い範囲に存在することが多い。本実施例の試料作成方法によると、穿孔工程に先立って、半導体チップ１０の表面１２から深い範囲は、研磨して除去することができる。穿孔工程で穿孔する距離を短くすることができる。故障箇所Ｆが内面１３ａに露出している試料を、短時間で作成することができる。
【００２８】
また、本実施例の試料作成方法では、故障箇所を特定する工程に先立って、半導体チップ１０の裏面１１に形成されているコレクタ電極７０を除去している。これにより、既存のIR-OBIRCH (Infra Red-Optical Beam Induced Resistance Change)法やEMS (Emission MicroScope)法によって、半導体チップを平面視した面内における故障箇所Ｆを特定することができる。
【００２９】
本実施例では、故障箇所Ｆを孔の内面１３ａに露出させる場合について説明した。本実施例では、孔Ｈが形成された状態の半導体チップ１０を、故障を解析するための試料としている。図１６と図１７に示すように、半導体チップ１０から複数個の試料を作成してもよい。図１６と図１７に示す例では、半導体チップ１０を、小片１４ａの試料と残った半導体チップ１０の試料に分離している。故障解析には小片１４ａを用いる。
図１６は、半導体チップ１０の裏面１１ａ側を平面視した図である。FIB法やイオンミリング法を用いて、範囲１３ａに、裏面１１ａと直交する方向に加速されたイオンを照射する。加速されたイオンによって、半導体チップ１０の範囲１３ａ内の原子が叩き出される。範囲１３ａに孔が形成される。範囲１３ａのサイズは、その外周１４ｃが、小片１４ａとして切り出す部分を平面視した外形よりも大きくなるように設定する。また、範囲１３ａのサイズは、小片１４ａが半導体チップ１０から切り出された際に、小片１４ａのいずれかの側面に故障箇所Ｆが露出するように設定する。また、小片１４ａとして切り出す部分が、切り出す途中の工程で半導体チップ１０から分離してしまわないように、小片１４ａとして切り出す部分と半導体チップ１０を連結する連結部１４ｂを残しておく。
次に、半導体チップ１０を傾け、小片１４ａとして切り出す部分の底部に、加速されたイオンを照射する。小片１４ａとして切り出す部分の底部が、半導体チップ１０から切り離される。
次に、傾けていた半導体チップ１０を元に戻し、加速されたイオンを連結部１４ｂに照射する。連結部１４ｂが半導体チップ１０から切り離される。
図１７に示すように、半導体チップ１０には孔Ｈが形成されるとともに、半導体チップ１０から故障箇所Ｆを含む小片１４ａが切り出される。小片１４ａの試料の側面に故障箇所Ｆが露出しているので故障解析がし易い。また、切り出した小片１４ａを用いれば、透過型顕微鏡等によって故障箇所Ｆの結晶構造等を容易に解析することができる。
なお、故障箇所Ｆを含む小片を切り出した後に、小片を加工（穿孔、切断等）し、その側面に故障箇所Ｆを露出させてもよい。また、故障箇所Ｆを側面に露出させなくとも故障解析をすることができる場合には露出させる必要はない。本発明は、故障箇所を含む（故障箇所が断面に露出していない）試料を、半導体チップ１０から切り出す方法も含む。
半導体チップ１０に複数個の故障箇所Ｆが存在する場合には、半導体チップ１０からさらに多くの試料を形成してもよい。
【００３０】
本実施例では、エミッタパッドＥとゲートパッドＧの間にリーク電流が流れる故障箇所Ｆが存在する場合について説明した。本発明は、例えば、エミッタパッドＥとコレクタ電極Ｃ間の耐圧が低下している故障を解析する場合にも適用することができる。この場合には、図３に示す半導体チップ１０に故障があるか否かを検出する工程でプローブ２２をエミッタパッドＥに当接させる。また、プローブ２０をコレクタ電極７０に当接させる。これにより、コレクタ・エミッタ間の耐圧が正常であるか否かを検出する。図５に示す半導体チップ１０を平面視した面内における故障箇所を特定するときには、プローブ２２をエミッタパッドＥに当接させる。プローブ２０は、コレクタ電極７０を除去した半導体チップ１０の裏面１１に直接当接させる。なお、プローブ２０を当接するために、コレクタ電極７０をエッチング除去する際に、プローブ２０の当接範囲を少し残して除去してもよい。コレクタ・エミッタ間の耐圧を低下させる原因となっている故障の故障箇所Ｆ（半導体チップ１０を平面視した面内における故障箇所）を特定することができる。
【００３１】
本実施例では、半導体チップ１０にＩＧＢＴが形成されている場合について説明したが、半導体チップ１０に形成されている半導体素子はＩＧＢＴに限定されるものではない。本発明は、例えば、横型（半導体チップ１０の表面に一対の主電極とゲート電極が形成されている型）の半導体素子にも適用することができる。
また、半導体チップ１０の裏面１１には、コレクタ電極７０以外にも種々の金属部材が形成されていることがある。例えば、リードフレームや、半導体チップ１０をヒートシンクに半田付けするための金属部材が取り付けられていることがある。半導体チップを平面視した面内における故障箇所ＦをIR-OBIRCH法によって特定する場合には、故障箇所特定工程に先立って、裏面１１に形成されている種々の金属部材を除去することが好ましい。電極（例えばコレクタ電極７０）に関しては、上述したように、プローブの当接範囲を少し残しておいてもよい。
また、半導体チップ１０の表面１２に取り付けられている表面部材は、本実施例のワイヤＷに限定されるものではない。種々の表面部材が取り付けられている場合にはその状態のまま、故障を解析するための試料を作成することが好ましい。
また、本実施例では、穿孔工程に先立って、半導体チップ１０の裏面１１を研磨して薄板化する工程を実施している。薄板化工程を実施するのは、故障箇所Ｆが半導体チップ１０の表面１２から浅い範囲に存在することが多いことに起因しているが、薄板化工程は実施しなくてもよい。半導体チップ１０の裏面１１から故障箇所Ｆに向けて穿孔してもよい。
【００３２】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３３】
【図１】半導体チップ１０を表面１２側から平面視した図である。
【図２】素子形成領域Ａの要部断面図である。
【図３】半導体チップ１０に故障があるか否かを検査する工程を示す。
【図４】エミッタパッドＥとゲートパッドＧ間に印加する電圧V[V]と電流I[A](リーク電流）の特性を示す。
【図５】コレクタ電極７０を除去する工程を示す。
【図６】IR-OBIRCH法により、半導体チップ１０を平面視した面内における故障箇所Ｆを特定する工程を示す。
【図７】IR-OBIRCH法により、半導体チップ１０を平面視した面内における故障箇所Ｆを特定する工程を示す。
【図８】裏面１１を赤外線レーザＩＲで操作したときに、リーク電流Ｉ［Ａ］が故障箇所Ｆが存在する位置で増大していることを示す。
【図９】両面テープ３０の上面３１と半導体チップ１０の裏面１１を密着させる工程を示す。
【図１０】両面テープ３０の上面３１に型枠５０を載置する工程を示す。
【図１１】ワイヤＷと半導体チップ１０の両者を樹脂６０で封止する工程を示す。
【図１２】型枠５０から樹脂６０で封止されたワイヤＷ及び半導体チップ１０を取り出し、両面テープ３０を剥離する工程を示す。
【図１３】樹脂６０で封止されたワイヤＷ及び半導体チップ１０を裏面１１側から研磨して薄板化する工程を示す。
【図１４】穿孔工程で孔Ｈを形成する範囲１３を示す。
【図１５】故障箇所Ｆを内面１３ａに露出させた孔Ｈを有する試料を作成した状態を示す。
【図１６】穿孔工程で穿孔する範囲１３ａを示す。
【図１７】半導体チップ１０から小片１４ａの試料を切り出した状態を示す。
【図１８】ワイヤＷと半導体チップ１０の両者を樹脂１６０で封止する従来の工程を示す。
【図１９】半導体チップ１０の裏面１１から突出している樹脂１６０の突出部１６１を示す。
【符号の説明】
【００３４】
１０：半導体チップ
１１，１１ａ：裏面
１２：表面
１３：範囲
１３ａ：内面
１４，１４ｃ：外周
１４ａ：小片
１４ｂ：連結部
２０，２２：プローブ
２４：電源
２６：電流計
３０：両面テープ
３１，４１：上面
４０：定盤
５０：型枠
６０：樹脂
７０：コレクタ電極
Ｅ：エミッタパッド
Ｆ：故障箇所
Ｇ：ゲートパッド
Ｈ：孔
Ｗ：ワイヤ
【技術分野】
【０００１】
本発明は、表面部材が取り付けられている半導体チップに発生している故障を解析するための試料を作成する方法に関する。また、その試料作成方法を実施するための冶具に関する。
【背景技術】
【０００２】
表面部材が取り付けられている半導体チップが知られている。
特許文献１に、表面部材の一例としてボンディングワイヤが取り付けられている半導体チップが記載されている。半導体チップの表面に、導電性のメタルプレート、伝熱板、放熱フィン等の表面部材が取り付けられていることもある。
半導体チップには、種々の要因によって故障が発生していることがある。半導体チップに故障が発生しているときには、発生した故障の状況や要因等を解析する必要がある。このときには、故障箇所が断面に露出している試料を作成する。表面部材が取り付けられている半導体チップでは、表面部材を除去した後に、表面から半導体チップを穿孔することによって上記試料を作成することもできる。しかしながら、表面部材を除去してしまうと、その故障の要因が、半導体チップに表面部材を取り付けたことに拠るか否かを判別できなくなってしまうことがある。表面部材が取り付けられている半導体チップは、表面部材が取り付けられているままの状態で、故障箇所が断面に露出している試料を作成することが好ましい。
【０００３】
故障箇所が断面に露出している試料を作成するためには、まず、半導体チップを平面視した面内における故障箇所を、周知のIR-OBIRCH(Infra Red - Optical Beam Induced Resistance Change)法やEMS(Emission MicroScope)法等によって特定する。そして、図１８に示すように、表面部材（ここでは、ボンディングワイヤＷ）と半導体チップ１０の両者を樹脂１６０で封止する。両者を樹脂１６０で封止する際には、まず、定盤１４０の上面に半導体チップ１０の裏面１１を載置する。次に、定盤１４０の上面に半導体チップ１０を取り囲む型枠１５０を載置する。次に、その型枠１５０内に樹脂１６０を充填する。樹脂１６０で封止したボンディングワイヤＷと半導体チップ１０を取り出す。半導体チップ１０を裏面１１から穿孔して故障箇所Ｆが断面に露出している試料を作成する。この方法によると、ボンディングワイヤＷを除去しないで故障箇所Ｆが断面に露出している試料を作成することができる。故障箇所Ｆが半導体チップ１０の表面１２から浅い範囲にある場合には、半導体チップ１０を裏面１１から穿孔するのに先立って、半導体チップ１０の裏面１１を研磨して薄板化しておくことが好ましい。
【０００４】
【特許文献１】特開２００４−２０５４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来は、図１８に示すように、ボンディングワイヤＷと半導体チップ１０の両者を樹脂１６０で封止する際に、定盤１４０の上面に半導体チップ１０の裏面１１を載置していた。すると、型枠１５０内に樹脂を充填するときに、半導体チップ１０の裏面１１と定盤１４０の間に樹脂が侵入してしまうことがある。侵入した樹脂１６０によって、樹脂１６０が裏面１１から突出している突出部１６１が形成されてしまう。裏面１１に一部が突出部１６１で覆われているので、故障箇所Ｆの正確な位置を半導体チップ１０の裏面１１から穿孔し難い。また裏面１１から穿孔する工程に先立って、半導体チップ１０の裏面１１を研磨して半導体チップ１０を薄板化する際には、図１９に示すように、突出部１６１も含めた状態で裏面１１側から順に研磨される。本来は、裏面１１に平行な状態で半導体チップ１０を深さＬ１、そして深さＬ３と研磨する予定が、突出部１６１が存在するために、半導体チップ１０が深さＬ１０１、そして深さＬ１０３と研磨されてしまう。半導体チップ１０を裏面１１と平行な状態で研磨することができない。研磨した後に露出している半導体チップ１０の裏面が傾斜しているので、故障箇所Ｆの正確な位置を半導体チップ１０の裏面から穿孔し難い。
本発明は、上記の課題を解決するために創案された。すなわち、本発明は、表面部材が取り付けられている半導体チップに発生している故障を解析するために、半導体チップの裏面に樹脂が回りこむことを回避することによって、故障箇所が断面に露出している試料を確実に作成する技術を提供する。
【課題を解決するための手段】
【０００６】
本発明は、表面部材が取付けられている半導体チップに発生している故障を解析するための試料の作成方法である。
本発明の試料作成方法は、以下の工程を備えている。
・半導体チップを平面視した面内における故障箇所を特定する故障箇所特定工程。
・試料作成用基台の上面に、半導体チップの裏面に密着するシートを配置する工程。
・そのシートの上面に半導体チップの裏面を載置し、シート上面と半導体チップの裏面を密着させる工程。
・シートの上面に半導体チップを取り囲む型枠を載置する工程。
・その型枠内に樹脂を充填し、表面部材と半導体チップの両者を樹脂で封止する工程。
・半導体チップの裏面から前記シートを剥離する工程。
・故障箇所特定工程で特定した故障箇所を半導体チップの裏面から穿孔する穿孔工程。
これらの工程により、故障箇所が断面に露出している試料を作成する。
故障箇所は、穿孔工程で形成した穿孔の内面に露出していてもよい。また、穿孔工程では半導体チップが複数個に分離され、分離された半導体チップの側面に故障箇所が露出していてもよい。
【０００７】
上記した試料作成方法では、表面部材と半導体チップの両者を樹脂で封止する際に、半導体チップと試料作成用基台の間に、シートを配置する。シートは半導体チップの裏面に密着するものであればよい。例えば、シートとしては、両面テープやゲルシート等を用いることができる。これにより、型枠内に樹脂を充填する際に、半導体チップの裏面と試料作成用基台の間に樹脂が回りこむことを回避することができる。半導体チップの裏面の全域が露出している状態を得ることができるので、故障箇所の正確な位置を半導体チップの裏面から穿孔することができる。本方法によると、故障箇所が断面に露出している試料を確実に作成することができる。
【０００８】
上記した試料作成方法の穿孔工程では、半導体チップを複数個に分離する切れ目を形成してもよい。この場合には、１個の半導体チップから少なくとも２個の試料を形成することができる。半導体チップを分離した後に形成される小さいサイズの試料を用いて故障解析を実施することができる。
【０００９】
上記の試料作成方法では、穿孔工程に先立って、半導体チップの裏面を研磨して薄板化する工程を実施することが好ましい。
半導体チップは、その表面から浅い範囲に複雑な構造が形成されていることが多い。したがって、半導体チップの故障箇所は、その表面から浅い範囲に存在することが多い。本方法によると、穿孔工程に先立って、半導体チップの表面から深い範囲は、研磨して除去することができる。本方法によると、穿孔工程で穿孔する距離を短くすることができる。穿孔工程では、例えば、加速したイオンを照射することによって半導体チップを穿孔するので、故障箇所に到達するまでに相応の時間がかかる。本方法によると、故障箇所が断面に露出している試料を短時間で作成することができる。
【００１０】
試料作成方法では、上記した故障箇所特定工程に先立って、半導体チップの裏面に形成されている金属部材を除去する工程を実施することが好ましい。
半導体チップの裏面には、裏面電極やリードフレーム等の金属部材が形成されていることがある。上記した試料作成方法のように、半導体チップの裏面に形成されている金属部材を除去すると、既存のIR-OBIRCH (Infra Red - Optical Beam Induced Resistance Change)法やEMS (Emission MicroScope)法等によって、半導体チップを平面視した面内における故障箇所を容易に特定することができる。
【００１１】
本発明は、新規な冶具をも実現する。本発明で実現される冶具は、試料作成用基台と、その試料作成用基台の上面に配置されるシートと、そのシートの上面に配置される型枠を備えている。本発明の冶具によって、上記した試料作成方法を実施することができる。
【発明の効果】
【００１２】
本発明によると、半導体チップの裏面に樹脂が回りこむことを回避して、表面部材が取り付けられている半導体チップに発生している故障を解析するための試料を確実に作成することができる。
【発明を実施するための最良の形態】
【００１３】
以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴） 表面部材は、ボンディングワイヤとメタルプレートと伝熱板と放熱フィン
とモールドのうちの１又は２以上の組合せである。
（第２特徴） 穿孔工程では、半導体チップを裏面から穿孔した孔の内面に故障箇所を露出させる。
（第３特徴） 穿孔工程では、故障箇所を含む小片の試料を半導体チップから切り出す。小片の試料の側面に故障箇所を露出させる。
（第４特徴） 故障を含む小片の試料をさらに切って、あるいは穿孔して、試料の側面に故障箇所を露出させる。
（第５特徴） 故障箇所特定工程では、IR-OBIRCH(Infra Red - Optical Beam Induced Resistance Change)法あるいはEMS(Emission MicroScope)法によって、半導体チップを平面視した面内における故障箇所を特定する。
（第６特徴） 穿孔工程では、加速されたイオンによって、故障箇所を半導体チップの裏面から穿孔する。
（第７特徴） 加速されたイオンによって半導体チップを裏面から穿孔するために、例えば、収束イオンビーム（FIB; Focused Ion Beam）加工法やイオンミリング法を用いる。
【実施例】
【００１４】
図１は、半導体チップ１０を上面視した図である。半導体チップ１０の表面１２には、ゲートパッドＧとエミッタパッドＥが互いに離間して形成されている。ゲートパッドＧとエミッタパッドＥは、半導体チップ１０の端部領域に形成されている。半導体チップ１０の素子形成領域Ａには、ＩＧＢＴ(Insulated Gate Bipolar Transistor)を構成する半導体構造が形成されている。
【００１５】
図２は、図１のII-II線断面図であり、素子形成領域Ａに形成されている半導体構造の要部断面図である。図２に示すように、素子形成領域Ａは、半導体層２の表面側に形成されているトレンチゲート電極８２を備えている。素子形成領域Ａは、半導体層２の表面の一部に露出しているn+型のエミッタ領域８４を備えている。エミッタ領域８４は、ゲート絶縁膜を介してトレンチゲート電極８２と対向している。素子形成領域Ａは、半導体層２の表面の他の一部に露出しているp+型のボディコンタクト領域８６を備えている。素子形成領域Ａは、トレンチゲート電極８２の最深部よりも浅い範囲に形成されているp-型のボディ層８８を備えている。素子形成領域Ａは、ボディ層８８の下方に形成されているn-型のドリフト層８９を備えている。エミッタ領域８４とボディコンタクト領域８６が、ボディ層８８によってドリフト層８９から分離されている。ドリフト層８９の下方には、p+型のコレクタ領域７２が形成されている。コレクタ領域７２は、半導体チップ１０の裏面１１に露出している。
【００１６】
半導体層２の表面には、エミッタ領域８４とボディコンタクト領域８６と導通しているエミッタ電極８０が形成されている。エミッタ電極８０とエミッタパッドＥが導通している。トレンチゲート電極８２とエミッタ電極８０の間には絶縁膜が形成されており、両者は導通していない。トレンチゲート電極８２の表面に形成されている絶縁膜には、図２の断面以外の断面にコンタクトホールが形成されている。トレンチゲート電極８２は、コンタクトホールを介してゲートパッドＧと導通している。したがって、ゲートパッドＧとエミッタパッドＥは、正常な状態では電気的に絶縁されている。なお、本実施例では、半導体層２の表面に形成されているエミッタ電極８０やその上方に形成されている表面絶縁膜(図示省略）を含めて半導体チップ１０の表面１２と称している。
また、半導体チップ１０の裏面１１には、コレクタ電極７０が形成されている。コレクタ電極７０とコレクタ領域７２が導通している。
【００１７】
図１に示すように、ゲートパッドＧとエミッタパッドＥの各々には、ワイヤボンディングが施される。半導体チップ１０をパッケージ化するときには、ゲートパッドＧにボンディングされたワイヤＷを、外部電位（ゲート電圧）を印加するリード等に接続する。エミッタパッドＥにボンディングされたワイヤＷを、外部電位（例えば、接地電位）を印加する他のリード等に接続する。なお、コレクタ電極７０を、外部電位（例えば、正電位）を印加するリードフレーム等に接続する。半導体チップ１０を使用するときには、エミッタパッドＥを接地電位に接続した状態で、コレクタ電極７０に正電圧を印加するとともに、ゲートパッドＧに閾値以上のゲート電圧を印加する。すると、半導体チップ１０がオン状態となる。半導体チップ１０のエミッタ・コレクタ間に電流が流れる。ゲートパッドＧに印加する電圧を閾値未満にすると、半導体チップ１０がオフ状態となる。半導体チップ１０のエミッタ・コレクタ間に電流が流れなくなる。
【００１８】
半導体チップ１０の表面１２から浅い範囲には、エミッタ領域８４やボディコンタクト領域８６やトレンチゲート電極８２等の複雑な半導体構造が形成される。また、表面１２には各種電極やパッドが形成され、パッドにはワイヤＷがボンディングされている。このため、半導体チップ１０の故障は、表面１２から浅い範囲に発生することが多い。
【００１９】
以下に、半導体チップ１０に故障が発生していることを検出して、その故障を解析するための試料を作成する方法を説明する。
まず、半導体チップ１０に故障があるか否かを検出する。本実施例では、図３に示すように、エミッタパッドＥとゲートパッドＧの絶縁状態を検出する。ゲートパッドＧに、電源２４のプラス側に導通しているプローブ２０を当接させる。エミッタパッドＥに、電源２４のマイナス側に導通しているプローブ２２を当接させる。なお、電源２４のマイナス側とプローブ２２の間には電流計２６を接続する。プローブ２２は、接地されている。
電源２４の電源電圧V[V]を変更しながら、電流計２６でゲートパッドＧとエミッタパッドＥ間に流れる電流I[A]を計測する。
【００２０】
図４の破線のグラフＯＫに示すように、半導体チップ１０が正常な状態では、電源２４の電圧V[V]に関係なくエミッタパッドＥとゲートパッドＧの間には、電流I[A]が流れない。
半導体チップ１０のいずれかの箇所に故障が発生してエミッタパッドＥとゲートパッドＧ間が絶縁状態となっていないことがある。この場合には、図４の実線のグラフＮＧに示すように、エミッタパッドＥとゲートパッドＧの間に電流I[A]（リーク電流）が流れる。エミッタパッドＥとゲートパッドＧ間がグラフＮＧに示す電圧・電流特性を示す半導体チップ１０には故障が発生しており、エミッタパッドＥとゲートパッドＧ間が絶縁状態となっていない。
【００２１】
次に、図５に示すように、故障が存在することが判別された半導体チップ１０を準備し、半導体チップ１０の裏面１１に形成されているコレクタ電極７０（金属部材の一例）を除去する工程を実施する。例えば、半導体チップ１１の表面１２をレジスト等で保護した後に、コレクタ電極７０をエッチングによって除去する。エッチング液は、コレクタ電極７０の材質に応じて王水、アンモニア過水、リン酸等を用いる。例えば、コレクタ電極７０が、アルミニウムとチタンとニッケルと金の積層構造の場合には、まずエッチング液として王水を用いて金とニッケルの層を除去する。次に、エッチング液としてアンモニア過水を用いてチタンの層を除去する。次に、エッチング液として王水かリン酸を用いてアルミニウムの層を除去する。
【００２２】
次に、IR-OBIRCH(Infra Red-Optical Beam Induced Resistance Change)法によって、半導体チップ１０を平面視した面内における故障箇所Ｆを特定する工程を実施する。図３と同様に、ゲートパッドＧにプローブ２０を当接させる。また、エミッタパッドＥにプローブ２２を当接させる。図６には、素子形成領域Ａ内に形成されている半導体構造と、プローブ２０，２２等の接続関係を示す。エミッタ領域８４とボディコンタクト領域８６は、エミッタ電極８０とエミッタパッドＥとプローブ２２を介して電源２４のマイナス側に接続されている。トレンチゲート電極８２は、ゲートパッドＧとプローブ２０を介して電源２４のプラス側に接続されている。この状態で、半導体チップ１０の裏面１１を赤外線レーザＩＲで走査する。赤外線レーザＩＲを半導体チップ１０に照射すると、照射されている領域が部分的に加熱される。故障箇所Ｆに赤外線レーザＩＲが照射されると、故障箇所Ｆが加熱されて電流が流れ易くなる。
【００２３】
図７は、半導体チップ１０を表面１２側から平面視している。表面１２から見るとライン８に沿うように裏面１１を赤外線レーザＩＲで走査すると、図８に示すように、電流計２６で検出するリーク電流Ｉ［Ａ］が、他の位置と比較して増大する位置がある。他の位置では、リーク電流Ｉ［Ａ］が、ほぼ同じ値（Ｉａ［Ａ］）を示している。リーク電流Ｉ［Ａ］が、他の位置と比較して増大する位置を特定することができる。この位置のいずれかの深さに故障箇所Ｆが存在することを特定することができる。図７では、故障箇所Ｆを模式的にバツ印で記載してある。
なお、故障の種類によっては、故障箇所Ｆに赤外線レーザＩＲが照射されると、故障箇所Ｆが加熱されて電流が流れ難くなる場合もある。いずれにしても、リーク電流Ｉ［Ａ］が、他の位置と比較して相違する変化を示した位置を特定することができる。この位置のいずれかの深さに故障箇所Ｆが存在することを特定することができる。
【００２４】
次に、図９に示すように、定盤４０（試料作成用基台の一例）の上面４１に、両面テープ３０（半導体チップの裏面に密着するシートの一例）を配置する工程を実施する。
次に、両面テープ３０の上面３１に半導体チップ１０の裏面１１を載置する工程を実施する。両面テープ３０の上面３１と半導体チップ１０の裏面１１を密着させる。
次に、図１０に示すように、両面テープ３０の上面３１に半導体チップ１０を取り囲む型枠５０を載置する工程を実施する。
次に、図１１に示すように、型枠５０内に樹脂６０を充填する工程を実施する。ワイヤＷと半導体チップ１０の両者が樹脂６０で封止される。
次に、図１２に示すように、樹脂６０で封止したワイヤＷ及び半導体チップ１０を、型枠５０から取り外す。半導体チップ１０の裏面１１から両面テープ３０を剥離する工程を実施する。
次に、図１３に示すように、樹脂６０で封止したワイヤＷ及び半導体チップ１０を裏面１１側から研磨して薄板化する。故障箇所Ｆは、半導体チップ１０の表面１２から浅い範囲に存在することを予測して、半導体チップ１０の表面１２から深い範囲を研磨して除去する。研磨した後の半導体チップ１０の裏面を裏面１１ａとする。
【００２５】
次に、図１４と図１５に示すように、故障箇所特定工程で特定した故障箇所Ｆを半導体チップ１０の裏面１１ａから穿孔する工程を実施する。
図１４は、裏面１１ａ側を平面視した図である。FIB法やイオンミリング法を用いて、裏面１１ａと直交する方向に加速されたイオンを範囲１３に照射する（例えば、Ga+イオンを、加速エネルギー３０ｋＶにて照射する）。加速されたイオンによって、半導体チップ１０の範囲１３内の原子が叩き出される。図１５に示すように、図１４の範囲１３に孔Ｈが形成される。範囲１３のサイズは外周１４が故障箇所Ｆを通るように設定し、孔Ｈが形成されたときに、その内面１３ａに故障箇所Ｆが露出するように設定する。これにより、孔Ｈの内面１３ａに故障箇所Ｆが露出する。故障箇所Ｆの故障の状況や故障の要因等を解析することができる。例えば、図６に示すように、本実施例の半導体チップ１０では、トレンチゲート電極８２を取り囲んでいるゲート絶縁膜が、故障箇所Ｆで破損していることを解析することができる。
【００２６】
本実施例の試料作成方法では、ワイヤＷと半導体チップ１０の両者を樹脂６０で封止する際に、半導体チップ１０と定盤４０の間に、両面テープ３０を配置している。これにより、型枠５０内に樹脂６０を充填する際に、半導体チップ１０の裏面１１と定盤４０の間に樹脂６０が回りこむことを回避することができる。半導体チップ１０の裏面１１の全域が露出している状態を得ることができる。故障箇所Ｆの正確な位置を裏面１１から穿孔することができる。なお、両面テープ３０の代わりに、ゲルシート等を用いてもよい。半導体チップ１０と定盤４０の間に配置するシートは、少なくとも半導体チップ１０の裏面１１に密着するシートであればよい。
【００２７】
また、本実施例の試料作成方法では、穿孔工程に先立って、半導体チップ１０の裏面１１を研磨して薄板化している。半導体チップ１０は、その表面１２から浅い範囲に複雑な構造が形成されていることが多い。したがって、半導体チップ１０の故障箇所Ｆは、その表面１２から浅い範囲に存在することが多い。本実施例の試料作成方法によると、穿孔工程に先立って、半導体チップ１０の表面１２から深い範囲は、研磨して除去することができる。穿孔工程で穿孔する距離を短くすることができる。故障箇所Ｆが内面１３ａに露出している試料を、短時間で作成することができる。
【００２８】
また、本実施例の試料作成方法では、故障箇所を特定する工程に先立って、半導体チップ１０の裏面１１に形成されているコレクタ電極７０を除去している。これにより、既存のIR-OBIRCH (Infra Red-Optical Beam Induced Resistance Change)法やEMS (Emission MicroScope)法によって、半導体チップを平面視した面内における故障箇所Ｆを特定することができる。
【００２９】
本実施例では、故障箇所Ｆを孔の内面１３ａに露出させる場合について説明した。本実施例では、孔Ｈが形成された状態の半導体チップ１０を、故障を解析するための試料としている。図１６と図１７に示すように、半導体チップ１０から複数個の試料を作成してもよい。図１６と図１７に示す例では、半導体チップ１０を、小片１４ａの試料と残った半導体チップ１０の試料に分離している。故障解析には小片１４ａを用いる。
図１６は、半導体チップ１０の裏面１１ａ側を平面視した図である。FIB法やイオンミリング法を用いて、範囲１３ａに、裏面１１ａと直交する方向に加速されたイオンを照射する。加速されたイオンによって、半導体チップ１０の範囲１３ａ内の原子が叩き出される。範囲１３ａに孔が形成される。範囲１３ａのサイズは、その外周１４ｃが、小片１４ａとして切り出す部分を平面視した外形よりも大きくなるように設定する。また、範囲１３ａのサイズは、小片１４ａが半導体チップ１０から切り出された際に、小片１４ａのいずれかの側面に故障箇所Ｆが露出するように設定する。また、小片１４ａとして切り出す部分が、切り出す途中の工程で半導体チップ１０から分離してしまわないように、小片１４ａとして切り出す部分と半導体チップ１０を連結する連結部１４ｂを残しておく。
次に、半導体チップ１０を傾け、小片１４ａとして切り出す部分の底部に、加速されたイオンを照射する。小片１４ａとして切り出す部分の底部が、半導体チップ１０から切り離される。
次に、傾けていた半導体チップ１０を元に戻し、加速されたイオンを連結部１４ｂに照射する。連結部１４ｂが半導体チップ１０から切り離される。
図１７に示すように、半導体チップ１０には孔Ｈが形成されるとともに、半導体チップ１０から故障箇所Ｆを含む小片１４ａが切り出される。小片１４ａの試料の側面に故障箇所Ｆが露出しているので故障解析がし易い。また、切り出した小片１４ａを用いれば、透過型顕微鏡等によって故障箇所Ｆの結晶構造等を容易に解析することができる。
なお、故障箇所Ｆを含む小片を切り出した後に、小片を加工（穿孔、切断等）し、その側面に故障箇所Ｆを露出させてもよい。また、故障箇所Ｆを側面に露出させなくとも故障解析をすることができる場合には露出させる必要はない。本発明は、故障箇所を含む（故障箇所が断面に露出していない）試料を、半導体チップ１０から切り出す方法も含む。
半導体チップ１０に複数個の故障箇所Ｆが存在する場合には、半導体チップ１０からさらに多くの試料を形成してもよい。
【００３０】
本実施例では、エミッタパッドＥとゲートパッドＧの間にリーク電流が流れる故障箇所Ｆが存在する場合について説明した。本発明は、例えば、エミッタパッドＥとコレクタ電極Ｃ間の耐圧が低下している故障を解析する場合にも適用することができる。この場合には、図３に示す半導体チップ１０に故障があるか否かを検出する工程でプローブ２２をエミッタパッドＥに当接させる。また、プローブ２０をコレクタ電極７０に当接させる。これにより、コレクタ・エミッタ間の耐圧が正常であるか否かを検出する。図５に示す半導体チップ１０を平面視した面内における故障箇所を特定するときには、プローブ２２をエミッタパッドＥに当接させる。プローブ２０は、コレクタ電極７０を除去した半導体チップ１０の裏面１１に直接当接させる。なお、プローブ２０を当接するために、コレクタ電極７０をエッチング除去する際に、プローブ２０の当接範囲を少し残して除去してもよい。コレクタ・エミッタ間の耐圧を低下させる原因となっている故障の故障箇所Ｆ（半導体チップ１０を平面視した面内における故障箇所）を特定することができる。
【００３１】
本実施例では、半導体チップ１０にＩＧＢＴが形成されている場合について説明したが、半導体チップ１０に形成されている半導体素子はＩＧＢＴに限定されるものではない。本発明は、例えば、横型（半導体チップ１０の表面に一対の主電極とゲート電極が形成されている型）の半導体素子にも適用することができる。
また、半導体チップ１０の裏面１１には、コレクタ電極７０以外にも種々の金属部材が形成されていることがある。例えば、リードフレームや、半導体チップ１０をヒートシンクに半田付けするための金属部材が取り付けられていることがある。半導体チップを平面視した面内における故障箇所ＦをIR-OBIRCH法によって特定する場合には、故障箇所特定工程に先立って、裏面１１に形成されている種々の金属部材を除去することが好ましい。電極（例えばコレクタ電極７０）に関しては、上述したように、プローブの当接範囲を少し残しておいてもよい。
また、半導体チップ１０の表面１２に取り付けられている表面部材は、本実施例のワイヤＷに限定されるものではない。種々の表面部材が取り付けられている場合にはその状態のまま、故障を解析するための試料を作成することが好ましい。
また、本実施例では、穿孔工程に先立って、半導体チップ１０の裏面１１を研磨して薄板化する工程を実施している。薄板化工程を実施するのは、故障箇所Ｆが半導体チップ１０の表面１２から浅い範囲に存在することが多いことに起因しているが、薄板化工程は実施しなくてもよい。半導体チップ１０の裏面１１から故障箇所Ｆに向けて穿孔してもよい。
【００３２】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３３】
【図１】半導体チップ１０を表面１２側から平面視した図である。
【図２】素子形成領域Ａの要部断面図である。
【図３】半導体チップ１０に故障があるか否かを検査する工程を示す。
【図４】エミッタパッドＥとゲートパッドＧ間に印加する電圧V[V]と電流I[A](リーク電流）の特性を示す。
【図５】コレクタ電極７０を除去する工程を示す。
【図６】IR-OBIRCH法により、半導体チップ１０を平面視した面内における故障箇所Ｆを特定する工程を示す。
【図７】IR-OBIRCH法により、半導体チップ１０を平面視した面内における故障箇所Ｆを特定する工程を示す。
【図８】裏面１１を赤外線レーザＩＲで操作したときに、リーク電流Ｉ［Ａ］が故障箇所Ｆが存在する位置で増大していることを示す。
【図９】両面テープ３０の上面３１と半導体チップ１０の裏面１１を密着させる工程を示す。
【図１０】両面テープ３０の上面３１に型枠５０を載置する工程を示す。
【図１１】ワイヤＷと半導体チップ１０の両者を樹脂６０で封止する工程を示す。
【図１２】型枠５０から樹脂６０で封止されたワイヤＷ及び半導体チップ１０を取り出し、両面テープ３０を剥離する工程を示す。
【図１３】樹脂６０で封止されたワイヤＷ及び半導体チップ１０を裏面１１側から研磨して薄板化する工程を示す。
【図１４】穿孔工程で孔Ｈを形成する範囲１３を示す。
【図１５】故障箇所Ｆを内面１３ａに露出させた孔Ｈを有する試料を作成した状態を示す。
【図１６】穿孔工程で穿孔する範囲１３ａを示す。
【図１７】半導体チップ１０から小片１４ａの試料を切り出した状態を示す。
【図１８】ワイヤＷと半導体チップ１０の両者を樹脂１６０で封止する従来の工程を示す。
【図１９】半導体チップ１０の裏面１１から突出している樹脂１６０の突出部１６１を示す。
【符号の説明】
【００３４】
１０：半導体チップ
１１，１１ａ：裏面
１２：表面
１３：範囲
１３ａ：内面
１４，１４ｃ：外周
１４ａ：小片
１４ｂ：連結部
２０，２２：プローブ
２４：電源
２６：電流計
３０：両面テープ
３１，４１：上面
４０：定盤
５０：型枠
６０：樹脂
７０：コレクタ電極
Ｅ：エミッタパッド
Ｆ：故障箇所
Ｇ：ゲートパッド
Ｈ：孔
Ｗ：ワイヤ
【特許請求の範囲】
【請求項１】
表面部材が取付けられている半導体チップに発生している故障を解析するための試料の作成方法であり、
半導体チップを平面視した面内における故障箇所を特定する故障箇所特定工程と、
試料作成用基台の上面に、半導体チップの裏面に密着するシートを配置する工程と、
そのシートの上面に半導体チップの裏面を載置し、シート上面と半導体チップの裏面とを密着させる工程と、
前記シートの上面に半導体チップを取り囲む型枠を載置する工程と、
その型枠内に樹脂を充填し、表面部材と半導体チップの両者を樹脂で封止する工程と、
半導体チップの裏面から前記シートを剥離する工程と、
前記の故障箇所特定工程で特定した故障箇所を半導体チップの裏面から穿孔する穿孔工程とを備えており、故障箇所が断面に露出している試料を作成する試料作成方法。
【請求項２】
前記穿孔工程で、半導体チップを複数個に分離する切れ目を形成し、
１個の半導体チップから少なくとも２個の試料を形成することを特徴とする請求項１に記載の試料作成方法。
【請求項３】
試料作成用基台と、
その試料作成用基台の上面に配置されるシートと、
そのシートの上面に配置される型枠を備えており、
請求項１又は２に記載の試料作成方法を実施するための冶具。
【請求項１】
表面部材が取付けられている半導体チップに発生している故障を解析するための試料の作成方法であり、
半導体チップを平面視した面内における故障箇所を特定する故障箇所特定工程と、
試料作成用基台の上面に、半導体チップの裏面に密着するシートを配置する工程と、
そのシートの上面に半導体チップの裏面を載置し、シート上面と半導体チップの裏面とを密着させる工程と、
前記シートの上面に半導体チップを取り囲む型枠を載置する工程と、
その型枠内に樹脂を充填し、表面部材と半導体チップの両者を樹脂で封止する工程と、
半導体チップの裏面から前記シートを剥離する工程と、
前記の故障箇所特定工程で特定した故障箇所を半導体チップの裏面から穿孔する穿孔工程とを備えており、故障箇所が断面に露出している試料を作成する試料作成方法。
【請求項２】
前記穿孔工程で、半導体チップを複数個に分離する切れ目を形成し、
１個の半導体チップから少なくとも２個の試料を形成することを特徴とする請求項１に記載の試料作成方法。
【請求項３】
試料作成用基台と、
その試料作成用基台の上面に配置されるシートと、
そのシートの上面に配置される型枠を備えており、
請求項１又は２に記載の試料作成方法を実施するための冶具。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００９−２８８０２９（Ｐ２００９−２８８０２９Ａ）
【公開日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願番号】特願２００８−１４００４０（Ｐ２００８−１４００４０）
【出願日】平成２０年５月２８日（２００８．５．２８）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
【公開日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願日】平成２０年５月２８日（２００８．５．２８）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
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