超伝導デマルチプレクサ回路用のシステム、方法、および装置
デマルチプレクサ回路用のスイッチングセルは超伝導入力信号経路、少なくとも２個の超伝導出力信号経路、および交差ノードと出力信号経路との各端部の間に配置されたトランスを含む。トランスを介して印加された磁束は信号が伝播する方向に影響を及ぼすことができる。スイッチングセルはまた、電源入力ノードを含んでいてもよい。スイッチングセルは、各種の構成、例えば２分木またはＨ木に配置されてもよい。超伝導インダクタラダー回路はデジタル／アナログ変換を実行することができる。個別スイッチングセルと共に磁束記憶構造を用いてもよい。ラッチング量子ビットを用いてもよい。カスケードエラーを減少または除去すべくスイッチングセルのバッファ段を用いてもよい。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願との相互参照
本出願は、特許法１１９（ｅ）に基づき２００８年６月３日出願の米国仮特許出願第６１／０５８４９４号「超伝導デマルチプレクサ回路用のシステム、方法、および装置」を優先権主張するものであり、その全文を本明細書に引用している。
【０００２】
本システム、方法、および装置は一般に、スケーラブルな超伝導計算に関し、特に超伝導量子プロセッサの要素のプログラミングにおける対数アドレス指定およびデジタル／アナログ変換に関する。
【背景技術】
【０００３】
超伝導量子ビット
多くの異なるハードウェアおよびソフトウェア的アプローチが量子コンピュータへの利用を検討されている。ハードウェア的アプローチの一つは、超伝導量子ビットを画定すべく、アルミニウムおよび／またはニオブ等の超電導材料で形成された集積回路を使用する。超伝導量子ビットは、情報の符号化に用いる物理的特性に応じていくつかのカテゴリに分けることができる。例えば、これらは電荷、磁束、および位相素子に分けることができる。電荷素子は、素子の電荷状態に情報を記憶して操作する。磁束素子は、素子のある部分を通る磁束に関する変数に情報を記憶して操作する。位相素子は、位相素子の２個の領域間における超伝導位相の差異に関する変数に情報を記憶して操作する。
【０００４】
従来技術において多くの異なる形式の超伝導磁束量子ビットが実装されてきたが、成功した実装例は全て一般に、少なくとも１個のジョセフソン接合により遮断される超伝導ループ（すなわち「量子ビットループ」）を含む。いくつかの実施形態は、直列にまたは並列に（すなわち複合ジョセフソン接合）接続される複数のジョセフソン接合を実装し、いくつかの実施形態は複数の超伝導ループを実装している。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
量子プロセッサ
コンピュータプロセッサは、アナログプロセッサ、例えば超伝導量子プロセッサ等の量子プロセッサの形式であってよい。超伝導量子プロセッサは、多くの量子ビットおよび２個以上の超伝導量子ビット等、付随する局所バイアス素子を含んでいてもよい。本システム、方法、および装置と共同で利用できる例示的な量子プロセッサの更なる詳細および実施形態は、米国公開特許第２００６−０２２５１６５号、米国公開特許第２００８−０１７６７５０号、米国特許出願第１２／２６６，３７８号およびＰＣＴ特許出願第ＰＣＴ／ＵＳ０９／３７９８４号に記載されている。
【０００６】
実装されている特定のハードウェアによらず、単一の量子ビットを管理する場合にも多くのパラメータの制御が必要になる。従来、この要件は、個々の量子ビットとの外部導通（すなわちプロセッサアーキテクチャの外部からの導通）を必要としていた。しかし、システム内の量子ビットの個数と共に全体的な処理能力が向上したため、従来型スーパーコンピュータの能力を超える高性能なプロセッサは多数の量子ビットを管理せねばならず、従って個々の量子ビットの複数のパラメータに対して外部制御を用いる従来の方式は、量子ビットパラメータのプログラミングのために複雑なシステムを必要とする。
【０００７】
従って、量子プロセッサのスケーラビリティは、量子ビット制御システムの複雑さにより制約され、当該技術分野においてスケーラブルな量子ビット制御システムに対する必要性が残る。
【０００８】
超伝導プロセッサ
コンピュータプロセッサは、超伝導プロセッサの形式であってよいが、超伝導プロセッサは従来の意味での量子プロセッサでなくてもよい。例えば、超伝導プロセッサのいくつかの実施形態は、量子トンネリング、重ね合せ、およびエンタングルメント等の量子効果に注目するのではなく、むしろ異なる原理、例えば古典的コンピュータプロセッサの動作を司る原理を強調することにより動作することができる。しかし、そのような超伝導プロセッサの実装には依然としてある種の効果があるだろう。固有の物理的特性により、超伝導プロセッサは一般に、非超伝導プロセッサよりもスイッチング速度が速く、且つ計算時間が短いため、特定の問題を超伝導プロセッサで解決する方がより実際的な場合がある。
【課題を解決するための手段】
【０００９】
少なくとも１個の実施形態を要約すれば、リードスイッチングセル、第１のスイッチングセルの組、および第２のスイッチングセルの組を含む複数のスイッチングセルを含む超伝導デマルチプレクサであって、当該複数のスイッチングセル内の各スイッチングセルが、信号入力端、第１の信号出力端、および第２の信号出力端と、第１端および第２端を有し、当該第１端が当該信号入力端に結合される第１のジョセフソン伝送線と、第１端および第２端を有し、当該第１端が当該第１の信号出力端に結合されると共に当該第２端が当該第２の出力端に結合される第２のジョセフソン伝送線であって、当該第１のジョセフソン伝送線の当該第２端と交差ノードにおいて結合される第２のジョセフソン伝送線と、当該第２のジョセフソン伝送線上の第１のノードおよび第２のノードの両方に信号を誘導結合する磁束バイアス線であって、当該第２のジョセフソン伝送線上の当該第１のノードが当該交差ノードと当該第１の出力端の間に配置され、当該第２のジョセフソン伝送線上の当該第２のノードが当該交差ノードと当該第２の出力端の間に配置される磁束バイアス線とを含み、当該リードスイッチングセルの入力端が入力信号源から信号を受信すべく構成され、当該リードスイッチングセルの当該第１の出力端が当該第１のスイッチングセルの組からの第１のスイッチングセルの入力端に結合され、当該リードスイッチングセルの当該第２の出力端が当該第１のスイッチングセルの組からの第２のスイッチングセルの入力端に結合され、当該第１のスイッチングセル組内の当該第１および第２のスイッチングセルの両方の当該第１および第２の出力端が各々当該第１のスイッチングセル組内の別の各スイッチングセルの入力端に結合され、当該第２のスイッチングセル組内の各スイッチングセルの入力端が当該第１のスイッチングセル組内のスイッチングセルの各出力端に結合される、超伝導デマルチプレクサである。第２のスイッチングセル組内の少なくとも１個のスイッチングセルの少なくとも１個の出力端は、プログラム可能な素子に結合すべく構成されてもよい。プログラム可能な素子は、超伝導プロセッサの要素を含んでいてもよい。プログラム可能な素子は、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択されてもよい。
【００１０】
超伝導デマルチプレクサは更に、磁束記憶構造の組を含んでいてもよく、各磁束記憶構造が、第２のスイッチングセル組内の少なくとも１個のスイッチングセルの各出力端に結合され、各磁束記憶構造が、第１端および第２端を含んでいて第１端が第２のスイッチングセル組内の少なくとも１個のスイッチングセルの出力端に結合される第３のジョセフソン伝送線と、第３のジョセフソン伝送線と直列に結合される記憶インダクタと、第１端と記憶インダクタの間に配置されたノードにおいて第３のジョセフソン伝送線を遮断する複合ジョセフソン接合と、複合ジョセフソン接合に信号を制御可能に誘導結合させるべく配置されたリセット線とを含む。少なくとも１個の記憶インダクタが、少なくとも１個のプログラム可能な素子に信号を誘導結合すべく配置されてもよい。少なくとも１個の記憶インダクタが、超伝導インダクタラダー回路内の少なくとも１個の超伝導ループに信号を誘導結合すべく配置されてもよい。少なくとも２個の記憶インダクタが、超伝導インダクタラダー回路の少なくとも２個のループの各１個に信号を誘導結合すべく各々配置されてもよい。超伝導インダクタラダー回路が、少なくとも１個のプログラム可能な素子に信号を結合すべく配置されてもよい。少なくとも１個のプログラム可能な素子が、超伝導プロセッサの要素を含んでいてもよい。少なくとも１個のプログラム可能な素子が、超伝導量子プロセッサの要素を含んでいてもよい。少なくとも１個のプログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビットおよび超伝導量子ビットカプラからなる群から選択されてもよい。同一の磁束バイアス線が、少なくとも２個のスイッチングセルに信号を制御可能に誘導結合すべく配置されてもよい。
【００１１】
少なくとも１個の実施形態を要約すれば、リードラッチング量子ビット、第１のラッチング量子ビットの組、および第２のラッチング量子ビットの組を含む複数のラッチング量子ビットにおいて各ラッチング量子ビットが臨界温度未満で超伝導性を示す材料のループにより形成された量子ビットループ、および当該量子ビットループを遮断する複合ジョセフソン接合であって少なくとも２個のジョセフソン接合により遮断され、臨界温度未満で超伝導性を示す材料のループを含む複合ジョセフソン接合を含む複数のラッチング量子ビットと、第１のクロック信号線の組と、第２のクロック信号線の組と、当該第１および第２のラッチング量子ビット組内の各ラッチング量子ビットが制御線への誘導結合により信号を受信すべく配置される少なくとも１個の制御線とを含む超伝導デマルチプレクサであって、当該リードラッチング量子ビットが入力信号源から信号を受信すべく配置され、第１のラッチング量子ビット組内の第１のラッチング量子ビットが当該リードラッチング量子ビットの量子ビットループに誘導的に接続すべく配置され、当該第１のクロック信号線の組からの第１のクロック信号線が当該第１のラッチング量子ビット組内の当該第１のラッチング量子ビットの当該複合ジョセフソン接合に制御可能且つ誘導的に配置され、当該第１のラッチング量子ビット組内の当該第２のラッチング量子ビットが当該リードラッチング量子ビットの当該量子ビットループに誘導結合すべく配置され、当該第２のクロック信号線の組からの第１のクロック信号線が当該第１のラッチング量子ビット組内の当該第２のラッチング量子ビットの当該複合ジョセフソン接合に制御可能に誘導結合すべく配置され、当該第１のラッチング量子ビット組内の各ラッチング量子ビットの当該量子ビットループが当該複数のラッチング量子ビット内の３個の他のラッチング量子ビットに各々誘導結合すべく各々配置され、当該第１のラッチング量子ビットの組からのラッチング量子ビットの第１の割合の当該複合ジョセフソン接合が当該第１のクロック信号線の組からのクロック信号線に誘導結合すべく配置され、当該第１のラッチング量子ビットの組からのラッチング量子ビットの第２の割合の当該複合ジョセフソン接合が当該第２のクロック信号線の組からのクロック信号線に誘導結合すべく配置され、当該第２のラッチング量子ビット組内の各ラッチング量子ビットの量子ビットループが当該第１のラッチング量子ビット組内の各１個のラッチング量子ビットの量子ビットループに誘導結合すべく配置され、当該第２のラッチング量子ビット組内のラッチング量子ビットの複合ジョセフソン接合の第１の割合が当該第１のクロック信号線の組からのクロック信号線に誘導結合すべく配置され、当該第２のラッチング量子ビット組内のラッチング量子ビットの複合ジョセフソン接合の第２の割合が当該第２のクロック信号線の組からのクロック信号線に誘導結合すべく配置される、超伝導デマルチプレクサである。第２のラッチング量子ビット組内の少なくとも１個のラッチング量子ビットの量子ビットループはプログラム可能な素子に結合すべく構成されてもよい。プログラム可能な素子が、超伝導プロセッサの要素を含んでいてもよい。プログラム可能な素子が、超伝導量子プロセッサの要素を含んでいてもよい。プログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択されてもよい。第１のラッチング量子ビット組内の少なくとも２個のラッチング量子ビットが第１のクロック信号線の組からの同一クロック信号線に誘導結合すべく配置されてもよい。第１のラッチング量子ビット組内の少なくとも２個のラッチング量子ビットが、第２のクロック信号線の組からの同一クロック信号線に誘導結合すべく配置されてもよい。第１のラッチング量子ビット組内のラッチング量子ビットの第１の割合は約５０パーセント、第１のラッチング量子ビット組内のラッチング量子ビットの第２の割合は約５０パーセント、第２のラッチング量子ビット組内のラッチング量子ビットの第１の割合は約５０パーセント、および第２のラッチング量子ビット組内のラッチング量子ビットの第２の割合は約５０パーセントである。第２のラッチング量子ビット組内の少なくとも１個のラッチング量子ビットの量子ビットループが、超伝導インダクタラダー回路内の少なくとも１個の超伝導ループに誘導結合すべく配置されてもよい。第２のラッチング量子ビット組内の少なくとも各２個のラッチング量子ビットの量子ビットループは各々、超伝導インダクタラダー回路内の少なくとも２個の超伝導ループの各１個に誘導結合すべく配置されてもよい。超伝導インダクタラダー回路が、少なくとも１個のプログラム可能な素子に信号を結合すべく配置されてもよい。少なくとも１個のプログラム可能な素子が、超伝導プロセッサの要素を含んでいてもよい。少なくとも１個のプログラム可能な素子が、超伝導量子プロセッサの要素を含んでいてもよい。少なくとも１個のプログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択されてもよい。
【００１２】
少なくとも１個の実施形態を要約すれば、入力端および２個の出力端を含む第１のスイッチングセルと、第１の追加的スイッチングセルの組において各スイッチングセルが入力端および２個の出力端を含むと共に少なくとも１個のバッファセルを含む第１の追加的スイッチングセルの組と、当該第１のスイッチングセルに入力信号を制御可能に結合すべく構成された入力信号源とを含むデマルチプレクサ回路であって、当該第１の追加的スイッチングセルの組が各スイッチングセルの各出力端が別のスイッチングセルの各入力端に結合するように実質的に２分木を形成すべく配置され、各スイッチングセルの各入力端が少なくとも１個の他のスイッチングセルの少なくとも１個の出力から少なくとも１個の入力を受信し、少なくとも１個のバッファセルの入力端が少なくとも各２個のスイッチングセルから各１個の出力端を受信し、少なくとも１個のバッファセルの２個の出力端が各々スイッチングセルの入力端に結合するデマルチプレクサ回路である。第１の追加的スイッチングセルの組が、一組の段として配置されて少なくとも１段が少なくとも２個のバッファセルを含んでいてもよい。スイッチングセルは超伝導素子であってよい。
【００１３】
デマルチプレクサは更に、各々が入力端および２個の出力端を含む第２の追加的なスイッチングセルの組を含んでもよく、第２の追加的なスイッチングセル組内の各スイッチングセルの入力端は第１の追加的なスイッチングセルからの各スイッチングセルの少なくとも各１個の出力端に結合し、第２の追加的なスイッチングセル組内の少なくとも１個のスイッチングセルの少なくとも１個の出力端はプログラム可能な素子に結合すべく構成される。プログラム可能な素子が、超伝導プロセッサの要素を含んでいてもよい。プログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択されてもよい。
【００１４】
少なくとも１個の実施形態を要約すれば、複数の超伝導信号経路を提供するジョセフソン伝送線のネットワークを含む超伝導デマルチプレクサ回路であって、各超伝導信号経路が、各超伝導信号経路が同一の入力端を共有すべく入力端および出力端を含み、各超伝導信号経路の出力端は個別の複合ジョセフソン接合および個別の超伝導インダクタを含み、各超伝導信号経路は複数の磁束バイアス線に誘導結合により制御信号を受信すべく配置される超伝導デマルチプレクサ回路である。少なくとも１個の超伝導インダクタが少なくとも１個のプログラム可能な素子に誘導結合すべく配置されてもよい。少なくとも１個の超伝導インダクタが、超伝導インダクタラダー回路の超伝導ループに誘導結合すべく配置されてもよい。各超伝導インダクタが、少なくとも１個の超伝導インダクタラダー回路内の超伝導ループの各１個に誘導結合すべく配置されてもよい。
【００１５】
少なくとも１個の実施形態を要約すれば、超伝導ラッチング量子ビットの２分木構造であって、各超伝導ラッチング量子ビットが超電導材料のループにより形成された量子ビットループと当該量子ビットループを遮断する複合ジョセフソン接合を含み、当該複合ジョセフソン接合が少なくとも２個のジョセフソン接合により遮断される超電導材料の閉ループを含み、当該量子ビットループおよび当該複合ジョセフソン接合が閉超伝導電流経路を形成し、各超伝導ラッチング量子ビットの当該量子ビットループが少なくとも１個の入力信号および少なくとも２個の出力信号を誘導結合すべく配置され、各超伝導ラッチング量子ビットの当該複合ジョセフソン接合がクロック信号線への誘導結合によりクロック信号を受信すべく配置される超伝導ラッチング量子ビットの２分木構造と、制御信号を少なくとも２個の超伝導ラッチング量子ビットの各々の量子ビットループに誘導結合すべく配置される少なくとも１個の制御信号線とを含む超伝導デマルチプレクサ回路である。
【００１６】
図面において、同一の参照番号は類似要素または動作を識別する。図面中の要素の大きさおよび相対位置は必ずしも同縮尺では描かれていない。例えば、各種の要素の形状および角度は同縮尺では描かれておらず、これらいくつかの要素は図面が見易いように任意に拡大されて配置される。更に、描かれた要素の特定の形状は特定の要素の実際の形状に関する何らの情報も伝達することは意図しておらず、単に図面を分かりやすくするために選択されているに過ぎない。
【図面の簡単な説明】
【００１７】
【図１】例示的なデマルチプレクサ回路の模式図である。
【図２】例示的なデマルチプレクサ回路のサンプル動作を示す図である。
【図３】本システム、方法、および装置によるデマルチプレクサ回路に用いる個別スイッチングセルの実施形態の模式図である。
【図４】一例示的実施形態による超伝導インダクタラダー回路の模式図である。
【図５】図３の個別スイッチングセルで利用すべく設計された磁束記憶構造の実施形態の模式図である。
【図６】超伝導プロセッサの要素のプログラミングで用いるデマルチプレクサデジタル／アナログ変換システムの実施形態の模式図である。
【図７】Ｈ木構造に配置されたデマルチプレクサ回路の実施形態の模式図である。
【図８】ラッチング量子ビットを個別スイッチングセルとして実装するデマルチプレクサデジタル／アナログ変換回路の実施形態の模式図である。
【図９】単一のスイッチングセルに不具合がある例示的なデマルチプレクサ回路を示す図である。
【図１０】カスケードエラーのリスクを減らす機構を含むデマルチプレクサ回路の実施形態の模式図である。
【図１１】カスケードエラーのリスクを減らすべくバッファ段を含むバッファ型デマルチプレクサ回路の実施形態の模式図である。
【図１２】カスケードエラーのリスクを減らすべくバッファ段を含む別のバッファ型デマルチプレクサ回路の実施形態の模式図である。
【発明を実施するための形態】
【００１８】
以下の説明において、開示された各種の実施形態が完全に理解されるよう、特定の具体的詳細事項を記述している。しかし、当業者には、以下の実施形態はこれら具体的詳細事項の１個以上が無くても、あるいは他の方法、構成要素、材料等により実施可能であることが認識されよう。他の例において、実施形態の説明を無用に分かり難くすることを避けるために、量子素子、結合素子等の量子プロセッサ、およびマイクロプロセッサやドライブ回路を含む制御システムに関連付けられる公知の構造については詳述していない。本明細書および添付の請求項全体を通じて、用語「要素」および「要素群」を用いて、量子プロセッサに関連するあらゆる構造、システム、および装置、並びに関連するプログラム可能なパラメータをカプセル化する。
【００１９】
以下の本明細書および請求項全体を通じて、別途文脈から必要とされない限り、用語「含む」および「含んでいる」等の変型を開放的、包含的すなわち「を含むがこれに限定されない」という意味に解釈されたい。
【００２０】
本明細書全体を通じて、「一実施形態」または「ある実施形態」への言及は、当該実施形態に関連して記述されている特定の特徴、構造、または特性が少なくとも１個の実施形態に含まれることを意味する。従って、本明細書全体を通じて各種の場所に現れる「一実施形態において」または「ある実施形態において」という語句は必ずしも全てが同一の実施形態を指している訳ではない。更に、特定の特徴、構造、または特性は、任意の適当な仕方で１個以上の実施形態に組み込まれてもよい。
【００２１】
本明細書および添付の請求項で用いられているように、単数形の冠詞「ａ」、「ａｎ」、および「ｔｈｅ」は、内容が別途明示しない限り複数の指示対象を含む。また、用語「または」は一般に、内容が別途明示しない限り「および／または」を含む意味で用いられることに注意されたい。
【００２２】
本明細書で提供する見出しおよび要約書は単に便宜的なものに過ぎず、実施形態の範囲または意味を解釈するものではない。
【００２３】
本明細書に記述する各種の実施形態は、超伝導量子プロセッサ等の超伝導プロセッサの要素を局所的にプログラミングするスケーラブルなシステム、方法、および装置を提供する。本明細書および添付の請求項全体を通じて、用語「量子プロセッサ」は、少なくとも２個の量子ビット、および少なくとも２個の量子ビット間で情報を伝達するための少なくとも１個の素子、例えば量子ビットカプラ、を含むシステムを記述すべく用いる。量子プロセッサのいくつかの実施形態は、数十、数百、数千、または数何百万個の量子ビットおよび量子ビットカプラを含んでいてもよい。いくつかの実施形態において、量子プロセッサの構成要素全体が超伝導量子プロセッサチップ等の単一の構造内に含まれてもよい。他の実施形態において、量子プロセッサの構成要素は、互いに導通する複数の構造にまたがって分散されてもよい。
【００２４】
上述のように、単一の量子ビットを管理する場合にも多くのパラメータの制御が必要になる。従来、この要件は、個々の量子ビットとの外部導通（すなわち、プロセッサの外部からの導通）を必要としていた。しかし、システム内の量子ビットの個数と共に全体的な処理能力が向上したため、従来型スーパーコンピュータの能力を超える高性能なプロセッサは多数の量子ビットを実装する場合がある。従って、量子プロセッサのスケーラビリティは、量子ビット制御システムのスケーラビリティに高度に依存している。この問題は、米国公開特許第２００８−０２１５８５０号で対処され、超伝導量子プロセッサの要素の局所的プログラミングの概念が導入された。米国公開特許第２００８−０２１５８５０号は、例えば米国公開特許２００９−００８２２０９号に記述されたデジタル／アナログ変換器を用いて超伝導デジタル／アナログ変換の実装を提案している。米国公開特許第２００８−０２１５８５０号もまた、超伝導量子プロセッサの要素のプログラミングにおいて超伝導デマルチプレクサ回路を実装するという考えを導入している。超伝導デマルチプレクサ回路のいくつかの実施形態が当該技術分野において公知である（例えば、Miller et al., “A Single-Flux-Quantum Demultiplexer”, IEEE transactions on applied superconductivity, Vol. 7, Issue 2, June 1997, pp. 2690 - 2692）。しかし、本システム、方法、および装置は、超伝導量子プロセッサへの利用に適した超伝導デマルチプレクサ回路の新規な設計を提供し、いくつかの実施形態において、特に米国公開特許第２００９−００８２２０９号に提案された超伝導デジタル／アナログ変換の原理と合わせて用いるのに適している。当業者には、いくつかの実施形態において、これらの素子が全て超伝導量子プロセッサの要素と同一のチップに含まれ得ることが認識されよう。他の実施形態において、これらの素子は、超伝導量子プロセッサの要素を含むチップとは別であってもよい。例えば、いくつかの実施形態において、本明細書に記述する素子はマルチチップモジュール内に含まれてもよく、その場合少なくとも１個のチップが超伝導量子プロセッサの要素を含む。
【００２５】
当該技術分野で公知のように、デマルチプレクサ（または「ｄｅｍｕｘ」）は、入力信号を受け取り、これを複数の出力経路のうち選択された１個に向ける電子素子である。これは典型的に、各セルが第１の信号入力線と、第１および第２の信号出力線を有するスイッチングセルの組により実現される。動作時において、セルは自身の第１の信号入力線を介して入力信号を受信して、当該信号を自身の第１または第２の信号出力線に制御可能にルーティングできる。そのような複数のセルが、２分木に似た一組の段として配置されてもよく、各々の連続する段のセルの個数は一般に前段の２倍（すなわち、第（ｉ＋１）段のセルの個数は、第ｉ段のセルの個数の２倍）である。
【００２６】
本明細書全体を通じて、素子のレイアウトまたは配置を「段」または「複数段」を有すると表現する場合がある。当業者には、これらの用語が単に図示目的だけに用いられていて、本明細書に記述する各種の実施形態のレイアウトおよび配置を限定することを意図していないことが認識されよう。当業者には、回路レイアウトが任意の空間設計に対応すべく適合できることが認識されよう。
【実施例】
【００２７】
図１は、例示的なｄｅｍｕｘ回路１００の模式図である。ｄｅｍｕｘ１００は、４個の段１３１〜１３４に配置された１５個のほぼ類似した個別スイッチングセル１０１（図では１個のみ示す）を含む。第１段１３１は１個のセル１０１を含み、各々の連続する段のセルの個数は前段の２倍である。例えば、段１３２は２個のセルを含み、段１３３は４個のセルを含む。当業者には、ｄｅｍｕｘが、実装されている特定のシステムの要件を満たすべく任意の個数の段および任意の個数の個別スイッチングセルを含んでいてもよいことが認識されよう。
【００２８】
図面が煩雑にならないよう、またｄｅｍｕｘ１００内の１５個のスイッチングセルの各々がセル１０１とほぼ類似しているため、図１には１個の個別スイッチングセル１０１のみを示す。従って、以下のセル１０１の記述は全て、ｄｅｍｕｘ１００の他の１４個のセル（各々三角形で表されている）に適用できる。
【００２９】
上述のように、スイッチングセル１０１は、１個の信号入力線１１１および２個の信号出力線１２１、１２２を含む。各スイッチングセル１０１はまた、出力線１２１、１２２の一方を選択するための制御信号を搬送する制御線（図示せず）を含んでいてもよい。ｄｅｍｕｘ１００の動作において、スイッチングセル１０１を用いて入力信号を入力線１１１から出力線１２１または出力線１２２のいずれかへ選択的にルーティングする。本明細書および添付の請求項全体を通じて、用語「リードスイッチングセル」を用いてｄｅｍｕｘ回路内の入力信号源に接続すべく構成された第１のスイッチングセルを指す。例えば、ｄｅｍｕｘ１００の第１の段１３１の単一スイッチングセル１０１を「リードスイッチングセル」と呼ぶ。段１３１内のリードスイッチングセル１０１から段１３２内の特定のセルに信号をルーティングし、そこから段１３３内の特定のセルへルーティングすることができ、以下同様である。ｄｅｍｕｘ回路、例えばｄｅｍｕｘ１００の目的は、単一の入力信号線から複数の出力経路の任意の１個へ入力信号をルーティングすることである。いくつかの用途において、複数の出力経路は、各々のプログラム可能な素子、または少なくとも１個の素子の各々のプログラム可能な部分で終端してもよい。本システム、方法、および装置によれば、超伝導プロセッサ）のプログラム可能な素子に信号をルーティングするのに特に適したｄｅｍｕｘ回路の変型例、例えば超伝導量子プロセッサについて記述する。
【００３０】
本明細書および添付の請求項全体を通じて、用語「プログラム可能な素子」および「プログラム可能な素子群」を用いて、プログラミングが望まれる量子プロセッサの各種の要素の任意のものを記述している。プログラム可能な素子の例として、量子ビット、量子ビットカプラ、量子ビットおよび量子ビットカプラの特定の構成要素等が含まれる。例えば、超伝導磁束量子ビットは、２個の構成要素すなわち量子ビットループおよび複合ジョセフソン接合を含んでもよく、各々の個別データ信号はこれら構成要素の各々にプログラミングすることができる。
【００３１】
図２は、例示的なｄｅｍｕｘ回路２００のサンプル動作を示す図である。ｄｅｍｕｘ２００は、図１のｄｅｍｕｘ１００とほぼ類似しており、１５個の個別スイッチングセル（２０１〜２０４、但し図では４個のみ示す）を含んでいて各々が２個の出力経路の一方に沿って選択的に入力信号をルーティングすべく用いられる。本例では、入力信号はｄｅｍｕｘ２００を介して段２３４内のセル２０４にルーティングされる。この例示的な動作で入力信号に遭遇するこれらのセル（２０１〜２０４）を図２に黒色で示す。入力信号は入力信号線２１１を通ってｄｅｍｕｘ２００に入り、ここで信号は段２３１内のリードスイッチングセル２０１に送られる。リードスイッチングセル２０１を用いて入力信号を段２３２内のセル２０２に選択的にルーティングし、信号は次いで段２３３内のセル２０３へ選択的にルーティングされる。信号はセル２０３から段２３４のセル２０４へ選択的にルーティングされる。同様に、ｄｅｍｕｘ２００を用いて段２３１内のリードスイッチングセル２０１から、段２３４内の任意のセルに入力信号をルーティングすることができる。ｄｅｍｕｘ２００等の典型的なｄｅｍｕｘ回路においてセル出力の単一且つ一意な組合せにより最下段（２３４）の各セルに到達する。ｄｅｍｕｘの最下段（２３４）から入力信号をプログラム可能な素子に与えることができる。本システム、方法、および装置によれば、そのようなプログラム可能な素子は、超伝導量子プロセッサの要素を含んでいてもよい。
【００３２】
ｄｅｍｕｘ回路の概念は当該技術分野で公知であるが、本システム、方法、および装置は、特に超伝導量子プロセッサの用途に適した新規のｄｅｍｕｘ回路を記述する。この新規なｄｅｍｕｘ回路は、基本スイッチングセルとして用いられる新規の素子を含む。この素子は、磁束バイアス線に誘導結合するジョセフソン伝送線（「ＪＴＬ」）スプリッタおよびスイッチを組み込む単一の磁束量子（「ＳＦＱ」）素子である。
【００３３】
図３は、本システム（方法と装置）によるｄｅｍｕｘ回路に用いる個別スイッチングセル３００の実施形態の模式図である。例えば、セル３００は図１のｄｅｍｕｘ１００内の１５個のスイッチングセル１０１の各々として用いることができる。スイッチングセル３００は、入力信号線３１１および２個の出力信号経路３２１、３２２を含む複数の超伝導電流経路を含む。当業者には、これらの超伝導電流経路が臨界温度未満で超伝導性を示すニオブまたはアルミニウム等の材料で製造できることが認識されよう。図３に示すように、出力３２１と３２２の間を導通させる超伝導電流経路はＪＴＬとほぼ類似しており、本明細書ではＪＴＬ３５０と呼ぶ。ＪＴＬ３５０は、図３においてトランス３４１、３４２で表す少なくとも２箇所で磁束バイアス線３３１に誘導結合する。入力信号経路３１１は、入力信号が入力３１１から出力３２１へ、または入力３１１から出力３２２へのいずれに進むかに磁束バイアス線３３１が影響を及ぼすように、トランス３４１、３４２の間のある位置でＪＴＬ３５０と交差している。
【００３４】
図３に示すように、スイッチングセル３００はまた、５個の電源入力ノード３５１〜３５５を含む。このうち４個の電源入力ノード３５１〜３５４はＪＴＬ３５０に電力を供給すべく構成され、１個の電源入力ノード３５５は入力信号経路３１１に電力を供給すべく構成される。しかし、当業者には、スイッチングセル３００の代替的な実施形態において異なる個数および／または異なる配置の電源入力ノードを用いてもよいことが認識されよう。
【００３５】
ＪＴＬの動作は当該技術分野においてよく理解されている。この素子は通常、２点間でＳＦＱ信号を伝達すべく用いられ、伝播には一般に少なくとも１個の磁束量子の再生成が含まれる。ＪＴＬ３５０はセル３００においてこのように利用される。セル３００の動作において、入力信号が入力信号経路３１１からスイッチングセル３００に入ることにより、ジョセフソン接合３６１に出力パルスを発生させる。この信号はＪＴＬ３５０内の交差ノード３７１に伝播し、そこで入力信号が分割されて、入力信号の少なくとも一部が出力３２１の方向（図３では左）に進み、入力信号の少なくとも一部が出力３２２の方向（図３では右）に進む。出力３２１の方向に進む入力信号の部分は、それだけではジョセフソン接合３６２をスイッチングさせるには不十分である。同様に、出力３２２の方向に進む入力信号の部分は、それだけではジョセフソン接合３６３をスイッチングさせるには不十分である。しかし、磁束バイアス線３３１に電流が通された場合、各々の磁束信号が磁束バイアス線３３１からトランス３４１、３４２を通ってＪＴＬ３５０に誘導結合される。磁束バイアス線３３１を用いて、ＪＴＬ３５０に追加的な電流を結合することにより、入力信号が伝播する方向に影響を及ぼすことができる。従って、磁束バイアス線３３１は、スイッチングセル３００への制御線または入力として機能する。例えば、図３の右側へ（すなわち、スイッチングセル３００の出力３２２の方へ）進む電流により磁束バイアス線３３１が起動された場合、トランス３４２における磁束バイアス線３３１、ＪＴＬ３５０間の誘導結合が、トランス３４２においてＪＴＬ３５０の左側へ進む電流を誘導する。この誘導電流は、ジョセフソン接合３６３を介してルーティングされた入力信号の部分に追加され、ジョセフソン接合３６３のスイッチングを生じさせる。これが生じたならば、ジョセフソン接合３６３、３６４の間におけるＪＴＬ３５０の部分３８２の全電流は、ジョセフソン接合３６４をスイッチングさせて、出力３２２でスイッチングセル３００から出る出力パルスを生じるのに十分大きい。
【００３６】
この同じ例では、スイッチングセル３００のもう一方の端（すなわち、出力端３２１）において、トランス３４１における磁束バイアス線３３１とＪＴＬ３５０の間の誘導結合が、トランス３４１においてＪＴＬ３５０の左側へ進む電流を誘導する。この誘導電流は、ジョセフソン接合３６２を介してルーティングされた入力信号の部分から減少しており、従ってジョセフソン接合３６２はスイッチングしない。磁束バイアス線３３１が右側（図３の方位に関して）への電流を搬送する場合、出力３２１の方向に進む入力信号の部分は出力３２１まで伝播せず、代わりにジョセフソン接合３９１がスイッチングして単一の磁束量子を放出する。
【００３７】
上述のものと同様の機構により、スイッチングセル３００はまた、磁束バイアス線３３１を通る左側（すなわち、図３の出力３２１の方）への電流を印加することにより、入力３１１から出力３２１に入力信号をルーティングすべく用いることができる。従って、磁束バイアス線３３１を通る電流（例えば、正または負電流）の方向を用いて、入力信号を入力３１１から出力３２１または出力３２２のいずれかへ選択的にルーティングすることができる。いくつかの実施形態において、磁束バイアス線３３１における第１の方向の電流によりスイッチングセル３００が入力３１１から出力３２１に入力信号をルーティングすることが可能になり、磁束バイアス線３３１の第２の方向の電流によりスイッチングセル３００が入力３１１から出力３２２に入力信号をルーティングすることが可能になる。
【００３８】
ＳＦＱ回路において正および負の供給電流を印加することは、当該技術分野においてテスト目的で見られてきた。本システム、方法、および装置において、本システムの機能特徴として正および負の供給電流を印加するＳＦＱ回路の実施形態について記述されている。更に、本明細書に記述する各種の実施形態は、入力３１１を通る正または負の入力信号と共に、電源入力ノード３５１〜３５５を通る正または負の電力を用いて、スイッチングセル３００を通る正または負の磁束量子を与えることができる。
【００３９】
本システム、方法、および装置によれば、図１のｄｅｍｕｘ１００と同様のｄｅｍｕｘ回路を形成すべく複数の個別スイッチングセル構造３００を配置することができる。図１の２分木型の配置は、各スイッチングセル３００の２個の出力の各々を、他の２個のスイッチングセル３００の入力の各々に接続することにより実現できる。従って、複数のスイッチングセル３００を段の組に配置することができ、第（ｉ＋１）段のスイッチングセルの個数は第ｉ段のセルの個数の２倍である。更に、必要な磁束バイアス線の個数がｄｅｍｕｘの段の個数に等しくなるように、同じ段の全てのスイッチングセル３００を同じ磁束バイアス線３３１に結合することができる。このように、動作用の制御線が極めて少なくて済むため、複数のスイッチングセル３００を相互接続して高度にスケーラブルな完全ｄｅｍｕｘ回路を実現することができる。このようなｄｅｍｕｘは、超伝導量子プロセッサでの利用に適している。
【００４０】
代替的な実施形態において、各々異なる段に配置された少なくとも２個のスイッチングセルの両方を同じ磁束バイアス線に結合してもよい。当業者には、信号の一意な組合せにより各セルが制御される複数のセルを提供すべく多くの代替的な幾何および／または結合配置を実装できることが認識されよう。
【００４１】
本システム、方法、および装置のいくつかの実施形態において、ｄｅｍｕｘ回路を用いて、超伝導量子プロセッサの要素へ局所的に制御信号をルーティングすることができる。ｄｅｍｕｘ回路の主な利点は、Ｎ個の要素をプログラムするのに必要な線の個数が、ｌｏｇ２Ｎ個の磁束バイアス線３３１に加えて１個の入力線で済むことである。ｄｅｍｕｘ回路によりルーティングされる信号は、信号の大きさに関してほとんどまたは全く情報が無い状態で各信号が事実上「オン」か「オフ」である点で本質的にデジタルである。いくつかの実施形態において、信号を超伝導量子プロセッサの要素に結合する前に、ｄｅｍｕｘ回路内のデジタル出力をアナログの形式に変換することが望ましいだろう。このデジタル／アナログ変換は、例えば超伝導インダクタラダー回路を使用して実現でき、その完全な詳細は米国公開特許第２００９−００８２２０９号に記述されている。この素子の要約を以下に与える。
【００４２】
古典的電気回路において、デジタル／アナログ変換を実現する一般的な方法は、「抵抗器ラダー」または「Ｒ−２Ｒラダー」として知られる回路を用いるものである。そのような回路は「分圧器」の原理に依存しており、当該技術分野で良く確立されている。超伝導インダクタラダー回路は、古典的抵抗器ラダーの超伝導的等価物である。超伝導インダクタラダー回路（「ラダー」）は、マルチビットデジタル信号を受信し、マルチビットデジタル信号の個別ビットをアナログ信号に結合して、当該アナログ信号を例えば少なくとも１個のプログラム可能な素子に与えることにより機能する。ラダーは、磁束量子の形式で信号を受信および管理することができる。
【００４３】
図４は、一例示的実施形態によるラダー４００の模式図である。図示するように、ラダー４００は並列に接続された４個の超伝導ループ４０１〜４０４（破線ボックスで示す）を含む。Ｎビットのデジタル信号がラダー４００にロードされ、超伝導ループ４０１〜４０４の各々がＮビットの各１個を受信する。例えば、ラダー４００は４ビットのデジタル信号を受信することができる。古典的電気回路において、このようなデジタルビットを電圧により表すことができる。しかし、超伝導回路では、このようなデジタルビットを磁束量子により表すことができる。従って、古典的抵抗器ラダーは、電圧分割回路を実装できるが、ラダー４００は磁束分割回路の形式で超伝導的等価物を実装する。
【００４４】
動作時において、４ビットのデジタル信号の個別ビットは各々超伝導ループ４０１〜４０４の各１個に入れられる。しかし、超伝導ループ４０１〜４０４は並列に接続されるため、個別のビット信号は結果的に隣接する超伝導ループ間で共有される。この信号共有において、所与の超伝導ループ４０１〜４０４内に含まれる磁束の一部だけが隣接する超伝導ループに与えられる。例えば、超伝導ループ４０１は、４ビットのデジタル信号から単一デジタルビットの代表として１個の完全な磁束量子を受け取ることができる。超伝導ループ４０１はまた、同じ４ビットのデジタル信号の他のビットから超伝導ループ４０２〜４０４に分散された磁束量子の部分を受け取ることができる。このように、４ビットのデジタル信号を構成する離散的磁束量子がラダー４００の超伝導ループ４０１内の１個のアナログ信号に結合され、そこから例えばプログラム可能な素子４３０に与えられる。
【００４５】
図４に示すように、ラダー４００内の各超伝導ループ４０１〜４０４は、直列結合された、すなわち「縦方向」超伝導インダクタＬＬ（４１１〜４１４）および並列結合された、すなわち「横方向」超伝導インダクタＬＴ（４２１〜４２４）を含む。超伝導ループ４０１〜４０４間での信号共有の程度はこれらのインダクタンスの大きさに支配されている。具体的には、各種の連続すなわち縦方向超伝導インダクタ４１１〜４１４と、並列すなわち横方向超伝導インダクタ４２１〜４２４の大きさの比率は、超伝導ループ４０１〜４０４の間でデータ信号が受け渡される仕方に影響する。この比率に基づく信号分散は、古典的抵抗器ラダー回路全体にわたり、いくつかの点で非超伝導データ信号の良く理解されている受け渡しと同様に実現することができる。
【００４６】
本システム、方法、および装置によれば、超伝導デマルチプレクサ回路は、超伝導インダクタラダー回路にデジタル信号を与えるべく適合させることができる。いくつかの実施形態において、ｄｅｍｕｘ回路内の最終（または最下）段の個別スイッチングセルからのデジタル磁束信号を保存して、これらの信号を超伝導インダクタラダー回路内の少なくとも１個の超伝導ループに結合すべく構成された少なくとも１個の磁束記憶構造によりこれは実現される。本システム、方法、および装置は、図３の個別スイッチングセル３００での利用に特に良く適合された磁束記憶構造を記述する。
【００４７】
図５は、図３の個別スイッチングセル３００で利用すべく設計された磁束記憶構造５００の実施形態の模式図である。磁束記憶構造５００は、個別スイッチングセル３００の出力（すなわち３２１または３２２）に接続する入力５１１を含む。磁束記憶構造５００の入力５１１は、セル３００の出力３２１、３２２のいずれかにおけるＪＴＬ３５０の拡張であるＪＴＬ５５０から始まる。磁束記憶構造５００は、複合ジョセフソン接合５２０により遮断され、より大きいインダクタ５４１で終端する短いＪＴＬ５５０と見なすことができる。いくつかの実施形態において、インダクタ５４１は超伝導性を示す。ＪＴＬ５５０は、入力５１１で入力信号が受信された際に出力パルスを放出する少なくとも１個のジョセフソン接合５６１を含む。ジョセフソン接合５６１により放出される出力パルスは、少なくとも１個または複数の磁束量子を保持すべく十分に大きいインダクタ５４１に保存される。このように、入力５１１における複数の入力信号は各々ジョセフソン接合５６１からの各出力パルスを生成して、これらのパルスの全てを組み合わせてインダクタ５４１に保存することができる。インダクタ５４１に保存された磁束は、リセット線５７１を起動させることにより制御可能に「リセット」または「消去」することができる。選択的にリセット線５７１を通過する電流は、複合ジョセフソン接合５２０に結合することにより、ジョセフソン接合５６２、５６３の両方をスイッチングさせて（複合ジョセフソン接合５２０を形成する超伝導ループが全磁束量子を保持するにはインダクタンスが不十分なため、両方のジョセフソン接合はスイッチングする）、出力パルスを放出させる。従って、インダクタ５４１に保存された磁束は、リセット線５７１を用いる１個以上のステップの適用によりリセット／消去することができる。いくつかの実施形態において、インダクタ５４１は、超伝導インダクタラダー回路４００の超伝導ループ（例えば、ループ４０１〜４０４のいずれか）である超伝導ループ５３０に誘導結合できる。
【００４８】
本明細書全体を通じて、特定のデータ信号を表すべく用語「ビット」を頻繁に用いる。従来、用語「ビット」は、１単位の情報（例えば、１または０）で表現される「２進数」を意味する。本システム、方法、および装置で受け渡しするデータ信号は複数単位の情報（例えば、複数の磁束量子）で表現することができ、２進状態に限定されない。本システム、方法、および装置において、用語「ビット」は比喩的な便宜のためだけに用いる。
【００４９】
本システム、方法、および装置のいくつかの実施形態において、複数のスイッチングセル３００を含むｄｅｍｕｘ１００は、ラダー４００等の少なくとも１個のデジタル／アナログ変換器と導通すべく構成された複数の磁束記憶構造５００で終端してもよい。このように、ｄｅｍｕｘ回路により実現可能な対数アドレス指定を用いて超伝導量子プロセッサの要素にマルチビット制御信号を提供することができる。図６は、超伝導量子プロセッサ等の超伝導プロセッサの要素をプログラミングに利用するｄｅｍｕｘデジタル／アナログ変換（「ＤＡＣ」）システム６００の実施形態の模式図である。ｄｅｍｕｘ−ＤＡＣシステム６００は、ｄｅｍｕｘ回路（破線ボックスにより境界を定める）６１０に入力する入力信号線６０１を含む。ｄｅｍｕｘ回路６１０は、１５個の個別スイッチングセル６１１（図では１個のみ示す）を含み、各スイッチングセル６１１は図３のスイッチングセル３００にほぼ類似している。１５個のスイッチングセル６１１は２分木を形成すべく４個の段６３１〜６３４に配置されるが、当業者には任意の個数のスイッチングセルを各種の配置のいずれかで実装してもよいことが認識されよう。スイッチングセル６１１の幾何的配置によらず、各スイッチングセル６１１は２個の出力信号線６２１、６２２、および１個の入力信号線６０１を有する。ｄｅｍｕｘ回路６１０において、段６３１内のリードスイッチングセルの２個の出力信号線６２１、６２２は各々段６３２内の各スイッチングセルの入力信号線に直接入力し、段６３２内の各スイッチングセルの２個の出力信号線は各々段６３３内の各スイッチングセルの入力信号線に直接入力し、段６３３内の各スイッチングセルの２個の出力信号線は各々段６３４内の各スイッチングセルの入力信号線に直接入力する。
【００５０】
ｄｅｍｕｘ回路６１０は、デジタル磁束信号を図４のラダー４００等の少なくとも１個のデジタル／アナログ変換器に結合すべく構成される。このため、段６３４の各スイッチングセルの２個の出力は各々段６３５内の各磁束記憶構造６４１（図では１個のみ示す）の入力に直接結合している。段６３５は１６個の磁束記憶構造６４１を含むが、当業者には他の実施形態で任意の個数の磁束記憶構造を用いてもよいことが認識されよう。いくつかの実施形態において、磁束記憶構造６４１の個数は、ｄｅｍｕｘ回路６１０の最後から２番目の段６３４内のスイッチングセル６１１の個数の約２倍に等しい。ｄｅｍｕｘ回路６１０において、各磁束記憶構造６４１は図５の磁束記憶構造５００にほぼ類似している。ｄｅｍｕｘ−ＤＡＣシステム６００はまた、２個の超伝導インダクタラダー回路６５１、６５２を含み、各磁束記憶構造６４１はラダー６５１、６５２のうち少なくとも各１個の超伝導ループに誘導結合する。
【００５１】
ｄｅｍｕｘ−ＤＡＣシステム６００は２個のラダー６５１、６５２を含み、その各々が８個の超伝導ループを含む。しかし、当業者には任意の個数のラダーを同様に用いてもよく、またラダーが任意の個数の超伝導ループを含んでいてもよいことが認識されよう。例えば、ｄｅｍｕｘ−ＤＡＣシステム６００の代替的な実施形態は４個のラダーを含み、その各々が４個の超伝導ループを含み、各ループが各磁束記憶構造６４１に誘導結合してもよい。設計の柔軟性を例示する代替的な実施形態として、ｄｅｍｕｘ−ＤＡＣシステム６００は、３個の超伝導ループを有する１個のラダー、７個の超伝導ループを有する１個のラダーに結合された７個の磁束記憶構造６４１、５個の超伝導ループを有する１個のラダーに結合された５個の磁束記憶構造６４１、および単一の超伝導ループに結合された単一の磁束記憶構造６４１に結合された３個の磁束記憶構造６４１を含んでいてもよい。ｄｅｍｕｘ−ＤＡＣシステム６００内の各々のラダー６５１、６５２は、超伝導量子プロセッサの要素等の少なくとも１個のプログラム可能な素子６６１、６６２にアナログ信号を結合することができる。いくつかの実施形態において、複数のラダーが同一のプログラム可能な素子に結合することができる。いくつかの実施形態において、単一のラダーが複数のプログラム可能な素子に結合することができる。
【００５２】
動作時において、ｄｅｍｕｘ−ＤＡＣシステム６００の段６３１内のリードスイッチングセル６１１から段６３５内の特定の磁束記憶構造６４１への入力信号のルーティングに対応する任意の特定の経路が、複合ジョセフソン接合５２０を通って大型インダクタ５４１で終端する連続的なＪＴＬを実質的に実現する。ｄｅｍｕｘ−ＤＡＣシステム６００は従って、複数の電源入力ノード（例えば、図３のセル３００位の電源入力ノード３５１〜３５５）を含む。いくつかの実施形態において、これらの電源入力ノードは全て、同一の電源入力線（図示せず）に接続されてもよい。他の実施形態において、電源入力ノードへの電源の結合は、複数の電源入力線（図示せず）にわたり分散されてもよい。この連続的なＪＴＬを通る特定のルーティングは、各段６３１〜６３４（図６に示さず）のスイッチングセル６１１に結合する磁束バイアス線（例えば、磁束バイアス線３３１）により決定される。従って、ｄｅｍｕｘ−ＤＡＣシステム６００を通って一組のデジタル磁束量子をルーティングして、ｄｅｍｕｘ回路６１０の最下段６３５内の磁束記憶構造６４１の大型インダクタ５４１に保存することができる。これらのデジタル磁束信号は少なくとも１個のラダー６５１、６５２に結合されて、超伝導量子プロセッサの要素等のプログラム可能な素子に結合されるアナログ信号を形成することができる。保存された磁束は次いで、各磁束記憶構造６４１の複合ジョセフソン接合５２０に結合されたリセット線５７１により、または回路を通る負の磁束量子をルーティングすることによりリセット（または消去）することができる。
【００５３】
ｄｅｍｕｘ−ＤＡＣシステム６００の制御線の個数には、ｄｅｍｕｘ回路６１０内の段の個数に単一の入力信号線６０１を加えた数を含む。段６３１〜６３４の各々は各磁束バイアス線（例えば、磁束バイアス線３３１）を含み、段６３５はリセット線（例えば、リセット線５７１）を含む。しかし、いくつかの実施形態において、より多くの制御線に対応することができ、その場合、必要に応じて別々の制御線を用いてスイッチングセル６１１に磁束バイアス、および磁束記憶構造６４１にリセット線を提供することができる。当業者には、入力信号線６０１からの変調された入力信号を、各々の段６３１〜６３４への各々の変調された磁束バイアス信号と同期させて、デジタル磁束量子の任意の組合せまたは順列を磁束記憶構造６４１およびいくつかの実施形態ではラダー６５１、６５２に迅速にロードできることが認識されよう。
【００５４】
当業者には、ｄｅｍｕｘ回路および／またはｄｅｍｕｘ−ＤＡＣシステムの実際のレイアウトが図１、２および６に示すレイアウトとは異なり得ることが認識されよう。これらの図で使用するレイアウトは図示目的に過ぎず、実際のレイアウトは広範囲にわたる仕様に対応すべく適合される場合がある。例えば、いくつかの実施形態で、ｄｅｍｕｘ回路（従ってｄｅｍｕｘ−ＤＡＣシステム）は「Ｈ木」レイアウトに配置されてもよい。図７は、Ｈ木レイアウトに構成されたｄｅｍｕｘ回路７００の実施形態の模式図である。図７において、各々の個別スイッチングセル７０１（図では１個のみ示す）を円で表し、各磁束記憶構造７１１（図では１個のみ示す）を正方形で表している。このように、ｄｅｍｕｘ回路７００は、１５個のスイッチングセル７０１および１６個の磁束記憶構造７１１を含む。いくつかの実施形態において、磁束記憶構造７１１は、図６のｄｅｍｕｘ−ＤＡＣシステム６００に示すものと同様のラダー回路（例えば、ラダー４００）に結合されてもよい。Ｈ木レイアウトは、図１、２に示す段のレイアウトと同様の２分木型配置を実現する。すなわち、Ｈ木レイアウトの各スイッチングセル７０１は、２個の出力チャネルに分岐する第１の入力チャネルを有する。当業者には、他の任意の装置と同様に、ｄｅｍｕｘ回路７００のＨ木レイアウトが任意の個数のスイッチングセル７０１および磁束記憶構造７１１に対応すべく適合できることが認識されよう。
【００５５】
本明細書に記述するＪＴＬに基づくｄｅｍｕｘ回路の実施形態は特に多くの用途に有用であるが、本システム、方法、および装置はまた、ＤＣ電源入力が必要とされないｄｅｍｕｘ回路の実施形態の代替的な組を記述する。この第２の組におけるｄｅｍｕｘ回路内の実施形態を本明細書で「ラッチング量子ビット」と呼ぶ量子磁束パラメトロン型素子に基づいている。ラッチング量子ビットの構造および動作の完全な詳細は米国特許出願第１２／１０９，８４７号に開示されている。これらの素子の概要を以下に述べる。
【００５６】
いくつかの実施形態において、ラッチング量子ビットは、超電導材料のループにより形成された量子ビットループおよび当該量子ビットループを遮断する複合ジョセフソン接合（「ＣＪＪ」）を含んでいてもよく、ＣＪＪは少なくとも２個のジョセフソン接合により遮断される超電導材料のループにより形成される。古典的電気回路におけるラッチングの概念は当該技術分野で公知である。本明細書および添付の請求項全体を通じて、超伝導信号を「ラッチ」するとは、瞬時信号をロードして、ソース信号内における摂動および発展にかかわらず瞬時信号を保持し、ラッチングが緩和されるまで瞬時信号を連続的に出力する処理を指す。ラッチング量子ビットのラッチング動作は、ラッチング量子ビットのＣＪＪに誘導結合されたクロック信号により制御される。いくつかの実施形態において、クロック信号がパルスを発生する都度、ラッチング量子ビットは、ラッチング量子ビットの量子ビットループに誘導結合された入力信号をロードして、当該瞬時信号を保持し、クロックパルスが持続する間、出力（例えば、ラッチング量子ビットの量子ビットループに誘導結合する別の素子）へ送信する。
【００５７】
当業者には、本明細書において用語「ラッチング量子ビット」を用いて、米国特許出願第１２／１０９，８４７号に紹介されたような基本回路要素または論理素子として実装できる量子磁束パラメトロン型素子を記述していることが認識されよう。ラッチング量子ビットは、一般には量子２進数として演算されないにもかかわらず、構造の点で超伝導磁束量子ビットと同様であってよい。
【００５８】
本システム、方法、および装置は、ラッチング量子ビットを基本スイッチングセル（例えば、セル１０１）として使用するｄｅｍｕｘ回路（図１のｄｅｍｕｘ１００と同様）の実施形態を記述する。図８は、個別スイッチングセルとしてラッチング量子ビット８０１〜８０７を実装するｄｅｍｕｘ−ＤＡＣ回路８００の実施形態の模式図である。各ラッチング量子ビット８０１〜８０７は、超電導材料のループにより形成された量子ビットループ８１０（図では１個のみ示す）および当該量子ビットループを遮断するＣＪＪ８２０（図では１個のみ示す）を含み、ＣＪＪは少なくとも２個のジョセフソン接合（図の各×印で表す）により遮断される超電導材料のループにより形成される。ｄｅｍｕｘ−ＤＡＣ８００は、図１のｄｅｍｕｘ１００と同様の２分木を形成すべく３段に配置された７個のラッチング量子ビット８０１〜８０７を含む。しかし、当業者には、任意の個数のラッチング量子ビットが、図７に示すＨ木レイアウトを含む各種の広範なレイアウトで同様に使用できることが認識されよう。
【００５９】
本明細書および添付の請求項全体を通じて、用語「リードラッチング量子ビット」は、ラッチング量子ビットを含むｄｅｍｕｘ回路内の入力信号源に結合すべく構成された第１のラッチング量子ビットを指す。
【００６０】
図に示す実施形態において、リードラッチング量子ビット８０１の量子ビットループ８１０は信号入力線８３０に誘導結合され、リードラッチング量子ビット８０１のＣＪＪ８２０はクロック入力線８４０に誘導結合される。クロック信号をＣＪＪ８２０に誘導結合すべくクロック入力線８４０を用いることにより、リードラッチング量子ビット８０１は、入力信号線８３０を通って量子ビットループ８１０に適用された入力信号を制御可能にラッチできる。リードラッチング量子ビット８０１は、各々ｄｅｍｕｘ−ＤＡＣ８００の第２段における各々ラッチング量子ビット８０２、８０３への誘導結合８７１、８７２（図８の斜め破線で表す）により実現される２個の有効出力（図１のｄｅｍｕｘ１００の出力１２１、１２２と概念的に同様）を有する。リードラッチング量子ビット８０１によりラッチされる入力信号は従って、図８左側ラッチング量子ビット８０２および／または図８右側ラッチング量子ビット８０３にルーティングすることができる。ラッチング量子ビット８０２（ｄｅｍｕｘ−ＤＡＣ８００の第２段の「左側」のラッチング量子ビット）のＣＪＪは第１のクロック信号線８５１に誘導結合する。同様に、ラッチング量子ビット８０３（ｄｅｍｕｘ−ＤＡＣ８００の第２段の「右側」のラッチング量子ビット）のＣＪＪは第２のクロック信号線８６１に誘導結合する。第１のクロック信号線８５１および第２のクロック信号線８６１（図では右側へのルーティング）を用いて、リードラッチング量子ビット８０１からの入力信号を左側ラッチング量子ビット８０２および右側ラッチング量子ビット８０３に各々選択的にルーティングする。更に、ｄｅｍｕｘ−ＤＡＣ８００の第２段の両方のラッチング量子ビット８０２、８０３の量子ビットループが同一の制御線８３１に誘導結合される。いくつかの実施形態において、制御線８３１は、ラッチング量子ビット８０１から左側ラッチング量子ビット８０２および／または右側ラッチング量子ビット８０３にラッチングされる信号とは逆符号且つより小さい制御信号により起動されてよい。いくつかの実施形態において、ラッチング量子ビット（例えば、図８の制御信号線８３１）を含むｄｅｍｕｘ回路の第２段の制御信号線が除外されてもよい。
【００６１】
入力信号線８３０に入力信号が印加されたならば、クロック信号線８４０を介して印加されるクロック信号を適宜変化させることにより、リードラッチング量子ビット８０１により当該入力信号を選択的にラッチできる。いくつかの実施形態において、クロック線８４０内のクロック信号が高レベルである間、リードラッチング量子ビット８０１が入力線８３０からの入力信号を「遮断する」（すなわち送信しない）。そのような実施形態では、クロック線８４０のクロック信号が低下したならば入力線８３０からの入力信号がリードラッチング量子ビット８０１によりラッチされる。入力信号がリードラッチング量子ビット８０１によりラッチされたならば、次いでｄｅｍｕｘ−ＤＡＣ８００の第２段のラッチング量子ビット８０２、８０３のうち少なくとも１個に送信できる。しかし、リードラッチング量子ビット８０１の動作と同様に、ラッチング量子ビット８０２、８０３は各々この信号をラッチ／送信のいずれか、または信号の送信を遮断する。特定のラッチング量子ビットにより信号をラッチ／送信または遮断するか否かは、特定のラッチング量子ビットのＣＪＪに結合されるクロック信号により制御される。従って、第１のクロック信号線８５１（図の左側）を用いて、リードラッチング量子ビット８０１からの入力信号を左側ラッチング量子ビット８０２にラッチ／送信し、第２のクロック信号線８６１（図の右側）を用いてリードラッチング量子ビット８０１からの入力信号を右側ラッチング量子ビット８０３にラッチ／送信することができる。
【００６２】
ｄｅｍｕｘ−ＤＡＣ８００の第２段の左側ラッチング量子ビット８０２から、左側ラッチング量子ビット８０４および／または右側ラッチング量子ビット８０５により入力信号をｄｅｍｕｘ−ＤＡＣ８００の第３段にラッチできる。同様に、ｄｅｍｕｘ−ＤＡＣ８００の第２段の右側ラッチング量子ビット８０３から、左側ラッチング量子ビット８０６および／または右側ラッチング量子ビット８０７により入力信号をｄｅｍｕｘ−ＤＡＣ８００の第３段にラッチできる。一般にｄｅｍｕｘ回路により提供される対数アドレス指定を利用するには、ｄｅｍｕｘ−ＤＡＣ８００の同一段にある全ての左側ラッチング量子ビットを第３のクロック信号線（図の左側）に結合し、ｄｅｍｕｘ−ＤＡＣ８００の同一段にある全ての右側ラッチング量子ビットを第４のクロック信号線（図の右側）に結合することができる。例えば、左側ラッチング量子ビット８０４、８０６の両方が第３のクロック信号線８５２（図の左側）に結合され、右側ラッチング量子ビット８０５、８０７の両方が第４のクロック信号線８６２（図の右側）に結合される。一例として、第１のクロック信号線８５１および第４のクロック信号線８６２を用いてラッチング量子ビット８０２、８０５の各々においてラッチングを生起させることにより、入力信号をリードラッチング量子ビット８０１からラッチング量子ビット８０５にルーティングすることができる。図８に例示する実施形態において、第１のクロック信号線８５１および第３のクロック信号線８５２の両方を用いて入力信号を左側方向へルーティングする。従って、本明細書の残りおよび添付の請求項全体を通じて、第１のクロック信号線８５１および第３のクロック信号線８５２は、同じ第１のクロック信号線の組に含まれると言われる。同様に、第２のクロック信号線８６１および第４のクロック信号線８６２の両方を用いて入力信号を右側方向にルーティングする。従って、本明細書の残りおよび添付の請求項全体を通じて、第２のクロック信号線８６１および第４のクロック信号線８６２は、同じ第２のクロック信号の組に含まれると言われる。
【００６３】
ラッチング量子ビットは、ラッチング動作が生起された際に正または負の信号のいずれかがラッチされるように振舞う。いくつかの実施形態において、ラッチされた信号の大きさは、ラッチング量子ビット自身の特性であって、一般に入力信号の符号または大きさによらず所与のラッチング量子ビット（または素子パラメータの所与の組合せ）に対して同一であってよい。ラッチング量子ビットの「状態」は従って、正、ゼロ、または負であると一般化できる。ラッチング動作を生起させる行為は、それが「認識する」大多数の入力信号が正または負かに応じて、ラッチング量子ビットを正または負の状態にラッチさせることができる。ラッチング動作が生起された際に入力信号が存在しない場合、ラッチング量子ビットは依然として正または負の状態にラッチできる。これは、特定のルーティング経路には含まれないが当該特定ルーティング経路に含まれるラッチング量子ビットとクロック信号線を共有するラッチング量子ビットは依然として、自身のラッチング機構が共有クロック信号線のクロック信号により起動され得ることを意味する。例えば、上述のようにリードラッチング量子ビット８０１からラッチング量子ビット８０５への入力信号のルーティングにおいて、クロック信号線８６２（第２のクロック信号線の組からの）を用いてラッチング量子ビット８０５内でラッチング動作を生起させる。しかし、クロック信号線８６２はまたラッチング量子ビット８０７に誘導結合されており、従ってラッチング量子ビット８０７内でラッチング動作が同時に生起される。この例では、ラッチング量子ビット８０３においてラッチされる入力信号は存在せず、従ってラッチング量子ビット８０７には、自身のラッチング動作がクロック信号線８６２により生起された際に認識する入力信号が存在しない。ラッチング量子ビット８０７においてラッチング動作が生起されたならば、たとえラッチング量子ビット８０３からラッチング量子ビット８０７に結合している入力信号が存在しなくても、正または負の信号がラッチされる。このため、ｄｅｍｕｘ−ＤＡＣ８００の第２および第３段で制御線８３１、８３２を用いて制御信号をラッチング量子ビット８０２〜８０３および８０４〜８０７の各々に結合する。いくつかの実施形態において、制御信号の大きさは入力信号とは逆符号且つラッチング量子ビットによりラッチされた信号より小さくてもよい。
【００６４】
制御線８３１、８３２は各々、それらのラッチング動作が共有クロック信号線により生起された際に特定のルーティング経路に含まれないラッチング量子ビットによりラッチできる既知符号の小さい信号を提供することができる。いくつかの実施形態において、この既知符号は入力信号の符号とは逆である。上述したリードラッチング量子ビット８０１からラッチング量子ビット８０５への例示的なルーティング経路において、入力信号は第１の符号（例えば正）であってよい。この入力信号は、クロック信号線８５１の制御に従い（第１のクロック信号線の組から）ラッチング量子ビット８０２によりラッチできる。ラッチング量子ビット８０２内のラッチされた信号は次いでクロック信号線８６２の制御に従いラッチング量子ビット８０５によりラッチできる。この第２のラッチング動作の間、ラッチング量子ビット８０５、８０７はｄｅｍｕｘ−ＤＡＣ８００の同一段の２個の右側ラッチング量子ビットであり、従って本実施形態では同じラッチングクロック信号線８６２に結合されるため、ラッチング量子ビット８０７内で同時にラッチング動作が生起される。いくつかの実施形態において、入力信号とは逆符号である第２の符号（例えば負）の制御信号を制御線８３２に印加することができる。この制御信号は、ｄｅｍｕｘ−ＤＡＣ８００の第３段の各ラッチング量子ビット８０４〜８０７に結合され、たとえ特定のルーティング経路（例えばラッチング量子ビット８０７）内に存在しなくてもラッチング動作が生起されるラッチング量子ビットによりラッチされる既知信号を出力する。従って、ラッチング量子ビット８０７は、ラッチング量子ビット８０５がラッチング量子ビット８０２から大きさＢを有する信号をラッチした際に、大きさＡを有する制御信号を制御線８３２からラッチする。本実施形態において、制御信号が特定のルーティング経路（例えばラッチング量子ビット８０５）にあるラッチング量子ビットにも認識されるため、Ａ＜Ｂが好適である。ラッチング量子ビット８０２により出力される信号の大きさ（Ｂ）は制御線８３２からの制御信号の大きさ（Ａ）より大きいため、ラッチング量子ビット８０５により最終的にラッチされる信号はラッチング量子ビット８０２による出力と同符号である。従って、ラッチング量子ビット８０５が大きさＢの正信号をラッチし、制御線８３２が大きさＡの負信号をラッチング量子ビット８０５、８０７に結合したならば（ここに｜Ａ｜＜｜Ｂ｜）、クロック信号線８６２を用いてｄｅｍｕｘ−ＤＡＣ８００の第３段で右側へのルーティングを生起させることで、ラッチング量子ビット８０５に大きさがラッチング量子ビット８０５のパラメータに依存する正信号をラッチさせることができ（Ｂ−Ａ＞０であるためラッチング量子ビット８０５は正入力を「認識する」）、一方、ラッチング量子ビット８０７は大きさがラッチング量子ビット８０７のパラメータに依存する負信号を同時にラッチする（ラッチング量子ビット８０７は負入力（Ａ）だけを「認識する」）。いくつかの実施形態において、ラッチング量子ビット（例えば、ｄｅｍｕｘ−ＤＡＣ８００）に基づくｄｅｍｕｘ回路内の制御線の全てまたは一部（例えば、制御線８３１、８３２）は互いに直列に結合されてもよい。
【００６５】
ｄｅｍｕｘ−ＤＡＣ８００のいくつかの実施形態において、第１の符号（例えば正）の入力信号を、ラッチング量子ビットの２分木型ネットワークを通ってネットワークの最下段の特定のラッチング量子ビットの方向へルーティングできる。いくつかの実施形態において、第２の符号（例えば負）の制御信号をラッチング量子ビットの２分木型ネットワークを通って同時にルーティングさせ、ネットワークの最下段の少なくとも１個のラッチング量子ビット、およびいくつかの例では複数のラッチング量子ビットに分散させることができる。
【００６６】
ｄｅｍｕｘ−ＤＡＣ８００のいくつかの実施形態において、ラッチング量子ビット２分木型ネットワークの最下段の少なくとも１個のラッチング量子ビット８０４〜８０７によりラッチされた信号を、超伝導量子プロセッサの要素等の少なくとも１個のプログラム可能な素子に直接ロードできる。ｄｅｍｕｘ−ＤＡＣ８００のいくつかの実施形態において、ラッチング量子ビット２分木型ネットワークの最下段の少なくとも１個のラッチング量子ビット８０４〜８０７によりラッチされた信号を、図８に示すラダー８８０等のデジタル／アナログ変換器にロードできる。例示する実施形態において、ｄｅｍｕｘ−ＤＡＣ８００の最下段の各ラッチング量子ビット８０４〜８０７は、ラダー８８０内で各々の超伝導ループ８８１〜８８４に誘導結合される。上述のように、ラッチング量子ビット８０４〜８０７のデジタル出力はラダー８８０に組み込まれて、例えばプログラム可能な素子８９０に与えられるアナログ信号を生成することができる。
【００６７】
一般に、当該技術分野において各種の形式のｄｅｍｕｘ回路が知られている。しかし、本明細書に記述するｄｅｍｕｘ回路内の各種の実施形態は、個別スイッチングセルとして新たに開発された素子（例えば、スイッチングセル３００およびラッチング量子ビット８０１）を用いて構成される。いくつかの実施形態はまた、超伝導インダクタラダー回路等の超伝導磁束に基づくＤＡＣに（例えば磁束記憶構造５００を用いて）情報のデジタルビットを提供する目的に特に適合される。このように、超伝導量子プロセッサ等の超伝導プロセッサの要素のプログラミングにおいて対数アドレス指定の利点を実現すべく特に適したｄｅｍｕｘ回路内の実施形態が開発されてきた。更に、本システム、方法、および装置は、多くの形式のｄｅｍｕｘ回路内に付随する共通の問題、すなわち、スイッチング素子の２分木型レイアウトに起因して、１個の素子が正常に動作しなければ、不具合が生じた素子から下方に分岐する全ての素子が影響を受け、最悪の場合には完全に使用不可になる問題に対処する。
【００６８】
図９は、１個のスイッチングセル９０１に不具合が生じた典型的なｄｅｍｕｘ回路９００を示す図である。ｄｅｍｕｘ９００は１５個のスイッチングセルを含むが、当業者には任意の個数の素子も同様に用いてもよいことが認識されよう。図９に示す実施形態において、スイッチングセル９０１に不具合が生じて、スイッチングセル９０２またはスイッチングセル９０３のいずれかに入力信号を送信するために使用できない。その結果、スイッチングセル９０２、９０３は、素子９１１〜９１４に入力信号をルーティングするために使用できない。このようなシナリオは、ｄｅｍｕｘ９００の製作工程に何らかの不整合または不具合があった場合に生じる恐れがある。例えば、スイッチングセル９０１〜９０３が図３のスイッチングセル３００を用いて実現される場合、製造されたジョセフソン接合が仕様通りに動作しなければそのような不具合が生じる恐れがある。典型的なｄｅｍｕｘ回路において、図９に示すような不具合の結果、回路のプログラミング能力に重大な支障が生じる恐れがある。上述のように、ｄｅｍｕｘ９００内の１個のスイッチングセル（例えば、スイッチングセル９０１）の不具合により、ｄｅｍｕｘ回路全体が不具合のあるスイッチングセル９０１に接続する全ての素子（例えば９１１〜９１４）にプログラム信号をルーティングできなくなる。例示する実施形態において、ｄｅｍｕｘ９００の最下段の素子の２５パーセントが、１個のスイッチングセル９０１の不具合に起因してプログラム不可能になってしまう。実際、回路のより高い段で不具合が生じた場合、ｄｅｍｕｘ回路内の素子の不具合に起因する「カスケードエラー」の影響はより深刻になる。本明細書全体を通じて、用語「カスケードエラー」は、１個の素子におけるエラーが、そこから分岐する全ての素子に対して有害な影響を及ぼす状況を記述すべく用いる。例えば、ｄｅｍｕｘ９００のスイッチングセル９０１について記述した場合と同様にスイッチングセル９０４が完全に故障した場合、ｄｅｍｕｘ９００の最下段の素子の５０パーセントがプログラム不可能になってしまう恐れがある。従って、ｄｅｍｕｘ回路の実装に、回路のより高い段のスイッチングセルの性能に特に依存するリスクが伴うことは明らかである。
【００６９】
ｄｅｍｕｘ回路のスイッチングセルに生じる恐れのある不具合には様々なモードおよび程度がある。例えば、ｄｅｍｕｘ９００に示すカスケードエラーは、スイッチングセル９０１内における完全な故障（結果的にゼロ信号送信となる）により生じる場合がある。同様に、ｄｅｍｕｘ９００に示すカスケードエラーは、スイッチングセル９０４が左側へのスイッチングだけ可能で右側へのスイッチングはできない、すなわちスイッチングセル９０４の「一方向」故障により生じる場合がある。セル９０４が図３のスイッチングセル３００により実現される場合、少なくとも１個のジョセフソン接合３６３または３６４に不整合、またはＪＴＬ３５０における他の何らかの非対称エラーがある場合、この種の一方の不具合が生じる恐れがある。
【００７０】
本システム、方法、および装置は、ｄｅｍｕｘ回路におけるカスケードエラーのリスクを減らす機構を提供する。この機構は、各スイッチングセルが２方向の一方（例えば左または右）に信号をルーティングすべく設計され、特定の段でのルーティングステップが第１の方向（例えば左）に起動された際に当該特定段におけるルーティングステップが第２の方向（例えば右）には起動されないという事実を少なくとも部分的に利用する。従って、ｄｅｍｕｘ回路の第１段の第１のスイッチングセルからの右側の出力は、ｄｅｍｕｘ回路の第２段の特定のスイッチングセルの入力の方向に向けられ、ｄｅｍｕｘ回路の第１段の第２のスイッチングセルからの左側の出力は、ｄｅｍｕｘ回路の第２段の同一の特定スイッチングセルの入力の方向に向けられてもよい。この状況において、左および右へステップが同時に起動されなかった場合に、どのルーティングステップにおいても第１段からの１個のスイッチングセルだけが第２段のスイッチングセルと導通する。本明細書および請求項では用語「段」を用いて、特定の幾何的配置を指定するのではなく、階層的順序付けまたは階層内のレベルを記述する場合がある。そのような例をＨ木レイアウトの実施形態に示す。
【００７１】
図１０は、カスケードエラーのリスクを減らす機構を含むｄｅｍｕｘ回路１０００の実施形態の模式図である。ｄｅｍｕｘ１０００において、段１０１３のスイッチングセル１００３は、段１０１２のスイッチングセル１００１、１００２の両方に選択的に結合する。ルーティング経路は、スイッチングセル１００１から右へのルーティングステップに沿って、またはスイッチングセル１００２から左へのステップに沿ってスイッチングセル１００３に通じてもよい。このように、スイッチングセル１００３の下で接続されるこれらのセル／素子（例えば１００４および１００５）に２個の独立したルーティング経路が到達できる。スイッチングセル１００２が信号の送信を止めたか、または左方向に信号をルーティングできなくなった場合、セル／素子１００４、１００５には依然としてスイッチングセル１００１から右へのルーティングステップにより到達することができる。同様に、スイッチングセル１００１が信号の送信を止めたか、または右方向に信号をルーティングできなくなった場合、セル／素子１００４、１００５には依然としてスイッチングセル１００２から左へのルーティングステップにより到達することができる。本明細書および添付の請求項全体を通じて、入力が複数のセル出力（例えばｄｅｍｕｘ１０００のスイッチングセル１００３）に接続されるスイッチングセルを「バッファセル」と呼び、バッファセルの段を「バッファ段」と呼ぶ。バッファ段は、第１段（バッファ段より上）のスイッチングセルを第２段（バッファ段の下）のスイッチングセルに接続する代替的な経路を提供することにより、ｄｅｍｕｘ回路におけるカスケードエラーのリスクを減らす。図１０から１２において、バッファセルを分かりやすくするため黒で塗りつぶしている。
【００７２】
図１１は、カスケードエラーのリスクを減らすべくバッファ段１１０１、１１０２を含むバッファ型ｄｅｍｕｘ回路１１００の実施形態の模式図である。ｄｅｍｕｘ回路１１００において、バッファ段１１０１、１１０２は、各々「２重段」のペアすなわち１１１１と１１１２、および１１１２と１１１３の間に配置される。本明細書および添付の請求項全体を通じて、用語「２重段」を用いて、前段（すなわち上段）のほぼ２倍多くのセルを含むことにより２分木型レイアウトの対数スケーリングを実現するｄｅｍｕｘ回路内のスイッチングセルの段を指す。ｄｅｍｕｘ１１００に少なくとも１個のバッファ段を組み込むことにより、回路の最下段のどの素子にも代替的且つ冗長なルーティング経路で到達することができる。このように、スイッチングセルにおける不具合に起因するカスケードエラーのリスクが低減される。例えば図１１から、ｄｅｍｕｘ１１００の段全体を通じて左側／右側のルーティングステップのいくつかの組合せにより素子１１２１に到達できることが明らかである。ｄｅｍｕｘ回路内に少なくとも１個のバッファ段を実装することで回路内のスイッチングセルの個数当たりの制御線の平均個数は増えるが、制御線の平均個数は依然として回路内のスイッチングセルの個数に対して対数的に増大する。
【００７３】
ｄｅｍｕｘ１１００は、２重段とバッファ段を交互に含む（すなわち、段は１１１１、１１０１、１１１２、１１０２、１１１３の順である）が、当業者には、必要に応じて他のスキームを用いてもよいことが認識されよう。例えば、いくつかの実施形態において、ｄｅｍｕｘ回路により多くのバッファ段を組み込むことによりカスケードエラーのリスクを更に低減することができる。図１２は、カスケードエラーのリスクを減らすべくバッファ段を含むバッファ型ｄｅｍｕｘ回路１２００の別の実施形態の模式図である。ｄｅｍｕｘ回路１２００において、バッファ段のペアは、各々の隣接する２重段の間に配置される。例えば、２個のバッファ段１２１１、１２１２は、隣接する２重段１２０１、１２０２の間に配置される。隣接する２重段の間のバッファ段の個数を増やすことにより、ｄｅｍｕｘ回路を通る代替的且つ冗長なルーティング経路の個数が増えるが、一方、制御線の個数は対数スケーリングが維持される。
【００７４】
ｄｅｍｕｘ回路１２００において、（集合的に）素子１２３１、１２３２だけが冗長な代替的経路に結合されていない。これらの素子には、各々のルーティング経路内の全てのスイッチングセルが正常に機能する場合にのみ到達できる。いくつかの実施形態において、冗長な代替的ルーティング経路は、独立した制御線１２２１、１２２２を用いて、これらの素子の組に提供することができる。
【００７５】
明細書に開示するバッファ段の概念は多くの用途に適していよう。しかし、ｄｅｍｕｘ回路全体にわたりバッファ段を実装することで回路内の素子の個数が大幅に増加するため、素子に不具合が生じる可能性が増す恐れがある。当業者には、両方がプログラム可能な素子の同じ組に結合された２個の完全且つ異なるｄｅｍｕｘ回路を実装するだけで代替的なルーティング経路に同様に実現できることが認識されよう。従って、本システム、方法、および装置のいくつかの実施形態において、カスケードエラーが最も大きい影響を及ぼし得るｄｅｍｕｘ回路のより高い段だけでバッファセルおよび／またはバッファ段を使用することが好適である。例えば、いくつかの実施形態において、ｄｅｍｕｘ回路の上から４分の３、３分の２、２分の１、３分の１、または４分の１（等々）にあるだけを組み込むことが好適な場合がある。
【００７６】
要約の記述内容を含め、例示した実施形態の上の説明は網羅的でなく、且つ実施形態を開示した形式そのものに限定することを意図していない。本明細書に例示目的で特定の実施形態および実施例を記述しているが、当業者には理解されるように、本開示の概念および範囲から逸脱することなく各種の等価な変更を行うことができる。本明細書で提供する各種の実施形態で与える教示は、必ずしも上で一般的に述べた例示的な超伝導量子コンピュータシステムに限らず、他の超伝導コンピュータシステムに適用することができる。
【００７７】
通常、スイッチングセルは、信号が２個の（またはより多く）異なる分岐に沿ってルーティングされることを許す。これらの分岐は、例えば「Ａ」と「Ｂ」、または「０」と「１」、「右」と「左」等である。任意の便利な仕方で表記できる。本明細書の記述および請求項では、特定の方向（例えば右と左）に言及することにより、これらの分岐を表記する。しかし、それらの用語およびこれらと類似した用語は説明の便宜のために過ぎず、文脈から別途明らかにされない限り、特定の図示に基づいている。例えば、用語「左側」および「右側」を用いて、特定の図に示したような分岐を説明する場合がある。しかしこのことは、何か特定の方向が必要なことを意味せず、且つ暗黙的に意味するものでもない。また、直径方向に反対向きの方向が必要なことを示唆する意味合いでもない。むしろ、これは単に分岐経路方向に言及する便利な仕方であって、無論別の表記も可能である。
【００７８】
上述の各種の実施形態を組み合わせて更なる実施形態を提供することができる。本明細書で参照するおよび／または出願データシートに掲載された、２００８年６月３日出願の米国仮特許出願第６１／０５８４９４号「Ｓｙｓｔｅｍｓ，Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ Ｄｅｍｕｌｔｉｐｌｅｘｅｒ Ｃｉｒｃｕｉｔｓ」、米国公開特許第２００６−０２２５１６５号、米国公開特許第２００８−０１７６７５０号、米国特許出願第１２／２６６，３７８号、ＰＣＴ特許出願第ＰＣＴ／ＵＳ０９／３７９８４号、米国公開特許第２００８−０２１５８５０号、米国公開特許第２００９−００８２２０９号、および米国特許出願第１２／１０９，８４７号を含むがこれに限定されない米国特許、米国特許出願公開、米国特許出願、外国特許、外国特許出願、非特許刊行物の全てについて全文を本明細書で引用している。必要ならば、これらの実施形態の態様を修正し、各種の特許、用途および刊行物のシステム、回路、およびの概念を用いて更なる実施形態を提供することができる。
【００７９】
上で詳細な説明に照らして実施形態に上記その他の変更を加えることができる。一般に、以下の請求項で使用する用語は、本明細書および請求項で開示する特定の実施形態に当該請求項を限定するものではなく、当該請求項が有効である等価物の全範囲に沿うあらゆる可能な実施形態を含むものと解釈すべきである。従って、請求項は開示内容に限定されない。
【技術分野】
【０００１】
関連出願との相互参照
本出願は、特許法１１９（ｅ）に基づき２００８年６月３日出願の米国仮特許出願第６１／０５８４９４号「超伝導デマルチプレクサ回路用のシステム、方法、および装置」を優先権主張するものであり、その全文を本明細書に引用している。
【０００２】
本システム、方法、および装置は一般に、スケーラブルな超伝導計算に関し、特に超伝導量子プロセッサの要素のプログラミングにおける対数アドレス指定およびデジタル／アナログ変換に関する。
【背景技術】
【０００３】
超伝導量子ビット
多くの異なるハードウェアおよびソフトウェア的アプローチが量子コンピュータへの利用を検討されている。ハードウェア的アプローチの一つは、超伝導量子ビットを画定すべく、アルミニウムおよび／またはニオブ等の超電導材料で形成された集積回路を使用する。超伝導量子ビットは、情報の符号化に用いる物理的特性に応じていくつかのカテゴリに分けることができる。例えば、これらは電荷、磁束、および位相素子に分けることができる。電荷素子は、素子の電荷状態に情報を記憶して操作する。磁束素子は、素子のある部分を通る磁束に関する変数に情報を記憶して操作する。位相素子は、位相素子の２個の領域間における超伝導位相の差異に関する変数に情報を記憶して操作する。
【０００４】
従来技術において多くの異なる形式の超伝導磁束量子ビットが実装されてきたが、成功した実装例は全て一般に、少なくとも１個のジョセフソン接合により遮断される超伝導ループ（すなわち「量子ビットループ」）を含む。いくつかの実施形態は、直列にまたは並列に（すなわち複合ジョセフソン接合）接続される複数のジョセフソン接合を実装し、いくつかの実施形態は複数の超伝導ループを実装している。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
量子プロセッサ
コンピュータプロセッサは、アナログプロセッサ、例えば超伝導量子プロセッサ等の量子プロセッサの形式であってよい。超伝導量子プロセッサは、多くの量子ビットおよび２個以上の超伝導量子ビット等、付随する局所バイアス素子を含んでいてもよい。本システム、方法、および装置と共同で利用できる例示的な量子プロセッサの更なる詳細および実施形態は、米国公開特許第２００６−０２２５１６５号、米国公開特許第２００８−０１７６７５０号、米国特許出願第１２／２６６，３７８号およびＰＣＴ特許出願第ＰＣＴ／ＵＳ０９／３７９８４号に記載されている。
【０００６】
実装されている特定のハードウェアによらず、単一の量子ビットを管理する場合にも多くのパラメータの制御が必要になる。従来、この要件は、個々の量子ビットとの外部導通（すなわちプロセッサアーキテクチャの外部からの導通）を必要としていた。しかし、システム内の量子ビットの個数と共に全体的な処理能力が向上したため、従来型スーパーコンピュータの能力を超える高性能なプロセッサは多数の量子ビットを管理せねばならず、従って個々の量子ビットの複数のパラメータに対して外部制御を用いる従来の方式は、量子ビットパラメータのプログラミングのために複雑なシステムを必要とする。
【０００７】
従って、量子プロセッサのスケーラビリティは、量子ビット制御システムの複雑さにより制約され、当該技術分野においてスケーラブルな量子ビット制御システムに対する必要性が残る。
【０００８】
超伝導プロセッサ
コンピュータプロセッサは、超伝導プロセッサの形式であってよいが、超伝導プロセッサは従来の意味での量子プロセッサでなくてもよい。例えば、超伝導プロセッサのいくつかの実施形態は、量子トンネリング、重ね合せ、およびエンタングルメント等の量子効果に注目するのではなく、むしろ異なる原理、例えば古典的コンピュータプロセッサの動作を司る原理を強調することにより動作することができる。しかし、そのような超伝導プロセッサの実装には依然としてある種の効果があるだろう。固有の物理的特性により、超伝導プロセッサは一般に、非超伝導プロセッサよりもスイッチング速度が速く、且つ計算時間が短いため、特定の問題を超伝導プロセッサで解決する方がより実際的な場合がある。
【課題を解決するための手段】
【０００９】
少なくとも１個の実施形態を要約すれば、リードスイッチングセル、第１のスイッチングセルの組、および第２のスイッチングセルの組を含む複数のスイッチングセルを含む超伝導デマルチプレクサであって、当該複数のスイッチングセル内の各スイッチングセルが、信号入力端、第１の信号出力端、および第２の信号出力端と、第１端および第２端を有し、当該第１端が当該信号入力端に結合される第１のジョセフソン伝送線と、第１端および第２端を有し、当該第１端が当該第１の信号出力端に結合されると共に当該第２端が当該第２の出力端に結合される第２のジョセフソン伝送線であって、当該第１のジョセフソン伝送線の当該第２端と交差ノードにおいて結合される第２のジョセフソン伝送線と、当該第２のジョセフソン伝送線上の第１のノードおよび第２のノードの両方に信号を誘導結合する磁束バイアス線であって、当該第２のジョセフソン伝送線上の当該第１のノードが当該交差ノードと当該第１の出力端の間に配置され、当該第２のジョセフソン伝送線上の当該第２のノードが当該交差ノードと当該第２の出力端の間に配置される磁束バイアス線とを含み、当該リードスイッチングセルの入力端が入力信号源から信号を受信すべく構成され、当該リードスイッチングセルの当該第１の出力端が当該第１のスイッチングセルの組からの第１のスイッチングセルの入力端に結合され、当該リードスイッチングセルの当該第２の出力端が当該第１のスイッチングセルの組からの第２のスイッチングセルの入力端に結合され、当該第１のスイッチングセル組内の当該第１および第２のスイッチングセルの両方の当該第１および第２の出力端が各々当該第１のスイッチングセル組内の別の各スイッチングセルの入力端に結合され、当該第２のスイッチングセル組内の各スイッチングセルの入力端が当該第１のスイッチングセル組内のスイッチングセルの各出力端に結合される、超伝導デマルチプレクサである。第２のスイッチングセル組内の少なくとも１個のスイッチングセルの少なくとも１個の出力端は、プログラム可能な素子に結合すべく構成されてもよい。プログラム可能な素子は、超伝導プロセッサの要素を含んでいてもよい。プログラム可能な素子は、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択されてもよい。
【００１０】
超伝導デマルチプレクサは更に、磁束記憶構造の組を含んでいてもよく、各磁束記憶構造が、第２のスイッチングセル組内の少なくとも１個のスイッチングセルの各出力端に結合され、各磁束記憶構造が、第１端および第２端を含んでいて第１端が第２のスイッチングセル組内の少なくとも１個のスイッチングセルの出力端に結合される第３のジョセフソン伝送線と、第３のジョセフソン伝送線と直列に結合される記憶インダクタと、第１端と記憶インダクタの間に配置されたノードにおいて第３のジョセフソン伝送線を遮断する複合ジョセフソン接合と、複合ジョセフソン接合に信号を制御可能に誘導結合させるべく配置されたリセット線とを含む。少なくとも１個の記憶インダクタが、少なくとも１個のプログラム可能な素子に信号を誘導結合すべく配置されてもよい。少なくとも１個の記憶インダクタが、超伝導インダクタラダー回路内の少なくとも１個の超伝導ループに信号を誘導結合すべく配置されてもよい。少なくとも２個の記憶インダクタが、超伝導インダクタラダー回路の少なくとも２個のループの各１個に信号を誘導結合すべく各々配置されてもよい。超伝導インダクタラダー回路が、少なくとも１個のプログラム可能な素子に信号を結合すべく配置されてもよい。少なくとも１個のプログラム可能な素子が、超伝導プロセッサの要素を含んでいてもよい。少なくとも１個のプログラム可能な素子が、超伝導量子プロセッサの要素を含んでいてもよい。少なくとも１個のプログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビットおよび超伝導量子ビットカプラからなる群から選択されてもよい。同一の磁束バイアス線が、少なくとも２個のスイッチングセルに信号を制御可能に誘導結合すべく配置されてもよい。
【００１１】
少なくとも１個の実施形態を要約すれば、リードラッチング量子ビット、第１のラッチング量子ビットの組、および第２のラッチング量子ビットの組を含む複数のラッチング量子ビットにおいて各ラッチング量子ビットが臨界温度未満で超伝導性を示す材料のループにより形成された量子ビットループ、および当該量子ビットループを遮断する複合ジョセフソン接合であって少なくとも２個のジョセフソン接合により遮断され、臨界温度未満で超伝導性を示す材料のループを含む複合ジョセフソン接合を含む複数のラッチング量子ビットと、第１のクロック信号線の組と、第２のクロック信号線の組と、当該第１および第２のラッチング量子ビット組内の各ラッチング量子ビットが制御線への誘導結合により信号を受信すべく配置される少なくとも１個の制御線とを含む超伝導デマルチプレクサであって、当該リードラッチング量子ビットが入力信号源から信号を受信すべく配置され、第１のラッチング量子ビット組内の第１のラッチング量子ビットが当該リードラッチング量子ビットの量子ビットループに誘導的に接続すべく配置され、当該第１のクロック信号線の組からの第１のクロック信号線が当該第１のラッチング量子ビット組内の当該第１のラッチング量子ビットの当該複合ジョセフソン接合に制御可能且つ誘導的に配置され、当該第１のラッチング量子ビット組内の当該第２のラッチング量子ビットが当該リードラッチング量子ビットの当該量子ビットループに誘導結合すべく配置され、当該第２のクロック信号線の組からの第１のクロック信号線が当該第１のラッチング量子ビット組内の当該第２のラッチング量子ビットの当該複合ジョセフソン接合に制御可能に誘導結合すべく配置され、当該第１のラッチング量子ビット組内の各ラッチング量子ビットの当該量子ビットループが当該複数のラッチング量子ビット内の３個の他のラッチング量子ビットに各々誘導結合すべく各々配置され、当該第１のラッチング量子ビットの組からのラッチング量子ビットの第１の割合の当該複合ジョセフソン接合が当該第１のクロック信号線の組からのクロック信号線に誘導結合すべく配置され、当該第１のラッチング量子ビットの組からのラッチング量子ビットの第２の割合の当該複合ジョセフソン接合が当該第２のクロック信号線の組からのクロック信号線に誘導結合すべく配置され、当該第２のラッチング量子ビット組内の各ラッチング量子ビットの量子ビットループが当該第１のラッチング量子ビット組内の各１個のラッチング量子ビットの量子ビットループに誘導結合すべく配置され、当該第２のラッチング量子ビット組内のラッチング量子ビットの複合ジョセフソン接合の第１の割合が当該第１のクロック信号線の組からのクロック信号線に誘導結合すべく配置され、当該第２のラッチング量子ビット組内のラッチング量子ビットの複合ジョセフソン接合の第２の割合が当該第２のクロック信号線の組からのクロック信号線に誘導結合すべく配置される、超伝導デマルチプレクサである。第２のラッチング量子ビット組内の少なくとも１個のラッチング量子ビットの量子ビットループはプログラム可能な素子に結合すべく構成されてもよい。プログラム可能な素子が、超伝導プロセッサの要素を含んでいてもよい。プログラム可能な素子が、超伝導量子プロセッサの要素を含んでいてもよい。プログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択されてもよい。第１のラッチング量子ビット組内の少なくとも２個のラッチング量子ビットが第１のクロック信号線の組からの同一クロック信号線に誘導結合すべく配置されてもよい。第１のラッチング量子ビット組内の少なくとも２個のラッチング量子ビットが、第２のクロック信号線の組からの同一クロック信号線に誘導結合すべく配置されてもよい。第１のラッチング量子ビット組内のラッチング量子ビットの第１の割合は約５０パーセント、第１のラッチング量子ビット組内のラッチング量子ビットの第２の割合は約５０パーセント、第２のラッチング量子ビット組内のラッチング量子ビットの第１の割合は約５０パーセント、および第２のラッチング量子ビット組内のラッチング量子ビットの第２の割合は約５０パーセントである。第２のラッチング量子ビット組内の少なくとも１個のラッチング量子ビットの量子ビットループが、超伝導インダクタラダー回路内の少なくとも１個の超伝導ループに誘導結合すべく配置されてもよい。第２のラッチング量子ビット組内の少なくとも各２個のラッチング量子ビットの量子ビットループは各々、超伝導インダクタラダー回路内の少なくとも２個の超伝導ループの各１個に誘導結合すべく配置されてもよい。超伝導インダクタラダー回路が、少なくとも１個のプログラム可能な素子に信号を結合すべく配置されてもよい。少なくとも１個のプログラム可能な素子が、超伝導プロセッサの要素を含んでいてもよい。少なくとも１個のプログラム可能な素子が、超伝導量子プロセッサの要素を含んでいてもよい。少なくとも１個のプログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択されてもよい。
【００１２】
少なくとも１個の実施形態を要約すれば、入力端および２個の出力端を含む第１のスイッチングセルと、第１の追加的スイッチングセルの組において各スイッチングセルが入力端および２個の出力端を含むと共に少なくとも１個のバッファセルを含む第１の追加的スイッチングセルの組と、当該第１のスイッチングセルに入力信号を制御可能に結合すべく構成された入力信号源とを含むデマルチプレクサ回路であって、当該第１の追加的スイッチングセルの組が各スイッチングセルの各出力端が別のスイッチングセルの各入力端に結合するように実質的に２分木を形成すべく配置され、各スイッチングセルの各入力端が少なくとも１個の他のスイッチングセルの少なくとも１個の出力から少なくとも１個の入力を受信し、少なくとも１個のバッファセルの入力端が少なくとも各２個のスイッチングセルから各１個の出力端を受信し、少なくとも１個のバッファセルの２個の出力端が各々スイッチングセルの入力端に結合するデマルチプレクサ回路である。第１の追加的スイッチングセルの組が、一組の段として配置されて少なくとも１段が少なくとも２個のバッファセルを含んでいてもよい。スイッチングセルは超伝導素子であってよい。
【００１３】
デマルチプレクサは更に、各々が入力端および２個の出力端を含む第２の追加的なスイッチングセルの組を含んでもよく、第２の追加的なスイッチングセル組内の各スイッチングセルの入力端は第１の追加的なスイッチングセルからの各スイッチングセルの少なくとも各１個の出力端に結合し、第２の追加的なスイッチングセル組内の少なくとも１個のスイッチングセルの少なくとも１個の出力端はプログラム可能な素子に結合すべく構成される。プログラム可能な素子が、超伝導プロセッサの要素を含んでいてもよい。プログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択されてもよい。
【００１４】
少なくとも１個の実施形態を要約すれば、複数の超伝導信号経路を提供するジョセフソン伝送線のネットワークを含む超伝導デマルチプレクサ回路であって、各超伝導信号経路が、各超伝導信号経路が同一の入力端を共有すべく入力端および出力端を含み、各超伝導信号経路の出力端は個別の複合ジョセフソン接合および個別の超伝導インダクタを含み、各超伝導信号経路は複数の磁束バイアス線に誘導結合により制御信号を受信すべく配置される超伝導デマルチプレクサ回路である。少なくとも１個の超伝導インダクタが少なくとも１個のプログラム可能な素子に誘導結合すべく配置されてもよい。少なくとも１個の超伝導インダクタが、超伝導インダクタラダー回路の超伝導ループに誘導結合すべく配置されてもよい。各超伝導インダクタが、少なくとも１個の超伝導インダクタラダー回路内の超伝導ループの各１個に誘導結合すべく配置されてもよい。
【００１５】
少なくとも１個の実施形態を要約すれば、超伝導ラッチング量子ビットの２分木構造であって、各超伝導ラッチング量子ビットが超電導材料のループにより形成された量子ビットループと当該量子ビットループを遮断する複合ジョセフソン接合を含み、当該複合ジョセフソン接合が少なくとも２個のジョセフソン接合により遮断される超電導材料の閉ループを含み、当該量子ビットループおよび当該複合ジョセフソン接合が閉超伝導電流経路を形成し、各超伝導ラッチング量子ビットの当該量子ビットループが少なくとも１個の入力信号および少なくとも２個の出力信号を誘導結合すべく配置され、各超伝導ラッチング量子ビットの当該複合ジョセフソン接合がクロック信号線への誘導結合によりクロック信号を受信すべく配置される超伝導ラッチング量子ビットの２分木構造と、制御信号を少なくとも２個の超伝導ラッチング量子ビットの各々の量子ビットループに誘導結合すべく配置される少なくとも１個の制御信号線とを含む超伝導デマルチプレクサ回路である。
【００１６】
図面において、同一の参照番号は類似要素または動作を識別する。図面中の要素の大きさおよび相対位置は必ずしも同縮尺では描かれていない。例えば、各種の要素の形状および角度は同縮尺では描かれておらず、これらいくつかの要素は図面が見易いように任意に拡大されて配置される。更に、描かれた要素の特定の形状は特定の要素の実際の形状に関する何らの情報も伝達することは意図しておらず、単に図面を分かりやすくするために選択されているに過ぎない。
【図面の簡単な説明】
【００１７】
【図１】例示的なデマルチプレクサ回路の模式図である。
【図２】例示的なデマルチプレクサ回路のサンプル動作を示す図である。
【図３】本システム、方法、および装置によるデマルチプレクサ回路に用いる個別スイッチングセルの実施形態の模式図である。
【図４】一例示的実施形態による超伝導インダクタラダー回路の模式図である。
【図５】図３の個別スイッチングセルで利用すべく設計された磁束記憶構造の実施形態の模式図である。
【図６】超伝導プロセッサの要素のプログラミングで用いるデマルチプレクサデジタル／アナログ変換システムの実施形態の模式図である。
【図７】Ｈ木構造に配置されたデマルチプレクサ回路の実施形態の模式図である。
【図８】ラッチング量子ビットを個別スイッチングセルとして実装するデマルチプレクサデジタル／アナログ変換回路の実施形態の模式図である。
【図９】単一のスイッチングセルに不具合がある例示的なデマルチプレクサ回路を示す図である。
【図１０】カスケードエラーのリスクを減らす機構を含むデマルチプレクサ回路の実施形態の模式図である。
【図１１】カスケードエラーのリスクを減らすべくバッファ段を含むバッファ型デマルチプレクサ回路の実施形態の模式図である。
【図１２】カスケードエラーのリスクを減らすべくバッファ段を含む別のバッファ型デマルチプレクサ回路の実施形態の模式図である。
【発明を実施するための形態】
【００１８】
以下の説明において、開示された各種の実施形態が完全に理解されるよう、特定の具体的詳細事項を記述している。しかし、当業者には、以下の実施形態はこれら具体的詳細事項の１個以上が無くても、あるいは他の方法、構成要素、材料等により実施可能であることが認識されよう。他の例において、実施形態の説明を無用に分かり難くすることを避けるために、量子素子、結合素子等の量子プロセッサ、およびマイクロプロセッサやドライブ回路を含む制御システムに関連付けられる公知の構造については詳述していない。本明細書および添付の請求項全体を通じて、用語「要素」および「要素群」を用いて、量子プロセッサに関連するあらゆる構造、システム、および装置、並びに関連するプログラム可能なパラメータをカプセル化する。
【００１９】
以下の本明細書および請求項全体を通じて、別途文脈から必要とされない限り、用語「含む」および「含んでいる」等の変型を開放的、包含的すなわち「を含むがこれに限定されない」という意味に解釈されたい。
【００２０】
本明細書全体を通じて、「一実施形態」または「ある実施形態」への言及は、当該実施形態に関連して記述されている特定の特徴、構造、または特性が少なくとも１個の実施形態に含まれることを意味する。従って、本明細書全体を通じて各種の場所に現れる「一実施形態において」または「ある実施形態において」という語句は必ずしも全てが同一の実施形態を指している訳ではない。更に、特定の特徴、構造、または特性は、任意の適当な仕方で１個以上の実施形態に組み込まれてもよい。
【００２１】
本明細書および添付の請求項で用いられているように、単数形の冠詞「ａ」、「ａｎ」、および「ｔｈｅ」は、内容が別途明示しない限り複数の指示対象を含む。また、用語「または」は一般に、内容が別途明示しない限り「および／または」を含む意味で用いられることに注意されたい。
【００２２】
本明細書で提供する見出しおよび要約書は単に便宜的なものに過ぎず、実施形態の範囲または意味を解釈するものではない。
【００２３】
本明細書に記述する各種の実施形態は、超伝導量子プロセッサ等の超伝導プロセッサの要素を局所的にプログラミングするスケーラブルなシステム、方法、および装置を提供する。本明細書および添付の請求項全体を通じて、用語「量子プロセッサ」は、少なくとも２個の量子ビット、および少なくとも２個の量子ビット間で情報を伝達するための少なくとも１個の素子、例えば量子ビットカプラ、を含むシステムを記述すべく用いる。量子プロセッサのいくつかの実施形態は、数十、数百、数千、または数何百万個の量子ビットおよび量子ビットカプラを含んでいてもよい。いくつかの実施形態において、量子プロセッサの構成要素全体が超伝導量子プロセッサチップ等の単一の構造内に含まれてもよい。他の実施形態において、量子プロセッサの構成要素は、互いに導通する複数の構造にまたがって分散されてもよい。
【００２４】
上述のように、単一の量子ビットを管理する場合にも多くのパラメータの制御が必要になる。従来、この要件は、個々の量子ビットとの外部導通（すなわち、プロセッサの外部からの導通）を必要としていた。しかし、システム内の量子ビットの個数と共に全体的な処理能力が向上したため、従来型スーパーコンピュータの能力を超える高性能なプロセッサは多数の量子ビットを実装する場合がある。従って、量子プロセッサのスケーラビリティは、量子ビット制御システムのスケーラビリティに高度に依存している。この問題は、米国公開特許第２００８−０２１５８５０号で対処され、超伝導量子プロセッサの要素の局所的プログラミングの概念が導入された。米国公開特許第２００８−０２１５８５０号は、例えば米国公開特許２００９−００８２２０９号に記述されたデジタル／アナログ変換器を用いて超伝導デジタル／アナログ変換の実装を提案している。米国公開特許第２００８−０２１５８５０号もまた、超伝導量子プロセッサの要素のプログラミングにおいて超伝導デマルチプレクサ回路を実装するという考えを導入している。超伝導デマルチプレクサ回路のいくつかの実施形態が当該技術分野において公知である（例えば、Miller et al., “A Single-Flux-Quantum Demultiplexer”, IEEE transactions on applied superconductivity, Vol. 7, Issue 2, June 1997, pp. 2690 - 2692）。しかし、本システム、方法、および装置は、超伝導量子プロセッサへの利用に適した超伝導デマルチプレクサ回路の新規な設計を提供し、いくつかの実施形態において、特に米国公開特許第２００９−００８２２０９号に提案された超伝導デジタル／アナログ変換の原理と合わせて用いるのに適している。当業者には、いくつかの実施形態において、これらの素子が全て超伝導量子プロセッサの要素と同一のチップに含まれ得ることが認識されよう。他の実施形態において、これらの素子は、超伝導量子プロセッサの要素を含むチップとは別であってもよい。例えば、いくつかの実施形態において、本明細書に記述する素子はマルチチップモジュール内に含まれてもよく、その場合少なくとも１個のチップが超伝導量子プロセッサの要素を含む。
【００２５】
当該技術分野で公知のように、デマルチプレクサ（または「ｄｅｍｕｘ」）は、入力信号を受け取り、これを複数の出力経路のうち選択された１個に向ける電子素子である。これは典型的に、各セルが第１の信号入力線と、第１および第２の信号出力線を有するスイッチングセルの組により実現される。動作時において、セルは自身の第１の信号入力線を介して入力信号を受信して、当該信号を自身の第１または第２の信号出力線に制御可能にルーティングできる。そのような複数のセルが、２分木に似た一組の段として配置されてもよく、各々の連続する段のセルの個数は一般に前段の２倍（すなわち、第（ｉ＋１）段のセルの個数は、第ｉ段のセルの個数の２倍）である。
【００２６】
本明細書全体を通じて、素子のレイアウトまたは配置を「段」または「複数段」を有すると表現する場合がある。当業者には、これらの用語が単に図示目的だけに用いられていて、本明細書に記述する各種の実施形態のレイアウトおよび配置を限定することを意図していないことが認識されよう。当業者には、回路レイアウトが任意の空間設計に対応すべく適合できることが認識されよう。
【実施例】
【００２７】
図１は、例示的なｄｅｍｕｘ回路１００の模式図である。ｄｅｍｕｘ１００は、４個の段１３１〜１３４に配置された１５個のほぼ類似した個別スイッチングセル１０１（図では１個のみ示す）を含む。第１段１３１は１個のセル１０１を含み、各々の連続する段のセルの個数は前段の２倍である。例えば、段１３２は２個のセルを含み、段１３３は４個のセルを含む。当業者には、ｄｅｍｕｘが、実装されている特定のシステムの要件を満たすべく任意の個数の段および任意の個数の個別スイッチングセルを含んでいてもよいことが認識されよう。
【００２８】
図面が煩雑にならないよう、またｄｅｍｕｘ１００内の１５個のスイッチングセルの各々がセル１０１とほぼ類似しているため、図１には１個の個別スイッチングセル１０１のみを示す。従って、以下のセル１０１の記述は全て、ｄｅｍｕｘ１００の他の１４個のセル（各々三角形で表されている）に適用できる。
【００２９】
上述のように、スイッチングセル１０１は、１個の信号入力線１１１および２個の信号出力線１２１、１２２を含む。各スイッチングセル１０１はまた、出力線１２１、１２２の一方を選択するための制御信号を搬送する制御線（図示せず）を含んでいてもよい。ｄｅｍｕｘ１００の動作において、スイッチングセル１０１を用いて入力信号を入力線１１１から出力線１２１または出力線１２２のいずれかへ選択的にルーティングする。本明細書および添付の請求項全体を通じて、用語「リードスイッチングセル」を用いてｄｅｍｕｘ回路内の入力信号源に接続すべく構成された第１のスイッチングセルを指す。例えば、ｄｅｍｕｘ１００の第１の段１３１の単一スイッチングセル１０１を「リードスイッチングセル」と呼ぶ。段１３１内のリードスイッチングセル１０１から段１３２内の特定のセルに信号をルーティングし、そこから段１３３内の特定のセルへルーティングすることができ、以下同様である。ｄｅｍｕｘ回路、例えばｄｅｍｕｘ１００の目的は、単一の入力信号線から複数の出力経路の任意の１個へ入力信号をルーティングすることである。いくつかの用途において、複数の出力経路は、各々のプログラム可能な素子、または少なくとも１個の素子の各々のプログラム可能な部分で終端してもよい。本システム、方法、および装置によれば、超伝導プロセッサ）のプログラム可能な素子に信号をルーティングするのに特に適したｄｅｍｕｘ回路の変型例、例えば超伝導量子プロセッサについて記述する。
【００３０】
本明細書および添付の請求項全体を通じて、用語「プログラム可能な素子」および「プログラム可能な素子群」を用いて、プログラミングが望まれる量子プロセッサの各種の要素の任意のものを記述している。プログラム可能な素子の例として、量子ビット、量子ビットカプラ、量子ビットおよび量子ビットカプラの特定の構成要素等が含まれる。例えば、超伝導磁束量子ビットは、２個の構成要素すなわち量子ビットループおよび複合ジョセフソン接合を含んでもよく、各々の個別データ信号はこれら構成要素の各々にプログラミングすることができる。
【００３１】
図２は、例示的なｄｅｍｕｘ回路２００のサンプル動作を示す図である。ｄｅｍｕｘ２００は、図１のｄｅｍｕｘ１００とほぼ類似しており、１５個の個別スイッチングセル（２０１〜２０４、但し図では４個のみ示す）を含んでいて各々が２個の出力経路の一方に沿って選択的に入力信号をルーティングすべく用いられる。本例では、入力信号はｄｅｍｕｘ２００を介して段２３４内のセル２０４にルーティングされる。この例示的な動作で入力信号に遭遇するこれらのセル（２０１〜２０４）を図２に黒色で示す。入力信号は入力信号線２１１を通ってｄｅｍｕｘ２００に入り、ここで信号は段２３１内のリードスイッチングセル２０１に送られる。リードスイッチングセル２０１を用いて入力信号を段２３２内のセル２０２に選択的にルーティングし、信号は次いで段２３３内のセル２０３へ選択的にルーティングされる。信号はセル２０３から段２３４のセル２０４へ選択的にルーティングされる。同様に、ｄｅｍｕｘ２００を用いて段２３１内のリードスイッチングセル２０１から、段２３４内の任意のセルに入力信号をルーティングすることができる。ｄｅｍｕｘ２００等の典型的なｄｅｍｕｘ回路においてセル出力の単一且つ一意な組合せにより最下段（２３４）の各セルに到達する。ｄｅｍｕｘの最下段（２３４）から入力信号をプログラム可能な素子に与えることができる。本システム、方法、および装置によれば、そのようなプログラム可能な素子は、超伝導量子プロセッサの要素を含んでいてもよい。
【００３２】
ｄｅｍｕｘ回路の概念は当該技術分野で公知であるが、本システム、方法、および装置は、特に超伝導量子プロセッサの用途に適した新規のｄｅｍｕｘ回路を記述する。この新規なｄｅｍｕｘ回路は、基本スイッチングセルとして用いられる新規の素子を含む。この素子は、磁束バイアス線に誘導結合するジョセフソン伝送線（「ＪＴＬ」）スプリッタおよびスイッチを組み込む単一の磁束量子（「ＳＦＱ」）素子である。
【００３３】
図３は、本システム（方法と装置）によるｄｅｍｕｘ回路に用いる個別スイッチングセル３００の実施形態の模式図である。例えば、セル３００は図１のｄｅｍｕｘ１００内の１５個のスイッチングセル１０１の各々として用いることができる。スイッチングセル３００は、入力信号線３１１および２個の出力信号経路３２１、３２２を含む複数の超伝導電流経路を含む。当業者には、これらの超伝導電流経路が臨界温度未満で超伝導性を示すニオブまたはアルミニウム等の材料で製造できることが認識されよう。図３に示すように、出力３２１と３２２の間を導通させる超伝導電流経路はＪＴＬとほぼ類似しており、本明細書ではＪＴＬ３５０と呼ぶ。ＪＴＬ３５０は、図３においてトランス３４１、３４２で表す少なくとも２箇所で磁束バイアス線３３１に誘導結合する。入力信号経路３１１は、入力信号が入力３１１から出力３２１へ、または入力３１１から出力３２２へのいずれに進むかに磁束バイアス線３３１が影響を及ぼすように、トランス３４１、３４２の間のある位置でＪＴＬ３５０と交差している。
【００３４】
図３に示すように、スイッチングセル３００はまた、５個の電源入力ノード３５１〜３５５を含む。このうち４個の電源入力ノード３５１〜３５４はＪＴＬ３５０に電力を供給すべく構成され、１個の電源入力ノード３５５は入力信号経路３１１に電力を供給すべく構成される。しかし、当業者には、スイッチングセル３００の代替的な実施形態において異なる個数および／または異なる配置の電源入力ノードを用いてもよいことが認識されよう。
【００３５】
ＪＴＬの動作は当該技術分野においてよく理解されている。この素子は通常、２点間でＳＦＱ信号を伝達すべく用いられ、伝播には一般に少なくとも１個の磁束量子の再生成が含まれる。ＪＴＬ３５０はセル３００においてこのように利用される。セル３００の動作において、入力信号が入力信号経路３１１からスイッチングセル３００に入ることにより、ジョセフソン接合３６１に出力パルスを発生させる。この信号はＪＴＬ３５０内の交差ノード３７１に伝播し、そこで入力信号が分割されて、入力信号の少なくとも一部が出力３２１の方向（図３では左）に進み、入力信号の少なくとも一部が出力３２２の方向（図３では右）に進む。出力３２１の方向に進む入力信号の部分は、それだけではジョセフソン接合３６２をスイッチングさせるには不十分である。同様に、出力３２２の方向に進む入力信号の部分は、それだけではジョセフソン接合３６３をスイッチングさせるには不十分である。しかし、磁束バイアス線３３１に電流が通された場合、各々の磁束信号が磁束バイアス線３３１からトランス３４１、３４２を通ってＪＴＬ３５０に誘導結合される。磁束バイアス線３３１を用いて、ＪＴＬ３５０に追加的な電流を結合することにより、入力信号が伝播する方向に影響を及ぼすことができる。従って、磁束バイアス線３３１は、スイッチングセル３００への制御線または入力として機能する。例えば、図３の右側へ（すなわち、スイッチングセル３００の出力３２２の方へ）進む電流により磁束バイアス線３３１が起動された場合、トランス３４２における磁束バイアス線３３１、ＪＴＬ３５０間の誘導結合が、トランス３４２においてＪＴＬ３５０の左側へ進む電流を誘導する。この誘導電流は、ジョセフソン接合３６３を介してルーティングされた入力信号の部分に追加され、ジョセフソン接合３６３のスイッチングを生じさせる。これが生じたならば、ジョセフソン接合３６３、３６４の間におけるＪＴＬ３５０の部分３８２の全電流は、ジョセフソン接合３６４をスイッチングさせて、出力３２２でスイッチングセル３００から出る出力パルスを生じるのに十分大きい。
【００３６】
この同じ例では、スイッチングセル３００のもう一方の端（すなわち、出力端３２１）において、トランス３４１における磁束バイアス線３３１とＪＴＬ３５０の間の誘導結合が、トランス３４１においてＪＴＬ３５０の左側へ進む電流を誘導する。この誘導電流は、ジョセフソン接合３６２を介してルーティングされた入力信号の部分から減少しており、従ってジョセフソン接合３６２はスイッチングしない。磁束バイアス線３３１が右側（図３の方位に関して）への電流を搬送する場合、出力３２１の方向に進む入力信号の部分は出力３２１まで伝播せず、代わりにジョセフソン接合３９１がスイッチングして単一の磁束量子を放出する。
【００３７】
上述のものと同様の機構により、スイッチングセル３００はまた、磁束バイアス線３３１を通る左側（すなわち、図３の出力３２１の方）への電流を印加することにより、入力３１１から出力３２１に入力信号をルーティングすべく用いることができる。従って、磁束バイアス線３３１を通る電流（例えば、正または負電流）の方向を用いて、入力信号を入力３１１から出力３２１または出力３２２のいずれかへ選択的にルーティングすることができる。いくつかの実施形態において、磁束バイアス線３３１における第１の方向の電流によりスイッチングセル３００が入力３１１から出力３２１に入力信号をルーティングすることが可能になり、磁束バイアス線３３１の第２の方向の電流によりスイッチングセル３００が入力３１１から出力３２２に入力信号をルーティングすることが可能になる。
【００３８】
ＳＦＱ回路において正および負の供給電流を印加することは、当該技術分野においてテスト目的で見られてきた。本システム、方法、および装置において、本システムの機能特徴として正および負の供給電流を印加するＳＦＱ回路の実施形態について記述されている。更に、本明細書に記述する各種の実施形態は、入力３１１を通る正または負の入力信号と共に、電源入力ノード３５１〜３５５を通る正または負の電力を用いて、スイッチングセル３００を通る正または負の磁束量子を与えることができる。
【００３９】
本システム、方法、および装置によれば、図１のｄｅｍｕｘ１００と同様のｄｅｍｕｘ回路を形成すべく複数の個別スイッチングセル構造３００を配置することができる。図１の２分木型の配置は、各スイッチングセル３００の２個の出力の各々を、他の２個のスイッチングセル３００の入力の各々に接続することにより実現できる。従って、複数のスイッチングセル３００を段の組に配置することができ、第（ｉ＋１）段のスイッチングセルの個数は第ｉ段のセルの個数の２倍である。更に、必要な磁束バイアス線の個数がｄｅｍｕｘの段の個数に等しくなるように、同じ段の全てのスイッチングセル３００を同じ磁束バイアス線３３１に結合することができる。このように、動作用の制御線が極めて少なくて済むため、複数のスイッチングセル３００を相互接続して高度にスケーラブルな完全ｄｅｍｕｘ回路を実現することができる。このようなｄｅｍｕｘは、超伝導量子プロセッサでの利用に適している。
【００４０】
代替的な実施形態において、各々異なる段に配置された少なくとも２個のスイッチングセルの両方を同じ磁束バイアス線に結合してもよい。当業者には、信号の一意な組合せにより各セルが制御される複数のセルを提供すべく多くの代替的な幾何および／または結合配置を実装できることが認識されよう。
【００４１】
本システム、方法、および装置のいくつかの実施形態において、ｄｅｍｕｘ回路を用いて、超伝導量子プロセッサの要素へ局所的に制御信号をルーティングすることができる。ｄｅｍｕｘ回路の主な利点は、Ｎ個の要素をプログラムするのに必要な線の個数が、ｌｏｇ２Ｎ個の磁束バイアス線３３１に加えて１個の入力線で済むことである。ｄｅｍｕｘ回路によりルーティングされる信号は、信号の大きさに関してほとんどまたは全く情報が無い状態で各信号が事実上「オン」か「オフ」である点で本質的にデジタルである。いくつかの実施形態において、信号を超伝導量子プロセッサの要素に結合する前に、ｄｅｍｕｘ回路内のデジタル出力をアナログの形式に変換することが望ましいだろう。このデジタル／アナログ変換は、例えば超伝導インダクタラダー回路を使用して実現でき、その完全な詳細は米国公開特許第２００９−００８２２０９号に記述されている。この素子の要約を以下に与える。
【００４２】
古典的電気回路において、デジタル／アナログ変換を実現する一般的な方法は、「抵抗器ラダー」または「Ｒ−２Ｒラダー」として知られる回路を用いるものである。そのような回路は「分圧器」の原理に依存しており、当該技術分野で良く確立されている。超伝導インダクタラダー回路は、古典的抵抗器ラダーの超伝導的等価物である。超伝導インダクタラダー回路（「ラダー」）は、マルチビットデジタル信号を受信し、マルチビットデジタル信号の個別ビットをアナログ信号に結合して、当該アナログ信号を例えば少なくとも１個のプログラム可能な素子に与えることにより機能する。ラダーは、磁束量子の形式で信号を受信および管理することができる。
【００４３】
図４は、一例示的実施形態によるラダー４００の模式図である。図示するように、ラダー４００は並列に接続された４個の超伝導ループ４０１〜４０４（破線ボックスで示す）を含む。Ｎビットのデジタル信号がラダー４００にロードされ、超伝導ループ４０１〜４０４の各々がＮビットの各１個を受信する。例えば、ラダー４００は４ビットのデジタル信号を受信することができる。古典的電気回路において、このようなデジタルビットを電圧により表すことができる。しかし、超伝導回路では、このようなデジタルビットを磁束量子により表すことができる。従って、古典的抵抗器ラダーは、電圧分割回路を実装できるが、ラダー４００は磁束分割回路の形式で超伝導的等価物を実装する。
【００４４】
動作時において、４ビットのデジタル信号の個別ビットは各々超伝導ループ４０１〜４０４の各１個に入れられる。しかし、超伝導ループ４０１〜４０４は並列に接続されるため、個別のビット信号は結果的に隣接する超伝導ループ間で共有される。この信号共有において、所与の超伝導ループ４０１〜４０４内に含まれる磁束の一部だけが隣接する超伝導ループに与えられる。例えば、超伝導ループ４０１は、４ビットのデジタル信号から単一デジタルビットの代表として１個の完全な磁束量子を受け取ることができる。超伝導ループ４０１はまた、同じ４ビットのデジタル信号の他のビットから超伝導ループ４０２〜４０４に分散された磁束量子の部分を受け取ることができる。このように、４ビットのデジタル信号を構成する離散的磁束量子がラダー４００の超伝導ループ４０１内の１個のアナログ信号に結合され、そこから例えばプログラム可能な素子４３０に与えられる。
【００４５】
図４に示すように、ラダー４００内の各超伝導ループ４０１〜４０４は、直列結合された、すなわち「縦方向」超伝導インダクタＬＬ（４１１〜４１４）および並列結合された、すなわち「横方向」超伝導インダクタＬＴ（４２１〜４２４）を含む。超伝導ループ４０１〜４０４間での信号共有の程度はこれらのインダクタンスの大きさに支配されている。具体的には、各種の連続すなわち縦方向超伝導インダクタ４１１〜４１４と、並列すなわち横方向超伝導インダクタ４２１〜４２４の大きさの比率は、超伝導ループ４０１〜４０４の間でデータ信号が受け渡される仕方に影響する。この比率に基づく信号分散は、古典的抵抗器ラダー回路全体にわたり、いくつかの点で非超伝導データ信号の良く理解されている受け渡しと同様に実現することができる。
【００４６】
本システム、方法、および装置によれば、超伝導デマルチプレクサ回路は、超伝導インダクタラダー回路にデジタル信号を与えるべく適合させることができる。いくつかの実施形態において、ｄｅｍｕｘ回路内の最終（または最下）段の個別スイッチングセルからのデジタル磁束信号を保存して、これらの信号を超伝導インダクタラダー回路内の少なくとも１個の超伝導ループに結合すべく構成された少なくとも１個の磁束記憶構造によりこれは実現される。本システム、方法、および装置は、図３の個別スイッチングセル３００での利用に特に良く適合された磁束記憶構造を記述する。
【００４７】
図５は、図３の個別スイッチングセル３００で利用すべく設計された磁束記憶構造５００の実施形態の模式図である。磁束記憶構造５００は、個別スイッチングセル３００の出力（すなわち３２１または３２２）に接続する入力５１１を含む。磁束記憶構造５００の入力５１１は、セル３００の出力３２１、３２２のいずれかにおけるＪＴＬ３５０の拡張であるＪＴＬ５５０から始まる。磁束記憶構造５００は、複合ジョセフソン接合５２０により遮断され、より大きいインダクタ５４１で終端する短いＪＴＬ５５０と見なすことができる。いくつかの実施形態において、インダクタ５４１は超伝導性を示す。ＪＴＬ５５０は、入力５１１で入力信号が受信された際に出力パルスを放出する少なくとも１個のジョセフソン接合５６１を含む。ジョセフソン接合５６１により放出される出力パルスは、少なくとも１個または複数の磁束量子を保持すべく十分に大きいインダクタ５４１に保存される。このように、入力５１１における複数の入力信号は各々ジョセフソン接合５６１からの各出力パルスを生成して、これらのパルスの全てを組み合わせてインダクタ５４１に保存することができる。インダクタ５４１に保存された磁束は、リセット線５７１を起動させることにより制御可能に「リセット」または「消去」することができる。選択的にリセット線５７１を通過する電流は、複合ジョセフソン接合５２０に結合することにより、ジョセフソン接合５６２、５６３の両方をスイッチングさせて（複合ジョセフソン接合５２０を形成する超伝導ループが全磁束量子を保持するにはインダクタンスが不十分なため、両方のジョセフソン接合はスイッチングする）、出力パルスを放出させる。従って、インダクタ５４１に保存された磁束は、リセット線５７１を用いる１個以上のステップの適用によりリセット／消去することができる。いくつかの実施形態において、インダクタ５４１は、超伝導インダクタラダー回路４００の超伝導ループ（例えば、ループ４０１〜４０４のいずれか）である超伝導ループ５３０に誘導結合できる。
【００４８】
本明細書全体を通じて、特定のデータ信号を表すべく用語「ビット」を頻繁に用いる。従来、用語「ビット」は、１単位の情報（例えば、１または０）で表現される「２進数」を意味する。本システム、方法、および装置で受け渡しするデータ信号は複数単位の情報（例えば、複数の磁束量子）で表現することができ、２進状態に限定されない。本システム、方法、および装置において、用語「ビット」は比喩的な便宜のためだけに用いる。
【００４９】
本システム、方法、および装置のいくつかの実施形態において、複数のスイッチングセル３００を含むｄｅｍｕｘ１００は、ラダー４００等の少なくとも１個のデジタル／アナログ変換器と導通すべく構成された複数の磁束記憶構造５００で終端してもよい。このように、ｄｅｍｕｘ回路により実現可能な対数アドレス指定を用いて超伝導量子プロセッサの要素にマルチビット制御信号を提供することができる。図６は、超伝導量子プロセッサ等の超伝導プロセッサの要素をプログラミングに利用するｄｅｍｕｘデジタル／アナログ変換（「ＤＡＣ」）システム６００の実施形態の模式図である。ｄｅｍｕｘ−ＤＡＣシステム６００は、ｄｅｍｕｘ回路（破線ボックスにより境界を定める）６１０に入力する入力信号線６０１を含む。ｄｅｍｕｘ回路６１０は、１５個の個別スイッチングセル６１１（図では１個のみ示す）を含み、各スイッチングセル６１１は図３のスイッチングセル３００にほぼ類似している。１５個のスイッチングセル６１１は２分木を形成すべく４個の段６３１〜６３４に配置されるが、当業者には任意の個数のスイッチングセルを各種の配置のいずれかで実装してもよいことが認識されよう。スイッチングセル６１１の幾何的配置によらず、各スイッチングセル６１１は２個の出力信号線６２１、６２２、および１個の入力信号線６０１を有する。ｄｅｍｕｘ回路６１０において、段６３１内のリードスイッチングセルの２個の出力信号線６２１、６２２は各々段６３２内の各スイッチングセルの入力信号線に直接入力し、段６３２内の各スイッチングセルの２個の出力信号線は各々段６３３内の各スイッチングセルの入力信号線に直接入力し、段６３３内の各スイッチングセルの２個の出力信号線は各々段６３４内の各スイッチングセルの入力信号線に直接入力する。
【００５０】
ｄｅｍｕｘ回路６１０は、デジタル磁束信号を図４のラダー４００等の少なくとも１個のデジタル／アナログ変換器に結合すべく構成される。このため、段６３４の各スイッチングセルの２個の出力は各々段６３５内の各磁束記憶構造６４１（図では１個のみ示す）の入力に直接結合している。段６３５は１６個の磁束記憶構造６４１を含むが、当業者には他の実施形態で任意の個数の磁束記憶構造を用いてもよいことが認識されよう。いくつかの実施形態において、磁束記憶構造６４１の個数は、ｄｅｍｕｘ回路６１０の最後から２番目の段６３４内のスイッチングセル６１１の個数の約２倍に等しい。ｄｅｍｕｘ回路６１０において、各磁束記憶構造６４１は図５の磁束記憶構造５００にほぼ類似している。ｄｅｍｕｘ−ＤＡＣシステム６００はまた、２個の超伝導インダクタラダー回路６５１、６５２を含み、各磁束記憶構造６４１はラダー６５１、６５２のうち少なくとも各１個の超伝導ループに誘導結合する。
【００５１】
ｄｅｍｕｘ−ＤＡＣシステム６００は２個のラダー６５１、６５２を含み、その各々が８個の超伝導ループを含む。しかし、当業者には任意の個数のラダーを同様に用いてもよく、またラダーが任意の個数の超伝導ループを含んでいてもよいことが認識されよう。例えば、ｄｅｍｕｘ−ＤＡＣシステム６００の代替的な実施形態は４個のラダーを含み、その各々が４個の超伝導ループを含み、各ループが各磁束記憶構造６４１に誘導結合してもよい。設計の柔軟性を例示する代替的な実施形態として、ｄｅｍｕｘ−ＤＡＣシステム６００は、３個の超伝導ループを有する１個のラダー、７個の超伝導ループを有する１個のラダーに結合された７個の磁束記憶構造６４１、５個の超伝導ループを有する１個のラダーに結合された５個の磁束記憶構造６４１、および単一の超伝導ループに結合された単一の磁束記憶構造６４１に結合された３個の磁束記憶構造６４１を含んでいてもよい。ｄｅｍｕｘ−ＤＡＣシステム６００内の各々のラダー６５１、６５２は、超伝導量子プロセッサの要素等の少なくとも１個のプログラム可能な素子６６１、６６２にアナログ信号を結合することができる。いくつかの実施形態において、複数のラダーが同一のプログラム可能な素子に結合することができる。いくつかの実施形態において、単一のラダーが複数のプログラム可能な素子に結合することができる。
【００５２】
動作時において、ｄｅｍｕｘ−ＤＡＣシステム６００の段６３１内のリードスイッチングセル６１１から段６３５内の特定の磁束記憶構造６４１への入力信号のルーティングに対応する任意の特定の経路が、複合ジョセフソン接合５２０を通って大型インダクタ５４１で終端する連続的なＪＴＬを実質的に実現する。ｄｅｍｕｘ−ＤＡＣシステム６００は従って、複数の電源入力ノード（例えば、図３のセル３００位の電源入力ノード３５１〜３５５）を含む。いくつかの実施形態において、これらの電源入力ノードは全て、同一の電源入力線（図示せず）に接続されてもよい。他の実施形態において、電源入力ノードへの電源の結合は、複数の電源入力線（図示せず）にわたり分散されてもよい。この連続的なＪＴＬを通る特定のルーティングは、各段６３１〜６３４（図６に示さず）のスイッチングセル６１１に結合する磁束バイアス線（例えば、磁束バイアス線３３１）により決定される。従って、ｄｅｍｕｘ−ＤＡＣシステム６００を通って一組のデジタル磁束量子をルーティングして、ｄｅｍｕｘ回路６１０の最下段６３５内の磁束記憶構造６４１の大型インダクタ５４１に保存することができる。これらのデジタル磁束信号は少なくとも１個のラダー６５１、６５２に結合されて、超伝導量子プロセッサの要素等のプログラム可能な素子に結合されるアナログ信号を形成することができる。保存された磁束は次いで、各磁束記憶構造６４１の複合ジョセフソン接合５２０に結合されたリセット線５７１により、または回路を通る負の磁束量子をルーティングすることによりリセット（または消去）することができる。
【００５３】
ｄｅｍｕｘ−ＤＡＣシステム６００の制御線の個数には、ｄｅｍｕｘ回路６１０内の段の個数に単一の入力信号線６０１を加えた数を含む。段６３１〜６３４の各々は各磁束バイアス線（例えば、磁束バイアス線３３１）を含み、段６３５はリセット線（例えば、リセット線５７１）を含む。しかし、いくつかの実施形態において、より多くの制御線に対応することができ、その場合、必要に応じて別々の制御線を用いてスイッチングセル６１１に磁束バイアス、および磁束記憶構造６４１にリセット線を提供することができる。当業者には、入力信号線６０１からの変調された入力信号を、各々の段６３１〜６３４への各々の変調された磁束バイアス信号と同期させて、デジタル磁束量子の任意の組合せまたは順列を磁束記憶構造６４１およびいくつかの実施形態ではラダー６５１、６５２に迅速にロードできることが認識されよう。
【００５４】
当業者には、ｄｅｍｕｘ回路および／またはｄｅｍｕｘ−ＤＡＣシステムの実際のレイアウトが図１、２および６に示すレイアウトとは異なり得ることが認識されよう。これらの図で使用するレイアウトは図示目的に過ぎず、実際のレイアウトは広範囲にわたる仕様に対応すべく適合される場合がある。例えば、いくつかの実施形態で、ｄｅｍｕｘ回路（従ってｄｅｍｕｘ−ＤＡＣシステム）は「Ｈ木」レイアウトに配置されてもよい。図７は、Ｈ木レイアウトに構成されたｄｅｍｕｘ回路７００の実施形態の模式図である。図７において、各々の個別スイッチングセル７０１（図では１個のみ示す）を円で表し、各磁束記憶構造７１１（図では１個のみ示す）を正方形で表している。このように、ｄｅｍｕｘ回路７００は、１５個のスイッチングセル７０１および１６個の磁束記憶構造７１１を含む。いくつかの実施形態において、磁束記憶構造７１１は、図６のｄｅｍｕｘ−ＤＡＣシステム６００に示すものと同様のラダー回路（例えば、ラダー４００）に結合されてもよい。Ｈ木レイアウトは、図１、２に示す段のレイアウトと同様の２分木型配置を実現する。すなわち、Ｈ木レイアウトの各スイッチングセル７０１は、２個の出力チャネルに分岐する第１の入力チャネルを有する。当業者には、他の任意の装置と同様に、ｄｅｍｕｘ回路７００のＨ木レイアウトが任意の個数のスイッチングセル７０１および磁束記憶構造７１１に対応すべく適合できることが認識されよう。
【００５５】
本明細書に記述するＪＴＬに基づくｄｅｍｕｘ回路の実施形態は特に多くの用途に有用であるが、本システム、方法、および装置はまた、ＤＣ電源入力が必要とされないｄｅｍｕｘ回路の実施形態の代替的な組を記述する。この第２の組におけるｄｅｍｕｘ回路内の実施形態を本明細書で「ラッチング量子ビット」と呼ぶ量子磁束パラメトロン型素子に基づいている。ラッチング量子ビットの構造および動作の完全な詳細は米国特許出願第１２／１０９，８４７号に開示されている。これらの素子の概要を以下に述べる。
【００５６】
いくつかの実施形態において、ラッチング量子ビットは、超電導材料のループにより形成された量子ビットループおよび当該量子ビットループを遮断する複合ジョセフソン接合（「ＣＪＪ」）を含んでいてもよく、ＣＪＪは少なくとも２個のジョセフソン接合により遮断される超電導材料のループにより形成される。古典的電気回路におけるラッチングの概念は当該技術分野で公知である。本明細書および添付の請求項全体を通じて、超伝導信号を「ラッチ」するとは、瞬時信号をロードして、ソース信号内における摂動および発展にかかわらず瞬時信号を保持し、ラッチングが緩和されるまで瞬時信号を連続的に出力する処理を指す。ラッチング量子ビットのラッチング動作は、ラッチング量子ビットのＣＪＪに誘導結合されたクロック信号により制御される。いくつかの実施形態において、クロック信号がパルスを発生する都度、ラッチング量子ビットは、ラッチング量子ビットの量子ビットループに誘導結合された入力信号をロードして、当該瞬時信号を保持し、クロックパルスが持続する間、出力（例えば、ラッチング量子ビットの量子ビットループに誘導結合する別の素子）へ送信する。
【００５７】
当業者には、本明細書において用語「ラッチング量子ビット」を用いて、米国特許出願第１２／１０９，８４７号に紹介されたような基本回路要素または論理素子として実装できる量子磁束パラメトロン型素子を記述していることが認識されよう。ラッチング量子ビットは、一般には量子２進数として演算されないにもかかわらず、構造の点で超伝導磁束量子ビットと同様であってよい。
【００５８】
本システム、方法、および装置は、ラッチング量子ビットを基本スイッチングセル（例えば、セル１０１）として使用するｄｅｍｕｘ回路（図１のｄｅｍｕｘ１００と同様）の実施形態を記述する。図８は、個別スイッチングセルとしてラッチング量子ビット８０１〜８０７を実装するｄｅｍｕｘ−ＤＡＣ回路８００の実施形態の模式図である。各ラッチング量子ビット８０１〜８０７は、超電導材料のループにより形成された量子ビットループ８１０（図では１個のみ示す）および当該量子ビットループを遮断するＣＪＪ８２０（図では１個のみ示す）を含み、ＣＪＪは少なくとも２個のジョセフソン接合（図の各×印で表す）により遮断される超電導材料のループにより形成される。ｄｅｍｕｘ−ＤＡＣ８００は、図１のｄｅｍｕｘ１００と同様の２分木を形成すべく３段に配置された７個のラッチング量子ビット８０１〜８０７を含む。しかし、当業者には、任意の個数のラッチング量子ビットが、図７に示すＨ木レイアウトを含む各種の広範なレイアウトで同様に使用できることが認識されよう。
【００５９】
本明細書および添付の請求項全体を通じて、用語「リードラッチング量子ビット」は、ラッチング量子ビットを含むｄｅｍｕｘ回路内の入力信号源に結合すべく構成された第１のラッチング量子ビットを指す。
【００６０】
図に示す実施形態において、リードラッチング量子ビット８０１の量子ビットループ８１０は信号入力線８３０に誘導結合され、リードラッチング量子ビット８０１のＣＪＪ８２０はクロック入力線８４０に誘導結合される。クロック信号をＣＪＪ８２０に誘導結合すべくクロック入力線８４０を用いることにより、リードラッチング量子ビット８０１は、入力信号線８３０を通って量子ビットループ８１０に適用された入力信号を制御可能にラッチできる。リードラッチング量子ビット８０１は、各々ｄｅｍｕｘ−ＤＡＣ８００の第２段における各々ラッチング量子ビット８０２、８０３への誘導結合８７１、８７２（図８の斜め破線で表す）により実現される２個の有効出力（図１のｄｅｍｕｘ１００の出力１２１、１２２と概念的に同様）を有する。リードラッチング量子ビット８０１によりラッチされる入力信号は従って、図８左側ラッチング量子ビット８０２および／または図８右側ラッチング量子ビット８０３にルーティングすることができる。ラッチング量子ビット８０２（ｄｅｍｕｘ−ＤＡＣ８００の第２段の「左側」のラッチング量子ビット）のＣＪＪは第１のクロック信号線８５１に誘導結合する。同様に、ラッチング量子ビット８０３（ｄｅｍｕｘ−ＤＡＣ８００の第２段の「右側」のラッチング量子ビット）のＣＪＪは第２のクロック信号線８６１に誘導結合する。第１のクロック信号線８５１および第２のクロック信号線８６１（図では右側へのルーティング）を用いて、リードラッチング量子ビット８０１からの入力信号を左側ラッチング量子ビット８０２および右側ラッチング量子ビット８０３に各々選択的にルーティングする。更に、ｄｅｍｕｘ−ＤＡＣ８００の第２段の両方のラッチング量子ビット８０２、８０３の量子ビットループが同一の制御線８３１に誘導結合される。いくつかの実施形態において、制御線８３１は、ラッチング量子ビット８０１から左側ラッチング量子ビット８０２および／または右側ラッチング量子ビット８０３にラッチングされる信号とは逆符号且つより小さい制御信号により起動されてよい。いくつかの実施形態において、ラッチング量子ビット（例えば、図８の制御信号線８３１）を含むｄｅｍｕｘ回路の第２段の制御信号線が除外されてもよい。
【００６１】
入力信号線８３０に入力信号が印加されたならば、クロック信号線８４０を介して印加されるクロック信号を適宜変化させることにより、リードラッチング量子ビット８０１により当該入力信号を選択的にラッチできる。いくつかの実施形態において、クロック線８４０内のクロック信号が高レベルである間、リードラッチング量子ビット８０１が入力線８３０からの入力信号を「遮断する」（すなわち送信しない）。そのような実施形態では、クロック線８４０のクロック信号が低下したならば入力線８３０からの入力信号がリードラッチング量子ビット８０１によりラッチされる。入力信号がリードラッチング量子ビット８０１によりラッチされたならば、次いでｄｅｍｕｘ−ＤＡＣ８００の第２段のラッチング量子ビット８０２、８０３のうち少なくとも１個に送信できる。しかし、リードラッチング量子ビット８０１の動作と同様に、ラッチング量子ビット８０２、８０３は各々この信号をラッチ／送信のいずれか、または信号の送信を遮断する。特定のラッチング量子ビットにより信号をラッチ／送信または遮断するか否かは、特定のラッチング量子ビットのＣＪＪに結合されるクロック信号により制御される。従って、第１のクロック信号線８５１（図の左側）を用いて、リードラッチング量子ビット８０１からの入力信号を左側ラッチング量子ビット８０２にラッチ／送信し、第２のクロック信号線８６１（図の右側）を用いてリードラッチング量子ビット８０１からの入力信号を右側ラッチング量子ビット８０３にラッチ／送信することができる。
【００６２】
ｄｅｍｕｘ−ＤＡＣ８００の第２段の左側ラッチング量子ビット８０２から、左側ラッチング量子ビット８０４および／または右側ラッチング量子ビット８０５により入力信号をｄｅｍｕｘ−ＤＡＣ８００の第３段にラッチできる。同様に、ｄｅｍｕｘ−ＤＡＣ８００の第２段の右側ラッチング量子ビット８０３から、左側ラッチング量子ビット８０６および／または右側ラッチング量子ビット８０７により入力信号をｄｅｍｕｘ−ＤＡＣ８００の第３段にラッチできる。一般にｄｅｍｕｘ回路により提供される対数アドレス指定を利用するには、ｄｅｍｕｘ−ＤＡＣ８００の同一段にある全ての左側ラッチング量子ビットを第３のクロック信号線（図の左側）に結合し、ｄｅｍｕｘ−ＤＡＣ８００の同一段にある全ての右側ラッチング量子ビットを第４のクロック信号線（図の右側）に結合することができる。例えば、左側ラッチング量子ビット８０４、８０６の両方が第３のクロック信号線８５２（図の左側）に結合され、右側ラッチング量子ビット８０５、８０７の両方が第４のクロック信号線８６２（図の右側）に結合される。一例として、第１のクロック信号線８５１および第４のクロック信号線８６２を用いてラッチング量子ビット８０２、８０５の各々においてラッチングを生起させることにより、入力信号をリードラッチング量子ビット８０１からラッチング量子ビット８０５にルーティングすることができる。図８に例示する実施形態において、第１のクロック信号線８５１および第３のクロック信号線８５２の両方を用いて入力信号を左側方向へルーティングする。従って、本明細書の残りおよび添付の請求項全体を通じて、第１のクロック信号線８５１および第３のクロック信号線８５２は、同じ第１のクロック信号線の組に含まれると言われる。同様に、第２のクロック信号線８６１および第４のクロック信号線８６２の両方を用いて入力信号を右側方向にルーティングする。従って、本明細書の残りおよび添付の請求項全体を通じて、第２のクロック信号線８６１および第４のクロック信号線８６２は、同じ第２のクロック信号の組に含まれると言われる。
【００６３】
ラッチング量子ビットは、ラッチング動作が生起された際に正または負の信号のいずれかがラッチされるように振舞う。いくつかの実施形態において、ラッチされた信号の大きさは、ラッチング量子ビット自身の特性であって、一般に入力信号の符号または大きさによらず所与のラッチング量子ビット（または素子パラメータの所与の組合せ）に対して同一であってよい。ラッチング量子ビットの「状態」は従って、正、ゼロ、または負であると一般化できる。ラッチング動作を生起させる行為は、それが「認識する」大多数の入力信号が正または負かに応じて、ラッチング量子ビットを正または負の状態にラッチさせることができる。ラッチング動作が生起された際に入力信号が存在しない場合、ラッチング量子ビットは依然として正または負の状態にラッチできる。これは、特定のルーティング経路には含まれないが当該特定ルーティング経路に含まれるラッチング量子ビットとクロック信号線を共有するラッチング量子ビットは依然として、自身のラッチング機構が共有クロック信号線のクロック信号により起動され得ることを意味する。例えば、上述のようにリードラッチング量子ビット８０１からラッチング量子ビット８０５への入力信号のルーティングにおいて、クロック信号線８６２（第２のクロック信号線の組からの）を用いてラッチング量子ビット８０５内でラッチング動作を生起させる。しかし、クロック信号線８６２はまたラッチング量子ビット８０７に誘導結合されており、従ってラッチング量子ビット８０７内でラッチング動作が同時に生起される。この例では、ラッチング量子ビット８０３においてラッチされる入力信号は存在せず、従ってラッチング量子ビット８０７には、自身のラッチング動作がクロック信号線８６２により生起された際に認識する入力信号が存在しない。ラッチング量子ビット８０７においてラッチング動作が生起されたならば、たとえラッチング量子ビット８０３からラッチング量子ビット８０７に結合している入力信号が存在しなくても、正または負の信号がラッチされる。このため、ｄｅｍｕｘ−ＤＡＣ８００の第２および第３段で制御線８３１、８３２を用いて制御信号をラッチング量子ビット８０２〜８０３および８０４〜８０７の各々に結合する。いくつかの実施形態において、制御信号の大きさは入力信号とは逆符号且つラッチング量子ビットによりラッチされた信号より小さくてもよい。
【００６４】
制御線８３１、８３２は各々、それらのラッチング動作が共有クロック信号線により生起された際に特定のルーティング経路に含まれないラッチング量子ビットによりラッチできる既知符号の小さい信号を提供することができる。いくつかの実施形態において、この既知符号は入力信号の符号とは逆である。上述したリードラッチング量子ビット８０１からラッチング量子ビット８０５への例示的なルーティング経路において、入力信号は第１の符号（例えば正）であってよい。この入力信号は、クロック信号線８５１の制御に従い（第１のクロック信号線の組から）ラッチング量子ビット８０２によりラッチできる。ラッチング量子ビット８０２内のラッチされた信号は次いでクロック信号線８６２の制御に従いラッチング量子ビット８０５によりラッチできる。この第２のラッチング動作の間、ラッチング量子ビット８０５、８０７はｄｅｍｕｘ−ＤＡＣ８００の同一段の２個の右側ラッチング量子ビットであり、従って本実施形態では同じラッチングクロック信号線８６２に結合されるため、ラッチング量子ビット８０７内で同時にラッチング動作が生起される。いくつかの実施形態において、入力信号とは逆符号である第２の符号（例えば負）の制御信号を制御線８３２に印加することができる。この制御信号は、ｄｅｍｕｘ−ＤＡＣ８００の第３段の各ラッチング量子ビット８０４〜８０７に結合され、たとえ特定のルーティング経路（例えばラッチング量子ビット８０７）内に存在しなくてもラッチング動作が生起されるラッチング量子ビットによりラッチされる既知信号を出力する。従って、ラッチング量子ビット８０７は、ラッチング量子ビット８０５がラッチング量子ビット８０２から大きさＢを有する信号をラッチした際に、大きさＡを有する制御信号を制御線８３２からラッチする。本実施形態において、制御信号が特定のルーティング経路（例えばラッチング量子ビット８０５）にあるラッチング量子ビットにも認識されるため、Ａ＜Ｂが好適である。ラッチング量子ビット８０２により出力される信号の大きさ（Ｂ）は制御線８３２からの制御信号の大きさ（Ａ）より大きいため、ラッチング量子ビット８０５により最終的にラッチされる信号はラッチング量子ビット８０２による出力と同符号である。従って、ラッチング量子ビット８０５が大きさＢの正信号をラッチし、制御線８３２が大きさＡの負信号をラッチング量子ビット８０５、８０７に結合したならば（ここに｜Ａ｜＜｜Ｂ｜）、クロック信号線８６２を用いてｄｅｍｕｘ−ＤＡＣ８００の第３段で右側へのルーティングを生起させることで、ラッチング量子ビット８０５に大きさがラッチング量子ビット８０５のパラメータに依存する正信号をラッチさせることができ（Ｂ−Ａ＞０であるためラッチング量子ビット８０５は正入力を「認識する」）、一方、ラッチング量子ビット８０７は大きさがラッチング量子ビット８０７のパラメータに依存する負信号を同時にラッチする（ラッチング量子ビット８０７は負入力（Ａ）だけを「認識する」）。いくつかの実施形態において、ラッチング量子ビット（例えば、ｄｅｍｕｘ−ＤＡＣ８００）に基づくｄｅｍｕｘ回路内の制御線の全てまたは一部（例えば、制御線８３１、８３２）は互いに直列に結合されてもよい。
【００６５】
ｄｅｍｕｘ−ＤＡＣ８００のいくつかの実施形態において、第１の符号（例えば正）の入力信号を、ラッチング量子ビットの２分木型ネットワークを通ってネットワークの最下段の特定のラッチング量子ビットの方向へルーティングできる。いくつかの実施形態において、第２の符号（例えば負）の制御信号をラッチング量子ビットの２分木型ネットワークを通って同時にルーティングさせ、ネットワークの最下段の少なくとも１個のラッチング量子ビット、およびいくつかの例では複数のラッチング量子ビットに分散させることができる。
【００６６】
ｄｅｍｕｘ−ＤＡＣ８００のいくつかの実施形態において、ラッチング量子ビット２分木型ネットワークの最下段の少なくとも１個のラッチング量子ビット８０４〜８０７によりラッチされた信号を、超伝導量子プロセッサの要素等の少なくとも１個のプログラム可能な素子に直接ロードできる。ｄｅｍｕｘ−ＤＡＣ８００のいくつかの実施形態において、ラッチング量子ビット２分木型ネットワークの最下段の少なくとも１個のラッチング量子ビット８０４〜８０７によりラッチされた信号を、図８に示すラダー８８０等のデジタル／アナログ変換器にロードできる。例示する実施形態において、ｄｅｍｕｘ−ＤＡＣ８００の最下段の各ラッチング量子ビット８０４〜８０７は、ラダー８８０内で各々の超伝導ループ８８１〜８８４に誘導結合される。上述のように、ラッチング量子ビット８０４〜８０７のデジタル出力はラダー８８０に組み込まれて、例えばプログラム可能な素子８９０に与えられるアナログ信号を生成することができる。
【００６７】
一般に、当該技術分野において各種の形式のｄｅｍｕｘ回路が知られている。しかし、本明細書に記述するｄｅｍｕｘ回路内の各種の実施形態は、個別スイッチングセルとして新たに開発された素子（例えば、スイッチングセル３００およびラッチング量子ビット８０１）を用いて構成される。いくつかの実施形態はまた、超伝導インダクタラダー回路等の超伝導磁束に基づくＤＡＣに（例えば磁束記憶構造５００を用いて）情報のデジタルビットを提供する目的に特に適合される。このように、超伝導量子プロセッサ等の超伝導プロセッサの要素のプログラミングにおいて対数アドレス指定の利点を実現すべく特に適したｄｅｍｕｘ回路内の実施形態が開発されてきた。更に、本システム、方法、および装置は、多くの形式のｄｅｍｕｘ回路内に付随する共通の問題、すなわち、スイッチング素子の２分木型レイアウトに起因して、１個の素子が正常に動作しなければ、不具合が生じた素子から下方に分岐する全ての素子が影響を受け、最悪の場合には完全に使用不可になる問題に対処する。
【００６８】
図９は、１個のスイッチングセル９０１に不具合が生じた典型的なｄｅｍｕｘ回路９００を示す図である。ｄｅｍｕｘ９００は１５個のスイッチングセルを含むが、当業者には任意の個数の素子も同様に用いてもよいことが認識されよう。図９に示す実施形態において、スイッチングセル９０１に不具合が生じて、スイッチングセル９０２またはスイッチングセル９０３のいずれかに入力信号を送信するために使用できない。その結果、スイッチングセル９０２、９０３は、素子９１１〜９１４に入力信号をルーティングするために使用できない。このようなシナリオは、ｄｅｍｕｘ９００の製作工程に何らかの不整合または不具合があった場合に生じる恐れがある。例えば、スイッチングセル９０１〜９０３が図３のスイッチングセル３００を用いて実現される場合、製造されたジョセフソン接合が仕様通りに動作しなければそのような不具合が生じる恐れがある。典型的なｄｅｍｕｘ回路において、図９に示すような不具合の結果、回路のプログラミング能力に重大な支障が生じる恐れがある。上述のように、ｄｅｍｕｘ９００内の１個のスイッチングセル（例えば、スイッチングセル９０１）の不具合により、ｄｅｍｕｘ回路全体が不具合のあるスイッチングセル９０１に接続する全ての素子（例えば９１１〜９１４）にプログラム信号をルーティングできなくなる。例示する実施形態において、ｄｅｍｕｘ９００の最下段の素子の２５パーセントが、１個のスイッチングセル９０１の不具合に起因してプログラム不可能になってしまう。実際、回路のより高い段で不具合が生じた場合、ｄｅｍｕｘ回路内の素子の不具合に起因する「カスケードエラー」の影響はより深刻になる。本明細書全体を通じて、用語「カスケードエラー」は、１個の素子におけるエラーが、そこから分岐する全ての素子に対して有害な影響を及ぼす状況を記述すべく用いる。例えば、ｄｅｍｕｘ９００のスイッチングセル９０１について記述した場合と同様にスイッチングセル９０４が完全に故障した場合、ｄｅｍｕｘ９００の最下段の素子の５０パーセントがプログラム不可能になってしまう恐れがある。従って、ｄｅｍｕｘ回路の実装に、回路のより高い段のスイッチングセルの性能に特に依存するリスクが伴うことは明らかである。
【００６９】
ｄｅｍｕｘ回路のスイッチングセルに生じる恐れのある不具合には様々なモードおよび程度がある。例えば、ｄｅｍｕｘ９００に示すカスケードエラーは、スイッチングセル９０１内における完全な故障（結果的にゼロ信号送信となる）により生じる場合がある。同様に、ｄｅｍｕｘ９００に示すカスケードエラーは、スイッチングセル９０４が左側へのスイッチングだけ可能で右側へのスイッチングはできない、すなわちスイッチングセル９０４の「一方向」故障により生じる場合がある。セル９０４が図３のスイッチングセル３００により実現される場合、少なくとも１個のジョセフソン接合３６３または３６４に不整合、またはＪＴＬ３５０における他の何らかの非対称エラーがある場合、この種の一方の不具合が生じる恐れがある。
【００７０】
本システム、方法、および装置は、ｄｅｍｕｘ回路におけるカスケードエラーのリスクを減らす機構を提供する。この機構は、各スイッチングセルが２方向の一方（例えば左または右）に信号をルーティングすべく設計され、特定の段でのルーティングステップが第１の方向（例えば左）に起動された際に当該特定段におけるルーティングステップが第２の方向（例えば右）には起動されないという事実を少なくとも部分的に利用する。従って、ｄｅｍｕｘ回路の第１段の第１のスイッチングセルからの右側の出力は、ｄｅｍｕｘ回路の第２段の特定のスイッチングセルの入力の方向に向けられ、ｄｅｍｕｘ回路の第１段の第２のスイッチングセルからの左側の出力は、ｄｅｍｕｘ回路の第２段の同一の特定スイッチングセルの入力の方向に向けられてもよい。この状況において、左および右へステップが同時に起動されなかった場合に、どのルーティングステップにおいても第１段からの１個のスイッチングセルだけが第２段のスイッチングセルと導通する。本明細書および請求項では用語「段」を用いて、特定の幾何的配置を指定するのではなく、階層的順序付けまたは階層内のレベルを記述する場合がある。そのような例をＨ木レイアウトの実施形態に示す。
【００７１】
図１０は、カスケードエラーのリスクを減らす機構を含むｄｅｍｕｘ回路１０００の実施形態の模式図である。ｄｅｍｕｘ１０００において、段１０１３のスイッチングセル１００３は、段１０１２のスイッチングセル１００１、１００２の両方に選択的に結合する。ルーティング経路は、スイッチングセル１００１から右へのルーティングステップに沿って、またはスイッチングセル１００２から左へのステップに沿ってスイッチングセル１００３に通じてもよい。このように、スイッチングセル１００３の下で接続されるこれらのセル／素子（例えば１００４および１００５）に２個の独立したルーティング経路が到達できる。スイッチングセル１００２が信号の送信を止めたか、または左方向に信号をルーティングできなくなった場合、セル／素子１００４、１００５には依然としてスイッチングセル１００１から右へのルーティングステップにより到達することができる。同様に、スイッチングセル１００１が信号の送信を止めたか、または右方向に信号をルーティングできなくなった場合、セル／素子１００４、１００５には依然としてスイッチングセル１００２から左へのルーティングステップにより到達することができる。本明細書および添付の請求項全体を通じて、入力が複数のセル出力（例えばｄｅｍｕｘ１０００のスイッチングセル１００３）に接続されるスイッチングセルを「バッファセル」と呼び、バッファセルの段を「バッファ段」と呼ぶ。バッファ段は、第１段（バッファ段より上）のスイッチングセルを第２段（バッファ段の下）のスイッチングセルに接続する代替的な経路を提供することにより、ｄｅｍｕｘ回路におけるカスケードエラーのリスクを減らす。図１０から１２において、バッファセルを分かりやすくするため黒で塗りつぶしている。
【００７２】
図１１は、カスケードエラーのリスクを減らすべくバッファ段１１０１、１１０２を含むバッファ型ｄｅｍｕｘ回路１１００の実施形態の模式図である。ｄｅｍｕｘ回路１１００において、バッファ段１１０１、１１０２は、各々「２重段」のペアすなわち１１１１と１１１２、および１１１２と１１１３の間に配置される。本明細書および添付の請求項全体を通じて、用語「２重段」を用いて、前段（すなわち上段）のほぼ２倍多くのセルを含むことにより２分木型レイアウトの対数スケーリングを実現するｄｅｍｕｘ回路内のスイッチングセルの段を指す。ｄｅｍｕｘ１１００に少なくとも１個のバッファ段を組み込むことにより、回路の最下段のどの素子にも代替的且つ冗長なルーティング経路で到達することができる。このように、スイッチングセルにおける不具合に起因するカスケードエラーのリスクが低減される。例えば図１１から、ｄｅｍｕｘ１１００の段全体を通じて左側／右側のルーティングステップのいくつかの組合せにより素子１１２１に到達できることが明らかである。ｄｅｍｕｘ回路内に少なくとも１個のバッファ段を実装することで回路内のスイッチングセルの個数当たりの制御線の平均個数は増えるが、制御線の平均個数は依然として回路内のスイッチングセルの個数に対して対数的に増大する。
【００７３】
ｄｅｍｕｘ１１００は、２重段とバッファ段を交互に含む（すなわち、段は１１１１、１１０１、１１１２、１１０２、１１１３の順である）が、当業者には、必要に応じて他のスキームを用いてもよいことが認識されよう。例えば、いくつかの実施形態において、ｄｅｍｕｘ回路により多くのバッファ段を組み込むことによりカスケードエラーのリスクを更に低減することができる。図１２は、カスケードエラーのリスクを減らすべくバッファ段を含むバッファ型ｄｅｍｕｘ回路１２００の別の実施形態の模式図である。ｄｅｍｕｘ回路１２００において、バッファ段のペアは、各々の隣接する２重段の間に配置される。例えば、２個のバッファ段１２１１、１２１２は、隣接する２重段１２０１、１２０２の間に配置される。隣接する２重段の間のバッファ段の個数を増やすことにより、ｄｅｍｕｘ回路を通る代替的且つ冗長なルーティング経路の個数が増えるが、一方、制御線の個数は対数スケーリングが維持される。
【００７４】
ｄｅｍｕｘ回路１２００において、（集合的に）素子１２３１、１２３２だけが冗長な代替的経路に結合されていない。これらの素子には、各々のルーティング経路内の全てのスイッチングセルが正常に機能する場合にのみ到達できる。いくつかの実施形態において、冗長な代替的ルーティング経路は、独立した制御線１２２１、１２２２を用いて、これらの素子の組に提供することができる。
【００７５】
明細書に開示するバッファ段の概念は多くの用途に適していよう。しかし、ｄｅｍｕｘ回路全体にわたりバッファ段を実装することで回路内の素子の個数が大幅に増加するため、素子に不具合が生じる可能性が増す恐れがある。当業者には、両方がプログラム可能な素子の同じ組に結合された２個の完全且つ異なるｄｅｍｕｘ回路を実装するだけで代替的なルーティング経路に同様に実現できることが認識されよう。従って、本システム、方法、および装置のいくつかの実施形態において、カスケードエラーが最も大きい影響を及ぼし得るｄｅｍｕｘ回路のより高い段だけでバッファセルおよび／またはバッファ段を使用することが好適である。例えば、いくつかの実施形態において、ｄｅｍｕｘ回路の上から４分の３、３分の２、２分の１、３分の１、または４分の１（等々）にあるだけを組み込むことが好適な場合がある。
【００７６】
要約の記述内容を含め、例示した実施形態の上の説明は網羅的でなく、且つ実施形態を開示した形式そのものに限定することを意図していない。本明細書に例示目的で特定の実施形態および実施例を記述しているが、当業者には理解されるように、本開示の概念および範囲から逸脱することなく各種の等価な変更を行うことができる。本明細書で提供する各種の実施形態で与える教示は、必ずしも上で一般的に述べた例示的な超伝導量子コンピュータシステムに限らず、他の超伝導コンピュータシステムに適用することができる。
【００７７】
通常、スイッチングセルは、信号が２個の（またはより多く）異なる分岐に沿ってルーティングされることを許す。これらの分岐は、例えば「Ａ」と「Ｂ」、または「０」と「１」、「右」と「左」等である。任意の便利な仕方で表記できる。本明細書の記述および請求項では、特定の方向（例えば右と左）に言及することにより、これらの分岐を表記する。しかし、それらの用語およびこれらと類似した用語は説明の便宜のために過ぎず、文脈から別途明らかにされない限り、特定の図示に基づいている。例えば、用語「左側」および「右側」を用いて、特定の図に示したような分岐を説明する場合がある。しかしこのことは、何か特定の方向が必要なことを意味せず、且つ暗黙的に意味するものでもない。また、直径方向に反対向きの方向が必要なことを示唆する意味合いでもない。むしろ、これは単に分岐経路方向に言及する便利な仕方であって、無論別の表記も可能である。
【００７８】
上述の各種の実施形態を組み合わせて更なる実施形態を提供することができる。本明細書で参照するおよび／または出願データシートに掲載された、２００８年６月３日出願の米国仮特許出願第６１／０５８４９４号「Ｓｙｓｔｅｍｓ，Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ Ｄｅｍｕｌｔｉｐｌｅｘｅｒ Ｃｉｒｃｕｉｔｓ」、米国公開特許第２００６−０２２５１６５号、米国公開特許第２００８−０１７６７５０号、米国特許出願第１２／２６６，３７８号、ＰＣＴ特許出願第ＰＣＴ／ＵＳ０９／３７９８４号、米国公開特許第２００８−０２１５８５０号、米国公開特許第２００９−００８２２０９号、および米国特許出願第１２／１０９，８４７号を含むがこれに限定されない米国特許、米国特許出願公開、米国特許出願、外国特許、外国特許出願、非特許刊行物の全てについて全文を本明細書で引用している。必要ならば、これらの実施形態の態様を修正し、各種の特許、用途および刊行物のシステム、回路、およびの概念を用いて更なる実施形態を提供することができる。
【００７９】
上で詳細な説明に照らして実施形態に上記その他の変更を加えることができる。一般に、以下の請求項で使用する用語は、本明細書および請求項で開示する特定の実施形態に当該請求項を限定するものではなく、当該請求項が有効である等価物の全範囲に沿うあらゆる可能な実施形態を含むものと解釈すべきである。従って、請求項は開示内容に限定されない。
【特許請求の範囲】
【請求項１】
リードスイッチングセル、第１のスイッチングセルの組、および第２のスイッチングセルの組を含む複数のスイッチングセルを含む超伝導デマルチプレクサであって、前記複数のスイッチングセル内の各スイッチングセルが、
信号入力端、第１の信号出力端、および第２の信号出力端と、
第１端および第２端を有し、前記第１端が前記信号入力端に結合される第１のジョセフソン伝送線と、
第１端および第２端を有し、前記第１端が前記第１の信号出力端に結合されると共に前記第２端が前記第２の出力端に結合される第２のジョセフソン伝送線であって、前記第１のジョセフソン伝送線の前記第２端と交差ノードにおいて結合される第２のジョセフソン伝送線と、
前記第２のジョセフソン伝送線上の第１のノードおよび第２のノードの両方に信号を誘導結合する磁束バイアス線であって、前記第２のジョセフソン伝送線上の前記第１のノードが前記交差ノードと前記第１の出力端の間に配置され、前記第２のジョセフソン伝送線上の前記第２のノードが前記交差ノードと前記第２の出力端の間に配置される磁束バイアス線とを含み、
前記リードスイッチングセルの入力端が入力信号源から信号を受信すべく構成され、前記リードスイッチングセルの前記第１の出力端が前記第１のスイッチングセルの組からの第１のスイッチングセルの入力端に結合され、前記リードスイッチングセルの前記第２の出力端が前記第１のスイッチングセルの組からの第２のスイッチングセルの入力端に結合され、前記第１のスイッチングセル組内の前記第１および第２のスイッチングセルの両方の前記第１および第２の出力端が各々前記第１のスイッチングセル組内の別の各スイッチングセルの入力端に結合され、前記第２のスイッチングセル組内の各スイッチングセルの入力端が前記第１のスイッチングセル組内のスイッチングセルの各出力端に結合される、超伝導デマルチプレクサ。
【請求項２】
前記第２のスイッチングセル組内の少なくとも１個のスイッチングセルの少なくとも１個の出力端がプログラム可能な素子に結合すべく構成される、請求項１に記載の超伝導デマルチプレクサ。
【請求項３】
前記プログラム可能な素子が超伝導プロセッサの要素を含む、請求項２に記載の超伝導デマルチプレクサ。
【請求項４】
前記プログラム可能な素子が超伝導量子プロセッサの要素を含む、請求項３に記載の超伝導デマルチプレクサ。
【請求項５】
前記プログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択される、請求項２に記載の超伝導デマルチプレクサ。
【請求項６】
磁束記憶構造の組であって、各磁束記憶構造が前記第２のスイッチングセル組内の少なくとも１個のスイッチングセルの各出力端に結合され、各磁束記憶構造が、
第１端および第２端を含み、前記第１端が前記第２のスイッチングセル組内の少なくとも１個のスイッチングセルの出力端に結合される第３のジョセフソン伝送線と、
前記第３のジョセフソン伝送線と直列に結合される記憶インダクタと、
前記第１端と前記記憶インダクタの間に配置されたノードにおいて前記第３のジョセフソン伝送線を遮断する複合ジョセフソン接合と、
前記複合ジョセフソン接合に信号を制御可能に誘導結合させるべく配置されたリセット線と
を更に含む、請求項１に記載の超伝導デマルチプレクサ。
【請求項７】
少なくとも１個の記憶インダクタが、少なくとも１個のプログラム可能な素子に信号を誘導結合すべく配置される、請求項６に記載の超伝導デマルチプレクサ。
【請求項８】
少なくとも１個の記憶インダクタが、超伝導インダクタラダー回路内の少なくとも１個の超伝導ループに信号を誘導結合すべく配置される、請求項６に記載の超伝導デマルチプレクサ。
【請求項９】
少なくとも２個の記憶インダクタが、超伝導インダクタラダー回路の少なくとも２個のループの各１個に信号を誘導結合すべく各々配置される、請求項８に記載の超伝導デマルチプレクサ。
【請求項１０】
前記超伝導インダクタラダー回路が、少なくとも１個のプログラム可能な素子に信号を結合すべく配置される、請求項９に記載の超伝導デマルチプレクサ。
【請求項１１】
前記少なくとも１個のプログラム可能な素子が、超伝導プロセッサの要素を含む、請求項１０に記載の超伝導デマルチプレクサ。
【請求項１２】
前記少なくとも１個のプログラム可能な素子が、超伝導量子プロセッサの要素を含む、請求項１１に記載の超伝導デマルチプレクサ。
【請求項１３】
前記少なくとも１個のプログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビットおよび超伝導量子ビットカプラからなる群から選択される、請求項１２に記載の超伝導デマルチプレクサ。
【請求項１４】
同一の磁束バイアス線が、少なくとも２個のスイッチングセルに信号を制御可能に誘導結合すべく配置される、請求項１に記載の超伝導デマルチプレクサ。
【請求項１５】
リードラッチング量子ビット、第１のラッチング量子ビットの組、および第２のラッチング量子ビットの組を含む複数のラッチング量子ビットにおいて各ラッチング量子ビットが臨界温度未満で超伝導性を示す材料のループにより形成された量子ビットループ、および前記量子ビットループを遮断する複合ジョセフソン接合であって少なくとも２個のジョセフソン接合により遮断され、臨界温度未満で超伝導性を示す材料のループを含む複合ジョセフソン接合を含む複数のラッチング量子ビットと、
第１のクロック信号線の組と、
第２のクロック信号線の組と、
前記第１および第２のラッチング量子ビット組内の各ラッチング量子ビットが制御線への誘導結合により信号を受信すべく配置される少なくとも１個の制御線と
を含む超伝導デマルチプレクサであって、
前記リードラッチング量子ビットが入力信号源から信号を受信すべく配置され、第１のラッチング量子ビット組内の第１のラッチング量子ビットが前記リードラッチング量子ビットの量子ビットループに誘導的に接続すべく配置され、前記第１のクロック信号線の組からの第１のクロック信号線が前記第１のラッチング量子ビット組内の前記第１のラッチング量子ビットの前記複合ジョセフソン接合に制御可能且つ誘導的に配置され、前記第１のラッチング量子ビット組内の前記第２のラッチング量子ビットが前記リードラッチング量子ビットの前記量子ビットループに誘導結合すべく配置され、前記第２のクロック信号線の組からの第１のクロック信号線が前記第１のラッチング量子ビット組内の前記第２のラッチング量子ビットの前記複合ジョセフソン接合に制御可能に誘導結合すべく配置され、
前記第１のラッチング量子ビット組内の各ラッチング量子ビットの前記量子ビットループが前記複数のラッチング量子ビット内の３個の他のラッチング量子ビットに各々誘導結合すべく各々配置され、前記第１のラッチング量子ビットの組からのラッチング量子ビットの第１の割合の前記複合ジョセフソン接合が前記第１のクロック信号線の組からのクロック信号線に誘導結合すべく配置され、前記第１のラッチング量子ビットの組からのラッチング量子ビットの第２の割合の前記複合ジョセフソン接合が前記第２のクロック信号線の組からのクロック信号線に誘導結合すべく配置され、前記第２のラッチング量子ビット組内の各ラッチング量子ビットの量子ビットループが前記第１のラッチング量子ビット組内の各１個のラッチング量子ビットの量子ビットループに誘導結合すべく配置され、前記第２のラッチング量子ビット組内のラッチング量子ビットの複合ジョセフソン接合の第１の割合が前記第１のクロック信号線の組からのクロック信号線に誘導結合すべく配置され、前記第２のラッチング量子ビット組内のラッチング量子ビットの複合ジョセフソン接合の第２の割合が前記第２のクロック信号線の組からのクロック信号線に誘導結合すべく配置される、超伝導デマルチプレクサ。
【請求項１６】
前記第２のラッチング量子ビット組内の少なくとも１個のラッチング量子ビットの前記量子ビットループがプログラム可能な素子に結合すべく構成される、請求項１５に記載の超伝導デマルチプレクサ。
【請求項１７】
前記プログラム可能な素子が超伝導プロセッサの要素を含む、請求項１６に記載の超伝導デマルチプレクサ。
【請求項１８】
前記プログラム可能な素子が超伝導量子プロセッサの要素を含む、請求項１７に記載の超伝導デマルチプレクサ。
【請求項１９】
前記プログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択される、請求項１８に記載の超伝導デマルチプレクサ。
【請求項２０】
前記第１のラッチング量子ビット組内の少なくとも２個のラッチング量子ビットが前記第１のクロック信号線の組からの同一クロック信号線に誘導結合すべく配置される、請求項１５に記載の超伝導デマルチプレクサ。
【請求項２１】
前記第１のラッチング量子ビット組内の少なくとも２個のラッチング量子ビットが前記第２のクロック信号線の組からの同一クロック信号線に誘導結合すべく配置される、請求項２０に記載の超伝導デマルチプレクサ。
【請求項２２】
前記第１のラッチング量子ビット組内のラッチング量子ビットの第１の割合が約５０パーセント、前記第１のラッチング量子ビット組内のラッチング量子ビットの第２の割合が約５０パーセント、前記第２のラッチング量子ビット組内のラッチング量子ビットの第１の割合が約５０パーセント、および前記第２のラッチング量子ビット組内のラッチング量子ビットの第２の割合が約５０パーセントである、請求項１５に記載の超伝導デマルチプレクサ。
【請求項２３】
前記第２のラッチング量子ビット組内の少なくとも１個のラッチング量子ビットの前記量子ビットループが超伝導インダクタラダー回路内の少なくとも１個の超伝導ループに誘導結合すべく配置される、請求項１５に記載の超伝導デマルチプレクサ。
【請求項２４】
前記第２のラッチング量子ビット組内の少なくとも各２個のラッチング量子ビットの前記量子ビットループが各々、超伝導インダクタラダー回路内の少なくとも２個の超伝導ループの各１個に誘導結合すべく配置される、請求項２３に記載の超伝導デマルチプレクサ。
【請求項２５】
前記超伝導インダクタラダー回路が、少なくとも１個のプログラム可能な素子に信号を結合すべく配置される、請求項２４に記載の超伝導デマルチプレクサ。
【請求項２６】
少なくとも１個のプログラム可能な素子が超伝導プロセッサの要素を含む、請求項２５に記載の超伝導デマルチプレクサ。
【請求項２７】
少なくとも１個のプログラム可能な素子が超伝導量子プロセッサの要素を含む、請求項２６に記載の超伝導デマルチプレクサ。
【請求項２８】
少なくとも１個のプログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択される、請求項２７に記載の超伝導デマルチプレクサ。
【請求項２９】
入力端および２個の出力端を含む第１のスイッチングセルと、
第１の追加的スイッチングセルの組において各スイッチングセルが入力端および２個の出力端を含むと共に少なくとも１個のバッファセルを含む第１の追加的スイッチングセルの組と、
前記第１のスイッチングセルに入力信号を制御可能に結合すべく構成された入力信号源と
を含むデマルチプレクサ回路であって、
前記第１の追加的スイッチングセルの組が各スイッチングセルの各出力端が別のスイッチングセルの各入力端に結合するように実質的に２分木を形成すべく配置され、各スイッチングセルの各入力端が少なくとも１個の他のスイッチングセルの少なくとも１個の出力から少なくとも１個の入力を受信し、少なくとも１個のバッファセルの入力端が少なくとも各２個のスイッチングセルから各１個の出力端を受信し、少なくとも１個のバッファセルの２個の出力端が各々スイッチングセルの入力端に結合するデマルチプレクサ回路。
【請求項３０】
前記第１の追加的スイッチングセルの組は、一組の段として配置されて少なくとも１段が少なくとも２個のバッファセルを含む、請求項２９に記載のデマルチプレクサ。
【請求項３１】
前記スイッチングセルが超伝導素子である、請求項２９に記載のデマルチプレクサ。
【請求項３２】
各々が入力端および２個の出力端を含む第２の追加的なスイッチングセルの組を更に含み、前記第２の追加的なスイッチングセル組内の各スイッチングセルの入力端が前記第１の追加的なスイッチングセルからの各スイッチングセルの少なくとも各１個の出力端に結合し、前記第２の追加的なスイッチングセル組内の少なくとも１個のスイッチングセルの少なくとも１個の出力端がプログラム可能な素子に結合すべく構成される、請求項３１に記載のデマルチプレクサ。
【請求項３３】
前記プログラム可能な素子が超伝導プロセッサの要素を含む、請求項３２に記載のデマルチプレクサ。
【請求項３４】
前記プログラム可能な素子が超伝導量子プロセッサの要素を含む、請求項３３に記載のデマルチプレクサ。
【請求項３５】
前記プログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択される、請求項３４に記載のデマルチプレクサ。
【請求項３６】
複数の超伝導信号経路を提供するジョセフソン伝送線のネットワークを含む超伝導デマルチプレクサ回路であって、各超伝導信号経路は、各超伝導信号経路が同一の入力端を共有すべく入力端および出力端を含み、各超伝導信号経路の出力端は個別の複合ジョセフソン接合および個別の超伝導インダクタを含み、各超伝導信号経路は複数の磁束バイアス線に誘導結合により制御信号を受信すべく配置される超伝導デマルチプレクサ回路。
【請求項３７】
少なくとも１個の超伝導インダクタが少なくとも１個のプログラム可能な素子に誘導結合すべく配置される、請求項３６に記載の超伝導デマルチプレクサ回路。
【請求項３８】
少なくとも１個の超伝導インダクタが超伝導インダクタラダー回路の超伝導ループに誘導結合すべく配置される、請求項３６に記載の超伝導デマルチプレクサ回路。
【請求項３９】
各超伝導インダクタが少なくとも１個の超伝導インダクタラダー回路内の超伝導ループの各１個に誘導結合すべく配置される、請求項３８に記載の超伝導デマルチプレクサ回路。
【請求項４０】
超伝導ラッチング量子ビットの２分木構造であって、各超伝導ラッチング量子ビットが超電導材料のループにより形成された量子ビットループと前記量子ビットループを遮断する複合ジョセフソン接合を含み、前記複合ジョセフソン接合が少なくとも２個のジョセフソン接合により遮断される超電導材料の閉ループを含み、前記量子ビットループおよび前記複合ジョセフソン接合が閉超伝導電流経路を形成し、各超伝導ラッチング量子ビットの前記量子ビットループが少なくとも１個の入力信号および少なくとも２個の出力信号を誘導結合すべく配置され、各超伝導ラッチング量子ビットの前記複合ジョセフソン接合がクロック信号線への誘導結合によりクロック信号を受信すべく配置される超伝導ラッチング量子ビットの２分木構造と、
制御信号を少なくとも２個の超伝導ラッチング量子ビットの各々の量子ビットループに誘導結合すべく配置される少なくとも１個の制御信号線と
を含む超伝導デマルチプレクサ回路。
【請求項１】
リードスイッチングセル、第１のスイッチングセルの組、および第２のスイッチングセルの組を含む複数のスイッチングセルを含む超伝導デマルチプレクサであって、前記複数のスイッチングセル内の各スイッチングセルが、
信号入力端、第１の信号出力端、および第２の信号出力端と、
第１端および第２端を有し、前記第１端が前記信号入力端に結合される第１のジョセフソン伝送線と、
第１端および第２端を有し、前記第１端が前記第１の信号出力端に結合されると共に前記第２端が前記第２の出力端に結合される第２のジョセフソン伝送線であって、前記第１のジョセフソン伝送線の前記第２端と交差ノードにおいて結合される第２のジョセフソン伝送線と、
前記第２のジョセフソン伝送線上の第１のノードおよび第２のノードの両方に信号を誘導結合する磁束バイアス線であって、前記第２のジョセフソン伝送線上の前記第１のノードが前記交差ノードと前記第１の出力端の間に配置され、前記第２のジョセフソン伝送線上の前記第２のノードが前記交差ノードと前記第２の出力端の間に配置される磁束バイアス線とを含み、
前記リードスイッチングセルの入力端が入力信号源から信号を受信すべく構成され、前記リードスイッチングセルの前記第１の出力端が前記第１のスイッチングセルの組からの第１のスイッチングセルの入力端に結合され、前記リードスイッチングセルの前記第２の出力端が前記第１のスイッチングセルの組からの第２のスイッチングセルの入力端に結合され、前記第１のスイッチングセル組内の前記第１および第２のスイッチングセルの両方の前記第１および第２の出力端が各々前記第１のスイッチングセル組内の別の各スイッチングセルの入力端に結合され、前記第２のスイッチングセル組内の各スイッチングセルの入力端が前記第１のスイッチングセル組内のスイッチングセルの各出力端に結合される、超伝導デマルチプレクサ。
【請求項２】
前記第２のスイッチングセル組内の少なくとも１個のスイッチングセルの少なくとも１個の出力端がプログラム可能な素子に結合すべく構成される、請求項１に記載の超伝導デマルチプレクサ。
【請求項３】
前記プログラム可能な素子が超伝導プロセッサの要素を含む、請求項２に記載の超伝導デマルチプレクサ。
【請求項４】
前記プログラム可能な素子が超伝導量子プロセッサの要素を含む、請求項３に記載の超伝導デマルチプレクサ。
【請求項５】
前記プログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択される、請求項２に記載の超伝導デマルチプレクサ。
【請求項６】
磁束記憶構造の組であって、各磁束記憶構造が前記第２のスイッチングセル組内の少なくとも１個のスイッチングセルの各出力端に結合され、各磁束記憶構造が、
第１端および第２端を含み、前記第１端が前記第２のスイッチングセル組内の少なくとも１個のスイッチングセルの出力端に結合される第３のジョセフソン伝送線と、
前記第３のジョセフソン伝送線と直列に結合される記憶インダクタと、
前記第１端と前記記憶インダクタの間に配置されたノードにおいて前記第３のジョセフソン伝送線を遮断する複合ジョセフソン接合と、
前記複合ジョセフソン接合に信号を制御可能に誘導結合させるべく配置されたリセット線と
を更に含む、請求項１に記載の超伝導デマルチプレクサ。
【請求項７】
少なくとも１個の記憶インダクタが、少なくとも１個のプログラム可能な素子に信号を誘導結合すべく配置される、請求項６に記載の超伝導デマルチプレクサ。
【請求項８】
少なくとも１個の記憶インダクタが、超伝導インダクタラダー回路内の少なくとも１個の超伝導ループに信号を誘導結合すべく配置される、請求項６に記載の超伝導デマルチプレクサ。
【請求項９】
少なくとも２個の記憶インダクタが、超伝導インダクタラダー回路の少なくとも２個のループの各１個に信号を誘導結合すべく各々配置される、請求項８に記載の超伝導デマルチプレクサ。
【請求項１０】
前記超伝導インダクタラダー回路が、少なくとも１個のプログラム可能な素子に信号を結合すべく配置される、請求項９に記載の超伝導デマルチプレクサ。
【請求項１１】
前記少なくとも１個のプログラム可能な素子が、超伝導プロセッサの要素を含む、請求項１０に記載の超伝導デマルチプレクサ。
【請求項１２】
前記少なくとも１個のプログラム可能な素子が、超伝導量子プロセッサの要素を含む、請求項１１に記載の超伝導デマルチプレクサ。
【請求項１３】
前記少なくとも１個のプログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビットおよび超伝導量子ビットカプラからなる群から選択される、請求項１２に記載の超伝導デマルチプレクサ。
【請求項１４】
同一の磁束バイアス線が、少なくとも２個のスイッチングセルに信号を制御可能に誘導結合すべく配置される、請求項１に記載の超伝導デマルチプレクサ。
【請求項１５】
リードラッチング量子ビット、第１のラッチング量子ビットの組、および第２のラッチング量子ビットの組を含む複数のラッチング量子ビットにおいて各ラッチング量子ビットが臨界温度未満で超伝導性を示す材料のループにより形成された量子ビットループ、および前記量子ビットループを遮断する複合ジョセフソン接合であって少なくとも２個のジョセフソン接合により遮断され、臨界温度未満で超伝導性を示す材料のループを含む複合ジョセフソン接合を含む複数のラッチング量子ビットと、
第１のクロック信号線の組と、
第２のクロック信号線の組と、
前記第１および第２のラッチング量子ビット組内の各ラッチング量子ビットが制御線への誘導結合により信号を受信すべく配置される少なくとも１個の制御線と
を含む超伝導デマルチプレクサであって、
前記リードラッチング量子ビットが入力信号源から信号を受信すべく配置され、第１のラッチング量子ビット組内の第１のラッチング量子ビットが前記リードラッチング量子ビットの量子ビットループに誘導的に接続すべく配置され、前記第１のクロック信号線の組からの第１のクロック信号線が前記第１のラッチング量子ビット組内の前記第１のラッチング量子ビットの前記複合ジョセフソン接合に制御可能且つ誘導的に配置され、前記第１のラッチング量子ビット組内の前記第２のラッチング量子ビットが前記リードラッチング量子ビットの前記量子ビットループに誘導結合すべく配置され、前記第２のクロック信号線の組からの第１のクロック信号線が前記第１のラッチング量子ビット組内の前記第２のラッチング量子ビットの前記複合ジョセフソン接合に制御可能に誘導結合すべく配置され、
前記第１のラッチング量子ビット組内の各ラッチング量子ビットの前記量子ビットループが前記複数のラッチング量子ビット内の３個の他のラッチング量子ビットに各々誘導結合すべく各々配置され、前記第１のラッチング量子ビットの組からのラッチング量子ビットの第１の割合の前記複合ジョセフソン接合が前記第１のクロック信号線の組からのクロック信号線に誘導結合すべく配置され、前記第１のラッチング量子ビットの組からのラッチング量子ビットの第２の割合の前記複合ジョセフソン接合が前記第２のクロック信号線の組からのクロック信号線に誘導結合すべく配置され、前記第２のラッチング量子ビット組内の各ラッチング量子ビットの量子ビットループが前記第１のラッチング量子ビット組内の各１個のラッチング量子ビットの量子ビットループに誘導結合すべく配置され、前記第２のラッチング量子ビット組内のラッチング量子ビットの複合ジョセフソン接合の第１の割合が前記第１のクロック信号線の組からのクロック信号線に誘導結合すべく配置され、前記第２のラッチング量子ビット組内のラッチング量子ビットの複合ジョセフソン接合の第２の割合が前記第２のクロック信号線の組からのクロック信号線に誘導結合すべく配置される、超伝導デマルチプレクサ。
【請求項１６】
前記第２のラッチング量子ビット組内の少なくとも１個のラッチング量子ビットの前記量子ビットループがプログラム可能な素子に結合すべく構成される、請求項１５に記載の超伝導デマルチプレクサ。
【請求項１７】
前記プログラム可能な素子が超伝導プロセッサの要素を含む、請求項１６に記載の超伝導デマルチプレクサ。
【請求項１８】
前記プログラム可能な素子が超伝導量子プロセッサの要素を含む、請求項１７に記載の超伝導デマルチプレクサ。
【請求項１９】
前記プログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択される、請求項１８に記載の超伝導デマルチプレクサ。
【請求項２０】
前記第１のラッチング量子ビット組内の少なくとも２個のラッチング量子ビットが前記第１のクロック信号線の組からの同一クロック信号線に誘導結合すべく配置される、請求項１５に記載の超伝導デマルチプレクサ。
【請求項２１】
前記第１のラッチング量子ビット組内の少なくとも２個のラッチング量子ビットが前記第２のクロック信号線の組からの同一クロック信号線に誘導結合すべく配置される、請求項２０に記載の超伝導デマルチプレクサ。
【請求項２２】
前記第１のラッチング量子ビット組内のラッチング量子ビットの第１の割合が約５０パーセント、前記第１のラッチング量子ビット組内のラッチング量子ビットの第２の割合が約５０パーセント、前記第２のラッチング量子ビット組内のラッチング量子ビットの第１の割合が約５０パーセント、および前記第２のラッチング量子ビット組内のラッチング量子ビットの第２の割合が約５０パーセントである、請求項１５に記載の超伝導デマルチプレクサ。
【請求項２３】
前記第２のラッチング量子ビット組内の少なくとも１個のラッチング量子ビットの前記量子ビットループが超伝導インダクタラダー回路内の少なくとも１個の超伝導ループに誘導結合すべく配置される、請求項１５に記載の超伝導デマルチプレクサ。
【請求項２４】
前記第２のラッチング量子ビット組内の少なくとも各２個のラッチング量子ビットの前記量子ビットループが各々、超伝導インダクタラダー回路内の少なくとも２個の超伝導ループの各１個に誘導結合すべく配置される、請求項２３に記載の超伝導デマルチプレクサ。
【請求項２５】
前記超伝導インダクタラダー回路が、少なくとも１個のプログラム可能な素子に信号を結合すべく配置される、請求項２４に記載の超伝導デマルチプレクサ。
【請求項２６】
少なくとも１個のプログラム可能な素子が超伝導プロセッサの要素を含む、請求項２５に記載の超伝導デマルチプレクサ。
【請求項２７】
少なくとも１個のプログラム可能な素子が超伝導量子プロセッサの要素を含む、請求項２６に記載の超伝導デマルチプレクサ。
【請求項２８】
少なくとも１個のプログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択される、請求項２７に記載の超伝導デマルチプレクサ。
【請求項２９】
入力端および２個の出力端を含む第１のスイッチングセルと、
第１の追加的スイッチングセルの組において各スイッチングセルが入力端および２個の出力端を含むと共に少なくとも１個のバッファセルを含む第１の追加的スイッチングセルの組と、
前記第１のスイッチングセルに入力信号を制御可能に結合すべく構成された入力信号源と
を含むデマルチプレクサ回路であって、
前記第１の追加的スイッチングセルの組が各スイッチングセルの各出力端が別のスイッチングセルの各入力端に結合するように実質的に２分木を形成すべく配置され、各スイッチングセルの各入力端が少なくとも１個の他のスイッチングセルの少なくとも１個の出力から少なくとも１個の入力を受信し、少なくとも１個のバッファセルの入力端が少なくとも各２個のスイッチングセルから各１個の出力端を受信し、少なくとも１個のバッファセルの２個の出力端が各々スイッチングセルの入力端に結合するデマルチプレクサ回路。
【請求項３０】
前記第１の追加的スイッチングセルの組は、一組の段として配置されて少なくとも１段が少なくとも２個のバッファセルを含む、請求項２９に記載のデマルチプレクサ。
【請求項３１】
前記スイッチングセルが超伝導素子である、請求項２９に記載のデマルチプレクサ。
【請求項３２】
各々が入力端および２個の出力端を含む第２の追加的なスイッチングセルの組を更に含み、前記第２の追加的なスイッチングセル組内の各スイッチングセルの入力端が前記第１の追加的なスイッチングセルからの各スイッチングセルの少なくとも各１個の出力端に結合し、前記第２の追加的なスイッチングセル組内の少なくとも１個のスイッチングセルの少なくとも１個の出力端がプログラム可能な素子に結合すべく構成される、請求項３１に記載のデマルチプレクサ。
【請求項３３】
前記プログラム可能な素子が超伝導プロセッサの要素を含む、請求項３２に記載のデマルチプレクサ。
【請求項３４】
前記プログラム可能な素子が超伝導量子プロセッサの要素を含む、請求項３３に記載のデマルチプレクサ。
【請求項３５】
前記プログラム可能な素子が、超伝導磁束量子ビット、超伝導位相量子ビット、超伝導電荷量子ビット、超伝導ハイブリッド量子ビット、および超伝導量子ビットカプラからなる群から選択される、請求項３４に記載のデマルチプレクサ。
【請求項３６】
複数の超伝導信号経路を提供するジョセフソン伝送線のネットワークを含む超伝導デマルチプレクサ回路であって、各超伝導信号経路は、各超伝導信号経路が同一の入力端を共有すべく入力端および出力端を含み、各超伝導信号経路の出力端は個別の複合ジョセフソン接合および個別の超伝導インダクタを含み、各超伝導信号経路は複数の磁束バイアス線に誘導結合により制御信号を受信すべく配置される超伝導デマルチプレクサ回路。
【請求項３７】
少なくとも１個の超伝導インダクタが少なくとも１個のプログラム可能な素子に誘導結合すべく配置される、請求項３６に記載の超伝導デマルチプレクサ回路。
【請求項３８】
少なくとも１個の超伝導インダクタが超伝導インダクタラダー回路の超伝導ループに誘導結合すべく配置される、請求項３６に記載の超伝導デマルチプレクサ回路。
【請求項３９】
各超伝導インダクタが少なくとも１個の超伝導インダクタラダー回路内の超伝導ループの各１個に誘導結合すべく配置される、請求項３８に記載の超伝導デマルチプレクサ回路。
【請求項４０】
超伝導ラッチング量子ビットの２分木構造であって、各超伝導ラッチング量子ビットが超電導材料のループにより形成された量子ビットループと前記量子ビットループを遮断する複合ジョセフソン接合を含み、前記複合ジョセフソン接合が少なくとも２個のジョセフソン接合により遮断される超電導材料の閉ループを含み、前記量子ビットループおよび前記複合ジョセフソン接合が閉超伝導電流経路を形成し、各超伝導ラッチング量子ビットの前記量子ビットループが少なくとも１個の入力信号および少なくとも２個の出力信号を誘導結合すべく配置され、各超伝導ラッチング量子ビットの前記複合ジョセフソン接合がクロック信号線への誘導結合によりクロック信号を受信すべく配置される超伝導ラッチング量子ビットの２分木構造と、
制御信号を少なくとも２個の超伝導ラッチング量子ビットの各々の量子ビットループに誘導結合すべく配置される少なくとも１個の制御信号線と
を含む超伝導デマルチプレクサ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公表番号】特表２０１１−５２４１３１（Ｐ２０１１−５２４１３１Ａ）
【公表日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１１−５１２５８２（Ｐ２０１１−５１２５８２）
【出願日】平成２１年６月２日（２００９．６．２）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０４５９７６
【国際公開番号】ＷＯ２００９／１４９０８６
【国際公開日】平成２１年１２月１０日（２００９．１２．１０）
【出願人】（５０７２０９２０７）ディー−ウェイブ システムズ，インコーポレイテッド (16)
【Ｆターム（参考）】
【公表日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２１年６月２日（２００９．６．２）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０４５９７６
【国際公開番号】ＷＯ２００９／１４９０８６
【国際公開日】平成２１年１２月１０日（２００９．１２．１０）
【出願人】（５０７２０９２０７）ディー−ウェイブ システムズ，インコーポレイテッド (16)
【Ｆターム（参考）】
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