集積回路装置、電気光学装置、及び電子機器
【課題】駆動時間を十分に確保した上で高精度な電圧を出力する。
【解決手段】複数の階調電圧を出力する階調電圧生成回路110とデータ電圧を供給するデータドライバ50のデータ線駆動回路54−1〜54−mに設けられる増幅回路は、入力ノードNI、第1のノードN1間に設けられる第1のスイッチ素子SW1と、第1のノードN1、サミングノードNEG間に設けられる第1のキャパシタC1と、第1のノードN1、アナログ基準電源AGND間に設けられる第2のスイッチ素子SW2と、第2のノードN2、サミングノードNEG間に設けられる第2のキャパシタC2と、第2のノードN2、出力ノードNQ間に設けられる第3のスイッチ素子SW3と、第2のノードN2、アナログ基準電源AGND間に設けられる第4のスイッチ素子SW4と、出力ノードNQ、サミングノードNEG間に設けられる第5のスイッチ素子SW5と、を含む。
【解決手段】複数の階調電圧を出力する階調電圧生成回路110とデータ電圧を供給するデータドライバ50のデータ線駆動回路54−1〜54−mに設けられる増幅回路は、入力ノードNI、第1のノードN1間に設けられる第1のスイッチ素子SW1と、第1のノードN1、サミングノードNEG間に設けられる第1のキャパシタC1と、第1のノードN1、アナログ基準電源AGND間に設けられる第2のスイッチ素子SW2と、第2のノードN2、サミングノードNEG間に設けられる第2のキャパシタC2と、第2のノードN2、出力ノードNQ間に設けられる第3のスイッチ素子SW3と、第2のノードN2、アナログ基準電源AGND間に設けられる第4のスイッチ素子SW4と、出力ノードNQ、サミングノードNEG間に設けられる第5のスイッチ素子SW5と、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路装置、電気光学装置、及び電子機器等に関する。
【背景技術】
【0002】
従来より、携帯電話機などの電子機器に用いられる液晶パネル(電気光学装置、表示パネル)として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ(Thin Film Transistor)などのスイッチ素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【0003】
そして、近年、液晶パネルの画面サイズの拡大や画素数の増加により、液晶パネルのデータ線の本数が増大する一方、各データ線に与える電圧の高精度化が要求されている。更には、液晶パネルを搭載するバッテリ駆動の電子機器の軽量小型化の要求により、液晶パネルのデータ線を駆動する増幅回路の低消費電力化やチップサイズの縮小化も要求されている。このような液晶パネルのデータ線を駆動する増幅回路を含む集積回路装置としては、例えば、特許文献1、2に開示される従来技術がある。
【特許文献1】特開2005−175811号公報
【特許文献2】特開2005−175812号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、これまでの集積回路装置では、ボルテージフォロワ接続の演算増幅器のオフセット電圧が原因で、データ線の出力電圧にバラツキが生じるという問題があった。当該オフセット電圧をキャンセルするために、ボルテージフォロワ接続の演算増幅器の代わりにオフセットキャンセル機能を有するサンプルホールド回路を利用する手法も考えられる。しかし、サンプリング期間ではサンプルホールド回路の出力がハイインピーダンス状態になってしまうため、サンプリング・ホールドの制御が繁雑化したり、駆動時間を十分に取れないという課題があった。
【0005】
またデータ線を高精度に駆動するためには、増幅回路の各回路のレイアウト手法についても工夫が必要である。しかしながら、特許文献1、2には、このようなレイアウト手法の具体例については開示されていなかった。
【0006】
本発明の幾つかの態様によれば、駆動時間を十分に確保した上で高精度な電圧を出力できる集積回路装置、電気光学装置、及び電子機器を提供できる。
【課題を解決するための手段】
【0007】
本発明の一態様は、複数の階調電圧を出力する階調電圧生成回路と、前記複数の階調電圧と画像データとを受けて電気光学パネルを駆動するデータドライバと、を含み、前記データドライバは、前記画像データと前記複数の階調電圧が入力され、D/A変換後の電圧を出力する少なくとも1つのD/A変換回路と、前記D/A変換回路からのD/A変換後の前記電圧が入力されてデータ電圧を出力する少なくとも1つのデータ線駆動回路と、を含み、前記基準電圧生成回路及び前記データ線駆動回路は増幅回路を含み、前記増幅回路は、前記増幅回路の入力ノードと第1のノードとの間に設けられる第1のスイッチ素子と、前記第1のノードとサミングノードとの間に設けられる第1のキャパシタと、前記第1のノードとアナログ基準電源との間に設けられる第2のスイッチ素子と、第2のノードと前記サミングノードとの間に設けられる第2のキャパシタと、前記第2のノードと前記増幅回路の出力ノードとの間に設けられる第3のスイッチ素子と、前記第2のノードと前記アナログ基準電源との間に設けられる第4のスイッチ素子と、前記出力ノードと前記サミングノードとの間に設けられる第5のスイッチ素子と、を含む集積回路装置に関係する。
【0008】
本発明の一態様によれば、階調電圧生成回路及びデータドライバに適用する増幅回路にオフセットキャンセル機能を持たせることで、オフセット電圧のばらつきを要因とするデータ電圧のばらつきを低減でき、電気光学パネルの表示ムラの発生等を防止できる。
【0009】
このとき、本発明の一態様では、前記増幅回路は、その第1の入力端子に前記サミングノードが接続され、その第2の入力端子に前記アナログ基準電源の電圧が設定され、前記出力ノードに出力電圧を出力する演算増幅器を含むこととしてもよい。
【0010】
このようにすれば、演算増幅器のオフセット電圧のばらつきを要因とする階調電圧のばらつき及びデータ電圧のばらつきを低減することができる。
【0011】
また、本発明の一態様では、初期化期間においては、前記第2のスイッチ素子、前記第4のスイッチ素子、及び前記第5のスイッチ素子がオンで、前記第1のスイッチ素子、及び前記第3のスイッチ素子がオフとなり、前記出力電圧の出力期間においては、前記第1のスイッチ素子、及び前記第3のスイッチ素子がオンで、前記第2のスイッチ素子、前記第4のスイッチ素子、及び前記第5のスイッチ素子がオフとなることとしてもよい。
【0012】
このようにすれば、初期化期間において第1、第2のキャパシタに演算増幅器のオフセット電圧に対応する電荷が記憶され、これにより出力期間では、演算増幅器のオフセット電圧をキャンセルして出力できるようになる。
【0013】
また、本発明の一態様では、前記電気光学パネルの複数のデータ線にプリチャージ電圧を供給するプリチャージ動作を行うプリチャージ回路を更に含み、前記プリチャージ回路は、前記初期化期間に設定されたプリチャージ期間において前記プリチャージ動作を行うこととしてもよい。
【0014】
このようにすれば、データ線にデータ電圧が供給される前に、プリチャージ回路が全てのデータ線をプリチャージ電圧に設定することができる。
【0015】
また、本発明の一態様では、前記電気光学パネルの対向電極と複数のデータ線を電気的に短絡するイコライズ動作を行うイコライズ回路を更に含み、前記イコライズ回路は、前記初期化期間に設定されたイコライズ期間において前記イコライズ動作を行うこととしてもよい。
【0016】
このようにすれば、電気光学パネルの対向電極と複数のデータ線を電気的に短絡することによって、電気光学パネルの対向電極に蓄積された電荷を再利用して、電気光学パネルのデータ線への電荷の充放電が行われるようになるため、低消費電力化を図れる。
【0017】
また、本発明の一態様では、前記電気光学パネルの対向電極と複数のデータ線を電気的に短絡するイコライズ動作を行うイコライズ回路と、前記電気光学パネルの前記複数のデータ線にプリチャージ電圧を供給するプリチャージ動作を行うプリチャージ回路と、を更に含み、前記初期化期間に設定されたイコライズ期間おいて、前記イコライズ回路がイコライズ動作を行い、前記初期化期間において前記イコライズ期間の後に設定されたプリチャージ期間において、前記プリチャージ回路がプリチャージ動作を行うこととしてもよい。
【0018】
このようにすれば、増幅回路の初期化動作に必要な初期化期間を有効活用して、イコライズ動作やプリチャージ動作を行えるので、初期化期間後にイコライズ動作やプリチャージ動作を行う手法に比べて、所定期間内での駆動時間をより長く確保できるようになり、電気光学パネルの表示品質の向上等が図ることができる。
【0019】
また、本発明の一態様では、上記のいずれかにおいて、前記増幅回路は、その第1の入力端子に前記サミングノードが接続され、その第2の入力端子に前記アナログ基準電源の電圧が設定され、前記出力ノードに出力電圧を出力する演算増幅器と、前記初期化期間において、その一端が前記出力ノードに電気的に接続され、前記演算増幅器の発振を防止するための位相補償用キャパシタを含むこととしてもよい。
【0020】
このようにすれば、演算増幅器の負荷が軽くなる初期化期間において、位相補償用キャパシタが演算増幅器の位相を補償することで発振を防止するように機能して、演算増幅器の発振を効果的に防止できる。
【0021】
また、本発明の一態様では、上記のいずれかにおいて、前記階調電圧生成回路は、複数の階調電圧線の各々に対して、R用期間にR用階調電圧を、G用期間にG用階調電圧を、B用期間にB用階調電圧を時分割に出力し、前記データ線駆動回路は、前記R用期間にR用データ電圧、前記G用期間にG用データ電圧、前記B用期間にB用データ電圧を出力することとしてもよい。
【0022】
このようにすれば、階調電圧生成回路が階調電圧を出力している期間に、同時に、それに対応するデータ電圧をデータ線に供給できるため、タイミング制御が容易になる。
【0023】
また、本発明の一態様では、上記のいずれかにおいて、前記階調電圧生成回路は、第1の電源と第2の電源を電圧分割して複数の電圧分割ノードに複数の分割電圧を出力する電圧生成回路と、前記電圧生成回路からの前記複数の分割電圧のインピーダンス変換を前記増幅回路で行って前記複数の階調電圧を出力する階調アンプ部と、を含み、前記電圧生成回路から前記階調アンプ部への複数の分割電圧出力線は、第1の方向に沿って配線され、前記第1の方向に対して直交する方向を第2の方向とした場合において、前記階調アンプ部から前記データドライバへの複数の階調電圧出力線は、前記第1の方向に沿って前記複数の分割電圧出力線の前記第2の方向側に配線されることとしてもよい。
【0024】
このようにすれば、データドライバのデータ線駆動回路の領域に対応する領域を有効利用して、電圧生成回路の階調アンプ部への複数の分割電圧出力線が配線され、データドライバのD/A変換回路の領域に対応する領域を利用して、階調電圧出力線が配線されるため、集積回路装置における効率的な配線レイアウトが可能になる。
【0025】
また、本発明の他の態様は、上記のいずれかに記載の集積回路装置と電気光学パネルとを含む電気光学装置に関係する。
【0026】
また、本発明の他の態様は、上記に記載の電気光学装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【0027】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【0028】
1.集積回路装置
図1に、本実施形態の集積回路装置10の構成例を示し、特に当該集積回路装置10に含まれる階調電圧生成回路及びデータドライバの構成例を示す。なお、本実施形態の集積回路装置10は、図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【0029】
本実施形態の集積回路装置10は、電気光学パネル400(電気光学装置)を駆動する機能を有し、複数の階調電圧(広義には基準電圧)V1〜Vnを出力する階調電圧生成回路(広義には基準電圧生成回路)110と、複数の階調電圧V1〜Vnと、外部から供給される画像データ(階調データ、表示データ)GDとを受けて電気光学パネル400を駆動するデータドライバ50と、を含む。
【0030】
電気光学パネル400(電気光学装置)は、複数のデータ線(例えばソース線)と、複数の走査線(例えばゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子(狭義には、液晶素子、EL素子)の光学特性を変化させることによって表示動作を実現する。この電気光学パネル400(狭義には、表示パネル)は、例えば、TFT、TFDなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお、電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機EL(Electro Luminescence)や無機ELなどの発光素子を用いたパネルであってもよい。
【0031】
階調電圧生成回路110は、データドライバ50に供給する複数の階調電圧V1〜Vnを生成して供給する回路である。具体的には、階調電圧生成回路110は、高電位側電圧VGMHと低電位側電圧VGMLの間を抵抗分割し、分割ノードN1〜Nn(nは2以上の整数)に分割電圧VD1〜VDnを出力するラダー抵抗回路(広義には電圧生成回路)112と、当該分割ノードN1〜Nnにおける分割電圧VD1〜VDnをインピーダンス変換して階調電圧V1〜Vnを出力する階調アンプ部114を含むことができる。また、図1に図示されていないが、階調電圧生成回路110は、階調調整データが書き込まれる階調レジスタ部や書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定(制御)する階調電圧設定回路などを含むことができる。
【0032】
ラダー抵抗回路112は、階調電圧生成用の高電位側電源VGMH(広義には、第1の電源)と、階調電圧生成用の低電位側電源VGML(広義には、第2の電源)との間に設けられる電圧生成回路である。ラダー抵抗回路112は、直列に接続された複数の抵抗回路(可変抵抗)R0〜Rnを有し、これらの複数の抵抗回路R0〜Rnで抵抗分割された複数の電圧分割ノードN1〜Nnにおける各電圧が、分割電圧VD1〜VDnとして出力される。
【0033】
階調アンプ部114は、電圧生成回路となるラダー抵抗回路112の分割ノードN1〜Nnにおける分割電圧VD1〜VDnをインピーダンス変換する。本実施形態では、階調アンプ部114は、ラダー抵抗回路112から複数の分割電圧出力線VDL1〜VDLnを介して入力される分割電圧VD1〜VDnに対応した階調電圧生成用増幅回路GAM1〜GAMnを備え、当該階調電圧生成用増幅回路GAM1〜GAMnが分割電圧VD1〜VDnのインピーダンス変換を行う。そして、これらの階調電圧生成用増幅回路GAM1〜GAMnでインピーダンス変換された複数の分割電圧VD1〜VDnは、複数の階調電圧V1〜Vnとして複数の階調電圧出力線VL1〜VLnを介して出力される。
【0034】
データドライバ50は、液晶パネルなどの電気光学パネル400(電気光学装置)のデータ線SL1〜SLm(mは2以上の整数)を駆動するためのデータ信号(電圧、電流)を供給する回路である。具体的にはデータドライバ50は、複数(例えば、256段階)の階調電圧(基準電圧)V1〜Vnと画像データ(階調データ、表示データ)GDに基づいて、これらの複数の階調電圧V1〜Vnの中から、画像データGDに対応する電圧(データ電圧)を選択して、電気光学パネル400のデータ線SL1〜SLmに出力する。例えばメモリ内蔵の集積回路装置10の場合には、表示メモリから画像データGDを受ける。一方、メモリ非内蔵の集積回路装置10の場合には、外部(例えば表示コントローラ)から画像データGDが供給される。なお、本実施形態における階調数は任意である。
【0035】
データドライバ50は、D/A変換回路52−1〜52−m、データ線駆動回路54−1〜54−mを含む。なお、図1のように各データ線に対応して1つのD/A変換回路及び1つのデータ線駆動回路を設けてもよいし、1つのD/A変換回路を複数のデータ線駆動回路(例えば、1または複数ピクセル分のデータ線駆動回路)で共用する構成にしてもよい。また、データ線駆動回路が複数のデータ線を時分割に駆動するようにしてもよい。さらに、データドライバ50の一部または全部を電気光学パネル上に一体に形成してもよい。
【0036】
D/A変換回路52−1〜52−mは、データドライバ50に少なくとも1つ設けられ、階調電圧生成回路110から供給される複数の階調電圧V1〜Vnと画像データGD(階調データ)が入力され、D/A変換後の電圧を出力する。本実施形態では、例えば、画像データGDを受けて、階調電圧V1〜Vnの中から画像データGDに対応した階調電圧を選択して、選択階調電圧VSL1〜VSLmとしてデータ線駆動回路54−1〜54−mに出力する。
【0037】
データ線駆動回路54−1〜54−mは、データドライバ50に少なくとも1つ設けられ、D/A変換回路52−1〜52−mから供給されるD/A変換後の選択階調電圧VSL1〜VSLmのインピーダンス変換を行って、電気光学パネル400のデータ線SL1〜SLmを駆動するデータ電圧VS1〜VSmとして出力する。本実施形態では、データ線駆動回路54−1〜54−mは、データドライバ用増幅回路DAM1〜DAMmを含み、これらのデータドライバ用増幅回路DAM1〜DAMmがD/A変換回路52−1〜52−mからの選択階調電圧VSL1〜VSLmのインピーダンス変換を行う。そして、インピーダンス変換後の選択階調電圧VSL1〜VSLmをデータ電圧VS1〜VSmとして電気光学パネル400のデータ線SL1〜SLmに供給することによって、当該データ線SL1〜SLmを駆動する。
【0038】
なお、階調電圧生成回路110の階調アンプ部114に含まれる階調電圧生成用増幅回路GAM1〜GAMnと、データ線駆動回路54−1〜54−mに含まれるデータドライバ用増幅回路DAM1〜DAMmは、後述するように入力電圧に対応する出力電圧(例えば入力電圧の反転電圧)が常時出力されるタイプの増幅回路となっている。例えば、階調電圧生成回路110やデータドライバ50に含まれる増幅回路として、サンプルホールド型の増幅回路を用いる手法も考えられるが、この手法では、サンプリング期間において増幅回路の出力がハイインピーダンス状態になってしまうため、タイミング制御が煩雑になる。これに対して本実施形態では、出力期間においては増幅回路の出力がハイインピーダンス状態にならないため、タイミング制御を簡素化できる。また後述するように、増幅回路にオフセットキャンセル機能を持たせることで、オフセット電圧のばらつきを要因とするデータ電圧のばらつきを低減でき、電気光学パネル400の表示ムラの発生等を防止できる。
【0039】
2.増幅回路
図2に本実施形態の階調電圧生成回路110及びデータ線駆動回路50に含まれる増幅回路の構成例を示す。なお、本実施形態の増幅回路は、図2の構成に限定されず、その構成要素の一部(例えば演算増幅器)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【0040】
本実施形態の増幅回路は、図2に示すように、入力電圧VINを受けて、出力電圧VQを出力し、駆動対象(例えばデータ線)を駆動する回路であり、第1、第2のキャパシタC1、C2と、第1〜第5のスイッチ素子SW1〜SW5を含む。また演算増幅器OPを含むことができる。
【0041】
第1のキャパシタC1は、サミングノードNEG(ネガティブノード、反転入力端子ノード、電荷蓄積ノード)と第1のノードN1との間に設けられる。第2のキャパシタC2は、サミングノードNEGと第2のノードN2との間に設けられる。これらのキャパシタC1、C2の各々は、例えば複数のユニットキャパシタにより構成できる。
【0042】
第1のスイッチ素子SW1は、増幅回路への入力電圧VINの入力ノードNIと第1のノードN1との間に設けられる。第2のスイッチ素子SW2は、第1のノードN1とAGND(広義にはアナログ基準電源)との間に設けられる。第3のスイッチ素子SW3は、第2のノードN2と増幅回路の出力ノードNQとの間に設けられる。第4のスイッチ素子SW4は、第2のノードN2とAGND(AGNDノード)との間に設けられる。第5のスイッチ素子SW5は、サミングノードNEGと出力ノードNQとの間に設けられる。
【0043】
これらのスイッチ素子SW1〜SW5は、例えばCMOSのトランジスタにより構成できる。具体的には、P型トランジスタとN型トランジスタとからなるトランスファーゲートにより構成できる。そして、これらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。また、AGNDは、例えば高電位側電源VDD(第2の電源)と低電位側電源VSS(第1の電源)の中間の電圧(例えばAGND=(VDD+VSS)/2)である。
【0044】
演算増幅器OPは、その反転入力端子(広義には第1の入力端子)にサミングノードNEGが接続され、その非反転入力端子(広義には第2の入力端子)にAGND(アナログ基準電源)が設定され、出力ノードNQ(出力端子)に出力電圧VQを出力する。
【0045】
本実施形態の増幅回路は、図2に示すように、電荷保存用のキャパシタC1、C2に初期化用の電圧を設定する期間である初期化期間においては、スイッチ素子SW2、SW4、SW5がオンになる。
【0046】
初期化期間においてスイッチ素子SW2がオンになることで、その一端がサミングノードNEGに電気的に接続されるキャパシタC1の他端が、AGND(アナログ基準電源電圧VA)に設定される。同様に、スイッチ素子SW4がオンになることで、その一端がサミングノードNEGに電気的に接続されるキャパシタC2の他端が、AGND(VA)に設定される。また帰還スイッチ素子であるスイッチ素子SW5がオンになることで、演算増幅器OPの出力が反転入力端子に帰還され、演算増幅器OPのイマジナリーショート機能により、ノードNEGがAGNDに設定される。
【0047】
また、本実施形態の増幅回路は、図3に示すように、出力電圧を出力して駆動対象を駆動する期間である出力期間においては、スイッチ素子SW1、SW3がオンになる。
【0048】
出力期間においてスイッチ素子SW1がオンになることで、一端がサミングノードNEGに接続されるキャパシタC1の他端が、入力電圧VINに設定される。またスイッチ素子SW3がオンになることで、一端がサミングノードNEGに接続されるキャパシタC2の他端が、出力電圧VQ(OPの出力)に設定される。
【0049】
図4に本実施形態の動作を説明するための信号波形例を示す。図4において、VAはAGNDの電圧であり、例えばVA=(VDD+VSS)/2である。但し、VAはVDDとVSSの間の電圧であればよく、(VDD+VSS)/2には限定されない。
【0050】
図2の初期化期間においては、帰還用のスイッチ素子SW5がオンになるため、演算増幅器OPのイマジナリーショート機能により、OPの反転入力端子のノードNEGは、非反転入力端子のAGNDの電圧であるVAと等しくなる。但し、演算増幅器OPはプロセスバラツキ等に起因するオフセットを有するため、図4に示すようにノードNEGの電圧とVAにはオフセット電圧ΔVの電圧差が生じる。
【0051】
本実施形態の増幅回路では、図2の初期化期間においてこのオフセット電圧ΔVが記憶され、図3の出力期間において、このオフセット電圧ΔVがキャンセルされて、出力電圧VQが出力されるため、いわゆるオフセットフリーを実現できる。
【0052】
なお、図4に示すように、出力期間では、入力電圧VINが高電位側(VDD側)に変化すると、出力電圧VQは低電位側(VSS側)に変化し、VINが低電位側に変化するとVQは高電位側に変化する。
【0053】
図5(A)に本実施形態の増幅回路の原理的な構成を示す。図5(A)に示すように、本実施形態の増幅回路60は、その一端が、サミングノードNEGに接続され、その他端が、初期化期間においてはアナログ基準電圧VAに設定され、出力期間においては入力電圧VINに設定される第1のキャパシタC1を含めばよい。また、その一端がサミングノードNEGに接続され、その他端が初期化期間においてはアナログ基準電圧VAに設定され、出力期間においては出力電圧VQに設定される第2のキャパシタC2を含めばよい。
【0054】
なお、サミングノードNEG(C1とC2の接続ノード)は、初期化期間において所与の電圧(例えばVA、VA−ΔV)に設定され、出力期間においてハイインピーダンス状態(フローティング状態)で、初期化期間と同電位に設定されるノードであればよい。このようなサミングノードNEGの機能を実現するために、図2、図3では、演算増幅器OPを利用しているが、演算増幅器OP以外の回路によりこのような機能を実現してもよい。
【0055】
次に、図5(B)、図5(C)を用いて、本実施形態の増幅回路における入力電圧VINと出力電圧VQの関係について説明する。
【0056】
図5(B)に示すように、初期化期間では、キャパシタC1、C2の一端にはVA、他端にはVA−ΔVが設定される。ここでΔVは演算増幅器OPのオフセット電圧である。
【0057】
一方、図5(C)に示すように、出力期間では、キャパシタC1の一端にはVIN、他端にはVA−ΔVが設定され、キャパシタC2の一端にはVQ、他端にはVA−ΔVが設定される。従って、電荷保存の法則により下式が成立する。
C1×{(VA−(VA−ΔV)}+C2×{(VA−(VA−ΔV)}
=C1×{VIN−(VA−ΔV)}+C2×{VQ−(VA−ΔV)} (1)
【0058】
従って下式が成立する。
VQ=VA−(C1/C2)×(VIN−VA) (2)
【0059】
上式(2)から明らかなように、出力電圧VQにはオフセット電圧ΔVが現れないため、いわゆるオフセットフリーを実現できる。
【0060】
例えば、本実施形態の比較例の増幅回路として、サンプリング期間においてサンプリング用キャパシタに入力電圧に応じた電荷を蓄積し、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧を出力する増幅回路が考えられる。
【0061】
しかしながら、この比較例の増幅回路では、サンプリング期間においては増幅回路の出力がハイインピーダンス状態になってしまうので、駆動時間にロスが生じる。
【0062】
これに対して本実施形態の増幅回路では、キャパシタC1、C2を2つ用いることで、出力電圧VQの連続的な出力が可能になる。即ち初期化期間の後の出力期間では、サンプリング期間は存在せず、入力電圧VINに応じた出力電圧VQが上式(2)にしたがって出力されるため、駆動対象の連続的な駆動が可能になる。
【0063】
以上説明したように、本実施形態の階調電圧生成回路110及びデータドライバ50のデータ線駆動回路54−1〜54−mに含まれる増幅回路では、初期化期間においてキャパシタC1、C2に演算増幅器OPのオフセット電圧に対応する電荷が記憶される。これにより出力期間では、演算増幅器OPのオフセット電圧をキャンセルして出力できる。
【0064】
また、本実施形態の増幅回路は、1回初期化期間を経た後は、出力期間においてボルテージフォロワ接続の演算増幅器のように、入力電圧に対応する出力電圧が常時出力される。具体的には、入力電圧を反転してオフセットがキャンセルされた出力電圧が出力されるようになる。従って、サンプルホールド回路のようなサンプリング期間とホールド期間が存在しないため、出力期間においては、増幅回路の出力がハイインピーダンス状態にならない。このため、比較例となるサンプルホールド回路に比べて、タイミング制御が容易になると共に、長い駆動時間を確保できるようになる。
【0065】
また、本実施形態では、図2、図3の増幅回路を階調電圧生成回路110に適用することで、演算増幅器のオフセット電圧のばらつきを要因とする階調電圧のばらつきを低減できる。また、この増幅回路をデータドライバ50に適用することで、オフセット電圧のばらつきを要因とするデータ電圧のばらつきを低減でき、表示ムラの発生等を防止できる。また、階調電圧生成回路110で入力電圧が反転され、データドライバ50で再度反転されるため、結局は正転のデータ電圧をデータ線に供給できるようになる。さらに、出力電圧VQの連続的な出力を可能とした本実施形態の増幅回路を階調電圧生成回路110及びデータドライバ50の双方に適用することによって、タイミング制御の容易化と長い駆動時間の確保とを両立して実現できる。
【0066】
3.変形例
図6、図7に本実施形態の増幅回路の変形例を示す。図6、図7では、図2、図3に比べて、演算増幅器OPの位相を補償することで発振を防止する位相補償用のキャパシタCCが更に設けられている。また、図6、図7では、初期化期間における出力電圧が後段の回路に伝達されるのを防止するためのスイッチ素子SW6が、増幅回路の出力ノードNQ(NQ’)に設けられている。このスイッチ素子SW6は、図6の初期化期間ではオフになり、図7の出力期間においてオンになる。
【0067】
更に図6、図7では、その一端がサミングノードNEGに接続される補助キャパシタCAXが設けられている。このような補助キャパシタCAXを設ければ、演算増幅器OPの反転入力端子のノードであるサミングノードNEGの電圧変動を抑えることができ、出力電圧VQの一層の安定化を実現できる。
【0068】
具体的には、図6の初期化期間から図7の出力期間に移行する瞬間に、図4に示すように、サミングノードNEGの電圧は変動する。この場合に補助キャパシタCAXが設けられていないと、初期化期間が終了した時点でのノードN2とノードNQ(NQ’)との電位差の分だけサミングノードNEGの電圧が瞬間的に変動する。そして、この時のサミングノードNEGの電圧が、スイッチ素子SW5の基板電圧であるVDD又はVSSを超えてしまうと、キャパシタC1、C2に蓄積されていた電荷が抜けてしまう。これを防止するために、図6、図7では、補助キャパシタCAXを設けている。このようにすれば、ノードNQとAGNDのノードの間に、直列接続されたキャパシタC2とキャパシタCAXとが設けられるようになり、サミングノードNEGの電圧変動をVDD〜VSSの範囲に抑え、C1、C2の蓄積電荷が抜けてしまう事態を防止できる。
【0069】
例えば、本実施形態では、演算増幅器OPとして、位相補償用キャパシタを内蔵しないタイプの増幅器を用いている。即ち出力期間においては、図7に示すように、スイッチ素子SW6がオンになるため、演算増幅器OPの出力は、負荷となるデータ線等の駆動対象が接続される。従って、この負荷(例えば20pF)が位相補償キャパシタとして機能して、演算増幅器OPの発振を防止できる。
【0070】
しかしながら、図6の初期化期間においては、スイッチ素子SW6がオフになるため、演算増幅器OPには、データ線等の負荷が接続されず、演算増幅器OPの負荷は、キャパシタC1、C2と補助キャパシタCAXだけになる(例えば1pFの負荷)。従って、演算増幅器OPの負荷が減少してしまい、演算増幅器OPが発振してしまうおそれがある。
【0071】
そこで図6、図7では、初期化期間において、その一端が出力ノードNQ’に電気的に接続され、演算増幅器OPの位相を補償することで発振を防止する位相補償用キャパシタCCを設けている。具体的には、ノードNQ’と低電位側電源との間に、位相補償用キャパシタCCと位相補償用のスイッチ素子SW7を設ける。そして図6の初期化期間では、スイッチ素子SW7をオンにして、位相補償用キャパシタCCの一端を出力ノードNQ’に接続する一方で、図7の出力期間では、スイッチ素子SW7をオフにして接続を遮断する。
【0072】
このような位相補償用キャパシタCC及び位相補償用スイッチ素子SW7を設ければ、演算増幅器OPの負荷が軽くなる初期化期間において、位相補償用キャパシタCCが演算増幅器OPの位相を補償することで発振を防止するように機能して、演算増幅器OPの発振を効果的に防止できる。なお図6では位相補償用(発振防止用)の抵抗R1、R2を更に設けている。
【0073】
以上説明したように、本実施形態の変形例では、初期化期間においては、増幅回路の出力ノードNQ(NQ’)に設けられるスイッチ素子SW6がオフになるため、演算増幅器OPの出力に付加されるキャパシタの容量が少なくなる。そこで、当該初期化期間では、位相補償用スイッチ素子SW7をオンにして、演算増幅器OPの出力に位相補償用キャパシタCCが接続されるようにする。
【0074】
一方、出力期間においては、階調電圧生成回路110の演算増幅器OPには、階調電圧出力線VL1〜VLnの寄生容量が付加されるため、この寄生容量により位相補償が可能になる。また、データドライバ50の演算増幅器OPの出力には、電気光学パネル400のデータ線SL1〜SLmの寄生容量が付加されるため、この寄生容量により位相補償が可能になる。
【0075】
4.演算増幅器
図8に本実施形態の増幅回路に含まれる演算増幅器OPの回路構成例を示す。本実施形態では、演算増幅器OPはAB級の増幅動作を行う増幅器である。図8では、トランジスタTA1〜TA4及び電流源IS1により増幅器の差動段が構成される。また、出力段を構成するP型トランジスタTA17とN型トランジスタTA18のゲートは、トランジスタTA7〜TA14により構成される補助回路により制御され、これによりAB級の増幅動作が可能になる。
【0076】
5.集積回路装置のイコライズ・プリチャージ動作
図9に本実施形態の集積回路装置の詳細な構成例を示す。
集積回路装置10によって駆動される電気光学パネル400は、複数の走査線と、複数のデータ線SL1〜SLmと、走査線とデータ線SL1〜SLmとの交差に対応してマトリックス状に配置された複数の画素電極を含む。そして、R画素、G画素、B画素とSL1〜SLmの各データ線との間の接続をオン・オフするためのトランジスタとして、R用トランジスタTR1〜TRm、G用トランジスタTG1〜TGm、B用トランジスタTB1〜TBmが各データ線SL1〜SLmごとに設けられている。具体的には、データ線SL1にはR用、G用、B用のデータ電圧が時分割に多重化されて出力される。そしてこれらの時分割に出力されたR用、G用、B用のデータ電圧が、R用、G用、B用の各期間において、デマルチプレクス用のR用、G用、B用のトランジスタTR1、TG1、TB1により選択されて、R画素、G画素、B画素に伝達される。他のデータ線SL2〜SLmについても同様である。なお、これらのトランジスタTR1〜TRm、TG1〜TGm、TB1〜TBmは、例えば低温ポリシリコンのTFT薄膜トランジスタにより構成できる。また、これらのトランジスタTR1〜TRm、TG1〜TGm、TB1〜TBmは、制御回路42からの制御信号RSEL,GSEL、BSELによってオン・オフが制御される。
【0077】
集積回路装置10は、電気光学パネル400の対向電極(コモン電極)と複数のデータ線SL1〜SLmを電気的に短絡するイコライズ動作を行うイコライズ回路20と、電気光学パネル400の複数のデータ線SL1〜SLmにプリチャージ電圧を供給するプリチャージ動作を行うプリチャージ回路30を含む。
【0078】
イコライズ回路20は、その一端がデータ線SL1〜SLmの各々に接続され、その他端がノードNEQに共通接続されるスイッチ素子SWE1〜SWEmと、その一端がノードNEQに接続され、その他端が対向電極電圧VCOMの出力ノードNCQに接続されるスイッチ素子SWFを含む。またプリチャージ回路30は、プリチャージ電圧VPrを出力するプリチャージ用アンプPAと、その一端がノードNEQに接続され、その他端がプリチャージ用アンプPAの出力ノードNPQに接続されるスイッチ素子SWPを含む。なお、イコライズ回路20に含まれるスイッチ素子SWE1〜SWEmは、プリチャージ回路30のスイッチ素子としても機能する。また、スイッチ素子SWE1〜SWEm、SWF、SWPは、トランジスタ(例えばトランスファーゲート)により構成される。
【0079】
本実施形態では、イコライズ回路20は、図10に示すように、初期化期間TI1、TI2に設定されたイコライズ期間TE1、TE2においてイコライズ動作を行う。具体的には、初期化期間TI1、TI2内のイコライズ期間TE1、TE2において、スイッチ素子SWE1〜SWE、SWFがオンになり、電気光学パネル400の対向電極と、データドライバ用増幅回路DAM1〜DAMmの出力線となるデータ線SL1〜SLmとが、電気的に短絡される。これによりデータ線SL1〜SLmが共通電位VE1、VE2に設定される。
【0080】
例えば、図9においてVCOM生成回路80は、電気光学パネル400の画素の対向電極に供給する対向電極電圧(コモン電圧)VCOMを生成して出力する。そして生成された対向電極電圧VCOMは、VCOMのパッド(バンプ)を介して電気光学パネル400の対向電極に供給される。
【0081】
具体的には、VCOM生成回路80は、図示しない極性反転信号に基づいて、高電位側対向電極電圧VCOMHと低電位側対向電極電圧VCOMLのいずれかを、対向電圧VCOMとして出力する。例えば、ライン反転駆動の場合には、1走査期間毎に液晶素子に印加される電圧の極性が反転するため、VCOM生成回路80は、1走査期間毎にVCOMHとVCOMLのいずれかを切り替えて出力する。
【0082】
そして、図9では、図2、図6で説明した増幅回路の初期化期間において、スイッチ素子SWE1〜SWEm、SWFをオンにして、データドライバ用増幅回路DAM1〜DAMmの出力線であるデータ線SL1〜SLmと対向電極とを短絡する。これにより、対向電極及びデータ線SL1〜SLmの電位が、対向電極に蓄積された電荷とデータ線SL1〜SLmに蓄積された電荷とにより決まる共通電位に設定される。
【0083】
このようにイコライズ回路20によってイコライズ動作を行えば、電気光学パネル400の対向電極に蓄積された電荷を再利用して、電気光学パネル400のデータ線SL1〜SLmへの電荷の充放電が行われるようになるため、低消費電力化を図れる。
【0084】
また前述したように、データドライバ用増幅回路DAM1〜DAMmの出力用スイッチ素子SWD1〜SWDm(図6、図7に示すSW6)は、初期化期間TI1、TI2においてオフになり、データドライバ用増幅回路DAM1〜DAMmの出力がハイインピーダンス状態になる。従って、このようにデータドライバ用増幅回路DAM1〜DAMmの出力がハイインピーダンス状態になる期間を有効利用すれば、データ線SL1〜SLmと対向電極を短絡するイコライズ動作を効率的に実現できるようになる。また、データ線を共通電位に設定したことによる悪影響がデータドライバ用増幅回路DAM1〜DAMmに及ぶのも防止できる。
【0085】
プリチャージ回路30は、図10に示すように、初期化期間TI1、TI2に設定されたプリチャージ期間TP1、TP2において、電気光学パネル400の複数のデータ線SL1〜SLmに対して、所定の電位のプリチャージ電圧VPrを供給するプリチャージ動作を行う。具体的には、プリチャージ期間TP1、TP2では、スイッチ素子SWFがオフになり、スイッチ素子SWPがオンになる。またスイッチ素子SWE1〜SWEmはオンのままとなる。これにより、プリチャージ電圧VPrが、プリチャージ用アンプPAからプリチャージ用スイッチ素子SWPを介してデータ線SL1〜SLmに供給される。
【0086】
プリチャージ電圧VPrとしては、例えば高電位側対向電極電圧VCOMHと低電位側対向電極電圧VCOMLの中間の電圧を採用できる。例えば、VPr=(VCOMH+VCOML)/2に設定できる。プリチャージ電圧VPrは、プリチャージ用スイッチ素子SWPの開閉により、所定のタイミングでデータ線SL1〜SLmに供給される。
【0087】
このようなプリチャージ回路30を設けることによって、データ線SL1〜SLmにデータ電圧VS1〜VSmが供給される前に、プリチャージ回路30が全てのデータ線SL1〜SLmをプリチャージ電圧VPrに設定する。このため、データ電圧VS1〜VSmの変化幅が均等化され、データ電圧VS1〜VSmの変化幅が大きいことに起因して駆動時間が足りなくなってしまう事態を防止できる。
【0088】
なお、図9ではイコライズ回路20とプリチャージ回路30の両方を設けているが、いずれか一方のみを設ける構成としてもよい。
【0089】
次に図11を参照して、本実施形態の集積回路装置10の動作を説明する。
まず、図11のD1に示すようにデータドライバ用初期化信号がハイレベルになるデータドライバ用初期化期間において、データドライバ50に設けられた増幅回路(DAM1〜DAMm)の初期化動作(図2、図6)が行われる。またG1に示すように階調電圧用初期化信号がハイレベルになる階調電圧用初期化期間において、階調電圧生成回路110に設けられた増幅回路(GAM1〜GAMn)の初期化動作が行われる。なお階調電圧用初期化期間では、階調電圧生成回路110の出力はハイインピーダンス状態になるため、不安定な電位がデータドライバ50に供給されるのが防止される。
【0090】
そして本実施形態ではD2、D3に示すように、初期化期間にイコライズ期間とプリチャージ期間が設定されている。
【0091】
即ち、D1に示す初期化期間において、D2に示すようにイコライズ動作が行われる。具体的には、図9のスイッチ素子SWD1〜SWDmがオフになり、データドライバ50の出力がハイインピーダンス状態になると共に、スイッチ素子SWE1〜SWEm、SWFがオンになり、データ線SL1〜SLmと対向電極が短絡されて、共通電位に設定される。
【0092】
次に、D2のイコライズ動作に続いて、D3に示すようにプリチャージ動作が行われる。具体的には、スイッチ素子SWD1〜SWDmがオフ、スイッチ素子SWE1〜SWEmがオン状態のままで、スイッチ素子SWFがオフになると共に、スイッチ素子SWPがオンになり、データ線SL1〜SLmがプリチャージ電圧VPrに設定される。なお、プリチャージ期間においては、A1、A2、A3に示すように、制御回路42から入力制御信号RSEL、GSEL、BSELが送信されて、電気光学パネル400側のR用、G用、B用トランジスタTR、TG、TB(TR1、TG1、TB1〜TRm、TGm、TBm)もオンになる。
【0093】
その後、初期化期間が終わると、G3に示すように階調電圧生成回路110からR用階調電圧が出力され、D4に示すようにデータドライバ50のD/A変換回路52にR用画像データが入力される。そしてR用画像データに対応するR用階調電圧をD/A変換回路52が選択することで、D5に示すようにデータドライバ50からR用データ電圧が出力される。そしてA4に示すように、電気光学パネル400のR用トランジスタTRがオンになることで、R用データ電圧がR画素に供給されるようになる。
【0094】
R用期間が終わると、G4に示すように階調電圧生成回路110からG用階調電圧が出力され、D6に示すようにデータドライバ50のD/A変換回路52にG用画像データが入力される。そしてG用画像データに対応するG用階調電圧をD/A変換回路52が選択することで、D7に示すようにデータドライバ50からG用データ電圧が出力される。そして、A5に示すように、電気光学パネル400のG用トランジスタTGがオンになることで、G用データ電圧がG画素に供給されるようになる。
【0095】
その後、G用期間が終わると、G5に示すように階調電圧生成回路110からB用階調電圧が出力され、D8に示すようにデータドライバ50のD/A変換回路52にB用画像データが入力される。そして、B用画像データに対応するB用階調電圧をD/A変換回路52が選択することで、D9に示すようにデータドライバ50からB用データ電圧が出力される。そして、A6に示すように、電気光学パネル400のB用トランジスタTBがオンになることで、B用データ電圧がB画素に供給されるようになる。
【0096】
本実施形態では、図11のA4、A5、A6に示すように、階調電圧生成回路110は、複数の階調電圧線VL1〜VLnの各々に対して、R用期間にR用階調電圧を、G用期間にG用階調電圧を、B用期間にB用階調電圧を時分割に出力する。そして、D5、D7、D9に示すように、データドライバ50のデータ線駆動回路54は、当該R用期間にR用データ電圧を出力し、当該G用期間にG用データ電圧を出力し、当該B用期間にB用データ電圧を出力する。このように、階調電圧生成回路110が階調電圧を出力している期間に、同時に、それに対応するデータ電圧をデータ線SL1〜SLmに供給できるため、タイミング制御が容易になる。
【0097】
以上説明したように、本実施形態では、増幅回路の初期化動作に必要な初期化期間を有効活用して、イコライズ動作やプリチャージ動作を行っている。従って、例えば初期化期間の後にイコライズ動作やプリチャージ動作を行う手法に比べて、1H期間内での駆動時間をより長く確保できるようになり、電気光学パネル400の表示品質の向上等が図れるようになる。
【0098】
6.レイアウト
図12に本実施形態の集積回路装置のレイアウト配置例を示す。本実施形態では、電気光学パネル12を駆動する集積回路装置10は、第1の方向D1を長辺方向とし、第2の方向D2を短辺方向とする細長形状となるように形成される。そして、集積回路装置10のD2方向での幅Wを小さくすることで、チップ面積を縮小化できる。
【0099】
図12に示すように、集積回路装置10の一端側には、高速I/F回路48が設けられ、当該高速I/F回路48の第1の方向D1に向けて、制御回路42、第1のデータドライバ50L、階調電圧生成回路110、第2のデータドライバ50R、VCOM生成回路80が設けられている。そして、階調電圧生成回路110と第2のデータドライバ50RのD2方向(第2の方向)側に、D1方向が長辺となる細長形状の電源回路90が設けられている。
【0100】
高速I/F回路48は、例えばホスト(表示コントローラ)からの画像データを差動信号により受信する回路などを含み、RGBインターフェース等を実現する回路である。
【0101】
制御回路42は、各種制御信号を生成したり、装置全体の制御を行う。具体的には、階調電圧生成回路110に対して、階調特性(γ特性)を調整するための階調調整データ(γ補正データ)を出力したり、電源回路90に対して、電源電圧を調整するための電源調整データを出力する。
【0102】
VCOM生成回路80は、電気光学パネル400の画素電極と液晶(広義には電気光学物質)を挟んで対向する対向基板上に一面に形成される対向電極に供給される対向電極電圧を生成する。
【0103】
電源回路90は、外部から供給される基準電圧に基づいて、電気光学パネル400の駆動に必要な各種の電圧レベル(階調電圧)や、対向電極の対向電極電圧VCOMの電圧レベルを生成する。
【0104】
図13に本実施形態の集積回路装置10のうち、階調電圧生成回路110の周辺部分を拡大したレイアウト配置例を示す。電気光学パネル400を駆動する集積回路装置10では、チップの小面積化や電気光学装置を省スペース化のために、短辺方向(D2方向)での幅Wを小さくすることが望ましい。しかし、この集積回路装置10では、多数の分割電圧出力線VDL1〜VDLnや階調電圧出力線VL1〜VLn(例えば64本)が長辺方向となるD1方向に沿って配線されるため、この配線面積が原因となって、上記幅Wが大きくなってしまう。
【0105】
そこで本実施形態では、図13に示すようなレイアウト手法を採用している。具体的にはラダー抵抗回路112(電圧生成回路)の分割電圧出力線VDL1〜VDLn(例えば64本)がD1方向(第1の方向)に沿って配線されて、階調アンプ部114に供給(接続)される。そして、分割電圧出力線VDL1〜VDLnのD2方向(第2の方向)側に、階調電圧線VL1〜VLn(例えば64本)が階調アンプ部114からD1方向(第1の方向)に沿って配線され、データドライバ50(50L、50R)のD/A変換回路52(52L、52R)に供給される。
【0106】
このようにすれば、データドライバ50(50L、50R)のデータ線駆動回路54(54L、54R)の領域に対応する領域を有効利用して、ラダー抵抗回路112の階調アンプ部114への複数の分割電圧出力線VDL1〜VDLnが配線される。そして、データドライバ54(54L、54R)のD/A変換回路52(52L、52R)の領域に対応する領域を利用して、階調電圧出力線Vl1〜VLnが配線される。このため、集積回路装置10における効率的な配線レイアウトが可能になり、これらの配線を原因とする集積回路装置10の上記幅Wの増加を最小限に抑えることができる。
【0107】
また、本実施形態の階調電圧生成回路110では、階調アンプ部114に含まれる階調電圧生成用増幅回路の出力ノードが図13におけるD2方向側に配置されるように、階調アンプ部114が設けられている。これに対して、データドライバ50では、データ線駆動回路54に含まれるデータドライバ用増幅回路の出力ノードが図13におけるD1方向側に配置されるように、データ線駆動回路54が設けられている。このため、階調電圧線VL1〜VLnとD/A変換回路52が一直線上に配置され、集積回路装置10における効率的な配線レイアウトが可能になる。
【0108】
さらに、本実施形態では、階調電圧生成回路110は、第1のデータドライバ50Lと第2のデータドライバ50Rとの間に設けられる。このように階調電圧生成回路110を配置することによって、階調アンプ部114から第1のデータドライバ50Lに含まれるD/A変換回路52Lへの階調電圧線VL1〜VLnと、階調アンプ部114から第2のデータドライバ50Rに含まれるD/A変換回路52Rへの階調電圧線VL1〜VLnがストレートになるように配線されるようになる。このため、集積回路装置10の効率的なレイアウトが可能になる。また、階調電圧生成回路110を第1のデータドライバ50Lと第2のデータドライバ50Rとの間に設けることによって、階調電圧生成回路110から各データドライバ50L、50Rへの出力信号の遅延を、より均等にすることが可能になる。
【0109】
7.電気光学装置
図14に、本実施形態における電気光学装置の構成の概要を示す。電気光学装置300(液晶装置。広義には表示装置)は、電気光学パネル400(狭義には液晶パネル、LCD(Liquid Crystal Display)パネル)、データドライバ50、走査ドライバ70、表示コントローラ40、電源回路90を含む。なお、電気光学装置300にこれらの全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【0110】
ここで電気光学パネル400(電気光学装置)は、複数の走査線と、複数のデータ線と、走査線及びデータ線により特定される画素電極を含む。この場合、データ線に薄膜トランジスタTFT(Thin Film Transistor、広義にはスイッチング素子)を接続し、このTFTに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【0111】
より具体的には、電気光学パネル400は、アクティブマトリクス基板(例えばガラス基板)上に形成された液晶パネルである。アクティブマトリクス基板には、図14のY方向に複数配列されそれぞれX方向に伸びる走査線G1〜GM(Mは2以上の自然数)と、X方向に複数配列されそれぞれY方向に伸びるデータ線S1〜SN(Nは2以上の自然数)とが配置されている。
【0112】
表示コントローラ40は、図示しない中央演算処理装置(Central Processing Unit:
CPU)等のホストにより設定された内容に従って、データドライバ50、走査ドライバ70及び電源回路90を制御する。より具体的には、表示コントローラ40は、データドライバ50及び走査ドライバ70に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路90に対しては、対向電極CEに印加する対向電極電圧VCOMの電圧レベルの極性反転タイミングの制御を行う。
【0113】
電源回路90は、外部から供給される基準電圧に基づいて、電気光学パネル400の駆動に必要な各種の電圧レベル(階調電圧)や、対向電極CEの対向電極電圧VCOMの電圧レベルを生成する。
【0114】
このような構成の電気光学装置300は、表示コントローラ40の制御の下、外部から供給される階調データに基づいて、データドライバ50、走査ドライバ70及び電源回路90が協調して電気光学パネル400を駆動する。
【0115】
図14では、RGBの各色成分を表示するために1画素が3ドットで構成され、各色成分毎にデータ線が設けられているものとして説明したが、1画素が2ドット、4ドット以上のドット数で構成されていてもよい。
【0116】
なお、図14では、電気光学装置300が表示コントローラ40を含む構成になっているが、表示コントローラ40を電気光学装置300の外部に設けてもよい。或いは、表示コントローラ40と共に、ホストを電気光学装置300に含めるようにしてもよい。また、データドライバ50、走査ドライバ70、表示コントローラ40、電源回路90の一部又は全部を電気光学パネル400上に形成してもよい。
【0117】
また、図14において、データドライバ50、走査ドライバ70及び電源回路90を集積化して、半導体装置(集積回路、IC)として集積回路装置10を構成してもよい。
【0118】
8.電子機器
次に、上述の電気光学装置(集積回路装置、増幅回路、データドライバ、電源回路等)が適用される電子機器について説明する。
【0119】
8.1.投写型表示装置
上述の電気光学装置を用いて構成される電子機器として、投写型表示装置がある。図15に、上述の実施形態における電気光学装置が適用された投写型表示装置の構成例のブロック図を示す。
【0120】
投写型表示装置700は、表示情報出力源710、表示情報処理回路720、表示駆動回路730(表示ドライバ)、液晶パネル740(広義には電気光学パネル)、クロック発生回路750及び電源回路760を含んで構成される。表示情報出力源710は、ROM(Read Only Memory)及びRAM(Random Access Memory)、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路750からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路720に出力する。表示情報処理回路720は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示駆動回路730は、ゲートドライバ及びソースドライバを含んで構成され、液晶パネル740を駆動する。電源回路760は、上述の各回路に電力を供給する。
【0121】
8.2.携帯電話機
また上述の電気光学装置を用いて構成される電子機器として、携帯電話機がある。図16に、上述の実施形態における電気光学装置が適用された携帯電話機の構成例のブロック図を示す。図16において、図14又は図15と同一部分には同一符号を付し、適宜説明を省略する。
【0122】
携帯電話機900は、カメラモジュール910を含む。カメラモジュール910は、CCDカメラを含み、CCDカメラで撮像した画像のデータを、YUVフォーマットで表示コントローラ40に供給する。
【0123】
携帯電話機900は、電気光学パネル400を含む。電気光学パネル400は、データドライバ50及び走査ドライバ70によって駆動される。電気光学パネル400は、複数の走査線、複数のデータ線、複数の画素を含む。
【0124】
表示コントローラ40は、データドライバ50及び走査ドライバ70に接続され、データドライバ50に対してRGBフォーマットの階調データを供給する。
【0125】
電源回路90は、データドライバ50及び走査ドライバ70に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また電気光学パネル400の対向電極に、対向電極電圧VCOMを供給する。
【0126】
ホスト940は、表示コントローラ40に接続される。ホスト940は、表示コントローラ40を制御する。またホスト940は、アンテナ960を介して受信された階調データを、変復調部950で復調した後、表示コントローラ40に供給できる。表示コントローラ40は、この階調データに基づき、データドライバ50及び走査ドライバ70により電気光学パネル400に表示させる。
【0127】
ホスト940は、カメラモジュール910で生成された階調データを変復調部950で変調した後、アンテナ960を介して他の通信装置への送信を指示できる。
【0128】
ホスト940は、操作入力部970からの操作情報に基づいて階調データの送受信処理、カメラモジュール910の撮像、電気光学パネル400の表示処理を行う。
【0129】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【0130】
例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語(第1の入力端子、第2の入力端子、アナログ基準電源電圧、第1の電源、第2の電源等)と共に記載された用語(反転入力端子、非反転入力端子、AGND、VSS、VDD等)は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、集積回路装置、電気光学蔵置、電子機器等の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。さらに、本発明は上述の液晶の電気光学パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動にも適用可能である。
【図面の簡単な説明】
【0131】
【図1】本実施形態の集積回路の構成例。
【図2】本実施形態の増幅回路の構成例。
【図3】本実施形態の増幅回路の構成例。
【図4】増幅回路の動作を説明するための信号波形例。
【図5】図5(A)は、本実施形態の増幅回路の原理的な構成図、図5(B)、図5(C)は、本実施形態の増幅回路における入力電圧と出力電圧の関係を示す図。
【図6】本実施形態の増幅回路の変形例。
【図7】本実施形態の増幅回路の変形例。
【図8】演算増幅器の構成例。
【図9】本実施形態の集積回路装置の詳細な構成例。
【図10】本実施形態の動作を説明するための信号波形例。
【図11】本実施形態の動作を説明するための信号波形例。
【図12】本実施形態の集積回路装置のレイアウト配置例。
【図13】本実施形態の階調電圧生成回路周辺のレイアウト配置例。
【図14】本実施形態における電気光学装置の構成の概要を示す図。
【図15】本実施形態における電気光学装置が適用された投写型表示装置の構成例のブロック図。
【図16】本実施形態における電気光学装置が適用された携帯電話機の構成例のブロック図。
【符号の説明】
【0132】
SW1〜SW7 第1〜第7のスイッチ素子、C1、C2 第1、第2のキャパシタ、
OP 演算増幅器、CC 位相補償用キャパシタ、CAX 補助キャパシタ、
NEG サミングノード、
10 集積回路装置、40 表示コントローラ、42 制御回路、
50 データドライバ、52 D/A変換回路、54 データ線駆動回路、
60 増幅回路、70 走査ドライバ、90 電源回路、110 階調電圧生成回路、
112 電圧生成回路(ラダー抵抗回路)、114 階調アンプ部、
300 電気光学装置、400 電気光学パネル、
700 電子機器(投写型表示装置)、900 電子機器(携帯電話機)
【技術分野】
【0001】
本発明は、集積回路装置、電気光学装置、及び電子機器等に関する。
【背景技術】
【0002】
従来より、携帯電話機などの電子機器に用いられる液晶パネル(電気光学装置、表示パネル)として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ(Thin Film Transistor)などのスイッチ素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【0003】
そして、近年、液晶パネルの画面サイズの拡大や画素数の増加により、液晶パネルのデータ線の本数が増大する一方、各データ線に与える電圧の高精度化が要求されている。更には、液晶パネルを搭載するバッテリ駆動の電子機器の軽量小型化の要求により、液晶パネルのデータ線を駆動する増幅回路の低消費電力化やチップサイズの縮小化も要求されている。このような液晶パネルのデータ線を駆動する増幅回路を含む集積回路装置としては、例えば、特許文献1、2に開示される従来技術がある。
【特許文献1】特開2005−175811号公報
【特許文献2】特開2005−175812号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、これまでの集積回路装置では、ボルテージフォロワ接続の演算増幅器のオフセット電圧が原因で、データ線の出力電圧にバラツキが生じるという問題があった。当該オフセット電圧をキャンセルするために、ボルテージフォロワ接続の演算増幅器の代わりにオフセットキャンセル機能を有するサンプルホールド回路を利用する手法も考えられる。しかし、サンプリング期間ではサンプルホールド回路の出力がハイインピーダンス状態になってしまうため、サンプリング・ホールドの制御が繁雑化したり、駆動時間を十分に取れないという課題があった。
【0005】
またデータ線を高精度に駆動するためには、増幅回路の各回路のレイアウト手法についても工夫が必要である。しかしながら、特許文献1、2には、このようなレイアウト手法の具体例については開示されていなかった。
【0006】
本発明の幾つかの態様によれば、駆動時間を十分に確保した上で高精度な電圧を出力できる集積回路装置、電気光学装置、及び電子機器を提供できる。
【課題を解決するための手段】
【0007】
本発明の一態様は、複数の階調電圧を出力する階調電圧生成回路と、前記複数の階調電圧と画像データとを受けて電気光学パネルを駆動するデータドライバと、を含み、前記データドライバは、前記画像データと前記複数の階調電圧が入力され、D/A変換後の電圧を出力する少なくとも1つのD/A変換回路と、前記D/A変換回路からのD/A変換後の前記電圧が入力されてデータ電圧を出力する少なくとも1つのデータ線駆動回路と、を含み、前記基準電圧生成回路及び前記データ線駆動回路は増幅回路を含み、前記増幅回路は、前記増幅回路の入力ノードと第1のノードとの間に設けられる第1のスイッチ素子と、前記第1のノードとサミングノードとの間に設けられる第1のキャパシタと、前記第1のノードとアナログ基準電源との間に設けられる第2のスイッチ素子と、第2のノードと前記サミングノードとの間に設けられる第2のキャパシタと、前記第2のノードと前記増幅回路の出力ノードとの間に設けられる第3のスイッチ素子と、前記第2のノードと前記アナログ基準電源との間に設けられる第4のスイッチ素子と、前記出力ノードと前記サミングノードとの間に設けられる第5のスイッチ素子と、を含む集積回路装置に関係する。
【0008】
本発明の一態様によれば、階調電圧生成回路及びデータドライバに適用する増幅回路にオフセットキャンセル機能を持たせることで、オフセット電圧のばらつきを要因とするデータ電圧のばらつきを低減でき、電気光学パネルの表示ムラの発生等を防止できる。
【0009】
このとき、本発明の一態様では、前記増幅回路は、その第1の入力端子に前記サミングノードが接続され、その第2の入力端子に前記アナログ基準電源の電圧が設定され、前記出力ノードに出力電圧を出力する演算増幅器を含むこととしてもよい。
【0010】
このようにすれば、演算増幅器のオフセット電圧のばらつきを要因とする階調電圧のばらつき及びデータ電圧のばらつきを低減することができる。
【0011】
また、本発明の一態様では、初期化期間においては、前記第2のスイッチ素子、前記第4のスイッチ素子、及び前記第5のスイッチ素子がオンで、前記第1のスイッチ素子、及び前記第3のスイッチ素子がオフとなり、前記出力電圧の出力期間においては、前記第1のスイッチ素子、及び前記第3のスイッチ素子がオンで、前記第2のスイッチ素子、前記第4のスイッチ素子、及び前記第5のスイッチ素子がオフとなることとしてもよい。
【0012】
このようにすれば、初期化期間において第1、第2のキャパシタに演算増幅器のオフセット電圧に対応する電荷が記憶され、これにより出力期間では、演算増幅器のオフセット電圧をキャンセルして出力できるようになる。
【0013】
また、本発明の一態様では、前記電気光学パネルの複数のデータ線にプリチャージ電圧を供給するプリチャージ動作を行うプリチャージ回路を更に含み、前記プリチャージ回路は、前記初期化期間に設定されたプリチャージ期間において前記プリチャージ動作を行うこととしてもよい。
【0014】
このようにすれば、データ線にデータ電圧が供給される前に、プリチャージ回路が全てのデータ線をプリチャージ電圧に設定することができる。
【0015】
また、本発明の一態様では、前記電気光学パネルの対向電極と複数のデータ線を電気的に短絡するイコライズ動作を行うイコライズ回路を更に含み、前記イコライズ回路は、前記初期化期間に設定されたイコライズ期間において前記イコライズ動作を行うこととしてもよい。
【0016】
このようにすれば、電気光学パネルの対向電極と複数のデータ線を電気的に短絡することによって、電気光学パネルの対向電極に蓄積された電荷を再利用して、電気光学パネルのデータ線への電荷の充放電が行われるようになるため、低消費電力化を図れる。
【0017】
また、本発明の一態様では、前記電気光学パネルの対向電極と複数のデータ線を電気的に短絡するイコライズ動作を行うイコライズ回路と、前記電気光学パネルの前記複数のデータ線にプリチャージ電圧を供給するプリチャージ動作を行うプリチャージ回路と、を更に含み、前記初期化期間に設定されたイコライズ期間おいて、前記イコライズ回路がイコライズ動作を行い、前記初期化期間において前記イコライズ期間の後に設定されたプリチャージ期間において、前記プリチャージ回路がプリチャージ動作を行うこととしてもよい。
【0018】
このようにすれば、増幅回路の初期化動作に必要な初期化期間を有効活用して、イコライズ動作やプリチャージ動作を行えるので、初期化期間後にイコライズ動作やプリチャージ動作を行う手法に比べて、所定期間内での駆動時間をより長く確保できるようになり、電気光学パネルの表示品質の向上等が図ることができる。
【0019】
また、本発明の一態様では、上記のいずれかにおいて、前記増幅回路は、その第1の入力端子に前記サミングノードが接続され、その第2の入力端子に前記アナログ基準電源の電圧が設定され、前記出力ノードに出力電圧を出力する演算増幅器と、前記初期化期間において、その一端が前記出力ノードに電気的に接続され、前記演算増幅器の発振を防止するための位相補償用キャパシタを含むこととしてもよい。
【0020】
このようにすれば、演算増幅器の負荷が軽くなる初期化期間において、位相補償用キャパシタが演算増幅器の位相を補償することで発振を防止するように機能して、演算増幅器の発振を効果的に防止できる。
【0021】
また、本発明の一態様では、上記のいずれかにおいて、前記階調電圧生成回路は、複数の階調電圧線の各々に対して、R用期間にR用階調電圧を、G用期間にG用階調電圧を、B用期間にB用階調電圧を時分割に出力し、前記データ線駆動回路は、前記R用期間にR用データ電圧、前記G用期間にG用データ電圧、前記B用期間にB用データ電圧を出力することとしてもよい。
【0022】
このようにすれば、階調電圧生成回路が階調電圧を出力している期間に、同時に、それに対応するデータ電圧をデータ線に供給できるため、タイミング制御が容易になる。
【0023】
また、本発明の一態様では、上記のいずれかにおいて、前記階調電圧生成回路は、第1の電源と第2の電源を電圧分割して複数の電圧分割ノードに複数の分割電圧を出力する電圧生成回路と、前記電圧生成回路からの前記複数の分割電圧のインピーダンス変換を前記増幅回路で行って前記複数の階調電圧を出力する階調アンプ部と、を含み、前記電圧生成回路から前記階調アンプ部への複数の分割電圧出力線は、第1の方向に沿って配線され、前記第1の方向に対して直交する方向を第2の方向とした場合において、前記階調アンプ部から前記データドライバへの複数の階調電圧出力線は、前記第1の方向に沿って前記複数の分割電圧出力線の前記第2の方向側に配線されることとしてもよい。
【0024】
このようにすれば、データドライバのデータ線駆動回路の領域に対応する領域を有効利用して、電圧生成回路の階調アンプ部への複数の分割電圧出力線が配線され、データドライバのD/A変換回路の領域に対応する領域を利用して、階調電圧出力線が配線されるため、集積回路装置における効率的な配線レイアウトが可能になる。
【0025】
また、本発明の他の態様は、上記のいずれかに記載の集積回路装置と電気光学パネルとを含む電気光学装置に関係する。
【0026】
また、本発明の他の態様は、上記に記載の電気光学装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【0027】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【0028】
1.集積回路装置
図1に、本実施形態の集積回路装置10の構成例を示し、特に当該集積回路装置10に含まれる階調電圧生成回路及びデータドライバの構成例を示す。なお、本実施形態の集積回路装置10は、図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【0029】
本実施形態の集積回路装置10は、電気光学パネル400(電気光学装置)を駆動する機能を有し、複数の階調電圧(広義には基準電圧)V1〜Vnを出力する階調電圧生成回路(広義には基準電圧生成回路)110と、複数の階調電圧V1〜Vnと、外部から供給される画像データ(階調データ、表示データ)GDとを受けて電気光学パネル400を駆動するデータドライバ50と、を含む。
【0030】
電気光学パネル400(電気光学装置)は、複数のデータ線(例えばソース線)と、複数の走査線(例えばゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子(狭義には、液晶素子、EL素子)の光学特性を変化させることによって表示動作を実現する。この電気光学パネル400(狭義には、表示パネル)は、例えば、TFT、TFDなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお、電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機EL(Electro Luminescence)や無機ELなどの発光素子を用いたパネルであってもよい。
【0031】
階調電圧生成回路110は、データドライバ50に供給する複数の階調電圧V1〜Vnを生成して供給する回路である。具体的には、階調電圧生成回路110は、高電位側電圧VGMHと低電位側電圧VGMLの間を抵抗分割し、分割ノードN1〜Nn(nは2以上の整数)に分割電圧VD1〜VDnを出力するラダー抵抗回路(広義には電圧生成回路)112と、当該分割ノードN1〜Nnにおける分割電圧VD1〜VDnをインピーダンス変換して階調電圧V1〜Vnを出力する階調アンプ部114を含むことができる。また、図1に図示されていないが、階調電圧生成回路110は、階調調整データが書き込まれる階調レジスタ部や書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定(制御)する階調電圧設定回路などを含むことができる。
【0032】
ラダー抵抗回路112は、階調電圧生成用の高電位側電源VGMH(広義には、第1の電源)と、階調電圧生成用の低電位側電源VGML(広義には、第2の電源)との間に設けられる電圧生成回路である。ラダー抵抗回路112は、直列に接続された複数の抵抗回路(可変抵抗)R0〜Rnを有し、これらの複数の抵抗回路R0〜Rnで抵抗分割された複数の電圧分割ノードN1〜Nnにおける各電圧が、分割電圧VD1〜VDnとして出力される。
【0033】
階調アンプ部114は、電圧生成回路となるラダー抵抗回路112の分割ノードN1〜Nnにおける分割電圧VD1〜VDnをインピーダンス変換する。本実施形態では、階調アンプ部114は、ラダー抵抗回路112から複数の分割電圧出力線VDL1〜VDLnを介して入力される分割電圧VD1〜VDnに対応した階調電圧生成用増幅回路GAM1〜GAMnを備え、当該階調電圧生成用増幅回路GAM1〜GAMnが分割電圧VD1〜VDnのインピーダンス変換を行う。そして、これらの階調電圧生成用増幅回路GAM1〜GAMnでインピーダンス変換された複数の分割電圧VD1〜VDnは、複数の階調電圧V1〜Vnとして複数の階調電圧出力線VL1〜VLnを介して出力される。
【0034】
データドライバ50は、液晶パネルなどの電気光学パネル400(電気光学装置)のデータ線SL1〜SLm(mは2以上の整数)を駆動するためのデータ信号(電圧、電流)を供給する回路である。具体的にはデータドライバ50は、複数(例えば、256段階)の階調電圧(基準電圧)V1〜Vnと画像データ(階調データ、表示データ)GDに基づいて、これらの複数の階調電圧V1〜Vnの中から、画像データGDに対応する電圧(データ電圧)を選択して、電気光学パネル400のデータ線SL1〜SLmに出力する。例えばメモリ内蔵の集積回路装置10の場合には、表示メモリから画像データGDを受ける。一方、メモリ非内蔵の集積回路装置10の場合には、外部(例えば表示コントローラ)から画像データGDが供給される。なお、本実施形態における階調数は任意である。
【0035】
データドライバ50は、D/A変換回路52−1〜52−m、データ線駆動回路54−1〜54−mを含む。なお、図1のように各データ線に対応して1つのD/A変換回路及び1つのデータ線駆動回路を設けてもよいし、1つのD/A変換回路を複数のデータ線駆動回路(例えば、1または複数ピクセル分のデータ線駆動回路)で共用する構成にしてもよい。また、データ線駆動回路が複数のデータ線を時分割に駆動するようにしてもよい。さらに、データドライバ50の一部または全部を電気光学パネル上に一体に形成してもよい。
【0036】
D/A変換回路52−1〜52−mは、データドライバ50に少なくとも1つ設けられ、階調電圧生成回路110から供給される複数の階調電圧V1〜Vnと画像データGD(階調データ)が入力され、D/A変換後の電圧を出力する。本実施形態では、例えば、画像データGDを受けて、階調電圧V1〜Vnの中から画像データGDに対応した階調電圧を選択して、選択階調電圧VSL1〜VSLmとしてデータ線駆動回路54−1〜54−mに出力する。
【0037】
データ線駆動回路54−1〜54−mは、データドライバ50に少なくとも1つ設けられ、D/A変換回路52−1〜52−mから供給されるD/A変換後の選択階調電圧VSL1〜VSLmのインピーダンス変換を行って、電気光学パネル400のデータ線SL1〜SLmを駆動するデータ電圧VS1〜VSmとして出力する。本実施形態では、データ線駆動回路54−1〜54−mは、データドライバ用増幅回路DAM1〜DAMmを含み、これらのデータドライバ用増幅回路DAM1〜DAMmがD/A変換回路52−1〜52−mからの選択階調電圧VSL1〜VSLmのインピーダンス変換を行う。そして、インピーダンス変換後の選択階調電圧VSL1〜VSLmをデータ電圧VS1〜VSmとして電気光学パネル400のデータ線SL1〜SLmに供給することによって、当該データ線SL1〜SLmを駆動する。
【0038】
なお、階調電圧生成回路110の階調アンプ部114に含まれる階調電圧生成用増幅回路GAM1〜GAMnと、データ線駆動回路54−1〜54−mに含まれるデータドライバ用増幅回路DAM1〜DAMmは、後述するように入力電圧に対応する出力電圧(例えば入力電圧の反転電圧)が常時出力されるタイプの増幅回路となっている。例えば、階調電圧生成回路110やデータドライバ50に含まれる増幅回路として、サンプルホールド型の増幅回路を用いる手法も考えられるが、この手法では、サンプリング期間において増幅回路の出力がハイインピーダンス状態になってしまうため、タイミング制御が煩雑になる。これに対して本実施形態では、出力期間においては増幅回路の出力がハイインピーダンス状態にならないため、タイミング制御を簡素化できる。また後述するように、増幅回路にオフセットキャンセル機能を持たせることで、オフセット電圧のばらつきを要因とするデータ電圧のばらつきを低減でき、電気光学パネル400の表示ムラの発生等を防止できる。
【0039】
2.増幅回路
図2に本実施形態の階調電圧生成回路110及びデータ線駆動回路50に含まれる増幅回路の構成例を示す。なお、本実施形態の増幅回路は、図2の構成に限定されず、その構成要素の一部(例えば演算増幅器)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【0040】
本実施形態の増幅回路は、図2に示すように、入力電圧VINを受けて、出力電圧VQを出力し、駆動対象(例えばデータ線)を駆動する回路であり、第1、第2のキャパシタC1、C2と、第1〜第5のスイッチ素子SW1〜SW5を含む。また演算増幅器OPを含むことができる。
【0041】
第1のキャパシタC1は、サミングノードNEG(ネガティブノード、反転入力端子ノード、電荷蓄積ノード)と第1のノードN1との間に設けられる。第2のキャパシタC2は、サミングノードNEGと第2のノードN2との間に設けられる。これらのキャパシタC1、C2の各々は、例えば複数のユニットキャパシタにより構成できる。
【0042】
第1のスイッチ素子SW1は、増幅回路への入力電圧VINの入力ノードNIと第1のノードN1との間に設けられる。第2のスイッチ素子SW2は、第1のノードN1とAGND(広義にはアナログ基準電源)との間に設けられる。第3のスイッチ素子SW3は、第2のノードN2と増幅回路の出力ノードNQとの間に設けられる。第4のスイッチ素子SW4は、第2のノードN2とAGND(AGNDノード)との間に設けられる。第5のスイッチ素子SW5は、サミングノードNEGと出力ノードNQとの間に設けられる。
【0043】
これらのスイッチ素子SW1〜SW5は、例えばCMOSのトランジスタにより構成できる。具体的には、P型トランジスタとN型トランジスタとからなるトランスファーゲートにより構成できる。そして、これらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。また、AGNDは、例えば高電位側電源VDD(第2の電源)と低電位側電源VSS(第1の電源)の中間の電圧(例えばAGND=(VDD+VSS)/2)である。
【0044】
演算増幅器OPは、その反転入力端子(広義には第1の入力端子)にサミングノードNEGが接続され、その非反転入力端子(広義には第2の入力端子)にAGND(アナログ基準電源)が設定され、出力ノードNQ(出力端子)に出力電圧VQを出力する。
【0045】
本実施形態の増幅回路は、図2に示すように、電荷保存用のキャパシタC1、C2に初期化用の電圧を設定する期間である初期化期間においては、スイッチ素子SW2、SW4、SW5がオンになる。
【0046】
初期化期間においてスイッチ素子SW2がオンになることで、その一端がサミングノードNEGに電気的に接続されるキャパシタC1の他端が、AGND(アナログ基準電源電圧VA)に設定される。同様に、スイッチ素子SW4がオンになることで、その一端がサミングノードNEGに電気的に接続されるキャパシタC2の他端が、AGND(VA)に設定される。また帰還スイッチ素子であるスイッチ素子SW5がオンになることで、演算増幅器OPの出力が反転入力端子に帰還され、演算増幅器OPのイマジナリーショート機能により、ノードNEGがAGNDに設定される。
【0047】
また、本実施形態の増幅回路は、図3に示すように、出力電圧を出力して駆動対象を駆動する期間である出力期間においては、スイッチ素子SW1、SW3がオンになる。
【0048】
出力期間においてスイッチ素子SW1がオンになることで、一端がサミングノードNEGに接続されるキャパシタC1の他端が、入力電圧VINに設定される。またスイッチ素子SW3がオンになることで、一端がサミングノードNEGに接続されるキャパシタC2の他端が、出力電圧VQ(OPの出力)に設定される。
【0049】
図4に本実施形態の動作を説明するための信号波形例を示す。図4において、VAはAGNDの電圧であり、例えばVA=(VDD+VSS)/2である。但し、VAはVDDとVSSの間の電圧であればよく、(VDD+VSS)/2には限定されない。
【0050】
図2の初期化期間においては、帰還用のスイッチ素子SW5がオンになるため、演算増幅器OPのイマジナリーショート機能により、OPの反転入力端子のノードNEGは、非反転入力端子のAGNDの電圧であるVAと等しくなる。但し、演算増幅器OPはプロセスバラツキ等に起因するオフセットを有するため、図4に示すようにノードNEGの電圧とVAにはオフセット電圧ΔVの電圧差が生じる。
【0051】
本実施形態の増幅回路では、図2の初期化期間においてこのオフセット電圧ΔVが記憶され、図3の出力期間において、このオフセット電圧ΔVがキャンセルされて、出力電圧VQが出力されるため、いわゆるオフセットフリーを実現できる。
【0052】
なお、図4に示すように、出力期間では、入力電圧VINが高電位側(VDD側)に変化すると、出力電圧VQは低電位側(VSS側)に変化し、VINが低電位側に変化するとVQは高電位側に変化する。
【0053】
図5(A)に本実施形態の増幅回路の原理的な構成を示す。図5(A)に示すように、本実施形態の増幅回路60は、その一端が、サミングノードNEGに接続され、その他端が、初期化期間においてはアナログ基準電圧VAに設定され、出力期間においては入力電圧VINに設定される第1のキャパシタC1を含めばよい。また、その一端がサミングノードNEGに接続され、その他端が初期化期間においてはアナログ基準電圧VAに設定され、出力期間においては出力電圧VQに設定される第2のキャパシタC2を含めばよい。
【0054】
なお、サミングノードNEG(C1とC2の接続ノード)は、初期化期間において所与の電圧(例えばVA、VA−ΔV)に設定され、出力期間においてハイインピーダンス状態(フローティング状態)で、初期化期間と同電位に設定されるノードであればよい。このようなサミングノードNEGの機能を実現するために、図2、図3では、演算増幅器OPを利用しているが、演算増幅器OP以外の回路によりこのような機能を実現してもよい。
【0055】
次に、図5(B)、図5(C)を用いて、本実施形態の増幅回路における入力電圧VINと出力電圧VQの関係について説明する。
【0056】
図5(B)に示すように、初期化期間では、キャパシタC1、C2の一端にはVA、他端にはVA−ΔVが設定される。ここでΔVは演算増幅器OPのオフセット電圧である。
【0057】
一方、図5(C)に示すように、出力期間では、キャパシタC1の一端にはVIN、他端にはVA−ΔVが設定され、キャパシタC2の一端にはVQ、他端にはVA−ΔVが設定される。従って、電荷保存の法則により下式が成立する。
C1×{(VA−(VA−ΔV)}+C2×{(VA−(VA−ΔV)}
=C1×{VIN−(VA−ΔV)}+C2×{VQ−(VA−ΔV)} (1)
【0058】
従って下式が成立する。
VQ=VA−(C1/C2)×(VIN−VA) (2)
【0059】
上式(2)から明らかなように、出力電圧VQにはオフセット電圧ΔVが現れないため、いわゆるオフセットフリーを実現できる。
【0060】
例えば、本実施形態の比較例の増幅回路として、サンプリング期間においてサンプリング用キャパシタに入力電圧に応じた電荷を蓄積し、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧を出力する増幅回路が考えられる。
【0061】
しかしながら、この比較例の増幅回路では、サンプリング期間においては増幅回路の出力がハイインピーダンス状態になってしまうので、駆動時間にロスが生じる。
【0062】
これに対して本実施形態の増幅回路では、キャパシタC1、C2を2つ用いることで、出力電圧VQの連続的な出力が可能になる。即ち初期化期間の後の出力期間では、サンプリング期間は存在せず、入力電圧VINに応じた出力電圧VQが上式(2)にしたがって出力されるため、駆動対象の連続的な駆動が可能になる。
【0063】
以上説明したように、本実施形態の階調電圧生成回路110及びデータドライバ50のデータ線駆動回路54−1〜54−mに含まれる増幅回路では、初期化期間においてキャパシタC1、C2に演算増幅器OPのオフセット電圧に対応する電荷が記憶される。これにより出力期間では、演算増幅器OPのオフセット電圧をキャンセルして出力できる。
【0064】
また、本実施形態の増幅回路は、1回初期化期間を経た後は、出力期間においてボルテージフォロワ接続の演算増幅器のように、入力電圧に対応する出力電圧が常時出力される。具体的には、入力電圧を反転してオフセットがキャンセルされた出力電圧が出力されるようになる。従って、サンプルホールド回路のようなサンプリング期間とホールド期間が存在しないため、出力期間においては、増幅回路の出力がハイインピーダンス状態にならない。このため、比較例となるサンプルホールド回路に比べて、タイミング制御が容易になると共に、長い駆動時間を確保できるようになる。
【0065】
また、本実施形態では、図2、図3の増幅回路を階調電圧生成回路110に適用することで、演算増幅器のオフセット電圧のばらつきを要因とする階調電圧のばらつきを低減できる。また、この増幅回路をデータドライバ50に適用することで、オフセット電圧のばらつきを要因とするデータ電圧のばらつきを低減でき、表示ムラの発生等を防止できる。また、階調電圧生成回路110で入力電圧が反転され、データドライバ50で再度反転されるため、結局は正転のデータ電圧をデータ線に供給できるようになる。さらに、出力電圧VQの連続的な出力を可能とした本実施形態の増幅回路を階調電圧生成回路110及びデータドライバ50の双方に適用することによって、タイミング制御の容易化と長い駆動時間の確保とを両立して実現できる。
【0066】
3.変形例
図6、図7に本実施形態の増幅回路の変形例を示す。図6、図7では、図2、図3に比べて、演算増幅器OPの位相を補償することで発振を防止する位相補償用のキャパシタCCが更に設けられている。また、図6、図7では、初期化期間における出力電圧が後段の回路に伝達されるのを防止するためのスイッチ素子SW6が、増幅回路の出力ノードNQ(NQ’)に設けられている。このスイッチ素子SW6は、図6の初期化期間ではオフになり、図7の出力期間においてオンになる。
【0067】
更に図6、図7では、その一端がサミングノードNEGに接続される補助キャパシタCAXが設けられている。このような補助キャパシタCAXを設ければ、演算増幅器OPの反転入力端子のノードであるサミングノードNEGの電圧変動を抑えることができ、出力電圧VQの一層の安定化を実現できる。
【0068】
具体的には、図6の初期化期間から図7の出力期間に移行する瞬間に、図4に示すように、サミングノードNEGの電圧は変動する。この場合に補助キャパシタCAXが設けられていないと、初期化期間が終了した時点でのノードN2とノードNQ(NQ’)との電位差の分だけサミングノードNEGの電圧が瞬間的に変動する。そして、この時のサミングノードNEGの電圧が、スイッチ素子SW5の基板電圧であるVDD又はVSSを超えてしまうと、キャパシタC1、C2に蓄積されていた電荷が抜けてしまう。これを防止するために、図6、図7では、補助キャパシタCAXを設けている。このようにすれば、ノードNQとAGNDのノードの間に、直列接続されたキャパシタC2とキャパシタCAXとが設けられるようになり、サミングノードNEGの電圧変動をVDD〜VSSの範囲に抑え、C1、C2の蓄積電荷が抜けてしまう事態を防止できる。
【0069】
例えば、本実施形態では、演算増幅器OPとして、位相補償用キャパシタを内蔵しないタイプの増幅器を用いている。即ち出力期間においては、図7に示すように、スイッチ素子SW6がオンになるため、演算増幅器OPの出力は、負荷となるデータ線等の駆動対象が接続される。従って、この負荷(例えば20pF)が位相補償キャパシタとして機能して、演算増幅器OPの発振を防止できる。
【0070】
しかしながら、図6の初期化期間においては、スイッチ素子SW6がオフになるため、演算増幅器OPには、データ線等の負荷が接続されず、演算増幅器OPの負荷は、キャパシタC1、C2と補助キャパシタCAXだけになる(例えば1pFの負荷)。従って、演算増幅器OPの負荷が減少してしまい、演算増幅器OPが発振してしまうおそれがある。
【0071】
そこで図6、図7では、初期化期間において、その一端が出力ノードNQ’に電気的に接続され、演算増幅器OPの位相を補償することで発振を防止する位相補償用キャパシタCCを設けている。具体的には、ノードNQ’と低電位側電源との間に、位相補償用キャパシタCCと位相補償用のスイッチ素子SW7を設ける。そして図6の初期化期間では、スイッチ素子SW7をオンにして、位相補償用キャパシタCCの一端を出力ノードNQ’に接続する一方で、図7の出力期間では、スイッチ素子SW7をオフにして接続を遮断する。
【0072】
このような位相補償用キャパシタCC及び位相補償用スイッチ素子SW7を設ければ、演算増幅器OPの負荷が軽くなる初期化期間において、位相補償用キャパシタCCが演算増幅器OPの位相を補償することで発振を防止するように機能して、演算増幅器OPの発振を効果的に防止できる。なお図6では位相補償用(発振防止用)の抵抗R1、R2を更に設けている。
【0073】
以上説明したように、本実施形態の変形例では、初期化期間においては、増幅回路の出力ノードNQ(NQ’)に設けられるスイッチ素子SW6がオフになるため、演算増幅器OPの出力に付加されるキャパシタの容量が少なくなる。そこで、当該初期化期間では、位相補償用スイッチ素子SW7をオンにして、演算増幅器OPの出力に位相補償用キャパシタCCが接続されるようにする。
【0074】
一方、出力期間においては、階調電圧生成回路110の演算増幅器OPには、階調電圧出力線VL1〜VLnの寄生容量が付加されるため、この寄生容量により位相補償が可能になる。また、データドライバ50の演算増幅器OPの出力には、電気光学パネル400のデータ線SL1〜SLmの寄生容量が付加されるため、この寄生容量により位相補償が可能になる。
【0075】
4.演算増幅器
図8に本実施形態の増幅回路に含まれる演算増幅器OPの回路構成例を示す。本実施形態では、演算増幅器OPはAB級の増幅動作を行う増幅器である。図8では、トランジスタTA1〜TA4及び電流源IS1により増幅器の差動段が構成される。また、出力段を構成するP型トランジスタTA17とN型トランジスタTA18のゲートは、トランジスタTA7〜TA14により構成される補助回路により制御され、これによりAB級の増幅動作が可能になる。
【0076】
5.集積回路装置のイコライズ・プリチャージ動作
図9に本実施形態の集積回路装置の詳細な構成例を示す。
集積回路装置10によって駆動される電気光学パネル400は、複数の走査線と、複数のデータ線SL1〜SLmと、走査線とデータ線SL1〜SLmとの交差に対応してマトリックス状に配置された複数の画素電極を含む。そして、R画素、G画素、B画素とSL1〜SLmの各データ線との間の接続をオン・オフするためのトランジスタとして、R用トランジスタTR1〜TRm、G用トランジスタTG1〜TGm、B用トランジスタTB1〜TBmが各データ線SL1〜SLmごとに設けられている。具体的には、データ線SL1にはR用、G用、B用のデータ電圧が時分割に多重化されて出力される。そしてこれらの時分割に出力されたR用、G用、B用のデータ電圧が、R用、G用、B用の各期間において、デマルチプレクス用のR用、G用、B用のトランジスタTR1、TG1、TB1により選択されて、R画素、G画素、B画素に伝達される。他のデータ線SL2〜SLmについても同様である。なお、これらのトランジスタTR1〜TRm、TG1〜TGm、TB1〜TBmは、例えば低温ポリシリコンのTFT薄膜トランジスタにより構成できる。また、これらのトランジスタTR1〜TRm、TG1〜TGm、TB1〜TBmは、制御回路42からの制御信号RSEL,GSEL、BSELによってオン・オフが制御される。
【0077】
集積回路装置10は、電気光学パネル400の対向電極(コモン電極)と複数のデータ線SL1〜SLmを電気的に短絡するイコライズ動作を行うイコライズ回路20と、電気光学パネル400の複数のデータ線SL1〜SLmにプリチャージ電圧を供給するプリチャージ動作を行うプリチャージ回路30を含む。
【0078】
イコライズ回路20は、その一端がデータ線SL1〜SLmの各々に接続され、その他端がノードNEQに共通接続されるスイッチ素子SWE1〜SWEmと、その一端がノードNEQに接続され、その他端が対向電極電圧VCOMの出力ノードNCQに接続されるスイッチ素子SWFを含む。またプリチャージ回路30は、プリチャージ電圧VPrを出力するプリチャージ用アンプPAと、その一端がノードNEQに接続され、その他端がプリチャージ用アンプPAの出力ノードNPQに接続されるスイッチ素子SWPを含む。なお、イコライズ回路20に含まれるスイッチ素子SWE1〜SWEmは、プリチャージ回路30のスイッチ素子としても機能する。また、スイッチ素子SWE1〜SWEm、SWF、SWPは、トランジスタ(例えばトランスファーゲート)により構成される。
【0079】
本実施形態では、イコライズ回路20は、図10に示すように、初期化期間TI1、TI2に設定されたイコライズ期間TE1、TE2においてイコライズ動作を行う。具体的には、初期化期間TI1、TI2内のイコライズ期間TE1、TE2において、スイッチ素子SWE1〜SWE、SWFがオンになり、電気光学パネル400の対向電極と、データドライバ用増幅回路DAM1〜DAMmの出力線となるデータ線SL1〜SLmとが、電気的に短絡される。これによりデータ線SL1〜SLmが共通電位VE1、VE2に設定される。
【0080】
例えば、図9においてVCOM生成回路80は、電気光学パネル400の画素の対向電極に供給する対向電極電圧(コモン電圧)VCOMを生成して出力する。そして生成された対向電極電圧VCOMは、VCOMのパッド(バンプ)を介して電気光学パネル400の対向電極に供給される。
【0081】
具体的には、VCOM生成回路80は、図示しない極性反転信号に基づいて、高電位側対向電極電圧VCOMHと低電位側対向電極電圧VCOMLのいずれかを、対向電圧VCOMとして出力する。例えば、ライン反転駆動の場合には、1走査期間毎に液晶素子に印加される電圧の極性が反転するため、VCOM生成回路80は、1走査期間毎にVCOMHとVCOMLのいずれかを切り替えて出力する。
【0082】
そして、図9では、図2、図6で説明した増幅回路の初期化期間において、スイッチ素子SWE1〜SWEm、SWFをオンにして、データドライバ用増幅回路DAM1〜DAMmの出力線であるデータ線SL1〜SLmと対向電極とを短絡する。これにより、対向電極及びデータ線SL1〜SLmの電位が、対向電極に蓄積された電荷とデータ線SL1〜SLmに蓄積された電荷とにより決まる共通電位に設定される。
【0083】
このようにイコライズ回路20によってイコライズ動作を行えば、電気光学パネル400の対向電極に蓄積された電荷を再利用して、電気光学パネル400のデータ線SL1〜SLmへの電荷の充放電が行われるようになるため、低消費電力化を図れる。
【0084】
また前述したように、データドライバ用増幅回路DAM1〜DAMmの出力用スイッチ素子SWD1〜SWDm(図6、図7に示すSW6)は、初期化期間TI1、TI2においてオフになり、データドライバ用増幅回路DAM1〜DAMmの出力がハイインピーダンス状態になる。従って、このようにデータドライバ用増幅回路DAM1〜DAMmの出力がハイインピーダンス状態になる期間を有効利用すれば、データ線SL1〜SLmと対向電極を短絡するイコライズ動作を効率的に実現できるようになる。また、データ線を共通電位に設定したことによる悪影響がデータドライバ用増幅回路DAM1〜DAMmに及ぶのも防止できる。
【0085】
プリチャージ回路30は、図10に示すように、初期化期間TI1、TI2に設定されたプリチャージ期間TP1、TP2において、電気光学パネル400の複数のデータ線SL1〜SLmに対して、所定の電位のプリチャージ電圧VPrを供給するプリチャージ動作を行う。具体的には、プリチャージ期間TP1、TP2では、スイッチ素子SWFがオフになり、スイッチ素子SWPがオンになる。またスイッチ素子SWE1〜SWEmはオンのままとなる。これにより、プリチャージ電圧VPrが、プリチャージ用アンプPAからプリチャージ用スイッチ素子SWPを介してデータ線SL1〜SLmに供給される。
【0086】
プリチャージ電圧VPrとしては、例えば高電位側対向電極電圧VCOMHと低電位側対向電極電圧VCOMLの中間の電圧を採用できる。例えば、VPr=(VCOMH+VCOML)/2に設定できる。プリチャージ電圧VPrは、プリチャージ用スイッチ素子SWPの開閉により、所定のタイミングでデータ線SL1〜SLmに供給される。
【0087】
このようなプリチャージ回路30を設けることによって、データ線SL1〜SLmにデータ電圧VS1〜VSmが供給される前に、プリチャージ回路30が全てのデータ線SL1〜SLmをプリチャージ電圧VPrに設定する。このため、データ電圧VS1〜VSmの変化幅が均等化され、データ電圧VS1〜VSmの変化幅が大きいことに起因して駆動時間が足りなくなってしまう事態を防止できる。
【0088】
なお、図9ではイコライズ回路20とプリチャージ回路30の両方を設けているが、いずれか一方のみを設ける構成としてもよい。
【0089】
次に図11を参照して、本実施形態の集積回路装置10の動作を説明する。
まず、図11のD1に示すようにデータドライバ用初期化信号がハイレベルになるデータドライバ用初期化期間において、データドライバ50に設けられた増幅回路(DAM1〜DAMm)の初期化動作(図2、図6)が行われる。またG1に示すように階調電圧用初期化信号がハイレベルになる階調電圧用初期化期間において、階調電圧生成回路110に設けられた増幅回路(GAM1〜GAMn)の初期化動作が行われる。なお階調電圧用初期化期間では、階調電圧生成回路110の出力はハイインピーダンス状態になるため、不安定な電位がデータドライバ50に供給されるのが防止される。
【0090】
そして本実施形態ではD2、D3に示すように、初期化期間にイコライズ期間とプリチャージ期間が設定されている。
【0091】
即ち、D1に示す初期化期間において、D2に示すようにイコライズ動作が行われる。具体的には、図9のスイッチ素子SWD1〜SWDmがオフになり、データドライバ50の出力がハイインピーダンス状態になると共に、スイッチ素子SWE1〜SWEm、SWFがオンになり、データ線SL1〜SLmと対向電極が短絡されて、共通電位に設定される。
【0092】
次に、D2のイコライズ動作に続いて、D3に示すようにプリチャージ動作が行われる。具体的には、スイッチ素子SWD1〜SWDmがオフ、スイッチ素子SWE1〜SWEmがオン状態のままで、スイッチ素子SWFがオフになると共に、スイッチ素子SWPがオンになり、データ線SL1〜SLmがプリチャージ電圧VPrに設定される。なお、プリチャージ期間においては、A1、A2、A3に示すように、制御回路42から入力制御信号RSEL、GSEL、BSELが送信されて、電気光学パネル400側のR用、G用、B用トランジスタTR、TG、TB(TR1、TG1、TB1〜TRm、TGm、TBm)もオンになる。
【0093】
その後、初期化期間が終わると、G3に示すように階調電圧生成回路110からR用階調電圧が出力され、D4に示すようにデータドライバ50のD/A変換回路52にR用画像データが入力される。そしてR用画像データに対応するR用階調電圧をD/A変換回路52が選択することで、D5に示すようにデータドライバ50からR用データ電圧が出力される。そしてA4に示すように、電気光学パネル400のR用トランジスタTRがオンになることで、R用データ電圧がR画素に供給されるようになる。
【0094】
R用期間が終わると、G4に示すように階調電圧生成回路110からG用階調電圧が出力され、D6に示すようにデータドライバ50のD/A変換回路52にG用画像データが入力される。そしてG用画像データに対応するG用階調電圧をD/A変換回路52が選択することで、D7に示すようにデータドライバ50からG用データ電圧が出力される。そして、A5に示すように、電気光学パネル400のG用トランジスタTGがオンになることで、G用データ電圧がG画素に供給されるようになる。
【0095】
その後、G用期間が終わると、G5に示すように階調電圧生成回路110からB用階調電圧が出力され、D8に示すようにデータドライバ50のD/A変換回路52にB用画像データが入力される。そして、B用画像データに対応するB用階調電圧をD/A変換回路52が選択することで、D9に示すようにデータドライバ50からB用データ電圧が出力される。そして、A6に示すように、電気光学パネル400のB用トランジスタTBがオンになることで、B用データ電圧がB画素に供給されるようになる。
【0096】
本実施形態では、図11のA4、A5、A6に示すように、階調電圧生成回路110は、複数の階調電圧線VL1〜VLnの各々に対して、R用期間にR用階調電圧を、G用期間にG用階調電圧を、B用期間にB用階調電圧を時分割に出力する。そして、D5、D7、D9に示すように、データドライバ50のデータ線駆動回路54は、当該R用期間にR用データ電圧を出力し、当該G用期間にG用データ電圧を出力し、当該B用期間にB用データ電圧を出力する。このように、階調電圧生成回路110が階調電圧を出力している期間に、同時に、それに対応するデータ電圧をデータ線SL1〜SLmに供給できるため、タイミング制御が容易になる。
【0097】
以上説明したように、本実施形態では、増幅回路の初期化動作に必要な初期化期間を有効活用して、イコライズ動作やプリチャージ動作を行っている。従って、例えば初期化期間の後にイコライズ動作やプリチャージ動作を行う手法に比べて、1H期間内での駆動時間をより長く確保できるようになり、電気光学パネル400の表示品質の向上等が図れるようになる。
【0098】
6.レイアウト
図12に本実施形態の集積回路装置のレイアウト配置例を示す。本実施形態では、電気光学パネル12を駆動する集積回路装置10は、第1の方向D1を長辺方向とし、第2の方向D2を短辺方向とする細長形状となるように形成される。そして、集積回路装置10のD2方向での幅Wを小さくすることで、チップ面積を縮小化できる。
【0099】
図12に示すように、集積回路装置10の一端側には、高速I/F回路48が設けられ、当該高速I/F回路48の第1の方向D1に向けて、制御回路42、第1のデータドライバ50L、階調電圧生成回路110、第2のデータドライバ50R、VCOM生成回路80が設けられている。そして、階調電圧生成回路110と第2のデータドライバ50RのD2方向(第2の方向)側に、D1方向が長辺となる細長形状の電源回路90が設けられている。
【0100】
高速I/F回路48は、例えばホスト(表示コントローラ)からの画像データを差動信号により受信する回路などを含み、RGBインターフェース等を実現する回路である。
【0101】
制御回路42は、各種制御信号を生成したり、装置全体の制御を行う。具体的には、階調電圧生成回路110に対して、階調特性(γ特性)を調整するための階調調整データ(γ補正データ)を出力したり、電源回路90に対して、電源電圧を調整するための電源調整データを出力する。
【0102】
VCOM生成回路80は、電気光学パネル400の画素電極と液晶(広義には電気光学物質)を挟んで対向する対向基板上に一面に形成される対向電極に供給される対向電極電圧を生成する。
【0103】
電源回路90は、外部から供給される基準電圧に基づいて、電気光学パネル400の駆動に必要な各種の電圧レベル(階調電圧)や、対向電極の対向電極電圧VCOMの電圧レベルを生成する。
【0104】
図13に本実施形態の集積回路装置10のうち、階調電圧生成回路110の周辺部分を拡大したレイアウト配置例を示す。電気光学パネル400を駆動する集積回路装置10では、チップの小面積化や電気光学装置を省スペース化のために、短辺方向(D2方向)での幅Wを小さくすることが望ましい。しかし、この集積回路装置10では、多数の分割電圧出力線VDL1〜VDLnや階調電圧出力線VL1〜VLn(例えば64本)が長辺方向となるD1方向に沿って配線されるため、この配線面積が原因となって、上記幅Wが大きくなってしまう。
【0105】
そこで本実施形態では、図13に示すようなレイアウト手法を採用している。具体的にはラダー抵抗回路112(電圧生成回路)の分割電圧出力線VDL1〜VDLn(例えば64本)がD1方向(第1の方向)に沿って配線されて、階調アンプ部114に供給(接続)される。そして、分割電圧出力線VDL1〜VDLnのD2方向(第2の方向)側に、階調電圧線VL1〜VLn(例えば64本)が階調アンプ部114からD1方向(第1の方向)に沿って配線され、データドライバ50(50L、50R)のD/A変換回路52(52L、52R)に供給される。
【0106】
このようにすれば、データドライバ50(50L、50R)のデータ線駆動回路54(54L、54R)の領域に対応する領域を有効利用して、ラダー抵抗回路112の階調アンプ部114への複数の分割電圧出力線VDL1〜VDLnが配線される。そして、データドライバ54(54L、54R)のD/A変換回路52(52L、52R)の領域に対応する領域を利用して、階調電圧出力線Vl1〜VLnが配線される。このため、集積回路装置10における効率的な配線レイアウトが可能になり、これらの配線を原因とする集積回路装置10の上記幅Wの増加を最小限に抑えることができる。
【0107】
また、本実施形態の階調電圧生成回路110では、階調アンプ部114に含まれる階調電圧生成用増幅回路の出力ノードが図13におけるD2方向側に配置されるように、階調アンプ部114が設けられている。これに対して、データドライバ50では、データ線駆動回路54に含まれるデータドライバ用増幅回路の出力ノードが図13におけるD1方向側に配置されるように、データ線駆動回路54が設けられている。このため、階調電圧線VL1〜VLnとD/A変換回路52が一直線上に配置され、集積回路装置10における効率的な配線レイアウトが可能になる。
【0108】
さらに、本実施形態では、階調電圧生成回路110は、第1のデータドライバ50Lと第2のデータドライバ50Rとの間に設けられる。このように階調電圧生成回路110を配置することによって、階調アンプ部114から第1のデータドライバ50Lに含まれるD/A変換回路52Lへの階調電圧線VL1〜VLnと、階調アンプ部114から第2のデータドライバ50Rに含まれるD/A変換回路52Rへの階調電圧線VL1〜VLnがストレートになるように配線されるようになる。このため、集積回路装置10の効率的なレイアウトが可能になる。また、階調電圧生成回路110を第1のデータドライバ50Lと第2のデータドライバ50Rとの間に設けることによって、階調電圧生成回路110から各データドライバ50L、50Rへの出力信号の遅延を、より均等にすることが可能になる。
【0109】
7.電気光学装置
図14に、本実施形態における電気光学装置の構成の概要を示す。電気光学装置300(液晶装置。広義には表示装置)は、電気光学パネル400(狭義には液晶パネル、LCD(Liquid Crystal Display)パネル)、データドライバ50、走査ドライバ70、表示コントローラ40、電源回路90を含む。なお、電気光学装置300にこれらの全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【0110】
ここで電気光学パネル400(電気光学装置)は、複数の走査線と、複数のデータ線と、走査線及びデータ線により特定される画素電極を含む。この場合、データ線に薄膜トランジスタTFT(Thin Film Transistor、広義にはスイッチング素子)を接続し、このTFTに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【0111】
より具体的には、電気光学パネル400は、アクティブマトリクス基板(例えばガラス基板)上に形成された液晶パネルである。アクティブマトリクス基板には、図14のY方向に複数配列されそれぞれX方向に伸びる走査線G1〜GM(Mは2以上の自然数)と、X方向に複数配列されそれぞれY方向に伸びるデータ線S1〜SN(Nは2以上の自然数)とが配置されている。
【0112】
表示コントローラ40は、図示しない中央演算処理装置(Central Processing Unit:
CPU)等のホストにより設定された内容に従って、データドライバ50、走査ドライバ70及び電源回路90を制御する。より具体的には、表示コントローラ40は、データドライバ50及び走査ドライバ70に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路90に対しては、対向電極CEに印加する対向電極電圧VCOMの電圧レベルの極性反転タイミングの制御を行う。
【0113】
電源回路90は、外部から供給される基準電圧に基づいて、電気光学パネル400の駆動に必要な各種の電圧レベル(階調電圧)や、対向電極CEの対向電極電圧VCOMの電圧レベルを生成する。
【0114】
このような構成の電気光学装置300は、表示コントローラ40の制御の下、外部から供給される階調データに基づいて、データドライバ50、走査ドライバ70及び電源回路90が協調して電気光学パネル400を駆動する。
【0115】
図14では、RGBの各色成分を表示するために1画素が3ドットで構成され、各色成分毎にデータ線が設けられているものとして説明したが、1画素が2ドット、4ドット以上のドット数で構成されていてもよい。
【0116】
なお、図14では、電気光学装置300が表示コントローラ40を含む構成になっているが、表示コントローラ40を電気光学装置300の外部に設けてもよい。或いは、表示コントローラ40と共に、ホストを電気光学装置300に含めるようにしてもよい。また、データドライバ50、走査ドライバ70、表示コントローラ40、電源回路90の一部又は全部を電気光学パネル400上に形成してもよい。
【0117】
また、図14において、データドライバ50、走査ドライバ70及び電源回路90を集積化して、半導体装置(集積回路、IC)として集積回路装置10を構成してもよい。
【0118】
8.電子機器
次に、上述の電気光学装置(集積回路装置、増幅回路、データドライバ、電源回路等)が適用される電子機器について説明する。
【0119】
8.1.投写型表示装置
上述の電気光学装置を用いて構成される電子機器として、投写型表示装置がある。図15に、上述の実施形態における電気光学装置が適用された投写型表示装置の構成例のブロック図を示す。
【0120】
投写型表示装置700は、表示情報出力源710、表示情報処理回路720、表示駆動回路730(表示ドライバ)、液晶パネル740(広義には電気光学パネル)、クロック発生回路750及び電源回路760を含んで構成される。表示情報出力源710は、ROM(Read Only Memory)及びRAM(Random Access Memory)、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路750からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路720に出力する。表示情報処理回路720は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示駆動回路730は、ゲートドライバ及びソースドライバを含んで構成され、液晶パネル740を駆動する。電源回路760は、上述の各回路に電力を供給する。
【0121】
8.2.携帯電話機
また上述の電気光学装置を用いて構成される電子機器として、携帯電話機がある。図16に、上述の実施形態における電気光学装置が適用された携帯電話機の構成例のブロック図を示す。図16において、図14又は図15と同一部分には同一符号を付し、適宜説明を省略する。
【0122】
携帯電話機900は、カメラモジュール910を含む。カメラモジュール910は、CCDカメラを含み、CCDカメラで撮像した画像のデータを、YUVフォーマットで表示コントローラ40に供給する。
【0123】
携帯電話機900は、電気光学パネル400を含む。電気光学パネル400は、データドライバ50及び走査ドライバ70によって駆動される。電気光学パネル400は、複数の走査線、複数のデータ線、複数の画素を含む。
【0124】
表示コントローラ40は、データドライバ50及び走査ドライバ70に接続され、データドライバ50に対してRGBフォーマットの階調データを供給する。
【0125】
電源回路90は、データドライバ50及び走査ドライバ70に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また電気光学パネル400の対向電極に、対向電極電圧VCOMを供給する。
【0126】
ホスト940は、表示コントローラ40に接続される。ホスト940は、表示コントローラ40を制御する。またホスト940は、アンテナ960を介して受信された階調データを、変復調部950で復調した後、表示コントローラ40に供給できる。表示コントローラ40は、この階調データに基づき、データドライバ50及び走査ドライバ70により電気光学パネル400に表示させる。
【0127】
ホスト940は、カメラモジュール910で生成された階調データを変復調部950で変調した後、アンテナ960を介して他の通信装置への送信を指示できる。
【0128】
ホスト940は、操作入力部970からの操作情報に基づいて階調データの送受信処理、カメラモジュール910の撮像、電気光学パネル400の表示処理を行う。
【0129】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【0130】
例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語(第1の入力端子、第2の入力端子、アナログ基準電源電圧、第1の電源、第2の電源等)と共に記載された用語(反転入力端子、非反転入力端子、AGND、VSS、VDD等)は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、集積回路装置、電気光学蔵置、電子機器等の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。さらに、本発明は上述の液晶の電気光学パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動にも適用可能である。
【図面の簡単な説明】
【0131】
【図1】本実施形態の集積回路の構成例。
【図2】本実施形態の増幅回路の構成例。
【図3】本実施形態の増幅回路の構成例。
【図4】増幅回路の動作を説明するための信号波形例。
【図5】図5(A)は、本実施形態の増幅回路の原理的な構成図、図5(B)、図5(C)は、本実施形態の増幅回路における入力電圧と出力電圧の関係を示す図。
【図6】本実施形態の増幅回路の変形例。
【図7】本実施形態の増幅回路の変形例。
【図8】演算増幅器の構成例。
【図9】本実施形態の集積回路装置の詳細な構成例。
【図10】本実施形態の動作を説明するための信号波形例。
【図11】本実施形態の動作を説明するための信号波形例。
【図12】本実施形態の集積回路装置のレイアウト配置例。
【図13】本実施形態の階調電圧生成回路周辺のレイアウト配置例。
【図14】本実施形態における電気光学装置の構成の概要を示す図。
【図15】本実施形態における電気光学装置が適用された投写型表示装置の構成例のブロック図。
【図16】本実施形態における電気光学装置が適用された携帯電話機の構成例のブロック図。
【符号の説明】
【0132】
SW1〜SW7 第1〜第7のスイッチ素子、C1、C2 第1、第2のキャパシタ、
OP 演算増幅器、CC 位相補償用キャパシタ、CAX 補助キャパシタ、
NEG サミングノード、
10 集積回路装置、40 表示コントローラ、42 制御回路、
50 データドライバ、52 D/A変換回路、54 データ線駆動回路、
60 増幅回路、70 走査ドライバ、90 電源回路、110 階調電圧生成回路、
112 電圧生成回路(ラダー抵抗回路)、114 階調アンプ部、
300 電気光学装置、400 電気光学パネル、
700 電子機器(投写型表示装置)、900 電子機器(携帯電話機)
【特許請求の範囲】
【請求項1】
複数の階調電圧を出力する階調電圧生成回路と、
前記複数の階調電圧と画像データとを受けて電気光学パネルを駆動するデータドライバと、を含み、
前記データドライバは、
前記画像データと前記複数の階調電圧が入力され、D/A変換後の電圧を出力する少なくとも1つのD/A変換回路と、
前記D/A変換回路からのD/A変換後の前記電圧が入力されてデータ電圧を出力する少なくとも1つのデータ線駆動回路と、を含み、
前記階調電圧生成回路及び前記データ線駆動回路は増幅回路を含み、
前記増幅回路は、
前記増幅回路の入力ノードと第1のノードとの間に設けられる第1のスイッチ素子と、
前記第1のノードとサミングノードとの間に設けられる第1のキャパシタと、
前記第1のノードとアナログ基準電源との間に設けられる第2のスイッチ素子と、
第2のノードと前記サミングノードとの間に設けられる第2のキャパシタと、
前記第2のノードと前記増幅回路の出力ノードとの間に設けられる第3のスイッチ素子と、
前記第2のノードと前記アナログ基準電源との間に設けられる第4のスイッチ素子と、
前記出力ノードと前記サミングノードとの間に設けられる第5のスイッチ素子と、
を含むことを特徴とする集積回路装置。
【請求項2】
請求項1において、
前記増幅回路は、
その第1の入力端子に前記サミングノードが接続され、その第2の入力端子に前記アナログ基準電源の電圧が設定され、前記出力ノードに出力電圧を出力する演算増幅器を含むことを特徴とする集積回路装置。
【請求項3】
請求項1又は2において、
初期化期間においては、前記第2のスイッチ素子、前記第4のスイッチ素子、及び前記第5のスイッチ素子がオンで、前記第1のスイッチ素子、及び前記第3のスイッチ素子がオフとなり、
前記出力電圧の出力期間においては、前記第1のスイッチ素子、及び前記第3のスイッチ素子がオンで、前記第2のスイッチ素子、前記第4のスイッチ素子、及び前記第5のスイッチ素子がオフとなることを特徴とする集積回路装置。
【請求項4】
請求項3において、
前記電気光学パネルの複数のデータ線にプリチャージ電圧を供給するプリチャージ動作を行うプリチャージ回路を更に含み、
前記プリチャージ回路は、前記初期化期間に設定されたプリチャージ期間において前記プリチャージ動作を行うことを特徴とする集積回路装置。
【請求項5】
請求項3において、
前記電気光学パネルの対向電極と複数のデータ線を電気的に短絡するイコライズ動作を行うイコライズ回路を更に含み、
前記イコライズ回路は、前記初期化期間に設定されたイコライズ期間において前記イコライズ動作を行うことを特徴とする集積回路装置。
【請求項6】
請求項3において、
前記電気光学パネルの対向電極と複数のデータ線を電気的に短絡するイコライズ動作を行うイコライズ回路と、
前記電気光学パネルの前記複数のデータ線にプリチャージ電圧を供給するプリチャージ動作を行うプリチャージ回路と、
を更に含み、
前記初期化期間に設定されたイコライズ期間おいて、前記イコライズ回路がイコライズ動作を行い、前記初期化期間において前記イコライズ期間の後に設定されたプリチャージ期間において、前記プリチャージ回路がプリチャージ動作を行うことを特徴とする集積回路装置。
【請求項7】
請求項3乃至6のいずれかにおいて、
前記増幅回路は、
その第1の入力端子に前記サミングノードが接続され、その第2の入力端子に前記アナログ基準電源の電圧が設定され、前記出力ノードに出力電圧を出力する演算増幅器と、
前記初期化期間において、その一端が前記出力ノードに電気的に接続され、前記演算増幅器の発振を防止するための位相補償用キャパシタを含むことを特徴とする集積回路装置。
【請求項8】
請求項1乃至7のいずれかにおいて、
前記階調電圧生成回路は、
複数の階調電圧線の各々に対して、R用期間にR用階調電圧を、G用期間にG用階調電圧を、B用期間にB用階調電圧を時分割に出力し、
前記データ線駆動回路は、
前記R用期間にR用データ電圧、前記G用期間にG用データ電圧、前記B用期間にB用データ電圧を出力することを特徴とする集積回路装置。
【請求項9】
請求項1乃至8のいずれかにおいて、
前記階調電圧生成回路は、
第1の電源と第2の電源を電圧分割して複数の電圧分割ノードに複数の分割電圧を出力する電圧生成回路と、
前記電圧生成回路からの前記複数の分割電圧のインピーダンス変換を前記増幅回路で行って前記複数の階調電圧を出力する階調アンプ部と、
を含み、
前記電圧生成回路から前記階調アンプ部への複数の分割電圧出力線は、第1の方向に沿って配線され、
前記第1の方向に対して直交する方向を第2の方向とした場合において、
前記階調アンプ部から前記データドライバへの複数の階調電圧出力線は、前記第1の方向に沿って前記複数の分割電圧出力線の前記第2の方向側に配線されることを特徴とする集積回路装置。
【請求項10】
請求項1乃至9のいずれかに記載の集積回路装置と電気光学パネルとを含むことを特徴とする電気光学装置。
【請求項11】
請求項10に記載の電気光学装置を含むことを特徴とする電子機器。
【請求項1】
複数の階調電圧を出力する階調電圧生成回路と、
前記複数の階調電圧と画像データとを受けて電気光学パネルを駆動するデータドライバと、を含み、
前記データドライバは、
前記画像データと前記複数の階調電圧が入力され、D/A変換後の電圧を出力する少なくとも1つのD/A変換回路と、
前記D/A変換回路からのD/A変換後の前記電圧が入力されてデータ電圧を出力する少なくとも1つのデータ線駆動回路と、を含み、
前記階調電圧生成回路及び前記データ線駆動回路は増幅回路を含み、
前記増幅回路は、
前記増幅回路の入力ノードと第1のノードとの間に設けられる第1のスイッチ素子と、
前記第1のノードとサミングノードとの間に設けられる第1のキャパシタと、
前記第1のノードとアナログ基準電源との間に設けられる第2のスイッチ素子と、
第2のノードと前記サミングノードとの間に設けられる第2のキャパシタと、
前記第2のノードと前記増幅回路の出力ノードとの間に設けられる第3のスイッチ素子と、
前記第2のノードと前記アナログ基準電源との間に設けられる第4のスイッチ素子と、
前記出力ノードと前記サミングノードとの間に設けられる第5のスイッチ素子と、
を含むことを特徴とする集積回路装置。
【請求項2】
請求項1において、
前記増幅回路は、
その第1の入力端子に前記サミングノードが接続され、その第2の入力端子に前記アナログ基準電源の電圧が設定され、前記出力ノードに出力電圧を出力する演算増幅器を含むことを特徴とする集積回路装置。
【請求項3】
請求項1又は2において、
初期化期間においては、前記第2のスイッチ素子、前記第4のスイッチ素子、及び前記第5のスイッチ素子がオンで、前記第1のスイッチ素子、及び前記第3のスイッチ素子がオフとなり、
前記出力電圧の出力期間においては、前記第1のスイッチ素子、及び前記第3のスイッチ素子がオンで、前記第2のスイッチ素子、前記第4のスイッチ素子、及び前記第5のスイッチ素子がオフとなることを特徴とする集積回路装置。
【請求項4】
請求項3において、
前記電気光学パネルの複数のデータ線にプリチャージ電圧を供給するプリチャージ動作を行うプリチャージ回路を更に含み、
前記プリチャージ回路は、前記初期化期間に設定されたプリチャージ期間において前記プリチャージ動作を行うことを特徴とする集積回路装置。
【請求項5】
請求項3において、
前記電気光学パネルの対向電極と複数のデータ線を電気的に短絡するイコライズ動作を行うイコライズ回路を更に含み、
前記イコライズ回路は、前記初期化期間に設定されたイコライズ期間において前記イコライズ動作を行うことを特徴とする集積回路装置。
【請求項6】
請求項3において、
前記電気光学パネルの対向電極と複数のデータ線を電気的に短絡するイコライズ動作を行うイコライズ回路と、
前記電気光学パネルの前記複数のデータ線にプリチャージ電圧を供給するプリチャージ動作を行うプリチャージ回路と、
を更に含み、
前記初期化期間に設定されたイコライズ期間おいて、前記イコライズ回路がイコライズ動作を行い、前記初期化期間において前記イコライズ期間の後に設定されたプリチャージ期間において、前記プリチャージ回路がプリチャージ動作を行うことを特徴とする集積回路装置。
【請求項7】
請求項3乃至6のいずれかにおいて、
前記増幅回路は、
その第1の入力端子に前記サミングノードが接続され、その第2の入力端子に前記アナログ基準電源の電圧が設定され、前記出力ノードに出力電圧を出力する演算増幅器と、
前記初期化期間において、その一端が前記出力ノードに電気的に接続され、前記演算増幅器の発振を防止するための位相補償用キャパシタを含むことを特徴とする集積回路装置。
【請求項8】
請求項1乃至7のいずれかにおいて、
前記階調電圧生成回路は、
複数の階調電圧線の各々に対して、R用期間にR用階調電圧を、G用期間にG用階調電圧を、B用期間にB用階調電圧を時分割に出力し、
前記データ線駆動回路は、
前記R用期間にR用データ電圧、前記G用期間にG用データ電圧、前記B用期間にB用データ電圧を出力することを特徴とする集積回路装置。
【請求項9】
請求項1乃至8のいずれかにおいて、
前記階調電圧生成回路は、
第1の電源と第2の電源を電圧分割して複数の電圧分割ノードに複数の分割電圧を出力する電圧生成回路と、
前記電圧生成回路からの前記複数の分割電圧のインピーダンス変換を前記増幅回路で行って前記複数の階調電圧を出力する階調アンプ部と、
を含み、
前記電圧生成回路から前記階調アンプ部への複数の分割電圧出力線は、第1の方向に沿って配線され、
前記第1の方向に対して直交する方向を第2の方向とした場合において、
前記階調アンプ部から前記データドライバへの複数の階調電圧出力線は、前記第1の方向に沿って前記複数の分割電圧出力線の前記第2の方向側に配線されることを特徴とする集積回路装置。
【請求項10】
請求項1乃至9のいずれかに記載の集積回路装置と電気光学パネルとを含むことを特徴とする電気光学装置。
【請求項11】
請求項10に記載の電気光学装置を含むことを特徴とする電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2010−134107(P2010−134107A)
【公開日】平成22年6月17日(2010.6.17)
【国際特許分類】
【出願番号】特願2008−308688(P2008−308688)
【出願日】平成20年12月3日(2008.12.3)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成22年6月17日(2010.6.17)
【国際特許分類】
【出願日】平成20年12月3日(2008.12.3)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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