電圧制御発振器及びこれを用いた位相同期回路
【課題】インバータセルを構成するＭＯＳトランジスタが飽和領域のみならず、線形領域で動作する場合にも位相雑音を低減する。
【解決手段】ダミーインバータセル１１０からの信号と、基準信号との電位差を増幅した増幅信号を出力する演算増幅器１２０と；第２ＭＯＳトランジスタ１０２に接続され、増幅信号を受ける第１ＭＯＳトランジスタ１０１と、インバータ入力部及びインバータ出力部として機能する第２ＭＯＳトランジスタ１０２及び第３ＭＯＳトランジスタ１０３と、第３ＭＯＳトランジスタ１０３に接続され、発振信号の周波数を制御するための制御信号を受ける第４ＭＯＳトランジスタ１０４とを含むインバータセル１００を環状に接続したリング・オシレータと；インバータセル１００と同一の構造を備え、インバータ出力部がインバータ入力部に短絡されたダミーインバータ１１０と；を具備する。
【解決手段】ダミーインバータセル１１０からの信号と、基準信号との電位差を増幅した増幅信号を出力する演算増幅器１２０と；第２ＭＯＳトランジスタ１０２に接続され、増幅信号を受ける第１ＭＯＳトランジスタ１０１と、インバータ入力部及びインバータ出力部として機能する第２ＭＯＳトランジスタ１０２及び第３ＭＯＳトランジスタ１０３と、第３ＭＯＳトランジスタ１０３に接続され、発振信号の周波数を制御するための制御信号を受ける第４ＭＯＳトランジスタ１０４とを含むインバータセル１００を環状に接続したリング・オシレータと；インバータセル１００と同一の構造を備え、インバータ出力部がインバータ入力部に短絡されたダミーインバータ１１０と；を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リング・オシレータを用いた制御電圧信号電圧制御発振器及びこれを用いた位相同期回路に関する。
【背景技術】
【０００２】
ＰＬＬ（フェーズ・ロック・ループ）などに用いられる電圧制御発振器は、入力される制御電圧信号に応じた周波数の発振信号を出力する。ところが、発振信号には電圧制御発振器を構成するトランジスタの熱雑音及び１／ｆ雑音（フリッカ雑音）などを原因とする位相雑音がアップコンバートされる。位相雑音がアップコンバートされると、発振周波数にずれが生じてしまう。
【０００３】
非特許文献１によれば、電圧制御発振器の発振信号の立ち上がり及び立ち下がりのスルーレートが等しい、即ち、波形の対称性が高いほど、アップコンバートされるフリッカ雑音の量が低減される。
【０００４】
電圧制御発振器の１つとして、環状に結合された奇数個のインバータから構成され、任意のインバータから発振信号を得られるリング・オシレータが知られている。リング・オシレータを構成するインバータとして、以下に示すようなＣＭＯＳインバータが用いられることが多い。インバータの入力端子には第１ＰＭＯＳトランジスタのゲート端子及び第１ＮＭＯＳトランジスタのゲート端子が接続され、インバータの出力端子には第１ＰＭＯＳトランジスタのドレイン端子及び第１ＮＭＯＳトランジスタのドレイン端子が接続される。また、インバータに流れる電流を制御するために、第１ＰＭＯＳトランジスタのソース端子には第２ＰＭＯＳトランジスタのドレイン端子が接続され、第１ＮＭＯＳトランジスタのソース端子には第２ＮＭＯＳトランジスタのドレイン端子が接続されることが多い。この場合、高電位電源には、第２ＰＭＯＳトランジスタのソース端子が接続され、低電位電源には、第２ＮＭＯＳトランジスタのソース端子が接続される。以降、このような４トランジスタで構成される回路をインバータセルと呼ぶこととする。リング・オシレータでは、第１ＰＭＯＳトランジスタのドレイン電流及び第１ＮＭＯＳトランジスタのドレイン電流によって、発振信号の波形が決定される。即ち、両ドレイン電流を等しくできれば、発振信号の波形の対称性が向上し、位相雑音が低減する。
【０００５】
例えば特許文献１では、リング・オシレータの前段に演算増幅回路を設けている。制御電圧信号は、上記演算増幅回路中のテール電流源として機能するＮＭＯＳトランジスタＮ６のゲート端子に印加され、テール電流量が制御される。テール電流に基づいて決まる参照電流がカレントミラー回路によって、各インバータセルの第２ＰＭＯＳトランジスタ（Ｐ１１，Ｐ１３，Ｐ１５）のドレイン電流及び第２ＮＭＯＳトランジスタ（Ｎ１１，Ｎ１３，Ｎ１５）のドレイン電流にコピーされる。第２ＰＭＯＳトランジスタのドレイン電流と第１ＰＭＯＳトランジスタ（Ｐ１２，Ｐ１４，Ｐ１６）のドレイン電流は等しく、第２ＮＭＯＳトランジスタのドレイン電流と第１ＮＭＯＳトランジスタ（Ｎ１０，Ｎ１２，Ｎ１４）のドレイン電流は等しいから、第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタのドレイン電流も等しくなる。即ち、特許文献１では、制御電圧信号を一旦電流に変換し、この電流量によって発振周波数を制御している。
【特許文献１】特開平５−１４１３６号公報（図４）
【非特許文献１】A. Hajimiri, S. Limotyrails, and T. H. Lee, "Jitter and Phase Noise in Ring Oscillators", IEEE J. of Solid-State Circuits Vol. 34, No. 6, JUNE. 1999.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述したように、特許文献１で提案されている手法では、演算増幅器側からの参照電流をカレントミラー回路によってインバータセルにコピーしている。しかしながら、カレントミラー回路によって、参照電流をインバータセルにコピーする手法では、インバータセル中のＭＯＳトランジスタが電流源として機能する必要がある。ＭＯＳトランジスタには、遮断領域、線形領域及び飽和領域の３つの動作領域が存在するが、このうち飽和領域においてのみＭＯＳトランジスタは電流源として機能する。従って、発振信号の波形の対称性を高くできる制御電圧信号が、電流源として機能させたいトランジスタが飽和領域として動作するような範囲に限られる問題がある。即ち、制御電圧信号は演算増幅回路中のテール電流源として機能するＭＯＳトランジスタのゲート端子に印加されるため、このＭＯＳトランジスタが飽和領域で動作するような範囲でなければならない。
【０００７】
更に、リング・オシレータの位相雑音特性は、インバータセルを構成するＭＯＳトランジスタが飽和領域で動作するよりも、線形領域で動作するほうが良好であることが知られている。
【０００８】
従って、本発明はインバータセルを構成するＭＯＳトランジスタが飽和領域のみならず、線形領域で動作する場合にも位相雑音を低減できる電圧制御発振器、及び前記電圧制御発振器を用いた位相同期回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る電圧制御発振器は、一導電型の第１ＭＯＳトランジスタ及び逆導電型の第２ＭＯＳトランジスタを有する第１ＭＯＳインバータを奇数個リング状に接続し、任意の第１ＭＯＳインバータから発振出力信号が取り出し可能なリング・オシレータと；第１入力端子に入力される信号と第２入力端子に入力される基準信号との電位差を増幅して増幅信号を出力する演算増幅器と；前記第１ＭＯＳトランジスタと第１電源との間に各々挿入され、前記増幅信号によって制御される一導電型の第３ＭＯＳトランジスタと；前記第２ＭＯＳトランジスタと第２電源との間に各々挿入され、前記制御電圧信号によって制御される逆導電型の第４ＭＯＳトランジスタと；前記第１入力端子にゲート端子及びドレイン端子が共通に接続された一導電型の第５ＭＯＳトランジスタ及び逆導電型の第６ＭＯＳトランジスタを有する第２ＭＯＳインバータと；記第５ＭＯＳトランジスタと第１電源との間に挿入され、前記増幅信号によって制御される一導電型の第７ＭＯＳトランジスタと；前記第６ＭＯＳトランジスタと第２電源との間に挿入され、前記制御電圧信号によって制御される逆導電型の第８ＭＯＳトランジスタと；を具備する。
【００１０】
本発明の他の態様に係る電圧制御発振器は、一導電型の第１ＭＯＳトランジスタ及び逆導電型の第２ＭＯＳトランジスタを有する第１ＭＯＳインバータを奇数個リング状に接続し、任意の第１ＭＯＳインバータから発振出力信号を取り出し可能なリング・オシレータと第１入力端子に入力される信号と第２入力端子に入力される基準信号との電位差を増幅して増幅信号を出力する演算増幅器と；前記増幅信号の高周波成分を除去してフィルタ信号を出力する低域通過型フィルタと；前記第１ＭＯＳトランジスタと第１電源との間に各々挿入され、前記フィルタ信号によって制御される一導電型の第３ＭＯＳトランジスタと；前記第２ＭＯＳトランジスタと第２電源との間に各々挿入され、前記制御電圧信号によって制御される逆導電型の第４ＭＯＳトランジスタと；前記第１入力端子にゲート端子及びドレイン端子が共通に接続された一導電型の第５ＭＯＳトランジスタ及び逆導電型の第６ＭＯＳトランジスタを有する第２ＭＯＳインバータと；前記第５ＭＯＳトランジスタと第１電源との間に挿入され、前記フィルタ信号によって制御される一導電型の第７ＭＯＳトランジスタと；前記第６ＭＯＳトランジスタと第２電源との間に挿入され、前記制御電圧信号によって制御される逆導電型の第８ＭＯＳトランジスタと；を具備する。
【発明の効果】
【００１１】
本発明によれば、インバータセルを構成するＭＯＳトランジスタが飽和領域のみならず、線形領域で動作する場合にも位相雑音を低減できる電圧制御発振器、及び前記電圧制御発振器を用いた位相同期回路を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態について説明する。
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係る電圧制御発振器は、ｎ個（ｎは奇数とする）のインバータセル１００−１乃至１００−ｎ、ダミーインバータセル１１０及び演算増幅器１２０を含む。
【００１３】
インバータセル１００−１乃至１００−ｎは共通の構造を持つインバータセルであり、環状に結合されてリング・オシレータを形成している。従って、代表としてインバータセル１００−１の構造を説明する。
【００１４】
インバータセル１００−１の入力端子にはＰＭＯＳトランジスタＭ１０２−１のゲート端子及びＮＭＯＳトランジスタＭ１０３−１のゲート端子が接続されている。また、インバータセル１００−１の出力端子にはＰＭＯＳトランジスタＭ１０２−１のドレイン端子及びＮＭＯＳトランジスタＭ１０３−１のドレイン端子が接続されている。即ち、ＰＭＯＳトランジスタＭ１０２−１及びＮＭＯＳトランジスタＭ１０３−１によってＣＭＯＳインバータが構成されている。電源ＶＤＤにはＰＭＯＳトランジスタＭ１０１−１のソース端子が接続され、グラウンドＧＮＤにはＮＭＯＳトランジスタＭ１０４−１のソース端子が接続されている。ＰＭＯＳトランジスタＭ１０２−１のソース端子及びＰＭＯＳトランジスタＭ１０１−１のドレイン端子、ＮＭＯＳトランジスタＭ１０３−１のソース端子及びＮＭＯＳトランジスタＭ１０４−１のドレイン端子は夫々接続されている。ＰＭＯＳトランジスタＭ１０１−１のゲート端子には演算増幅器１２０の出力信号Ｖ２が印加され、ＮＭＯＳトランジスタＭ１０４−１のゲート端子には制御電圧信号Ｖｃが印加されている。各インバータセルの出力端子は次段の入力端子に接続され、最終段のインバータセル１００−ｎの出力端子は発振信号Ｖoutを出力すると共に、インバータセル１００−１の入力端子に接続される。
【００１５】
ダミーインバータセル１１０は、インバータセル１００−１乃至１００−ｎと同一の構造を備えており、入出力端子が短絡されている。ダミーインバータセル１１０の出力信号Ｖ１は、演算増幅器１２０の第１入力端子に入力される。即ち、ＰＭＯＳトランジスタＭ１１２及びＮＭＯＳトランジスタＭ１１３のゲート端子及びドレイン端子が、演算増幅器１２０の第１入力端子に共通に接続されている。
【００１６】
演算増幅器１２０は、第１入力端子及び第２入力端子を備え、第１入力端子に入力される信号と、第２入力端子に入力される信号との電位差を利得Ａにて増幅した増幅信号Ｖ２を出力する。前述したように、演算増幅器１２０の第１入力端子にはダミーインバータセル１１０の出力信号Ｖ１が入力される。即ち、演算増幅器１２０は、出力信号Ｖ２がダミーインバータセル１１０を経由して、再び第１入力端子に接続される負帰還を形成している。一方、演算増幅器１２０の第２入力端子には基準信号Ｖｒｅｆが入力される。即ち、演算増幅器１２０の出力する増幅信号Ｖ２は、Ａ（Ｖ１−Ｖｒｅｆ）となる。演算増幅器１２０の利得Ａが十分大きければ、Ｖ１はＶｒｅｆに収束する。尚、本実施形態では第１入力端子にダミーインバータセル１１０の出力信号Ｖ１が入力され、第２入力端子に基準信号Ｖｒｅｆが入力されるように構成したが、これらの接続を入れ替えてもよい。
【００１７】
ここで、図２を用いて演算増幅器１２０の一例を示す。この演算増幅器１２０では、電源ＶＤＤにＰＭＯＳトランジスタＭ１２０−１のソース端子及びＰＭＯＳトランジスタＭ１２０−２のソース端子が夫々接続されている。これらＰＭＯＳトランジスタＭ１２０−１及びＭ１２０−２のゲート端子は短絡され、ＰＭＯＳトランジスタＭ１２０−１のドレイン端子に接続されている。ＰＭＯＳトランジスタＭ１２０−２のドレイン端子は演算増幅器１２０の出力端子として機能し、増幅信号Ｖ２を出力する。ＰＭＯＳトランジスタＭ１２０−１のドレイン端子には、ＮＭＯＳトランジスタＭ１２０−３のドレイン端子が接続される。ＮＭＯＳトランジスタＭ１２０−３のゲート端子は演算増幅器１２０の第１入力端子として機能し、ダミーインバータセル１１０の出力信号Ｖ１が入力される。ＰＭＯＳトランジスタＭ１２０−２のドレイン端子には、ＮＭＯＳトランジスタＭ１２０−４のドレイン端子が接続される。ＮＭＯＳトランジスタＭ１２０−４のゲート端子は演算増幅器１２０の第２入力端子として機能し、基準信号Ｖｒｅｆが入力される。ＮＭＯＳトランジスタＭ１２０−３及びＮＭＯＳトランジスタＭ１２０−４のソース端子は短絡され、ＮＭＯＳトランジスタＭ１２０−５のドレイン端子に接続されている。ＮＭＯＳトランジスタＭ１２０−５は、テール電流源として機能し、ゲート端子に印加されるバイアス電圧Ｖｂｉａｓによって駆動される。ＮＭＯＳトランジスタＭ１２０−５のソース端子はグラウンドＧＮＤに接続され、テール電流が捨てられる。
【００１８】
図２に示す演算増幅器１２０の動作を簡単に説明すると、ＰＭＯＳトランジスタＭ１２０−１及びＰＭＯＳトランジスタＭ１２０−２は、同一のトランジスタであり、ゲート・ソース間電圧が等しいため、同量のドレイン電流が流れる。このドレイン電流をＩｄとする。ＰＭＯＳトランジスタＭ１２０−１のドレイン電流Ｉｄは、そのままＮＭＯＳトランジスタＭ１２０−３のドレイン電流として、ＮＭＯＳトランジスタＭ１２０−５に流れ込む。ここで、ＮＭＯＳトランジスタ１２０−５に流れるテール電流をＩｔとする。ＮＭＯＳトランジスタＭ１２０−５のドレイン端子にキルヒホフの電流則を適用すれば、ＮＭＯＳトランジスタＭ１２０−４のドレイン電流はＩｔ−Ｉｄと表すことができる。従って、ＰＭＯＳトランジスタＭ１２０−２のドレイン電流Ｉｄのうち、Ｉｔ−ＩｄがＮＭＯＳトランジスタＭ１２０−４に流入し、残りの２Ｉｄ−Ｉｔが演算増幅器１２０の出力端子より流出する。尚、Ｖ１がＶｒｅｆに十分収束していれば、ＮＭＯＳトランジスタＭ１２０−３及びＮＭＯＳトランジスタＭ１２０−４のドレイン電流は等しくなり、Ｉｄ＝Ｉｔ／２となる。従って、演算増幅器１２０の出力端子より流入出する電流量は０となる。
【００１９】
次に、図３Ａ及び図３Ｂを用いて図１に示す電圧制御発振器の動作について説明する。尚、以下の説明ではインバータセル１００−１のみについて代表的に説明しているが、残りのインバータセル１００−２乃至１００−ｎについても同様である。
【００２０】
図３Ａに示すように、ＰＭＯＳトランジスタＭ１０１−１及びＮＭＯＳトランジスタＭ１０４−１が飽和領域で動作する場合には、両ＭＯＳトランジスタＭ１０１−１及びＭ１０４−１は電流源として機能し、次段のインバータセルの入力部分を構成するＭＯＳトランジスタのゲート容量Ｃｇを駆動する。即ち、発振信号の立ち上がり時にはＰＭＯＳトランジスタＭ１０１−１のドレイン電流によってゲート容量Ｃｇが充電され、立ち下がり時にはＮＭＯＳトランジスタＭ１０４−１のドレイン電流によってゲート容量Ｃｇが放電される。従って、これら電流源として機能するＰＭＯＳトランジスタＭ１０１−１及びＮＭＯＳトランジスタＭ１０４−１のドレイン電流を等しくすることにより、発振信号の波形の対称性を向上させることができる。電流源としてのＰＭＯＳトランジスタＭ１０１−１のドレイン電流は、電源ＶＤＤと増幅信号Ｖ２の電位差によって決まる。また、電流源としてのＮＭＯＳトランジスタＭ１０４−１のドレイン電流は、制御電圧信号ＶｃとグラウンドＧＮＤの電位差によって決まる。制御電圧信号ＶｃによってＮＭＯＳトランジスタＭ１０４−１のドレイン電流を制御することにより、発振周波数を制御できる。
【００２１】
一方、図３Ｂに示すように、ＰＭＯＳトランジスタＭ１０１−１及びＮＭＯＳトランジスタＭ１０４−１が線形領域で動作する場合には、両ＭＯＳトランジスタＭ１０１−１及びＭ１０４−１は可変抵抗として機能する。次段のインバータセルの入力部分を構成するＭＯＳトランジスタのゲート容量Ｃｇは、電流源として機能するＰＭＯＳトランジスタＭ１０２−１及びＮＭＯＳトランジスタＭ１０３−１によって駆動される。即ち、発振信号の立ち上がり時にはＰＭＯＳトランジスタＭ１０２−１のドレイン電流によってゲート容量Ｃｇが充電され、立ち下がり時にはＮＭＯＳトランジスタＭ１０３−１のドレイン電流によってゲート容量Ｃｇが放電される。従って、これら電流源として機能するＰＭＯＳトランジスタＭ１０２−１及びＮＭＯＳトランジスタＭ１０３−１のドレイン電流を等しくすることにより、発振信号の波形の対称性を向上させることができる。電流源としてのＰＭＯＳトランジスタＭ１０２−１のドレイン電流は、ＰＭＯＳトランジスタＭ１０１−１による電源ＶＤＤからの降下分とインバータセル１００−１の入力信号との電位差によって決まる。また、電流源としてのＮＭＯＳトランジスタＭ１０３−１のドレイン電流は、インバータセル１００−１の入力信号とＮＭＯＳトランジスタＭ１０４−１によるＧＮＤからの上昇分との電位差によって決まる。可変抵抗として機能するＮＭＯＳトランジスタＭ１０４−１の抵抗値を制御電圧信号Ｖｃによって制御することにより、間接的にＮＭＯＳトランジスタＭ１０３−１のドレイン電流を制御して、発振周波数を制御できる。
【００２２】
前述したように、インバータセル１００−１乃至１００−ｎは、ダミーインバータセル１１０と同一の構造であるから、各インバータセル１００−１乃至１００−ｎの入出力電圧が基準信号Ｖｒｅｆに収束するように、増幅信号Ｖ２が与えられる。ところが、各インバータセル１００−１乃至１００−ｎの入出力電圧は常に変動するため、全ての動作点において流入出する電流量を等しくすることは困難である。従って、基準信号Ｖｒｅｆとして電源ＶＤＤ及びグラウンドＧＮＤの電位の平均値を用いることが望ましい。このような基準信号Ｖｒｅｆを用いれば、制御電圧信号Ｖｃが広い範囲で変化しても、発振信号の波形の対称性が崩れにくくなる。
【００２３】
以上説明したように、本実施形態ではリング・オシレータを構成する各インバータセルの入出力電圧を負帰還によって基準信号に収束させ、入出力のスルーレートが等しくなるようにしている。従って、本実施形態によれば、発振信号の波形の対称性が向上し、位相雑音を低減できる。また、本実施形態では、制御電圧信号を受けるＭＯＳトランジスタＭ１０４が線形領域で動作する場合には、可変抵抗としてのＭＯＳトランジスタ１０４−１の抵抗値を変えて発振周波数を制御している。従って、本実施形態によれば、インバータセルを構成するＭＯＳトランジスタが飽和領域のみならず、線形領域で動作する場合であっても位相雑音を低減することができる。
【００２４】
尚、本実施形態では、制御電圧信号ＶｃをＮＭＯＳトランジスタに、増幅信号Ｖ２をＰＭＯＳトランジスタに入力しているが、これらを入れ替えても構わない。
【００２５】
（第２の実施形態）
図４に示すように、本発明の第２の実施形態に係る電圧制御発振器は、上記第１の実施形態に係る電圧制御発振器における演算増幅器１２０を積分器２２０に置き換えている。以下の説明では図４において、図１と同一部分には同一符号を付して詳細な説明を省略し、図１と異なる部分を中心に述べる。
【００２６】
積分器２２０には低消費電力及び低雑音化の観点から例えばｇｍ−Ｃ積分器が用いられる。ｇｍ−Ｃ積分器は、ＯＴＡ（Operational Transconductance Amplifier）とキャパシタとに分けることができる。ＯＴＡは、２つの入力信号の電位差をトランスコンダクタンスｇｍ倍した電流を出力する電圧制御電流源である。本実施形態では、ダミーインバータセル１１０の出力信号Ｖ１と基準信号Ｖｒｅｆの電位差をトランスコンダクタンスｇｍ倍した電流ｇｍ（Ｖ１−Ｖｒｅｆ）を出力する。ＯＴＡからの出力信号はキャパシタＣによって積分され、インバータセル１００−１乃至１００−ｎ及びダミーインバータセル１１０に供給される。即ち、ＯＴＡからの出力信号のうち高周波成分がカットされる。
【００２７】
ここで、積分器２２０の具体的な構成の一例について図５を用いて説明する。図５に示すｇｍ−Ｃ積分器２２０中のＯＴＡは、図２に示した演算増幅器１２０と同様の構成である。即ち、ＯＴＡを構成するＭＯＳトランジスタＭ２２０−１乃至Ｍ２２０−５は、演算増幅器１２０を構成するＭＯＳトランジスタＭ１２０−１乃至Ｍ１２０−５に夫々対応する。ｇｍ−Ｃ積分器２２０では、上記ＯＴＡの出力信号をキャパシタＣにて積分している。キャパシタＣは１次の低域通過型フィルタ（ＬＰＦ）として機能し、上記ＯＴＡの出力信号の高周波成分をカットできる。カットオフ周波数は、キャパシタＣの容量値によって制御することができる。
【００２８】
以上説明したように本実施形態によれば、増幅信号中の高周波成分をカットすることにより、雑音の帯域を制限している。従って、本実施形態によれば、電圧制御発振器の位相雑音を更に低減させることができる。
【００２９】
（第３の実施形態）
図６に示すように、本発明の第３の実施形態に係る位相同期回路は、基準クロック発生源３３０、位相比較器３４０、ループ・フィルタ３６０、電圧制御発振器３７０及び分周器３８０を有する。
基準クロック発生源３３０は、基準周波数ｆrefの基準クロック信号を生成する。基準クロック信号は位相比較器３４０の基準位相入力部へと入力される。尚、基準クロック発生源３３０は外付けであってもよい。
【００３０】
位相比較器３４０は基準位相入力部と発振位相入力部との位相差分を検出する。即ち、位相比較器３４０は基準位相入力部に入力された基準クロック信号と発振位相入力部に入力された分周信号との位相差をＫPD倍した電圧を備える位相差信号を出力する。この位相差信号はループ・フィルタ３６０に入力される。
【００３１】
位相比較器３４０からの位相差信号はループ・フィルタ３６０に入力される。ループ・フィルタ３６０は例えば抵抗及びキャパシタ（ＲＣ）で構成されるＬＰＦであり、位相差信号中の交流分を除去する。このフィルタリングされた位相差信号は制御電圧信号Ｖｃとして電圧制御発振器３７０に入力される。図６では、ループ・フィルタ３６０としてラグフィルタが用いられているが、これに限られるものでない。
【００３２】
電圧制御発振器３７０は、前述した第１または第２実施形態に係る電圧制御発振器であり、入力された制御電圧信号Ｖｃに応じた周波数で発振する。制御電圧信号Ｖｃが入力された電圧制御発振器３７０は、周波数ｆoutの発振信号を出力する。周波数ｆoutの発振信号は、分周器３８０に入力される。
【００３３】
分周器３８０は、電圧制御発振器３７０からの発振信号を固定または可変の分周比Ｎで分周した周波数ｆout／Ｎの位相比較器３４０の発振位相入力部に入力する。
【００３４】
以上説明したように、本実施形態では前述した第１または第２実施形態に係る電圧制御発振器を用いて位相比較回路を形成し、基準クロック信号の分周比倍の周波数の発振信号を得ている。従って、本実施形態によれば、より広い制御電圧信号に対して、対称性の良い波形を持つ発振信号を生成することができるため、トランジスタの１／ｆ雑音に起因する位相雑音を抑制することができる。
【００３５】
（第４の実施形態）
図７に示すように、本発明の第４の実施形態に係る位相同期回路は、基準クロック発生源３３０、位相周波数比較器４４０、チャージ・ポンプ４５０、ループ・フィルタ４６０、電圧制御発振器３７０及び分周器３８０を有する。以下の説明では図７において、図６と同一部分には同一符号を付して詳細な説明を省略し、図６と異なる部分を中心に述べる。
【００３６】
基準クロック発生源３３０は、基準周波数ｆrefの基準クロック信号を生成する。基準クロック信号は位相周波数比較器４４０の基準位相入力部へと入力される。尚、基準クロック発生源３３０は外付けであってもよい。
【００３７】
位相周波数比較器４４０は基準位相入力部と発振位相入力部との位相差分を検出する。即ち、位相周波数比較器４４０は基準位相入力部に入力された基準クロック信号と発振位相入力部に入力された分周信号との波形のずれが１サイクル以内であれば、位相比較器と同様に、位相差をＫPFD倍した電圧を備える位相差信号を出力する。一方、位相周波数比較器４４０は基準位相入力部に入力された基準クロック信号と発振位相入力部に入力された分周信号との波形のずれが１サイクルを超えると、周波数差を低減させるための位相差信号を出力する。尚、位相周波数比較器４４０は、単に位相比較器であってもよい。
【００３８】
位相周波数比較器４４０からの位相差信号はチャージ・ポンプ４５０に入力される。チャージ・ポンプ４５０は昇圧回路であり、位相差信号を増幅する。増幅された位相差信号は、ループ・フィルタ４６０に入力される。ループ・フィルタ４６０は例えば抵抗及びキャパシタ（ＲＣ）で構成されるＬＰＦであり、位相差信号中の交流分を除去する。このフィルタリングされた位相差信号は制御電圧信号Ｖｃとして電圧制御発振器３７０に入力される。
【００３９】
以上説明したように、本実施形態では前述した第１または第２実施形態に係る電圧制御発振器を用いて位相比較回路を形成し、基準クロック信号の分周比倍の周波数の発振信号を得ている。従って、本実施形態によれば、より広い制御電圧信号に対して、対称性の良い波形を持つ発振信号を生成することができるため、トランジスタの１／ｆ雑音に起因する位相雑音を抑制することができる。
【００４０】
なお、この発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００４１】
【図１】第１の実施形態に係る電圧制御発振器を示す図。
【図２】図１に示す演算増幅器の一例を示す図。
【図３Ａ】図１に示すインバータセルの動作の一例を概念的に示す図。
【図３Ｂ】図１に示すインバータセルの動作の他の例を概念的に示す図。
【図４】第２の実施形態に係る電圧制御発振器を示す図。
【図５】図４に示す積分器の一例を示す図。
【図６】第３の実施形態に係る位相同期回路を示すブロック図。
【図７】第４の実施形態に係る位相同期回路を示すブロック図。
【符号の説明】
【００４２】
１００・・・インバータセル
１１０・・・ダミーインバータセル
１２０・・・演算増幅器
２２０・・・積分器
３３０・・・基準クロック発生源
３４０・・・位相比較器
３６０・・・ループ・フィルタ
３７０・・・電圧制御発振器
３８０・・・分周器
４４０・・・位相周波数比較器
４５０・・・チャージ・ポンプ
４６０・・・ループ・フィルタ
【技術分野】
【０００１】
本発明は、リング・オシレータを用いた制御電圧信号電圧制御発振器及びこれを用いた位相同期回路に関する。
【背景技術】
【０００２】
ＰＬＬ（フェーズ・ロック・ループ）などに用いられる電圧制御発振器は、入力される制御電圧信号に応じた周波数の発振信号を出力する。ところが、発振信号には電圧制御発振器を構成するトランジスタの熱雑音及び１／ｆ雑音（フリッカ雑音）などを原因とする位相雑音がアップコンバートされる。位相雑音がアップコンバートされると、発振周波数にずれが生じてしまう。
【０００３】
非特許文献１によれば、電圧制御発振器の発振信号の立ち上がり及び立ち下がりのスルーレートが等しい、即ち、波形の対称性が高いほど、アップコンバートされるフリッカ雑音の量が低減される。
【０００４】
電圧制御発振器の１つとして、環状に結合された奇数個のインバータから構成され、任意のインバータから発振信号を得られるリング・オシレータが知られている。リング・オシレータを構成するインバータとして、以下に示すようなＣＭＯＳインバータが用いられることが多い。インバータの入力端子には第１ＰＭＯＳトランジスタのゲート端子及び第１ＮＭＯＳトランジスタのゲート端子が接続され、インバータの出力端子には第１ＰＭＯＳトランジスタのドレイン端子及び第１ＮＭＯＳトランジスタのドレイン端子が接続される。また、インバータに流れる電流を制御するために、第１ＰＭＯＳトランジスタのソース端子には第２ＰＭＯＳトランジスタのドレイン端子が接続され、第１ＮＭＯＳトランジスタのソース端子には第２ＮＭＯＳトランジスタのドレイン端子が接続されることが多い。この場合、高電位電源には、第２ＰＭＯＳトランジスタのソース端子が接続され、低電位電源には、第２ＮＭＯＳトランジスタのソース端子が接続される。以降、このような４トランジスタで構成される回路をインバータセルと呼ぶこととする。リング・オシレータでは、第１ＰＭＯＳトランジスタのドレイン電流及び第１ＮＭＯＳトランジスタのドレイン電流によって、発振信号の波形が決定される。即ち、両ドレイン電流を等しくできれば、発振信号の波形の対称性が向上し、位相雑音が低減する。
【０００５】
例えば特許文献１では、リング・オシレータの前段に演算増幅回路を設けている。制御電圧信号は、上記演算増幅回路中のテール電流源として機能するＮＭＯＳトランジスタＮ６のゲート端子に印加され、テール電流量が制御される。テール電流に基づいて決まる参照電流がカレントミラー回路によって、各インバータセルの第２ＰＭＯＳトランジスタ（Ｐ１１，Ｐ１３，Ｐ１５）のドレイン電流及び第２ＮＭＯＳトランジスタ（Ｎ１１，Ｎ１３，Ｎ１５）のドレイン電流にコピーされる。第２ＰＭＯＳトランジスタのドレイン電流と第１ＰＭＯＳトランジスタ（Ｐ１２，Ｐ１４，Ｐ１６）のドレイン電流は等しく、第２ＮＭＯＳトランジスタのドレイン電流と第１ＮＭＯＳトランジスタ（Ｎ１０，Ｎ１２，Ｎ１４）のドレイン電流は等しいから、第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタのドレイン電流も等しくなる。即ち、特許文献１では、制御電圧信号を一旦電流に変換し、この電流量によって発振周波数を制御している。
【特許文献１】特開平５−１４１３６号公報（図４）
【非特許文献１】A. Hajimiri, S. Limotyrails, and T. H. Lee, "Jitter and Phase Noise in Ring Oscillators", IEEE J. of Solid-State Circuits Vol. 34, No. 6, JUNE. 1999.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述したように、特許文献１で提案されている手法では、演算増幅器側からの参照電流をカレントミラー回路によってインバータセルにコピーしている。しかしながら、カレントミラー回路によって、参照電流をインバータセルにコピーする手法では、インバータセル中のＭＯＳトランジスタが電流源として機能する必要がある。ＭＯＳトランジスタには、遮断領域、線形領域及び飽和領域の３つの動作領域が存在するが、このうち飽和領域においてのみＭＯＳトランジスタは電流源として機能する。従って、発振信号の波形の対称性を高くできる制御電圧信号が、電流源として機能させたいトランジスタが飽和領域として動作するような範囲に限られる問題がある。即ち、制御電圧信号は演算増幅回路中のテール電流源として機能するＭＯＳトランジスタのゲート端子に印加されるため、このＭＯＳトランジスタが飽和領域で動作するような範囲でなければならない。
【０００７】
更に、リング・オシレータの位相雑音特性は、インバータセルを構成するＭＯＳトランジスタが飽和領域で動作するよりも、線形領域で動作するほうが良好であることが知られている。
【０００８】
従って、本発明はインバータセルを構成するＭＯＳトランジスタが飽和領域のみならず、線形領域で動作する場合にも位相雑音を低減できる電圧制御発振器、及び前記電圧制御発振器を用いた位相同期回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る電圧制御発振器は、一導電型の第１ＭＯＳトランジスタ及び逆導電型の第２ＭＯＳトランジスタを有する第１ＭＯＳインバータを奇数個リング状に接続し、任意の第１ＭＯＳインバータから発振出力信号が取り出し可能なリング・オシレータと；第１入力端子に入力される信号と第２入力端子に入力される基準信号との電位差を増幅して増幅信号を出力する演算増幅器と；前記第１ＭＯＳトランジスタと第１電源との間に各々挿入され、前記増幅信号によって制御される一導電型の第３ＭＯＳトランジスタと；前記第２ＭＯＳトランジスタと第２電源との間に各々挿入され、前記制御電圧信号によって制御される逆導電型の第４ＭＯＳトランジスタと；前記第１入力端子にゲート端子及びドレイン端子が共通に接続された一導電型の第５ＭＯＳトランジスタ及び逆導電型の第６ＭＯＳトランジスタを有する第２ＭＯＳインバータと；記第５ＭＯＳトランジスタと第１電源との間に挿入され、前記増幅信号によって制御される一導電型の第７ＭＯＳトランジスタと；前記第６ＭＯＳトランジスタと第２電源との間に挿入され、前記制御電圧信号によって制御される逆導電型の第８ＭＯＳトランジスタと；を具備する。
【００１０】
本発明の他の態様に係る電圧制御発振器は、一導電型の第１ＭＯＳトランジスタ及び逆導電型の第２ＭＯＳトランジスタを有する第１ＭＯＳインバータを奇数個リング状に接続し、任意の第１ＭＯＳインバータから発振出力信号を取り出し可能なリング・オシレータと第１入力端子に入力される信号と第２入力端子に入力される基準信号との電位差を増幅して増幅信号を出力する演算増幅器と；前記増幅信号の高周波成分を除去してフィルタ信号を出力する低域通過型フィルタと；前記第１ＭＯＳトランジスタと第１電源との間に各々挿入され、前記フィルタ信号によって制御される一導電型の第３ＭＯＳトランジスタと；前記第２ＭＯＳトランジスタと第２電源との間に各々挿入され、前記制御電圧信号によって制御される逆導電型の第４ＭＯＳトランジスタと；前記第１入力端子にゲート端子及びドレイン端子が共通に接続された一導電型の第５ＭＯＳトランジスタ及び逆導電型の第６ＭＯＳトランジスタを有する第２ＭＯＳインバータと；前記第５ＭＯＳトランジスタと第１電源との間に挿入され、前記フィルタ信号によって制御される一導電型の第７ＭＯＳトランジスタと；前記第６ＭＯＳトランジスタと第２電源との間に挿入され、前記制御電圧信号によって制御される逆導電型の第８ＭＯＳトランジスタと；を具備する。
【発明の効果】
【００１１】
本発明によれば、インバータセルを構成するＭＯＳトランジスタが飽和領域のみならず、線形領域で動作する場合にも位相雑音を低減できる電圧制御発振器、及び前記電圧制御発振器を用いた位相同期回路を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態について説明する。
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係る電圧制御発振器は、ｎ個（ｎは奇数とする）のインバータセル１００−１乃至１００−ｎ、ダミーインバータセル１１０及び演算増幅器１２０を含む。
【００１３】
インバータセル１００−１乃至１００−ｎは共通の構造を持つインバータセルであり、環状に結合されてリング・オシレータを形成している。従って、代表としてインバータセル１００−１の構造を説明する。
【００１４】
インバータセル１００−１の入力端子にはＰＭＯＳトランジスタＭ１０２−１のゲート端子及びＮＭＯＳトランジスタＭ１０３−１のゲート端子が接続されている。また、インバータセル１００−１の出力端子にはＰＭＯＳトランジスタＭ１０２−１のドレイン端子及びＮＭＯＳトランジスタＭ１０３−１のドレイン端子が接続されている。即ち、ＰＭＯＳトランジスタＭ１０２−１及びＮＭＯＳトランジスタＭ１０３−１によってＣＭＯＳインバータが構成されている。電源ＶＤＤにはＰＭＯＳトランジスタＭ１０１−１のソース端子が接続され、グラウンドＧＮＤにはＮＭＯＳトランジスタＭ１０４−１のソース端子が接続されている。ＰＭＯＳトランジスタＭ１０２−１のソース端子及びＰＭＯＳトランジスタＭ１０１−１のドレイン端子、ＮＭＯＳトランジスタＭ１０３−１のソース端子及びＮＭＯＳトランジスタＭ１０４−１のドレイン端子は夫々接続されている。ＰＭＯＳトランジスタＭ１０１−１のゲート端子には演算増幅器１２０の出力信号Ｖ２が印加され、ＮＭＯＳトランジスタＭ１０４−１のゲート端子には制御電圧信号Ｖｃが印加されている。各インバータセルの出力端子は次段の入力端子に接続され、最終段のインバータセル１００−ｎの出力端子は発振信号Ｖoutを出力すると共に、インバータセル１００−１の入力端子に接続される。
【００１５】
ダミーインバータセル１１０は、インバータセル１００−１乃至１００−ｎと同一の構造を備えており、入出力端子が短絡されている。ダミーインバータセル１１０の出力信号Ｖ１は、演算増幅器１２０の第１入力端子に入力される。即ち、ＰＭＯＳトランジスタＭ１１２及びＮＭＯＳトランジスタＭ１１３のゲート端子及びドレイン端子が、演算増幅器１２０の第１入力端子に共通に接続されている。
【００１６】
演算増幅器１２０は、第１入力端子及び第２入力端子を備え、第１入力端子に入力される信号と、第２入力端子に入力される信号との電位差を利得Ａにて増幅した増幅信号Ｖ２を出力する。前述したように、演算増幅器１２０の第１入力端子にはダミーインバータセル１１０の出力信号Ｖ１が入力される。即ち、演算増幅器１２０は、出力信号Ｖ２がダミーインバータセル１１０を経由して、再び第１入力端子に接続される負帰還を形成している。一方、演算増幅器１２０の第２入力端子には基準信号Ｖｒｅｆが入力される。即ち、演算増幅器１２０の出力する増幅信号Ｖ２は、Ａ（Ｖ１−Ｖｒｅｆ）となる。演算増幅器１２０の利得Ａが十分大きければ、Ｖ１はＶｒｅｆに収束する。尚、本実施形態では第１入力端子にダミーインバータセル１１０の出力信号Ｖ１が入力され、第２入力端子に基準信号Ｖｒｅｆが入力されるように構成したが、これらの接続を入れ替えてもよい。
【００１７】
ここで、図２を用いて演算増幅器１２０の一例を示す。この演算増幅器１２０では、電源ＶＤＤにＰＭＯＳトランジスタＭ１２０−１のソース端子及びＰＭＯＳトランジスタＭ１２０−２のソース端子が夫々接続されている。これらＰＭＯＳトランジスタＭ１２０−１及びＭ１２０−２のゲート端子は短絡され、ＰＭＯＳトランジスタＭ１２０−１のドレイン端子に接続されている。ＰＭＯＳトランジスタＭ１２０−２のドレイン端子は演算増幅器１２０の出力端子として機能し、増幅信号Ｖ２を出力する。ＰＭＯＳトランジスタＭ１２０−１のドレイン端子には、ＮＭＯＳトランジスタＭ１２０−３のドレイン端子が接続される。ＮＭＯＳトランジスタＭ１２０−３のゲート端子は演算増幅器１２０の第１入力端子として機能し、ダミーインバータセル１１０の出力信号Ｖ１が入力される。ＰＭＯＳトランジスタＭ１２０−２のドレイン端子には、ＮＭＯＳトランジスタＭ１２０−４のドレイン端子が接続される。ＮＭＯＳトランジスタＭ１２０−４のゲート端子は演算増幅器１２０の第２入力端子として機能し、基準信号Ｖｒｅｆが入力される。ＮＭＯＳトランジスタＭ１２０−３及びＮＭＯＳトランジスタＭ１２０−４のソース端子は短絡され、ＮＭＯＳトランジスタＭ１２０−５のドレイン端子に接続されている。ＮＭＯＳトランジスタＭ１２０−５は、テール電流源として機能し、ゲート端子に印加されるバイアス電圧Ｖｂｉａｓによって駆動される。ＮＭＯＳトランジスタＭ１２０−５のソース端子はグラウンドＧＮＤに接続され、テール電流が捨てられる。
【００１８】
図２に示す演算増幅器１２０の動作を簡単に説明すると、ＰＭＯＳトランジスタＭ１２０−１及びＰＭＯＳトランジスタＭ１２０−２は、同一のトランジスタであり、ゲート・ソース間電圧が等しいため、同量のドレイン電流が流れる。このドレイン電流をＩｄとする。ＰＭＯＳトランジスタＭ１２０−１のドレイン電流Ｉｄは、そのままＮＭＯＳトランジスタＭ１２０−３のドレイン電流として、ＮＭＯＳトランジスタＭ１２０−５に流れ込む。ここで、ＮＭＯＳトランジスタ１２０−５に流れるテール電流をＩｔとする。ＮＭＯＳトランジスタＭ１２０−５のドレイン端子にキルヒホフの電流則を適用すれば、ＮＭＯＳトランジスタＭ１２０−４のドレイン電流はＩｔ−Ｉｄと表すことができる。従って、ＰＭＯＳトランジスタＭ１２０−２のドレイン電流Ｉｄのうち、Ｉｔ−ＩｄがＮＭＯＳトランジスタＭ１２０−４に流入し、残りの２Ｉｄ−Ｉｔが演算増幅器１２０の出力端子より流出する。尚、Ｖ１がＶｒｅｆに十分収束していれば、ＮＭＯＳトランジスタＭ１２０−３及びＮＭＯＳトランジスタＭ１２０−４のドレイン電流は等しくなり、Ｉｄ＝Ｉｔ／２となる。従って、演算増幅器１２０の出力端子より流入出する電流量は０となる。
【００１９】
次に、図３Ａ及び図３Ｂを用いて図１に示す電圧制御発振器の動作について説明する。尚、以下の説明ではインバータセル１００−１のみについて代表的に説明しているが、残りのインバータセル１００−２乃至１００−ｎについても同様である。
【００２０】
図３Ａに示すように、ＰＭＯＳトランジスタＭ１０１−１及びＮＭＯＳトランジスタＭ１０４−１が飽和領域で動作する場合には、両ＭＯＳトランジスタＭ１０１−１及びＭ１０４−１は電流源として機能し、次段のインバータセルの入力部分を構成するＭＯＳトランジスタのゲート容量Ｃｇを駆動する。即ち、発振信号の立ち上がり時にはＰＭＯＳトランジスタＭ１０１−１のドレイン電流によってゲート容量Ｃｇが充電され、立ち下がり時にはＮＭＯＳトランジスタＭ１０４−１のドレイン電流によってゲート容量Ｃｇが放電される。従って、これら電流源として機能するＰＭＯＳトランジスタＭ１０１−１及びＮＭＯＳトランジスタＭ１０４−１のドレイン電流を等しくすることにより、発振信号の波形の対称性を向上させることができる。電流源としてのＰＭＯＳトランジスタＭ１０１−１のドレイン電流は、電源ＶＤＤと増幅信号Ｖ２の電位差によって決まる。また、電流源としてのＮＭＯＳトランジスタＭ１０４−１のドレイン電流は、制御電圧信号ＶｃとグラウンドＧＮＤの電位差によって決まる。制御電圧信号ＶｃによってＮＭＯＳトランジスタＭ１０４−１のドレイン電流を制御することにより、発振周波数を制御できる。
【００２１】
一方、図３Ｂに示すように、ＰＭＯＳトランジスタＭ１０１−１及びＮＭＯＳトランジスタＭ１０４−１が線形領域で動作する場合には、両ＭＯＳトランジスタＭ１０１−１及びＭ１０４−１は可変抵抗として機能する。次段のインバータセルの入力部分を構成するＭＯＳトランジスタのゲート容量Ｃｇは、電流源として機能するＰＭＯＳトランジスタＭ１０２−１及びＮＭＯＳトランジスタＭ１０３−１によって駆動される。即ち、発振信号の立ち上がり時にはＰＭＯＳトランジスタＭ１０２−１のドレイン電流によってゲート容量Ｃｇが充電され、立ち下がり時にはＮＭＯＳトランジスタＭ１０３−１のドレイン電流によってゲート容量Ｃｇが放電される。従って、これら電流源として機能するＰＭＯＳトランジスタＭ１０２−１及びＮＭＯＳトランジスタＭ１０３−１のドレイン電流を等しくすることにより、発振信号の波形の対称性を向上させることができる。電流源としてのＰＭＯＳトランジスタＭ１０２−１のドレイン電流は、ＰＭＯＳトランジスタＭ１０１−１による電源ＶＤＤからの降下分とインバータセル１００−１の入力信号との電位差によって決まる。また、電流源としてのＮＭＯＳトランジスタＭ１０３−１のドレイン電流は、インバータセル１００−１の入力信号とＮＭＯＳトランジスタＭ１０４−１によるＧＮＤからの上昇分との電位差によって決まる。可変抵抗として機能するＮＭＯＳトランジスタＭ１０４−１の抵抗値を制御電圧信号Ｖｃによって制御することにより、間接的にＮＭＯＳトランジスタＭ１０３−１のドレイン電流を制御して、発振周波数を制御できる。
【００２２】
前述したように、インバータセル１００−１乃至１００−ｎは、ダミーインバータセル１１０と同一の構造であるから、各インバータセル１００−１乃至１００−ｎの入出力電圧が基準信号Ｖｒｅｆに収束するように、増幅信号Ｖ２が与えられる。ところが、各インバータセル１００−１乃至１００−ｎの入出力電圧は常に変動するため、全ての動作点において流入出する電流量を等しくすることは困難である。従って、基準信号Ｖｒｅｆとして電源ＶＤＤ及びグラウンドＧＮＤの電位の平均値を用いることが望ましい。このような基準信号Ｖｒｅｆを用いれば、制御電圧信号Ｖｃが広い範囲で変化しても、発振信号の波形の対称性が崩れにくくなる。
【００２３】
以上説明したように、本実施形態ではリング・オシレータを構成する各インバータセルの入出力電圧を負帰還によって基準信号に収束させ、入出力のスルーレートが等しくなるようにしている。従って、本実施形態によれば、発振信号の波形の対称性が向上し、位相雑音を低減できる。また、本実施形態では、制御電圧信号を受けるＭＯＳトランジスタＭ１０４が線形領域で動作する場合には、可変抵抗としてのＭＯＳトランジスタ１０４−１の抵抗値を変えて発振周波数を制御している。従って、本実施形態によれば、インバータセルを構成するＭＯＳトランジスタが飽和領域のみならず、線形領域で動作する場合であっても位相雑音を低減することができる。
【００２４】
尚、本実施形態では、制御電圧信号ＶｃをＮＭＯＳトランジスタに、増幅信号Ｖ２をＰＭＯＳトランジスタに入力しているが、これらを入れ替えても構わない。
【００２５】
（第２の実施形態）
図４に示すように、本発明の第２の実施形態に係る電圧制御発振器は、上記第１の実施形態に係る電圧制御発振器における演算増幅器１２０を積分器２２０に置き換えている。以下の説明では図４において、図１と同一部分には同一符号を付して詳細な説明を省略し、図１と異なる部分を中心に述べる。
【００２６】
積分器２２０には低消費電力及び低雑音化の観点から例えばｇｍ−Ｃ積分器が用いられる。ｇｍ−Ｃ積分器は、ＯＴＡ（Operational Transconductance Amplifier）とキャパシタとに分けることができる。ＯＴＡは、２つの入力信号の電位差をトランスコンダクタンスｇｍ倍した電流を出力する電圧制御電流源である。本実施形態では、ダミーインバータセル１１０の出力信号Ｖ１と基準信号Ｖｒｅｆの電位差をトランスコンダクタンスｇｍ倍した電流ｇｍ（Ｖ１−Ｖｒｅｆ）を出力する。ＯＴＡからの出力信号はキャパシタＣによって積分され、インバータセル１００−１乃至１００−ｎ及びダミーインバータセル１１０に供給される。即ち、ＯＴＡからの出力信号のうち高周波成分がカットされる。
【００２７】
ここで、積分器２２０の具体的な構成の一例について図５を用いて説明する。図５に示すｇｍ−Ｃ積分器２２０中のＯＴＡは、図２に示した演算増幅器１２０と同様の構成である。即ち、ＯＴＡを構成するＭＯＳトランジスタＭ２２０−１乃至Ｍ２２０−５は、演算増幅器１２０を構成するＭＯＳトランジスタＭ１２０−１乃至Ｍ１２０−５に夫々対応する。ｇｍ−Ｃ積分器２２０では、上記ＯＴＡの出力信号をキャパシタＣにて積分している。キャパシタＣは１次の低域通過型フィルタ（ＬＰＦ）として機能し、上記ＯＴＡの出力信号の高周波成分をカットできる。カットオフ周波数は、キャパシタＣの容量値によって制御することができる。
【００２８】
以上説明したように本実施形態によれば、増幅信号中の高周波成分をカットすることにより、雑音の帯域を制限している。従って、本実施形態によれば、電圧制御発振器の位相雑音を更に低減させることができる。
【００２９】
（第３の実施形態）
図６に示すように、本発明の第３の実施形態に係る位相同期回路は、基準クロック発生源３３０、位相比較器３４０、ループ・フィルタ３６０、電圧制御発振器３７０及び分周器３８０を有する。
基準クロック発生源３３０は、基準周波数ｆrefの基準クロック信号を生成する。基準クロック信号は位相比較器３４０の基準位相入力部へと入力される。尚、基準クロック発生源３３０は外付けであってもよい。
【００３０】
位相比較器３４０は基準位相入力部と発振位相入力部との位相差分を検出する。即ち、位相比較器３４０は基準位相入力部に入力された基準クロック信号と発振位相入力部に入力された分周信号との位相差をＫPD倍した電圧を備える位相差信号を出力する。この位相差信号はループ・フィルタ３６０に入力される。
【００３１】
位相比較器３４０からの位相差信号はループ・フィルタ３６０に入力される。ループ・フィルタ３６０は例えば抵抗及びキャパシタ（ＲＣ）で構成されるＬＰＦであり、位相差信号中の交流分を除去する。このフィルタリングされた位相差信号は制御電圧信号Ｖｃとして電圧制御発振器３７０に入力される。図６では、ループ・フィルタ３６０としてラグフィルタが用いられているが、これに限られるものでない。
【００３２】
電圧制御発振器３７０は、前述した第１または第２実施形態に係る電圧制御発振器であり、入力された制御電圧信号Ｖｃに応じた周波数で発振する。制御電圧信号Ｖｃが入力された電圧制御発振器３７０は、周波数ｆoutの発振信号を出力する。周波数ｆoutの発振信号は、分周器３８０に入力される。
【００３３】
分周器３８０は、電圧制御発振器３７０からの発振信号を固定または可変の分周比Ｎで分周した周波数ｆout／Ｎの位相比較器３４０の発振位相入力部に入力する。
【００３４】
以上説明したように、本実施形態では前述した第１または第２実施形態に係る電圧制御発振器を用いて位相比較回路を形成し、基準クロック信号の分周比倍の周波数の発振信号を得ている。従って、本実施形態によれば、より広い制御電圧信号に対して、対称性の良い波形を持つ発振信号を生成することができるため、トランジスタの１／ｆ雑音に起因する位相雑音を抑制することができる。
【００３５】
（第４の実施形態）
図７に示すように、本発明の第４の実施形態に係る位相同期回路は、基準クロック発生源３３０、位相周波数比較器４４０、チャージ・ポンプ４５０、ループ・フィルタ４６０、電圧制御発振器３７０及び分周器３８０を有する。以下の説明では図７において、図６と同一部分には同一符号を付して詳細な説明を省略し、図６と異なる部分を中心に述べる。
【００３６】
基準クロック発生源３３０は、基準周波数ｆrefの基準クロック信号を生成する。基準クロック信号は位相周波数比較器４４０の基準位相入力部へと入力される。尚、基準クロック発生源３３０は外付けであってもよい。
【００３７】
位相周波数比較器４４０は基準位相入力部と発振位相入力部との位相差分を検出する。即ち、位相周波数比較器４４０は基準位相入力部に入力された基準クロック信号と発振位相入力部に入力された分周信号との波形のずれが１サイクル以内であれば、位相比較器と同様に、位相差をＫPFD倍した電圧を備える位相差信号を出力する。一方、位相周波数比較器４４０は基準位相入力部に入力された基準クロック信号と発振位相入力部に入力された分周信号との波形のずれが１サイクルを超えると、周波数差を低減させるための位相差信号を出力する。尚、位相周波数比較器４４０は、単に位相比較器であってもよい。
【００３８】
位相周波数比較器４４０からの位相差信号はチャージ・ポンプ４５０に入力される。チャージ・ポンプ４５０は昇圧回路であり、位相差信号を増幅する。増幅された位相差信号は、ループ・フィルタ４６０に入力される。ループ・フィルタ４６０は例えば抵抗及びキャパシタ（ＲＣ）で構成されるＬＰＦであり、位相差信号中の交流分を除去する。このフィルタリングされた位相差信号は制御電圧信号Ｖｃとして電圧制御発振器３７０に入力される。
【００３９】
以上説明したように、本実施形態では前述した第１または第２実施形態に係る電圧制御発振器を用いて位相比較回路を形成し、基準クロック信号の分周比倍の周波数の発振信号を得ている。従って、本実施形態によれば、より広い制御電圧信号に対して、対称性の良い波形を持つ発振信号を生成することができるため、トランジスタの１／ｆ雑音に起因する位相雑音を抑制することができる。
【００４０】
なお、この発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００４１】
【図１】第１の実施形態に係る電圧制御発振器を示す図。
【図２】図１に示す演算増幅器の一例を示す図。
【図３Ａ】図１に示すインバータセルの動作の一例を概念的に示す図。
【図３Ｂ】図１に示すインバータセルの動作の他の例を概念的に示す図。
【図４】第２の実施形態に係る電圧制御発振器を示す図。
【図５】図４に示す積分器の一例を示す図。
【図６】第３の実施形態に係る位相同期回路を示すブロック図。
【図７】第４の実施形態に係る位相同期回路を示すブロック図。
【符号の説明】
【００４２】
１００・・・インバータセル
１１０・・・ダミーインバータセル
１２０・・・演算増幅器
２２０・・・積分器
３３０・・・基準クロック発生源
３４０・・・位相比較器
３６０・・・ループ・フィルタ
３７０・・・電圧制御発振器
３８０・・・分周器
４４０・・・位相周波数比較器
４５０・・・チャージ・ポンプ
４６０・・・ループ・フィルタ
【特許請求の範囲】
【請求項１】
制御電圧信号によって発振周波数が制御される電圧制御発振器において、
一導電型の第１ＭＯＳトランジスタ及び逆導電型の第２ＭＯＳトランジスタを有する第１ＭＯＳインバータを奇数個リング状に接続し、任意の第１ＭＯＳインバータから発振出力信号が取り出し可能なリング・オシレータと；
第１入力端子に入力される信号と第２入力端子に入力される基準信号との電位差を増幅して増幅信号を出力する演算増幅器と；
前記第１ＭＯＳトランジスタと第１電源との間に各々挿入され、前記増幅信号によって制御される一導電型の第３ＭＯＳトランジスタと；
前記第２ＭＯＳトランジスタと第２電源との間に各々挿入され、前記制御電圧信号によって制御される逆導電型の第４ＭＯＳトランジスタと；
前記第１入力端子にゲート端子及びドレイン端子が共通に接続された一導電型の第５ＭＯＳトランジスタ及び逆導電型の第６ＭＯＳトランジスタを有する第２ＭＯＳインバータと；
前記第５ＭＯＳトランジスタと第１電源との間に挿入され、前記増幅信号によって制御される一導電型の第７ＭＯＳトランジスタと；
前記第６ＭＯＳトランジスタと第２電源との間に挿入され、前記制御電圧信号によって制御される逆導電型の第８ＭＯＳトランジスタと；
を具備することを特徴とする電圧制御発振器。
【請求項２】
前記基準信号は、前記第１電源の電位及び前記第２電源の電位の相加平均の電位を持つことを特徴とする請求項１記載の電圧制御発振器。
【請求項３】
制御電圧信号によって発振周波数が制御される電圧制御発振器において、
一導電型の第１ＭＯＳトランジスタ及び逆導電型の第２ＭＯＳトランジスタを有する第１ＭＯＳインバータを奇数個リング状に接続し、任意の第１ＭＯＳインバータから発振出力信号が取り出し可能なリング・オシレータと；
第１入力端子に入力される信号と第２入力端子に入力される基準信号との電位差を増幅して増幅信号を出力する演算増幅器と；
前記増幅信号の高周波成分を除去してフィルタ信号を出力する低域通過型フィルタと；
前記第１ＭＯＳトランジスタと第１電源との間に各々挿入され、前記フィルタ信号によって制御される一導電型の第３ＭＯＳトランジスタと；
前記第２ＭＯＳトランジスタと第２電源との間に各々挿入され、前記制御電圧信号によって制御される逆導電型の第４ＭＯＳトランジスタと；
前記第１入力端子にゲート端子及びドレイン端子が共通に接続された一導電型の第５ＭＯＳトランジスタ及び逆導電型の第６ＭＯＳトランジスタを有する第２ＭＯＳインバータと；
前記第５ＭＯＳトランジスタと第１電源との間に挿入され、前記フィルタ信号によって制御される一導電型の第７ＭＯＳトランジスタと；
前記第６ＭＯＳトランジスタと第２電源との間に挿入され、前記制御電圧信号によって制御される逆導電型の第８ＭＯＳトランジスタと；
を具備することを特徴とする電圧制御発振器。
【請求項４】
前記基準信号は、前記第１電源の電位及び前記第２電源の電位の相加平均の電位を持つことを特徴とする請求項３記載の電圧制御発振器。
【請求項５】
請求項１乃至４のいずれか１項記載の電圧制御発振器と；
前記発振信号を分周して分周信号を出力する分周器と；
基準クロック信号と前記分周信号の位相を比較し、前記基準クロック信号と前記分周信号との位相差に対応する位相差信号を出力する位相比較器と；
前記位相差信号の交流成分を除去して前記制御電圧信号を生成するループ・フィルタと；
を具備することを特徴とする位相同期回路。
【請求項６】
前記位相比較器と、前記ループ・フィルタとの間に挿入された前記位相差信号を昇圧するためのチャージ・ポンプを更に備えたことを特徴とする請求項４記載の位相同期回路。
【請求項１】
制御電圧信号によって発振周波数が制御される電圧制御発振器において、
一導電型の第１ＭＯＳトランジスタ及び逆導電型の第２ＭＯＳトランジスタを有する第１ＭＯＳインバータを奇数個リング状に接続し、任意の第１ＭＯＳインバータから発振出力信号が取り出し可能なリング・オシレータと；
第１入力端子に入力される信号と第２入力端子に入力される基準信号との電位差を増幅して増幅信号を出力する演算増幅器と；
前記第１ＭＯＳトランジスタと第１電源との間に各々挿入され、前記増幅信号によって制御される一導電型の第３ＭＯＳトランジスタと；
前記第２ＭＯＳトランジスタと第２電源との間に各々挿入され、前記制御電圧信号によって制御される逆導電型の第４ＭＯＳトランジスタと；
前記第１入力端子にゲート端子及びドレイン端子が共通に接続された一導電型の第５ＭＯＳトランジスタ及び逆導電型の第６ＭＯＳトランジスタを有する第２ＭＯＳインバータと；
前記第５ＭＯＳトランジスタと第１電源との間に挿入され、前記増幅信号によって制御される一導電型の第７ＭＯＳトランジスタと；
前記第６ＭＯＳトランジスタと第２電源との間に挿入され、前記制御電圧信号によって制御される逆導電型の第８ＭＯＳトランジスタと；
を具備することを特徴とする電圧制御発振器。
【請求項２】
前記基準信号は、前記第１電源の電位及び前記第２電源の電位の相加平均の電位を持つことを特徴とする請求項１記載の電圧制御発振器。
【請求項３】
制御電圧信号によって発振周波数が制御される電圧制御発振器において、
一導電型の第１ＭＯＳトランジスタ及び逆導電型の第２ＭＯＳトランジスタを有する第１ＭＯＳインバータを奇数個リング状に接続し、任意の第１ＭＯＳインバータから発振出力信号が取り出し可能なリング・オシレータと；
第１入力端子に入力される信号と第２入力端子に入力される基準信号との電位差を増幅して増幅信号を出力する演算増幅器と；
前記増幅信号の高周波成分を除去してフィルタ信号を出力する低域通過型フィルタと；
前記第１ＭＯＳトランジスタと第１電源との間に各々挿入され、前記フィルタ信号によって制御される一導電型の第３ＭＯＳトランジスタと；
前記第２ＭＯＳトランジスタと第２電源との間に各々挿入され、前記制御電圧信号によって制御される逆導電型の第４ＭＯＳトランジスタと；
前記第１入力端子にゲート端子及びドレイン端子が共通に接続された一導電型の第５ＭＯＳトランジスタ及び逆導電型の第６ＭＯＳトランジスタを有する第２ＭＯＳインバータと；
前記第５ＭＯＳトランジスタと第１電源との間に挿入され、前記フィルタ信号によって制御される一導電型の第７ＭＯＳトランジスタと；
前記第６ＭＯＳトランジスタと第２電源との間に挿入され、前記制御電圧信号によって制御される逆導電型の第８ＭＯＳトランジスタと；
を具備することを特徴とする電圧制御発振器。
【請求項４】
前記基準信号は、前記第１電源の電位及び前記第２電源の電位の相加平均の電位を持つことを特徴とする請求項３記載の電圧制御発振器。
【請求項５】
請求項１乃至４のいずれか１項記載の電圧制御発振器と；
前記発振信号を分周して分周信号を出力する分周器と；
基準クロック信号と前記分周信号の位相を比較し、前記基準クロック信号と前記分周信号との位相差に対応する位相差信号を出力する位相比較器と；
前記位相差信号の交流成分を除去して前記制御電圧信号を生成するループ・フィルタと；
を具備することを特徴とする位相同期回路。
【請求項６】
前記位相比較器と、前記ループ・フィルタとの間に挿入された前記位相差信号を昇圧するためのチャージ・ポンプを更に備えたことを特徴とする請求項４記載の位相同期回路。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−３１１８６２（Ｐ２００８−３１１８６２Ａ）
【公開日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願番号】特願２００７−１５６５７９（Ｐ２００７−１５６５７９）
【出願日】平成１９年６月１３日（２００７．６．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願日】平成１９年６月１３日（２００７．６．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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