電圧電流変換回路及びこれを備えたＰＬＬ回路
【課題】電源電圧依存性が小さい電圧電流変換回路及びこれを備えたＰＬＬ回路を提供する。
【解決手段】電圧電流変換回路は、第１電圧が供給される第１導電型のトランジスタで構成され、第１電流に基づいて第２電流を生成するカレントミラー回路と、前記第１電流が流れる第２導電型の第１のトランジスタと、一端が前記第１のトランジスタのソースに接続され、他端に第２電圧が供給され、入力された制御電圧に応じて抵抗値が変化する可変抵抗と、前記第２電流が流れ、ドレインとゲートとが前記第１のトランジスタのゲートに接続され、ソースに前記第２電圧が供給され、ゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌが前記第１のトランジスタの比Ｗ／Ｌより小さい第２導電型の第２のトランジスタと、前記第１電流または前記第２電流に基づいて出力電流を出力する電流出力部と、を備える。
【解決手段】電圧電流変換回路は、第１電圧が供給される第１導電型のトランジスタで構成され、第１電流に基づいて第２電流を生成するカレントミラー回路と、前記第１電流が流れる第２導電型の第１のトランジスタと、一端が前記第１のトランジスタのソースに接続され、他端に第２電圧が供給され、入力された制御電圧に応じて抵抗値が変化する可変抵抗と、前記第２電流が流れ、ドレインとゲートとが前記第１のトランジスタのゲートに接続され、ソースに前記第２電圧が供給され、ゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌが前記第１のトランジスタの比Ｗ／Ｌより小さい第２導電型の第２のトランジスタと、前記第１電流または前記第２電流に基づいて出力電流を出力する電流出力部と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧電流変換回路及びこれを備えたＰＬＬ回路に関する。
【背景技術】
【０００２】
電圧電流変換回路は、制御電圧が高くなるに従って出力電流が大きくなる回路である（例えば、非特許文献１参照）。出力電流は、制御電圧が電源電圧と等しい時に最大値となる。従来の電圧電流変換回路では、出力電流の最大値の電源電圧依存性が大きい。そのため、この電圧電流変換回路を用いた回路において、電源電圧が変化した際に不具合が起こる場合があった。
【０００３】
例えば、この電圧電流変換回路を用いたＰＬＬ（Phase Locked Loop）回路について説明する。ＰＬＬ回路は、ローパスフィルタからの制御電圧に応じて発振周波数が変化するＶＣＯ（電圧制御発振器：Voltage Controlled Oscillator）を備える。ＶＣＯは、ローパスフィルタからの制御電圧を電流に変換する電圧電流変換回路と、その電流に応じて発振周波数が変化する電流制御発振器とを備える。電流制御発振器は、例えば、上記電流が大きくなると発振周波数が高くなる。前述のように、電圧電流変換回路では制御電圧が電源電圧と等しい時に出力電流が最大値となるので、この時にＶＣＯは最大発振周波数で発振する。
【０００４】
このようなＰＬＬ回路において、電圧電流変換回路の出力電流の最大値の電源電圧依存性が大きいため、ＶＣＯの最大発振周波数の電源電圧依存性も大きくなっていた。
【０００５】
つまり、低電源電圧時には、電圧電流変換回路の出力電流の最大値が小さくなり過ぎるので、ＶＣＯの最大発振周波数は必要な周波数よりも低くなっていた。従って、ＰＬＬ回路は必要な周波数でロックできなかった。
【０００６】
一方、高電源電圧時には、電圧電流変換回路の出力電流の最大値が大きくなり過ぎるので、ＶＣＯの最大発振周波数は必要な周波数よりも大幅に高くなっていた。そのため、制御電圧が高くなると、ＶＣＯの発振周波数がＶＣＯの次段の分周器の動作可能な周波数を超えてしまい、分周器は正常に動作できなかった。従って、ＰＬＬ回路は誤動作していた。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Amr M. Fahim, ”Clock Generators for SOC Processors”, Springer, 2005, p.45
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、電源電圧依存性が小さい電圧電流変換回路及びこれを備えたＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、第１電圧が供給される第１導電型のトランジスタで構成され、第１電流に基づいて第２電流を生成するカレントミラー回路と、前記第１電流が流れる第２導電型の第１のトランジスタと、一端が前記第１のトランジスタのソースに接続され、他端に第２電圧が供給され、入力された制御電圧に応じて抵抗値が変化する可変抵抗と、前記第２電流が流れ、ドレインとゲートとが前記第１のトランジスタのゲートに接続され、ソースに前記第２電圧が供給され、ゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌが前記第１のトランジスタの比Ｗ／Ｌより小さい第２導電型の第２のトランジスタと、前記第１電流または前記第２電流に基づいて出力電流を出力する電流出力部と、を備えることを特徴とする電圧電流変換回路が提供される。
【００１０】
また、本願発明の他の一態様によれば、基準クロックの位相と帰還クロックの位相とを比較し、位相差に応じた出力信号を出力する位相比較器と、前記位相比較器からの前記出力信号を電流に変換するチャージポンプと、前記チャージポンプからの前記電流を前記制御電圧に変換するローパスフィルタと、前記ローパスフィルタからの前記制御電圧を前記出力電流に変換する上記電圧電流変換回路と、前記電圧電流変換回路からの前記出力電流に応じた周波数の出力クロックを出力する発振器と、前記発振器からの前記出力クロックを分周し、前記帰還クロックを前記位相比較器に出力する分周器と、を備えることを特徴とするＰＬＬ回路が提供される。
【発明の効果】
【００１１】
本発明によれば、電源電圧依存性が小さい電圧電流変換回路及びこれを備えたＰＬＬ回路を提供できる。
【図面の簡単な説明】
【００１２】
【図１】比較例に係る電圧電流変換回路の回路図である。
【図２】比較例に係る電圧電流変換回路の電圧電流特性を示す図である。
【図３】比較例に係るＧＭ一定バイアス回路の回路図である。
【図４】本発明の第１の実施形態に係る電圧電流変換回路の回路図である。
【図５】本発明の第１の実施形態に係る電圧電流変換回路の電圧電流特性を示す図である。
【図６】本発明の第２の実施形態に係る電圧電流変換回路の回路図である。
【図７】本発明の第２の実施形態に係る電圧電流変換回路の電圧電流特性を示す図である。
【図８】本発明の第３の実施形態に係る電圧電流変換回路を備えたＰＬＬ回路の回路図である。
【図９】本発明の第３の実施形態に係るＰＬＬ回路のＶＣＯの制御電圧−周波数特性を示す図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態についての説明に先立ち、発明者が知得する比較例の電圧電流変換回路とＧＭ一定バイアス回路とについて説明する。
【００１４】
図１は、比較例に係る電圧電流変換回路の回路図である。
【００１５】
図１に示す様に、ＰＭＯＳトランジスタＰ１１，Ｐ１２の各ソースには電源電圧ＶＤＤＡが供給される。ＰＭＯＳトランジスタＰ１１のゲート及びドレインは、ＰＭＯＳトランジスタＰ１２のゲートと、ＮＭＯＳトランジスタＮ１１のドレインとに接続されている。ＮＭＯＳトランジスタＮ１１のゲートには、制御電圧Ｖｉｎが入力される。抵抗１１は、ＮＭＯＳトランジスタＮ１１のソースと接地電圧との間に接続される。ＰＭＯＳトランジスタＰ１２のドレインは、出力電流Ｉｏｕｔを出力する。
【００１６】
ＮＭＯＳトランジスタＮ１１は、制御電圧Ｖｉｎがその閾値Ｖｔｈ以上になるとオンする。これにより、電流ＩがＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１と抵抗１１とに流れる。ＰＭＯＳトランジスタＰ１１，Ｐ１２は、電流Ｉをミラーして出力電流Ｉｏｕｔを出力する。また、制御電圧Ｖｉｎに応じて、ＮＭＯＳトランジスタＮ１１の抵抗値が変化して電流Ｉが制御される。よって、出力電流Ｉｏｕｔも制御電圧Ｖｉｎに応じて制御される。
【００１７】
図２は、比較例に係る電圧電流変換回路の電圧電流特性を示す図である。
【００１８】
図２の横軸は制御電圧Ｖｉｎを示し、縦軸は出力電流Ｉｏｕｔを示す。同図は、一例として、低電源電圧（ＶＤＤＡ＝１．０Ｖ）時の電圧電流特性と、中間の電源電圧（ＶＤＤＡ＝１．２Ｖ）時の電圧電流特性と、高電源電圧（ＶＤＤＡ＝１．４）時の電圧電流特性とを示す。なお、低電源電圧時と高電源電圧時の特性は、それぞれの電源電圧においてワースト特性となるプロセス条件のものである。
【００１９】
この回路では、例えば、電源電圧が１．０Ｖから１．４Ｖに高くなった時に制御電圧Ｖｉｎを１．０Ｖ以上に設定すると、ＮＭＯＳトランジスタＮ１１の抵抗値は電源電圧が１．０Ｖの時より低くなる。そのため、電流Ｉが増加して、出力電流Ｉｏｕｔも増加する。つまり、制御電圧Ｖｉｎが電源電圧と等しい時における出力電流Ｉｏｕｔの最大値は、電源電圧に応じて大きく変化する。
【００２０】
次に、ＧＭ一定バイアス回路について説明する。
【００２１】
図３は、比較例に係るＧＭ一定バイアス回路の回路図である。
【００２２】
図３に示す様に、ＰＭＯＳトランジスタＰ１３，Ｐ１４の各ソースには電源電圧ＶＤＤＡが供給される。ＰＭＯＳトランジスタＰ１３のゲート及びドレインは、ＮＭＯＳトランジスタＮ１３のドレインと、ＰＭＯＳトランジスタＰ１４のゲートとに接続されている。抵抗１１は、ＮＭＯＳトランジスタＮ１３のソースと接地電圧との間に接続される。ＮＭＯＳトランジスタＮ１３のゲートは、ＮＭＯＳトランジスタＮ１４のドレイン及びゲートと、ＰＭＯＳトランジスタＰ１４のドレインとに接続されている。ＮＭＯＳトランジスタＮ１４のソースには接地電圧が供給される。ＮＭＯＳトランジスタＮ１３の大きさ（ゲート幅Ｗ／ゲート長Ｌ）は、ＮＭＯＳトランジスタＮ１４の大きさのＫ倍である。
【００２３】
ＰＭＯＳトランジスタＰ１３，Ｐ１４は、ＰＭＯＳトランジスタＰ１３に流れる電流Ｉをミラーして、これと等しい電流ＩをＰＭＯＳトランジスタＰ１４に流すように機能する。よって、この回路の動作点は、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１３と抵抗１１とを流れる電流Ｉが、ＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１４とを流れる電流Ｉと等しくなるように決定される。
【００２４】
このとき、電流Ｉは次の式（１）で近似的に表される。
【数１】
ここで、β＝（１／２）μＣｏｘ（Ｗ／Ｌ）である。Ｗはゲート幅、Ｌはゲート長、μは移動度、Ｃｏｘは単位面積のゲート酸化膜容量であり、これらはＮＭＯＳトランジスタＮ１４の物性値である。また、抵抗１１の抵抗値をＲとしている。また、式（１）では各トランジスタの出力抵抗は無限大であると仮定している。
【００２５】
式（１）から分かるように、電流Ｉは、定数β，Ｒ，Ｋのみにより決定される一定値となる。実際には、各トランジスタの出力抵抗は有限であるが、十分大きいので、電源電圧の変動やプロセス条件の変動による電流Ｉへの影響は小さい。つまり、電源電圧が変動しても、電流ＩとＮＭＯＳトランジスタの相互コンダクタンスｇｍとは、ほぼ一定となる。
【００２６】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【００２７】
（第１の実施形態）
図４，５を参照して本発明の第１の実施形態について説明する。本実施形態では、ＧＭ一定バイアス回路の電流値を決定する抵抗の値を制御電圧により制御するようにしている。
【００２８】
図４は、本発明の第１の実施形態に係る電圧電流変換回路の回路図である。
【００２９】
図４に示すように、この電圧電流変換回路は、ＰＭＯＳトランジスタＰ１（第４のトランジスタ）と、ＰＭＯＳトランジスタＰ２（第５のトランジスタ）と、ＰＭＯＳトランジスタＰ３（第６のトランジスタ）と、ＮＭＯＳトランジスタＮ１（第１のトランジスタ）と、ＮＭＯＳトランジスタＮ２（第２のトランジスタ）と、ＮＭＯＳトランジスタＮ３（第３のトランジスタ）と、抵抗１とを備える。この実施形態では、第１導電型をＰ型とし、第２導電型をＮ型とする。ＰＭＯＳトランジスタＰ１，Ｐ２の各ゲート幅は等しい。ＰＭＯＳトランジスタＰ３のゲート幅は、ＰＭＯＳトランジスタＰ１のゲート幅のＭ倍である。ＮＭＯＳトランジスタＮ１のゲート幅は、ＮＭＯＳトランジスタＮ２のゲート幅のＫ倍である。ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３の各ゲート長は等しく、ＮＭＯＳトランジスタＮ１，Ｎ２の各ゲート長は等しい。つまり、ＮＭＯＳトランジスタＮ２のゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌは、ＮＭＯＳトランジスタＮ１の比Ｗ／Ｌよりも小さい。
【００３０】
ＰＭＯＳトランジスタＰ１、Ｐ２，Ｐ３の各ソースには、電源電圧ＶＤＤＡ（第１電圧）が供給される。ＰＭＯＳトランジスタＰ１のゲート及びドレインは、ＮＭＯＳトランジスタＮ１のドレインと、ＰＭＯＳトランジスタＰ２，Ｐ３の各ゲートとに接続されている。ＮＭＯＳトランジスタＮ１のソースは、ＮＭＯＳトランジスタＮ３のドレインに接続されている。ＮＭＯＳトランジスタＮ３のゲートには、制御電圧Ｖｉｎが入力される。抵抗１は、一端がＮＭＯＳトランジスタＮ３のソースに接続され、他端に接地電圧（第２電圧）が供給される。ＮＭＯＳトランジスタＮ１のゲートは、ＮＭＯＳトランジスタＮ２のドレイン及びゲートと、ＰＭＯＳトランジスタＰ２のドレインとに接続されている。ＮＭＯＳトランジスタＮ２のソースには接地電圧が供給される。ＰＭＯＳトランジスタＰ３のドレインは電流Ｉｏｕｔを負荷（図示せず）に出力する。
【００３１】
ＮＭＯＳトランジスタＮ３と抵抗１は、入力された制御電圧Ｖｉｎに応じて抵抗値が変化する可変抵抗２を構成している。可変抵抗２の抵抗値Ｒは、ＮＭＯＳトランジスタＮ３の抵抗値Ｒ（ｍｏｓ）と、抵抗１の抵抗値Ｒ（ｐｏｌｙ）との和である。つまり、Ｒ＝Ｒ（ｍｏｓ）＋Ｒ（ｐｏｌｙ）と表せる。
【００３２】
カレントミラー回路として機能するＰＭＯＳトランジスタＰ１，Ｐ２は、ＰＭＯＳトランジスタＰ１に流れる参照電流としての電流Ｉ（第１電流）と等しい電流Ｉ（第２電流）を、ＰＭＯＳトランジスタＰ２に流す。よって、この電圧電流変換回路の動作点は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１，Ｎ３と抵抗１とを流れる電流Ｉが、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とを流れる電流Ｉに等しくなるように決定される。
【００３３】
また、ＮＭＯＳトランジスタＮ２のゲート・ソース間電圧ＶＧＳＮ２は、ＮＭＯＳトランジスタＮ１のゲート・ソース間電圧ＶＧＳＮ１より大きく、ＶＧＳＮ２＝ＶＧＳＮ１＋ＲＩと表せる。
【００３４】
また、ＰＭＯＳトランジスタＰ３（電流出力部）は、ＰＭＯＳトランジスタＰ１に流れる電流ＩをＭ倍して出力電流Ｉｏｕｔを出力する。
【００３５】
これらの関係から、出力電流Ｉｏｕｔは次の式（２）で近似的に表される。
【数２】
【００３６】
前述のように、βはＮＭＯＳトランジスタＮ２の物性値により決まる。また、各トランジスタの出力抵抗は無限大であると仮定している。
【００３７】
式（２）から分かるように、出力電流Ｉｏｕｔは定数β，Ｋ，Ｍと、変数である抵抗値Ｒのみにより決定される。実際には、各トランジスタの出力抵抗は有限であるが、十分大きいので、電源電圧の変動やプロセス条件の変動による出力電流Ｉｏｕｔへの影響は小さい。
【００３８】
ここで、制御電圧Ｖｉｎに応じて抵抗値Ｒ（ｍｏｓ）が変化する。抵抗値Ｒ（ｐｏｌｙ）は一定なので、制御電圧Ｖｉｎに応じて抵抗値Ｒが変化する。よって、出力電流Ｉｏｕｔは、式（２）に従って制御電圧Ｖｉｎにより制御される。
【００３９】
制御電圧Ｖｉｎが所定の電圧以上の場合、抵抗値Ｒ（ｐｏｌｙ）はほぼ０となり、抵抗値Ｒはほぼ一定となる。よって、出力電流Ｉｏｕｔは、式（２）に従って、ほぼ一定となる。
【００４０】
図５は、本発明の第１の実施形態に係る電圧電流変換回路の電圧電流特性を示す図である。
【００４１】
図５の横軸は制御電圧Ｖｉｎを示し、縦軸は出力電流Ｉｏｕｔを示す。図５は、一例として、低電源電圧（ＶＤＤＡ＝１．０Ｖ）時の電圧電流特性と、中間の電源電圧（ＶＤＤＡ＝１．２Ｖ）時の電圧電流特性と、高電源電圧（ＶＤＤＡ＝１．４）時の電圧電流特性とを示す。なお、各特性のプロセス条件は比較例と同一である。
【００４２】
これらの電圧電流特性から分かるように、制御電圧Ｖｉｎが約０．２Ｖから約０．６Ｖの範囲では、図２の比較例の電圧電流変換回路の特性と同様のほぼ線形の特性となっている。つまり、この範囲では抵抗値Ｒは可変である。
【００４３】
ほぼ線形の特性となる理由は、制御電圧Ｖｉｎが大きくなるとＮＭＯＳトランジスタＮ３が流す電流Ｉはゲート・ソース間電圧の２乗に比例して増加しようとするが、その電流Ｉが流れる抵抗１の一端の電圧が高くなり、ＮＭＯＳトランジスタＮ３のゲート・ソース間電圧が減少するように、動作点が決定されるためである。
【００４４】
制御電圧Ｖｉｎが約０．６Ｖより高い範囲では、図３の比較例のＧＭ一定バイアス回路の特性（出力電流Ｉｏｕｔが制御電圧Ｖｉｎに依存せず、出力電流Ｉｏｕｔの電源電圧依存性が小さい特性）に近づいている。つまり、この範囲では抵抗値Ｒはほぼ一定となっている。
【００４５】
このように、図２の比較例の電圧電流変換回路の電圧電流特性と比較して、出力電流Ｉｏｕｔの最大値の電源電圧依存性が、約１／３に小さくなっている。
【００４６】
以上で説明した様に、本実施形態によれば、ＧＭ一定バイアス回路の電流値を決定する抵抗の値を制御電圧Ｖｉｎで制御するようにしたので、制御電圧Ｖｉｎに応じて出力電流Ｉｏｕｔを変化させることができ、且つ、出力電流Ｉｏｕｔの最大値の電源電圧依存性を比較例のものより小さくできる。
【００４７】
（第２の実施形態）
図６，７を参照して本発明の第２の実施形態について説明する。本実施形態は、電源電圧に依存しない一定電流を出力電流に加えている点が第１の実施形態と異なる。
【００４８】
図６は、本発明の第２の実施形態に係る電圧電流変換回路の回路図である。
【００４９】
この電圧電流変換回路は、図４の第１の実施形態の電圧電流変換回路に加え、図３の比較例と同様なＧＭ一定バイアス回路６０を備える。
【００５０】
ＧＭ一定バイアス回路６０は、ＰＭＯＳトランジスタＰ４，Ｐ５，Ｐ６と、ＮＭＯＳトランジスタＮ４，Ｎ５と、抵抗３と、を備える。ＰＭＯＳトランジスタＰ４，Ｐ５，Ｐ６の各大きさ（Ｗ／Ｌ）は同一である。ＮＭＯＳトランジスタＮ４のゲート幅は、ＮＭＯＳトランジスタＮ５のゲート幅のＫ２倍である。ＮＭＯＳトランジスタＮ４，Ｎ５の各ゲート長は等しい。
【００５１】
ＰＭＯＳトランジスタＰ４，Ｐ５，Ｐ６の各ソースには電源電圧ＶＤＤＡが供給される。ＰＭＯＳトランジスタＰ４のゲート及びドレインは、ＮＭＯＳトランジスタＮ４のドレインと、ＰＭＯＳトランジスタＰ５，Ｐ６の各ゲートとに接続されている。抵抗３は、一端がＮＭＯＳトランジスタＮ４のソースに接続され、他端に接地電圧が供給される。ＮＭＯＳトランジスタＮ４のゲートは、ＮＭＯＳトランジスタＮ５のドレイン及びゲートと、ＰＭＯＳトランジスタＰ５のドレインとに接続されている。ＮＭＯＳトランジスタＮ５のソースには接地電圧が供給される。ＰＭＯＳトランジスタＰ６のドレインはＰＭＯＳトランジスタＰ３のドレインに接続されている。その他の回路構成は、図４の第１の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。なお、この実施形態では、第１導電型をＰ型とし、第２導電型をＮ型とする。
【００５２】
比較例で述べた様に、ＧＭ一定バイアス回路６０は電源電圧にほとんど依存しない一定電流Ｉｍｉｎを生成する。出力電流Ｉｏｕｔは、第１の実施形態の電圧電流変換回路からの電流Ｉ＊Ｍと、ＧＭ一定バイアス回路６０からの電流Ｉｍｉｎとの和となり、次の式（３）で表される。
【数３】
【００５３】
なお、ここでは、可変抵抗２の抵抗値をＲ１とし、ＮＭＯＳトランジスタＮ３の抵抗値をＲ１（ｍｏｓ）とし、抵抗１の抵抗値をＲ１（ｐｏｌｙ）とし、抵抗３の抵抗値をＲ２としている。また、ＮＭＯＳトランジスタＮ１の大きさは、ＮＭＯＳトランジスタＮ２の大きさのＫ１倍としている。
【００５４】
式（３）において、第１項は第１の実施形態の式（２）と同様であり、第２項は比較例の式（１）と同様である。つまり、第１項は制御電圧Ｖｉｎに応じて値が変化するが、第２項は制御電圧Ｖｉｎによらず一定値である。よって、制御電圧ＶｉｎがＮＭＯＳトランジスタＮ３の閾値Ｖｔｈより低い時、出力電流Ｉｏｕｔは第２項で決まる一定値となる。
【００５５】
図７は、本発明の第２の実施形態に係る電圧電流変換回路の電圧電流特性を示す図である。
【００５６】
図７は、低電源電圧（ＶＤＤＡ＝１．０Ｖ）時の電圧電流特性と、中間の電源電圧（ＶＤＤＡ＝１．２Ｖ）時の電圧電流特性と、高電源電圧（ＶＤＤＡ＝１．４）時の電圧電流特性とを示す。なお、各特性のプロセス条件は第１の実施形態と同一である。
【００５７】
これらの電圧電流特性から分かるように、制御電圧Ｖｉｎが電源電圧に近い領域では、図５の第１の実施形態の電圧電流特性と同様に、出力電流Ｉｏｕｔの最大値の電源電圧依存性は小さい。制御電圧Ｖｉｎが閾値より低い領域では、出力電流Ｉｏｕｔは最小値となり、電源電圧依存性はほとんどない。
【００５８】
以上で説明した様に、本実施形態によれば、第１の実施形態の電圧電流変換回路の出力電流に、電源電圧にほとんど依存しない一定電流を加えるようにしたので、制御電圧Ｖｉｎが低く第１の実施形態の電圧電流変換回路の出力電流が流れない時にも、電源電圧依存性がほとんどない出力電流Ｉｏｕｔを流すことができる。
【００５９】
また、第１の実施形態と同様に、出力電流Ｉｏｕｔの最大値の電源電圧依存性も比較例のものより小さくできる。
【００６０】
（第３の実施形態）
図８，９を参照して本発明の第３の実施形態について説明する。本実施形態は、第２の実施形態の電圧電流変換回路を用いてＰＬＬ回路を構成したものである。
【００６１】
図８は、本発明の第３の実施形態に係る電圧電流変換回路を備えたＰＬＬ回路の回路図である。
【００６２】
このＰＬＬ回路は、位相比較器（ＰＤ）８１と、チャージポンプ（ＣＰ）８２と、ローパスフィルタ（ＬＰＦ）８３と、電圧制御発振器（以下、ＶＣＯと称す）８４と、分周器（ＤＩＶ）８５とを備える。ＶＣＯ８４は、電圧電流変換回路（ＶＩＣ）８６と、電流制御発振器（ＩＣＯ）８７とを備える。電圧電流変換回路８６は、第２の実施形態の電圧電流変換回路である。電流制御発振器８７は、例えば、リングオシレータで構成される。
【００６３】
位相比較器８１は、入力クロック（基準クロック）ＣＬＫｉの位相と帰還クロックＣＬＫｆの位相とを比較し、位相差に応じた出力信号ｕｐ，ｄｎを出力する。チャージポンプ８２は、位相比較器８１からの出力信号ｕｐ，ｄｎを電流に変換する。ローパスフィルタ８３は、チャージポンプ８２からの電流を制御電圧Ｖｃに変換する。電圧電流変換回路８６は、ローパスフィルタ８３からの制御電圧Ｖｃを出力電流Ｉｏｕｔに変換する。なお、制御電圧Ｖｃは、第１の実施形態、第２の実施形態における、制御電圧Ｖｉｎに相当する。電流制御発振器８７は、電圧電流変換回路８６からの出力電流Ｉｏｕｔに応じた周波数の出力クロックＣＬＫｏを出力する。分周器８５は、電流制御発振器８７からの出力クロックＣＬＫｏを分周し、帰還クロックＣＬＫｆを位相比較器８１に出力する。
【００６４】
これにより、ＰＬＬ回路は、入力クロックＣＬＫｉの周波数と帰還クロックＣＬＫｆの周波数とが等しくなるように電流制御発振器８７の発振周波数を制御してロック状態となり、所望の周波数の出力クロックＣＬＫｏを出力する。
【００６５】
図９は、本発明の第３の実施形態に係るＰＬＬ回路のＶＣＯの制御電圧−周波数特性を示す図である。
【００６６】
図９の横軸は制御電圧Ｖｃを示し、縦軸は発振周波数ｆを示す。制御電圧−周波数特性９１は低電源電圧（ＶＤＤＡ１）時の特性を表し、特性９２は高電源電圧（ＶＤＤＡ２）時の特性を表す。
【００６７】
前述の様に、第２の実施形態の電圧電流変換回路では、出力電流Ｉｏｕｔの最大値の電源電圧依存性は比較例のものよりも約１／３に小さくなっている。また、出力電流Ｉｏｕｔの最小値の電源電圧依存性はほとんどない。よって、この出力電流Ｉｏｕｔに応じて発振周波数ｆが変化する電流制御発振器８７において、最大発振周波数ｆｍａｘの電源電圧依存性は、比較例の電圧電流変換回路を用いた場合よりも約１／３に小さくなる。また、制御電圧Ｖｃが閾値より小さくなっても、電源電圧依存性がほとんどない最小発振周波数ｆｍｉｎで発振できる。
【００６８】
以上で説明した様に、本実施形態によれば、ＶＣＯ８４における電圧電流変換回路８６として、出力電流の最大値と最小値の電源電圧依存性が小さい第２の実施形態の回路を用いるようにしたので、ＶＣＯ８４の最大発振周波数ｆｍａｘと最小発振周波数ｆｍｉｎの電源電圧依存性を小さくできる。これにより、電源電圧が変化しても、ＶＣＯ８４は仕様の周波数範囲を大きく超えずその範囲内の全周波数で発振できる。従って、ＶＣＯ８４の発振信号を受ける分周器８５が正常に動作でき、且つ、ＰＬＬ回路は仕様の周波数範囲でロックできる。
【００６９】
なお、ＶＣＯ８４における電圧電流変換回路８６として、第１の実施形態の電圧電流変換回路を用いても良い。この場合も、最大発振周波数ｆｍａｘの電源電圧依存性は、比較例の電圧電流変換回路を用いた場合よりも約１／３に小さくなる。
【００７０】
以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
【００７１】
例えば、第１及び第２の実施形態において、ゲートがＮＭＯＳトランジスタＮ１，Ｎ２の各ゲートに接続され、ソースに接地電圧が供給されるＮＭＯＳトランジスタ（電流出力部）を用いて、ＮＭＯＳトランジスタＮ２に流れる電流Ｉに基づいて出力電流を出力するようにしても良い。
【００７２】
また、第１及び第２の実施形態の電圧電流変換回路は、ＰＬＬ回路以外にも適用できる。
【符号の説明】
【００７３】
Ｎ１〜Ｎ５ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ６ ＰＭＯＳトランジスタ
１，３ 抵抗
２ 可変抵抗
８１ 位相比較器
８２ チャージポンプ
８３ ローパスフィルタ
８４ 電圧制御発振器
８５ 分周器
８６ 電圧電流変換回路
８７ 電流制御発振器
【技術分野】
【０００１】
本発明は、電圧電流変換回路及びこれを備えたＰＬＬ回路に関する。
【背景技術】
【０００２】
電圧電流変換回路は、制御電圧が高くなるに従って出力電流が大きくなる回路である（例えば、非特許文献１参照）。出力電流は、制御電圧が電源電圧と等しい時に最大値となる。従来の電圧電流変換回路では、出力電流の最大値の電源電圧依存性が大きい。そのため、この電圧電流変換回路を用いた回路において、電源電圧が変化した際に不具合が起こる場合があった。
【０００３】
例えば、この電圧電流変換回路を用いたＰＬＬ（Phase Locked Loop）回路について説明する。ＰＬＬ回路は、ローパスフィルタからの制御電圧に応じて発振周波数が変化するＶＣＯ（電圧制御発振器：Voltage Controlled Oscillator）を備える。ＶＣＯは、ローパスフィルタからの制御電圧を電流に変換する電圧電流変換回路と、その電流に応じて発振周波数が変化する電流制御発振器とを備える。電流制御発振器は、例えば、上記電流が大きくなると発振周波数が高くなる。前述のように、電圧電流変換回路では制御電圧が電源電圧と等しい時に出力電流が最大値となるので、この時にＶＣＯは最大発振周波数で発振する。
【０００４】
このようなＰＬＬ回路において、電圧電流変換回路の出力電流の最大値の電源電圧依存性が大きいため、ＶＣＯの最大発振周波数の電源電圧依存性も大きくなっていた。
【０００５】
つまり、低電源電圧時には、電圧電流変換回路の出力電流の最大値が小さくなり過ぎるので、ＶＣＯの最大発振周波数は必要な周波数よりも低くなっていた。従って、ＰＬＬ回路は必要な周波数でロックできなかった。
【０００６】
一方、高電源電圧時には、電圧電流変換回路の出力電流の最大値が大きくなり過ぎるので、ＶＣＯの最大発振周波数は必要な周波数よりも大幅に高くなっていた。そのため、制御電圧が高くなると、ＶＣＯの発振周波数がＶＣＯの次段の分周器の動作可能な周波数を超えてしまい、分周器は正常に動作できなかった。従って、ＰＬＬ回路は誤動作していた。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Amr M. Fahim, ”Clock Generators for SOC Processors”, Springer, 2005, p.45
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、電源電圧依存性が小さい電圧電流変換回路及びこれを備えたＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、第１電圧が供給される第１導電型のトランジスタで構成され、第１電流に基づいて第２電流を生成するカレントミラー回路と、前記第１電流が流れる第２導電型の第１のトランジスタと、一端が前記第１のトランジスタのソースに接続され、他端に第２電圧が供給され、入力された制御電圧に応じて抵抗値が変化する可変抵抗と、前記第２電流が流れ、ドレインとゲートとが前記第１のトランジスタのゲートに接続され、ソースに前記第２電圧が供給され、ゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌが前記第１のトランジスタの比Ｗ／Ｌより小さい第２導電型の第２のトランジスタと、前記第１電流または前記第２電流に基づいて出力電流を出力する電流出力部と、を備えることを特徴とする電圧電流変換回路が提供される。
【００１０】
また、本願発明の他の一態様によれば、基準クロックの位相と帰還クロックの位相とを比較し、位相差に応じた出力信号を出力する位相比較器と、前記位相比較器からの前記出力信号を電流に変換するチャージポンプと、前記チャージポンプからの前記電流を前記制御電圧に変換するローパスフィルタと、前記ローパスフィルタからの前記制御電圧を前記出力電流に変換する上記電圧電流変換回路と、前記電圧電流変換回路からの前記出力電流に応じた周波数の出力クロックを出力する発振器と、前記発振器からの前記出力クロックを分周し、前記帰還クロックを前記位相比較器に出力する分周器と、を備えることを特徴とするＰＬＬ回路が提供される。
【発明の効果】
【００１１】
本発明によれば、電源電圧依存性が小さい電圧電流変換回路及びこれを備えたＰＬＬ回路を提供できる。
【図面の簡単な説明】
【００１２】
【図１】比較例に係る電圧電流変換回路の回路図である。
【図２】比較例に係る電圧電流変換回路の電圧電流特性を示す図である。
【図３】比較例に係るＧＭ一定バイアス回路の回路図である。
【図４】本発明の第１の実施形態に係る電圧電流変換回路の回路図である。
【図５】本発明の第１の実施形態に係る電圧電流変換回路の電圧電流特性を示す図である。
【図６】本発明の第２の実施形態に係る電圧電流変換回路の回路図である。
【図７】本発明の第２の実施形態に係る電圧電流変換回路の電圧電流特性を示す図である。
【図８】本発明の第３の実施形態に係る電圧電流変換回路を備えたＰＬＬ回路の回路図である。
【図９】本発明の第３の実施形態に係るＰＬＬ回路のＶＣＯの制御電圧−周波数特性を示す図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態についての説明に先立ち、発明者が知得する比較例の電圧電流変換回路とＧＭ一定バイアス回路とについて説明する。
【００１４】
図１は、比較例に係る電圧電流変換回路の回路図である。
【００１５】
図１に示す様に、ＰＭＯＳトランジスタＰ１１，Ｐ１２の各ソースには電源電圧ＶＤＤＡが供給される。ＰＭＯＳトランジスタＰ１１のゲート及びドレインは、ＰＭＯＳトランジスタＰ１２のゲートと、ＮＭＯＳトランジスタＮ１１のドレインとに接続されている。ＮＭＯＳトランジスタＮ１１のゲートには、制御電圧Ｖｉｎが入力される。抵抗１１は、ＮＭＯＳトランジスタＮ１１のソースと接地電圧との間に接続される。ＰＭＯＳトランジスタＰ１２のドレインは、出力電流Ｉｏｕｔを出力する。
【００１６】
ＮＭＯＳトランジスタＮ１１は、制御電圧Ｖｉｎがその閾値Ｖｔｈ以上になるとオンする。これにより、電流ＩがＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１と抵抗１１とに流れる。ＰＭＯＳトランジスタＰ１１，Ｐ１２は、電流Ｉをミラーして出力電流Ｉｏｕｔを出力する。また、制御電圧Ｖｉｎに応じて、ＮＭＯＳトランジスタＮ１１の抵抗値が変化して電流Ｉが制御される。よって、出力電流Ｉｏｕｔも制御電圧Ｖｉｎに応じて制御される。
【００１７】
図２は、比較例に係る電圧電流変換回路の電圧電流特性を示す図である。
【００１８】
図２の横軸は制御電圧Ｖｉｎを示し、縦軸は出力電流Ｉｏｕｔを示す。同図は、一例として、低電源電圧（ＶＤＤＡ＝１．０Ｖ）時の電圧電流特性と、中間の電源電圧（ＶＤＤＡ＝１．２Ｖ）時の電圧電流特性と、高電源電圧（ＶＤＤＡ＝１．４）時の電圧電流特性とを示す。なお、低電源電圧時と高電源電圧時の特性は、それぞれの電源電圧においてワースト特性となるプロセス条件のものである。
【００１９】
この回路では、例えば、電源電圧が１．０Ｖから１．４Ｖに高くなった時に制御電圧Ｖｉｎを１．０Ｖ以上に設定すると、ＮＭＯＳトランジスタＮ１１の抵抗値は電源電圧が１．０Ｖの時より低くなる。そのため、電流Ｉが増加して、出力電流Ｉｏｕｔも増加する。つまり、制御電圧Ｖｉｎが電源電圧と等しい時における出力電流Ｉｏｕｔの最大値は、電源電圧に応じて大きく変化する。
【００２０】
次に、ＧＭ一定バイアス回路について説明する。
【００２１】
図３は、比較例に係るＧＭ一定バイアス回路の回路図である。
【００２２】
図３に示す様に、ＰＭＯＳトランジスタＰ１３，Ｐ１４の各ソースには電源電圧ＶＤＤＡが供給される。ＰＭＯＳトランジスタＰ１３のゲート及びドレインは、ＮＭＯＳトランジスタＮ１３のドレインと、ＰＭＯＳトランジスタＰ１４のゲートとに接続されている。抵抗１１は、ＮＭＯＳトランジスタＮ１３のソースと接地電圧との間に接続される。ＮＭＯＳトランジスタＮ１３のゲートは、ＮＭＯＳトランジスタＮ１４のドレイン及びゲートと、ＰＭＯＳトランジスタＰ１４のドレインとに接続されている。ＮＭＯＳトランジスタＮ１４のソースには接地電圧が供給される。ＮＭＯＳトランジスタＮ１３の大きさ（ゲート幅Ｗ／ゲート長Ｌ）は、ＮＭＯＳトランジスタＮ１４の大きさのＫ倍である。
【００２３】
ＰＭＯＳトランジスタＰ１３，Ｐ１４は、ＰＭＯＳトランジスタＰ１３に流れる電流Ｉをミラーして、これと等しい電流ＩをＰＭＯＳトランジスタＰ１４に流すように機能する。よって、この回路の動作点は、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１３と抵抗１１とを流れる電流Ｉが、ＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１４とを流れる電流Ｉと等しくなるように決定される。
【００２４】
このとき、電流Ｉは次の式（１）で近似的に表される。
【数１】
ここで、β＝（１／２）μＣｏｘ（Ｗ／Ｌ）である。Ｗはゲート幅、Ｌはゲート長、μは移動度、Ｃｏｘは単位面積のゲート酸化膜容量であり、これらはＮＭＯＳトランジスタＮ１４の物性値である。また、抵抗１１の抵抗値をＲとしている。また、式（１）では各トランジスタの出力抵抗は無限大であると仮定している。
【００２５】
式（１）から分かるように、電流Ｉは、定数β，Ｒ，Ｋのみにより決定される一定値となる。実際には、各トランジスタの出力抵抗は有限であるが、十分大きいので、電源電圧の変動やプロセス条件の変動による電流Ｉへの影響は小さい。つまり、電源電圧が変動しても、電流ＩとＮＭＯＳトランジスタの相互コンダクタンスｇｍとは、ほぼ一定となる。
【００２６】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【００２７】
（第１の実施形態）
図４，５を参照して本発明の第１の実施形態について説明する。本実施形態では、ＧＭ一定バイアス回路の電流値を決定する抵抗の値を制御電圧により制御するようにしている。
【００２８】
図４は、本発明の第１の実施形態に係る電圧電流変換回路の回路図である。
【００２９】
図４に示すように、この電圧電流変換回路は、ＰＭＯＳトランジスタＰ１（第４のトランジスタ）と、ＰＭＯＳトランジスタＰ２（第５のトランジスタ）と、ＰＭＯＳトランジスタＰ３（第６のトランジスタ）と、ＮＭＯＳトランジスタＮ１（第１のトランジスタ）と、ＮＭＯＳトランジスタＮ２（第２のトランジスタ）と、ＮＭＯＳトランジスタＮ３（第３のトランジスタ）と、抵抗１とを備える。この実施形態では、第１導電型をＰ型とし、第２導電型をＮ型とする。ＰＭＯＳトランジスタＰ１，Ｐ２の各ゲート幅は等しい。ＰＭＯＳトランジスタＰ３のゲート幅は、ＰＭＯＳトランジスタＰ１のゲート幅のＭ倍である。ＮＭＯＳトランジスタＮ１のゲート幅は、ＮＭＯＳトランジスタＮ２のゲート幅のＫ倍である。ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３の各ゲート長は等しく、ＮＭＯＳトランジスタＮ１，Ｎ２の各ゲート長は等しい。つまり、ＮＭＯＳトランジスタＮ２のゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌは、ＮＭＯＳトランジスタＮ１の比Ｗ／Ｌよりも小さい。
【００３０】
ＰＭＯＳトランジスタＰ１、Ｐ２，Ｐ３の各ソースには、電源電圧ＶＤＤＡ（第１電圧）が供給される。ＰＭＯＳトランジスタＰ１のゲート及びドレインは、ＮＭＯＳトランジスタＮ１のドレインと、ＰＭＯＳトランジスタＰ２，Ｐ３の各ゲートとに接続されている。ＮＭＯＳトランジスタＮ１のソースは、ＮＭＯＳトランジスタＮ３のドレインに接続されている。ＮＭＯＳトランジスタＮ３のゲートには、制御電圧Ｖｉｎが入力される。抵抗１は、一端がＮＭＯＳトランジスタＮ３のソースに接続され、他端に接地電圧（第２電圧）が供給される。ＮＭＯＳトランジスタＮ１のゲートは、ＮＭＯＳトランジスタＮ２のドレイン及びゲートと、ＰＭＯＳトランジスタＰ２のドレインとに接続されている。ＮＭＯＳトランジスタＮ２のソースには接地電圧が供給される。ＰＭＯＳトランジスタＰ３のドレインは電流Ｉｏｕｔを負荷（図示せず）に出力する。
【００３１】
ＮＭＯＳトランジスタＮ３と抵抗１は、入力された制御電圧Ｖｉｎに応じて抵抗値が変化する可変抵抗２を構成している。可変抵抗２の抵抗値Ｒは、ＮＭＯＳトランジスタＮ３の抵抗値Ｒ（ｍｏｓ）と、抵抗１の抵抗値Ｒ（ｐｏｌｙ）との和である。つまり、Ｒ＝Ｒ（ｍｏｓ）＋Ｒ（ｐｏｌｙ）と表せる。
【００３２】
カレントミラー回路として機能するＰＭＯＳトランジスタＰ１，Ｐ２は、ＰＭＯＳトランジスタＰ１に流れる参照電流としての電流Ｉ（第１電流）と等しい電流Ｉ（第２電流）を、ＰＭＯＳトランジスタＰ２に流す。よって、この電圧電流変換回路の動作点は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１，Ｎ３と抵抗１とを流れる電流Ｉが、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とを流れる電流Ｉに等しくなるように決定される。
【００３３】
また、ＮＭＯＳトランジスタＮ２のゲート・ソース間電圧ＶＧＳＮ２は、ＮＭＯＳトランジスタＮ１のゲート・ソース間電圧ＶＧＳＮ１より大きく、ＶＧＳＮ２＝ＶＧＳＮ１＋ＲＩと表せる。
【００３４】
また、ＰＭＯＳトランジスタＰ３（電流出力部）は、ＰＭＯＳトランジスタＰ１に流れる電流ＩをＭ倍して出力電流Ｉｏｕｔを出力する。
【００３５】
これらの関係から、出力電流Ｉｏｕｔは次の式（２）で近似的に表される。
【数２】
【００３６】
前述のように、βはＮＭＯＳトランジスタＮ２の物性値により決まる。また、各トランジスタの出力抵抗は無限大であると仮定している。
【００３７】
式（２）から分かるように、出力電流Ｉｏｕｔは定数β，Ｋ，Ｍと、変数である抵抗値Ｒのみにより決定される。実際には、各トランジスタの出力抵抗は有限であるが、十分大きいので、電源電圧の変動やプロセス条件の変動による出力電流Ｉｏｕｔへの影響は小さい。
【００３８】
ここで、制御電圧Ｖｉｎに応じて抵抗値Ｒ（ｍｏｓ）が変化する。抵抗値Ｒ（ｐｏｌｙ）は一定なので、制御電圧Ｖｉｎに応じて抵抗値Ｒが変化する。よって、出力電流Ｉｏｕｔは、式（２）に従って制御電圧Ｖｉｎにより制御される。
【００３９】
制御電圧Ｖｉｎが所定の電圧以上の場合、抵抗値Ｒ（ｐｏｌｙ）はほぼ０となり、抵抗値Ｒはほぼ一定となる。よって、出力電流Ｉｏｕｔは、式（２）に従って、ほぼ一定となる。
【００４０】
図５は、本発明の第１の実施形態に係る電圧電流変換回路の電圧電流特性を示す図である。
【００４１】
図５の横軸は制御電圧Ｖｉｎを示し、縦軸は出力電流Ｉｏｕｔを示す。図５は、一例として、低電源電圧（ＶＤＤＡ＝１．０Ｖ）時の電圧電流特性と、中間の電源電圧（ＶＤＤＡ＝１．２Ｖ）時の電圧電流特性と、高電源電圧（ＶＤＤＡ＝１．４）時の電圧電流特性とを示す。なお、各特性のプロセス条件は比較例と同一である。
【００４２】
これらの電圧電流特性から分かるように、制御電圧Ｖｉｎが約０．２Ｖから約０．６Ｖの範囲では、図２の比較例の電圧電流変換回路の特性と同様のほぼ線形の特性となっている。つまり、この範囲では抵抗値Ｒは可変である。
【００４３】
ほぼ線形の特性となる理由は、制御電圧Ｖｉｎが大きくなるとＮＭＯＳトランジスタＮ３が流す電流Ｉはゲート・ソース間電圧の２乗に比例して増加しようとするが、その電流Ｉが流れる抵抗１の一端の電圧が高くなり、ＮＭＯＳトランジスタＮ３のゲート・ソース間電圧が減少するように、動作点が決定されるためである。
【００４４】
制御電圧Ｖｉｎが約０．６Ｖより高い範囲では、図３の比較例のＧＭ一定バイアス回路の特性（出力電流Ｉｏｕｔが制御電圧Ｖｉｎに依存せず、出力電流Ｉｏｕｔの電源電圧依存性が小さい特性）に近づいている。つまり、この範囲では抵抗値Ｒはほぼ一定となっている。
【００４５】
このように、図２の比較例の電圧電流変換回路の電圧電流特性と比較して、出力電流Ｉｏｕｔの最大値の電源電圧依存性が、約１／３に小さくなっている。
【００４６】
以上で説明した様に、本実施形態によれば、ＧＭ一定バイアス回路の電流値を決定する抵抗の値を制御電圧Ｖｉｎで制御するようにしたので、制御電圧Ｖｉｎに応じて出力電流Ｉｏｕｔを変化させることができ、且つ、出力電流Ｉｏｕｔの最大値の電源電圧依存性を比較例のものより小さくできる。
【００４７】
（第２の実施形態）
図６，７を参照して本発明の第２の実施形態について説明する。本実施形態は、電源電圧に依存しない一定電流を出力電流に加えている点が第１の実施形態と異なる。
【００４８】
図６は、本発明の第２の実施形態に係る電圧電流変換回路の回路図である。
【００４９】
この電圧電流変換回路は、図４の第１の実施形態の電圧電流変換回路に加え、図３の比較例と同様なＧＭ一定バイアス回路６０を備える。
【００５０】
ＧＭ一定バイアス回路６０は、ＰＭＯＳトランジスタＰ４，Ｐ５，Ｐ６と、ＮＭＯＳトランジスタＮ４，Ｎ５と、抵抗３と、を備える。ＰＭＯＳトランジスタＰ４，Ｐ５，Ｐ６の各大きさ（Ｗ／Ｌ）は同一である。ＮＭＯＳトランジスタＮ４のゲート幅は、ＮＭＯＳトランジスタＮ５のゲート幅のＫ２倍である。ＮＭＯＳトランジスタＮ４，Ｎ５の各ゲート長は等しい。
【００５１】
ＰＭＯＳトランジスタＰ４，Ｐ５，Ｐ６の各ソースには電源電圧ＶＤＤＡが供給される。ＰＭＯＳトランジスタＰ４のゲート及びドレインは、ＮＭＯＳトランジスタＮ４のドレインと、ＰＭＯＳトランジスタＰ５，Ｐ６の各ゲートとに接続されている。抵抗３は、一端がＮＭＯＳトランジスタＮ４のソースに接続され、他端に接地電圧が供給される。ＮＭＯＳトランジスタＮ４のゲートは、ＮＭＯＳトランジスタＮ５のドレイン及びゲートと、ＰＭＯＳトランジスタＰ５のドレインとに接続されている。ＮＭＯＳトランジスタＮ５のソースには接地電圧が供給される。ＰＭＯＳトランジスタＰ６のドレインはＰＭＯＳトランジスタＰ３のドレインに接続されている。その他の回路構成は、図４の第１の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。なお、この実施形態では、第１導電型をＰ型とし、第２導電型をＮ型とする。
【００５２】
比較例で述べた様に、ＧＭ一定バイアス回路６０は電源電圧にほとんど依存しない一定電流Ｉｍｉｎを生成する。出力電流Ｉｏｕｔは、第１の実施形態の電圧電流変換回路からの電流Ｉ＊Ｍと、ＧＭ一定バイアス回路６０からの電流Ｉｍｉｎとの和となり、次の式（３）で表される。
【数３】
【００５３】
なお、ここでは、可変抵抗２の抵抗値をＲ１とし、ＮＭＯＳトランジスタＮ３の抵抗値をＲ１（ｍｏｓ）とし、抵抗１の抵抗値をＲ１（ｐｏｌｙ）とし、抵抗３の抵抗値をＲ２としている。また、ＮＭＯＳトランジスタＮ１の大きさは、ＮＭＯＳトランジスタＮ２の大きさのＫ１倍としている。
【００５４】
式（３）において、第１項は第１の実施形態の式（２）と同様であり、第２項は比較例の式（１）と同様である。つまり、第１項は制御電圧Ｖｉｎに応じて値が変化するが、第２項は制御電圧Ｖｉｎによらず一定値である。よって、制御電圧ＶｉｎがＮＭＯＳトランジスタＮ３の閾値Ｖｔｈより低い時、出力電流Ｉｏｕｔは第２項で決まる一定値となる。
【００５５】
図７は、本発明の第２の実施形態に係る電圧電流変換回路の電圧電流特性を示す図である。
【００５６】
図７は、低電源電圧（ＶＤＤＡ＝１．０Ｖ）時の電圧電流特性と、中間の電源電圧（ＶＤＤＡ＝１．２Ｖ）時の電圧電流特性と、高電源電圧（ＶＤＤＡ＝１．４）時の電圧電流特性とを示す。なお、各特性のプロセス条件は第１の実施形態と同一である。
【００５７】
これらの電圧電流特性から分かるように、制御電圧Ｖｉｎが電源電圧に近い領域では、図５の第１の実施形態の電圧電流特性と同様に、出力電流Ｉｏｕｔの最大値の電源電圧依存性は小さい。制御電圧Ｖｉｎが閾値より低い領域では、出力電流Ｉｏｕｔは最小値となり、電源電圧依存性はほとんどない。
【００５８】
以上で説明した様に、本実施形態によれば、第１の実施形態の電圧電流変換回路の出力電流に、電源電圧にほとんど依存しない一定電流を加えるようにしたので、制御電圧Ｖｉｎが低く第１の実施形態の電圧電流変換回路の出力電流が流れない時にも、電源電圧依存性がほとんどない出力電流Ｉｏｕｔを流すことができる。
【００５９】
また、第１の実施形態と同様に、出力電流Ｉｏｕｔの最大値の電源電圧依存性も比較例のものより小さくできる。
【００６０】
（第３の実施形態）
図８，９を参照して本発明の第３の実施形態について説明する。本実施形態は、第２の実施形態の電圧電流変換回路を用いてＰＬＬ回路を構成したものである。
【００６１】
図８は、本発明の第３の実施形態に係る電圧電流変換回路を備えたＰＬＬ回路の回路図である。
【００６２】
このＰＬＬ回路は、位相比較器（ＰＤ）８１と、チャージポンプ（ＣＰ）８２と、ローパスフィルタ（ＬＰＦ）８３と、電圧制御発振器（以下、ＶＣＯと称す）８４と、分周器（ＤＩＶ）８５とを備える。ＶＣＯ８４は、電圧電流変換回路（ＶＩＣ）８６と、電流制御発振器（ＩＣＯ）８７とを備える。電圧電流変換回路８６は、第２の実施形態の電圧電流変換回路である。電流制御発振器８７は、例えば、リングオシレータで構成される。
【００６３】
位相比較器８１は、入力クロック（基準クロック）ＣＬＫｉの位相と帰還クロックＣＬＫｆの位相とを比較し、位相差に応じた出力信号ｕｐ，ｄｎを出力する。チャージポンプ８２は、位相比較器８１からの出力信号ｕｐ，ｄｎを電流に変換する。ローパスフィルタ８３は、チャージポンプ８２からの電流を制御電圧Ｖｃに変換する。電圧電流変換回路８６は、ローパスフィルタ８３からの制御電圧Ｖｃを出力電流Ｉｏｕｔに変換する。なお、制御電圧Ｖｃは、第１の実施形態、第２の実施形態における、制御電圧Ｖｉｎに相当する。電流制御発振器８７は、電圧電流変換回路８６からの出力電流Ｉｏｕｔに応じた周波数の出力クロックＣＬＫｏを出力する。分周器８５は、電流制御発振器８７からの出力クロックＣＬＫｏを分周し、帰還クロックＣＬＫｆを位相比較器８１に出力する。
【００６４】
これにより、ＰＬＬ回路は、入力クロックＣＬＫｉの周波数と帰還クロックＣＬＫｆの周波数とが等しくなるように電流制御発振器８７の発振周波数を制御してロック状態となり、所望の周波数の出力クロックＣＬＫｏを出力する。
【００６５】
図９は、本発明の第３の実施形態に係るＰＬＬ回路のＶＣＯの制御電圧−周波数特性を示す図である。
【００６６】
図９の横軸は制御電圧Ｖｃを示し、縦軸は発振周波数ｆを示す。制御電圧−周波数特性９１は低電源電圧（ＶＤＤＡ１）時の特性を表し、特性９２は高電源電圧（ＶＤＤＡ２）時の特性を表す。
【００６７】
前述の様に、第２の実施形態の電圧電流変換回路では、出力電流Ｉｏｕｔの最大値の電源電圧依存性は比較例のものよりも約１／３に小さくなっている。また、出力電流Ｉｏｕｔの最小値の電源電圧依存性はほとんどない。よって、この出力電流Ｉｏｕｔに応じて発振周波数ｆが変化する電流制御発振器８７において、最大発振周波数ｆｍａｘの電源電圧依存性は、比較例の電圧電流変換回路を用いた場合よりも約１／３に小さくなる。また、制御電圧Ｖｃが閾値より小さくなっても、電源電圧依存性がほとんどない最小発振周波数ｆｍｉｎで発振できる。
【００６８】
以上で説明した様に、本実施形態によれば、ＶＣＯ８４における電圧電流変換回路８６として、出力電流の最大値と最小値の電源電圧依存性が小さい第２の実施形態の回路を用いるようにしたので、ＶＣＯ８４の最大発振周波数ｆｍａｘと最小発振周波数ｆｍｉｎの電源電圧依存性を小さくできる。これにより、電源電圧が変化しても、ＶＣＯ８４は仕様の周波数範囲を大きく超えずその範囲内の全周波数で発振できる。従って、ＶＣＯ８４の発振信号を受ける分周器８５が正常に動作でき、且つ、ＰＬＬ回路は仕様の周波数範囲でロックできる。
【００６９】
なお、ＶＣＯ８４における電圧電流変換回路８６として、第１の実施形態の電圧電流変換回路を用いても良い。この場合も、最大発振周波数ｆｍａｘの電源電圧依存性は、比較例の電圧電流変換回路を用いた場合よりも約１／３に小さくなる。
【００７０】
以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
【００７１】
例えば、第１及び第２の実施形態において、ゲートがＮＭＯＳトランジスタＮ１，Ｎ２の各ゲートに接続され、ソースに接地電圧が供給されるＮＭＯＳトランジスタ（電流出力部）を用いて、ＮＭＯＳトランジスタＮ２に流れる電流Ｉに基づいて出力電流を出力するようにしても良い。
【００７２】
また、第１及び第２の実施形態の電圧電流変換回路は、ＰＬＬ回路以外にも適用できる。
【符号の説明】
【００７３】
Ｎ１〜Ｎ５ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ６ ＰＭＯＳトランジスタ
１，３ 抵抗
２ 可変抵抗
８１ 位相比較器
８２ チャージポンプ
８３ ローパスフィルタ
８４ 電圧制御発振器
８５ 分周器
８６ 電圧電流変換回路
８７ 電流制御発振器
【特許請求の範囲】
【請求項１】
第１電圧が供給される第１導電型のトランジスタで構成され、第１電流に基づいて第２電流を生成するカレントミラー回路と、
前記第１電流が流れる第２導電型の第１のトランジスタと、
一端が前記第１のトランジスタのソースに接続され、他端に第２電圧が供給され、入力された制御電圧に応じて抵抗値が変化する可変抵抗と、
前記第２電流が流れ、ドレインとゲートとが前記第１のトランジスタのゲートに接続され、ソースに前記第２電圧が供給され、ゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌが前記第１のトランジスタの比Ｗ／Ｌより小さい第２導電型の第２のトランジスタと、
前記第１電流または前記第２電流に基づいて出力電流を出力する電流出力部と、
を備えることを特徴とする電圧電流変換回路。
【請求項２】
前記可変抵抗は、
ドレインが前記第１のトランジスタの前記ソースに接続され、ゲートに前記制御電圧が入力される第２導電型の第３のトランジスタと、
一端が前記第３のトランジスタのソースに接続され、他端に前記第２電圧が供給される抵抗と、
を備えることを特徴とする請求項１に記載の電圧電流変換回路。
【請求項３】
前記カレントミラー回路は、
ソースに前記第１電圧が供給され、ドレインとゲートとが前記第１のトランジスタのドレインに接続された第１導電型の第４のトランジスタと、
ソースに前記第１電圧が供給され、ゲートが前記第４のトランジスタの前記ゲートに接続され、ドレインが前記第２のトランジスタの前記ドレインに接続された第１導電型の第５のトランジスタと、を備え、
前記電流出力部は、
ソースに前記第１電圧が供給され、ゲートが前記第４のトランジスタの前記ゲートに接続され、前記ソースとドレインとの間に前記出力電流が流れる第１導電型の第６のトランジスタを備えることを特徴とする請求項１又は請求項２に記載の電圧電流変換回路。
【請求項４】
前記第１電圧と前記第２電圧とに依存しない一定電流を生成して前記出力電流に加えるバイアス回路を備えることを特徴とする請求項１から請求項３の何れかに記載の電圧電流変換回路。
【請求項５】
基準クロックの位相と帰還クロックの位相とを比較し、位相差に応じた出力信号を出力する位相比較器と、
前記位相比較器からの前記出力信号を電流に変換するチャージポンプと、
前記チャージポンプからの前記電流を前記制御電圧に変換するローパスフィルタと、
前記ローパスフィルタからの前記制御電圧を前記出力電流に変換する、請求項１に記載の電圧電流変換回路と、
前記電圧電流変換回路からの前記出力電流に応じた周波数の出力クロックを出力する発振器と、
前記発振器からの前記出力クロックを分周し、前記帰還クロックを前記位相比較器に出力する分周器と、
を備えることを特徴とするＰＬＬ回路。
【請求項１】
第１電圧が供給される第１導電型のトランジスタで構成され、第１電流に基づいて第２電流を生成するカレントミラー回路と、
前記第１電流が流れる第２導電型の第１のトランジスタと、
一端が前記第１のトランジスタのソースに接続され、他端に第２電圧が供給され、入力された制御電圧に応じて抵抗値が変化する可変抵抗と、
前記第２電流が流れ、ドレインとゲートとが前記第１のトランジスタのゲートに接続され、ソースに前記第２電圧が供給され、ゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌが前記第１のトランジスタの比Ｗ／Ｌより小さい第２導電型の第２のトランジスタと、
前記第１電流または前記第２電流に基づいて出力電流を出力する電流出力部と、
を備えることを特徴とする電圧電流変換回路。
【請求項２】
前記可変抵抗は、
ドレインが前記第１のトランジスタの前記ソースに接続され、ゲートに前記制御電圧が入力される第２導電型の第３のトランジスタと、
一端が前記第３のトランジスタのソースに接続され、他端に前記第２電圧が供給される抵抗と、
を備えることを特徴とする請求項１に記載の電圧電流変換回路。
【請求項３】
前記カレントミラー回路は、
ソースに前記第１電圧が供給され、ドレインとゲートとが前記第１のトランジスタのドレインに接続された第１導電型の第４のトランジスタと、
ソースに前記第１電圧が供給され、ゲートが前記第４のトランジスタの前記ゲートに接続され、ドレインが前記第２のトランジスタの前記ドレインに接続された第１導電型の第５のトランジスタと、を備え、
前記電流出力部は、
ソースに前記第１電圧が供給され、ゲートが前記第４のトランジスタの前記ゲートに接続され、前記ソースとドレインとの間に前記出力電流が流れる第１導電型の第６のトランジスタを備えることを特徴とする請求項１又は請求項２に記載の電圧電流変換回路。
【請求項４】
前記第１電圧と前記第２電圧とに依存しない一定電流を生成して前記出力電流に加えるバイアス回路を備えることを特徴とする請求項１から請求項３の何れかに記載の電圧電流変換回路。
【請求項５】
基準クロックの位相と帰還クロックの位相とを比較し、位相差に応じた出力信号を出力する位相比較器と、
前記位相比較器からの前記出力信号を電流に変換するチャージポンプと、
前記チャージポンプからの前記電流を前記制御電圧に変換するローパスフィルタと、
前記ローパスフィルタからの前記制御電圧を前記出力電流に変換する、請求項１に記載の電圧電流変換回路と、
前記電圧電流変換回路からの前記出力電流に応じた周波数の出力クロックを出力する発振器と、
前記発振器からの前記出力クロックを分周し、前記帰還クロックを前記位相比較器に出力する分周器と、
を備えることを特徴とするＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−２０５２０２（Ｐ２０１１−２０５２０２Ａ）
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願番号】特願２０１０−６８０５４（Ｐ２０１０−６８０５４）
【出願日】平成２２年３月２４日（２０１０．３．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願日】平成２２年３月２４日（２０１０．３．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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