電子モジュール、配線板、電子モジュールの製造方法、配線板の製造方法
【課題】低コスト化を図りつつ高信頼性を得ることができる電子モジュールおよび配線板、ならびにこれらの製造方法を提供すること。
【解決手段】第1の主面と該第1の面に対向位置する第2の主面とを有する絶縁層15と、この絶縁層の第1の主面上に設けられ、部品実装用ランドを含みかつ該部品実装用ランドの絶縁層の側とは反対の側の表面26aが粗化された配線パターン26と、この配線パターンの部品実装用ランド上にフリップ接続された、端子パッドを有する半導体チップ42と、この半導体チップの端子パッドと配線パターンの部品実装用ランドとの間に挟設され、該端子パッドと該部品実装用ランドとを電気的、機械的に接続する導電性バンプ52と、半導体チップと絶縁層および配線パターンとの間に設けられた樹脂55とを具備する。
【解決手段】第1の主面と該第1の面に対向位置する第2の主面とを有する絶縁層15と、この絶縁層の第1の主面上に設けられ、部品実装用ランドを含みかつ該部品実装用ランドの絶縁層の側とは反対の側の表面26aが粗化された配線パターン26と、この配線パターンの部品実装用ランド上にフリップ接続された、端子パッドを有する半導体チップ42と、この半導体チップの端子パッドと配線パターンの部品実装用ランドとの間に挟設され、該端子パッドと該部品実装用ランドとを電気的、機械的に接続する導電性バンプ52と、半導体チップと絶縁層および配線パターンとの間に設けられた樹脂55とを具備する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、配線板の主面上に半導体チップがフリップ接続された電子モジュールおよび半導体チップがフリップ接続される前の状態である配線板、ならびにこれらの製造方法に係り、特に、低コスト化、高信頼性に好適な電子モジュールおよび配線板、ならびにこれらの製造方法に関する。
【背景技術】
【0002】
半導体素子を配線板上に実装する形態のひとつとして、近年、半導体チップ(ベアチップ)をフェースダウンで配線板上に実装するフリップ接続が多用されてきている。特に、電子機器として小型化や高周波信号処理対応の要求が強い用途でその傾向が顕著である。このような用途に適用できる、フリップ接続を含む電子モジュールとして下記特許文献1に開示のものがある。
【0003】
フリップ接続は、例えば、半導体チップ上に形成された端子パッド上にさらにAuバンプを形成し、これを接着剤(アンダーフィル樹脂)を介して配線板上に形成された配線パターンに圧接することでなすことができる。ここで考慮点は、Auバンプと配線パターンとの低抵抗接続およびその接続信頼性の確保である。このため配線パターン表面には高い洗浄度が求められ、よく行われる方法として、配線パターンの表層にもAuめっき層(例えば0.03μm厚)を形成しておく。
【0004】
また、別のフリップ接続方法としては、上記と同様に半導体チップ上の端子パッド上にAuバンプを形成し、これを接続すべき配線パターン上にはやや厚めのAuめっき層(例えば0.3μm厚)を形成しておいて、超音波を印加してこれらを金属接合する方法もある。金属接合部位を確実に形成することで信頼性を向上することができる。
【0005】
一般に、配線板の主面上に半導体チップをフリップ接続する場合には、配線パターンのうち接続に供する部位のみを残してはんだレジストのような保護層を形成し、そのあと、接続に供する部位にAuめっき層を形成している。これにより、安価とは言えないAuめっきを小さな面積に留めて施すことができる。しかしながら、通常、配線板の主面上には他の表面実装部品もはんだにより実装がされ、そのような実装のためのランド上にもAuめっきを施すとその分コストアップの要因になる。
【特許文献1】国際公開第02/093638号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、上記した事情を考慮してなされたもので、配線板の主面上に半導体チップがフリップ接続された電子モジュールおよび半導体チップがフリップ接続される前の状態である配線板、ならびにこれらの製造方法において、低コスト化を図りつつ高信頼性を得ることができる電子モジュールおよび配線板、ならびにこれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記の課題を解決するため、本発明の一態様である電子モジュールは、第1の主面と該第1の面に対向位置する第2の主面とを有する絶縁層と、前記絶縁層の前記第1の主面上に設けられ、部品実装用ランドを含みかつ該部品実装用ランドの前記絶縁層の側とは反対の側の表面が粗化された配線パターンと、前記配線パターンの前記部品実装用ランド上にフリップ接続された、端子パッドを有する半導体チップと、前記半導体チップの前記端子パッドと前記配線パターンの前記部品実装用ランドとの間に挟設され、該端子パッドと該部品実装用ランドとを電気的、機械的に接続する導電性バンプと、前記半導体チップと前記絶縁層および前記配線パターンとの間に設けられた樹脂とを具備することを特徴とする。
【0008】
すなわち、半導体チップをその端子パッド上の導電性バンプを介して絶縁層の主面上にフリップ接続で良好に実装するため、配線パターンのうちの部品実装用ランドは表面が粗化された状態になっている。実験によれば、表面が粗化された配線パターンと導電性バンプとの電気的接続は、粗化がされていない配線パターンの場合より、顕著に低抵抗接続およびその接続信頼性の向上が実現する。Auめっき層の形成には及ばず、コストダウンを図ることができる。
【0009】
また、本発明の別の態様である配線板は、第1の主面と該第1の面に対向位置する第2の主面とを有する絶縁層と、前記絶縁層の前記第1の主面上に設けられ、部品実装用ランドを含みかつ該部品実装用ランドの前記絶縁層の側とは反対の側の表面が粗化された配線パターンとを具備することを特徴とする。
【0010】
この配線板は、上記の電子モジュールに半導体チップがフリップ接続される前の状態のものである。
【0011】
また、本発明のさらに別の態様である電子モジュールの製造方法は、絶縁板上に積層された金属箔をパターニングし、半導体チップを実装するためのランドを含む配線パターンを形成する工程と、前記ランド上を含んで前記配線パターンの表面上を粗化する工程と、端子パッドを有し該端子パッド上に導電性バンプが形設された半導体チップを、前記粗化がされた配線パターンの前記ランドの位置に前記導電性バンプの位置を合わせてフリップ接続する工程とを具備することを特徴とする。
【0012】
この製造方法は、上記の電子モジュールを製造するためのひとつの例である。
【0013】
また、本発明のさらに別の態様である配線板の製造方法は、絶縁板上に積層された金属箔をパターニングし、半導体チップを実装するためのランドを含む配線パターンを形成する工程と、前記ランド上を含んで前記配線パターンの表面上を粗化する工程とを具備することを特徴とする。
【0014】
この製造方法は、上記の配線板を製造するためのひとつの例である。
【発明の効果】
【0015】
本発明によれば、配線板の主面上に半導体チップがフリップ接続された電子モジュールおよび半導体チップがフリップ接続される前の状態である配線板、ならびにこれらの製造方法において、低コスト化を図りつつ高信頼性の電子モジュールおよび配線板を得ることができる。
【発明を実施するための最良の形態】
【0016】
本発明の実施態様として、前記配線パターンがその材料としてCuを有し、前記粗化が該Cuに対してなされており、前記導電性バンプがその材料としてAuを有する、とすることができる。配線パターンとしてCuはもっとも一般的でローコストであり、導電性バンプがAuであるとCuとの接続相性がよく好ましい。
【0017】
ここで、前記配線パターンの前記部品実装用ランドの前記表面が、十点表面粗さRzの評価で0.35μmを超える表面粗さである、とすることができる。実験によれば、配線パターンの上記表面の表面粗さが0.35μmを超えると、初期導通試験で導電性バンプとの導通が不良と判定されるサンプルの発生がなくなる。
【0018】
また、実施態様として、前記部品実装用ランドを除く前記配線パターン上から前記絶縁層の前記第1の主面上に連なるように形成された保護層をさらに具備する、とすることができる。このような保護層を設ければ、他の表面実装部品をはんだ接続する態様においてはんだのフィレットを形よく形成でき実装の信頼性を向上できる。
【0019】
また、実施態様として、前記配線パターンが、前記絶縁層の側とは反対の側の表面のすべての領域において粗化されている、とすることができる。このような粗化であれば、その処理においてマスクの形成の必要がなくコスト増を回避できる。
【0020】
また、実施態様として、前記配線パターンが、前記部品実装用ランドとは別の第2の部品実装用ランドを含みかつ該第2の部品実装用ランドの前記絶縁層の側とは反対の側の表面が粗化され、前記配線パターンの前記第2の部品実装用ランド上に表面実装された、端子を有する電気/電子部品と、前記電気/電子部品の前記端子と前記配線パターンの前記第2の部品実装用ランドとを電気的、機械的に接続する接続部材とをさらに具備する、とすることができる。
【0021】
これは、半導体チップ以外に電気/電子部品が実装された電子モジュールであり、その実装のためのランドが粗化されている。実験によれば、このような粗化がされていても電気/電子部品の導通試験の成績を悪化させることはなく、したがって、半導体チップ用のランド、それ以外の電気/電子部品用のランドがともに粗化がされている態様は有用性がある。
【0022】
また、製造方法としての実施態様として、前記金属箔がその材料としてCuを有し、前記粗化が該Cuに対してなされ、前記導電性バンプがその材料としてAuを有する、とすることができる。配線パターンとしてCuはもっとも一般的でローコストであり、導電性バンプがAuであるとCuとの接続相性がよく好ましい。
【0023】
ここで、前記粗化が、十点表面粗さRzの評価で0.35μmを超える表面粗さになるようになされる、とすることができる。実験によれば、配線パターンの表面粗さが0.35μmを超えると、初期導通試験で導電性バンプとの導通が不良と判定されるサンプルの発生がなくなる。
【0024】
ここで、前記粗化が、Cuを黒化還元処理することによりなされる、とすることができる。また、前記粗化が、Cuをマイクロエッチングすることによりなされる、とすることもできる。これらの粗化方法は、一般的に採用され得る粗化の方法例である。
【0025】
また、実施態様として、前記配線パターンの表面上を粗化したあと、前記半導体チップをフリップ接続する前に、前記ランドを除く前記配線パターン上から前記絶縁板上に連なった保護層を形成する工程をさらに具備する、とすることができる。このような保護層を設ければ、他の表面実装部品をはんだ接続する態様においてはんだのフィレットを形よく形成でき実装の信頼性を向上できる。
【0026】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図1は、本発明の一実施形態に係る電子モジュールの構成を模式的に示す断面図である。図1に示すように、この電子モジュールは、絶縁層11、同12、同13、同14、同15、配線層(配線パターン)21、同22、同23、同24、同25、同26(=合計6層)、層間接続体31、同32、同34、同35、スルーホール導電体33、電気/電子部品41、半導体チップ42、はんだ51(接続部材)、導電性バンプ52、アンダーフィル樹脂55(樹脂)、はんだレジスト61、62を有する。
【0027】
この電子モジュールは、その使用する配線板として6層配線層構造のものを利用している。ただし、これに限らず一般的な両面配線板や片面配線板を使用した態様でも同様の効果を得ることは以下の記載から自明である。また、いわゆる部品内蔵配線板を利用することもできる。概略的には、この電子モジュールは、外層配線層である配線層26の構成およびその上に実装される部品(半導体チップ42、電気/電子部品41)との接続態様に特徴がある。
【0028】
半導体チップ42は、フリップ接続により導電性バンプ52を介して外層の配線層26に電気的、機械的に接続されている。この接続のため、半導体チップ42が有する端子パッド(不図示)上にあらかじめ導電性バンプ52が形設され、この導電性バンプ52に位置を合わせて配線層26には部品実装用ランドがパターン形成されている。導電性バンプ52は、材質として例えばAuであり、あらかじめ端子パッド上にスタッド状に形成されたものである。半導体チップ42と配線層26および絶縁層15との間には、フリップ接続部分の機械的および化学的な保護のためアンダーフィル樹脂55が満たされている。
【0029】
導電性バンプ52との接続に供せられる部分を含めて配線層26の絶縁層15側と反対の表面は、表面粗さが適度に大きくなるように処理がされた粗化表面26aになっている。粗化表面26aを設けることで、導電性バンプ52との接続の低抵抗性およびその信頼性を確保する。こうすれば、配線層26の絶縁層15側の表面の洗浄度を増すためAuめっきを施すことは考慮する必要がない。したがって、より低コストが実現される。
【0030】
配線層26の表面を粗化表面26aにすること以外の実装構造、すなわち、半導体チップ42、導電性バンプ52、配線層26および絶縁層15、アンダーフィル樹脂55がなす構造自体については、一般的に多用されているフリップ接続で得られる構造でよく、したがって大きなコスト増は生じない。さらに、粗化表面26aは、配線層26と電気/電子部品41とをはんだ51により接続、実装したランド部分においても何らの接続性劣化をもたらすものでなく(この点は後述する)、電子モジュールとして多数の部品が実装される形態に適用して好ましい。
【0031】
電気/電子部品41は、表面実装用のチップ部品であり、ここでは例えばチップ抵抗である。その平面的な大きさは例えば0.6mm×0.3mmである。両端に端子41aを有し、その下側が配線層26による実装用ランド(粗化表面26aとなっている)に対向位置している。電気/電子部品41の端子41aと実装用ランドとは、はんだ51により電気的・機械的に接続されている。
【0032】
配線層21、26は、配線板の両主面上の配線層であり、一般的に、その上に各種の部品が実装され得る。これらの配線層21、26上のうち、はんだ51が載るべきランド部分およびフリップ接続の半導体チップ42が接続されるランド部分を除いて、配線層21、26上から絶縁層11、15上に連なるように、両主面上には、はんだレジスト61、62が形成されている(厚さはそれぞれ例えば20μm程度)。はんだレジスト61、62は、溶融したはんだ51をランド部分に留めてフィレットを形よく形成させ、かつその後は保護層として機能する。なお、図示では、配線層26の側のみ部品が実装されているが、両面に部品が実装される態様もあり得る。その場合には、配線層21にも粗化表面を設けることができる。
【0033】
半導体チップ42と配線層26との接続部分の微細な構造について図2を参照して補足する。図2は、図1に示した電子モジュールにおける半導体チップ42と配線層26との接続部分をやや詳細にかつ模式的に示す断面構造図である。図2において、図1中に示した構成と同一のものには同一符号を付してある。図2に示すように、微細な構造として、導電性バンプ52が配線層26に圧接された状態で配線層26の粗化表面26aの凹凸がつぶされ、これにより配線層26の新生面が導電性バンプ52側に露出して接触している。したがって良好な接続が実現される。
【0034】
図1に戻り、この電子モジュールのほかの構造について述べると、外側の配線層21、26とは別の配線層22、23、24、25はそれぞれ内層の配線層であり、順に、配線層21と配線層22の間に絶縁層11が、配線層22と配線層23の間に絶縁層12が、配線層23と配線層24との間に絶縁層13が、配線層24と配線層25との間に絶縁層14が、配線層25と配線層26との間に絶縁層15が、それぞれ位置しこれらの配線層21〜26を隔てている。各配線層21〜26は、例えばそれぞれ厚さ18μmの金属(銅)箔からなっている。
【0035】
各絶縁層11〜15は、絶縁層13を除き例えばそれぞれ厚さ100μm、絶縁層13のみ例えば厚さ300μmで、それぞれ例えばガラスエポキシ樹脂からなるリジッドな素材である。絶縁層12、14は、絶縁層13のスルーホール導電体33内部の空間を埋めるように変形進入しており内部に空隙となる空間は存在しない。
【0036】
配線層21と配線層22とは、それらのパターンの面の間に挟設されかつ絶縁層11を貫通する層間接続体31により導通し得る。同様に、配線層22と配線層23とは、それらのパターンの面の間に挟設されかつ絶縁層12を貫通する層間接続体32により導通し得る。配線層23と配線層24とは、絶縁層13を貫通して設けられたスルーホール導電体33により導通し得る。配線層24と配線層25とは、それらのパターンの面の間に挟設されかつ絶縁層14を貫通する層間絶縁体34により導通し得る。配線層25と配線層26とは、それらのパターンの面の間に挟設されかつ絶縁層15を貫通する層間接続体35により導通し得る。
【0037】
層間接続体31、32、34、35は、それぞれ、導電性組成物のスクリーン印刷により形成される導電性バンプを由来とするものであり、その製造工程に依拠して軸方向(図1の図示で上下の積層方向)に径が変化している。その直径は、太い側で例えば200μmである。
【0038】
以上、本実施形態に係る電子モジュールについて説明した。この電子モジュールは、半導体チップ42を、その端子パッド上の導電性バンプ52を介して絶縁層15の主面上の配線層26上にフリップ接続で良好に実装するため、配線層26のうちの部品実装用ランドは表面が粗化された状態(粗化表面26a)になっている。これにより、配線層26と導電性バンプ52との電気的接続は、粗化表面26aを備えていない配線層26の場合より、顕著に低抵抗接続およびその接続信頼性の向上が実現する。結果として、Auめっき層の形成には及ばず、コストダウンを図ることができる。さらに、粗化表面26aは、はんだ51のような接続部材を使用した実装の場合にも何ら接続の劣化を招くものではなく、フリップ接続とはんだ接続が混在する電子モジュールに適用して有用である。
【0039】
次に、図1に示した電子モジュールの製造工程を図3ないし図5Hを参照して説明する。このうち図3ないし図5Dは、図1に示した電子モジュールに使用の配線板の製造過程の模式的断面で示す工程図である。また、図5Eないし図5Hは、図1に示した電子モジュールを製造するための部品実装を行う過程を模式的断面で示す工程図である。図3ないし図5Hにおいて、図1中に示した構成要素と同一または同一相当のものには同一符号を付してある。
【0040】
図3から説明する。図3は、図1中に示した各構成のうち絶縁層11を中心とした部分の製造工程を示している。まず、図3(a)に示すように、厚さ例えば18μmの金属箔(電解銅箔)22A上に例えばスクリーン印刷により、層間接続体31となるペースト状の導電性組成物をほぼ円錐形のバンプ状(底面径例えば200μm、高さ例えば160μm)に形成する。この導電性組成物は、ペースト状の樹脂中に銀、金、銅などの金属微細粒または炭素微細粒を分散させたものである。説明の都合で金属箔22Aの下面に印刷した図示となっている。層間接続体31の印刷後これを乾燥させて硬化させる。
【0041】
次に、図3(b)に示すように、金属箔22A上に厚さ例えば公称100μmのFR−4のプリプレグ11Aを積層して層間接続体31を貫通させ、その頭部が露出するようにする。露出に際してあるいはその後その先端を塑性変形でつぶしてもよい(いずれにしても層間接続体31の形状は、積層方向に一致する軸を有しその軸方向に径が変化する形状になる。)。続いて、図3(c)に示すように、プリプレグ11A上に金属箔(電解銅箔)21Aを積層配置して加圧・加熱し全体を一体化する。このとき、金属箔21Aは層間接続体31と電気的導通状態となり、プリプレグ11Aは完全に硬化して絶縁層11になる。
【0042】
次に、図3(d)に示すように、片側の金属箔22Aに例えば周知のフォトリソグラフィによるパターニングを施し、これを配線層22に加工する。続いて、図3(e)に示すように、パターニングされた配線層22上所定位置に、層間接続体32となるペースト状の導電性組成物をほぼ円錐形のバンプ状(底面径例えば200μm、高さ例えば160μm)に形成する。この層間接続体32の形成は、上記説明の層間接続体31の形成と同様の材料、方法による。
【0043】
次に、図3(f)に示すように、絶縁層12とすべきFR−4のプリプレグ12A(公称厚さ例えば100μm)を配線層22側にプレス機を用い積層する。この積層では、層間接続体32の頭部をプリプレグ12Aに貫通させる。図3(f)における層間接続体32の頭部の破線は、この段階でその頭部を塑性変形させてつぶしておく場合と塑性変形させない場合の両者あり得ることを示す。この積層工程により、配線層22はプリプレグ12A側に沈み込んで位置する。
【0044】
以上により、配線層が2層(金属層21A、配線層22)で絶縁層も2層(絶縁層11、プリプレグ12A)の配線板素材1が得られる。この配線板素材1を用いる後の工程については図5Aで後述する。
【0045】
次に、図4を参照して説明する。図4は、図1中に示した各構成のうち絶縁層13を中心とした部分(コア部分)の製造工程を示している。まず、図4(a)に示すように、両面に例えば厚さ18μmの金属箔(電解銅箔)23A、24Aが積層された例えば厚さ300μmのFR−4の絶縁層13を用意し、その所定位置にスルーホール導電体を形成するための貫通孔71をあける。
【0046】
次に、無電解めっきおよび電解めっきを行い、図4(b)に示すように、貫通孔71の内壁にスルーホール導電体33を形成する。さらに、図4(c)に示すように、金属箔23A、24Aを周知のフォトリソグラフィを利用して所定にパターニングして配線層23、24を形成する。以上により得られた配線板素材を配線板素材2とする。
【0047】
次に、図5Aを参照して説明する。図5Aは、上記で得られた配線板素材1、2などを積層する配置関係を示す図である。図5Aにおいて、図示上側の配線板素材3は、下側の配線板素材1と同様な工程を適用して得られた素材である。すなわち、金属箔(電解銅箔)26A、絶縁層15、層間接続体35、配線層25、プリプレグ14A、層間接続体34は、それぞれ、配線板素材1の金属箔21A、絶縁層11、層間接続体31、配線層22、プリプレグ12A、層間接続体32に相当する。
【0048】
図5Aに示すような配置で各配線板素材1、2、3を積層配置してプレス機で加圧・加熱する。これにより、プリプレグ12A、14Aが完全に硬化し全体が積層・一体化する。このとき、加熱により得られるプリプレグ12A、14Aの流動性により、スルーホール導電体33内部の空間にはプリプレグ12A、14Aが変形進入し空隙は発生しない。また、配線層23、24は、層間接続体32、34にそれぞれ電気的に接続される。以上により、図5Bに示すような、絶縁板の両面に金属箔が積層された、両面金属箔張り多層配線板が得られる。
【0049】
次に、図5Cに示すように、この多層配線板の両主面上の金属箔21A、26Aに例えば周知のフォトリソグラフィによるパターニングを施し、これを配線層21、26に加工する。続いて、加工により得られた片側の配線層26の表面を粗化処理して粗化表面26aにする。これには、具体的に、例えば、黒化還元処理やマイクロエッチング処理を採用することができる。マイクロエッチング処理としては、例えば、CZ処理(メック社商品名)やボンドフィルム処理(アトテック社商品名)がある。粗化の程度についてはフリップ接続での低抵抗性およびその信頼性を考慮し適切な程度にする(後述する)。
【0050】
図5Cに示すパターニングおよび粗化処理の後、図5Dに示すようにはんだレジスト61、62の層を形成する。はんだレジスト61、62は、配線層21、26上のうち、はんだ51が載るべきランド部分およびフリップ接続の半導体チップ42が接続されるランド部分を除いて形成する。以上により、図1に示した電子モジュールに使用するための配線板の部分が完成する(図5D)。
【0051】
図5E以下は、上記完成した配線板を用いてこれに部品を実装し、電子モジュールを完成する工程の説明になる。まず、図5Eに示すように、加工により得られた配線層26の実装用ランド上(粗化表面26a上)に、例えばスクリーン印刷によりクリームはんだ51Aを印刷・適用する。クリームはんだ51Aは、スクリーン印刷を用いれば容易に所定パターンに印刷できる。スクリーン印刷に代えてディスペンサを使用することもできる。クリームはんだ51Aは、これらに代えて硬化前の導電性組成物を使用することもできる。
【0052】
次に、電気/電子部品41をクリームはんだ51Aを介して実装用ランド上に例えばマウンタで載置し、さらにその後クリームはんだ51Aをリフローさせるべく加熱を行う。これにより、図5Fに示すような、はんだ51を介して電気/電子部品41が配線層26の実装用ランド上に接続された状態が得られる。
【0053】
次に、図5Gに示すように、半導体チップ42が実装されるべき位置に例えばディスペンサを用いて硬化前のアンダーフィル樹脂55Aを適用する。続いて、導電性バンプ52を伴った半導体チップ42を例えばフリップチップボンダを用いて、配線層26の実装用ランドに位置合わせし圧接する。圧接の後、その接続強度の向上のため、およびアンダーフィル樹脂55Aを硬化するため、加熱工程を行う。以上により、図5Hに示すような、導電性バンプ52を介して半導体チップ42が配線層26の実装用ランド上(粗化表面26a上)に接続され、かつ半導体チップ42と配線層26および絶縁層15との間にアンダーフィル樹脂55が満たされた状態が得られ、電子モジュールが完成する。この図5Hは図1と同じ図示である。
【0054】
なお、図5Bないし図5Dに示した工程については、配線層26のパターニング処理、粗化表面26aの形成、はんだレジスト62の形成の順序を上記説明の順序と変更することができる。すなわち、配線層26のパターニング処理よりあとにはんだレジスト62の形成を行うようにすればよく、粗化表面26aの形成は、これらの前、これらの中間、これらの後、の3通りの順序があり得る。どれを採用しても、外層配線層である配線層26とその上に実装される部品(半導体チップ42、電気/電子部品41)との接続態様の特徴は維持される。
【0055】
また、電気/電子部品41の表面実装工程(図5E、図5F)と、半導体チップ42のフリップ接続工程(図5G、図5H)とは、その順序を上記説明とは逆にすることも可能である。この場合、クリームはんだ51Aのスクリーン印刷時に、フリップ接続済みの半導体チップ42がその干渉要因になるように一見見えるが、半導体チップ42として十分に薄いものを利用するなど一定の考慮を施せばその点は解決可能である。
【0056】
次に、図1に示した電子モジュールをサンプルとして実際に製造し機能評価した結果について図6を参照して述べる。図6は、図1に示した電子モジュールをサンプルとして実際に製造しその半導体チップの接続について機能評価した結果を示す表である。前提として図6(a)には、フリップ実装の半導体チップ42の諸元を示す。ここでの半導体チップ42は、評価のためのテストチップであり、図6(a)に示すように、サイズとして3.0mm×3.0mm、厚さが200μm、端子数が30ピン、端子ピッチが300μmの各諸元であり、導電性バンプ52としてAuスタッドバンプが形設されたものである。
【0057】
図6(b)に示すように、比較のため、配線層26に粗化処理を行った場合、行わない場合、さらに従来のフリップ接続のようにAuめっきを施したランドを利用した場合のそれぞれについて電子モジュールとして100サンプルを製造、用意した。そして、これらのバンプごとの接続抵抗、初期導通評価、熱衝撃試験実施後の導通評価を行った。
【0058】
バンプごとの接続抵抗としては、1バンプあたり10mΩ以上の接続抵抗のバンプを有するサンプルを導通NG(導通不良)と判定した。この結果、表に示すように、配線層26に粗化処理を行ったサンプルでは、初期導通評価でNG発生率は0%であったのに対して、粗化処理を行わないサンプルでは、15%のNG発生率であった。さらに、初期導通評価でNGと判定されなかったサンプルについて、表に示すような熱衝撃試験を行った後に同様の導通評価を行ったところ、粗化処理を行ったサンプルでは、引き続きNG発生率は0%であったのに対して、粗化処理を行わないサンプルでは、熱衝撃試験前にNGでなかった75サンプル中15サンプルがNG(NG発生率20%)になった。
【0059】
したがって、配線層26表面の粗化処理は、半導体チップ42と配線層26との低抵抗接続の実現およびその接続信頼性の向上に大きく寄与していることがデータ上で確かめられた。なお、図6(b)に示すように、Auめっきを施したランドを利用したフリップ接続の場合については、初期導通評価、熱衝撃試験実施後導通試験ともに用意した100サンプルにおいてNG発生はなかった。よって、粗化処理によって、このようなAuめっきを利用したフリップ接続と同様の接続信頼性を得ることができたことになる。
【0060】
次に、図7は、図6に示した評価において、特に粗化後の表面粗さの違いによる不良発生頻度の違いの結果(初期導通評価)を示す表である。ここで表面粗さは、JISで規定された十点平均粗さRzで示している。図7におけるRz=0.15μmは、図6の粗化処理なしの場合に相当し、図7におけるRz=0.55μmは、図6の粗化処理ありの場合に相当している。図7に示すように、配線層22の粗化処理後の表面粗さRzが0.35μmまで大きくなると、初期導通評価としてほぼNG発生がなくなり、よってこの値を超えるようなRzにすることが好ましいと考えられる。Rzが4.0μmまで大きくなっても初期導通評価として問題ないことも判明した。
【0061】
次に、図8は、図1に示した電子モジュールをサンプルとして実際に製造しそのチップ抵抗の接続について機能評価した結果を示す表である。前提として図8(a)には、実装のチップ抵抗(電気/電子部品41の一態様)の諸元を示す。ここで使用したチップ抵抗は、図8(a)に示すように、サイズとして0603(0.6mm×0.3mm)、抵抗値として0Ω(すなわちジャンパチップ)の各諸元である。接続態様として、10個を直列に接続し、それらの直列接続されたものを1ブロックとして10ブロック実装した。
【0062】
図8(b)に示すように、比較のため、配線層26に粗化処理を行った場合、行わない場合、さらに従来の表面実装のようにAuめっきを施したランドを利用した場合のそれぞれについて電子モジュールとして100サンプルを製造、用意した。そして、これらの初期導通評価、熱衝撃試験実施後の導通評価を行った。
【0063】
導通評価としては、ブロックあたり10mΩ以上の接続抵抗を有するブロックが含まれるサンプルを導通NG(導通不良)と判定した。この結果、表に示すように、配線層26に粗化処理を行ったサンプル、粗化処理を行わないサンプル、Auめっきを施したランドのサンプルのいずれも、初期導通評価、熱衝撃試験実施後の導通評価ともにNG発生は認められなかった。
【0064】
したがって、配線層26表面の粗化処理は、表面実装用の部品について導通試験の成績を悪化するものではないと言える。よって、図6、図7に示した結果と総合してみると、図1に示した電子モジュールは、フリップ接続とはんだ接続が混在するモジュールとしても有用であることが確かめられた。
【0065】
次に、図9は、図8に示した評価において、特に粗化後の表面粗さの違いによる不良発生頻度の違いの結果(初期導通評価)を示す表である。ここで表面粗さは、JISで規定された十点平均粗さRzで示している。図9におけるRz=0.15μmは、図8の粗化処理なしの場合に相当し、図9におけるRz=0.55μmは、図8の粗化処理ありの場合に相当している。図9から、Rzが4.0μmまで大きくなっても初期導通評価として問題ないことがわかった。
【図面の簡単な説明】
【0066】
【図1】本発明の一実施形態に係る電子モジュールの構成を模式的に示す断面図。
【図2】図1に示した電子モジュールにおける半導体チップ42と配線層26との接続部分をやや詳細にかつ模式的に示す断面構造図。
【図3】図1に示した電子モジュールに使用の配線板の製造過程の一部を模式的断面で示す工程図。
【図4】図1に示した電子モジュールに使用の配線板の製造過程の別の一部を模式的断面で示す工程図。
【図5A】図1に示した電子モジュールに使用の配線板の製造過程のさらに別の一部を模式的断面で示す工程図。
【図5B】図5Aの続図であって、図1に示した電子モジュールに使用の配線板の製造過程を模式的断面で示す工程図。
【図5C】図5Bの続図であって、図1に示した電子モジュールに使用の配線板の製造過程を模式的断面で示す工程図。
【図5D】図5Cの続図であって、図1に示した電子モジュールに使用の配線板の製造過程を模式的断面で示す工程図。
【図5E】図5Dの続図であって、図1に示した電子モジュールを製造するため部品実装を行う過程を模式的断面で示す工程図。
【図5F】図5Eの続図であって、図1に示した電子モジュールを製造するため部品実装を行う過程を模式的断面で示す工程図。
【図5G】図5Fの続図であって、図1に示した電子モジュールを製造するため部品実装を行う過程を模式的断面で示す工程図。
【図5H】図5Gの続図であって、図1に示した電子モジュールを製造するため部品実装を行う過程を模式的断面で示す工程図。
【図6】図1に示した電子モジュールをサンプルとして実際に製造しその半導体チップの接続について機能評価した結果を示す表。
【図7】図6に示した評価において、特に粗化後の表面粗さの違いによる不良発生頻度の違いの結果を示す表。
【図8】図1に示した電子モジュールをサンプルとして実際に製造しそのチップ抵抗の接続について機能評価した結果を示す表。
【図9】図8に示した評価において、特に粗化後の表面粗さの違いによる不良発生頻度の違いの結果を示す表。
【符号の説明】
【0067】
1…配線板素材、2…配線板素材、3…配線板素材、11…絶縁層、11A…プリプレグ、12…絶縁層、12A…プリプレグ、13…絶縁層、14…絶縁層、14A…プリプレグ、15…絶縁層、21…配線層(配線パターン)、21A…金属箔(銅箔)、22…配線層(配線パターン)、22A…金属箔(銅箔)、23…配線層(配線パターン)、23A…金属箔(銅箔)、24…配線層(配線パターン)、24A…金属箔(銅箔)、25…配線層(配線パターン)、26…配線層(配線パターン)、26A…金属箔(銅箔)、26a…粗化表面、31,32,34,35…層間接続体(導電性組成物印刷による導電性バンプ)、33…スルーホール導電体、41…チップ抵抗(電気/電子部品)、41a…端子、42…半導体チップ、51…接続部材(はんだまたは導電性組成物)、51A…クリームはんだまたは硬化前導電性組成物、52…導電性バンプ(Auスタッドバンプ)、55…アンダーフィル樹脂、55A…アンダーフィル樹脂(硬化前)、61,62…はんだレジスト、71…貫通孔。
【技術分野】
【0001】
本発明は、配線板の主面上に半導体チップがフリップ接続された電子モジュールおよび半導体チップがフリップ接続される前の状態である配線板、ならびにこれらの製造方法に係り、特に、低コスト化、高信頼性に好適な電子モジュールおよび配線板、ならびにこれらの製造方法に関する。
【背景技術】
【0002】
半導体素子を配線板上に実装する形態のひとつとして、近年、半導体チップ(ベアチップ)をフェースダウンで配線板上に実装するフリップ接続が多用されてきている。特に、電子機器として小型化や高周波信号処理対応の要求が強い用途でその傾向が顕著である。このような用途に適用できる、フリップ接続を含む電子モジュールとして下記特許文献1に開示のものがある。
【0003】
フリップ接続は、例えば、半導体チップ上に形成された端子パッド上にさらにAuバンプを形成し、これを接着剤(アンダーフィル樹脂)を介して配線板上に形成された配線パターンに圧接することでなすことができる。ここで考慮点は、Auバンプと配線パターンとの低抵抗接続およびその接続信頼性の確保である。このため配線パターン表面には高い洗浄度が求められ、よく行われる方法として、配線パターンの表層にもAuめっき層(例えば0.03μm厚)を形成しておく。
【0004】
また、別のフリップ接続方法としては、上記と同様に半導体チップ上の端子パッド上にAuバンプを形成し、これを接続すべき配線パターン上にはやや厚めのAuめっき層(例えば0.3μm厚)を形成しておいて、超音波を印加してこれらを金属接合する方法もある。金属接合部位を確実に形成することで信頼性を向上することができる。
【0005】
一般に、配線板の主面上に半導体チップをフリップ接続する場合には、配線パターンのうち接続に供する部位のみを残してはんだレジストのような保護層を形成し、そのあと、接続に供する部位にAuめっき層を形成している。これにより、安価とは言えないAuめっきを小さな面積に留めて施すことができる。しかしながら、通常、配線板の主面上には他の表面実装部品もはんだにより実装がされ、そのような実装のためのランド上にもAuめっきを施すとその分コストアップの要因になる。
【特許文献1】国際公開第02/093638号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、上記した事情を考慮してなされたもので、配線板の主面上に半導体チップがフリップ接続された電子モジュールおよび半導体チップがフリップ接続される前の状態である配線板、ならびにこれらの製造方法において、低コスト化を図りつつ高信頼性を得ることができる電子モジュールおよび配線板、ならびにこれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記の課題を解決するため、本発明の一態様である電子モジュールは、第1の主面と該第1の面に対向位置する第2の主面とを有する絶縁層と、前記絶縁層の前記第1の主面上に設けられ、部品実装用ランドを含みかつ該部品実装用ランドの前記絶縁層の側とは反対の側の表面が粗化された配線パターンと、前記配線パターンの前記部品実装用ランド上にフリップ接続された、端子パッドを有する半導体チップと、前記半導体チップの前記端子パッドと前記配線パターンの前記部品実装用ランドとの間に挟設され、該端子パッドと該部品実装用ランドとを電気的、機械的に接続する導電性バンプと、前記半導体チップと前記絶縁層および前記配線パターンとの間に設けられた樹脂とを具備することを特徴とする。
【0008】
すなわち、半導体チップをその端子パッド上の導電性バンプを介して絶縁層の主面上にフリップ接続で良好に実装するため、配線パターンのうちの部品実装用ランドは表面が粗化された状態になっている。実験によれば、表面が粗化された配線パターンと導電性バンプとの電気的接続は、粗化がされていない配線パターンの場合より、顕著に低抵抗接続およびその接続信頼性の向上が実現する。Auめっき層の形成には及ばず、コストダウンを図ることができる。
【0009】
また、本発明の別の態様である配線板は、第1の主面と該第1の面に対向位置する第2の主面とを有する絶縁層と、前記絶縁層の前記第1の主面上に設けられ、部品実装用ランドを含みかつ該部品実装用ランドの前記絶縁層の側とは反対の側の表面が粗化された配線パターンとを具備することを特徴とする。
【0010】
この配線板は、上記の電子モジュールに半導体チップがフリップ接続される前の状態のものである。
【0011】
また、本発明のさらに別の態様である電子モジュールの製造方法は、絶縁板上に積層された金属箔をパターニングし、半導体チップを実装するためのランドを含む配線パターンを形成する工程と、前記ランド上を含んで前記配線パターンの表面上を粗化する工程と、端子パッドを有し該端子パッド上に導電性バンプが形設された半導体チップを、前記粗化がされた配線パターンの前記ランドの位置に前記導電性バンプの位置を合わせてフリップ接続する工程とを具備することを特徴とする。
【0012】
この製造方法は、上記の電子モジュールを製造するためのひとつの例である。
【0013】
また、本発明のさらに別の態様である配線板の製造方法は、絶縁板上に積層された金属箔をパターニングし、半導体チップを実装するためのランドを含む配線パターンを形成する工程と、前記ランド上を含んで前記配線パターンの表面上を粗化する工程とを具備することを特徴とする。
【0014】
この製造方法は、上記の配線板を製造するためのひとつの例である。
【発明の効果】
【0015】
本発明によれば、配線板の主面上に半導体チップがフリップ接続された電子モジュールおよび半導体チップがフリップ接続される前の状態である配線板、ならびにこれらの製造方法において、低コスト化を図りつつ高信頼性の電子モジュールおよび配線板を得ることができる。
【発明を実施するための最良の形態】
【0016】
本発明の実施態様として、前記配線パターンがその材料としてCuを有し、前記粗化が該Cuに対してなされており、前記導電性バンプがその材料としてAuを有する、とすることができる。配線パターンとしてCuはもっとも一般的でローコストであり、導電性バンプがAuであるとCuとの接続相性がよく好ましい。
【0017】
ここで、前記配線パターンの前記部品実装用ランドの前記表面が、十点表面粗さRzの評価で0.35μmを超える表面粗さである、とすることができる。実験によれば、配線パターンの上記表面の表面粗さが0.35μmを超えると、初期導通試験で導電性バンプとの導通が不良と判定されるサンプルの発生がなくなる。
【0018】
また、実施態様として、前記部品実装用ランドを除く前記配線パターン上から前記絶縁層の前記第1の主面上に連なるように形成された保護層をさらに具備する、とすることができる。このような保護層を設ければ、他の表面実装部品をはんだ接続する態様においてはんだのフィレットを形よく形成でき実装の信頼性を向上できる。
【0019】
また、実施態様として、前記配線パターンが、前記絶縁層の側とは反対の側の表面のすべての領域において粗化されている、とすることができる。このような粗化であれば、その処理においてマスクの形成の必要がなくコスト増を回避できる。
【0020】
また、実施態様として、前記配線パターンが、前記部品実装用ランドとは別の第2の部品実装用ランドを含みかつ該第2の部品実装用ランドの前記絶縁層の側とは反対の側の表面が粗化され、前記配線パターンの前記第2の部品実装用ランド上に表面実装された、端子を有する電気/電子部品と、前記電気/電子部品の前記端子と前記配線パターンの前記第2の部品実装用ランドとを電気的、機械的に接続する接続部材とをさらに具備する、とすることができる。
【0021】
これは、半導体チップ以外に電気/電子部品が実装された電子モジュールであり、その実装のためのランドが粗化されている。実験によれば、このような粗化がされていても電気/電子部品の導通試験の成績を悪化させることはなく、したがって、半導体チップ用のランド、それ以外の電気/電子部品用のランドがともに粗化がされている態様は有用性がある。
【0022】
また、製造方法としての実施態様として、前記金属箔がその材料としてCuを有し、前記粗化が該Cuに対してなされ、前記導電性バンプがその材料としてAuを有する、とすることができる。配線パターンとしてCuはもっとも一般的でローコストであり、導電性バンプがAuであるとCuとの接続相性がよく好ましい。
【0023】
ここで、前記粗化が、十点表面粗さRzの評価で0.35μmを超える表面粗さになるようになされる、とすることができる。実験によれば、配線パターンの表面粗さが0.35μmを超えると、初期導通試験で導電性バンプとの導通が不良と判定されるサンプルの発生がなくなる。
【0024】
ここで、前記粗化が、Cuを黒化還元処理することによりなされる、とすることができる。また、前記粗化が、Cuをマイクロエッチングすることによりなされる、とすることもできる。これらの粗化方法は、一般的に採用され得る粗化の方法例である。
【0025】
また、実施態様として、前記配線パターンの表面上を粗化したあと、前記半導体チップをフリップ接続する前に、前記ランドを除く前記配線パターン上から前記絶縁板上に連なった保護層を形成する工程をさらに具備する、とすることができる。このような保護層を設ければ、他の表面実装部品をはんだ接続する態様においてはんだのフィレットを形よく形成でき実装の信頼性を向上できる。
【0026】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図1は、本発明の一実施形態に係る電子モジュールの構成を模式的に示す断面図である。図1に示すように、この電子モジュールは、絶縁層11、同12、同13、同14、同15、配線層(配線パターン)21、同22、同23、同24、同25、同26(=合計6層)、層間接続体31、同32、同34、同35、スルーホール導電体33、電気/電子部品41、半導体チップ42、はんだ51(接続部材)、導電性バンプ52、アンダーフィル樹脂55(樹脂)、はんだレジスト61、62を有する。
【0027】
この電子モジュールは、その使用する配線板として6層配線層構造のものを利用している。ただし、これに限らず一般的な両面配線板や片面配線板を使用した態様でも同様の効果を得ることは以下の記載から自明である。また、いわゆる部品内蔵配線板を利用することもできる。概略的には、この電子モジュールは、外層配線層である配線層26の構成およびその上に実装される部品(半導体チップ42、電気/電子部品41)との接続態様に特徴がある。
【0028】
半導体チップ42は、フリップ接続により導電性バンプ52を介して外層の配線層26に電気的、機械的に接続されている。この接続のため、半導体チップ42が有する端子パッド(不図示)上にあらかじめ導電性バンプ52が形設され、この導電性バンプ52に位置を合わせて配線層26には部品実装用ランドがパターン形成されている。導電性バンプ52は、材質として例えばAuであり、あらかじめ端子パッド上にスタッド状に形成されたものである。半導体チップ42と配線層26および絶縁層15との間には、フリップ接続部分の機械的および化学的な保護のためアンダーフィル樹脂55が満たされている。
【0029】
導電性バンプ52との接続に供せられる部分を含めて配線層26の絶縁層15側と反対の表面は、表面粗さが適度に大きくなるように処理がされた粗化表面26aになっている。粗化表面26aを設けることで、導電性バンプ52との接続の低抵抗性およびその信頼性を確保する。こうすれば、配線層26の絶縁層15側の表面の洗浄度を増すためAuめっきを施すことは考慮する必要がない。したがって、より低コストが実現される。
【0030】
配線層26の表面を粗化表面26aにすること以外の実装構造、すなわち、半導体チップ42、導電性バンプ52、配線層26および絶縁層15、アンダーフィル樹脂55がなす構造自体については、一般的に多用されているフリップ接続で得られる構造でよく、したがって大きなコスト増は生じない。さらに、粗化表面26aは、配線層26と電気/電子部品41とをはんだ51により接続、実装したランド部分においても何らの接続性劣化をもたらすものでなく(この点は後述する)、電子モジュールとして多数の部品が実装される形態に適用して好ましい。
【0031】
電気/電子部品41は、表面実装用のチップ部品であり、ここでは例えばチップ抵抗である。その平面的な大きさは例えば0.6mm×0.3mmである。両端に端子41aを有し、その下側が配線層26による実装用ランド(粗化表面26aとなっている)に対向位置している。電気/電子部品41の端子41aと実装用ランドとは、はんだ51により電気的・機械的に接続されている。
【0032】
配線層21、26は、配線板の両主面上の配線層であり、一般的に、その上に各種の部品が実装され得る。これらの配線層21、26上のうち、はんだ51が載るべきランド部分およびフリップ接続の半導体チップ42が接続されるランド部分を除いて、配線層21、26上から絶縁層11、15上に連なるように、両主面上には、はんだレジスト61、62が形成されている(厚さはそれぞれ例えば20μm程度)。はんだレジスト61、62は、溶融したはんだ51をランド部分に留めてフィレットを形よく形成させ、かつその後は保護層として機能する。なお、図示では、配線層26の側のみ部品が実装されているが、両面に部品が実装される態様もあり得る。その場合には、配線層21にも粗化表面を設けることができる。
【0033】
半導体チップ42と配線層26との接続部分の微細な構造について図2を参照して補足する。図2は、図1に示した電子モジュールにおける半導体チップ42と配線層26との接続部分をやや詳細にかつ模式的に示す断面構造図である。図2において、図1中に示した構成と同一のものには同一符号を付してある。図2に示すように、微細な構造として、導電性バンプ52が配線層26に圧接された状態で配線層26の粗化表面26aの凹凸がつぶされ、これにより配線層26の新生面が導電性バンプ52側に露出して接触している。したがって良好な接続が実現される。
【0034】
図1に戻り、この電子モジュールのほかの構造について述べると、外側の配線層21、26とは別の配線層22、23、24、25はそれぞれ内層の配線層であり、順に、配線層21と配線層22の間に絶縁層11が、配線層22と配線層23の間に絶縁層12が、配線層23と配線層24との間に絶縁層13が、配線層24と配線層25との間に絶縁層14が、配線層25と配線層26との間に絶縁層15が、それぞれ位置しこれらの配線層21〜26を隔てている。各配線層21〜26は、例えばそれぞれ厚さ18μmの金属(銅)箔からなっている。
【0035】
各絶縁層11〜15は、絶縁層13を除き例えばそれぞれ厚さ100μm、絶縁層13のみ例えば厚さ300μmで、それぞれ例えばガラスエポキシ樹脂からなるリジッドな素材である。絶縁層12、14は、絶縁層13のスルーホール導電体33内部の空間を埋めるように変形進入しており内部に空隙となる空間は存在しない。
【0036】
配線層21と配線層22とは、それらのパターンの面の間に挟設されかつ絶縁層11を貫通する層間接続体31により導通し得る。同様に、配線層22と配線層23とは、それらのパターンの面の間に挟設されかつ絶縁層12を貫通する層間接続体32により導通し得る。配線層23と配線層24とは、絶縁層13を貫通して設けられたスルーホール導電体33により導通し得る。配線層24と配線層25とは、それらのパターンの面の間に挟設されかつ絶縁層14を貫通する層間絶縁体34により導通し得る。配線層25と配線層26とは、それらのパターンの面の間に挟設されかつ絶縁層15を貫通する層間接続体35により導通し得る。
【0037】
層間接続体31、32、34、35は、それぞれ、導電性組成物のスクリーン印刷により形成される導電性バンプを由来とするものであり、その製造工程に依拠して軸方向(図1の図示で上下の積層方向)に径が変化している。その直径は、太い側で例えば200μmである。
【0038】
以上、本実施形態に係る電子モジュールについて説明した。この電子モジュールは、半導体チップ42を、その端子パッド上の導電性バンプ52を介して絶縁層15の主面上の配線層26上にフリップ接続で良好に実装するため、配線層26のうちの部品実装用ランドは表面が粗化された状態(粗化表面26a)になっている。これにより、配線層26と導電性バンプ52との電気的接続は、粗化表面26aを備えていない配線層26の場合より、顕著に低抵抗接続およびその接続信頼性の向上が実現する。結果として、Auめっき層の形成には及ばず、コストダウンを図ることができる。さらに、粗化表面26aは、はんだ51のような接続部材を使用した実装の場合にも何ら接続の劣化を招くものではなく、フリップ接続とはんだ接続が混在する電子モジュールに適用して有用である。
【0039】
次に、図1に示した電子モジュールの製造工程を図3ないし図5Hを参照して説明する。このうち図3ないし図5Dは、図1に示した電子モジュールに使用の配線板の製造過程の模式的断面で示す工程図である。また、図5Eないし図5Hは、図1に示した電子モジュールを製造するための部品実装を行う過程を模式的断面で示す工程図である。図3ないし図5Hにおいて、図1中に示した構成要素と同一または同一相当のものには同一符号を付してある。
【0040】
図3から説明する。図3は、図1中に示した各構成のうち絶縁層11を中心とした部分の製造工程を示している。まず、図3(a)に示すように、厚さ例えば18μmの金属箔(電解銅箔)22A上に例えばスクリーン印刷により、層間接続体31となるペースト状の導電性組成物をほぼ円錐形のバンプ状(底面径例えば200μm、高さ例えば160μm)に形成する。この導電性組成物は、ペースト状の樹脂中に銀、金、銅などの金属微細粒または炭素微細粒を分散させたものである。説明の都合で金属箔22Aの下面に印刷した図示となっている。層間接続体31の印刷後これを乾燥させて硬化させる。
【0041】
次に、図3(b)に示すように、金属箔22A上に厚さ例えば公称100μmのFR−4のプリプレグ11Aを積層して層間接続体31を貫通させ、その頭部が露出するようにする。露出に際してあるいはその後その先端を塑性変形でつぶしてもよい(いずれにしても層間接続体31の形状は、積層方向に一致する軸を有しその軸方向に径が変化する形状になる。)。続いて、図3(c)に示すように、プリプレグ11A上に金属箔(電解銅箔)21Aを積層配置して加圧・加熱し全体を一体化する。このとき、金属箔21Aは層間接続体31と電気的導通状態となり、プリプレグ11Aは完全に硬化して絶縁層11になる。
【0042】
次に、図3(d)に示すように、片側の金属箔22Aに例えば周知のフォトリソグラフィによるパターニングを施し、これを配線層22に加工する。続いて、図3(e)に示すように、パターニングされた配線層22上所定位置に、層間接続体32となるペースト状の導電性組成物をほぼ円錐形のバンプ状(底面径例えば200μm、高さ例えば160μm)に形成する。この層間接続体32の形成は、上記説明の層間接続体31の形成と同様の材料、方法による。
【0043】
次に、図3(f)に示すように、絶縁層12とすべきFR−4のプリプレグ12A(公称厚さ例えば100μm)を配線層22側にプレス機を用い積層する。この積層では、層間接続体32の頭部をプリプレグ12Aに貫通させる。図3(f)における層間接続体32の頭部の破線は、この段階でその頭部を塑性変形させてつぶしておく場合と塑性変形させない場合の両者あり得ることを示す。この積層工程により、配線層22はプリプレグ12A側に沈み込んで位置する。
【0044】
以上により、配線層が2層(金属層21A、配線層22)で絶縁層も2層(絶縁層11、プリプレグ12A)の配線板素材1が得られる。この配線板素材1を用いる後の工程については図5Aで後述する。
【0045】
次に、図4を参照して説明する。図4は、図1中に示した各構成のうち絶縁層13を中心とした部分(コア部分)の製造工程を示している。まず、図4(a)に示すように、両面に例えば厚さ18μmの金属箔(電解銅箔)23A、24Aが積層された例えば厚さ300μmのFR−4の絶縁層13を用意し、その所定位置にスルーホール導電体を形成するための貫通孔71をあける。
【0046】
次に、無電解めっきおよび電解めっきを行い、図4(b)に示すように、貫通孔71の内壁にスルーホール導電体33を形成する。さらに、図4(c)に示すように、金属箔23A、24Aを周知のフォトリソグラフィを利用して所定にパターニングして配線層23、24を形成する。以上により得られた配線板素材を配線板素材2とする。
【0047】
次に、図5Aを参照して説明する。図5Aは、上記で得られた配線板素材1、2などを積層する配置関係を示す図である。図5Aにおいて、図示上側の配線板素材3は、下側の配線板素材1と同様な工程を適用して得られた素材である。すなわち、金属箔(電解銅箔)26A、絶縁層15、層間接続体35、配線層25、プリプレグ14A、層間接続体34は、それぞれ、配線板素材1の金属箔21A、絶縁層11、層間接続体31、配線層22、プリプレグ12A、層間接続体32に相当する。
【0048】
図5Aに示すような配置で各配線板素材1、2、3を積層配置してプレス機で加圧・加熱する。これにより、プリプレグ12A、14Aが完全に硬化し全体が積層・一体化する。このとき、加熱により得られるプリプレグ12A、14Aの流動性により、スルーホール導電体33内部の空間にはプリプレグ12A、14Aが変形進入し空隙は発生しない。また、配線層23、24は、層間接続体32、34にそれぞれ電気的に接続される。以上により、図5Bに示すような、絶縁板の両面に金属箔が積層された、両面金属箔張り多層配線板が得られる。
【0049】
次に、図5Cに示すように、この多層配線板の両主面上の金属箔21A、26Aに例えば周知のフォトリソグラフィによるパターニングを施し、これを配線層21、26に加工する。続いて、加工により得られた片側の配線層26の表面を粗化処理して粗化表面26aにする。これには、具体的に、例えば、黒化還元処理やマイクロエッチング処理を採用することができる。マイクロエッチング処理としては、例えば、CZ処理(メック社商品名)やボンドフィルム処理(アトテック社商品名)がある。粗化の程度についてはフリップ接続での低抵抗性およびその信頼性を考慮し適切な程度にする(後述する)。
【0050】
図5Cに示すパターニングおよび粗化処理の後、図5Dに示すようにはんだレジスト61、62の層を形成する。はんだレジスト61、62は、配線層21、26上のうち、はんだ51が載るべきランド部分およびフリップ接続の半導体チップ42が接続されるランド部分を除いて形成する。以上により、図1に示した電子モジュールに使用するための配線板の部分が完成する(図5D)。
【0051】
図5E以下は、上記完成した配線板を用いてこれに部品を実装し、電子モジュールを完成する工程の説明になる。まず、図5Eに示すように、加工により得られた配線層26の実装用ランド上(粗化表面26a上)に、例えばスクリーン印刷によりクリームはんだ51Aを印刷・適用する。クリームはんだ51Aは、スクリーン印刷を用いれば容易に所定パターンに印刷できる。スクリーン印刷に代えてディスペンサを使用することもできる。クリームはんだ51Aは、これらに代えて硬化前の導電性組成物を使用することもできる。
【0052】
次に、電気/電子部品41をクリームはんだ51Aを介して実装用ランド上に例えばマウンタで載置し、さらにその後クリームはんだ51Aをリフローさせるべく加熱を行う。これにより、図5Fに示すような、はんだ51を介して電気/電子部品41が配線層26の実装用ランド上に接続された状態が得られる。
【0053】
次に、図5Gに示すように、半導体チップ42が実装されるべき位置に例えばディスペンサを用いて硬化前のアンダーフィル樹脂55Aを適用する。続いて、導電性バンプ52を伴った半導体チップ42を例えばフリップチップボンダを用いて、配線層26の実装用ランドに位置合わせし圧接する。圧接の後、その接続強度の向上のため、およびアンダーフィル樹脂55Aを硬化するため、加熱工程を行う。以上により、図5Hに示すような、導電性バンプ52を介して半導体チップ42が配線層26の実装用ランド上(粗化表面26a上)に接続され、かつ半導体チップ42と配線層26および絶縁層15との間にアンダーフィル樹脂55が満たされた状態が得られ、電子モジュールが完成する。この図5Hは図1と同じ図示である。
【0054】
なお、図5Bないし図5Dに示した工程については、配線層26のパターニング処理、粗化表面26aの形成、はんだレジスト62の形成の順序を上記説明の順序と変更することができる。すなわち、配線層26のパターニング処理よりあとにはんだレジスト62の形成を行うようにすればよく、粗化表面26aの形成は、これらの前、これらの中間、これらの後、の3通りの順序があり得る。どれを採用しても、外層配線層である配線層26とその上に実装される部品(半導体チップ42、電気/電子部品41)との接続態様の特徴は維持される。
【0055】
また、電気/電子部品41の表面実装工程(図5E、図5F)と、半導体チップ42のフリップ接続工程(図5G、図5H)とは、その順序を上記説明とは逆にすることも可能である。この場合、クリームはんだ51Aのスクリーン印刷時に、フリップ接続済みの半導体チップ42がその干渉要因になるように一見見えるが、半導体チップ42として十分に薄いものを利用するなど一定の考慮を施せばその点は解決可能である。
【0056】
次に、図1に示した電子モジュールをサンプルとして実際に製造し機能評価した結果について図6を参照して述べる。図6は、図1に示した電子モジュールをサンプルとして実際に製造しその半導体チップの接続について機能評価した結果を示す表である。前提として図6(a)には、フリップ実装の半導体チップ42の諸元を示す。ここでの半導体チップ42は、評価のためのテストチップであり、図6(a)に示すように、サイズとして3.0mm×3.0mm、厚さが200μm、端子数が30ピン、端子ピッチが300μmの各諸元であり、導電性バンプ52としてAuスタッドバンプが形設されたものである。
【0057】
図6(b)に示すように、比較のため、配線層26に粗化処理を行った場合、行わない場合、さらに従来のフリップ接続のようにAuめっきを施したランドを利用した場合のそれぞれについて電子モジュールとして100サンプルを製造、用意した。そして、これらのバンプごとの接続抵抗、初期導通評価、熱衝撃試験実施後の導通評価を行った。
【0058】
バンプごとの接続抵抗としては、1バンプあたり10mΩ以上の接続抵抗のバンプを有するサンプルを導通NG(導通不良)と判定した。この結果、表に示すように、配線層26に粗化処理を行ったサンプルでは、初期導通評価でNG発生率は0%であったのに対して、粗化処理を行わないサンプルでは、15%のNG発生率であった。さらに、初期導通評価でNGと判定されなかったサンプルについて、表に示すような熱衝撃試験を行った後に同様の導通評価を行ったところ、粗化処理を行ったサンプルでは、引き続きNG発生率は0%であったのに対して、粗化処理を行わないサンプルでは、熱衝撃試験前にNGでなかった75サンプル中15サンプルがNG(NG発生率20%)になった。
【0059】
したがって、配線層26表面の粗化処理は、半導体チップ42と配線層26との低抵抗接続の実現およびその接続信頼性の向上に大きく寄与していることがデータ上で確かめられた。なお、図6(b)に示すように、Auめっきを施したランドを利用したフリップ接続の場合については、初期導通評価、熱衝撃試験実施後導通試験ともに用意した100サンプルにおいてNG発生はなかった。よって、粗化処理によって、このようなAuめっきを利用したフリップ接続と同様の接続信頼性を得ることができたことになる。
【0060】
次に、図7は、図6に示した評価において、特に粗化後の表面粗さの違いによる不良発生頻度の違いの結果(初期導通評価)を示す表である。ここで表面粗さは、JISで規定された十点平均粗さRzで示している。図7におけるRz=0.15μmは、図6の粗化処理なしの場合に相当し、図7におけるRz=0.55μmは、図6の粗化処理ありの場合に相当している。図7に示すように、配線層22の粗化処理後の表面粗さRzが0.35μmまで大きくなると、初期導通評価としてほぼNG発生がなくなり、よってこの値を超えるようなRzにすることが好ましいと考えられる。Rzが4.0μmまで大きくなっても初期導通評価として問題ないことも判明した。
【0061】
次に、図8は、図1に示した電子モジュールをサンプルとして実際に製造しそのチップ抵抗の接続について機能評価した結果を示す表である。前提として図8(a)には、実装のチップ抵抗(電気/電子部品41の一態様)の諸元を示す。ここで使用したチップ抵抗は、図8(a)に示すように、サイズとして0603(0.6mm×0.3mm)、抵抗値として0Ω(すなわちジャンパチップ)の各諸元である。接続態様として、10個を直列に接続し、それらの直列接続されたものを1ブロックとして10ブロック実装した。
【0062】
図8(b)に示すように、比較のため、配線層26に粗化処理を行った場合、行わない場合、さらに従来の表面実装のようにAuめっきを施したランドを利用した場合のそれぞれについて電子モジュールとして100サンプルを製造、用意した。そして、これらの初期導通評価、熱衝撃試験実施後の導通評価を行った。
【0063】
導通評価としては、ブロックあたり10mΩ以上の接続抵抗を有するブロックが含まれるサンプルを導通NG(導通不良)と判定した。この結果、表に示すように、配線層26に粗化処理を行ったサンプル、粗化処理を行わないサンプル、Auめっきを施したランドのサンプルのいずれも、初期導通評価、熱衝撃試験実施後の導通評価ともにNG発生は認められなかった。
【0064】
したがって、配線層26表面の粗化処理は、表面実装用の部品について導通試験の成績を悪化するものではないと言える。よって、図6、図7に示した結果と総合してみると、図1に示した電子モジュールは、フリップ接続とはんだ接続が混在するモジュールとしても有用であることが確かめられた。
【0065】
次に、図9は、図8に示した評価において、特に粗化後の表面粗さの違いによる不良発生頻度の違いの結果(初期導通評価)を示す表である。ここで表面粗さは、JISで規定された十点平均粗さRzで示している。図9におけるRz=0.15μmは、図8の粗化処理なしの場合に相当し、図9におけるRz=0.55μmは、図8の粗化処理ありの場合に相当している。図9から、Rzが4.0μmまで大きくなっても初期導通評価として問題ないことがわかった。
【図面の簡単な説明】
【0066】
【図1】本発明の一実施形態に係る電子モジュールの構成を模式的に示す断面図。
【図2】図1に示した電子モジュールにおける半導体チップ42と配線層26との接続部分をやや詳細にかつ模式的に示す断面構造図。
【図3】図1に示した電子モジュールに使用の配線板の製造過程の一部を模式的断面で示す工程図。
【図4】図1に示した電子モジュールに使用の配線板の製造過程の別の一部を模式的断面で示す工程図。
【図5A】図1に示した電子モジュールに使用の配線板の製造過程のさらに別の一部を模式的断面で示す工程図。
【図5B】図5Aの続図であって、図1に示した電子モジュールに使用の配線板の製造過程を模式的断面で示す工程図。
【図5C】図5Bの続図であって、図1に示した電子モジュールに使用の配線板の製造過程を模式的断面で示す工程図。
【図5D】図5Cの続図であって、図1に示した電子モジュールに使用の配線板の製造過程を模式的断面で示す工程図。
【図5E】図5Dの続図であって、図1に示した電子モジュールを製造するため部品実装を行う過程を模式的断面で示す工程図。
【図5F】図5Eの続図であって、図1に示した電子モジュールを製造するため部品実装を行う過程を模式的断面で示す工程図。
【図5G】図5Fの続図であって、図1に示した電子モジュールを製造するため部品実装を行う過程を模式的断面で示す工程図。
【図5H】図5Gの続図であって、図1に示した電子モジュールを製造するため部品実装を行う過程を模式的断面で示す工程図。
【図6】図1に示した電子モジュールをサンプルとして実際に製造しその半導体チップの接続について機能評価した結果を示す表。
【図7】図6に示した評価において、特に粗化後の表面粗さの違いによる不良発生頻度の違いの結果を示す表。
【図8】図1に示した電子モジュールをサンプルとして実際に製造しそのチップ抵抗の接続について機能評価した結果を示す表。
【図9】図8に示した評価において、特に粗化後の表面粗さの違いによる不良発生頻度の違いの結果を示す表。
【符号の説明】
【0067】
1…配線板素材、2…配線板素材、3…配線板素材、11…絶縁層、11A…プリプレグ、12…絶縁層、12A…プリプレグ、13…絶縁層、14…絶縁層、14A…プリプレグ、15…絶縁層、21…配線層(配線パターン)、21A…金属箔(銅箔)、22…配線層(配線パターン)、22A…金属箔(銅箔)、23…配線層(配線パターン)、23A…金属箔(銅箔)、24…配線層(配線パターン)、24A…金属箔(銅箔)、25…配線層(配線パターン)、26…配線層(配線パターン)、26A…金属箔(銅箔)、26a…粗化表面、31,32,34,35…層間接続体(導電性組成物印刷による導電性バンプ)、33…スルーホール導電体、41…チップ抵抗(電気/電子部品)、41a…端子、42…半導体チップ、51…接続部材(はんだまたは導電性組成物)、51A…クリームはんだまたは硬化前導電性組成物、52…導電性バンプ(Auスタッドバンプ)、55…アンダーフィル樹脂、55A…アンダーフィル樹脂(硬化前)、61,62…はんだレジスト、71…貫通孔。
【特許請求の範囲】
【請求項1】
第1の主面と該第1の面に対向位置する第2の主面とを有する絶縁層と、
前記絶縁層の前記第1の主面上に設けられ、部品実装用ランドを含みかつ該部品実装用ランドの前記絶縁層の側とは反対の側の表面が粗化された配線パターンと、
前記配線パターンの前記部品実装用ランド上にフリップ接続された、端子パッドを有する半導体チップと、
前記半導体チップの前記端子パッドと前記配線パターンの前記部品実装用ランドとの間に挟設され、該端子パッドと該部品実装用ランドとを電気的、機械的に接続する導電性バンプと、
前記半導体チップと前記絶縁層および前記配線パターンとの間に設けられた樹脂と
を具備することを特徴とする電子モジュール。
【請求項2】
前記配線パターンがその材料としてCuを有し、前記粗化が該Cuに対してなされており、前記導電性バンプがその材料としてAuを有することを特徴とする請求項1記載の電子モジュール。
【請求項3】
前記配線パターンの前記部品実装用ランドの前記表面が、十点表面粗さRzの評価で0.35μmを超える表面粗さであることを特徴とする請求項2記載の電子モジュール。
【請求項4】
前記部品実装用ランドを除く前記配線パターン上から前記絶縁層の前記第1の主面上に連なるように形成された保護層をさらに具備することを特徴とする請求項1ないし3のいずれか1項記載の電子モジュール。
【請求項5】
前記配線パターンが、前記絶縁層の側とは反対の側の表面のすべての領域において粗化されていることを特徴とする請求項1ないし3のいずれか1項記載の電子モジュール。
【請求項6】
前記配線パターンが、前記部品実装用ランドとは別の第2の部品実装用ランドを含みかつ該第2の部品実装用ランドの前記絶縁層の側とは反対の側の表面が粗化され、
前記配線パターンの前記第2の部品実装用ランド上に表面実装された、端子を有する電気/電子部品と、
前記電気/電子部品の前記端子と前記配線パターンの前記第2の部品実装用ランドとを電気的、機械的に接続する接続部材と
をさらに具備することを特徴とする請求項1ないし3のいずれか1項記載の電子モジュール。
【請求項7】
第1の主面と該第1の面に対向位置する第2の主面とを有する絶縁層と、
前記絶縁層の前記第1の主面上に設けられ、部品実装用ランドを含みかつ該部品実装用ランドの前記絶縁層の側とは反対の側の表面が粗化された配線パターンと
を具備することを特徴とする配線板。
【請求項8】
前記配線パターンがその材料としてCuを有し、前記粗化が該Cuに対してなされていることを特徴とする請求項7記載の配線板。
【請求項9】
前記配線パターンの前記部品実装用ランドの前記表面が、十点表面粗さRzの評価で0.35μmを超える表面粗さであることを特徴とする請求項8記載の配線板。
【請求項10】
前記部品実装用ランドを除く前記配線パターン上から前記絶縁層の前記第1の主面上に連なるように形成された保護層をさらに具備することを特徴とする請求項7ないし9のいずれか1項記載の配線板。
【請求項11】
絶縁板上に積層された金属箔をパターニングし、半導体チップを実装するためのランドを含む配線パターンを形成する工程と、
前記ランド上を含んで前記配線パターンの表面上を粗化する工程と、
端子パッドを有し該端子パッド上に導電性バンプが形設された半導体チップを、前記粗化がされた配線パターンの前記ランドの位置に前記導電性バンプの位置を合わせてフリップ接続する工程と
を具備することを特徴とする電子モジュールの製造方法。
【請求項12】
前記金属箔がその材料としてCuを有し、前記粗化が該Cuに対してなされ、前記導電性バンプがその材料としてAuを有することを特徴とする請求項11記載の電子モジュールの製造方法。
【請求項13】
前記粗化が、十点表面粗さRzの評価で0.35μmを超える表面粗さになるようになされることを特徴とする請求項12記載の電子モジュールの製造方法。
【請求項14】
前記粗化が、Cuを黒化還元処理することによりなされることを特徴とする請求項12記載の電子モジュールの製造方法。
【請求項15】
前記粗化が、Cuをマイクロエッチングすることによりなされることを特徴とする請求項12記載の電子モジュールの製造方法。
【請求項16】
前記配線パターンの表面上を粗化したあと、前記半導体チップをフリップ接続する前に、前記ランドを除く前記配線パターン上から前記絶縁板上に連なった保護層を形成する工程をさらに具備することを特徴とする請求項11ないし15のいずれか1項記載の電子モジュールの製造方法。
【請求項17】
絶縁板上に積層された金属箔をパターニングし、半導体チップを実装するためのランドを含む配線パターンを形成する工程と、
前記ランド上を含んで前記配線パターンの表面上を粗化する工程と
を具備することを特徴とする配線板の製造方法。
【請求項18】
前記金属箔がその材料としてCuを有し、前記粗化が該Cuに対してなされることを特徴とする請求項17記載の配線板の製造方法。
【請求項19】
前記粗化が、十点表面粗さRzの評価で0.35μmを超える表面粗さになるようになされることを特徴とする請求項18記載の配線板の製造方法。
【請求項20】
前記粗化が、Cuを黒化還元処理することによりなされることを特徴とする請求項18記載の配線板の製造方法。
【請求項21】
前記粗化が、Cuをマイクロエッチングすることによりなされることを特徴とする請求項18記載の配線板の製造方法。
【請求項22】
前記配線パターンの表面上を粗化したあと、前記ランドを除く前記配線パターン上から前記絶縁板上に連なった保護層を形成する工程をさらに具備することを特徴とする請求項17ないし21のいずれか1項記載の配線板の製造方法。
【請求項1】
第1の主面と該第1の面に対向位置する第2の主面とを有する絶縁層と、
前記絶縁層の前記第1の主面上に設けられ、部品実装用ランドを含みかつ該部品実装用ランドの前記絶縁層の側とは反対の側の表面が粗化された配線パターンと、
前記配線パターンの前記部品実装用ランド上にフリップ接続された、端子パッドを有する半導体チップと、
前記半導体チップの前記端子パッドと前記配線パターンの前記部品実装用ランドとの間に挟設され、該端子パッドと該部品実装用ランドとを電気的、機械的に接続する導電性バンプと、
前記半導体チップと前記絶縁層および前記配線パターンとの間に設けられた樹脂と
を具備することを特徴とする電子モジュール。
【請求項2】
前記配線パターンがその材料としてCuを有し、前記粗化が該Cuに対してなされており、前記導電性バンプがその材料としてAuを有することを特徴とする請求項1記載の電子モジュール。
【請求項3】
前記配線パターンの前記部品実装用ランドの前記表面が、十点表面粗さRzの評価で0.35μmを超える表面粗さであることを特徴とする請求項2記載の電子モジュール。
【請求項4】
前記部品実装用ランドを除く前記配線パターン上から前記絶縁層の前記第1の主面上に連なるように形成された保護層をさらに具備することを特徴とする請求項1ないし3のいずれか1項記載の電子モジュール。
【請求項5】
前記配線パターンが、前記絶縁層の側とは反対の側の表面のすべての領域において粗化されていることを特徴とする請求項1ないし3のいずれか1項記載の電子モジュール。
【請求項6】
前記配線パターンが、前記部品実装用ランドとは別の第2の部品実装用ランドを含みかつ該第2の部品実装用ランドの前記絶縁層の側とは反対の側の表面が粗化され、
前記配線パターンの前記第2の部品実装用ランド上に表面実装された、端子を有する電気/電子部品と、
前記電気/電子部品の前記端子と前記配線パターンの前記第2の部品実装用ランドとを電気的、機械的に接続する接続部材と
をさらに具備することを特徴とする請求項1ないし3のいずれか1項記載の電子モジュール。
【請求項7】
第1の主面と該第1の面に対向位置する第2の主面とを有する絶縁層と、
前記絶縁層の前記第1の主面上に設けられ、部品実装用ランドを含みかつ該部品実装用ランドの前記絶縁層の側とは反対の側の表面が粗化された配線パターンと
を具備することを特徴とする配線板。
【請求項8】
前記配線パターンがその材料としてCuを有し、前記粗化が該Cuに対してなされていることを特徴とする請求項7記載の配線板。
【請求項9】
前記配線パターンの前記部品実装用ランドの前記表面が、十点表面粗さRzの評価で0.35μmを超える表面粗さであることを特徴とする請求項8記載の配線板。
【請求項10】
前記部品実装用ランドを除く前記配線パターン上から前記絶縁層の前記第1の主面上に連なるように形成された保護層をさらに具備することを特徴とする請求項7ないし9のいずれか1項記載の配線板。
【請求項11】
絶縁板上に積層された金属箔をパターニングし、半導体チップを実装するためのランドを含む配線パターンを形成する工程と、
前記ランド上を含んで前記配線パターンの表面上を粗化する工程と、
端子パッドを有し該端子パッド上に導電性バンプが形設された半導体チップを、前記粗化がされた配線パターンの前記ランドの位置に前記導電性バンプの位置を合わせてフリップ接続する工程と
を具備することを特徴とする電子モジュールの製造方法。
【請求項12】
前記金属箔がその材料としてCuを有し、前記粗化が該Cuに対してなされ、前記導電性バンプがその材料としてAuを有することを特徴とする請求項11記載の電子モジュールの製造方法。
【請求項13】
前記粗化が、十点表面粗さRzの評価で0.35μmを超える表面粗さになるようになされることを特徴とする請求項12記載の電子モジュールの製造方法。
【請求項14】
前記粗化が、Cuを黒化還元処理することによりなされることを特徴とする請求項12記載の電子モジュールの製造方法。
【請求項15】
前記粗化が、Cuをマイクロエッチングすることによりなされることを特徴とする請求項12記載の電子モジュールの製造方法。
【請求項16】
前記配線パターンの表面上を粗化したあと、前記半導体チップをフリップ接続する前に、前記ランドを除く前記配線パターン上から前記絶縁板上に連なった保護層を形成する工程をさらに具備することを特徴とする請求項11ないし15のいずれか1項記載の電子モジュールの製造方法。
【請求項17】
絶縁板上に積層された金属箔をパターニングし、半導体チップを実装するためのランドを含む配線パターンを形成する工程と、
前記ランド上を含んで前記配線パターンの表面上を粗化する工程と
を具備することを特徴とする配線板の製造方法。
【請求項18】
前記金属箔がその材料としてCuを有し、前記粗化が該Cuに対してなされることを特徴とする請求項17記載の配線板の製造方法。
【請求項19】
前記粗化が、十点表面粗さRzの評価で0.35μmを超える表面粗さになるようになされることを特徴とする請求項18記載の配線板の製造方法。
【請求項20】
前記粗化が、Cuを黒化還元処理することによりなされることを特徴とする請求項18記載の配線板の製造方法。
【請求項21】
前記粗化が、Cuをマイクロエッチングすることによりなされることを特徴とする請求項18記載の配線板の製造方法。
【請求項22】
前記配線パターンの表面上を粗化したあと、前記ランドを除く前記配線パターン上から前記絶縁板上に連なった保護層を形成する工程をさらに具備することを特徴とする請求項17ないし21のいずれか1項記載の配線板の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図6】
【図7】
【図8】
【図9】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図6】
【図7】
【図8】
【図9】
【公開番号】特開2009−278050(P2009−278050A)
【公開日】平成21年11月26日(2009.11.26)
【国際特許分類】
【出願番号】特願2008−130683(P2008−130683)
【出願日】平成20年5月19日(2008.5.19)
【出願人】(000002897)大日本印刷株式会社 (14,506)
【Fターム(参考)】
【公開日】平成21年11月26日(2009.11.26)
【国際特許分類】
【出願日】平成20年5月19日(2008.5.19)
【出願人】(000002897)大日本印刷株式会社 (14,506)
【Fターム(参考)】
[ Back to top ]