３端子コンデンサおよびその実装構造
【課題】 従来の３端子コンデンサを非貫通で使用してバイパスコンデンサとしても、ＥＳＬの低減が十分でなく、さらなる低ＥＳＬ化が求められている。
【解決手段】 ３端子コンデンサ２１には、誘電体２２の厚さ方向に貫通する貫通ビア２６が、グランド内部電極２５に電気接触せず、貫通内部電極２３に電気接触して、設けられている。この貫通ビア２６は、上下の両端面が、入出力端子２４ａ、２４ｂ間の誘電体２２の表面に露出している。このため、貫通ビア２６を電源プレーン層３２に接続すると共に、入出力端子２４ａ、２４ｂ間を電源プレーン層３２で短絡して非貫通で使用することにより、電源ライン用配線パターン３１ａ、３１ｂとグランドプレーン層３３との間には、電源プレーン層３２から貫通ビア２６を経由して容量を介しグランドプレーン層３３に至るリターン経路が新たに形成される。
【解決手段】 ３端子コンデンサ２１には、誘電体２２の厚さ方向に貫通する貫通ビア２６が、グランド内部電極２５に電気接触せず、貫通内部電極２３に電気接触して、設けられている。この貫通ビア２６は、上下の両端面が、入出力端子２４ａ、２４ｂ間の誘電体２２の表面に露出している。このため、貫通ビア２６を電源プレーン層３２に接続すると共に、入出力端子２４ａ、２４ｂ間を電源プレーン層３２で短絡して非貫通で使用することにより、電源ライン用配線パターン３１ａ、３１ｂとグランドプレーン層３３との間には、電源プレーン層３２から貫通ビア２６を経由して容量を介しグランドプレーン層３３に至るリターン経路が新たに形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通内部電極とグランド内部電極とを備えて構成される３端子コンデンサ、およびその実装構造に関するものである。
【背景技術】
【０００２】
従来、この種の３端子コンデンサは、例えば、図１に示される構造をしている。３端子コンデンサ１は、一般的に、誘電体２内を直線状に貫通して設けられた貫通内部電極３と、この貫通内部電極３との間で容量を形成する略十字状のグランド内部電極４とを備えている。
【０００３】
このような３端子コンデンサ１の実装構造としては、従来、例えば、特許文献１に開示されたものがあり、その概略は図２に示される。３端子コンデンサ１は、入出力端子５ａ，５ｂに貫通内部電極３の両端が接続され、グランド端子５ｃ、５ｄにグランド内部電極４が接続されている。この３端子コンデンサ１は、分断された各電源ライン用配線パターン６ａ、６ｂに一対の入出力端子５ａ，５ｂがそれぞれ半田接続されて、分断された電源ライン用配線パターン６ａ、６ｂの間に表面実装されている。グランド端子５ｃ、５ｄは、中継用ランド電極層７に半田接続され、ビアホール８を介してアースライン用グランド層９に接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１５８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来の３端子コンデンサ１は、図３に示すように、回路基板の内層に電源プレーン層１０を設け、各電源ライン用配線パターン６ａ、６ｂをビアホール１１ａ、１１ｂを介して電源プレーン層１０に接続することで、入出力端子５ａ，５ｂ間が電源プレーン層１０で短絡されて、いわゆる非貫通で使用される。このように使用されることにより、３端子コンデンサ１は、残留インダクタンス（ＥＳＬ）の低いバイパスコンデンサとして機能する。なお、同図において、図２と同一部分には同一符号を付してその説明は省略する。
【０００６】
しかしながら、上記従来の３端子コンデンサ１を上記のように非貫通で使用しても、極めて高い周波数で信号伝送が行われる最近の高周波用電子回路においては、ＥＳＬの低減が十分でなく、さらなる低ＥＳＬ化が求められている。
【課題を解決するための手段】
【０００７】
本発明はこのような課題を解決するためになされたもので、
誘電体内を貫通して設けられた貫通内部電極と、
貫通内部電極の両端に接続されて誘電体の表面に露出して設けられた一対の入出力端子と、
誘電体内において貫通内部電極との間で容量を形成するグランド内部電極と、
グランド内部電極に接続されて誘電体の表面に露出して設けられたグランド端子と、
誘電体内において貫通内部電極に接続されて入出力端子間の誘電体表面に露出して設けられた導出導体と
を備えて、３端子コンデンサを構成した。
【０００８】
本構成によれば、誘電体内を貫通して設けられた貫通内部電極は、誘電体内から導出導体を経由して、入出力端子間の誘電体表面に導通する。このため、入出力端子間の誘電体表面に露出している導出導体を、電源ライン用配線パターンが設けられた層と重なるように構成された電源層に接続すると共に、分断された各電源ライン用配線パターンにそれぞれ接続された入出力端子間をこの電源層で短絡して、３端子コンデンサを非貫通で使用する。このように使用することにより、ＩＣから流れる貫通電流のリターン経路（リターン電流経路）は、ＩＣ電源端子側の電源ライン用配線パターンから３端子コンデンサ内の貫通内部電極を通り、容量を介してグランド層に至る経路、および、ＩＣ電源端子側の電源ライン用配線パターンから電源層に直接流れ、もう一方の電源ライン用配線パターンから３端子コンデンサ内の貫通内部電極を通り、容量を介してグランド層に至る経路に加え、電源層から導出導体を通って容量を介しグランド層に至る経路が新たに形成される。その結果、電源ライン用配線パターンとグランド層との間に形成される残留インダクタンスは、上記の各経路に形成される残留インダクタンスが並列に接続された構成となる。このため、電源層とグランド層との間に形成される残留インダクタンスは、分断された各電源ライン用配線パターン間を電源層で短絡して、３端子コンデンサを非貫通で使用する場合、従来の場合に比べて、新たなリターン経路に形成される残留インダクタンスが並列に加わる分だけ低減され、さらなる残留インダクタンスの低減化が可能になる。
【０００９】
また、本発明は、上記の３端子コンデンサの実装構造であって、
分断された各電源ライン用配線パターンに一対の入出力端子がそれぞれ接続されて、分断された電源ライン用配線パターンの間に３端子コンデンサが表面実装され、
電源ライン用配線パターンが設けられた層と重なるように構成される電源層に、分断された各電源ライン用配線パターンが第１のビアホールを介してそれぞれ接続され、
貫通内部電極に導通する導出導体が電源層に第２のビアホールを介して接続されている
ことを特徴とする。
【００１０】
本構成によれば、分断された電源ライン用配線パターンの間に表面実装された３端子コンデンサは、貫通内部電極に導通する導出導体が第２のビアホールを介して電源層に接続される。そして、分断された各電源ライン用配線パターンが第１のビアホールを介して電源層にそれぞれ接続されることで、入出力端子間が電源層で短絡されて、３端子コンデンサが非貫通で使用される。従って、本構成の実装構造における、電源層とグランド層との間に形成される残留インダクタンスは、上記の各リターン経路に形成される残留インダクタンスが並列に接続された構成となり、新たなリターン経路に形成される残留インダクタンスが並列に加わる分だけ低減される。このため、上記の３端子コンデンサを用いてさらなる残留インダクタンスの低減化を行える３端子コンデンサの実装構造が提供される。
【発明の効果】
【００１１】
本発明によれば、極めて高い周波数で信号伝送が行われる高周波用電子回路において、３端子コンデンサを非貫通で使用して、さらなる低ＥＳＬ化を図ることが出来る３端子コンデンサおよびその実装構造が提供される。
【図面の簡単な説明】
【００１２】
【図１】従来の３端子コンデンサの内部構成を示す斜視図である。
【図２】従来の３端子コンデンサを貫通仕様で配線した実装構造を示す斜視図である。
【図３】従来の３端子コンデンサを非貫通仕様で配線した実装構造を示す斜視図である。
【図４】本発明の一実施の形態による３端子コンデンサを示す斜視図である。
【図５】図４に示す３端子コンデンサを非貫通仕様で配線した本発明の一実施の形態による３端子コンデンサの実装構造を示す斜視図である。
【図６】本発明品の効果を確認するために従来品と比較したシミュレーション結果を示すグラフである。
【発明を実施するための形態】
【００１３】
次に、本発明の一実施の形態による３端子コンデンサおよびその実装構造について説明する。
【００１４】
図４は、本実施形態による積層セラミック・チップ・３端子コンデンサ２１を示し、同図（ａ）はその外観斜視図、同図（ｂ）はその内部構成を示す分解斜視図である。
【００１５】
３端子コンデンサ２１は、直方体状をした誘電体２２内を直線状に貫通して設けられた貫通内部電極２３を備えている。この貫通内部電極２３は、長さ方向の両端が一対の入出力端子２４ａ、２４ｂに接続されており、入出力端子２４ａ、２４ｂは、誘電体２２の長さ方向で対向する両端面の表面に露出して設けられている。また、誘電体２２内には、貫通内部電極２３との間で容量を形成する略十字状のグランド内部電極２５が設けられている。このグランド内部電極２５は、幅方向の両端が一対のグランド端子２４ｃ、２４ｄに接続されており、グランド端子２４ｃ、２４ｄは、誘電体２２の幅方向で対向する両側面の表面に露出して設けられている。誘電体２２内には、貫通内部電極２３およびグランド内部電極２５と同様な不図示の貫通内部電極およびグランド内部電極が交互に複数積層されて、複数の容量が形成されている。これら不図示の貫通内部電極およびグランド内部電極も、貫通内部電極２３およびグランド内部電極２５と同様に、それぞれ、入出力端子２４ａ、２４ｂおよびグランド端子２４ｃ、２４ｄに接続されている。なお、以下の説明では、貫通内部電極２３は不図示の貫通内部電極、グランド内部電極２５は不図示のグランド内部電極を含むものとする。
【００１６】
３端子コンデンサ２１には、誘電体２２の厚さ方向に貫通する貫通ビア２６が設けられている。この貫通ビア２６は、グランド内部電極２５の中央に形成されたホールを通ってグランド内部電極２５に電気接触せず、貫通内部電極２３に電気接触して、設けられている。また、貫通ビア２６の上下の円形状両端面は、入出力端子２４ａ、２４ｂ間の誘電体２２の表面に露出している。貫通ビア２６は、誘電体２２内において貫通内部電極２３に接続されて、入出力端子２４ａ、２４ｂ間の誘電体２２の表面に露出して設けられた導出導体を構成する。
【００１７】
図５は、上記の３端子コンデンサ２１の回路基板への実装構造を示す斜視図である。
【００１８】
電源ライン用配線パターン３１ａ、３１ｂは、高周波用電子回路が構成される多層回路基板の表面に形成されている。この電源ライン用配線パターン３１ａ、３１ｂは、それぞれ不図示の駆動用直流電源、作動周波数の極めて高い不図示のデジタルＩＣ（高集積化回路）などの電源端子に接続される。３端子コンデンサ２１は、分断された電源ライン用配線パターン３１ａ、３１ｂの間に表面実装され、分断された各電源ライン用配線パターン３１ａ、３１ｂに入出力端子２４ａ、２４ｂがそれぞれ半田接続される。
【００１９】
多層回路基板には、電源ライン用配線パターン３１ａ、３１ｂが設けられた層と重なるように、電源プレーン層３２およびグランドプレーン層３３が設けられている。電源プレーン層３２およびグランドプレーン層３３は、銅箔等が一面に形成されて構成され、電源プレーン層３２は駆動用直流電源の正極側、グランドプレーン層３３は駆動用直流電源の負極側に接続されている。分断された各電源ライン用配線パターン３１ａ、３１ｂは、電源層を構成する電源プレーン層３２に第１のビアホール３４ａ、３４ｂを介してそれぞれ接続されている。
【００２０】
また、多層回路基板の表面には、デジタルＩＣなどのグランド端子に接続されるアースライン用配線パターン３５ａ、３５ｂが形成されている。３端子コンデンサ２１は、多層回路基板に表面実装されることで、分断された各アースライン用配線パターン３５ａ、３５ｂにグランド端子２４ｃ、２４ｄがそれぞれ半田接続される。さらに、３端子コンデンサ２１は、多層回路基板に表面実装されることで、貫通ビア２６が第２のビアホール３６に半田接続される。アースライン用配線パターン３５ａ、３５ｂは、第３のビアホール３７ａ、３７ｂを介してグランドプレーン層３３にそれぞれ接続されており、貫通ビア２６は第２のビアホール３６を介して電源プレーン層３２に接続される。
【００２１】
このような本実施形態による図４に示す３端子コンデンサ２１によれば、誘電体２２内を貫通して設けられた貫通内部電極２３は、誘電体２２内から貫通ビア２６を経由して、入出力端子２４ａ、２４ｂ間の誘電体２２の表面に導通する。このため、入出力端子２４ａ、２４ｂ間の誘電体２２の表面に露出している貫通ビア２６を電源プレーン層３２に接続すると共に、入出力端子２４ａ、２４ｂ間をこの電源プレーン層３２で短絡して、３端子コンデンサ２１を非貫通で使用する。このように使用することにより、ＩＣから流れる貫通電流のリターン経路は、ＩＣ電源端子側の電源ライン用配線パターン３１ｂから３端子コンデンサ２１内の貫通内部電極２３を通り、容量を介してグランドプレーン層３３に至る第１の経路、および、ＩＣ電源端子側の電源ライン用配線パターン３１ｂから電源プレーン層３２に直接流れ、もう一方の電源ライン用配線パターン３１ａから３端子コンデンサ２１内の貫通内部電極２３を通り、容量を介してグランドプレーン層３３に至る第２の経路に加え、電源プレーン層３２から第２のビアホール３６を通り、貫通ビア２６を通って容量を介しグランドプレーン層３３に至る第３の経路が新たに形成される。
【００２２】
その結果、電源ライン用配線パターン３１ａ、３１ｂとグランドプレーン層３３との間に形成されるＥＳＬは、上記の各リターン経路に形成されるＥＳＬが並列に接続された構成となる。このため、電源ライン用配線パターン３１ａ、３１ｂとグランドプレーン層３３との間に形成されるＥＳＬは、図３に示すように、分断された各電源ライン用配線パターン６ａ、６ｂ間を電源プレーン層１０で短絡して、３端子コンデンサ１を非貫通で使用する従来の場合に比べて、新たな第３のリターン経路に形成されるＥＳＬが並列に加わる分だけ低減され、さらなるＥＳＬの低減化が可能になる。
【００２３】
また、本実施形態による図５に示す３端子コンデンサ２１の実装構造によれば、分断された電源ライン用配線パターン３１ａ、３１ｂの間に表面実装された３端子コンデンサ２１は、貫通内部電極２３に導通する貫通ビア２６が第２のビアホール３６を介して電源プレーン層３２に接続される。そして、分断された各電源ライン用配線パターン３１ａ、３１ｂが第１のビアホール３４ａ、３４ｂを介して電源プレーン層３２にそれぞれ接続されることで、入出力端子２４ａ、２４ｂ間が電源プレーン層３２で短絡されて、３端子コンデンサ２１が非貫通で使用される。従って、本実施形態の実装構造における、電源ライン用配線パターン３１ａ、３１ｂとグランドプレーン層３３との間に形成されるＥＳＬは、上記の第１、第２および第３の各リターン経路に形成されるＥＳＬが並列に接続された構成となり、新たな第３のリターン経路に形成されるＥＳＬが並列に加わる分だけ低減される。
【００２４】
上記の第１のリターン経路は、詳細には、ＩＣ電源端子側の電源ライン用配線パターン３１ｂから３端子コンデンサ２１内の貫通内部電極２３を通り、容量を介してグランドプレーン層３３に至る経路であり、第２のリターン経路は、ＩＣ電源端子側の電源ライン用配線パターン３１ｂから電源プレーン層３２に直接流れ、もう一方の電源ライン用配線パターン３１ａから３端子コンデンサ２１内の貫通内部電極２３を通り、容量を介してグランドプレーン層３３に至る経路である。また、新たに加わった第３のリターン経路は、電源プレーン層３２から第２のビアホール３６を通り、貫通ビア２６を通って容量を介しグランドプレーン層３３に至る経路である。
【００２５】
このため、図４に示す３端子コンデンサ２１を用いて、さらなるＥＳＬの低減化を行える図５に示すような３端子コンデンサ２１の実装構造が提供される。
【００２６】
出願人は、上述した３端子コンデンサ２１およびその実装構造により奏される効果を確認するため、シミュレーションを行った。このシミュレーションでは、３端子コンデンサ２１の長さＬ、幅Ｗ、および厚さＴの寸法を、それぞれＬ＝１．６ｍｍ、Ｗ＝０．８ｍｍ、Ｔ＝０．６ｍｍとした。また、貫通ビア２６のビア直径を０．３ｍｍとし、３端子コンデンサ２１の容量は１[μＦ]とした。
【００２７】
図６に示すグラフは、このシミュレーションにおいて、上記の３端子コンデンサ２１の実装構造のグランドに対するインピーダンスを計算した結果を表す。同グラフの横軸は周波数[Ｈｚ]、縦軸はインピーダンス[Ω]を示す。また、一点鎖線で示す特性線４１は、上記の３端子コンデンサ２１と同寸法で同容量の、図１に示す従来品の３端子コンデンサ１を図２に示す貫通仕様で配線したシミュレーションで得られるインピーダンス特性を表す。また、点線で示す特性線４２は、上記の３端子コンデンサ２１と同寸法で同容量の、図１に示す従来品の３端子コンデンサ１を図３に示す非貫通仕様で配線したシミュレーションで得られるインピーダンス特性を表す。また、実線で示す特性線４３は、上記寸法および容量の図４に示す本発明品の３端子コンデンサ２１を図５に示す非貫通仕様で配線したシミュレーションで得られるインピーダンス特性を表す。
【００２８】
同グラフに示されるように、特性線４１で表される貫通仕様と特性線４２、４３で表される非貫通仕様とでは、非貫通仕様の方がインピーダンスが低くなっていることが、確認された。また、非貫通仕様でも、特性線４２で表される従来品と特性線４３で表される本発明品とでは、本発明品の方がインダクタンスが減ってインピーダンスが低くなり、さらなる低ＥＳＬ化が図られていることが、確認された。
【００２９】
なお、上述した本実施形態による３端子コンデンサ２１では、１本の貫通ビア２６が貫通内部電極２３に電気接触して誘電体２２の厚さ方向を貫通する場合について説明したが、複数本の貫通ビア２６が貫通内部電極２３に電気接触して誘電体２２の厚さ方向を貫通するように構成してもよい。このように構成することで、インダクタンスがさらに減ってインピーダンスがさらに低くなり、低ＥＳＬ化をより一層図ることが可能になる。また、１本の貫通ビア２６でも、貫通ビア２６の直径を大きくすることにより、低ＥＳＬ化をより一層図ることが可能になる。
【産業上の利用可能性】
【００３０】
本実施形態による３端子コンデンサ２１およびその実装構造は、極めて高い周波数で信号伝送が行われる高周波用電子回路に用いられる。このような高周波用電子回路に用いられることで、さらなる低ＥＳＬ化を図ることが出来、電源ライン等に生じる高周波ノイズをより効果的に低減させることが可能となる。
【符号の説明】
【００３１】
２１…３端子コンデンサ
２２…誘電体
２３…貫通内部電極
２４ａ、２４ｂ…入出力端子
２４ｃ、２４ｄ…グランド端子
２５…グランド内部電極
２６…貫通ビア
３１ａ、３１ｂ…電源ライン用配線パターン
３２…電源プレーン層（電源層）
３３…グランドプレーン層（グランド層）
３４ａ、３４ｂ…第１のビアホール
３５ａ、３５ｂ…アースライン用配線パターン
３６…第２のビアホール
３７ａ、３７ｂ…第３のビアホール
【技術分野】
【０００１】
本発明は、貫通内部電極とグランド内部電極とを備えて構成される３端子コンデンサ、およびその実装構造に関するものである。
【背景技術】
【０００２】
従来、この種の３端子コンデンサは、例えば、図１に示される構造をしている。３端子コンデンサ１は、一般的に、誘電体２内を直線状に貫通して設けられた貫通内部電極３と、この貫通内部電極３との間で容量を形成する略十字状のグランド内部電極４とを備えている。
【０００３】
このような３端子コンデンサ１の実装構造としては、従来、例えば、特許文献１に開示されたものがあり、その概略は図２に示される。３端子コンデンサ１は、入出力端子５ａ，５ｂに貫通内部電極３の両端が接続され、グランド端子５ｃ、５ｄにグランド内部電極４が接続されている。この３端子コンデンサ１は、分断された各電源ライン用配線パターン６ａ、６ｂに一対の入出力端子５ａ，５ｂがそれぞれ半田接続されて、分断された電源ライン用配線パターン６ａ、６ｂの間に表面実装されている。グランド端子５ｃ、５ｄは、中継用ランド電極層７に半田接続され、ビアホール８を介してアースライン用グランド層９に接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１５８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来の３端子コンデンサ１は、図３に示すように、回路基板の内層に電源プレーン層１０を設け、各電源ライン用配線パターン６ａ、６ｂをビアホール１１ａ、１１ｂを介して電源プレーン層１０に接続することで、入出力端子５ａ，５ｂ間が電源プレーン層１０で短絡されて、いわゆる非貫通で使用される。このように使用されることにより、３端子コンデンサ１は、残留インダクタンス（ＥＳＬ）の低いバイパスコンデンサとして機能する。なお、同図において、図２と同一部分には同一符号を付してその説明は省略する。
【０００６】
しかしながら、上記従来の３端子コンデンサ１を上記のように非貫通で使用しても、極めて高い周波数で信号伝送が行われる最近の高周波用電子回路においては、ＥＳＬの低減が十分でなく、さらなる低ＥＳＬ化が求められている。
【課題を解決するための手段】
【０００７】
本発明はこのような課題を解決するためになされたもので、
誘電体内を貫通して設けられた貫通内部電極と、
貫通内部電極の両端に接続されて誘電体の表面に露出して設けられた一対の入出力端子と、
誘電体内において貫通内部電極との間で容量を形成するグランド内部電極と、
グランド内部電極に接続されて誘電体の表面に露出して設けられたグランド端子と、
誘電体内において貫通内部電極に接続されて入出力端子間の誘電体表面に露出して設けられた導出導体と
を備えて、３端子コンデンサを構成した。
【０００８】
本構成によれば、誘電体内を貫通して設けられた貫通内部電極は、誘電体内から導出導体を経由して、入出力端子間の誘電体表面に導通する。このため、入出力端子間の誘電体表面に露出している導出導体を、電源ライン用配線パターンが設けられた層と重なるように構成された電源層に接続すると共に、分断された各電源ライン用配線パターンにそれぞれ接続された入出力端子間をこの電源層で短絡して、３端子コンデンサを非貫通で使用する。このように使用することにより、ＩＣから流れる貫通電流のリターン経路（リターン電流経路）は、ＩＣ電源端子側の電源ライン用配線パターンから３端子コンデンサ内の貫通内部電極を通り、容量を介してグランド層に至る経路、および、ＩＣ電源端子側の電源ライン用配線パターンから電源層に直接流れ、もう一方の電源ライン用配線パターンから３端子コンデンサ内の貫通内部電極を通り、容量を介してグランド層に至る経路に加え、電源層から導出導体を通って容量を介しグランド層に至る経路が新たに形成される。その結果、電源ライン用配線パターンとグランド層との間に形成される残留インダクタンスは、上記の各経路に形成される残留インダクタンスが並列に接続された構成となる。このため、電源層とグランド層との間に形成される残留インダクタンスは、分断された各電源ライン用配線パターン間を電源層で短絡して、３端子コンデンサを非貫通で使用する場合、従来の場合に比べて、新たなリターン経路に形成される残留インダクタンスが並列に加わる分だけ低減され、さらなる残留インダクタンスの低減化が可能になる。
【０００９】
また、本発明は、上記の３端子コンデンサの実装構造であって、
分断された各電源ライン用配線パターンに一対の入出力端子がそれぞれ接続されて、分断された電源ライン用配線パターンの間に３端子コンデンサが表面実装され、
電源ライン用配線パターンが設けられた層と重なるように構成される電源層に、分断された各電源ライン用配線パターンが第１のビアホールを介してそれぞれ接続され、
貫通内部電極に導通する導出導体が電源層に第２のビアホールを介して接続されている
ことを特徴とする。
【００１０】
本構成によれば、分断された電源ライン用配線パターンの間に表面実装された３端子コンデンサは、貫通内部電極に導通する導出導体が第２のビアホールを介して電源層に接続される。そして、分断された各電源ライン用配線パターンが第１のビアホールを介して電源層にそれぞれ接続されることで、入出力端子間が電源層で短絡されて、３端子コンデンサが非貫通で使用される。従って、本構成の実装構造における、電源層とグランド層との間に形成される残留インダクタンスは、上記の各リターン経路に形成される残留インダクタンスが並列に接続された構成となり、新たなリターン経路に形成される残留インダクタンスが並列に加わる分だけ低減される。このため、上記の３端子コンデンサを用いてさらなる残留インダクタンスの低減化を行える３端子コンデンサの実装構造が提供される。
【発明の効果】
【００１１】
本発明によれば、極めて高い周波数で信号伝送が行われる高周波用電子回路において、３端子コンデンサを非貫通で使用して、さらなる低ＥＳＬ化を図ることが出来る３端子コンデンサおよびその実装構造が提供される。
【図面の簡単な説明】
【００１２】
【図１】従来の３端子コンデンサの内部構成を示す斜視図である。
【図２】従来の３端子コンデンサを貫通仕様で配線した実装構造を示す斜視図である。
【図３】従来の３端子コンデンサを非貫通仕様で配線した実装構造を示す斜視図である。
【図４】本発明の一実施の形態による３端子コンデンサを示す斜視図である。
【図５】図４に示す３端子コンデンサを非貫通仕様で配線した本発明の一実施の形態による３端子コンデンサの実装構造を示す斜視図である。
【図６】本発明品の効果を確認するために従来品と比較したシミュレーション結果を示すグラフである。
【発明を実施するための形態】
【００１３】
次に、本発明の一実施の形態による３端子コンデンサおよびその実装構造について説明する。
【００１４】
図４は、本実施形態による積層セラミック・チップ・３端子コンデンサ２１を示し、同図（ａ）はその外観斜視図、同図（ｂ）はその内部構成を示す分解斜視図である。
【００１５】
３端子コンデンサ２１は、直方体状をした誘電体２２内を直線状に貫通して設けられた貫通内部電極２３を備えている。この貫通内部電極２３は、長さ方向の両端が一対の入出力端子２４ａ、２４ｂに接続されており、入出力端子２４ａ、２４ｂは、誘電体２２の長さ方向で対向する両端面の表面に露出して設けられている。また、誘電体２２内には、貫通内部電極２３との間で容量を形成する略十字状のグランド内部電極２５が設けられている。このグランド内部電極２５は、幅方向の両端が一対のグランド端子２４ｃ、２４ｄに接続されており、グランド端子２４ｃ、２４ｄは、誘電体２２の幅方向で対向する両側面の表面に露出して設けられている。誘電体２２内には、貫通内部電極２３およびグランド内部電極２５と同様な不図示の貫通内部電極およびグランド内部電極が交互に複数積層されて、複数の容量が形成されている。これら不図示の貫通内部電極およびグランド内部電極も、貫通内部電極２３およびグランド内部電極２５と同様に、それぞれ、入出力端子２４ａ、２４ｂおよびグランド端子２４ｃ、２４ｄに接続されている。なお、以下の説明では、貫通内部電極２３は不図示の貫通内部電極、グランド内部電極２５は不図示のグランド内部電極を含むものとする。
【００１６】
３端子コンデンサ２１には、誘電体２２の厚さ方向に貫通する貫通ビア２６が設けられている。この貫通ビア２６は、グランド内部電極２５の中央に形成されたホールを通ってグランド内部電極２５に電気接触せず、貫通内部電極２３に電気接触して、設けられている。また、貫通ビア２６の上下の円形状両端面は、入出力端子２４ａ、２４ｂ間の誘電体２２の表面に露出している。貫通ビア２６は、誘電体２２内において貫通内部電極２３に接続されて、入出力端子２４ａ、２４ｂ間の誘電体２２の表面に露出して設けられた導出導体を構成する。
【００１７】
図５は、上記の３端子コンデンサ２１の回路基板への実装構造を示す斜視図である。
【００１８】
電源ライン用配線パターン３１ａ、３１ｂは、高周波用電子回路が構成される多層回路基板の表面に形成されている。この電源ライン用配線パターン３１ａ、３１ｂは、それぞれ不図示の駆動用直流電源、作動周波数の極めて高い不図示のデジタルＩＣ（高集積化回路）などの電源端子に接続される。３端子コンデンサ２１は、分断された電源ライン用配線パターン３１ａ、３１ｂの間に表面実装され、分断された各電源ライン用配線パターン３１ａ、３１ｂに入出力端子２４ａ、２４ｂがそれぞれ半田接続される。
【００１９】
多層回路基板には、電源ライン用配線パターン３１ａ、３１ｂが設けられた層と重なるように、電源プレーン層３２およびグランドプレーン層３３が設けられている。電源プレーン層３２およびグランドプレーン層３３は、銅箔等が一面に形成されて構成され、電源プレーン層３２は駆動用直流電源の正極側、グランドプレーン層３３は駆動用直流電源の負極側に接続されている。分断された各電源ライン用配線パターン３１ａ、３１ｂは、電源層を構成する電源プレーン層３２に第１のビアホール３４ａ、３４ｂを介してそれぞれ接続されている。
【００２０】
また、多層回路基板の表面には、デジタルＩＣなどのグランド端子に接続されるアースライン用配線パターン３５ａ、３５ｂが形成されている。３端子コンデンサ２１は、多層回路基板に表面実装されることで、分断された各アースライン用配線パターン３５ａ、３５ｂにグランド端子２４ｃ、２４ｄがそれぞれ半田接続される。さらに、３端子コンデンサ２１は、多層回路基板に表面実装されることで、貫通ビア２６が第２のビアホール３６に半田接続される。アースライン用配線パターン３５ａ、３５ｂは、第３のビアホール３７ａ、３７ｂを介してグランドプレーン層３３にそれぞれ接続されており、貫通ビア２６は第２のビアホール３６を介して電源プレーン層３２に接続される。
【００２１】
このような本実施形態による図４に示す３端子コンデンサ２１によれば、誘電体２２内を貫通して設けられた貫通内部電極２３は、誘電体２２内から貫通ビア２６を経由して、入出力端子２４ａ、２４ｂ間の誘電体２２の表面に導通する。このため、入出力端子２４ａ、２４ｂ間の誘電体２２の表面に露出している貫通ビア２６を電源プレーン層３２に接続すると共に、入出力端子２４ａ、２４ｂ間をこの電源プレーン層３２で短絡して、３端子コンデンサ２１を非貫通で使用する。このように使用することにより、ＩＣから流れる貫通電流のリターン経路は、ＩＣ電源端子側の電源ライン用配線パターン３１ｂから３端子コンデンサ２１内の貫通内部電極２３を通り、容量を介してグランドプレーン層３３に至る第１の経路、および、ＩＣ電源端子側の電源ライン用配線パターン３１ｂから電源プレーン層３２に直接流れ、もう一方の電源ライン用配線パターン３１ａから３端子コンデンサ２１内の貫通内部電極２３を通り、容量を介してグランドプレーン層３３に至る第２の経路に加え、電源プレーン層３２から第２のビアホール３６を通り、貫通ビア２６を通って容量を介しグランドプレーン層３３に至る第３の経路が新たに形成される。
【００２２】
その結果、電源ライン用配線パターン３１ａ、３１ｂとグランドプレーン層３３との間に形成されるＥＳＬは、上記の各リターン経路に形成されるＥＳＬが並列に接続された構成となる。このため、電源ライン用配線パターン３１ａ、３１ｂとグランドプレーン層３３との間に形成されるＥＳＬは、図３に示すように、分断された各電源ライン用配線パターン６ａ、６ｂ間を電源プレーン層１０で短絡して、３端子コンデンサ１を非貫通で使用する従来の場合に比べて、新たな第３のリターン経路に形成されるＥＳＬが並列に加わる分だけ低減され、さらなるＥＳＬの低減化が可能になる。
【００２３】
また、本実施形態による図５に示す３端子コンデンサ２１の実装構造によれば、分断された電源ライン用配線パターン３１ａ、３１ｂの間に表面実装された３端子コンデンサ２１は、貫通内部電極２３に導通する貫通ビア２６が第２のビアホール３６を介して電源プレーン層３２に接続される。そして、分断された各電源ライン用配線パターン３１ａ、３１ｂが第１のビアホール３４ａ、３４ｂを介して電源プレーン層３２にそれぞれ接続されることで、入出力端子２４ａ、２４ｂ間が電源プレーン層３２で短絡されて、３端子コンデンサ２１が非貫通で使用される。従って、本実施形態の実装構造における、電源ライン用配線パターン３１ａ、３１ｂとグランドプレーン層３３との間に形成されるＥＳＬは、上記の第１、第２および第３の各リターン経路に形成されるＥＳＬが並列に接続された構成となり、新たな第３のリターン経路に形成されるＥＳＬが並列に加わる分だけ低減される。
【００２４】
上記の第１のリターン経路は、詳細には、ＩＣ電源端子側の電源ライン用配線パターン３１ｂから３端子コンデンサ２１内の貫通内部電極２３を通り、容量を介してグランドプレーン層３３に至る経路であり、第２のリターン経路は、ＩＣ電源端子側の電源ライン用配線パターン３１ｂから電源プレーン層３２に直接流れ、もう一方の電源ライン用配線パターン３１ａから３端子コンデンサ２１内の貫通内部電極２３を通り、容量を介してグランドプレーン層３３に至る経路である。また、新たに加わった第３のリターン経路は、電源プレーン層３２から第２のビアホール３６を通り、貫通ビア２６を通って容量を介しグランドプレーン層３３に至る経路である。
【００２５】
このため、図４に示す３端子コンデンサ２１を用いて、さらなるＥＳＬの低減化を行える図５に示すような３端子コンデンサ２１の実装構造が提供される。
【００２６】
出願人は、上述した３端子コンデンサ２１およびその実装構造により奏される効果を確認するため、シミュレーションを行った。このシミュレーションでは、３端子コンデンサ２１の長さＬ、幅Ｗ、および厚さＴの寸法を、それぞれＬ＝１．６ｍｍ、Ｗ＝０．８ｍｍ、Ｔ＝０．６ｍｍとした。また、貫通ビア２６のビア直径を０．３ｍｍとし、３端子コンデンサ２１の容量は１[μＦ]とした。
【００２７】
図６に示すグラフは、このシミュレーションにおいて、上記の３端子コンデンサ２１の実装構造のグランドに対するインピーダンスを計算した結果を表す。同グラフの横軸は周波数[Ｈｚ]、縦軸はインピーダンス[Ω]を示す。また、一点鎖線で示す特性線４１は、上記の３端子コンデンサ２１と同寸法で同容量の、図１に示す従来品の３端子コンデンサ１を図２に示す貫通仕様で配線したシミュレーションで得られるインピーダンス特性を表す。また、点線で示す特性線４２は、上記の３端子コンデンサ２１と同寸法で同容量の、図１に示す従来品の３端子コンデンサ１を図３に示す非貫通仕様で配線したシミュレーションで得られるインピーダンス特性を表す。また、実線で示す特性線４３は、上記寸法および容量の図４に示す本発明品の３端子コンデンサ２１を図５に示す非貫通仕様で配線したシミュレーションで得られるインピーダンス特性を表す。
【００２８】
同グラフに示されるように、特性線４１で表される貫通仕様と特性線４２、４３で表される非貫通仕様とでは、非貫通仕様の方がインピーダンスが低くなっていることが、確認された。また、非貫通仕様でも、特性線４２で表される従来品と特性線４３で表される本発明品とでは、本発明品の方がインダクタンスが減ってインピーダンスが低くなり、さらなる低ＥＳＬ化が図られていることが、確認された。
【００２９】
なお、上述した本実施形態による３端子コンデンサ２１では、１本の貫通ビア２６が貫通内部電極２３に電気接触して誘電体２２の厚さ方向を貫通する場合について説明したが、複数本の貫通ビア２６が貫通内部電極２３に電気接触して誘電体２２の厚さ方向を貫通するように構成してもよい。このように構成することで、インダクタンスがさらに減ってインピーダンスがさらに低くなり、低ＥＳＬ化をより一層図ることが可能になる。また、１本の貫通ビア２６でも、貫通ビア２６の直径を大きくすることにより、低ＥＳＬ化をより一層図ることが可能になる。
【産業上の利用可能性】
【００３０】
本実施形態による３端子コンデンサ２１およびその実装構造は、極めて高い周波数で信号伝送が行われる高周波用電子回路に用いられる。このような高周波用電子回路に用いられることで、さらなる低ＥＳＬ化を図ることが出来、電源ライン等に生じる高周波ノイズをより効果的に低減させることが可能となる。
【符号の説明】
【００３１】
２１…３端子コンデンサ
２２…誘電体
２３…貫通内部電極
２４ａ、２４ｂ…入出力端子
２４ｃ、２４ｄ…グランド端子
２５…グランド内部電極
２６…貫通ビア
３１ａ、３１ｂ…電源ライン用配線パターン
３２…電源プレーン層（電源層）
３３…グランドプレーン層（グランド層）
３４ａ、３４ｂ…第１のビアホール
３５ａ、３５ｂ…アースライン用配線パターン
３６…第２のビアホール
３７ａ、３７ｂ…第３のビアホール
【特許請求の範囲】
【請求項１】
誘電体内を貫通して設けられた貫通内部電極と、
前記貫通内部電極の両端に接続されて前記誘電体の表面に露出して設けられた一対の入出力端子と、
前記誘電体内において前記貫通内部電極との間で容量を形成するグランド内部電極と、
前記グランド内部電極に接続されて前記誘電体の表面に露出して設けられたグランド端子と、
前記誘電体内において前記貫通内部電極に接続されて前記入出力端子間の前記誘電体表面に露出して設けられた導出導体と
を備えて構成される３端子コンデンサ。
【請求項２】
請求項１に記載の３端子コンデンサの実装構造であって、
分断された各電源ライン用配線パターンに一対の前記入出力端子がそれぞれ接続されて、分断された前記電源ライン用配線パターンの間に前記３端子コンデンサが表面実装され、
前記電源ライン用配線パターンが設けられた層と重なるように構成される電源層に、分断された各前記電源ライン用配線パターンが第１のビアホールを介してそれぞれ接続され、
前記導出導体が前記電源層に第２のビアホールを介して接続されている
ことを特徴とする３端子コンデンサの実装構造。
【請求項１】
誘電体内を貫通して設けられた貫通内部電極と、
前記貫通内部電極の両端に接続されて前記誘電体の表面に露出して設けられた一対の入出力端子と、
前記誘電体内において前記貫通内部電極との間で容量を形成するグランド内部電極と、
前記グランド内部電極に接続されて前記誘電体の表面に露出して設けられたグランド端子と、
前記誘電体内において前記貫通内部電極に接続されて前記入出力端子間の前記誘電体表面に露出して設けられた導出導体と
を備えて構成される３端子コンデンサ。
【請求項２】
請求項１に記載の３端子コンデンサの実装構造であって、
分断された各電源ライン用配線パターンに一対の前記入出力端子がそれぞれ接続されて、分断された前記電源ライン用配線パターンの間に前記３端子コンデンサが表面実装され、
前記電源ライン用配線パターンが設けられた層と重なるように構成される電源層に、分断された各前記電源ライン用配線パターンが第１のビアホールを介してそれぞれ接続され、
前記導出導体が前記電源層に第２のビアホールを介して接続されている
ことを特徴とする３端子コンデンサの実装構造。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１８６２５１（Ｐ２０１２−１８６２５１Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１１−４７２０２（Ｐ２０１１−４７２０２）
【出願日】平成２３年３月４日（２０１１．３．４）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２３年３月４日（２０１１．３．４）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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