ＭＯＳＦＥＴのソースバルク電圧を用いた信号処理ＡＳＩＣ用の温度補償ＲＣ発振器
温度補償ＣＭＯＳ ＲＣ発振回路は、抵抗と温度相関バイアス電流とを用いてソースバルク電圧を変化させて、温度に対するＭＯＳＦＥＴの閾値電圧の変動を安定させる。この温度層間バイアス電流はまた、抵抗を流れる。温度が上昇すると、バイアス電流も増え、ＭＯＳＦＥＴのソースバルク電圧を上昇させる。上昇したソースバルク電圧は、高い温度にてＭＯＳＦＥＴの閾値電圧を安定させるのを補助する。この発振器には省電力ロジックも組み込まれており、低い電力消費で高い周波数が得られる。本発明では、得られる発振器が低出力設計となってしまう高利得オペアンプや高速比較器はなく、他のシステムとともにシングルチップに組み込むことができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＲＣ発振器に関し、特に、最小限のハードウェアと低電力消費の温度安定発振器に関する。
【背景技術】
【０００２】
多くの用途の信号処理において精密なクロック生成器は非常に重要である。ある環境下でこのような生成器を用いるＡＳＩＣ（application specific integrated circuit）の運用は、温度変化にさらされる。このような環境の一例には、自動車への適用があり、その温度範囲は−５０Ｃから１５０Ｃである。クロック周波数が不安定だと、内部回路、特にスイッチキャップ回路、ボーレイト生成器、およびハンドシェイク回路のパフォーマンスが減少する。
【０００３】
安定した基準クロックを提供するために、多くの発振回路が研究されてきた。公知の一つは水晶発振器であり、その一例が例えば米国特許第６３７７１３０号に開示されている。しかしながら、水晶はシングルチップに集積できず、その利用はサイズによる制限があった。
【０００４】
ＲＣ発振器が長いこと研究されている。従来のＲＣ発振器は、低周波数で、トーン生成器、アラーム、またはフラッシュ指示器などの低精度用途に限られていた。また、これらの抵抗およびコンデンサの温度係数（ＴＣ）パラメータは、制御が難しい。
【０００５】
他のＲＣ回路は、正準型ＲＣ能動周波数発振器のように、発信周波数を安定させるのに例えば米国特許第５，８７０，３４５号に開示のようにオペアンプや、米国出願公開２００５／０１３４３９３に開示のように比較器を必要とする。高利得のオペアンプや高速の比較器を構築するのは複雑で、ハードウェアが高価となり、電力を消費する。これは、特に用途の周波数がメガヘルツ帯に上がると顕著になる。また、オペアンプと比較器のオフセット電圧が温度依存であり、温度依存のクロック信号を供給する。このオフセットを修正するには、複雑な回路が必要となる。
【０００６】
上述の不都合があるため、従来のアプローチでは高パフォーマンスのＡＳＣへ集積する安定した発信回路を提供できなかった。このため、新たなアプローチが必要となる。本発明はこのような要求に対処するものである。
【発明の概要】
【０００７】
温度補償ＣＭＯＳ ＲＣ発信回路は、抵抗と温度相関バイアス電流を用いてソースバルク電圧を変化させて温度に対するＭＯＳＦＥＴ閾値電圧の変化を安定させる。ＭＯＳＦＥＴのソースは、抵抗を通してアースに接続される。この温度相関バイアス電流もこの抵抗を流れる。温度が上昇すると、バイアス電流も増大し、ＭＯＳＦＥＴのソースバルク電圧を上昇させる。上昇したソースバルク電圧は、高温におけるＭＯＳＦＥＴの閾値電圧を安定させるのを補助する。この発振器には省電力ロジックも組み込まれており、低電力消費にて高周波数を達成する。本発明では、高利得オペアンプも高速比較器もなく、得られる発振器が低電力設計になるとともに、他のシステムとともにシングルチップに集積可能となる。
【図面の簡単な説明】
【０００８】
【図１Ａ】図１Ａは、典型的なＲＣ発振器のブロック図である。
【図１Ｂ】図１Ｂは、図１の各ノードの波形を示す。
【図２】図２は、単純化した比較回路を用いる発振回路を示す。
【図３】図３は、ＮＭＯＳのバルクが直接アースに接続されている場合の、ＮＭＯＳのソースとバルク間に抵抗を挿入することによりソースバルク電圧を変化させる一方法を示す。
【図４Ａ】図４Ａは、基準電流Ｉｂｉａｓと基準電圧を生成可能なブロック図である。
【図４Ｂ】図４Ｂは、Ｉｂｅ、Ｉｐｔａｔおよびこれらの組み合わせＩｂｉａｓの温度勾配を示す。
【図５】図５は、図４ＡのＩｂｅ生成器４０２の従来の実装を示す。
【図６】図６は、図４Ａのブロックの従来の実装を示し、ＩｐｔａｔとＶｂｇ生成器を含む。
【図７】図７は、図３の電流源の一実施例を示す。
【図８】図８は、本発明にかかる回路の実施例を示す。
【図９】図９は、図８の回路の運用時の波形を示す。
【図１０】図１０は、図８の回路の運用時の波形を示す。
【図１１】図１１は、図８の回路の運用時の波形を示す。
【図１２】図１２は、図８の回路の運用時の波形を示す。
【図１３】図１３は、図８の回路の運用時の波形を示す。
【図１４】図１４は、図８の回路の運用時の波形を示す。
【図１５】図１５は、省電力構成を有する本発明にかかる発振回路である。
【図１６】図１６は、図１５の回路の運用時の波形を示す。
【図１７】図１７は、図１５の回路の運用時の波形を示す。
【図１８】図１８は、図１５の回路の運用時の波形を示す。
【図１９】図１９は、図１５の回路の運用時の波形を示す。
【図２０】図２０は、図１５の回路の運用時の波形を示す。
【図２１】図２１は、図１５の回路の運用時の波形を示す。
【図２２】図２２は、本発明にかかる回路の代替実施例を示す。
【図２３】図２３は、最適サイズの図１５の回路を示す。
【図２４】図２４は、ＰＭＯＳのバルクが直接ＶＤＤに接続されている場合の、ＰＭＯＳのソースとバルク間に抵抗を挿入することによりソースバルク電圧を変化させる別の方法を示す。
【図２５】図２５は、本発明にかかる図２４の一実施例を示す。
【発明を実施するための形態】
【０００９】
本発明はＲＣ発振器に関し、特に、最小限のハードウェアと低電力の温度安定発振器に関する。以下の説明は、当業者が本発明を作成し使用できるようにするために提示され、特許出願の内容として提供されるものであり、当業者には本書記載の基本概念および特徴が理解できるであろう。したがって、本発明は提示する実施例に限定されるものではなく、本書記載の原理および特徴に関する最も広い範囲で認容されるべきである。
【００１０】
本発明は、非常に小さいハードウェアを用いたオンチップの発振器を記載する。適応する方法は、ＭＯＳＦＥＴの温度に対する閾値電圧の変化を解決するのに用いられ、これにより温度安定発振器が得られる。また、低電力消費で高いクロック周波数が得られる省電力スキームが含まれる。
【００１１】
いくつかの信号処理チップでは、高度集積回路を製造するのにオンチップの発振器が好まれる。しかしながらいくつかのオンチップ発振器は、温度に対する周波数変動がある。この周波数変動は、スイッチキャップ回路などいくつかの内部回路のパフォーマンスを変化させる。また、これによりいくつかの通信信号でタイミングが予測不能となり、ボーレートが未決定となる。安定したクロックを発生させるには、発振器が比較器やオペアンプのような往々にして高価なブロックを必要とし、発振器がメガヘルツ帯で動作する必要がある場合にこれらは大きな領域や電力を消費する。本発明のシステムと方法は、温度に対する安定した周波数を示しつつ、低電力の発振器の経済性を記載する。
【００１２】
図１Ａは、通常のＲＣ発振器のブロック図を示す。ブロック１１は電流源、ブロック１２は比較回路、ブロック１３はＮＭＯＳデバイス２０４をｏｎ／ｏｆｆするリセット回路、デバイス２０３はコンデンサである。各ノードの波形は図１Ｂに与えられる。ＮＭＯＳ２０４が特定の時点でｏｆｆであり、ノード１の電圧がゼロとすると、電流源１１はコンデンサ２０３を充電し、ノード１の電圧が線形に上昇する。ＮＭＯＳ２０４はｏｆｆステージに維持され、ノード１の電圧が基準電圧Ｖｒｅｆより高くなるまで、ノード２の「Ｏｕｔ」における電圧が低いままとなる。この時点で比較回路１２はロジックハイを生成する。この高ロジックがリセット回路１３をトリガし、ＮＭＯＳ２０４をｏｎにする。ＮＭＯＳ２０４がｏｎとなったら、コンデンサ２０３が急速放電し、ノード１の電圧がＶｒｅｆより遙か下に落ちる。ノード１がＶｒｅｆ以下となったら、比較回路１２が状態を変更し、リセット回路１３がＮＭＯＳ２０４をｏｆｆに再び切り替え、電流源１１がコンデンサ２０３を再充電する。このプロセスが継続的に反復される。
【００１３】
前述したように、図１Ａの比較回路１２は通常、専用のオペアンプまたは比較器として実装される。これらの種類の回路はハードウェアが高価で、消費電力が大きい。
【００１４】
図２は、単純化した比較回路を用いた発振回路を示す。図１Ａのブロック１２に複雑な比較器やオペアンプ回路を用いる代わりに、図２の比較回路は、ＮＭＯＳデバイス２１０と電流源１４のみを用いて実装され、このためハードウェアが少なく電流消費が小さい。図１Ａの基準電圧Ｖｒｅｆは、図２ではＮＭＯＳ２１０の基準電圧である。
【００１５】
この構造において、温度に対する変動が最大のパラメータはＮＭＯＳ２１０の基準電圧である。これは温度に対する出力クロック周波数を直接的に変更する。ＮＭＯＳ２１０のソースとバルクがアースに直に接続されている場合、ＮＭＯＳ２１０の閾値電圧は温度が上昇すると減少し、ＮＭＯＳ２１０の切り替わりポイントが低い値となり、クロック信号が高周波数となる。温度が低い場合、ＮＭＯＳ２１０の閾値電圧が上昇し、切り替わりポイントが高くなる。これで電流源１１がコンデンサ２０３を充電する時間が長くなり、クロック信号が低周波数となる。この温度による変動を解消し、電力消費を可能な限り低く抑えるには、図２のＮＭＯＳデバイス２１０の閾値電圧を温度に対して安定させるべきである。
【００１６】
ＭＯＳＦＥＴ閾値電圧の安定
ＭＯＳＦＥＴの閾値電圧は、以下の式で与えられるソースバルク電圧の平方根に比例することが知られている：
式１
ここで、ＶＴＨ０はＭＯＳＦＥＴの閾値電圧であり、ＶＳＢ＝０、ΦＦはフェルミレベル、ＶＳＢはＭＯＳＦＥＴのソースとバルクの間の電圧である。
【００１７】
ソースバルク電圧を固定に維持し、ＭＯＳＦＥＴのソースとバルクの双方をアースに接続すると、式（１）の第２項は０に等しくなる。そして、閾値電圧ＶＴＨ０は温度に反比例する。ＭＯＳＦＥＴのソースバルク電圧がゼロ以外の値に設計され、温度上昇とともに上がると、ある点まで閾値電圧は安定できる。これが本発明の主なアイデアである。
【００１８】
図２のＮＭＯＳ２１０の温度に対する閾値電圧の変化を打ち消すために、図３に、ＮＭＯＳ２１０のバルクが直接アースに接続されている場合の、ＮＭＯＳ２１０のソースとバルク間に抵抗２１１を挿入することによりソースバルク電圧を変化させる一方法を示す。さらなる１の電流源１５が、抵抗２１１に補償電流を注入する。電流源１５は正の温度係数の電流Ｉｃｏｍｐを生成し、すなわち、電源１５は高温で大きな電流とソースバルク電流ＶＳＢを生成する。
【００１９】
式２
式（１）において、ＶＴＨ０は温度に反比例する。Ｔは温度値として、ＶＳＢがＴ２と比例するよう設計されている場合、温度に対するＶＴＨ０の変化に打ち勝つのに式（１）でＴに比例する要素となり、故に温度に対するＶＴＨの変化が安定する。図３の抵抗が温度係数の非常に小さいポリ抵抗で実装される場合、補償電流ＩｃｏｍｐはＴ２に正比例するよう設計されるべきである。
【００２０】
補償電流Ｉｃｏｍｐを生成する前に、２つの仮定がなされる：第１に、ＡＳＩＣはそれ自身が温度に対して一次まで一定の（constant over temperature to the first order）基準バイアス電流（Ｉｂｉａｓ）を生成でき、第２の仮定は、ＡＳＩＣはそれ自身が、バンドギャップ回路が生成するＶｂｇのように、温度に対して一次まで一定の基準電圧を生成できる。これら２つの仮定は、信号処理ＡＳＩＣに容易に当てはまる。図４（ａ）は、基準電流Ｉｂｉａｓと基準電圧を生成できるブロック図である。本図は、ＩｐｔａｔおよびＶｂｇ生成器４０１、Ｉｂｅ生成器４０２、発振器４０３、およびＩｂｉａｓ生成器４０４を具える。Ｉｐｔａｔは正の温度係数を有するＰＴＡＴ電流である。ＩｂｅはＶｂｅ−基準電流であり、このため負の温度係数を有する。ブロックｒ１とｒ２は、それぞれＩｐｔａｔとＩｂｅの重み（weight）である。図４Ｂは、Ｉｂｅ、Ｉｐｔａｔおよびこれらの組み合わせＩｂｉａｓの温度勾配を示す。ｒ１とｒ２を正しく選択すると、温度に対するＩｂｉａｓの勾配はゼロに近くなる。
【００２１】
図５は、図４ＡのＩｂｅ生成器４０２の実装を示す図である。ＰＭＯＳ５０１のソースがＶＤＤに接続される。ゲートはＰＭＯＳ５０２に接続される。ＰＭＯＳ５０２のソースはＶＤＤに接続され、そのドレインが自身のゲートにダイオード接続されている。ＮＭＯＳ５０４のドレインは、自身のゲートとＰＭＯＳ５０１のドレインの双方に接続される。ＮＭＯＳ５０４のゲートは、ＮＭＯＳ５０５のゲートに再度接続される。ＮＭＯＳ５０５のドレインは、ＰＭＯＳ５０２のドレインに接続される。ＮＭＯＳ５０５のソースは、抵抗５０７に接続される。
【００２２】
抵抗５０７の他端は、アースに接続されている。ＮＭＯＳ５０４はＰＮＰトランジスタ５０６のエミッタに接続され、ＰＮＰトランジスタ５０６のベースとコネクタターミナルは双方ともアースに接続される。ＰＭＯＳ５０１、ＰＭＯＳ５０２、ＮＭＯＳ５０４、ＮＭＯＳ５０５により構成されるフィードバック回路が、ＰＮＰトランジスタ５０６内の電流を抵抗５０７内と同じにする。
【００２３】
ＮＭＯＳ５０４とＮＭＯＳ５０５間のデバイスを合致させても、ＮＭＯＳ５０４のゲートソース電圧はＮＭＯＳ５０５の電圧と等しく、したがって、Ｒが抵抗５０７の抵抗値、ＩＲは抵抗５０７を流れる電流とした場合に、電流ＩＲはＶｂｅ／Ｒと等しく、抵抗５０７は標準的なＣＭＯＳプロセスにおけるポリ抵抗のような温度係数が非常に小さい材料で構成される。ＰＭＯＳ５０３のソースはＶＤＤに接続され、そのゲートはＰＭＯＳ５０２５０２とＰＭＯＳ５０１のゲートに接続される。そのドレインは、電流ＩＲのミラーであるＩｂｅの出力である。Ｖｂｅが負の温度係数を有するため、ＩＲとＩｂｅも負の係数を有する。
【００２４】
図６は、図４Ａのブロック４０１の一実施例を示し、生成器ＩｐｔａｔとＶｂｇを具える。ＰＭＯＳ６０１のソースはＶＤＤに接続され、そのゲートはＰＭＯＳ６０２のゲートに接続される。ＰＭＯＳ６０２のソースはＶＤＤに接続される。 ＰＭＯＳ６０１のドレインは、抵抗６０４に接続される。抵抗６０４の他端は抵抗６０７に接続される。抵抗６０７の他端はＰＮＰトランジスタ６０８のエミッタに接続される。ＰＮＰトランジスタ６０８のベースとコネクタはともにアースに接続される。ＰＭＯＳ６０２のドレインは抵抗６０５に接続される。抵抗６０５の他端はＰＮＰトランジスタ６０６のエミッタに接続される。
【００２５】
ＰＮＰトランジスタ６０６のベースとコネクタターミナルはともにアースに接続される。ブロック６０９はオペアンプである。その正の入力は抵抗６０４と抵抗６０７の双方に接続される。６０９の譜の入力はＰＮＰトランジスタ６０６のエミッタに接続される。オペアンプ６０９の出力は、ＰＭＯＳ６０１とＰＭＯＳ６０２のゲートに接続される。ここで、ＰＮＰトランジスタ６０８のエミッタ領域はＰＮＰトランジスタ６０６のｎ倍である。フィードバックループが、ＰＮＰトランジスタ６０８とＰＮＰトランジスタ６０６を同じバイアス電流で動作するようにする。
【００２６】
結果として、ＰＮＰトランジスタ６０８とＰＮＰトランジスタ６０６のベースエミッタ電圧の差は抵抗６０７にわたって表れるはずであり、したがってＩＲ６０７＝ＶＴ＊Ｉｎ（ｎ）／Ｒ６０７であり、ここでＩＲ６０７は抵抗６０７の電流であり、Ｒ６０７は抵抗６０７の抵抗値である。ＶＴはターミナル電圧である。ＰＭＯＳ６０３のソースはＶＤＤに接続され、そのゲートはＰＭＯＳ６０１とＰＭＯＳ６０２のゲートに接続される。ＰＭＯＳ６０３のドレインは、出力電流Ｉｐｔａｔである。ＰＭＯＳ６０２のドレインはＶｂｇ出力である。
【００２７】
Ｉｂｅは負の勾配を有し、Ｉｐｔａｔは正の勾配を有する。これらの２つの電流は足し合わされ、図４Ｂに示すようなバイアス電流Ｉｂｉａｓを生成する。Ｉｂｉａｓの温度勾配は、ＩｂｅとＩｐｔａｔの間のいかなる値もとりうる。図５のＰＭＯＳ５０３と図６のＰＭＯＳ６０３を注意深くサイズ構成することにより、Ｉｂｉａｓはゼロに近い一次温度係数とすることができる。
【００２８】
上記２つの仮定により、続く図７は図３の電流源１５の一実施例を示し、これはＴ２に比例する補償電流Ｉｃｏｍｐを生成する。
【００２９】
図７のＶｂｇは、図４Ａに示す方法で生成される。電流源１６は、ゼロに近い温度係数の図４Ａに示すＩｂｉａｓの比である。ＮＭＯＳ２０５のドレイン電流は、以下の式で制御される。
ここで、ｕｎは電子の移動度、ＣＯＸはゲート酸化膜のキャパシタンス、ＷとＬはＭＯＳＦＥＴのそれぞれ幅と長さである。ＶＧＳはＭＯＳＦＥＴのゲートとソースのターミナル間の電圧であり、ＶｂｇまたはＶｂｇの一部と等しい。
【００３０】
上述したように、図７の電圧Ｖｂｇは、温度に対するＮＭＯＳ２０５の閾値電圧の変動に比較すれば一定である。したがって、温度が上昇すると、ＮＭＯＳ２０５の閾値電圧は下がり、Ｖｂｇが一定であるため、ＮＭＯＳ２０５のオーバードライブ電圧が同様に上昇する。上昇したＮＭＯＳ２０５のオーバードライブ電圧はＮＭＯＳ２０５のバイアス電流を上昇させ、電流源１６の電流Ｉ４はある程度までは一定である。これは、高い温度にて上昇したバイアス電流の量が、ＰＭＯＳ２０７のＩ５からくることを意味する。ＰＭＯＳ２０７の上昇したバイアス電流Ｉ５は、ＰＭＯＳ２０８の補償電流Ｉｃｏｍｐにミラーされる。ＰＭＯＳ２０８内のＩｃｏｍｐは図３の抵抗２１１に出され、このため図３の抵抗２１１を通ってＮＭＯＳ２１０のソースバルク電圧が上昇する。上昇したソースバルク電圧は、ＮＭＯＳ２１０の閾値電圧の温度変化に対する減少を補償する。他方、温度が下がった場合、ＮＭＯＳ２０５のオーバードライブ電圧が減少し、ＮＭＯＳ２０５のバイアス電流と補償電流Ｉｃｏｍｐも同様に減少する。これが図３のＮＭＯＳ２１０のソースバルク電圧を下げ、最終的にＮＭＯＳ２１０の閾値電圧を安定させる。ＮＭＯＳ２０５のドレイン電流ＩＤはＴ２と比例するため、同じことがＩｃｏｍｐでもある。
【００３１】
本発明の実施例
図８は、本発明にかかる回路の一実施例を示す。図８において、ＰＭＯＳ２０１のソースはＶＤＤに接続され、そのゲートは自身のドレインターミナルに接続される。ＰＭＯＳ２０１のドレインはバイアス電流Ｉｂｉａｓであり、これはＩｂｅとＩｐｔａｔの組み合わせであって一次までは一定である。ＮＭＯＳ２１６のソースはアースに接続され、そのドレインとゲートは図５で生成されるＩｂｅにダイオード接続される。ＮＭＯＳ２１７のゲートは、ＮＭＯＳ２１６のゲートに接続される。ＮＭＯＳ２１７のソースはアースに接続される。ＮＭＯＳ２１６と２１７はＩｂｅ電流をＰＭＯＳ２０１へとミラーする。ＮＭＯＳ２１８のソースはアースに接続され、そのドレインとゲートは、図６で生成されるＩｐｔａｔにダイオード接続される。ＮＭＯＳ２１９のゲートは、ＮＭＯＳ２１８のゲートに接続される。ＮＭＯＳ２１８のゲート２１９のソースはアース接続される。ＮＭＯＳ２１８と２１９は、Ｉｐｔａｔ電流をＰＭＯＳ２０１にミラーする。ＮＭＯＳ２１６、２１７、２１８、および２１９は、図４Ａの電流加重回路４０４で構成されている。
【００３２】
ＰＭＯＳ２０２のソースはＶＤＤに接続され、そのゲートはＰＭＯＳ２０１のゲートに接続され、これによりＰＭＯＳ２０１とＰＭＯＳ２０２は図３の電流源１１を具える。ＰＭＯＳ２０２のドレイン電流はＩ１であり、理想的にはＰＭＯＳ２０２のＩ１はＰＭＯＳ２０１のＩｂｉａｓのある割合である。ＰＭＯＳ２０２のドレインはコンデンサ２０３の一端に接続される。コンデンサ２０３の他端はアースに接続される。したがって、電流Ｉ１はコンデンサ２０３を充電する。ＰＭＯＳ２０６のソースはＶＤＤに接続され、そのゲートはＰＭＯＳ２０１のゲートに接続される。ＰＭＯＳ２０６のバイアス電流Ｉ４は、ＰＭＯＳ２０１の電流Ｉｂｉａｓのある割合である。ＰＭＯＳ２０１とＰＭＯＳ２０６は、図７の電流源１６の実施である。ＰＭＯＳ２０６のドレインはＮＭＯＳ２０５のドレインに接続される。ＮＭＯＳ２０５のゲート電圧は、図６に示す回路から供給されるＶｂｇまたはＶｂｇの一部（fraction）である。
【００３３】
ＮＭＯＳ２０５のソースはアースに接続され、そのドレインは再びＰＭＯＳ２０７のドレインに接続される。ＰＭＯＳ２０７のソースはＶＤＤに接続され、そのゲートは自身のドレインにダイオード接続される。ＰＭＯＳ２０７のゲートは再びＰＭＯＳ２０８のゲートに接続される。ＰＭＯＳ２０８のソースはＶＤＤに接続される。したがって、ＰＭＯＳ２０７とＰＭＯＳ２０８は、電流ミラーを有する。ＰＭＯＳ２０１、ＰＭＯＳ２０２、およびＰＭＯＳ２０５、ＰＭＯＳ２０６、ＰＭＯＳ２０７およびＰＭＯＳ２０８は、図３の電流源１５からなる。ＰＭＯＳ２０８のドレインは抵抗２１１の一端に接続される。２１１の他端はアースに接続される。ＰＭＯＳ２０８の電流はＩｃｏｍｐであり、これが補償電流である。ＰＭＯＳ２０９のソースはＶＤＤに接続され、そのゲートはＰＭＯＳ２０１のゲートに接続される。したがって、ＰＭＯＳ２０９とＰＭＯＳ２０１は、図３の別の電流源１４からなる。ＰＭＯＳ２０９の電流Ｉ８は、ＰＭＯＳ２０１のＩｂｉａｓに比例する。ＰＭＯＳ２０９のドレインは、ＮＭＯＳ２１０のドレインに接続される。
【００３４】
ＰＭＯＳ２１０のゲートは、ＰＭＯＳ２０２のドレインに接続される。ＮＭＯＳ２１０のバルクはアース接続され、そのソースはＰＭＯＳ２０８のドレインに接続される。デバイス２１２はインバータであり、その入力はＮＭＯＳ２１０のドレインに接続される。インバータ２１２の出力は、インバータ２１３の入力に接続される。インバータ２１３の出力は、インバータ２１４の入力に接続される。インバータ２１４の出力はＮＭＯＳ２０４のゲートに接続され、ＮＭＯＳ２０４のｏｎとｏｆｆを切り替える。ＮＭＯＳ２０４のソースはアースに接続され、そのドレインはＰＭＯＳ２０２のドレインに接続される。インバータ２１２、２１３、および２１４は、図３のリセット回路１３からなる。
【００３５】
デバイス２１５は、エッジトリガフリップフロップレジスタである。それは４つのターミナルがあり、ＣＩｋ、Ｄ、Ｑ、およびｑ（ｑ：Ｑの上に−）である。２１５のターミナルＣＩｋはインバータ２１３の出力に接続され、そのターミナルｑは自身のターミナルＤに接続される。２１５のターミナルＱは、この設計の発振器の出力クロック信号である。ＮＭＯＳ２０４ドレインの電圧はＶ１であり、ＰＭＯＳ２０９ドレインの電圧はＶ２であり、インバータ２１２の出力の電圧はＶ３であり、インバータ２１３出力の電圧はＶ４であり、インバータ２１４の出力の電圧はＶ５である。
【００３６】
図９−１４は、図８の回路の動作を示す波形である。図９に示すように時間０秒とすると、コンデンサ２０３には電荷がなく、Ｖ１は０Ｖに等しく、２１０はｏｆｆであり、図１０に示すようにＶ２はＶＤＤと等しく、インバータ２１２の出力Ｖ３は図１１に示すようにロジックローであり、インバータ２１３の出力Ｖ４は図１２に示すようにロジックハイであり、インバータ２１４の出力Ｖ５は図１３に示すようにロジックローであり、これがＮＭＯＳ２０４をｏｆｆに維持する。この０秒時点の後、Ｉ１がコンデンサ２０３を充電し始め、Ｉ１は一次の一定のバイアス電流であるため、電圧Ｖ１は図９に示すように線形に上昇する。Ｖ１がＮＭＯＳ２１０の閾値電圧を超えた特定地点まで上がると、ＮＭＯＳ２１０がｏｎに切り替わり、電圧Ｖ２が図１０に示すように減少し始める。
【００３７】
減少したＶ２は、図１２に示すように、インバータ２１２の出力Ｖ３をロジックハイに、インバータ２１３の出力Ｖ４をロジックローに、インバータ２１４の出力をロジックハイに変化させる。インバータ２１４のロジックハイ出力はＮＭＯＳ２０４をｏｎに切り替え、したがってコンデンサ２０３を放電させる。放電後、電圧Ｖ１はローとなり、これがＮＭＯＳ２１０を再びｏｆｆに切り替え、電圧Ｖ２はＶＤＤと等しくなる。この変化はまた、ＮＭＯＳ２１４の出力をロジックゼロとし、ＮＭＯＳ２０４をｏｆｆに切り替える。ＮＭＯＳ２０４がｏｆｆに切り替わると、Ｉ１が再びコンデンサ２０３を充電し始める。このプロセスが繰り返される。最終的な発振器のクロックは、インバータ２１４の出力Ｖ５、またはレジスタ２１５の出力「クロック」信号からとれる。
【００３８】
省電力回路
図８の回路は、同じ環境でいくつかの不要な電力消費を含んでいる。第１に、図１０に示すように信号Ｖ２の勾配は非常に緩く上昇下降し、これがインバータ２１２に必要以上に増幅モードで時間がかかることとなり、したがってインバータ２１２が余計に電力を消費し、これが好ましくない。第２に、Ｖ３信号の下降勾配は非常に緩く、これによりインバータ２１３が多くの電力を消費する。第３に、Ｖ５は図１３によると四角い波形を有し、Ｖ５がロジックハイのときにＮＭＯＳ２０４がｏｎである。これは、Ｖ５がロジックハイのときにバイアス電流Ｉ１が直接アースに注入されることとなり、電力の浪費となる。
【００３９】
低電力アプリケーションでは、ＮＭＯＳ２１０は、可能な限りスイッチに近くふるまい、ｏｎとｏｆｆで切り替わるべきである。信号Ｖ５の衝撃係数も、低電力消費のためには可能な限り低くあるべきである。
【００４０】
図１５は、本発明にかかる省電力構成を具える発振回路である。図１５の回路は、図１５において１つ追加のＰＭＯＳ２１６があること以外は、図８のものと同様である。ＰＭＯＳ２１６のゲートはインバータ２１３の出力に接続され、そのソースはＶＤＤに接続され、ドレインはＰＭＯＳ２０９のドレインに接続される。ＮＭＯＳ２１０からインバータ２１２、２１３、およびＰＭＯＳ２１６が、閉ループを構成する。
【００４１】
ＮＭＯＳ２１０がｏｎに切り替わる当初、ＮＭＯＳ２１０のドレイン電圧はまだＶＤＤに近く、ＮＭＯＳ２１０が活動的な領域にある。しかしながら、ＮＭＯＳ２１０がｏｎに切り替わると、Ｖ２とＶ４が減少し始め、これによりＰＭＯＳ２１６がＶ２での電圧を、ＰＭＯＳ２１６がない場合よりもより長くロジックハイの近くに維持しようとし、ゲートインバータ２１２がアナログ入力の代わりにロジックハイ入力を得る。
【００４２】
ＮＭＯＳ２１０が最終的にｏｎに切り替わると、ＰＭＯＳ２１６はＮＭＯＳ２１０にさらなる電流を出す。ＮＭＯＳ２１０によりダイナミックに電流をチャージすることにより、ＰＭＯＳ２１６を有さない設計と比較して、ＰＭＯＳ２１６が低Ｉｂｉａｓ電流でＮＭＯＳ２１０をｏｎにする時間を減少させる。ＮＭＯＳ２１０がｏｎとなる時間が減少すると、最終的に信号Ｖ５の衝撃係数が減少する。
【００４３】
したがって、ＰＭＯＳ２１６はここで２つの機能を有する：第１の機能は、低電力消費で高周波数の発振器を得ることであり、第２の機能はＮＭＯＳ２１０がスイッチのようにふるまうことである。ＰＭＯＳ２１６は小さなダイナミック一時電流しか消費しない。図１６−２１は、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５の波形と、図１５の回路が生成する出力クロック信号を示す。図１７のＶ２が図１０より四角い波形を有するのが明らかであり、これはＰＭＯＳ２１６がＮＭＯＳ２１０をスイッチのようにふるまわせることを証明している。また低電力では、ＮＭＯＳ２０４のサイズは、コンデンサ２０３の充電時間と比べて放電時間を無視できるほどに十分に大きい。
【００４４】
図２２は、具体化の別の一方法を示す。本図では、抵抗２１１がなく、２１０のソースはアースに直に接続される。２０８および２１０のドレインは互いに接続される。このため、補償電流はドレイン２１０に直接送られる。図２３は本発明の最適な実装例である。
【００４５】
図２３では、デバイス２０４と２１０がともに、ＮＭＯＳトランジスタで実現されている。これらはまた、Ｎ型接合ゲート電界効果トランジスタ（ＪＦＥＴ）、Ｐ型ＪＦＥＴ、またはＰＭＯＳトランジスタで実現することもできる。図２４は、デバイス２０４と２１０の双方のＰＭＯＳの実装を示す。図２４において、ＰＭＯＳ２０４のソースはＶＤＤに接続され、そのドレインはコンデンサ２０３のボトムプレートに接続されている。抵抗２１１の一端はＶＤＤに接続され、この抵抗の他端はＰＭＯＳ２１０のソースに接続される。ＰＭＯＳ２１０のドレインは電流源１４に接続される。補償電流源１５の一端はＰＭＯＳ２１０のソースに接続され、電流源１５の他端はアースに接続される。
【００４６】
図２５は、図２４の詳細な実装を示す。図１５のＰＭＯＳ２０１は、図２５のＮＭＯＳである。図１５のデバイス２０７と２０８は、図２５では除去されている。そして、補償電流は直接ＮＭＯＳ２０５のソースから生成される。図１５の加重ノード４０４は、ＩｂｅとＩｐｔａｔの電流を直に接続することにより実現される。ＮＭＯＳ２０１と２２１の電流は、温度に対して一次まで一定のＩｂｉａｓ電流である。なお、２０４と２１０はＰＭＯＳであり、２１６もまたＰＭＯＳである。もう一つのインバータ２２０が所望のロジックを維持すべく存在する。温度が上昇すると、ＮＭＯＳ２０５の閾値電圧が減少する。これはＮＭＯＳ２０５のオーバードライブ電圧が上がることを意味し、ＮＭＯＳ２０５のドレイン電流の上昇が生じる。２０６の電流は一定である。したがって、ＮＭＯＳ２０５の増えた電流が抵抗２１１から補償電流として来る。抵抗２１１の増えた電流はＰＭＯＳ２１０へのＶＳＢのソースバルク電圧を上昇させ、ＰＭＯＳ２１０の閾値電圧を安定させる。
【００４７】
本発明を実施例に基づいて説明したが、当業者はこれらの実施例の変形が可能であり、これらの変形例は本発明の意図および範囲内にあることを理解するであろう。さらに、当業者は添付のクレームの意図および範囲を逸脱することなく多くの変更例を実施することができる。
【技術分野】
【０００１】
本発明はＲＣ発振器に関し、特に、最小限のハードウェアと低電力消費の温度安定発振器に関する。
【背景技術】
【０００２】
多くの用途の信号処理において精密なクロック生成器は非常に重要である。ある環境下でこのような生成器を用いるＡＳＩＣ（application specific integrated circuit）の運用は、温度変化にさらされる。このような環境の一例には、自動車への適用があり、その温度範囲は−５０Ｃから１５０Ｃである。クロック周波数が不安定だと、内部回路、特にスイッチキャップ回路、ボーレイト生成器、およびハンドシェイク回路のパフォーマンスが減少する。
【０００３】
安定した基準クロックを提供するために、多くの発振回路が研究されてきた。公知の一つは水晶発振器であり、その一例が例えば米国特許第６３７７１３０号に開示されている。しかしながら、水晶はシングルチップに集積できず、その利用はサイズによる制限があった。
【０００４】
ＲＣ発振器が長いこと研究されている。従来のＲＣ発振器は、低周波数で、トーン生成器、アラーム、またはフラッシュ指示器などの低精度用途に限られていた。また、これらの抵抗およびコンデンサの温度係数（ＴＣ）パラメータは、制御が難しい。
【０００５】
他のＲＣ回路は、正準型ＲＣ能動周波数発振器のように、発信周波数を安定させるのに例えば米国特許第５，８７０，３４５号に開示のようにオペアンプや、米国出願公開２００５／０１３４３９３に開示のように比較器を必要とする。高利得のオペアンプや高速の比較器を構築するのは複雑で、ハードウェアが高価となり、電力を消費する。これは、特に用途の周波数がメガヘルツ帯に上がると顕著になる。また、オペアンプと比較器のオフセット電圧が温度依存であり、温度依存のクロック信号を供給する。このオフセットを修正するには、複雑な回路が必要となる。
【０００６】
上述の不都合があるため、従来のアプローチでは高パフォーマンスのＡＳＣへ集積する安定した発信回路を提供できなかった。このため、新たなアプローチが必要となる。本発明はこのような要求に対処するものである。
【発明の概要】
【０００７】
温度補償ＣＭＯＳ ＲＣ発信回路は、抵抗と温度相関バイアス電流を用いてソースバルク電圧を変化させて温度に対するＭＯＳＦＥＴ閾値電圧の変化を安定させる。ＭＯＳＦＥＴのソースは、抵抗を通してアースに接続される。この温度相関バイアス電流もこの抵抗を流れる。温度が上昇すると、バイアス電流も増大し、ＭＯＳＦＥＴのソースバルク電圧を上昇させる。上昇したソースバルク電圧は、高温におけるＭＯＳＦＥＴの閾値電圧を安定させるのを補助する。この発振器には省電力ロジックも組み込まれており、低電力消費にて高周波数を達成する。本発明では、高利得オペアンプも高速比較器もなく、得られる発振器が低電力設計になるとともに、他のシステムとともにシングルチップに集積可能となる。
【図面の簡単な説明】
【０００８】
【図１Ａ】図１Ａは、典型的なＲＣ発振器のブロック図である。
【図１Ｂ】図１Ｂは、図１の各ノードの波形を示す。
【図２】図２は、単純化した比較回路を用いる発振回路を示す。
【図３】図３は、ＮＭＯＳのバルクが直接アースに接続されている場合の、ＮＭＯＳのソースとバルク間に抵抗を挿入することによりソースバルク電圧を変化させる一方法を示す。
【図４Ａ】図４Ａは、基準電流Ｉｂｉａｓと基準電圧を生成可能なブロック図である。
【図４Ｂ】図４Ｂは、Ｉｂｅ、Ｉｐｔａｔおよびこれらの組み合わせＩｂｉａｓの温度勾配を示す。
【図５】図５は、図４ＡのＩｂｅ生成器４０２の従来の実装を示す。
【図６】図６は、図４Ａのブロックの従来の実装を示し、ＩｐｔａｔとＶｂｇ生成器を含む。
【図７】図７は、図３の電流源の一実施例を示す。
【図８】図８は、本発明にかかる回路の実施例を示す。
【図９】図９は、図８の回路の運用時の波形を示す。
【図１０】図１０は、図８の回路の運用時の波形を示す。
【図１１】図１１は、図８の回路の運用時の波形を示す。
【図１２】図１２は、図８の回路の運用時の波形を示す。
【図１３】図１３は、図８の回路の運用時の波形を示す。
【図１４】図１４は、図８の回路の運用時の波形を示す。
【図１５】図１５は、省電力構成を有する本発明にかかる発振回路である。
【図１６】図１６は、図１５の回路の運用時の波形を示す。
【図１７】図１７は、図１５の回路の運用時の波形を示す。
【図１８】図１８は、図１５の回路の運用時の波形を示す。
【図１９】図１９は、図１５の回路の運用時の波形を示す。
【図２０】図２０は、図１５の回路の運用時の波形を示す。
【図２１】図２１は、図１５の回路の運用時の波形を示す。
【図２２】図２２は、本発明にかかる回路の代替実施例を示す。
【図２３】図２３は、最適サイズの図１５の回路を示す。
【図２４】図２４は、ＰＭＯＳのバルクが直接ＶＤＤに接続されている場合の、ＰＭＯＳのソースとバルク間に抵抗を挿入することによりソースバルク電圧を変化させる別の方法を示す。
【図２５】図２５は、本発明にかかる図２４の一実施例を示す。
【発明を実施するための形態】
【０００９】
本発明はＲＣ発振器に関し、特に、最小限のハードウェアと低電力の温度安定発振器に関する。以下の説明は、当業者が本発明を作成し使用できるようにするために提示され、特許出願の内容として提供されるものであり、当業者には本書記載の基本概念および特徴が理解できるであろう。したがって、本発明は提示する実施例に限定されるものではなく、本書記載の原理および特徴に関する最も広い範囲で認容されるべきである。
【００１０】
本発明は、非常に小さいハードウェアを用いたオンチップの発振器を記載する。適応する方法は、ＭＯＳＦＥＴの温度に対する閾値電圧の変化を解決するのに用いられ、これにより温度安定発振器が得られる。また、低電力消費で高いクロック周波数が得られる省電力スキームが含まれる。
【００１１】
いくつかの信号処理チップでは、高度集積回路を製造するのにオンチップの発振器が好まれる。しかしながらいくつかのオンチップ発振器は、温度に対する周波数変動がある。この周波数変動は、スイッチキャップ回路などいくつかの内部回路のパフォーマンスを変化させる。また、これによりいくつかの通信信号でタイミングが予測不能となり、ボーレートが未決定となる。安定したクロックを発生させるには、発振器が比較器やオペアンプのような往々にして高価なブロックを必要とし、発振器がメガヘルツ帯で動作する必要がある場合にこれらは大きな領域や電力を消費する。本発明のシステムと方法は、温度に対する安定した周波数を示しつつ、低電力の発振器の経済性を記載する。
【００１２】
図１Ａは、通常のＲＣ発振器のブロック図を示す。ブロック１１は電流源、ブロック１２は比較回路、ブロック１３はＮＭＯＳデバイス２０４をｏｎ／ｏｆｆするリセット回路、デバイス２０３はコンデンサである。各ノードの波形は図１Ｂに与えられる。ＮＭＯＳ２０４が特定の時点でｏｆｆであり、ノード１の電圧がゼロとすると、電流源１１はコンデンサ２０３を充電し、ノード１の電圧が線形に上昇する。ＮＭＯＳ２０４はｏｆｆステージに維持され、ノード１の電圧が基準電圧Ｖｒｅｆより高くなるまで、ノード２の「Ｏｕｔ」における電圧が低いままとなる。この時点で比較回路１２はロジックハイを生成する。この高ロジックがリセット回路１３をトリガし、ＮＭＯＳ２０４をｏｎにする。ＮＭＯＳ２０４がｏｎとなったら、コンデンサ２０３が急速放電し、ノード１の電圧がＶｒｅｆより遙か下に落ちる。ノード１がＶｒｅｆ以下となったら、比較回路１２が状態を変更し、リセット回路１３がＮＭＯＳ２０４をｏｆｆに再び切り替え、電流源１１がコンデンサ２０３を再充電する。このプロセスが継続的に反復される。
【００１３】
前述したように、図１Ａの比較回路１２は通常、専用のオペアンプまたは比較器として実装される。これらの種類の回路はハードウェアが高価で、消費電力が大きい。
【００１４】
図２は、単純化した比較回路を用いた発振回路を示す。図１Ａのブロック１２に複雑な比較器やオペアンプ回路を用いる代わりに、図２の比較回路は、ＮＭＯＳデバイス２１０と電流源１４のみを用いて実装され、このためハードウェアが少なく電流消費が小さい。図１Ａの基準電圧Ｖｒｅｆは、図２ではＮＭＯＳ２１０の基準電圧である。
【００１５】
この構造において、温度に対する変動が最大のパラメータはＮＭＯＳ２１０の基準電圧である。これは温度に対する出力クロック周波数を直接的に変更する。ＮＭＯＳ２１０のソースとバルクがアースに直に接続されている場合、ＮＭＯＳ２１０の閾値電圧は温度が上昇すると減少し、ＮＭＯＳ２１０の切り替わりポイントが低い値となり、クロック信号が高周波数となる。温度が低い場合、ＮＭＯＳ２１０の閾値電圧が上昇し、切り替わりポイントが高くなる。これで電流源１１がコンデンサ２０３を充電する時間が長くなり、クロック信号が低周波数となる。この温度による変動を解消し、電力消費を可能な限り低く抑えるには、図２のＮＭＯＳデバイス２１０の閾値電圧を温度に対して安定させるべきである。
【００１６】
ＭＯＳＦＥＴ閾値電圧の安定
ＭＯＳＦＥＴの閾値電圧は、以下の式で与えられるソースバルク電圧の平方根に比例することが知られている：
式１
ここで、ＶＴＨ０はＭＯＳＦＥＴの閾値電圧であり、ＶＳＢ＝０、ΦＦはフェルミレベル、ＶＳＢはＭＯＳＦＥＴのソースとバルクの間の電圧である。
【００１７】
ソースバルク電圧を固定に維持し、ＭＯＳＦＥＴのソースとバルクの双方をアースに接続すると、式（１）の第２項は０に等しくなる。そして、閾値電圧ＶＴＨ０は温度に反比例する。ＭＯＳＦＥＴのソースバルク電圧がゼロ以外の値に設計され、温度上昇とともに上がると、ある点まで閾値電圧は安定できる。これが本発明の主なアイデアである。
【００１８】
図２のＮＭＯＳ２１０の温度に対する閾値電圧の変化を打ち消すために、図３に、ＮＭＯＳ２１０のバルクが直接アースに接続されている場合の、ＮＭＯＳ２１０のソースとバルク間に抵抗２１１を挿入することによりソースバルク電圧を変化させる一方法を示す。さらなる１の電流源１５が、抵抗２１１に補償電流を注入する。電流源１５は正の温度係数の電流Ｉｃｏｍｐを生成し、すなわち、電源１５は高温で大きな電流とソースバルク電流ＶＳＢを生成する。
【００１９】
式２
式（１）において、ＶＴＨ０は温度に反比例する。Ｔは温度値として、ＶＳＢがＴ２と比例するよう設計されている場合、温度に対するＶＴＨ０の変化に打ち勝つのに式（１）でＴに比例する要素となり、故に温度に対するＶＴＨの変化が安定する。図３の抵抗が温度係数の非常に小さいポリ抵抗で実装される場合、補償電流ＩｃｏｍｐはＴ２に正比例するよう設計されるべきである。
【００２０】
補償電流Ｉｃｏｍｐを生成する前に、２つの仮定がなされる：第１に、ＡＳＩＣはそれ自身が温度に対して一次まで一定の（constant over temperature to the first order）基準バイアス電流（Ｉｂｉａｓ）を生成でき、第２の仮定は、ＡＳＩＣはそれ自身が、バンドギャップ回路が生成するＶｂｇのように、温度に対して一次まで一定の基準電圧を生成できる。これら２つの仮定は、信号処理ＡＳＩＣに容易に当てはまる。図４（ａ）は、基準電流Ｉｂｉａｓと基準電圧を生成できるブロック図である。本図は、ＩｐｔａｔおよびＶｂｇ生成器４０１、Ｉｂｅ生成器４０２、発振器４０３、およびＩｂｉａｓ生成器４０４を具える。Ｉｐｔａｔは正の温度係数を有するＰＴＡＴ電流である。ＩｂｅはＶｂｅ−基準電流であり、このため負の温度係数を有する。ブロックｒ１とｒ２は、それぞれＩｐｔａｔとＩｂｅの重み（weight）である。図４Ｂは、Ｉｂｅ、Ｉｐｔａｔおよびこれらの組み合わせＩｂｉａｓの温度勾配を示す。ｒ１とｒ２を正しく選択すると、温度に対するＩｂｉａｓの勾配はゼロに近くなる。
【００２１】
図５は、図４ＡのＩｂｅ生成器４０２の実装を示す図である。ＰＭＯＳ５０１のソースがＶＤＤに接続される。ゲートはＰＭＯＳ５０２に接続される。ＰＭＯＳ５０２のソースはＶＤＤに接続され、そのドレインが自身のゲートにダイオード接続されている。ＮＭＯＳ５０４のドレインは、自身のゲートとＰＭＯＳ５０１のドレインの双方に接続される。ＮＭＯＳ５０４のゲートは、ＮＭＯＳ５０５のゲートに再度接続される。ＮＭＯＳ５０５のドレインは、ＰＭＯＳ５０２のドレインに接続される。ＮＭＯＳ５０５のソースは、抵抗５０７に接続される。
【００２２】
抵抗５０７の他端は、アースに接続されている。ＮＭＯＳ５０４はＰＮＰトランジスタ５０６のエミッタに接続され、ＰＮＰトランジスタ５０６のベースとコネクタターミナルは双方ともアースに接続される。ＰＭＯＳ５０１、ＰＭＯＳ５０２、ＮＭＯＳ５０４、ＮＭＯＳ５０５により構成されるフィードバック回路が、ＰＮＰトランジスタ５０６内の電流を抵抗５０７内と同じにする。
【００２３】
ＮＭＯＳ５０４とＮＭＯＳ５０５間のデバイスを合致させても、ＮＭＯＳ５０４のゲートソース電圧はＮＭＯＳ５０５の電圧と等しく、したがって、Ｒが抵抗５０７の抵抗値、ＩＲは抵抗５０７を流れる電流とした場合に、電流ＩＲはＶｂｅ／Ｒと等しく、抵抗５０７は標準的なＣＭＯＳプロセスにおけるポリ抵抗のような温度係数が非常に小さい材料で構成される。ＰＭＯＳ５０３のソースはＶＤＤに接続され、そのゲートはＰＭＯＳ５０２５０２とＰＭＯＳ５０１のゲートに接続される。そのドレインは、電流ＩＲのミラーであるＩｂｅの出力である。Ｖｂｅが負の温度係数を有するため、ＩＲとＩｂｅも負の係数を有する。
【００２４】
図６は、図４Ａのブロック４０１の一実施例を示し、生成器ＩｐｔａｔとＶｂｇを具える。ＰＭＯＳ６０１のソースはＶＤＤに接続され、そのゲートはＰＭＯＳ６０２のゲートに接続される。ＰＭＯＳ６０２のソースはＶＤＤに接続される。 ＰＭＯＳ６０１のドレインは、抵抗６０４に接続される。抵抗６０４の他端は抵抗６０７に接続される。抵抗６０７の他端はＰＮＰトランジスタ６０８のエミッタに接続される。ＰＮＰトランジスタ６０８のベースとコネクタはともにアースに接続される。ＰＭＯＳ６０２のドレインは抵抗６０５に接続される。抵抗６０５の他端はＰＮＰトランジスタ６０６のエミッタに接続される。
【００２５】
ＰＮＰトランジスタ６０６のベースとコネクタターミナルはともにアースに接続される。ブロック６０９はオペアンプである。その正の入力は抵抗６０４と抵抗６０７の双方に接続される。６０９の譜の入力はＰＮＰトランジスタ６０６のエミッタに接続される。オペアンプ６０９の出力は、ＰＭＯＳ６０１とＰＭＯＳ６０２のゲートに接続される。ここで、ＰＮＰトランジスタ６０８のエミッタ領域はＰＮＰトランジスタ６０６のｎ倍である。フィードバックループが、ＰＮＰトランジスタ６０８とＰＮＰトランジスタ６０６を同じバイアス電流で動作するようにする。
【００２６】
結果として、ＰＮＰトランジスタ６０８とＰＮＰトランジスタ６０６のベースエミッタ電圧の差は抵抗６０７にわたって表れるはずであり、したがってＩＲ６０７＝ＶＴ＊Ｉｎ（ｎ）／Ｒ６０７であり、ここでＩＲ６０７は抵抗６０７の電流であり、Ｒ６０７は抵抗６０７の抵抗値である。ＶＴはターミナル電圧である。ＰＭＯＳ６０３のソースはＶＤＤに接続され、そのゲートはＰＭＯＳ６０１とＰＭＯＳ６０２のゲートに接続される。ＰＭＯＳ６０３のドレインは、出力電流Ｉｐｔａｔである。ＰＭＯＳ６０２のドレインはＶｂｇ出力である。
【００２７】
Ｉｂｅは負の勾配を有し、Ｉｐｔａｔは正の勾配を有する。これらの２つの電流は足し合わされ、図４Ｂに示すようなバイアス電流Ｉｂｉａｓを生成する。Ｉｂｉａｓの温度勾配は、ＩｂｅとＩｐｔａｔの間のいかなる値もとりうる。図５のＰＭＯＳ５０３と図６のＰＭＯＳ６０３を注意深くサイズ構成することにより、Ｉｂｉａｓはゼロに近い一次温度係数とすることができる。
【００２８】
上記２つの仮定により、続く図７は図３の電流源１５の一実施例を示し、これはＴ２に比例する補償電流Ｉｃｏｍｐを生成する。
【００２９】
図７のＶｂｇは、図４Ａに示す方法で生成される。電流源１６は、ゼロに近い温度係数の図４Ａに示すＩｂｉａｓの比である。ＮＭＯＳ２０５のドレイン電流は、以下の式で制御される。
ここで、ｕｎは電子の移動度、ＣＯＸはゲート酸化膜のキャパシタンス、ＷとＬはＭＯＳＦＥＴのそれぞれ幅と長さである。ＶＧＳはＭＯＳＦＥＴのゲートとソースのターミナル間の電圧であり、ＶｂｇまたはＶｂｇの一部と等しい。
【００３０】
上述したように、図７の電圧Ｖｂｇは、温度に対するＮＭＯＳ２０５の閾値電圧の変動に比較すれば一定である。したがって、温度が上昇すると、ＮＭＯＳ２０５の閾値電圧は下がり、Ｖｂｇが一定であるため、ＮＭＯＳ２０５のオーバードライブ電圧が同様に上昇する。上昇したＮＭＯＳ２０５のオーバードライブ電圧はＮＭＯＳ２０５のバイアス電流を上昇させ、電流源１６の電流Ｉ４はある程度までは一定である。これは、高い温度にて上昇したバイアス電流の量が、ＰＭＯＳ２０７のＩ５からくることを意味する。ＰＭＯＳ２０７の上昇したバイアス電流Ｉ５は、ＰＭＯＳ２０８の補償電流Ｉｃｏｍｐにミラーされる。ＰＭＯＳ２０８内のＩｃｏｍｐは図３の抵抗２１１に出され、このため図３の抵抗２１１を通ってＮＭＯＳ２１０のソースバルク電圧が上昇する。上昇したソースバルク電圧は、ＮＭＯＳ２１０の閾値電圧の温度変化に対する減少を補償する。他方、温度が下がった場合、ＮＭＯＳ２０５のオーバードライブ電圧が減少し、ＮＭＯＳ２０５のバイアス電流と補償電流Ｉｃｏｍｐも同様に減少する。これが図３のＮＭＯＳ２１０のソースバルク電圧を下げ、最終的にＮＭＯＳ２１０の閾値電圧を安定させる。ＮＭＯＳ２０５のドレイン電流ＩＤはＴ２と比例するため、同じことがＩｃｏｍｐでもある。
【００３１】
本発明の実施例
図８は、本発明にかかる回路の一実施例を示す。図８において、ＰＭＯＳ２０１のソースはＶＤＤに接続され、そのゲートは自身のドレインターミナルに接続される。ＰＭＯＳ２０１のドレインはバイアス電流Ｉｂｉａｓであり、これはＩｂｅとＩｐｔａｔの組み合わせであって一次までは一定である。ＮＭＯＳ２１６のソースはアースに接続され、そのドレインとゲートは図５で生成されるＩｂｅにダイオード接続される。ＮＭＯＳ２１７のゲートは、ＮＭＯＳ２１６のゲートに接続される。ＮＭＯＳ２１７のソースはアースに接続される。ＮＭＯＳ２１６と２１７はＩｂｅ電流をＰＭＯＳ２０１へとミラーする。ＮＭＯＳ２１８のソースはアースに接続され、そのドレインとゲートは、図６で生成されるＩｐｔａｔにダイオード接続される。ＮＭＯＳ２１９のゲートは、ＮＭＯＳ２１８のゲートに接続される。ＮＭＯＳ２１８のゲート２１９のソースはアース接続される。ＮＭＯＳ２１８と２１９は、Ｉｐｔａｔ電流をＰＭＯＳ２０１にミラーする。ＮＭＯＳ２１６、２１７、２１８、および２１９は、図４Ａの電流加重回路４０４で構成されている。
【００３２】
ＰＭＯＳ２０２のソースはＶＤＤに接続され、そのゲートはＰＭＯＳ２０１のゲートに接続され、これによりＰＭＯＳ２０１とＰＭＯＳ２０２は図３の電流源１１を具える。ＰＭＯＳ２０２のドレイン電流はＩ１であり、理想的にはＰＭＯＳ２０２のＩ１はＰＭＯＳ２０１のＩｂｉａｓのある割合である。ＰＭＯＳ２０２のドレインはコンデンサ２０３の一端に接続される。コンデンサ２０３の他端はアースに接続される。したがって、電流Ｉ１はコンデンサ２０３を充電する。ＰＭＯＳ２０６のソースはＶＤＤに接続され、そのゲートはＰＭＯＳ２０１のゲートに接続される。ＰＭＯＳ２０６のバイアス電流Ｉ４は、ＰＭＯＳ２０１の電流Ｉｂｉａｓのある割合である。ＰＭＯＳ２０１とＰＭＯＳ２０６は、図７の電流源１６の実施である。ＰＭＯＳ２０６のドレインはＮＭＯＳ２０５のドレインに接続される。ＮＭＯＳ２０５のゲート電圧は、図６に示す回路から供給されるＶｂｇまたはＶｂｇの一部（fraction）である。
【００３３】
ＮＭＯＳ２０５のソースはアースに接続され、そのドレインは再びＰＭＯＳ２０７のドレインに接続される。ＰＭＯＳ２０７のソースはＶＤＤに接続され、そのゲートは自身のドレインにダイオード接続される。ＰＭＯＳ２０７のゲートは再びＰＭＯＳ２０８のゲートに接続される。ＰＭＯＳ２０８のソースはＶＤＤに接続される。したがって、ＰＭＯＳ２０７とＰＭＯＳ２０８は、電流ミラーを有する。ＰＭＯＳ２０１、ＰＭＯＳ２０２、およびＰＭＯＳ２０５、ＰＭＯＳ２０６、ＰＭＯＳ２０７およびＰＭＯＳ２０８は、図３の電流源１５からなる。ＰＭＯＳ２０８のドレインは抵抗２１１の一端に接続される。２１１の他端はアースに接続される。ＰＭＯＳ２０８の電流はＩｃｏｍｐであり、これが補償電流である。ＰＭＯＳ２０９のソースはＶＤＤに接続され、そのゲートはＰＭＯＳ２０１のゲートに接続される。したがって、ＰＭＯＳ２０９とＰＭＯＳ２０１は、図３の別の電流源１４からなる。ＰＭＯＳ２０９の電流Ｉ８は、ＰＭＯＳ２０１のＩｂｉａｓに比例する。ＰＭＯＳ２０９のドレインは、ＮＭＯＳ２１０のドレインに接続される。
【００３４】
ＰＭＯＳ２１０のゲートは、ＰＭＯＳ２０２のドレインに接続される。ＮＭＯＳ２１０のバルクはアース接続され、そのソースはＰＭＯＳ２０８のドレインに接続される。デバイス２１２はインバータであり、その入力はＮＭＯＳ２１０のドレインに接続される。インバータ２１２の出力は、インバータ２１３の入力に接続される。インバータ２１３の出力は、インバータ２１４の入力に接続される。インバータ２１４の出力はＮＭＯＳ２０４のゲートに接続され、ＮＭＯＳ２０４のｏｎとｏｆｆを切り替える。ＮＭＯＳ２０４のソースはアースに接続され、そのドレインはＰＭＯＳ２０２のドレインに接続される。インバータ２１２、２１３、および２１４は、図３のリセット回路１３からなる。
【００３５】
デバイス２１５は、エッジトリガフリップフロップレジスタである。それは４つのターミナルがあり、ＣＩｋ、Ｄ、Ｑ、およびｑ（ｑ：Ｑの上に−）である。２１５のターミナルＣＩｋはインバータ２１３の出力に接続され、そのターミナルｑは自身のターミナルＤに接続される。２１５のターミナルＱは、この設計の発振器の出力クロック信号である。ＮＭＯＳ２０４ドレインの電圧はＶ１であり、ＰＭＯＳ２０９ドレインの電圧はＶ２であり、インバータ２１２の出力の電圧はＶ３であり、インバータ２１３出力の電圧はＶ４であり、インバータ２１４の出力の電圧はＶ５である。
【００３６】
図９−１４は、図８の回路の動作を示す波形である。図９に示すように時間０秒とすると、コンデンサ２０３には電荷がなく、Ｖ１は０Ｖに等しく、２１０はｏｆｆであり、図１０に示すようにＶ２はＶＤＤと等しく、インバータ２１２の出力Ｖ３は図１１に示すようにロジックローであり、インバータ２１３の出力Ｖ４は図１２に示すようにロジックハイであり、インバータ２１４の出力Ｖ５は図１３に示すようにロジックローであり、これがＮＭＯＳ２０４をｏｆｆに維持する。この０秒時点の後、Ｉ１がコンデンサ２０３を充電し始め、Ｉ１は一次の一定のバイアス電流であるため、電圧Ｖ１は図９に示すように線形に上昇する。Ｖ１がＮＭＯＳ２１０の閾値電圧を超えた特定地点まで上がると、ＮＭＯＳ２１０がｏｎに切り替わり、電圧Ｖ２が図１０に示すように減少し始める。
【００３７】
減少したＶ２は、図１２に示すように、インバータ２１２の出力Ｖ３をロジックハイに、インバータ２１３の出力Ｖ４をロジックローに、インバータ２１４の出力をロジックハイに変化させる。インバータ２１４のロジックハイ出力はＮＭＯＳ２０４をｏｎに切り替え、したがってコンデンサ２０３を放電させる。放電後、電圧Ｖ１はローとなり、これがＮＭＯＳ２１０を再びｏｆｆに切り替え、電圧Ｖ２はＶＤＤと等しくなる。この変化はまた、ＮＭＯＳ２１４の出力をロジックゼロとし、ＮＭＯＳ２０４をｏｆｆに切り替える。ＮＭＯＳ２０４がｏｆｆに切り替わると、Ｉ１が再びコンデンサ２０３を充電し始める。このプロセスが繰り返される。最終的な発振器のクロックは、インバータ２１４の出力Ｖ５、またはレジスタ２１５の出力「クロック」信号からとれる。
【００３８】
省電力回路
図８の回路は、同じ環境でいくつかの不要な電力消費を含んでいる。第１に、図１０に示すように信号Ｖ２の勾配は非常に緩く上昇下降し、これがインバータ２１２に必要以上に増幅モードで時間がかかることとなり、したがってインバータ２１２が余計に電力を消費し、これが好ましくない。第２に、Ｖ３信号の下降勾配は非常に緩く、これによりインバータ２１３が多くの電力を消費する。第３に、Ｖ５は図１３によると四角い波形を有し、Ｖ５がロジックハイのときにＮＭＯＳ２０４がｏｎである。これは、Ｖ５がロジックハイのときにバイアス電流Ｉ１が直接アースに注入されることとなり、電力の浪費となる。
【００３９】
低電力アプリケーションでは、ＮＭＯＳ２１０は、可能な限りスイッチに近くふるまい、ｏｎとｏｆｆで切り替わるべきである。信号Ｖ５の衝撃係数も、低電力消費のためには可能な限り低くあるべきである。
【００４０】
図１５は、本発明にかかる省電力構成を具える発振回路である。図１５の回路は、図１５において１つ追加のＰＭＯＳ２１６があること以外は、図８のものと同様である。ＰＭＯＳ２１６のゲートはインバータ２１３の出力に接続され、そのソースはＶＤＤに接続され、ドレインはＰＭＯＳ２０９のドレインに接続される。ＮＭＯＳ２１０からインバータ２１２、２１３、およびＰＭＯＳ２１６が、閉ループを構成する。
【００４１】
ＮＭＯＳ２１０がｏｎに切り替わる当初、ＮＭＯＳ２１０のドレイン電圧はまだＶＤＤに近く、ＮＭＯＳ２１０が活動的な領域にある。しかしながら、ＮＭＯＳ２１０がｏｎに切り替わると、Ｖ２とＶ４が減少し始め、これによりＰＭＯＳ２１６がＶ２での電圧を、ＰＭＯＳ２１６がない場合よりもより長くロジックハイの近くに維持しようとし、ゲートインバータ２１２がアナログ入力の代わりにロジックハイ入力を得る。
【００４２】
ＮＭＯＳ２１０が最終的にｏｎに切り替わると、ＰＭＯＳ２１６はＮＭＯＳ２１０にさらなる電流を出す。ＮＭＯＳ２１０によりダイナミックに電流をチャージすることにより、ＰＭＯＳ２１６を有さない設計と比較して、ＰＭＯＳ２１６が低Ｉｂｉａｓ電流でＮＭＯＳ２１０をｏｎにする時間を減少させる。ＮＭＯＳ２１０がｏｎとなる時間が減少すると、最終的に信号Ｖ５の衝撃係数が減少する。
【００４３】
したがって、ＰＭＯＳ２１６はここで２つの機能を有する：第１の機能は、低電力消費で高周波数の発振器を得ることであり、第２の機能はＮＭＯＳ２１０がスイッチのようにふるまうことである。ＰＭＯＳ２１６は小さなダイナミック一時電流しか消費しない。図１６−２１は、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５の波形と、図１５の回路が生成する出力クロック信号を示す。図１７のＶ２が図１０より四角い波形を有するのが明らかであり、これはＰＭＯＳ２１６がＮＭＯＳ２１０をスイッチのようにふるまわせることを証明している。また低電力では、ＮＭＯＳ２０４のサイズは、コンデンサ２０３の充電時間と比べて放電時間を無視できるほどに十分に大きい。
【００４４】
図２２は、具体化の別の一方法を示す。本図では、抵抗２１１がなく、２１０のソースはアースに直に接続される。２０８および２１０のドレインは互いに接続される。このため、補償電流はドレイン２１０に直接送られる。図２３は本発明の最適な実装例である。
【００４５】
図２３では、デバイス２０４と２１０がともに、ＮＭＯＳトランジスタで実現されている。これらはまた、Ｎ型接合ゲート電界効果トランジスタ（ＪＦＥＴ）、Ｐ型ＪＦＥＴ、またはＰＭＯＳトランジスタで実現することもできる。図２４は、デバイス２０４と２１０の双方のＰＭＯＳの実装を示す。図２４において、ＰＭＯＳ２０４のソースはＶＤＤに接続され、そのドレインはコンデンサ２０３のボトムプレートに接続されている。抵抗２１１の一端はＶＤＤに接続され、この抵抗の他端はＰＭＯＳ２１０のソースに接続される。ＰＭＯＳ２１０のドレインは電流源１４に接続される。補償電流源１５の一端はＰＭＯＳ２１０のソースに接続され、電流源１５の他端はアースに接続される。
【００４６】
図２５は、図２４の詳細な実装を示す。図１５のＰＭＯＳ２０１は、図２５のＮＭＯＳである。図１５のデバイス２０７と２０８は、図２５では除去されている。そして、補償電流は直接ＮＭＯＳ２０５のソースから生成される。図１５の加重ノード４０４は、ＩｂｅとＩｐｔａｔの電流を直に接続することにより実現される。ＮＭＯＳ２０１と２２１の電流は、温度に対して一次まで一定のＩｂｉａｓ電流である。なお、２０４と２１０はＰＭＯＳであり、２１６もまたＰＭＯＳである。もう一つのインバータ２２０が所望のロジックを維持すべく存在する。温度が上昇すると、ＮＭＯＳ２０５の閾値電圧が減少する。これはＮＭＯＳ２０５のオーバードライブ電圧が上がることを意味し、ＮＭＯＳ２０５のドレイン電流の上昇が生じる。２０６の電流は一定である。したがって、ＮＭＯＳ２０５の増えた電流が抵抗２１１から補償電流として来る。抵抗２１１の増えた電流はＰＭＯＳ２１０へのＶＳＢのソースバルク電圧を上昇させ、ＰＭＯＳ２１０の閾値電圧を安定させる。
【００４７】
本発明を実施例に基づいて説明したが、当業者はこれらの実施例の変形が可能であり、これらの変形例は本発明の意図および範囲内にあることを理解するであろう。さらに、当業者は添付のクレームの意図および範囲を逸脱することなく多くの変更例を実施することができる。
【特許請求の範囲】
【請求項１】
発振回路において、
第１の電流源と、
前記第１の電流源に結合された比較回路であって、ＮＭＯＳデバイスと、当該ＮＭＯＳデバイスに結合された第２の電流源とを有する比較回路と、
前記電流源と前記ＮＭＯＳデバイスのバルク間に結合された抵抗とを具え、
前記ＮＭＯＳデバイスのバルクはアースに接続され、前記第２の電流源は前記抵抗に補償電流を注入することを特徴とする発振回路。
【請求項２】
請求項１の発振回路において、前記第２の電流源は、正の温度係数の補償電流を生成することを特徴とする発振回路。
【請求項３】
請求項１の発振回路において、温度に対して一次まで一定である基準バイアス電流が生成され、また温度に対して一次まで一定である基準電圧が生成されることを特徴とする発振回路。
【請求項４】
請求項１の発振回路において、前記基準電圧がバンドギャップ回路により供給され、前記基準電流が正の温度係数のＰＴＡＴ電流と負の温度係数のＩｂｅ電流の足し合わせにより供給されることを特徴とする発振回路。
【請求項５】
請求項１の発振回路において、さらに、
出力に結合されたリセット回路と、
前記ＮＭＯＳデバイスおよび前記リセット回路に結合された第２のＮＭＯＳデバイスとを具え、
前記リセット回路が前記第２のＮＭＯＳ回路を制御することを特徴とする発振回路。
【請求項６】
請求項１の発振回路において、前記ＮＭＯＳデバイスに結合されたＰＭＯＳデバイスを具え、前記ＰＭＯＳデバイス、ＮＭＯＳデバイス、および前記インバータが閉ループを構成し、前記ＰＭＯＳデバイスが前記発振回路を低消費電力かつ高周波数で動作可能とし、前記ＰＭＯＳデバイスが前記ＮＭＯＳデバイスをスイッチのように動作させることを特徴とする発振回路。
【請求項１】
発振回路において、
第１の電流源と、
前記第１の電流源に結合された比較回路であって、ＮＭＯＳデバイスと、当該ＮＭＯＳデバイスに結合された第２の電流源とを有する比較回路と、
前記電流源と前記ＮＭＯＳデバイスのバルク間に結合された抵抗とを具え、
前記ＮＭＯＳデバイスのバルクはアースに接続され、前記第２の電流源は前記抵抗に補償電流を注入することを特徴とする発振回路。
【請求項２】
請求項１の発振回路において、前記第２の電流源は、正の温度係数の補償電流を生成することを特徴とする発振回路。
【請求項３】
請求項１の発振回路において、温度に対して一次まで一定である基準バイアス電流が生成され、また温度に対して一次まで一定である基準電圧が生成されることを特徴とする発振回路。
【請求項４】
請求項１の発振回路において、前記基準電圧がバンドギャップ回路により供給され、前記基準電流が正の温度係数のＰＴＡＴ電流と負の温度係数のＩｂｅ電流の足し合わせにより供給されることを特徴とする発振回路。
【請求項５】
請求項１の発振回路において、さらに、
出力に結合されたリセット回路と、
前記ＮＭＯＳデバイスおよび前記リセット回路に結合された第２のＮＭＯＳデバイスとを具え、
前記リセット回路が前記第２のＮＭＯＳ回路を制御することを特徴とする発振回路。
【請求項６】
請求項１の発振回路において、前記ＮＭＯＳデバイスに結合されたＰＭＯＳデバイスを具え、前記ＰＭＯＳデバイス、ＮＭＯＳデバイス、および前記インバータが閉ループを構成し、前記ＰＭＯＳデバイスが前記発振回路を低消費電力かつ高周波数で動作可能とし、前記ＰＭＯＳデバイスが前記ＮＭＯＳデバイスをスイッチのように動作させることを特徴とする発振回路。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図１Ｂ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公表番号】特表２０１３−５０４２６３（Ｐ２０１３−５０４２６３Ａ）
【公表日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１２−５２８０６４（Ｐ２０１２−５２８０６４）
【出願日】平成２２年９月２日（２０１０．９．２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０４７７３５
【国際公開番号】ＷＯ２０１１／０２８９４６
【国際公開日】平成２３年３月１０日（２０１１．３．１０）
【出願人】（５１２０４８９２９）エス３シー インコーポレイテッド (1)
【氏名又は名称原語表記】Ｓ３Ｃ ＩＮＣ．
【Ｆターム（参考）】
【公表日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２２年９月２日（２０１０．９．２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０４７７３５
【国際公開番号】ＷＯ２０１１／０２８９４６
【国際公開日】平成２３年３月１０日（２０１１．３．１０）
【出願人】（５１２０４８９２９）エス３シー インコーポレイテッド (1)
【氏名又は名称原語表記】Ｓ３Ｃ ＩＮＣ．
【Ｆターム（参考）】
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