ＰＬＬ回路
【課題】基準周波数信号がＰＬＬ回路に入力されなくなった場合に、チャージポンプ回路にループフィルタから電流が流れ続けることを防止する。
【解決手段】ＰＬＬ回路1は、入力された電圧に応じた周波数のVCO信号を出力するVCO20と、入力された電流に応じた電圧をVCO20に与えるループフィルタ18と、第一入力信号と第二入力信号との位相差に応じた幅の位相差パルスを出力する位相比較器14と、位相差パルスを受けて、ループフィルタ18への電流入力を行うチャージポンプ回路16と、REF信号（基準周波数信号）が入力されていない無入力状態において、チャージポンプ回路16への位相差パルスの入力を停止させる位相差パルス停止部30とを備える。なお、第一入力信号は、REF信号自身又はそれを分周した信号であり、第二入力信号は、VCO信号自身又はそれを分周した信号である。
【解決手段】ＰＬＬ回路1は、入力された電圧に応じた周波数のVCO信号を出力するVCO20と、入力された電流に応じた電圧をVCO20に与えるループフィルタ18と、第一入力信号と第二入力信号との位相差に応じた幅の位相差パルスを出力する位相比較器14と、位相差パルスを受けて、ループフィルタ18への電流入力を行うチャージポンプ回路16と、REF信号（基準周波数信号）が入力されていない無入力状態において、チャージポンプ回路16への位相差パルスの入力を停止させる位相差パルス停止部30とを備える。なお、第一入力信号は、REF信号自身又はそれを分周した信号であり、第二入力信号は、VCO信号自身又はそれを分周した信号である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関する。
【背景技術】
【０００２】
従来より、ＰＬＬ(Phase Locked Loop)回路が知られている（例えば、特許文献１を参照）。ＰＬＬ回路には、基準周波数信号が入力されている。この基準周波数信号がＰＬＬ回路に入力されなくなると、ＰＬＬ回路のループフィルタと位相比較器との間に配置されたチャージポンプ回路に、ループフィルタから電流が流れ続ける。これにより、ループフィルタを構成するオペアンプに、サチュレーション（飽和：Saturation）が生じてしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−４０９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、本発明は、基準周波数信号がＰＬＬ回路に入力されなくなった場合に、チャージポンプ回路にループフィルタから電流が流れ続けることを防止することを課題とする。
【課題を解決するための手段】
【０００５】
本発明にかかるＰＬＬ回路は、基準パルスの入力を受け、出力パルスを出力するＰＬＬ回路であって、入力された電圧に応じた周波数の前記出力パルスを出力する電圧制御発振器と、入力された電流に応じた電圧を前記電圧制御発振器に与えるループフィルタと、第一入力信号と第二入力信号との位相差に応じた幅の位相差パルスを出力する位相比較器と、前記位相差パルスを受けて、前記ループフィルタへの電流入力を行うチャージポンプ回路と、前記基準パルスが入力されていない無入力状態において、前記チャージポンプ回路への前記位相差パルスの入力を停止させる位相差パルス停止部と、を備え、前記第一入力信号は、前記基準パルスに基づく信号であり、前記第二入力信号は、前記出力パルスに基づく信号であるように構成される。
【０００６】
上記のように構成されたＰＬＬ回路は、基準パルスの入力を受け、出力パルスを出力する。しかも、電圧制御発振器は、入力された電圧に応じた周波数の前記出力パルスを出力する。ループフィルタは、入力された電流に応じた電圧を前記電圧制御発振器に与える。位相比較器は、第一入力信号と第二入力信号との位相差に応じた幅の位相差パルスを出力する。チャージポンプ回路は、前記位相差パルスを受けて、前記ループフィルタへの電流入力を行う。位相差パルス停止部は、前記基準パルスが入力されていない無入力状態において、前記チャージポンプ回路への前記位相差パルスの入力を停止させる。しかも、前記第一入力信号は、前記基準パルスに基づく信号であり、前記第二入力信号は、前記出力パルスに基づく信号である。
【０００７】
なお、本発明にかかるＰＬＬ回路は、前記第一入力信号は、前記基準パルスそのもの、または前記基準パルスを分周したものであり、前記第二入力信号は、前記出力パルスそのもの、または前記出力パルスを分周したものであるようにしてもよい。
【０００８】
なお、本発明にかかるＰＬＬ回路は、前記チャージポンプ回路が、前記第二入力信号の周波数が前記第一入力信号の周波数よりも低いときは、前記ループフィルタに正の電流を入力し、前記第二入力信号の周波数が前記第一入力信号の周波数よりも高いときは、前記ループフィルタに負の電流を入力するようにしてもよい。
【０００９】
なお、本発明にかかるＰＬＬ回路は、前記位相差パルス停止部は、前記無入力状態において、前記位相比較器からの前記位相差パルスの出力を停止させるようにしてもよい。
【００１０】
なお、本発明にかかるＰＬＬ回路は、前記位相差パルス停止部は、前記基準パルスが入力されていない無入力状態を検出する無入力状態検出器を有し、前記無入力状態検出器による前記無入力状態の検出を受け、前記位相比較器からの前記位相差パルスの出力を停止させるようにしてもよい。
【００１１】
なお、本発明にかかるＰＬＬ回路は、前記第一入力信号を遅延させて、前記位相比較器に与える遅延素子を備えるようにしてもよい。
【００１２】
なお、本発明にかかるＰＬＬ回路は、前記基準パルスが最後に入力された時点から、前記無入力状態検出器が前記無入力状態を検出した無入力検出信号を出力する時点までの時間を、検出応答時間としたときに、前記遅延素子による遅延時間が、前記検出応答時間に等しいか、または長いようにしてもよい。
【００１３】
なお、本発明にかかるＰＬＬ回路は、前記位相差パルス停止部が、前記基準パルスを生成する基準パルス生成装置から、前記無入力状態を示す無入力状態信号を受けて、前記位相比較器からの前記位相差パルスの出力を停止させるようにしてもよい。
【００１４】
なお、本発明にかかるＰＬＬ回路は、前記位相差パルス停止部が、前記位相差パルスを受けて、前記チャージポンプ回路へ与える位相差パルス中継部を有し、前記位相差パルス中継部は、前記無入力状態において、前記位相差パルスを前記チャージポンプ回路へ与えないようにしてもよい。
【００１５】
なお、本発明にかかるＰＬＬ回路は、前記位相差パルス停止部は、前記基準パルスが入力されていない無入力状態を検出する無入力状態検出器を有し、前記位相差パルス中継部は、前記無入力状態検出器による前記無入力状態の検出を受け、前記位相差パルスを前記チャージポンプ回路へ与えないようにするようにしてもよい。
【００１６】
なお、本発明にかかるＰＬＬ回路は、前記第一入力信号を遅延させて、前記位相比較器に与える遅延素子を備えるようにしてもよい。
【００１７】
なお、本発明にかかるＰＬＬ回路は、前記基準パルスが最後に入力された時点から、前記無入力状態検出器が前記無入力状態を検出した無入力検出信号を出力する時点までの時間を、検出応答時間としたときに、前記遅延素子による遅延時間が、前記検出応答時間に等しいか、または長いようにしてもよい。
【００１８】
なお、本発明にかかるＰＬＬ回路は、前記位相差パルス中継部は、前記基準パルスを生成する基準パルス生成装置から、前記無入力状態を示す無入力状態信号を受けて、前記位相差パルスを前記チャージポンプ回路へ与えないようにするようにしてもよい。
【００１９】
なお、本発明にかかるＰＬＬ回路は、前記無入力状態信号が前記基準パルス生成装置から出力されている間に、前記無入力状態となるようにしてもよい。
【図面の簡単な説明】
【００２０】
【図１】本発明の第一の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【図２】第一の実施形態において、ＲＥＦ信号（第一入力信号）が入力されていない状態から入力されるようになったときの信号のタイムチャートである。
【図３】第一の実施形態において、ＲＥＦ信号（第一入力信号）が入力されている状態から、入力されなくなるようになったときの信号のタイムチャートである。
【図４】本発明の第二の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【図５】第二の実施形態において、ＲＥＦ信号（第一入力信号）が入力されていない状態から入力されるようになったときの信号のタイムチャートである。
【図６】第二の実施形態において、ＲＥＦ信号（第一入力信号）が入力されている状態から、入力されなくなるようになったときの信号のタイムチャートである。
【図７】本発明の第三の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【図８】本発明の第四の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【図９】本発明の第五の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【図１０】本発明の第六の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【図１１】本発明の第七の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【図１２】本発明の第八の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態を図面を参照しながら説明する。
【００２２】
第一の実施形態
図１は、本発明の第一の実施形態にかかるＰＬＬ回路１の構成を示す図である。ＰＬＬ（Phase Locked Loop）回路１は、ＲＥＦ信号（基準パルス）の入力を受け、ＶＣＯ信号（出力パルス）を出力する。
【００２３】
第一の実施形態にかかるＰＬＬ回路１は、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、位相差パルス停止部３０を備える。
【００２４】
電圧制御発振器（VCO：Voltage Controlled Oscillator）２０は、ループフィルタ１８から入力された電圧に応じた周波数のＶＣＯ信号（出力パルス）を出力する。
【００２５】
ループフィルタ１８は、チャージポンプ回路１６から入力された電流に応じた電圧を電圧制御発振器２０に与える。ループフィルタ１８は、オペアンプ１８ａ、抵抗１８ｂ、キャパシタンス１８ｃ、ライン１８Ｌを有する。
【００２６】
オペアンプ１８ａは、ライン１８Ｌを介して、チャージポンプ回路１６からの電流入力を負入力端子に受ける。なお、オペアンプ１８ａの正入力端子は接地されている。また、ライン１８Ｌには、二つのダイオードが接続されている。一方のダイオードは、アノード側がライン１８Ｌに接続されている（カソード側は接地）。他方のダイオードは、カソード側がライン１８Ｌに接続されている（アノード側は接地）。これら二つのダイオードにより、オペアンプ１８ａの負入力端子へ印加される電圧を所定範囲内とすることができる。
【００２７】
抵抗１８ｂは、オペアンプ１８ａの出力端子に接続されている。
【００２８】
キャパシタンス１８ｃは、一端が抵抗１８ｂに、他端がライン１８Ｌに接続されている。
【００２９】
分周器１３は、ＲＥＦ信号（基準パルス）をＲ分周（Ｒは正の整数）して、位相比較器１４に第一入力信号として与える。分周器２２は、ＶＣＯ信号（出力パルス）をＮ分周（Ｎは正の整数）して、位相比較器１４に第二入力信号として与える。ただし、Ｒ＝Ｎ＝１であってもよく、この場合は、第一入力信号がＲＥＦ信号（基準パルス）そのものであり、第二入力信号がＶＣＯ信号（出力パルス）そのものである。以後、Ｒ＝Ｎ＝１として、説明を行う。すると、分周器１３および分周器２２の存在を無視できる。
【００３０】
位相比較器１４は、第一入力信号（ＲＥＦ信号）と第二入力信号（ＶＣＯ信号）との位相差に応じた幅の位相差パルス（PFD_U信号またはPFD_D信号）を出力する。なお、第二入力信号の周波数が第一入力信号の周波数よりも低いときは、PFD_U信号が位相差パルスとなる。また、第二入力信号の周波数が第一入力信号の周波数よりも高いときは、PFD_D信号が位相差パルスとなる（例えば、図２を参照）。
【００３１】
位相比較器１４は、ＲＥＦ側フリップフロップ１４ａ、ＶＣＯ側フリップフロップ１４ｂ、ＡＮＤ回路１４ｃを有する。
【００３２】
ＲＥＦ側フリップフロップ１４ａは、左上にＤ入力端子、左下にクロック入力端子、右上にＱ出力端子、下辺中央にリセット端子を有する。Ｄ入力端子には、常に、Ｈ（High）の信号が入力されている。クロック入力端子には、第一入力信号（ＲＥＦ信号）が入力される。Ｑ出力端子からは、クロック入力端子への入力がＬ（Low）からＨ（High）に立ち上がった時点で、Ｄ入力端子への入力が出力される。ただし、リセット端子にＨが入力されれば、Ｑ出力端子からの出力はＬとなる。
【００３３】
ＶＣＯ側フリップフロップ１４ｂは、ＲＥＦ側フリップフロップ１４ａと同じ構造および入出力関係を有する。ただし、図示の便宜上、ＶＣＯ側フリップフロップ１４ｂのＱ出力端子を右下に図示している。また、ＶＣＯ側フリップフロップ１４ｂのクロック入力端子には、第二入力信号（ＶＣＯ信号）が入力される。
【００３４】
ＡＮＤ回路１４ｃは、ＲＥＦ側フリップフロップ１４ａの出力およびＶＣＯ側フリップフロップ１４ｂの出力を受け、両者がＨである場合に、Ｈを出力する。その他の場合には、ＡＮＤ回路１４ｃは、Ｌを出力する。
【００３５】
チャージポンプ回路１６は、位相差パルスを受けて、ループフィルタ１６への電流入力を行う。チャージポンプ回路１６は、定電流源１６ａ、スイッチ１６ｂ、定電流源１６ｃ、スイッチ１６ｄを有する。
【００３６】
定電流源１６ａは、一端が正電圧源（図示省略）に、他端がスイッチ１６ｂに接続されている。定電流源１６ａは、一端から他端へと電流を流す。
【００３７】
スイッチ１６ｂは、例えばトランジスタにより構成される。左側の端子から、Ｈ（High）が入力されると、定電流源１６ａがライン１８Ｌに接続される。左側の端子から、Ｌ（Low）が入力されると、定電流源１６ａが接地される。
【００３８】
第二入力信号の周波数が第一入力信号の周波数よりも低いときは、位相差パルス（PFD_U信号）を、スイッチ１６ｂの左側の端子が受ける。よって、定電流源１６ａがライン１８Ｌに接続され、ループフィルタ１８に正の電流が入力される（ループフィルタ１８に電荷が流れ込む）。
【００３９】
定電流源１６ｃは、一端が負電圧源（図示省略）に、他端がスイッチ１６ｄに接続されている。定電流源１６ａは、他端から一端へと電流を流す。
【００４０】
スイッチ１６ｄは、例えばトランジスタにより構成される。左側の端子から、Ｈ（High）が入力されると、定電流源１６ｃがライン１８Ｌに接続される。左側の端子から、Ｌ（Low）が入力されると、定電流源１６ｃが接地される。
【００４１】
第二入力信号の周波数が第一入力信号の周波数よりも高いときは、位相差パルス（PFD_D信号）を、スイッチ１６ｄの左側の端子が受ける。よって、定電流源１６ｃがライン１８Ｌに接続され、ループフィルタ１８に負の電流が入力される（ループフィルタ１８から電荷が流れ去る）。
【００４２】
位相差パルス停止部３０は、ＲＥＦ信号（基準パルス）がＰＬＬ回路１に入力されていない無入力状態において、位相比較器１４からのチャージポンプ回路１６への位相差パルス（PFD_U信号またはPFD_D信号）の入力を停止させる。より具体的には、位相差パルス停止部３０は、無入力状態において、位相比較器１４からの位相差パルスの出力を停止させる。
【００４３】
第一の実施形態にかかる位相差パルス停止部３０は、無入力状態検出器３２、ＯＲ回路３４を有する。
【００４４】
無入力状態検出器３２は、ＲＥＦ信号（基準パルス）が入力されていない無入力状態を検出する。無入力状態検出器３２は第一入力信号を受け、第一入力信号が所定の時間内でＬであり続けると、Ｈ（High）の無入力検出信号を出力する。
【００４５】
ＯＲ回路３４は、無入力状態検出器３２の出力とＡＮＤ回路１４ｃの出力とを受け、いずれか一方または双方がＨ（High）であるときに、Ｈのリセット信号を出力する。リセット信号は、ＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂのリセット端子に与えられる。
【００４６】
これにより、ＯＲ回路３４は、無入力状態検出器３２による無入力状態の検出（無入力検出信号（状態はＨ））を受け、リセット信号（状態はＨ）を出力し、ＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂのＱ出力端子からの出力をＬとする。すなわち、位相比較器１４からの出力（位相差パルスであるPFD_U信号またはPFD_D信号）が停止される。
【００４７】
なお、ＯＲ回路３４は、無入力状態検出器３２の出力とＡＮＤ回路１４ｃの出力とを受け、双方がＬ（Low）である場合にはＬを出力する。すなわち、かかる場合には、ＯＲ回路３４がリセット信号を出力しないこととなる。
【００４８】
次に、第一の実施形態の動作を説明する。
【００４９】
図２は、第一の実施形態において、ＲＥＦ信号（第一入力信号）が入力されていない状態から入力されるようになったときの信号のタイムチャートである。なお、図２の横軸は時間であり、縦軸は電圧である（図３、図５、図６も同様）。また、信号がＨ（High）のときは、信号が出力されており、信号がＬ（Low）のときは、信号が出力されていないものとする（図３、図５、図６も同様）。
【００５０】
なお、図２においては、ＶＣＯ信号の周波数がＲＥＦ信号の周波数よりも高かったのが、時間t5以後は、両者がほぼ等しくなる状態を示している。
【００５１】
まず、ＲＥＦ信号（第一入力信号）が入力される前（時間t1より前）においては、無入力状態検出器３２の出力はＨであり、無入力検出信号が出力される。よって、ＯＲ回路３４の出力はＨであり、リセット信号が出力される。出力されたリセット信号は、ＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂのリセット端子に与えられる。これにより、位相比較器１４のＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂからの出力はＬとなり、PFD_U信号およびPFD_D信号の出力は停止される。
【００５２】
ＲＥＦ信号（第一入力信号）が入力され始めてから、所定の時間が経過するまで（時間t1からt2まで）は、無入力状態検出器３２から無入力検出信号が出力され続ける。よって、位相比較器１４からの、PFD_U信号およびPFD_D信号の出力は停止されたままである。
【００５３】
ＲＥＦ信号（第一入力信号）が入力され始めてから、所定の時間が経過すると（時間t2より後）、無入力状態検出器３２の出力がＬとなり、無入力検出信号の出力が停止される。時間t2においては、位相比較器１４のＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂからの出力はＬであるため、ＡＮＤ回路１４ｃの出力はＬである。よって、無入力状態検出器３２の出力およびＡＮＤ回路１４ｃの出力を受けるＯＲ回路３４の出力はＬとなり、リセット信号の出力が停止される。ただし、より正確には、ＯＲ回路３４の処理等のためのわずかな時間だけ時間t2よりも後の時間に、リセット信号の出力が停止される。
【００５４】
時間t3において、電圧制御発振器２０からＶＣＯ信号が出力され、第二入力信号（パルスＰ１）として位相比較器１４のＶＣＯ側フリップフロップ１４ｂに与えられる。第二入力信号がＶＣＯ側フリップフロップ１４ｂに与えられる時点（時間t3）からPFD_D信号が出力される。すなわち、ＶＣＯ側フリップフロップ１４ｂの左下のクロック入力端子に与えられる第二入力信号（ＶＣＯ信号）が、時間t3においてＬからＨに立ち上がるので、ＶＣＯ側フリップフロップ１４ｂの右下のＱ出力端子から、Ｄ入力端子に入力されているＨが出力される。よって、ＶＣＯ側フリップフロップ１４ｂの右下のＱ出力端子の出力はＨとなり、PFD_D信号が出力される。
【００５５】
PFD_D信号が出力されると、スイッチ１６ｄが定電流源１６ｃをライン１８Ｌに接続する。これにより、ループフィルタ１８に負の電流が入力される（ループフィルタ１８から電荷が流れ去る）。よって、ループフィルタ１８から電圧制御発振器２０に与えられる電圧が低くなる。これにより、ＶＣＯ信号の周波数が低くなり、よりＲＥＦ信号の周波数に近づいていく。
【００５６】
時間t4において、ＲＥＦ信号が入力され、第一入力信号（パルスＰ２）として位相比較器１４のＲＥＦ側フリップフロップ１４ａに与えられる。第一入力信号がＲＥＦ側フリップフロップ１４ａに与えられる時点（時間t4）からPFD_U信号が出力される。すなわち、ＲＥＦ側フリップフロップ１４ａの左下のクロック入力端子に与えられる第一入力信号（ＲＥＦ信号）が、時間t4においてＬからＨに立ち上がるので、ＲＥＦ側フリップフロップ１４ａの右上のＱ出力端子から、Ｄ入力端子に入力されているＨが出力される。よって、ＲＥＦ側フリップフロップ１４ａの右上のＱ出力端子の出力はＨとなり、PFD_U信号が出力される。
【００５７】
時間t4から、PFD_U信号およびPFD_D信号が出力される。すなわち、ＲＥＦ側フリップフロップ１４ａの出力およびＶＣＯ側フリップフロップ１４ｂの出力がＨとなる。よって、ＡＮＤ回路１４ｃの出力がＨとなり、ＯＲ回路３４の出力はＨであり、リセット信号が出力される。ただし、より正確には、ＯＲ回路３４の処理等のためのわずかな時間だけ時間t4よりも後の時間に、リセット信号が出力される。これにより、位相比較器１４のＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂからの出力はＬとなり、PFD_U信号およびPFD_D信号の出力は停止される。
【００５８】
結局、位相比較器１４は、時間t3と時間t4との時間差にほぼ等しい幅の位相差パルス（PFD_D信号）を出力する。時間t3と時間t4との時間差は、ＲＥＦ信号（基準パルス）とＶＣＯ信号（出力パルス）との位相差に相当する。よって、位相比較器１４は、ＲＥＦ信号（第一入力信号）とＶＣＯ信号（第二入力信号）との位相差に応じた幅の位相差パルス（PFD_D信号）を出力する。
【００５９】
時間t4以後は、位相差パルス（PFD_D信号）の出力により、ＶＣＯ信号の周波数が低くなり、よりＲＥＦ信号の周波数に近づいていくことが繰り返される。そして、時間t5以後は、両者がほぼ等しくなる。時間t5以後は、PFD_U信号とPFD_D信号とがわずかな時間だけ出力された後に、リセット信号が出力されて、PFD_U信号とPFD_D信号との出力が停止されるといったことを繰り返す。
【００６０】
図３は、第一の実施形態において、ＲＥＦ信号（第一入力信号）が入力されている状態から、入力されなくなるようになったときの信号のタイムチャートである。
【００６１】
ＲＥＦ信号（基準パルス）とＶＣＯ信号（出力パルス）とが最後に同時に入力された時間t6から、PFD_U信号およびPFD_D信号が出力される。その後、わずかな時間が経過して、リセット信号が出力されるので、PFD_U信号およびPFD_D信号の出力は停止される。
【００６２】
ここで、時間t6以後は、ＲＥＦ信号（基準パルス）が入力されなくなったとする。すると、時間t7（ＶＣＯ信号（出力パルス）が、時間t6以後に初めて立ち上がる時点）から、PFD_D信号が出力される。なお、ＲＥＦ信号（基準パルス）が入力されないので、PFD_U信号は出力されない。
【００６３】
ＲＥＦ信号（第一入力信号）が入力されなくなってから所定の時間が経過すると、無入力状態検出器３２の出力がＨとなり、無入力検出信号が出力される。すると、ＯＲ回路３４の出力がＨとなり、リセット信号が出力される。リセット信号により、位相比較器１４のＶＣＯ側フリップフロップ１４ｂからの出力はＬとなり、PFD_D信号の出力は停止される。
【００６４】
もし、ここで、位相差パルス停止部３０が無ければ、PFD_D信号が出力され続け、ループフィルタ１８に負の電流が入力され続ける（ループフィルタ１８から電荷が流れ去り続ける）。これにより、オペアンプ１８ａに、サチュレーション（飽和：Saturation）が生じてしまう。これは、オペアンプ１８ａがサチュレーションから復帰する際の、位相セトリングの悪化を招く。さらに、チャージポンプ回路１６のスイッチ１６ｂ、１６ｄの差動間の熱バランスに起因する位相セトリングの悪化を招く。
【００６５】
しかし、第一の実施形態によれば、位相差パルス停止部３０が有るので、リセット信号が立ち上がる時間t8になれば、PFD_D信号の出力が停止される。よって、PFD_D信号が出力され続ける時間を時間t7から時間t8までに抑えることができ、ループフィルタ１８に負の電流が入力され続ける時間を削減できる。このようにして、チャージポンプ回路１６にループフィルタ１８から電流が流れ続けることを防止できる。
【００６６】
第二の実施形態
第二の実施形態にかかるＰＬＬ回路１は、遅延素子２を備える点が、第一の実施形態にかかるＰＬＬ回路１とは異なる。
【００６７】
図４は、本発明の第二の実施形態にかかるＰＬＬ回路１の構成を示す図である。第二の実施形態にかかるＰＬＬ回路１は、遅延素子２、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、位相差パルス停止部３０を備える。以後、第一の実施形態と同様な部分は同一の番号を付して説明を省略する。
【００６８】
分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器２０、分周器２２および位相差パルス停止部３０は、第一の実施形態と同様であり説明を省略する。
【００６９】
遅延素子２は、第一入力信号（ＲＥＦ信号）を遅延させて、位相比較器１４のＲＥＦ側フリップフロップ１４ａに与える。ただし、位相差パルス停止部３０の無入力状態検出器３２に与えられる第一入力信号は、遅延素子２により遅延されていないものである。また、遅延素子２によって、第一入力信号が遅延する時間（遅延時間）をT1とする。
【００７０】
次に、第二の実施形態の動作を説明する。
【００７１】
図５は、第二の実施形態において、ＲＥＦ信号（第一入力信号）が入力されていない状態から入力されるようになったときの信号のタイムチャートである。なお、遅延後のＲＥＦ信号とは、遅延素子２により遅延したＲＥＦ信号を意味する。
【００７２】
ＲＥＦ信号が遅延されて、位相比較器１４のＲＥＦ側フリップフロップ１４ａに与えられること以外は、第一の実施形態と特に差異は無い。
【００７３】
なお、基準パルス（ＲＥＦ信号）が最初に入力された時点t1から、無入力状態検出器３２が無入力状態を検出した無入力検出信号の出力を停止する時点t2までの時間をT2とする。また、T1＝T2とする。
【００７４】
図６は、第二の実施形態において、ＲＥＦ信号（第一入力信号）が入力されている状態から、入力されなくなるようになったときの信号のタイムチャートである。
【００７５】
ここで、基準パルス（ＲＥＦ信号）が最後に入力された時点t9から、無入力状態検出器３２が無入力状態を検出した無入力検出信号を出力する時点t10までの時間を検出応答時間とする。また、検出応答時間はT2に等しいものとする。
【００７６】
時間t9の後でも、遅延素子２により遅延したＲＥＦ信号が位相比較器１４のＲＥＦ側フリップフロップ１４ａに与えられ続ける。しかも、遅延したＲＥＦ信号と、ＶＣＯ信号とがほぼ同時に位相比較器１４に与えられ続ける。よって、図２における時間t5以後と同様に、PFD_U信号とPFD_D信号とがわずかな時間だけ出力された後に、リセット信号が出力されて、PFD_U信号とPFD_D信号との出力が停止されるといったことを繰り返す。時間t7a（ＶＣＯ信号（出力パルス）が、時間t9以後に初めて立ち上がる時点）以後も、同様に、この繰り返しが行われる。
【００７７】
時間t10において、無入力状態検出器３２の出力がＨとなり、無入力検出信号が出力される。すると、時間t8において、ＯＲ回路３４の出力がＨとなり、リセット信号が出力される。リセット信号により、位相比較器１４のＶＣＯ側フリップフロップ１４ｂからの出力はＬとなり、PFD_U信号とPFD_D信号との出力が停止される。
【００７８】
第二の実施形態によれば、位相差パルス停止部３０が有るので、リセット信号が立ち上がる時間t8になれば、PFD_U信号とPFD_D信号との出力が停止される。これは、第一の実施形態と同様な効果である。
【００７９】
しかも、第二の実施形態によれば、遅延素子２によりＲＥＦ信号を遅延させて位相比較器１４に与えるので、時間t7aから時間t8までの間にPFD_D信号が出力され続けることを防止できる（PFD_D信号が断続的に出力される）。時間t7aは、もし遅延素子２により遅延が無ければ、第一の実施形態における時間t7に相当する。よって、時間t7から時間t8までPFD_D信号が出力され続ける第一の実施形態（図３参照）よりも、さらに有効にPFD_D信号が出力され続けることを防止できる。このようにして、第一の実施形態よりも、さらに有効にチャージポンプ回路１６にループフィルタ１８から電流が流れ続けることを防止できる。
【００８０】
なお、検出応答時間T2と、遅延時間T1とは等しいと説明した。遅延時間T1が検出応答時間T2と等しいことが好ましいが、（遅延時間T1）＞（検出応答時間T2）でも、かまわない。
【００８１】
第三の実施形態
第三の実施形態にかかるＰＬＬ回路１は、ＰＬＬ回路１の外部に配置された波形発生器１２からＲＥＦ信号が入力される点が、第一の実施形態にかかるＰＬＬ回路１と異なる。しかも、第三の実施形態にかかるＰＬＬ回路１は、無入力状態検出器３２から無入力検出信号を得るのではなく、波形発生器１２から無入力状態信号を得る点が、第一の実施形態にかかるＰＬＬ回路１と異なる。
【００８２】
図７は、本発明の第三の実施形態にかかるＰＬＬ回路１の構成を示す図である。第三の実施形態にかかるＰＬＬ回路１は波形発生器（基準パルス生成装置）１２に接続される。第三の実施形態にかかるＰＬＬ回路１は、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、位相差パルス停止部３０を備える。以後、第一の実施形態と同様な部分は同一の番号を付して説明を省略する。
【００８３】
分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器２０および分周器２２は、第一の実施形態と同様であり説明を省略する。
【００８４】
波形発生器（基準パルス生成装置）１２は、ＲＥＦ信号（基準パルス）を生成する。しかも、波形発生器１２は、ＲＥＦ信号（基準パルス）がＰＬＬ回路１に入力されていない無入力状態を示す無入力状態信号を出力する。なお、無入力状態信号は、第二の実施形態で説明した無入力検出信号と同様なものであり、第二の実施形態における検出応答時間T2をほぼ０にしたようなものである。
【００８５】
第三の実施形態にかかる位相差パルス停止部３０は、ＯＲ回路３４を有する。
【００８６】
ＯＲ回路３４は、無入力状態信号とＡＮＤ回路１４ｃの出力とを受け、いずれか一方または双方がＨ（High）であるときに、Ｈのリセット信号を出力する。リセット信号は、ＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂのリセット端子に与えられる。
【００８７】
これにより、ＯＲ回路３４は、波形発生器（基準パルス生成装置）１２から無入力状態信号（状態はＨ）を受け、リセット信号（状態はＨ）を出力し、ＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂのＱ出力端子からの出力をＬとする。すなわち、位相比較器１４からの出力（位相差パルスであるPFD_U信号またはPFD_D信号）が停止される。
【００８８】
第三の実施形態の動作は第一の実施形態と同様であり説明を省略する。ただし、時間t1と時間t2はほぼ同時である（図２参照）。しかも、時間t6（ＲＥＦ信号とＶＣＯ信号とが最後に同時に入力された時間）と時間t8（リセット信号が立ち上がる時間）はほぼ同時であり、時間t7（ＶＣＯ信号が、時間t6以後に初めて立ち上がる時点）において、PFD_D信号が出力されないこととなる（図３参照）。
【００８９】
第三の実施形態によれば、位相差パルス停止部３０が有るので、リセット信号が立ち上がる時間t8になれば、PFD_U信号とPFD_D信号との出力が停止される。これは、第一の実施形態と同様な効果である。
【００９０】
しかも、第三の実施形態によれば、時間t6と時間t8はほぼ同時であり、時間t7において、PFD_D信号が出力されないこととなる。よって、時間t7から時間t8までPFD_D信号が出力され続ける第一の実施形態（図３参照）よりも、さらに有効にPFD_D信号が出力され続けることを防止できる。このようにして、第一の実施形態よりも、さらに有効にチャージポンプ回路１６にループフィルタ１８から電流が流れ続けることを防止できる。
【００９１】
なお、第三の実施形態の変形例として、無入力状態信号が波形発生器１２から出力された後で、かつ無入力状態信号が波形発生器１２から出力されている間に、無入力状態となるようにすることも考えられる。
【００９２】
これにより、REF信号を止める時点は、無入力状態信号が波形発生器１２から出力されている間であればよく、波形発生器１２の回路設計の労力が軽減される。
【００９３】
第四の実施形態
第四の実施形態にかかるＰＬＬ回路１は、波形発生器１２を制御する波形発生制御部１１から無入力状態信号を得る点が、第三の実施形態にかかるＰＬＬ回路１と異なる。
【００９４】
図８は、本発明の第四の実施形態にかかるＰＬＬ回路１の構成を示す図である。第四の実施形態にかかるＰＬＬ回路１は、基準パルス生成装置を構成する波形発生制御部１１および波形発生器１２に接続される。第四の実施形態にかかるＰＬＬ回路１は、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、位相差パルス停止部３０を備える。以後、第三の実施形態と同様な部分は同一の番号を付して説明を省略する。
【００９５】
分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器２０、分周器２２および位相差パルス停止部３０は、第三の実施形態と同様であり説明を省略する。
【００９６】
波形発生器（基準パルス生成装置）１２は、ＲＥＦ信号（基準パルス）を生成する。
【００９７】
波形発生制御部（基準パルス生成装置）１１は、波形発生器１２がＲＥＦ信号（基準パルス）を生成するタイミングを制御する。しかも、波形発生制御部１１は、ＲＥＦ信号（基準パルス）がＰＬＬ回路１に入力されていない無入力状態を示す無入力状態信号を出力する。なお、無入力状態信号は、第三の実施形態で説明した無入力状態信号と同様なものである。
【００９８】
なお、波形発生制御部１１は、電子回路として実現可能である。また、波形発生制御部１１は、ＣＰＵ、ハードディスク、メディア（フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭなど）読み取り装置を備えたコンピュータに、プログラムを記録したメディアを読み取らせて、ハードディスクにインストールすることにより実現可能である。
【００９９】
第四の実施形態の動作は第三の実施形態と同様であり説明を省略する。
【０１００】
第四の実施形態によれば、第三の実施形態と同様な効果を奏する。
【０１０１】
なお、第四の実施形態の変形例として、無入力状態信号が波形発生制御部１１から出力された後で、かつ無入力状態信号が波形発生制御部１１から出力されている間に、無入力状態となるようにすることも考えられる。
【０１０２】
これにより、REF信号を止める時点は、無入力状態信号が波形発生制御部１１から出力されている間であればよく、波形発生制御部１１の回路設計の労力が軽減される。
【０１０３】
第五の実施形態
第五の実施形態にかかるＰＬＬ回路１は、位相差パルス停止部がＯＲ回路３４にかえて、ＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂを有する点が、第一の実施形態にかかるＰＬＬ回路１とは異なる。
【０１０４】
図９は、本発明の第五の実施形態にかかるＰＬＬ回路１の構成を示す図である。第五の実施形態にかかるＰＬＬ回路１は、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、無入力状態検出器３２、ＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂを備える。以後、第一の実施形態と同様な部分は同様な番号を付して説明を省略する。
【０１０５】
分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器２０、分周器２２および無入力状態検出器３２は、第一の実施形態と同様であり説明を省略する。
【０１０６】
ただし、位相比較器１４のＡＮＤ回路１４ｃの出力が、ＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂのリセット端子に与えられる。ＡＮＤ回路１４ｃの出力がＨ（High）であると、リセット信号が出力されていることになる。ＡＮＤ回路１４ｃの出力がＬ（Low）であると、リセット信号が出力されていないことになる。
【０１０７】
また、無入力状態検出器３２は、第一入力信号を受け、第一入力信号が所定の時間内でＬであり続けると、Ｌ（Low）の無入力検出信号を出力する。無入力検出信号が出力されていない場合は、無入力状態検出器３２の出力はＨ（High）となる。
【０１０８】
なお、無入力状態検出器３２およびＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂが、位相差パルス停止部を構成する。
【０１０９】
ＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂは、位相差パルス（PFD_U信号またはPFD_D信号）を受けて、チャージポンプ回路１６へ与える。ただし、ＡＮＤ回路３６ａ、３６ｂは、無入力状態において、位相差パルスをチャージポンプ回路１６へ与えない。より詳細には、ＡＮＤ回路３６ａ、３６ｂは、無入力状態検出器３２による無入力状態の検出（無入力検出信号（状態はＬ））を受け、位相差パルスをチャージポンプ回路１６へ与えないようにする。
【０１１０】
ＡＮＤ回路３６ａは、無入力状態検出器３２の出力およびＲＥＦ側フリップフロップ１４ａの出力を受け、両者がＨである場合に、Ｈを出力する。その他の場合には、ＡＮＤ回路３６ａは、Ｌを出力する。
【０１１１】
よって、ＡＮＤ回路３６ａは、無入力状態検出器３２による無入力状態の検出（無入力検出信号（状態はＬ））を受け、Ｌを出力する。これにより、ＲＥＦ側フリップフロップ１４ａから位相差パルスであるPFD_U信号が出力されていても、位相差パルス（PFD_U信号）がチャージポンプ回路１６へ与えられない。
【０１１２】
一方、ＡＮＤ回路３６ａは、無入力状態検出器３２により無入力状態が検出されない場合は、無入力状態検出器３２の出力（状態はＨ）を受ける。よって、ＲＥＦ側フリップフロップ１４ａから位相差パルスであるPFD_U信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ａからＨが出力される。したがって、無入力状態検出器３２により無入力状態が検出されない場合は、ＡＮＤ回路３６ａは、位相差パルス（PFD_U信号）を受けて、チャージポンプ回路１６へ与えることになる。
【０１１３】
ＡＮＤ回路３６ｂは、無入力状態検出器３２の出力およびＶＣＯ側フリップフロップ１４ｂの出力を受け、両者がＨである場合に、Ｈを出力する。その他の場合には、ＡＮＤ回路３６ｂは、Ｌを出力する。
【０１１４】
よって、ＡＮＤ回路３６ｂは、無入力状態検出器３２による無入力状態の検出（無入力検出信号（状態はＬ））を受け、Ｌを出力する。これにより、ＶＣＯ側フリップフロップ１４ｂから位相差パルスであるPFD_D信号が出力されていても、位相差パルス（PFD_D信号）がチャージポンプ回路１６へ与えられない。
【０１１５】
一方、ＡＮＤ回路３６ｂは、無入力状態検出器３２により無入力状態が検出されない場合は、無入力状態検出器３２の出力（状態はＨ）を受ける。よって、ＶＣＯ側フリップフロップ１４ｂから位相差パルスであるPFD_D信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ｂからＨが出力される。したがって、無入力状態検出器３２により無入力状態が検出されない場合は、ＡＮＤ回路３６ｂは、位相差パルス（PFD_D信号）を受けて、チャージポンプ回路１６へ与えることになる。
【０１１６】
次に、第五の実施形態の動作を説明する。
【０１１７】
ＲＥＦ信号（第一入力信号）が入力されていない状態から入力されるようになったときの信号の状態は、図２を参照して説明した第一の実施形態におけるＰＬＬ回路１の信号の状態とほぼ同様である。
【０１１８】
ただし、無入力検出信号のＬとＨは、図２に示す状態とは逆になる。すなわち、図２における時間t2より前は、無入力検出信号が出力され（出力状態はＬ（Low））、時間t2以後は、無入力検出信号が出力されない（出力状態はＨ（High））。無入力検出信号の状態にかかわらず、ＲＥＦ信号の出力後に、リセット信号はＨとなる。
【０１１９】
また、チャージポンプ回路１６へ与えられるPFD_U信号およびPFD_D信号の状態は、図２に示すPFD_U信号およびPFD_D信号の状態と同じものとなる。
【０１２０】
すなわち、時間t2より前は、無入力状態検出器３２から無入力検出信号が出力され（出力状態はＬ）、ＡＮＤ回路３６ａ、３６ｂに与えられる。このため、ＡＮＤ回路３６ａ、３６ｂはＬを出力し、チャージポンプ回路１６へ与える。よって、PFD_U信号およびPFD_D信号はチャージポンプ回路１６へは与えられない。
【０１２１】
また、時間t2以後は、無入力状態検出器３２から無入力検出信号が出力されない。よって、無入力状態検出器３２からＨが出力され、ＡＮＤ回路３６ａ、３６ｂに与えられる。このため、ＲＥＦ側フリップフロップ１４ａから位相差パルスであるPFD_U信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ａからＨが出力される。また、ＶＣＯ側フリップフロップ１４ｂから位相差パルスであるPFD_D信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ｂからＨが出力される。よって、時間t2以後は、位相比較器１４からPFD_U信号およびPFD_D信号が出力されると、それらはチャージポンプ回路１６へ与えられる。
【０１２２】
ＲＥＦ信号（第一入力信号）が入力されている状態から、入力されなくなるようになったときの信号の状態は、図３を参照して説明した第一の実施形態におけるＰＬＬ回路１の信号の状態とほぼ同様である。
【０１２３】
ただし、無入力検出信号のＬとＨは、図３に示す状態とは逆になる。すなわち、図３における時間t8（正確には、時間t8より少し前）において、無入力検出信号の状態がＨからＬに切り替わる。リセット信号は時間t8以後もＬであり続ける。
【０１２４】
また、チャージポンプ回路１６へ与えられるPFD_U信号およびPFD_D信号の状態は、図３に示すPFD_U信号およびPFD_D信号の状態と同じものとなる。
【０１２５】
すなわち、時間t8より前は、無入力状態検出器３２から無入力検出信号が出力されない。よって、無入力状態検出器３２からＨが出力され、ＡＮＤ回路３６ａ、３６ｂに与えられる。このため、ＲＥＦ側フリップフロップ１４ａから位相差パルスであるPFD_U信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ａからＨが出力される。また、ＶＣＯ側フリップフロップ１４ｂから位相差パルスであるPFD_D信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ｂからＨが出力される。よって、時間t8より前は、位相比較器１４からPFD_U信号およびPFD_D信号が出力されると、それらはチャージポンプ回路１６へ与えられる。
【０１２６】
また、時間t8以後は、無入力状態検出器３２から無入力検出信号が出力され（出力状態はＬ）、ＡＮＤ回路３６ａ、３６ｂに与えられる。このため、ＡＮＤ回路３６ａ、３６ｂはＬを出力し、チャージポンプ回路１６へ与える。よって、PFD_U信号およびPFD_D信号はチャージポンプ回路１６へは与えられない。
【０１２７】
もし、ここで、位相差パルス停止部が無ければ、PFD_D信号が出力され続け、ループフィルタ１８に負の電流が入力され続ける（ループフィルタ１８から電荷が流れ去り続ける）。これにより、オペアンプ１８ａに、サチュレーション（飽和：Saturation）が生じてしまう。これは、オペアンプ１８ａがサチュレーションから復帰する際の、位相セトリングの悪化を招く。さらに、チャージポンプ回路１６のスイッチ１６ｂ、１６ｄの差動間の熱バランスに起因する位相セトリングの悪化を招く。
【０１２８】
しかし、第五の実施形態によれば、（無入力状態検出器３２およびＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂを有する）位相差パルス停止部が有るので、無入力検出信号の状態がＨからＬに切り替わる時間t8になれば、ＶＣＯ側フリップフロップ１４ｂから位相差パルスであるPFD_D信号が出力されていても、位相差パルス（PFD_D信号）がチャージポンプ回路１６へ与えられない。よって、PFD_D信号がチャージポンプ回路１６に与えられ続ける時間を時間t7から時間t8までに抑えることができ、ループフィルタ１８に負の電流が入力され続ける時間を削減できる。このようにして、チャージポンプ回路１６にループフィルタ１８から電流が流れ続けることを防止できる。
【０１２９】
第六の実施形態
第六の実施形態にかかるＰＬＬ回路１は、遅延素子２を備える点が、第五の実施形態にかかるＰＬＬ回路１とは異なる。
【０１３０】
図１０は、本発明の第六の実施形態にかかるＰＬＬ回路１の構成を示す図である。第六の実施形態にかかるＰＬＬ回路１は、遅延素子２、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、無入力状態検出器３２およびＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂを備える。以後、第五の実施形態と同様な部分は同一の番号を付して説明を省略する。
【０１３１】
分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器２０、分周器２２、無入力状態検出器３２およびＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂは、第一の実施形態と同様であり説明を省略する。
【０１３２】
遅延素子２は、第一入力信号（ＲＥＦ信号）を遅延させて、位相比較器１４のＲＥＦ側フリップフロップ１４ａに与える。ただし、位相差パルス停止部の無入力状態検出器３２に与えられる第一入力信号は、遅延素子２により遅延されていないものである。また、遅延素子２によって、第一入力信号が遅延する時間（遅延時間）をT1とする。
【０１３３】
次に、第六の実施形態の動作を説明する。
【０１３４】
第六の実施形態において、ＲＥＦ信号（第一入力信号）が入力されていない状態から入力されるようになったときの信号の状態は、図５を参照して説明した第二の実施形態におけるＰＬＬ回路１の信号の状態とほぼ同様である。
【０１３５】
ただし、無入力検出信号のＬとＨは、図５に示す状態とは逆になる。すなわち、図５における時間t2より前は、無入力検出信号が出力され（出力状態はＬ（Low））、時間t2以後は、無入力検出信号が出力されない（出力状態はＨ（High））。無入力検出信号の状態にかかわらず、ＶＣＯ信号の出力後に、リセット信号はＨとなる。
【０１３６】
また、チャージポンプ回路１６へ与えられるPFD_U信号およびPFD_D信号の状態は、図５に示すPFD_U信号およびPFD_D信号の状態と同じものとなる。ＲＥＦ信号が遅延されて、位相比較器１４のＲＥＦ側フリップフロップ１４ａに与えられること以外は、第五の実施形態と特に差異は無い。
【０１３７】
なお、基準パルス（ＲＥＦ信号）が最初に入力された時点t1から、無入力状態検出器３２が無入力状態を検出した無入力検出信号の出力を停止する時点t2までの時間をT2とする。また、T1＝T2とする。
【０１３８】
ＲＥＦ信号（第一入力信号）が入力されている状態から、入力されなくなるようになったときの信号の状態は、図６を参照して説明した第二の実施形態におけるＰＬＬ回路１の信号の状態とほぼ同様である。
【０１３９】
ただし、無入力検出信号のＬとＨは、図６に示す状態とは逆になる。すなわち、図６における時間t10において、無入力検出信号の状態がＨからＬに切り替わる。リセット信号は時間t8以後はＬであり続ける。なお、時間t8以後に、無入力検出信号（状態はＬ）によって、ＡＮＤ回路３６ａ、３６ｂの出力がＬになり続けるものとする。時間t10から時間t8までの時間は、ＡＮＤ回路３６ａ、３６ｂの処理等による遅延時間である。
【０１４０】
また、チャージポンプ回路１６へ与えられるPFD_U信号およびPFD_D信号の状態は、図６に示すPFD_U信号およびPFD_D信号の状態と同じものとなる。
【０１４１】
ここで、基準パルス（ＲＥＦ信号）が最後に入力された時点t9から、無入力状態検出器３２が無入力状態を検出した無入力検出信号を出力する時点t10までの時間を検出応答時間とする。また、検出応答時間はT2に等しいものとする。
【０１４２】
時間t9の後でも、遅延素子２により遅延したＲＥＦ信号が位相比較器１４のＲＥＦ側フリップフロップ１４ａに与えられ続ける。しかも、遅延したＲＥＦ信号と、ＶＣＯ信号とがほぼ同時に位相比較器１４に与えられ続ける。よって、図２における時間t5以後と同様に、PFD_U信号とPFD_D信号とがわずかな時間だけ出力された後に、リセット信号が出力されて、PFD_U信号とPFD_D信号との出力が停止されるといったことを繰り返す。時間t7a（ＶＣＯ信号（出力パルス）が、時間t9以後に初めて立ち上がる時点）以後も、同様に、この繰り返しが行われる。
【０１４３】
しかも、時間t8までは（たとえ、時間t9以後でも）、無入力状態検出器３２から無入力検出信号が出力されない。よって、無入力状態検出器３２からＨが出力され、ＡＮＤ回路３６ａ、３６ｂに与えられる。このため、ＲＥＦ側フリップフロップ１４ａから位相差パルスであるPFD_U信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ａからＨが出力される。また、ＶＣＯ側フリップフロップ１４ｂから位相差パルスであるPFD_D信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ｂからＨが出力される。よって、時間t8までは（たとえ、時間t9以後でも）、位相比較器１４からPFD_U信号およびPFD_D信号が出力されると、それらはチャージポンプ回路１６へ与えられる。
【０１４４】
また、時間t8以後は、無入力状態検出器３２から無入力検出信号が出力され（出力状態はＬ）、ＡＮＤ回路３６ａ、３６ｂに与えられる。このため、ＡＮＤ回路３６ａ、３６ｂはＬを出力し、チャージポンプ回路１６へ与える。よって、PFD_U信号およびPFD_D信号はチャージポンプ回路１６へは与えられない。
【０１４５】
第六の実施形態によれば、位相差パルス停止部が有るので、時間t8になれば、PFD_U信号およびPFD_D信号はチャージポンプ回路１６へは与えられない。これは、第五の実施形態と同様な効果である。
【０１４６】
しかも、第六の実施形態によれば、遅延素子２によりＲＥＦ信号を遅延させて位相比較器１４に与えるので、時間t7aから時間t8までの間にPFD_D信号がチャージポンプ回路１６へ与えられ続けることを防止できる（PFD_D信号は断続的に与えられている）。時間t7aは、もし遅延素子２により遅延が無ければ、第一および第五の実施形態における時間t7に相当する。よって、時間t7から時間t8までPFD_D信号が出力され続ける第一の実施形態（図３参照）よりも、さらに有効にPFD_D信号がチャージポンプ回路１６へ与えられ続けることを防止できる。このようにして、第一および第五の実施形態よりも、さらに有効にチャージポンプ回路１６にループフィルタ１８から電流が流れ続けることを防止できる。
【０１４７】
なお、検出応答時間T2と、遅延時間T1とは等しいと説明した。遅延時間T1が検出応答時間T2と等しいことが好ましいが、（遅延時間T1）＞（検出応答時間T2）でも、かまわない。
【０１４８】
第七の実施形態
第七の実施形態にかかるＰＬＬ回路１は、ＰＬＬ回路１の外部に配置された波形発生器１２からＲＥＦ信号が入力される点が、第五の実施形態にかかるＰＬＬ回路１と異なる。しかも、第七の実施形態にかかるＰＬＬ回路１は、無入力状態検出器３２から無入力検出信号を得るのではなく、波形発生器１２から無入力状態信号を得る点が、第五の実施形態にかかるＰＬＬ回路１と異なる。
【０１４９】
図１１は、本発明の第七の実施形態にかかるＰＬＬ回路１の構成を示す図である。第七の実施形態にかかるＰＬＬ回路１は波形発生器（基準パルス生成装置）１２に接続される。第七の実施形態にかかるＰＬＬ回路１は、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、ＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂを備える。以後、第五の実施形態と同様な部分は同一の番号を付して説明を省略する。
【０１５０】
分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器２０および分周器２２は、第五の実施形態と同様であり説明を省略する。
【０１５１】
波形発生器（基準パルス生成装置）１２は、ＲＥＦ信号（基準パルス）を生成する。しかも、波形発生器１２は、ＲＥＦ信号（基準パルス）がＰＬＬ回路１に入力されていない無入力状態を示す無入力状態信号を出力する。なお、無入力状態信号は、第二の実施形態で説明した無入力検出信号と同様なものであり、第二の実施形態における検出応答時間T2をほぼ０にしたようなものである。ただし、無入力状態信号は、第二の実施形態で説明した無入力検出信号とはHighとLowとが逆転する。
【０１５２】
第七の実施形態にかかる位相差パルス停止部は、ＡＮＤ回路３６ａ、３６ｂを有する。
【０１５３】
ＡＮＤ回路３６ａは、無入力状態信号およびＲＥＦ側フリップフロップ１４ａの出力を受け、両者がＨである場合に、Ｈを出力する。その他の場合には、ＡＮＤ回路３６ａは、Ｌを出力する。
【０１５４】
これにより、ＡＮＤ回路３６ａは、波形発生器（基準パルス生成装置）１２から無入力状態信号（状態はＬ）を受け、出力をＬとする。すなわち、位相比較器１４からの出力（位相差パルスであるPFD_U信号）をチャージポンプ回路１６へ与えないようにする。
【０１５５】
ＡＮＤ回路３６ｂは、無入力状態信号およびＶＣＯ側フリップフロップ１４ｂの出力を受け、両者がＨである場合に、Ｈを出力する。その他の場合には、ＡＮＤ回路３６ｂは、Ｌを出力する。
【０１５６】
これにより、ＡＮＤ回路３６ｂは、波形発生器（基準パルス生成装置）１２から無入力状態信号（状態はＬ）を受け、出力をＬとする。すなわち、位相比較器１４からの出力（位相差パルスであるPFD_D信号）をチャージポンプ回路１６へ与えないようにする。
【０１５７】
なお、波形発生器（基準パルス生成装置）１２の出力がＨである場合（無入力状態信号が出力されていない）、ＡＮＤ回路３６ａ、３６ｂが、PFD_U信号およびPFD_D信号を、チャージポンプ回路１６へ与えることは、第五の実施形態と同様である。
【０１５８】
第七の実施形態の動作は第五の実施形態と同様であり説明を省略する。ただし、時間t1と時間t2はほぼ同時である（図２参照）。しかも、時間t6（ＲＥＦ信号とＶＣＯ信号とが最後に同時に入力された時間）と無入力状態信号が出力される時間とはほぼ同時であり、時間t7（ＶＣＯ信号が、時間t6以後に初めて立ち上がる時点）において、PFD_D信号がチャージポンプ回路１６へ与えられないこととなる（図３参照）。
【０１５９】
第七の実施形態によれば、位相差パルス停止部が有るので、無入力状態信号が出力される時間になれば、PFD_U信号とPFD_D信号とがチャージポンプ回路１６へ与えられないこととなる。これは、第五の実施形態と同様な効果である。
【０１６０】
しかも、第七の実施形態によれば、時間t6と無入力状態信号が出力される時間とはほぼ同時であり、時間t7において、PFD_D信号が出力されないこととなる。よって、時間t7から時間t8までPFD_D信号が出力され続ける第一および第五の実施形態（図３参照）よりも、さらに有効にPFD_D信号が出力され続けることを防止できる。このようにして、第一および第五の実施形態よりも、さらに有効にチャージポンプ回路１６にループフィルタ１８から電流が流れ続けることを防止できる。
【０１６１】
なお、第七の実施形態の変形例として、無入力状態信号が波形発生器１２から出力された後で、かつ無入力状態信号が波形発生器１２から出力されている間に、無入力状態となるようにすることも考えられる。
【０１６２】
これにより、REF信号を止める時点は、無入力状態信号が波形発生器１２から出力されている間であればよく、波形発生器１２の回路設計の労力が軽減される。
【０１６３】
第八の実施形態
第八の実施形態にかかるＰＬＬ回路１は、波形発生器１２を制御する波形発生制御部１１から無入力状態信号を得る点が、第七の実施形態にかかるＰＬＬ回路１と異なる。
【０１６４】
図１２は、本発明の第八の実施形態にかかるＰＬＬ回路１の構成を示す図である。第八の実施形態にかかるＰＬＬ回路１は、基準パルス生成装置を構成する波形発生制御部１１および波形発生器１２に接続される。第八の実施形態にかかるＰＬＬ回路１は、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、ＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂを備える。以後、第七の実施形態と同様な部分は同一の番号を付して説明を省略する。
【０１６５】
分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器２０、分周器２２およびＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂは、第七の実施形態と同様であり説明を省略する。
【０１６６】
波形発生器（基準パルス生成装置）１２は、ＲＥＦ信号（基準パルス）を生成する。
【０１６７】
波形発生制御部（基準パルス生成装置）１１は、波形発生器１２がＲＥＦ信号（基準パルス）を生成するタイミングを制御する。しかも、波形発生制御部１１は、ＲＥＦ信号（基準パルス）がＰＬＬ回路１に入力されていない無入力状態を示す無入力状態信号を出力する。なお、無入力状態信号は、第七の実施形態で説明した無入力状態信号と同様なものである。
【０１６８】
なお、波形発生制御部１１は、電子回路として実現可能である。また、波形発生制御部１１は、ＣＰＵ、ハードディスク、メディア（フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭなど）読み取り装置を備えたコンピュータに、プログラムを記録したメディアを読み取らせて、ハードディスクにインストールすることにより実現可能である。
【０１６９】
第八の実施形態の動作は第七の実施形態と同様であり説明を省略する。
【０１７０】
第八の実施形態によれば、第七の実施形態と同様な効果を奏する。
【０１７１】
なお、第八の実施形態の変形例として、無入力状態信号が波形発生制御部１１から出力された後で、かつ無入力状態信号が波形発生制御部１１から出力されている間に、無入力状態となるようにすることも考えられる。
【０１７２】
これにより、REF信号を止める時点は、無入力状態信号が波形発生制御部１１から出力されている間であればよく、波形発生制御部１１の回路設計の労力が軽減される。
【符号の説明】
【０１７３】
１ ＰＬＬ回路
２ 遅延素子
１３ 分周器
１４ 位相比較器
１４ａ ＲＥＦ側フリップフロップ
１４ｂ ＶＣＯ側フリップフロップ
１４ｃ ＡＮＤ回路
１６ チャージポンプ回路
１６ａ、１６ｃ 定電流源
１６ｂ、１６ｄ スイッチ
１８ ループフィルタ
２０ 電圧制御発振器（VCO）
２２ 分周器
３０ 位相差パルス停止部
３２ 無入力状態検出器
３４ ＯＲ回路
T1 遅延時間
T2 検出応答時間
１１ 波形発生制御部
１２ 波形発生器
３６ａ、３６ｂ ＡＮＤ回路（位相差パルス中継部）
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関する。
【背景技術】
【０００２】
従来より、ＰＬＬ(Phase Locked Loop)回路が知られている（例えば、特許文献１を参照）。ＰＬＬ回路には、基準周波数信号が入力されている。この基準周波数信号がＰＬＬ回路に入力されなくなると、ＰＬＬ回路のループフィルタと位相比較器との間に配置されたチャージポンプ回路に、ループフィルタから電流が流れ続ける。これにより、ループフィルタを構成するオペアンプに、サチュレーション（飽和：Saturation）が生じてしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−４０９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、本発明は、基準周波数信号がＰＬＬ回路に入力されなくなった場合に、チャージポンプ回路にループフィルタから電流が流れ続けることを防止することを課題とする。
【課題を解決するための手段】
【０００５】
本発明にかかるＰＬＬ回路は、基準パルスの入力を受け、出力パルスを出力するＰＬＬ回路であって、入力された電圧に応じた周波数の前記出力パルスを出力する電圧制御発振器と、入力された電流に応じた電圧を前記電圧制御発振器に与えるループフィルタと、第一入力信号と第二入力信号との位相差に応じた幅の位相差パルスを出力する位相比較器と、前記位相差パルスを受けて、前記ループフィルタへの電流入力を行うチャージポンプ回路と、前記基準パルスが入力されていない無入力状態において、前記チャージポンプ回路への前記位相差パルスの入力を停止させる位相差パルス停止部と、を備え、前記第一入力信号は、前記基準パルスに基づく信号であり、前記第二入力信号は、前記出力パルスに基づく信号であるように構成される。
【０００６】
上記のように構成されたＰＬＬ回路は、基準パルスの入力を受け、出力パルスを出力する。しかも、電圧制御発振器は、入力された電圧に応じた周波数の前記出力パルスを出力する。ループフィルタは、入力された電流に応じた電圧を前記電圧制御発振器に与える。位相比較器は、第一入力信号と第二入力信号との位相差に応じた幅の位相差パルスを出力する。チャージポンプ回路は、前記位相差パルスを受けて、前記ループフィルタへの電流入力を行う。位相差パルス停止部は、前記基準パルスが入力されていない無入力状態において、前記チャージポンプ回路への前記位相差パルスの入力を停止させる。しかも、前記第一入力信号は、前記基準パルスに基づく信号であり、前記第二入力信号は、前記出力パルスに基づく信号である。
【０００７】
なお、本発明にかかるＰＬＬ回路は、前記第一入力信号は、前記基準パルスそのもの、または前記基準パルスを分周したものであり、前記第二入力信号は、前記出力パルスそのもの、または前記出力パルスを分周したものであるようにしてもよい。
【０００８】
なお、本発明にかかるＰＬＬ回路は、前記チャージポンプ回路が、前記第二入力信号の周波数が前記第一入力信号の周波数よりも低いときは、前記ループフィルタに正の電流を入力し、前記第二入力信号の周波数が前記第一入力信号の周波数よりも高いときは、前記ループフィルタに負の電流を入力するようにしてもよい。
【０００９】
なお、本発明にかかるＰＬＬ回路は、前記位相差パルス停止部は、前記無入力状態において、前記位相比較器からの前記位相差パルスの出力を停止させるようにしてもよい。
【００１０】
なお、本発明にかかるＰＬＬ回路は、前記位相差パルス停止部は、前記基準パルスが入力されていない無入力状態を検出する無入力状態検出器を有し、前記無入力状態検出器による前記無入力状態の検出を受け、前記位相比較器からの前記位相差パルスの出力を停止させるようにしてもよい。
【００１１】
なお、本発明にかかるＰＬＬ回路は、前記第一入力信号を遅延させて、前記位相比較器に与える遅延素子を備えるようにしてもよい。
【００１２】
なお、本発明にかかるＰＬＬ回路は、前記基準パルスが最後に入力された時点から、前記無入力状態検出器が前記無入力状態を検出した無入力検出信号を出力する時点までの時間を、検出応答時間としたときに、前記遅延素子による遅延時間が、前記検出応答時間に等しいか、または長いようにしてもよい。
【００１３】
なお、本発明にかかるＰＬＬ回路は、前記位相差パルス停止部が、前記基準パルスを生成する基準パルス生成装置から、前記無入力状態を示す無入力状態信号を受けて、前記位相比較器からの前記位相差パルスの出力を停止させるようにしてもよい。
【００１４】
なお、本発明にかかるＰＬＬ回路は、前記位相差パルス停止部が、前記位相差パルスを受けて、前記チャージポンプ回路へ与える位相差パルス中継部を有し、前記位相差パルス中継部は、前記無入力状態において、前記位相差パルスを前記チャージポンプ回路へ与えないようにしてもよい。
【００１５】
なお、本発明にかかるＰＬＬ回路は、前記位相差パルス停止部は、前記基準パルスが入力されていない無入力状態を検出する無入力状態検出器を有し、前記位相差パルス中継部は、前記無入力状態検出器による前記無入力状態の検出を受け、前記位相差パルスを前記チャージポンプ回路へ与えないようにするようにしてもよい。
【００１６】
なお、本発明にかかるＰＬＬ回路は、前記第一入力信号を遅延させて、前記位相比較器に与える遅延素子を備えるようにしてもよい。
【００１７】
なお、本発明にかかるＰＬＬ回路は、前記基準パルスが最後に入力された時点から、前記無入力状態検出器が前記無入力状態を検出した無入力検出信号を出力する時点までの時間を、検出応答時間としたときに、前記遅延素子による遅延時間が、前記検出応答時間に等しいか、または長いようにしてもよい。
【００１８】
なお、本発明にかかるＰＬＬ回路は、前記位相差パルス中継部は、前記基準パルスを生成する基準パルス生成装置から、前記無入力状態を示す無入力状態信号を受けて、前記位相差パルスを前記チャージポンプ回路へ与えないようにするようにしてもよい。
【００１９】
なお、本発明にかかるＰＬＬ回路は、前記無入力状態信号が前記基準パルス生成装置から出力されている間に、前記無入力状態となるようにしてもよい。
【図面の簡単な説明】
【００２０】
【図１】本発明の第一の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【図２】第一の実施形態において、ＲＥＦ信号（第一入力信号）が入力されていない状態から入力されるようになったときの信号のタイムチャートである。
【図３】第一の実施形態において、ＲＥＦ信号（第一入力信号）が入力されている状態から、入力されなくなるようになったときの信号のタイムチャートである。
【図４】本発明の第二の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【図５】第二の実施形態において、ＲＥＦ信号（第一入力信号）が入力されていない状態から入力されるようになったときの信号のタイムチャートである。
【図６】第二の実施形態において、ＲＥＦ信号（第一入力信号）が入力されている状態から、入力されなくなるようになったときの信号のタイムチャートである。
【図７】本発明の第三の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【図８】本発明の第四の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【図９】本発明の第五の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【図１０】本発明の第六の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【図１１】本発明の第七の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【図１２】本発明の第八の実施形態にかかるＰＬＬ回路１の構成を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態を図面を参照しながら説明する。
【００２２】
第一の実施形態
図１は、本発明の第一の実施形態にかかるＰＬＬ回路１の構成を示す図である。ＰＬＬ（Phase Locked Loop）回路１は、ＲＥＦ信号（基準パルス）の入力を受け、ＶＣＯ信号（出力パルス）を出力する。
【００２３】
第一の実施形態にかかるＰＬＬ回路１は、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、位相差パルス停止部３０を備える。
【００２４】
電圧制御発振器（VCO：Voltage Controlled Oscillator）２０は、ループフィルタ１８から入力された電圧に応じた周波数のＶＣＯ信号（出力パルス）を出力する。
【００２５】
ループフィルタ１８は、チャージポンプ回路１６から入力された電流に応じた電圧を電圧制御発振器２０に与える。ループフィルタ１８は、オペアンプ１８ａ、抵抗１８ｂ、キャパシタンス１８ｃ、ライン１８Ｌを有する。
【００２６】
オペアンプ１８ａは、ライン１８Ｌを介して、チャージポンプ回路１６からの電流入力を負入力端子に受ける。なお、オペアンプ１８ａの正入力端子は接地されている。また、ライン１８Ｌには、二つのダイオードが接続されている。一方のダイオードは、アノード側がライン１８Ｌに接続されている（カソード側は接地）。他方のダイオードは、カソード側がライン１８Ｌに接続されている（アノード側は接地）。これら二つのダイオードにより、オペアンプ１８ａの負入力端子へ印加される電圧を所定範囲内とすることができる。
【００２７】
抵抗１８ｂは、オペアンプ１８ａの出力端子に接続されている。
【００２８】
キャパシタンス１８ｃは、一端が抵抗１８ｂに、他端がライン１８Ｌに接続されている。
【００２９】
分周器１３は、ＲＥＦ信号（基準パルス）をＲ分周（Ｒは正の整数）して、位相比較器１４に第一入力信号として与える。分周器２２は、ＶＣＯ信号（出力パルス）をＮ分周（Ｎは正の整数）して、位相比較器１４に第二入力信号として与える。ただし、Ｒ＝Ｎ＝１であってもよく、この場合は、第一入力信号がＲＥＦ信号（基準パルス）そのものであり、第二入力信号がＶＣＯ信号（出力パルス）そのものである。以後、Ｒ＝Ｎ＝１として、説明を行う。すると、分周器１３および分周器２２の存在を無視できる。
【００３０】
位相比較器１４は、第一入力信号（ＲＥＦ信号）と第二入力信号（ＶＣＯ信号）との位相差に応じた幅の位相差パルス（PFD_U信号またはPFD_D信号）を出力する。なお、第二入力信号の周波数が第一入力信号の周波数よりも低いときは、PFD_U信号が位相差パルスとなる。また、第二入力信号の周波数が第一入力信号の周波数よりも高いときは、PFD_D信号が位相差パルスとなる（例えば、図２を参照）。
【００３１】
位相比較器１４は、ＲＥＦ側フリップフロップ１４ａ、ＶＣＯ側フリップフロップ１４ｂ、ＡＮＤ回路１４ｃを有する。
【００３２】
ＲＥＦ側フリップフロップ１４ａは、左上にＤ入力端子、左下にクロック入力端子、右上にＱ出力端子、下辺中央にリセット端子を有する。Ｄ入力端子には、常に、Ｈ（High）の信号が入力されている。クロック入力端子には、第一入力信号（ＲＥＦ信号）が入力される。Ｑ出力端子からは、クロック入力端子への入力がＬ（Low）からＨ（High）に立ち上がった時点で、Ｄ入力端子への入力が出力される。ただし、リセット端子にＨが入力されれば、Ｑ出力端子からの出力はＬとなる。
【００３３】
ＶＣＯ側フリップフロップ１４ｂは、ＲＥＦ側フリップフロップ１４ａと同じ構造および入出力関係を有する。ただし、図示の便宜上、ＶＣＯ側フリップフロップ１４ｂのＱ出力端子を右下に図示している。また、ＶＣＯ側フリップフロップ１４ｂのクロック入力端子には、第二入力信号（ＶＣＯ信号）が入力される。
【００３４】
ＡＮＤ回路１４ｃは、ＲＥＦ側フリップフロップ１４ａの出力およびＶＣＯ側フリップフロップ１４ｂの出力を受け、両者がＨである場合に、Ｈを出力する。その他の場合には、ＡＮＤ回路１４ｃは、Ｌを出力する。
【００３５】
チャージポンプ回路１６は、位相差パルスを受けて、ループフィルタ１６への電流入力を行う。チャージポンプ回路１６は、定電流源１６ａ、スイッチ１６ｂ、定電流源１６ｃ、スイッチ１６ｄを有する。
【００３６】
定電流源１６ａは、一端が正電圧源（図示省略）に、他端がスイッチ１６ｂに接続されている。定電流源１６ａは、一端から他端へと電流を流す。
【００３７】
スイッチ１６ｂは、例えばトランジスタにより構成される。左側の端子から、Ｈ（High）が入力されると、定電流源１６ａがライン１８Ｌに接続される。左側の端子から、Ｌ（Low）が入力されると、定電流源１６ａが接地される。
【００３８】
第二入力信号の周波数が第一入力信号の周波数よりも低いときは、位相差パルス（PFD_U信号）を、スイッチ１６ｂの左側の端子が受ける。よって、定電流源１６ａがライン１８Ｌに接続され、ループフィルタ１８に正の電流が入力される（ループフィルタ１８に電荷が流れ込む）。
【００３９】
定電流源１６ｃは、一端が負電圧源（図示省略）に、他端がスイッチ１６ｄに接続されている。定電流源１６ａは、他端から一端へと電流を流す。
【００４０】
スイッチ１６ｄは、例えばトランジスタにより構成される。左側の端子から、Ｈ（High）が入力されると、定電流源１６ｃがライン１８Ｌに接続される。左側の端子から、Ｌ（Low）が入力されると、定電流源１６ｃが接地される。
【００４１】
第二入力信号の周波数が第一入力信号の周波数よりも高いときは、位相差パルス（PFD_D信号）を、スイッチ１６ｄの左側の端子が受ける。よって、定電流源１６ｃがライン１８Ｌに接続され、ループフィルタ１８に負の電流が入力される（ループフィルタ１８から電荷が流れ去る）。
【００４２】
位相差パルス停止部３０は、ＲＥＦ信号（基準パルス）がＰＬＬ回路１に入力されていない無入力状態において、位相比較器１４からのチャージポンプ回路１６への位相差パルス（PFD_U信号またはPFD_D信号）の入力を停止させる。より具体的には、位相差パルス停止部３０は、無入力状態において、位相比較器１４からの位相差パルスの出力を停止させる。
【００４３】
第一の実施形態にかかる位相差パルス停止部３０は、無入力状態検出器３２、ＯＲ回路３４を有する。
【００４４】
無入力状態検出器３２は、ＲＥＦ信号（基準パルス）が入力されていない無入力状態を検出する。無入力状態検出器３２は第一入力信号を受け、第一入力信号が所定の時間内でＬであり続けると、Ｈ（High）の無入力検出信号を出力する。
【００４５】
ＯＲ回路３４は、無入力状態検出器３２の出力とＡＮＤ回路１４ｃの出力とを受け、いずれか一方または双方がＨ（High）であるときに、Ｈのリセット信号を出力する。リセット信号は、ＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂのリセット端子に与えられる。
【００４６】
これにより、ＯＲ回路３４は、無入力状態検出器３２による無入力状態の検出（無入力検出信号（状態はＨ））を受け、リセット信号（状態はＨ）を出力し、ＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂのＱ出力端子からの出力をＬとする。すなわち、位相比較器１４からの出力（位相差パルスであるPFD_U信号またはPFD_D信号）が停止される。
【００４７】
なお、ＯＲ回路３４は、無入力状態検出器３２の出力とＡＮＤ回路１４ｃの出力とを受け、双方がＬ（Low）である場合にはＬを出力する。すなわち、かかる場合には、ＯＲ回路３４がリセット信号を出力しないこととなる。
【００４８】
次に、第一の実施形態の動作を説明する。
【００４９】
図２は、第一の実施形態において、ＲＥＦ信号（第一入力信号）が入力されていない状態から入力されるようになったときの信号のタイムチャートである。なお、図２の横軸は時間であり、縦軸は電圧である（図３、図５、図６も同様）。また、信号がＨ（High）のときは、信号が出力されており、信号がＬ（Low）のときは、信号が出力されていないものとする（図３、図５、図６も同様）。
【００５０】
なお、図２においては、ＶＣＯ信号の周波数がＲＥＦ信号の周波数よりも高かったのが、時間t5以後は、両者がほぼ等しくなる状態を示している。
【００５１】
まず、ＲＥＦ信号（第一入力信号）が入力される前（時間t1より前）においては、無入力状態検出器３２の出力はＨであり、無入力検出信号が出力される。よって、ＯＲ回路３４の出力はＨであり、リセット信号が出力される。出力されたリセット信号は、ＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂのリセット端子に与えられる。これにより、位相比較器１４のＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂからの出力はＬとなり、PFD_U信号およびPFD_D信号の出力は停止される。
【００５２】
ＲＥＦ信号（第一入力信号）が入力され始めてから、所定の時間が経過するまで（時間t1からt2まで）は、無入力状態検出器３２から無入力検出信号が出力され続ける。よって、位相比較器１４からの、PFD_U信号およびPFD_D信号の出力は停止されたままである。
【００５３】
ＲＥＦ信号（第一入力信号）が入力され始めてから、所定の時間が経過すると（時間t2より後）、無入力状態検出器３２の出力がＬとなり、無入力検出信号の出力が停止される。時間t2においては、位相比較器１４のＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂからの出力はＬであるため、ＡＮＤ回路１４ｃの出力はＬである。よって、無入力状態検出器３２の出力およびＡＮＤ回路１４ｃの出力を受けるＯＲ回路３４の出力はＬとなり、リセット信号の出力が停止される。ただし、より正確には、ＯＲ回路３４の処理等のためのわずかな時間だけ時間t2よりも後の時間に、リセット信号の出力が停止される。
【００５４】
時間t3において、電圧制御発振器２０からＶＣＯ信号が出力され、第二入力信号（パルスＰ１）として位相比較器１４のＶＣＯ側フリップフロップ１４ｂに与えられる。第二入力信号がＶＣＯ側フリップフロップ１４ｂに与えられる時点（時間t3）からPFD_D信号が出力される。すなわち、ＶＣＯ側フリップフロップ１４ｂの左下のクロック入力端子に与えられる第二入力信号（ＶＣＯ信号）が、時間t3においてＬからＨに立ち上がるので、ＶＣＯ側フリップフロップ１４ｂの右下のＱ出力端子から、Ｄ入力端子に入力されているＨが出力される。よって、ＶＣＯ側フリップフロップ１４ｂの右下のＱ出力端子の出力はＨとなり、PFD_D信号が出力される。
【００５５】
PFD_D信号が出力されると、スイッチ１６ｄが定電流源１６ｃをライン１８Ｌに接続する。これにより、ループフィルタ１８に負の電流が入力される（ループフィルタ１８から電荷が流れ去る）。よって、ループフィルタ１８から電圧制御発振器２０に与えられる電圧が低くなる。これにより、ＶＣＯ信号の周波数が低くなり、よりＲＥＦ信号の周波数に近づいていく。
【００５６】
時間t4において、ＲＥＦ信号が入力され、第一入力信号（パルスＰ２）として位相比較器１４のＲＥＦ側フリップフロップ１４ａに与えられる。第一入力信号がＲＥＦ側フリップフロップ１４ａに与えられる時点（時間t4）からPFD_U信号が出力される。すなわち、ＲＥＦ側フリップフロップ１４ａの左下のクロック入力端子に与えられる第一入力信号（ＲＥＦ信号）が、時間t4においてＬからＨに立ち上がるので、ＲＥＦ側フリップフロップ１４ａの右上のＱ出力端子から、Ｄ入力端子に入力されているＨが出力される。よって、ＲＥＦ側フリップフロップ１４ａの右上のＱ出力端子の出力はＨとなり、PFD_U信号が出力される。
【００５７】
時間t4から、PFD_U信号およびPFD_D信号が出力される。すなわち、ＲＥＦ側フリップフロップ１４ａの出力およびＶＣＯ側フリップフロップ１４ｂの出力がＨとなる。よって、ＡＮＤ回路１４ｃの出力がＨとなり、ＯＲ回路３４の出力はＨであり、リセット信号が出力される。ただし、より正確には、ＯＲ回路３４の処理等のためのわずかな時間だけ時間t4よりも後の時間に、リセット信号が出力される。これにより、位相比較器１４のＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂからの出力はＬとなり、PFD_U信号およびPFD_D信号の出力は停止される。
【００５８】
結局、位相比較器１４は、時間t3と時間t4との時間差にほぼ等しい幅の位相差パルス（PFD_D信号）を出力する。時間t3と時間t4との時間差は、ＲＥＦ信号（基準パルス）とＶＣＯ信号（出力パルス）との位相差に相当する。よって、位相比較器１４は、ＲＥＦ信号（第一入力信号）とＶＣＯ信号（第二入力信号）との位相差に応じた幅の位相差パルス（PFD_D信号）を出力する。
【００５９】
時間t4以後は、位相差パルス（PFD_D信号）の出力により、ＶＣＯ信号の周波数が低くなり、よりＲＥＦ信号の周波数に近づいていくことが繰り返される。そして、時間t5以後は、両者がほぼ等しくなる。時間t5以後は、PFD_U信号とPFD_D信号とがわずかな時間だけ出力された後に、リセット信号が出力されて、PFD_U信号とPFD_D信号との出力が停止されるといったことを繰り返す。
【００６０】
図３は、第一の実施形態において、ＲＥＦ信号（第一入力信号）が入力されている状態から、入力されなくなるようになったときの信号のタイムチャートである。
【００６１】
ＲＥＦ信号（基準パルス）とＶＣＯ信号（出力パルス）とが最後に同時に入力された時間t6から、PFD_U信号およびPFD_D信号が出力される。その後、わずかな時間が経過して、リセット信号が出力されるので、PFD_U信号およびPFD_D信号の出力は停止される。
【００６２】
ここで、時間t6以後は、ＲＥＦ信号（基準パルス）が入力されなくなったとする。すると、時間t7（ＶＣＯ信号（出力パルス）が、時間t6以後に初めて立ち上がる時点）から、PFD_D信号が出力される。なお、ＲＥＦ信号（基準パルス）が入力されないので、PFD_U信号は出力されない。
【００６３】
ＲＥＦ信号（第一入力信号）が入力されなくなってから所定の時間が経過すると、無入力状態検出器３２の出力がＨとなり、無入力検出信号が出力される。すると、ＯＲ回路３４の出力がＨとなり、リセット信号が出力される。リセット信号により、位相比較器１４のＶＣＯ側フリップフロップ１４ｂからの出力はＬとなり、PFD_D信号の出力は停止される。
【００６４】
もし、ここで、位相差パルス停止部３０が無ければ、PFD_D信号が出力され続け、ループフィルタ１８に負の電流が入力され続ける（ループフィルタ１８から電荷が流れ去り続ける）。これにより、オペアンプ１８ａに、サチュレーション（飽和：Saturation）が生じてしまう。これは、オペアンプ１８ａがサチュレーションから復帰する際の、位相セトリングの悪化を招く。さらに、チャージポンプ回路１６のスイッチ１６ｂ、１６ｄの差動間の熱バランスに起因する位相セトリングの悪化を招く。
【００６５】
しかし、第一の実施形態によれば、位相差パルス停止部３０が有るので、リセット信号が立ち上がる時間t8になれば、PFD_D信号の出力が停止される。よって、PFD_D信号が出力され続ける時間を時間t7から時間t8までに抑えることができ、ループフィルタ１８に負の電流が入力され続ける時間を削減できる。このようにして、チャージポンプ回路１６にループフィルタ１８から電流が流れ続けることを防止できる。
【００６６】
第二の実施形態
第二の実施形態にかかるＰＬＬ回路１は、遅延素子２を備える点が、第一の実施形態にかかるＰＬＬ回路１とは異なる。
【００６７】
図４は、本発明の第二の実施形態にかかるＰＬＬ回路１の構成を示す図である。第二の実施形態にかかるＰＬＬ回路１は、遅延素子２、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、位相差パルス停止部３０を備える。以後、第一の実施形態と同様な部分は同一の番号を付して説明を省略する。
【００６８】
分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器２０、分周器２２および位相差パルス停止部３０は、第一の実施形態と同様であり説明を省略する。
【００６９】
遅延素子２は、第一入力信号（ＲＥＦ信号）を遅延させて、位相比較器１４のＲＥＦ側フリップフロップ１４ａに与える。ただし、位相差パルス停止部３０の無入力状態検出器３２に与えられる第一入力信号は、遅延素子２により遅延されていないものである。また、遅延素子２によって、第一入力信号が遅延する時間（遅延時間）をT1とする。
【００７０】
次に、第二の実施形態の動作を説明する。
【００７１】
図５は、第二の実施形態において、ＲＥＦ信号（第一入力信号）が入力されていない状態から入力されるようになったときの信号のタイムチャートである。なお、遅延後のＲＥＦ信号とは、遅延素子２により遅延したＲＥＦ信号を意味する。
【００７２】
ＲＥＦ信号が遅延されて、位相比較器１４のＲＥＦ側フリップフロップ１４ａに与えられること以外は、第一の実施形態と特に差異は無い。
【００７３】
なお、基準パルス（ＲＥＦ信号）が最初に入力された時点t1から、無入力状態検出器３２が無入力状態を検出した無入力検出信号の出力を停止する時点t2までの時間をT2とする。また、T1＝T2とする。
【００７４】
図６は、第二の実施形態において、ＲＥＦ信号（第一入力信号）が入力されている状態から、入力されなくなるようになったときの信号のタイムチャートである。
【００７５】
ここで、基準パルス（ＲＥＦ信号）が最後に入力された時点t9から、無入力状態検出器３２が無入力状態を検出した無入力検出信号を出力する時点t10までの時間を検出応答時間とする。また、検出応答時間はT2に等しいものとする。
【００７６】
時間t9の後でも、遅延素子２により遅延したＲＥＦ信号が位相比較器１４のＲＥＦ側フリップフロップ１４ａに与えられ続ける。しかも、遅延したＲＥＦ信号と、ＶＣＯ信号とがほぼ同時に位相比較器１４に与えられ続ける。よって、図２における時間t5以後と同様に、PFD_U信号とPFD_D信号とがわずかな時間だけ出力された後に、リセット信号が出力されて、PFD_U信号とPFD_D信号との出力が停止されるといったことを繰り返す。時間t7a（ＶＣＯ信号（出力パルス）が、時間t9以後に初めて立ち上がる時点）以後も、同様に、この繰り返しが行われる。
【００７７】
時間t10において、無入力状態検出器３２の出力がＨとなり、無入力検出信号が出力される。すると、時間t8において、ＯＲ回路３４の出力がＨとなり、リセット信号が出力される。リセット信号により、位相比較器１４のＶＣＯ側フリップフロップ１４ｂからの出力はＬとなり、PFD_U信号とPFD_D信号との出力が停止される。
【００７８】
第二の実施形態によれば、位相差パルス停止部３０が有るので、リセット信号が立ち上がる時間t8になれば、PFD_U信号とPFD_D信号との出力が停止される。これは、第一の実施形態と同様な効果である。
【００７９】
しかも、第二の実施形態によれば、遅延素子２によりＲＥＦ信号を遅延させて位相比較器１４に与えるので、時間t7aから時間t8までの間にPFD_D信号が出力され続けることを防止できる（PFD_D信号が断続的に出力される）。時間t7aは、もし遅延素子２により遅延が無ければ、第一の実施形態における時間t7に相当する。よって、時間t7から時間t8までPFD_D信号が出力され続ける第一の実施形態（図３参照）よりも、さらに有効にPFD_D信号が出力され続けることを防止できる。このようにして、第一の実施形態よりも、さらに有効にチャージポンプ回路１６にループフィルタ１８から電流が流れ続けることを防止できる。
【００８０】
なお、検出応答時間T2と、遅延時間T1とは等しいと説明した。遅延時間T1が検出応答時間T2と等しいことが好ましいが、（遅延時間T1）＞（検出応答時間T2）でも、かまわない。
【００８１】
第三の実施形態
第三の実施形態にかかるＰＬＬ回路１は、ＰＬＬ回路１の外部に配置された波形発生器１２からＲＥＦ信号が入力される点が、第一の実施形態にかかるＰＬＬ回路１と異なる。しかも、第三の実施形態にかかるＰＬＬ回路１は、無入力状態検出器３２から無入力検出信号を得るのではなく、波形発生器１２から無入力状態信号を得る点が、第一の実施形態にかかるＰＬＬ回路１と異なる。
【００８２】
図７は、本発明の第三の実施形態にかかるＰＬＬ回路１の構成を示す図である。第三の実施形態にかかるＰＬＬ回路１は波形発生器（基準パルス生成装置）１２に接続される。第三の実施形態にかかるＰＬＬ回路１は、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、位相差パルス停止部３０を備える。以後、第一の実施形態と同様な部分は同一の番号を付して説明を省略する。
【００８３】
分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器２０および分周器２２は、第一の実施形態と同様であり説明を省略する。
【００８４】
波形発生器（基準パルス生成装置）１２は、ＲＥＦ信号（基準パルス）を生成する。しかも、波形発生器１２は、ＲＥＦ信号（基準パルス）がＰＬＬ回路１に入力されていない無入力状態を示す無入力状態信号を出力する。なお、無入力状態信号は、第二の実施形態で説明した無入力検出信号と同様なものであり、第二の実施形態における検出応答時間T2をほぼ０にしたようなものである。
【００８５】
第三の実施形態にかかる位相差パルス停止部３０は、ＯＲ回路３４を有する。
【００８６】
ＯＲ回路３４は、無入力状態信号とＡＮＤ回路１４ｃの出力とを受け、いずれか一方または双方がＨ（High）であるときに、Ｈのリセット信号を出力する。リセット信号は、ＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂのリセット端子に与えられる。
【００８７】
これにより、ＯＲ回路３４は、波形発生器（基準パルス生成装置）１２から無入力状態信号（状態はＨ）を受け、リセット信号（状態はＨ）を出力し、ＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂのＱ出力端子からの出力をＬとする。すなわち、位相比較器１４からの出力（位相差パルスであるPFD_U信号またはPFD_D信号）が停止される。
【００８８】
第三の実施形態の動作は第一の実施形態と同様であり説明を省略する。ただし、時間t1と時間t2はほぼ同時である（図２参照）。しかも、時間t6（ＲＥＦ信号とＶＣＯ信号とが最後に同時に入力された時間）と時間t8（リセット信号が立ち上がる時間）はほぼ同時であり、時間t7（ＶＣＯ信号が、時間t6以後に初めて立ち上がる時点）において、PFD_D信号が出力されないこととなる（図３参照）。
【００８９】
第三の実施形態によれば、位相差パルス停止部３０が有るので、リセット信号が立ち上がる時間t8になれば、PFD_U信号とPFD_D信号との出力が停止される。これは、第一の実施形態と同様な効果である。
【００９０】
しかも、第三の実施形態によれば、時間t6と時間t8はほぼ同時であり、時間t7において、PFD_D信号が出力されないこととなる。よって、時間t7から時間t8までPFD_D信号が出力され続ける第一の実施形態（図３参照）よりも、さらに有効にPFD_D信号が出力され続けることを防止できる。このようにして、第一の実施形態よりも、さらに有効にチャージポンプ回路１６にループフィルタ１８から電流が流れ続けることを防止できる。
【００９１】
なお、第三の実施形態の変形例として、無入力状態信号が波形発生器１２から出力された後で、かつ無入力状態信号が波形発生器１２から出力されている間に、無入力状態となるようにすることも考えられる。
【００９２】
これにより、REF信号を止める時点は、無入力状態信号が波形発生器１２から出力されている間であればよく、波形発生器１２の回路設計の労力が軽減される。
【００９３】
第四の実施形態
第四の実施形態にかかるＰＬＬ回路１は、波形発生器１２を制御する波形発生制御部１１から無入力状態信号を得る点が、第三の実施形態にかかるＰＬＬ回路１と異なる。
【００９４】
図８は、本発明の第四の実施形態にかかるＰＬＬ回路１の構成を示す図である。第四の実施形態にかかるＰＬＬ回路１は、基準パルス生成装置を構成する波形発生制御部１１および波形発生器１２に接続される。第四の実施形態にかかるＰＬＬ回路１は、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、位相差パルス停止部３０を備える。以後、第三の実施形態と同様な部分は同一の番号を付して説明を省略する。
【００９５】
分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器２０、分周器２２および位相差パルス停止部３０は、第三の実施形態と同様であり説明を省略する。
【００９６】
波形発生器（基準パルス生成装置）１２は、ＲＥＦ信号（基準パルス）を生成する。
【００９７】
波形発生制御部（基準パルス生成装置）１１は、波形発生器１２がＲＥＦ信号（基準パルス）を生成するタイミングを制御する。しかも、波形発生制御部１１は、ＲＥＦ信号（基準パルス）がＰＬＬ回路１に入力されていない無入力状態を示す無入力状態信号を出力する。なお、無入力状態信号は、第三の実施形態で説明した無入力状態信号と同様なものである。
【００９８】
なお、波形発生制御部１１は、電子回路として実現可能である。また、波形発生制御部１１は、ＣＰＵ、ハードディスク、メディア（フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭなど）読み取り装置を備えたコンピュータに、プログラムを記録したメディアを読み取らせて、ハードディスクにインストールすることにより実現可能である。
【００９９】
第四の実施形態の動作は第三の実施形態と同様であり説明を省略する。
【０１００】
第四の実施形態によれば、第三の実施形態と同様な効果を奏する。
【０１０１】
なお、第四の実施形態の変形例として、無入力状態信号が波形発生制御部１１から出力された後で、かつ無入力状態信号が波形発生制御部１１から出力されている間に、無入力状態となるようにすることも考えられる。
【０１０２】
これにより、REF信号を止める時点は、無入力状態信号が波形発生制御部１１から出力されている間であればよく、波形発生制御部１１の回路設計の労力が軽減される。
【０１０３】
第五の実施形態
第五の実施形態にかかるＰＬＬ回路１は、位相差パルス停止部がＯＲ回路３４にかえて、ＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂを有する点が、第一の実施形態にかかるＰＬＬ回路１とは異なる。
【０１０４】
図９は、本発明の第五の実施形態にかかるＰＬＬ回路１の構成を示す図である。第五の実施形態にかかるＰＬＬ回路１は、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、無入力状態検出器３２、ＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂを備える。以後、第一の実施形態と同様な部分は同様な番号を付して説明を省略する。
【０１０５】
分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器２０、分周器２２および無入力状態検出器３２は、第一の実施形態と同様であり説明を省略する。
【０１０６】
ただし、位相比較器１４のＡＮＤ回路１４ｃの出力が、ＲＥＦ側フリップフロップ１４ａおよびＶＣＯ側フリップフロップ１４ｂのリセット端子に与えられる。ＡＮＤ回路１４ｃの出力がＨ（High）であると、リセット信号が出力されていることになる。ＡＮＤ回路１４ｃの出力がＬ（Low）であると、リセット信号が出力されていないことになる。
【０１０７】
また、無入力状態検出器３２は、第一入力信号を受け、第一入力信号が所定の時間内でＬであり続けると、Ｌ（Low）の無入力検出信号を出力する。無入力検出信号が出力されていない場合は、無入力状態検出器３２の出力はＨ（High）となる。
【０１０８】
なお、無入力状態検出器３２およびＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂが、位相差パルス停止部を構成する。
【０１０９】
ＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂは、位相差パルス（PFD_U信号またはPFD_D信号）を受けて、チャージポンプ回路１６へ与える。ただし、ＡＮＤ回路３６ａ、３６ｂは、無入力状態において、位相差パルスをチャージポンプ回路１６へ与えない。より詳細には、ＡＮＤ回路３６ａ、３６ｂは、無入力状態検出器３２による無入力状態の検出（無入力検出信号（状態はＬ））を受け、位相差パルスをチャージポンプ回路１６へ与えないようにする。
【０１１０】
ＡＮＤ回路３６ａは、無入力状態検出器３２の出力およびＲＥＦ側フリップフロップ１４ａの出力を受け、両者がＨである場合に、Ｈを出力する。その他の場合には、ＡＮＤ回路３６ａは、Ｌを出力する。
【０１１１】
よって、ＡＮＤ回路３６ａは、無入力状態検出器３２による無入力状態の検出（無入力検出信号（状態はＬ））を受け、Ｌを出力する。これにより、ＲＥＦ側フリップフロップ１４ａから位相差パルスであるPFD_U信号が出力されていても、位相差パルス（PFD_U信号）がチャージポンプ回路１６へ与えられない。
【０１１２】
一方、ＡＮＤ回路３６ａは、無入力状態検出器３２により無入力状態が検出されない場合は、無入力状態検出器３２の出力（状態はＨ）を受ける。よって、ＲＥＦ側フリップフロップ１４ａから位相差パルスであるPFD_U信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ａからＨが出力される。したがって、無入力状態検出器３２により無入力状態が検出されない場合は、ＡＮＤ回路３６ａは、位相差パルス（PFD_U信号）を受けて、チャージポンプ回路１６へ与えることになる。
【０１１３】
ＡＮＤ回路３６ｂは、無入力状態検出器３２の出力およびＶＣＯ側フリップフロップ１４ｂの出力を受け、両者がＨである場合に、Ｈを出力する。その他の場合には、ＡＮＤ回路３６ｂは、Ｌを出力する。
【０１１４】
よって、ＡＮＤ回路３６ｂは、無入力状態検出器３２による無入力状態の検出（無入力検出信号（状態はＬ））を受け、Ｌを出力する。これにより、ＶＣＯ側フリップフロップ１４ｂから位相差パルスであるPFD_D信号が出力されていても、位相差パルス（PFD_D信号）がチャージポンプ回路１６へ与えられない。
【０１１５】
一方、ＡＮＤ回路３６ｂは、無入力状態検出器３２により無入力状態が検出されない場合は、無入力状態検出器３２の出力（状態はＨ）を受ける。よって、ＶＣＯ側フリップフロップ１４ｂから位相差パルスであるPFD_D信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ｂからＨが出力される。したがって、無入力状態検出器３２により無入力状態が検出されない場合は、ＡＮＤ回路３６ｂは、位相差パルス（PFD_D信号）を受けて、チャージポンプ回路１６へ与えることになる。
【０１１６】
次に、第五の実施形態の動作を説明する。
【０１１７】
ＲＥＦ信号（第一入力信号）が入力されていない状態から入力されるようになったときの信号の状態は、図２を参照して説明した第一の実施形態におけるＰＬＬ回路１の信号の状態とほぼ同様である。
【０１１８】
ただし、無入力検出信号のＬとＨは、図２に示す状態とは逆になる。すなわち、図２における時間t2より前は、無入力検出信号が出力され（出力状態はＬ（Low））、時間t2以後は、無入力検出信号が出力されない（出力状態はＨ（High））。無入力検出信号の状態にかかわらず、ＲＥＦ信号の出力後に、リセット信号はＨとなる。
【０１１９】
また、チャージポンプ回路１６へ与えられるPFD_U信号およびPFD_D信号の状態は、図２に示すPFD_U信号およびPFD_D信号の状態と同じものとなる。
【０１２０】
すなわち、時間t2より前は、無入力状態検出器３２から無入力検出信号が出力され（出力状態はＬ）、ＡＮＤ回路３６ａ、３６ｂに与えられる。このため、ＡＮＤ回路３６ａ、３６ｂはＬを出力し、チャージポンプ回路１６へ与える。よって、PFD_U信号およびPFD_D信号はチャージポンプ回路１６へは与えられない。
【０１２１】
また、時間t2以後は、無入力状態検出器３２から無入力検出信号が出力されない。よって、無入力状態検出器３２からＨが出力され、ＡＮＤ回路３６ａ、３６ｂに与えられる。このため、ＲＥＦ側フリップフロップ１４ａから位相差パルスであるPFD_U信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ａからＨが出力される。また、ＶＣＯ側フリップフロップ１４ｂから位相差パルスであるPFD_D信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ｂからＨが出力される。よって、時間t2以後は、位相比較器１４からPFD_U信号およびPFD_D信号が出力されると、それらはチャージポンプ回路１６へ与えられる。
【０１２２】
ＲＥＦ信号（第一入力信号）が入力されている状態から、入力されなくなるようになったときの信号の状態は、図３を参照して説明した第一の実施形態におけるＰＬＬ回路１の信号の状態とほぼ同様である。
【０１２３】
ただし、無入力検出信号のＬとＨは、図３に示す状態とは逆になる。すなわち、図３における時間t8（正確には、時間t8より少し前）において、無入力検出信号の状態がＨからＬに切り替わる。リセット信号は時間t8以後もＬであり続ける。
【０１２４】
また、チャージポンプ回路１６へ与えられるPFD_U信号およびPFD_D信号の状態は、図３に示すPFD_U信号およびPFD_D信号の状態と同じものとなる。
【０１２５】
すなわち、時間t8より前は、無入力状態検出器３２から無入力検出信号が出力されない。よって、無入力状態検出器３２からＨが出力され、ＡＮＤ回路３６ａ、３６ｂに与えられる。このため、ＲＥＦ側フリップフロップ１４ａから位相差パルスであるPFD_U信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ａからＨが出力される。また、ＶＣＯ側フリップフロップ１４ｂから位相差パルスであるPFD_D信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ｂからＨが出力される。よって、時間t8より前は、位相比較器１４からPFD_U信号およびPFD_D信号が出力されると、それらはチャージポンプ回路１６へ与えられる。
【０１２６】
また、時間t8以後は、無入力状態検出器３２から無入力検出信号が出力され（出力状態はＬ）、ＡＮＤ回路３６ａ、３６ｂに与えられる。このため、ＡＮＤ回路３６ａ、３６ｂはＬを出力し、チャージポンプ回路１６へ与える。よって、PFD_U信号およびPFD_D信号はチャージポンプ回路１６へは与えられない。
【０１２７】
もし、ここで、位相差パルス停止部が無ければ、PFD_D信号が出力され続け、ループフィルタ１８に負の電流が入力され続ける（ループフィルタ１８から電荷が流れ去り続ける）。これにより、オペアンプ１８ａに、サチュレーション（飽和：Saturation）が生じてしまう。これは、オペアンプ１８ａがサチュレーションから復帰する際の、位相セトリングの悪化を招く。さらに、チャージポンプ回路１６のスイッチ１６ｂ、１６ｄの差動間の熱バランスに起因する位相セトリングの悪化を招く。
【０１２８】
しかし、第五の実施形態によれば、（無入力状態検出器３２およびＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂを有する）位相差パルス停止部が有るので、無入力検出信号の状態がＨからＬに切り替わる時間t8になれば、ＶＣＯ側フリップフロップ１４ｂから位相差パルスであるPFD_D信号が出力されていても、位相差パルス（PFD_D信号）がチャージポンプ回路１６へ与えられない。よって、PFD_D信号がチャージポンプ回路１６に与えられ続ける時間を時間t7から時間t8までに抑えることができ、ループフィルタ１８に負の電流が入力され続ける時間を削減できる。このようにして、チャージポンプ回路１６にループフィルタ１８から電流が流れ続けることを防止できる。
【０１２９】
第六の実施形態
第六の実施形態にかかるＰＬＬ回路１は、遅延素子２を備える点が、第五の実施形態にかかるＰＬＬ回路１とは異なる。
【０１３０】
図１０は、本発明の第六の実施形態にかかるＰＬＬ回路１の構成を示す図である。第六の実施形態にかかるＰＬＬ回路１は、遅延素子２、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、無入力状態検出器３２およびＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂを備える。以後、第五の実施形態と同様な部分は同一の番号を付して説明を省略する。
【０１３１】
分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器２０、分周器２２、無入力状態検出器３２およびＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂは、第一の実施形態と同様であり説明を省略する。
【０１３２】
遅延素子２は、第一入力信号（ＲＥＦ信号）を遅延させて、位相比較器１４のＲＥＦ側フリップフロップ１４ａに与える。ただし、位相差パルス停止部の無入力状態検出器３２に与えられる第一入力信号は、遅延素子２により遅延されていないものである。また、遅延素子２によって、第一入力信号が遅延する時間（遅延時間）をT1とする。
【０１３３】
次に、第六の実施形態の動作を説明する。
【０１３４】
第六の実施形態において、ＲＥＦ信号（第一入力信号）が入力されていない状態から入力されるようになったときの信号の状態は、図５を参照して説明した第二の実施形態におけるＰＬＬ回路１の信号の状態とほぼ同様である。
【０１３５】
ただし、無入力検出信号のＬとＨは、図５に示す状態とは逆になる。すなわち、図５における時間t2より前は、無入力検出信号が出力され（出力状態はＬ（Low））、時間t2以後は、無入力検出信号が出力されない（出力状態はＨ（High））。無入力検出信号の状態にかかわらず、ＶＣＯ信号の出力後に、リセット信号はＨとなる。
【０１３６】
また、チャージポンプ回路１６へ与えられるPFD_U信号およびPFD_D信号の状態は、図５に示すPFD_U信号およびPFD_D信号の状態と同じものとなる。ＲＥＦ信号が遅延されて、位相比較器１４のＲＥＦ側フリップフロップ１４ａに与えられること以外は、第五の実施形態と特に差異は無い。
【０１３７】
なお、基準パルス（ＲＥＦ信号）が最初に入力された時点t1から、無入力状態検出器３２が無入力状態を検出した無入力検出信号の出力を停止する時点t2までの時間をT2とする。また、T1＝T2とする。
【０１３８】
ＲＥＦ信号（第一入力信号）が入力されている状態から、入力されなくなるようになったときの信号の状態は、図６を参照して説明した第二の実施形態におけるＰＬＬ回路１の信号の状態とほぼ同様である。
【０１３９】
ただし、無入力検出信号のＬとＨは、図６に示す状態とは逆になる。すなわち、図６における時間t10において、無入力検出信号の状態がＨからＬに切り替わる。リセット信号は時間t8以後はＬであり続ける。なお、時間t8以後に、無入力検出信号（状態はＬ）によって、ＡＮＤ回路３６ａ、３６ｂの出力がＬになり続けるものとする。時間t10から時間t8までの時間は、ＡＮＤ回路３６ａ、３６ｂの処理等による遅延時間である。
【０１４０】
また、チャージポンプ回路１６へ与えられるPFD_U信号およびPFD_D信号の状態は、図６に示すPFD_U信号およびPFD_D信号の状態と同じものとなる。
【０１４１】
ここで、基準パルス（ＲＥＦ信号）が最後に入力された時点t9から、無入力状態検出器３２が無入力状態を検出した無入力検出信号を出力する時点t10までの時間を検出応答時間とする。また、検出応答時間はT2に等しいものとする。
【０１４２】
時間t9の後でも、遅延素子２により遅延したＲＥＦ信号が位相比較器１４のＲＥＦ側フリップフロップ１４ａに与えられ続ける。しかも、遅延したＲＥＦ信号と、ＶＣＯ信号とがほぼ同時に位相比較器１４に与えられ続ける。よって、図２における時間t5以後と同様に、PFD_U信号とPFD_D信号とがわずかな時間だけ出力された後に、リセット信号が出力されて、PFD_U信号とPFD_D信号との出力が停止されるといったことを繰り返す。時間t7a（ＶＣＯ信号（出力パルス）が、時間t9以後に初めて立ち上がる時点）以後も、同様に、この繰り返しが行われる。
【０１４３】
しかも、時間t8までは（たとえ、時間t9以後でも）、無入力状態検出器３２から無入力検出信号が出力されない。よって、無入力状態検出器３２からＨが出力され、ＡＮＤ回路３６ａ、３６ｂに与えられる。このため、ＲＥＦ側フリップフロップ１４ａから位相差パルスであるPFD_U信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ａからＨが出力される。また、ＶＣＯ側フリップフロップ１４ｂから位相差パルスであるPFD_D信号（状態はＨ）が出力されているときは、ＡＮＤ回路３６ｂからＨが出力される。よって、時間t8までは（たとえ、時間t9以後でも）、位相比較器１４からPFD_U信号およびPFD_D信号が出力されると、それらはチャージポンプ回路１６へ与えられる。
【０１４４】
また、時間t8以後は、無入力状態検出器３２から無入力検出信号が出力され（出力状態はＬ）、ＡＮＤ回路３６ａ、３６ｂに与えられる。このため、ＡＮＤ回路３６ａ、３６ｂはＬを出力し、チャージポンプ回路１６へ与える。よって、PFD_U信号およびPFD_D信号はチャージポンプ回路１６へは与えられない。
【０１４５】
第六の実施形態によれば、位相差パルス停止部が有るので、時間t8になれば、PFD_U信号およびPFD_D信号はチャージポンプ回路１６へは与えられない。これは、第五の実施形態と同様な効果である。
【０１４６】
しかも、第六の実施形態によれば、遅延素子２によりＲＥＦ信号を遅延させて位相比較器１４に与えるので、時間t7aから時間t8までの間にPFD_D信号がチャージポンプ回路１６へ与えられ続けることを防止できる（PFD_D信号は断続的に与えられている）。時間t7aは、もし遅延素子２により遅延が無ければ、第一および第五の実施形態における時間t7に相当する。よって、時間t7から時間t8までPFD_D信号が出力され続ける第一の実施形態（図３参照）よりも、さらに有効にPFD_D信号がチャージポンプ回路１６へ与えられ続けることを防止できる。このようにして、第一および第五の実施形態よりも、さらに有効にチャージポンプ回路１６にループフィルタ１８から電流が流れ続けることを防止できる。
【０１４７】
なお、検出応答時間T2と、遅延時間T1とは等しいと説明した。遅延時間T1が検出応答時間T2と等しいことが好ましいが、（遅延時間T1）＞（検出応答時間T2）でも、かまわない。
【０１４８】
第七の実施形態
第七の実施形態にかかるＰＬＬ回路１は、ＰＬＬ回路１の外部に配置された波形発生器１２からＲＥＦ信号が入力される点が、第五の実施形態にかかるＰＬＬ回路１と異なる。しかも、第七の実施形態にかかるＰＬＬ回路１は、無入力状態検出器３２から無入力検出信号を得るのではなく、波形発生器１２から無入力状態信号を得る点が、第五の実施形態にかかるＰＬＬ回路１と異なる。
【０１４９】
図１１は、本発明の第七の実施形態にかかるＰＬＬ回路１の構成を示す図である。第七の実施形態にかかるＰＬＬ回路１は波形発生器（基準パルス生成装置）１２に接続される。第七の実施形態にかかるＰＬＬ回路１は、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、ＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂを備える。以後、第五の実施形態と同様な部分は同一の番号を付して説明を省略する。
【０１５０】
分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器２０および分周器２２は、第五の実施形態と同様であり説明を省略する。
【０１５１】
波形発生器（基準パルス生成装置）１２は、ＲＥＦ信号（基準パルス）を生成する。しかも、波形発生器１２は、ＲＥＦ信号（基準パルス）がＰＬＬ回路１に入力されていない無入力状態を示す無入力状態信号を出力する。なお、無入力状態信号は、第二の実施形態で説明した無入力検出信号と同様なものであり、第二の実施形態における検出応答時間T2をほぼ０にしたようなものである。ただし、無入力状態信号は、第二の実施形態で説明した無入力検出信号とはHighとLowとが逆転する。
【０１５２】
第七の実施形態にかかる位相差パルス停止部は、ＡＮＤ回路３６ａ、３６ｂを有する。
【０１５３】
ＡＮＤ回路３６ａは、無入力状態信号およびＲＥＦ側フリップフロップ１４ａの出力を受け、両者がＨである場合に、Ｈを出力する。その他の場合には、ＡＮＤ回路３６ａは、Ｌを出力する。
【０１５４】
これにより、ＡＮＤ回路３６ａは、波形発生器（基準パルス生成装置）１２から無入力状態信号（状態はＬ）を受け、出力をＬとする。すなわち、位相比較器１４からの出力（位相差パルスであるPFD_U信号）をチャージポンプ回路１６へ与えないようにする。
【０１５５】
ＡＮＤ回路３６ｂは、無入力状態信号およびＶＣＯ側フリップフロップ１４ｂの出力を受け、両者がＨである場合に、Ｈを出力する。その他の場合には、ＡＮＤ回路３６ｂは、Ｌを出力する。
【０１５６】
これにより、ＡＮＤ回路３６ｂは、波形発生器（基準パルス生成装置）１２から無入力状態信号（状態はＬ）を受け、出力をＬとする。すなわち、位相比較器１４からの出力（位相差パルスであるPFD_D信号）をチャージポンプ回路１６へ与えないようにする。
【０１５７】
なお、波形発生器（基準パルス生成装置）１２の出力がＨである場合（無入力状態信号が出力されていない）、ＡＮＤ回路３６ａ、３６ｂが、PFD_U信号およびPFD_D信号を、チャージポンプ回路１６へ与えることは、第五の実施形態と同様である。
【０１５８】
第七の実施形態の動作は第五の実施形態と同様であり説明を省略する。ただし、時間t1と時間t2はほぼ同時である（図２参照）。しかも、時間t6（ＲＥＦ信号とＶＣＯ信号とが最後に同時に入力された時間）と無入力状態信号が出力される時間とはほぼ同時であり、時間t7（ＶＣＯ信号が、時間t6以後に初めて立ち上がる時点）において、PFD_D信号がチャージポンプ回路１６へ与えられないこととなる（図３参照）。
【０１５９】
第七の実施形態によれば、位相差パルス停止部が有るので、無入力状態信号が出力される時間になれば、PFD_U信号とPFD_D信号とがチャージポンプ回路１６へ与えられないこととなる。これは、第五の実施形態と同様な効果である。
【０１６０】
しかも、第七の実施形態によれば、時間t6と無入力状態信号が出力される時間とはほぼ同時であり、時間t7において、PFD_D信号が出力されないこととなる。よって、時間t7から時間t8までPFD_D信号が出力され続ける第一および第五の実施形態（図３参照）よりも、さらに有効にPFD_D信号が出力され続けることを防止できる。このようにして、第一および第五の実施形態よりも、さらに有効にチャージポンプ回路１６にループフィルタ１８から電流が流れ続けることを防止できる。
【０１６１】
なお、第七の実施形態の変形例として、無入力状態信号が波形発生器１２から出力された後で、かつ無入力状態信号が波形発生器１２から出力されている間に、無入力状態となるようにすることも考えられる。
【０１６２】
これにより、REF信号を止める時点は、無入力状態信号が波形発生器１２から出力されている間であればよく、波形発生器１２の回路設計の労力が軽減される。
【０１６３】
第八の実施形態
第八の実施形態にかかるＰＬＬ回路１は、波形発生器１２を制御する波形発生制御部１１から無入力状態信号を得る点が、第七の実施形態にかかるＰＬＬ回路１と異なる。
【０１６４】
図１２は、本発明の第八の実施形態にかかるＰＬＬ回路１の構成を示す図である。第八の実施形態にかかるＰＬＬ回路１は、基準パルス生成装置を構成する波形発生制御部１１および波形発生器１２に接続される。第八の実施形態にかかるＰＬＬ回路１は、分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器（VCO：Voltage Controlled Oscillator）２０、分周器２２、ＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂを備える。以後、第七の実施形態と同様な部分は同一の番号を付して説明を省略する。
【０１６５】
分周器１３、位相比較器１４、チャージポンプ回路１６、ループフィルタ１８、電圧制御発振器２０、分周器２２およびＡＮＤ回路（位相差パルス中継部）３６ａ、３６ｂは、第七の実施形態と同様であり説明を省略する。
【０１６６】
波形発生器（基準パルス生成装置）１２は、ＲＥＦ信号（基準パルス）を生成する。
【０１６７】
波形発生制御部（基準パルス生成装置）１１は、波形発生器１２がＲＥＦ信号（基準パルス）を生成するタイミングを制御する。しかも、波形発生制御部１１は、ＲＥＦ信号（基準パルス）がＰＬＬ回路１に入力されていない無入力状態を示す無入力状態信号を出力する。なお、無入力状態信号は、第七の実施形態で説明した無入力状態信号と同様なものである。
【０１６８】
なお、波形発生制御部１１は、電子回路として実現可能である。また、波形発生制御部１１は、ＣＰＵ、ハードディスク、メディア（フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭなど）読み取り装置を備えたコンピュータに、プログラムを記録したメディアを読み取らせて、ハードディスクにインストールすることにより実現可能である。
【０１６９】
第八の実施形態の動作は第七の実施形態と同様であり説明を省略する。
【０１７０】
第八の実施形態によれば、第七の実施形態と同様な効果を奏する。
【０１７１】
なお、第八の実施形態の変形例として、無入力状態信号が波形発生制御部１１から出力された後で、かつ無入力状態信号が波形発生制御部１１から出力されている間に、無入力状態となるようにすることも考えられる。
【０１７２】
これにより、REF信号を止める時点は、無入力状態信号が波形発生制御部１１から出力されている間であればよく、波形発生制御部１１の回路設計の労力が軽減される。
【符号の説明】
【０１７３】
１ ＰＬＬ回路
２ 遅延素子
１３ 分周器
１４ 位相比較器
１４ａ ＲＥＦ側フリップフロップ
１４ｂ ＶＣＯ側フリップフロップ
１４ｃ ＡＮＤ回路
１６ チャージポンプ回路
１６ａ、１６ｃ 定電流源
１６ｂ、１６ｄ スイッチ
１８ ループフィルタ
２０ 電圧制御発振器（VCO）
２２ 分周器
３０ 位相差パルス停止部
３２ 無入力状態検出器
３４ ＯＲ回路
T1 遅延時間
T2 検出応答時間
１１ 波形発生制御部
１２ 波形発生器
３６ａ、３６ｂ ＡＮＤ回路（位相差パルス中継部）
【特許請求の範囲】
【請求項１】
基準パルスの入力を受け、出力パルスを出力するＰＬＬ回路であって、
入力された電圧に応じた周波数の前記出力パルスを出力する電圧制御発振器と、
入力された電流に応じた電圧を前記電圧制御発振器に与えるループフィルタと、
第一入力信号と第二入力信号との位相差に応じた幅の位相差パルスを出力する位相比較器と、
前記位相差パルスを受けて、前記ループフィルタへの電流入力を行うチャージポンプ回路と、
前記基準パルスが入力されていない無入力状態において、前記チャージポンプ回路への前記位相差パルスの入力を停止させる位相差パルス停止部と、
を備え、
前記第一入力信号は、前記基準パルスに基づく信号であり、
前記第二入力信号は、前記出力パルスに基づく信号である、
ＰＬＬ回路。
【請求項２】
請求項１に記載のＰＬＬ回路であって、
前記第一入力信号は、前記基準パルスそのもの、または前記基準パルスを分周したものであり、
前記第二入力信号は、前記出力パルスそのもの、または前記出力パルスを分周したものである、
ＰＬＬ回路。
【請求項３】
請求項１に記載のＰＬＬ回路であって、
前記チャージポンプ回路は、
前記第二入力信号の周波数が前記第一入力信号の周波数よりも低いときは、前記ループフィルタに正の電流を入力し、
前記第二入力信号の周波数が前記第一入力信号の周波数よりも高いときは、前記ループフィルタに負の電流を入力する、
ＰＬＬ回路。
【請求項４】
請求項１ないし３のいずれか一項に記載のＰＬＬ回路であって、
前記位相差パルス停止部は、前記無入力状態において、前記位相比較器からの前記位相差パルスの出力を停止させる、
ＰＬＬ回路。
【請求項５】
請求項４に記載のＰＬＬ回路であって、
前記位相差パルス停止部は、
前記基準パルスが入力されていない無入力状態を検出する無入力状態検出器を有し、
前記無入力状態検出器による前記無入力状態の検出を受け、前記位相比較器からの前記位相差パルスの出力を停止させる、
ＰＬＬ回路。
【請求項６】
請求項５に記載のＰＬＬ回路であって、
前記第一入力信号を遅延させて、前記位相比較器に与える遅延素子、
を備えたＰＬＬ回路。
【請求項７】
請求項６に記載のＰＬＬ回路であって、
前記基準パルスが最後に入力された時点から、前記無入力状態検出器が前記無入力状態を検出した無入力検出信号を出力する時点までの時間を、検出応答時間としたときに、
前記遅延素子による遅延時間が、前記検出応答時間に等しいか、または長い、
ＰＬＬ回路。
【請求項８】
請求項４に記載のＰＬＬ回路であって、
前記位相差パルス停止部は、
前記基準パルスを生成する基準パルス生成装置から、前記無入力状態を示す無入力状態信号を受けて、前記位相比較器からの前記位相差パルスの出力を停止させる、
ＰＬＬ回路。
【請求項９】
請求項１ないし３のいずれか一項に記載のＰＬＬ回路であって、
前記位相差パルス停止部は、
前記位相差パルスを受けて、前記チャージポンプ回路へ与える位相差パルス中継部を有し、
前記位相差パルス中継部は、前記無入力状態において、前記位相差パルスを前記チャージポンプ回路へ与えない、
ＰＬＬ回路。
【請求項１０】
請求項９に記載のＰＬＬ回路であって、
前記位相差パルス停止部は、前記基準パルスが入力されていない無入力状態を検出する無入力状態検出器を有し、
前記位相差パルス中継部は、前記無入力状態検出器による前記無入力状態の検出を受け、前記位相差パルスを前記チャージポンプ回路へ与えないようにする、
ＰＬＬ回路。
【請求項１１】
請求項１０に記載のＰＬＬ回路であって、
前記第一入力信号を遅延させて、前記位相比較器に与える遅延素子、
を備えたＰＬＬ回路。
【請求項１２】
請求項１１に記載のＰＬＬ回路であって、
前記基準パルスが最後に入力された時点から、前記無入力状態検出器が前記無入力状態を検出した無入力検出信号を出力する時点までの時間を、検出応答時間としたときに、
前記遅延素子による遅延時間が、前記検出応答時間に等しいか、または長い、
ＰＬＬ回路。
【請求項１３】
請求項９に記載のＰＬＬ回路であって、
前記位相差パルス中継部は、前記基準パルスを生成する基準パルス生成装置から、前記無入力状態を示す無入力状態信号を受けて、前記位相差パルスを前記チャージポンプ回路へ与えないようにする、
ＰＬＬ回路。
【請求項１４】
請求項８に記載のＰＬＬ回路であって、
前記無入力状態信号が前記基準パルス生成装置から出力されている間に、前記無入力状態となる、
ＰＬＬ回路。
【請求項１５】
請求項１３に記載のＰＬＬ回路であって、
前記無入力状態信号が前記基準パルス生成装置から出力されている間に、前記無入力状態となる、
ＰＬＬ回路。
【請求項１】
基準パルスの入力を受け、出力パルスを出力するＰＬＬ回路であって、
入力された電圧に応じた周波数の前記出力パルスを出力する電圧制御発振器と、
入力された電流に応じた電圧を前記電圧制御発振器に与えるループフィルタと、
第一入力信号と第二入力信号との位相差に応じた幅の位相差パルスを出力する位相比較器と、
前記位相差パルスを受けて、前記ループフィルタへの電流入力を行うチャージポンプ回路と、
前記基準パルスが入力されていない無入力状態において、前記チャージポンプ回路への前記位相差パルスの入力を停止させる位相差パルス停止部と、
を備え、
前記第一入力信号は、前記基準パルスに基づく信号であり、
前記第二入力信号は、前記出力パルスに基づく信号である、
ＰＬＬ回路。
【請求項２】
請求項１に記載のＰＬＬ回路であって、
前記第一入力信号は、前記基準パルスそのもの、または前記基準パルスを分周したものであり、
前記第二入力信号は、前記出力パルスそのもの、または前記出力パルスを分周したものである、
ＰＬＬ回路。
【請求項３】
請求項１に記載のＰＬＬ回路であって、
前記チャージポンプ回路は、
前記第二入力信号の周波数が前記第一入力信号の周波数よりも低いときは、前記ループフィルタに正の電流を入力し、
前記第二入力信号の周波数が前記第一入力信号の周波数よりも高いときは、前記ループフィルタに負の電流を入力する、
ＰＬＬ回路。
【請求項４】
請求項１ないし３のいずれか一項に記載のＰＬＬ回路であって、
前記位相差パルス停止部は、前記無入力状態において、前記位相比較器からの前記位相差パルスの出力を停止させる、
ＰＬＬ回路。
【請求項５】
請求項４に記載のＰＬＬ回路であって、
前記位相差パルス停止部は、
前記基準パルスが入力されていない無入力状態を検出する無入力状態検出器を有し、
前記無入力状態検出器による前記無入力状態の検出を受け、前記位相比較器からの前記位相差パルスの出力を停止させる、
ＰＬＬ回路。
【請求項６】
請求項５に記載のＰＬＬ回路であって、
前記第一入力信号を遅延させて、前記位相比較器に与える遅延素子、
を備えたＰＬＬ回路。
【請求項７】
請求項６に記載のＰＬＬ回路であって、
前記基準パルスが最後に入力された時点から、前記無入力状態検出器が前記無入力状態を検出した無入力検出信号を出力する時点までの時間を、検出応答時間としたときに、
前記遅延素子による遅延時間が、前記検出応答時間に等しいか、または長い、
ＰＬＬ回路。
【請求項８】
請求項４に記載のＰＬＬ回路であって、
前記位相差パルス停止部は、
前記基準パルスを生成する基準パルス生成装置から、前記無入力状態を示す無入力状態信号を受けて、前記位相比較器からの前記位相差パルスの出力を停止させる、
ＰＬＬ回路。
【請求項９】
請求項１ないし３のいずれか一項に記載のＰＬＬ回路であって、
前記位相差パルス停止部は、
前記位相差パルスを受けて、前記チャージポンプ回路へ与える位相差パルス中継部を有し、
前記位相差パルス中継部は、前記無入力状態において、前記位相差パルスを前記チャージポンプ回路へ与えない、
ＰＬＬ回路。
【請求項１０】
請求項９に記載のＰＬＬ回路であって、
前記位相差パルス停止部は、前記基準パルスが入力されていない無入力状態を検出する無入力状態検出器を有し、
前記位相差パルス中継部は、前記無入力状態検出器による前記無入力状態の検出を受け、前記位相差パルスを前記チャージポンプ回路へ与えないようにする、
ＰＬＬ回路。
【請求項１１】
請求項１０に記載のＰＬＬ回路であって、
前記第一入力信号を遅延させて、前記位相比較器に与える遅延素子、
を備えたＰＬＬ回路。
【請求項１２】
請求項１１に記載のＰＬＬ回路であって、
前記基準パルスが最後に入力された時点から、前記無入力状態検出器が前記無入力状態を検出した無入力検出信号を出力する時点までの時間を、検出応答時間としたときに、
前記遅延素子による遅延時間が、前記検出応答時間に等しいか、または長い、
ＰＬＬ回路。
【請求項１３】
請求項９に記載のＰＬＬ回路であって、
前記位相差パルス中継部は、前記基準パルスを生成する基準パルス生成装置から、前記無入力状態を示す無入力状態信号を受けて、前記位相差パルスを前記チャージポンプ回路へ与えないようにする、
ＰＬＬ回路。
【請求項１４】
請求項８に記載のＰＬＬ回路であって、
前記無入力状態信号が前記基準パルス生成装置から出力されている間に、前記無入力状態となる、
ＰＬＬ回路。
【請求項１５】
請求項１３に記載のＰＬＬ回路であって、
前記無入力状態信号が前記基準パルス生成装置から出力されている間に、前記無入力状態となる、
ＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−９９６５（Ｐ２０１１−９９６５Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１５０２３１（Ｐ２００９−１５０２３１）
【出願日】平成２１年６月２４日（２００９．６．２４）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２４日（２００９．６．２４）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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