ＰＬＬ装置及びその制御方法
【課題】 基準入力期間に対して基準信号断期間が長期間継続しても、基準信号に同期して安定した信号を出力することが可能な、制御が容易で安価なＰＬＬ技術を提供する。
【解決手段】 基準発信源から入力される基準信号に対して所定の位相差を有する出力信号を生成するＰＬＬ装置は、前記基準信号と前記出力信号との位相を比較して、当該位相の位相差に対応する位相差信号を出力する比較手段と、基準となる位相差に対応する基準位相差信号を保持する保持手段と、前記位相差信号、又は、前記基準位相差信号を制御信号として選択する選択手段と、前記選択手段が選択した制御信号に応じた周波数の前記出力信号を発振して出力する発振手段と、を備え、前記選択手段は、前記基準発信源から前記基準信号が入力されている期間は前記位相差信号を選択し、前記基準発信源から前記基準信号が入力されていない期間は前記基準位相差信号を選択する。
【解決手段】 基準発信源から入力される基準信号に対して所定の位相差を有する出力信号を生成するＰＬＬ装置は、前記基準信号と前記出力信号との位相を比較して、当該位相の位相差に対応する位相差信号を出力する比較手段と、基準となる位相差に対応する基準位相差信号を保持する保持手段と、前記位相差信号、又は、前記基準位相差信号を制御信号として選択する選択手段と、前記選択手段が選択した制御信号に応じた周波数の前記出力信号を発振して出力する発振手段と、を備え、前記選択手段は、前記基準発信源から前記基準信号が入力されている期間は前記位相差信号を選択し、前記基準発信源から前記基準信号が入力されていない期間は前記基準位相差信号を選択する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＬＬ装置及びその制御方法に関し、特に、基準信号が断続的に入力される場合においても、基準信号と所定の位相差を有する出力信号を継続的に生成するＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路とは、入力される基準信号の位相に同期した信号を生成する電子回路である。ＰＬＬ回路は周波数安定度の高い出力信号を生成できるため、幅広い分野で普及し使用されている。具体的用途としては、例えばＡＭ（Amplitude Modulation）検波やＦＭ（Frequency Modulation）復調、カラーテレビ受信部のクロマ回路、モータ制御等に使用されている。また近年では、携帯電話等の無線機の局部発振回路としてＰＬＬ周波数シンセサイザが多用されている。
【０００３】
図１０、図１１は、一般的なＰＬＬ回路の構成例を示す図である。図１０に示すＰＬＬ回路１００は、位相比較器１０１及びＬＰＦ（Low-Pass Filter）１０２、電圧制御発振器１０３によって構成される。以下にＰＬＬ回路１００を構成する各ブロックの動作について説明する。
【０００４】
位相比較器１０１は、入力される基準信号１１００と電圧制御発振器１０３が出力する出力信号１１０３との位相誤差に応じたパルス信号１１０１をＬＰＦ１０２に出力する。ＬＰＦ１０２は、入力したパルス信号１１０１を積分及び平均化することで位相誤差情報を含んだ直流電圧に変換し、制御電圧１１０２として電圧制御発振器１０３に出力する。電圧制御発振器１０３は、入力した制御電圧１１０２に応じた周波数を有す信号を、出力信号１１０３として出力する。ＰＬＬ回路は上記フィードバック制御系を構成することで、基準信号１１００と同位相の出力信号１１０３を生成する。
【０００５】
また、図１１に示すＰＬＬ回路１０４のように、電圧制御発振器１０３から位相比較器１０１への帰還路に、１／Ｎ分周回路１０５を挿入することにより、位相比較器１０１は基準信号１１００と帰還信号１１０５の位相誤差を出力する。このため、基準信号１１００のＮ倍の周波数を有する出力信号１１０４を得ることができる。
【０００６】
上記したＰＬＬ回路１００及びＰＬＬ回路１０４は、基準信号が連続的に入力される場合において、安定した出力信号を生成することができる。しかし、基準信号が連続的ではなく断続的に入力される場合、ＰＬＬ回路は基準信号が断状態の間（以後、基準信号断期間）、制御電圧に位相誤差情報を含ませることができない。そのため、基準信号と出力信号は同期外れを起こす可能性がある。
【０００７】
断続的に入力される基準信号を用いて、基準信号と所定の位相差を持つ連続的な出力信号を生成するＰＬＬ回路の構成が、特許文献１に記載されている。図１２は、特許文献１に記載されているＰＬＬ回路の構成を示す図である。図１２のＰＬＬ回路１１０では、ＬＰＦ１１２と電圧制御発振器１１４との間にサンプルホールド回路１１３が設けられている。また、サンプルホールド回路１１３にはサンプルホールド回路１１３の制御を行うパルス発生回路１１６が接続されている。このパルス発生回路１１６はサンプルホールド回路１１３が基準信号断期間中に、基準信号断期間前の制御電圧１１１２をアナログ値として保持するように制御する。そのため、基準信号断期間においても、ロック電圧と等価な制御電圧１１１３を電圧制御発振器１１４に入力することができ、基準信号１１１０と出力信号１１１４との同期外れを防止することができる。
【０００８】
また、別の構成が特許文献２に記載されている。特許文献２はＯＦＤＭ（Orthogonal Frequency Division Multiplexing：直行周波数分割多重）復調における基準搬送波周波数再生方式に関する構成を開示している。特許文献２に記載のＰＬＬ回路では、断続的に入力される基準信号の電圧波形をアナログ的もしくはデジタル的に保持し、基準信号断期間においては、保持した基準信号を繰り返し再生することで擬似的な基準信号を作り出し、電圧制御発振器ループを構成する。以上の動作により、特許文献１と同様に、基準信号と出力信号との同期外れを防止することができる。
【０００９】
また、特許文献２のＯＦＤＭ復調における基準搬送波周波数再生方式の実施形態には、断続的に送信する基準信号と基準信号との間に有用なデータを送信する通信システムが記載されている。この構成によれば、基準信号入力期間は可能な限り短く、基準信号断期間は可能な限り長くすることで実効伝送速度を向上させることができる。また、基準信号入力期間を短くすることは、基準発信源の停止期間を長くでき、また位相比較器や分周回路に生じるスイッチング損失も低減することができるため、より省電力化を図ることができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１１−４１６５号公報
【特許文献２】特開平１０−３０３８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１のＰＬＬ回路１１０において、実際にはサンプルホールド回路１１３が保持する制御電圧１１１３は、基準信号断期間中に自然放電や電源電圧の変動等の要因によりロック電圧から外れていく。その結果、基準信号断期間が長期間継続した場合、基準信号断期間中に生じる基準信号と出力信号との位相誤差を、基準信号が入力される期間（以後、基準信号入力期間）内で追従することができなくなってしまう。そういった状況に陥ると制御電圧１１１３はロック電圧に収束することができず発振等を起こし、ＰＬＬ回路１１０は基準信号１１１０と同期した出力信号１１１４を生成することができなくなるという課題がある。
【００１２】
以下に、特許文献１のＰＬＬ回路１１０に生じる同期外れについて説明する。図１３に示す２つのグラフ（Ａ）、（Ｂ）は、基準信号入力期間初期に基準信号１１１０と帰還信号１１１５との間に位相誤差ΔΘが生じていた場合における、基準信号１１１０と帰還信号１１１５の位相の推移の例を示している。なお縦軸は位相(rad)、横軸は時間(s)であり、信号の傾きは、その瞬間における信号の角周波数（rad/sec）となる。ここでＰＬＬ回路１１０は、基準信号断期間中は基準信号入力期間中の制御電圧１１１２を保持して使用する。そのため、図１３に示すように基準信号断期間においてＰＬＬ回路１１０の帰還信号１１１５は、基準信号入力期間から基準信号断期間に遷移する際の位相の傾き（角周波数）が保持されることになる。ゆえに基準信号断期間が比較的短期間であれば、基準信号断期間中に基準信号１１１０と帰還信号１１１５との間に位相誤差が生じたとしても、図１３（Ａ）に示すよう位相誤差は時間経過と共に収束していく。しかし基準信号断期間が長期間継続する場合は、図１３（Ｂ）に示すよう位相誤差は時間経過と共に収束せず、発散してしまう。
【００１３】
また、図１４は、基準信号断期間中に基準信号１１１０と帰還信号１１１５との間に位相誤差が発生した場合における制御電圧１１１３の過渡応答波形例を示す簡易図である。基準信号断期間が比較的短期間であれば、図１４（Ａ）に示すように、制御電圧１１１３は時間経過とともにロック電圧に収束していく。しかし基準信号断期間が長期間継続する場合は、図１４（Ｂ）に示すように制御電圧１１１３は収束せず、発散してしまう。
【００１４】
特許文献２のＰＬＬ回路は、特許文献１のＰＬＬ回路と比較して、基準信号断期間に対する耐性力は高いと考えられる。しかし保持した基準信号の波形から位相的に連続した擬似的な基準信号を生成するためには、時間的な精度の高い制御が必須となる。このため、実現には高速なＡＤＣ（Analog-to-Digital Converter）、ＤＡＣ（Digital-to-Analog Converter）等の回路が必要となる。
【００１５】
特許文献２には、さらに、断続的に入力される基準信号を保持し、また各基準信号の位相を検出して、それらの位相が揃うように加算を行う構成について記述されている。しかし、これを実現するためには、加算回路に加えて相当量のメモリが必要である。
【００１６】
以上に説明したことをまとめると、特許文献１のＰＬＬ回路を用いれば、ＬＰＦとＶＣＯとの間にサンプル／ホールド回路を設けることで、入力信号が入力されない期間でもサンプル／ホールド回路のホールド電圧を制御電圧として使用する。これにより、制御的に簡易で安価なＰＬＬ回路を構成することができるが、基準信号断期間が長期間継続した場合に、同期外れを起こすという課題がある。また、特許文献２のＰＬＬ回路を用いれば、基準信号断期間の時間長に対して耐性力の高いＰＬＬ回路を構成することはできるが、そのための制御が複雑であり、安価に構成することができないという課題がある。
【００１７】
本発明は上記課題に鑑み、基準入力期間に対して基準信号断期間が長期間継続しても、基準信号に同期して安定した信号を出力することが可能な、制御が容易で安価なＰＬＬ技術を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明によれば、基準発信源から入力される基準信号に対して所定の位相差を有する出力信号を生成するＰＬＬ装置であって、
前記基準信号と前記出力信号との位相を比較して、当該位相の位相差に対応する位相差信号を出力する比較手段と、
基準となる位相差に対応する基準位相差信号を保持する保持手段と、
前記位相差信号、又は、前記基準位相差信号を制御信号として選択する選択手段と、
前記選択手段が選択した制御信号に応じた周波数の前記出力信号を発振して出力する発振手段と、
を備え、
前記選択手段は、前記基準発信源から前記基準信号が入力されている期間は前記位相差信号を選択し、前記基準発信源から前記基準信号が入力されていない期間は前記基準位相差信号を選択する
ことを特徴とするＰＬＬ装置が提供される。
【００１９】
また、本発明によれば、基準発信源から入力される基準信号に対して所定の位相差を有する出力信号を生成するＰＬＬ装置の制御方法であって、
前記基準信号と前記出力信号との位相を比較して、当該位相の位相差に対応する位相差信号を出力する比較工程と、
前記位相差信号、又は、保持手段に保持された基準となる位相差に対応する基準位相差信号を、制御信号として選択する選択工程と、
前記選択工程において選択された制御信号に応じた周波数の前記出力信号を発振して出力する発振工程と、
を備え、
前記選択工程においては、前記基準発信源から前記基準信号が入力されている期間は前記位相差信号を選択し、前記基準発信源から前記基準信号が入力されていない期間は前記基準位相差信号を選択する
ことを特徴とするＰＬＬ装置の制御方法が提供される。
【発明の効果】
【００２０】
本発明によれば、基準入力期間に対して基準信号断期間が長期間継続しても、基準信号に同期して安定した信号を出力することが可能な、制御が容易で安価なＰＬＬ技術を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】ＰＬＬ回路の構成例を示す図である。
【図２】基準信号、制御電圧、ゲート信号、及びラッチ信号の電圧波形例を示した簡易図である。
【図３】ＰＬＬ回路における基準信号と帰還信号の位相変移の例を示す模式図である。
【図４】制御電圧の過渡応答波形の例を簡易に示した図である。
【図５】ＰＬＬ回路の構成例を示す図である。
【図６】ラッチ回路に保持するデジタルデータがロック電圧から外れた場合における制御電圧の定常状態での電圧波形の例を示す簡易図である。
【図７】ＰＬＬ回路の構成例を示す図である。
【図８】ロック電圧を保持するＬＰＦの構成例を示す図である。
【図９】基準信号、ゲート信号、及び出力信号の電圧波形例を示した簡易図である。
【図１０】ＰＬＬ回路の構成例を示す図である。
【図１１】ＰＬＬ回路の構成例を示す図である。
【図１２】ＰＬＬ回路の構成例を示す図である。
【図１３】基準信号入力期間初期に基準信号と帰還信号との間に位相誤差が生じていた場合における、基準信号と帰還信号の位相の推移の例を示す図である。
【図１４】基準信号断期間中に基準信号と帰還信号との間に位相誤差が発生した場合における制御電圧の過渡応答波形例を示す簡易図である。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照して本発明に係る実施の形態を詳細に説明する。ただし、この実施の形態に記載されている構成要素はあくまでも例示であり、本発明の範囲をそれらのみに限定する趣旨のものではない。また、本実施の形態で説明されている特徴の組み合わせの全てが発明の解決手段に必須のものとは限らない。
【００２３】
＜＜実施形態１＞＞
以下に本発明の実施形態に係るＰＬＬ（Phase Locked Loop）回路について図面を参照しつつ説明する。図１は本発明の実施形態１に係るＰＬＬ回路の構成例を示す図である。また図２は、基準信号１０００、制御電圧１００３、制御信号生成部９が出力するゲート信号１００９及びラッチ信号１０１０の電圧波形の例を示した簡易図である。
【００２４】
本実施形態１のＰＬＬ回路１は、従来のＰＬＬ回路１０４（図１１）に加えて、ＬＰＦ（Low-Path Filter）３と電圧制御発振器４との間に
・ＡＤＣ（Analog-Digital Converter）６。
・ラッチ回路７。
・ＤＡＣ（Digital-Analog Converter）８。
・セレクタ１０。
・各ブロックの動作を制御する制御信号生成部９。
が設置されている。
【００２５】
また、図２に示すように基準信号を入力する前に、ＰＬＬ回路１の引き込み時間より長い時間長を有する長期間基準信号を入力する。ここでセレクタ１０は、ゲート信号１００９がＨｉｇｈの時にＬＰＦ出力信号１００２を選択、Ｌｏｗの時にＤＡＣ出力信号１００８を選択し、制御電圧１００３として出力する。またラッチ回路７は、ラッチ信号１０１０の立ち上がりエッジに同期して、ＡＤＣ６から出力されるデジタルデータを保持する。また、ラッチ回路７の後段にはＤＡＣ８が接続されており、ラッチ回路７から出力されるデジタルデータをアナログ信号に変換して出力する。なお長期間基準信号と基準信号は同一の基準信号発振源から生成されているものとする。
【００２６】
以下に、本実施形態１のＰＬＬ回路１における各ブロックの動作について説明する。まず、長期間基準信号がＰＬＬ回路１に入力される期間（以後、長期間基準信号入力期間）におけるＰＬＬ回路１の動作について説明する。長期間基準信号入力期間において制御信号生成部９は、長期間基準信号の電力検知を行い、長期間基準信号の受信を検知したらゲート信号１００９をＨｉｇｈに制御する。そのため、セレクタ１０は、ＬＰＦ出力信号１００２を選択し、制御電圧１００３として電圧制御発振器４に出力する。上記動作によりＰＬＬ回路１は、フィードバック制御を行う一般的なＰＬＬ回路の系となる。このときＡＤＣ６は、入力される制御電圧１００３（ＬＰＦ出力信号１００２）を所定の時間間隔でアナログ信号からデジタル信号に変換し、ＡＤＣ出力信号１００６としてラッチ回路７に出力する。
【００２７】
ここで長期間基準信号はＰＬＬ回路１が持つ引き込み時間以上の時間幅を有する。そのため、ＰＬＬ回路１は長期間基準信号の入力開始時刻から引き込み時間経過後から長期間基準信号の終了時刻までの期間は、長期間基準信号１０００と出力信号１００４が同期する期間（以後、同期期間）となる。また、この同期期間における制御電圧１００３はロック電圧となる。このロック電圧の電圧値を保持すべく、同期期間中に制御信号生成部９はパルス状のラッチ信号１０１０を出力する。ラッチ信号１０１０を受信したラッチ回路７は、受信した時点（図２のa点）でＡＤＣ出力信号１００６を保持する。上記動作により、ラッチ回路７はロック電圧のデジタルデータを保持する。なお、本実施形態１において、ラッチ回路７が保持する値は、長期間基準信号期間末における同期期間中の制御電圧が唯一であり、以降に入力される基準信号において更新は行わない。この点が特許文献１及び特許文献２記載のＰＬＬ回路と異なる。
【００２８】
次に、基準信号断期間におけるＰＬＬ回路１の動作について説明する。制御信号生成部９は、基準信号の電力検知を行い、基準信号が検知されない期間（基準信号断期間）は、ゲート信号１００９をＬｏｗに制御する。そのため、セレクタ１０は、ＤＡＣ出力信号１００８を選択し、制御電圧１００３として電圧制御発振器４に出力する。ここでＤＡＣ出力信号１００８は、ラッチ回路７が保持するデジタルデータをアナログ信号に変換したものである。そのため、ＤＡＣの分解能に依存するが、ＤＡＣ出力信号１００８はロック電圧とほぼ等価である。それゆえ、基準信号断期間において、以後ロック電圧とほぼ等しい制御電圧１００３を電圧制御発振器４に入力することができ、その結果基準信号断期間中でも基準信号１０００と帰還信号１００５との位相差を一定に保持することができる。
【００２９】
最後に基準信号入力期間におけるＰＬＬ回路１の動作について説明する。制御信号生成部９は、基準信号の電力検知を行い、基準信号が検知される期間（基準信号入力期間）は、制御信号生成部９はゲート信号１００９をＨｉｇｈに制御する。そのため、セレクタ１０は、ＬＰＦ出力信号１００２を選択し、制御電圧１００３として電圧制御発振器４に出力する。この動作によりＰＬＬ回路１は、長期間基準信号入力期間と同様、フィードバック制御を行う一般的なＰＬＬ回路の系となる。ゆえに、基準信号入力期間では、基準信号断期間中に位相ノイズや電源電圧の変動等により生じた基準信号１０００と帰還信号１００５との位相誤差を補正することができる。以上が本実施形態１に係るＰＬＬ回路１の基本動作に関する説明である。
【００３０】
次に、本実施形態１に係るＰＬＬ回路１の効果について説明する。ＰＬＬ回路１は上述したように、基準信号入力期間では一般的なＰＬＬ回路動作を行い、基準信号断期間では、ロック電圧とほぼ等価な制御電圧１００３を電圧制御発振器４に入力する。そのため、帰還信号１００５は、基準信号入力期間では基準信号１０００との位相誤差を追従することができ、基準信号断期間では基準信号１０００との位相誤差を一定に保つことができる。ゆえに、基準信号入力期間が充分な長さでなくとも、図３に示すよう帰還信号１００５と基準信号１０００との位相誤差を時間経過と共に収束させることが可能であり、図１３（Ｂ）に示したような不安定な状態に陥ることを防ぐことができる。ここで、図３はＰＬＬ回路における基準信号と帰還信号の位相変移の例を示す模式図である。
【００３１】
また、図４は、基準信号断期間中に基準信号１０００と帰還信号１００５との間に位相誤差が発生した場合における制御電圧１００３の過渡応答波形の例を簡易に示した図である。本実施形態１に係るＰＬＬ回路１を用いれば、基準信号入力期間が充分な長さでなくとも、図１４（Ｂ）のように発散することなく、時間経過と共にロック電圧に収束させることができる。つまり、本実施形態１に係るＰＬＬ回路を用いれば、基準信号断期間の時間が長くても、従来のＰＬＬ回路と比較して安定して基準信号に同期して安定した信号を出力することが可能である。
【００３２】
なお本実施形態１では、基準信号を断続的に入力する前に長期間基準信号を入力することで、ラッチ回路７に保持するロック電圧の探索を行った。しかし事前に基準信号に対するロック電圧を把握していた場合は、メモリ等にロック電圧の電圧値を保持させておき、基準信号断期間に読み出す構成であってもよい。また本実施形態１においてゲート信号は、基準信号の電力検知を行うことで制御したが、基準信号入力期間及び基準信号断期間の時間幅が事前に所定の長さで規定されていれば、カウンターやタイマーを用いて制御することもできる。その方法については後述の実施形態３で示す。
【００３３】
上記のように、本実施形態では、基準発信源から入力される基準信号に対して所定の位相差を有する出力信号を生成するＰＬＬ装置を説明した。このＰＬＬ装置は、基準となる位相差に対応する基準位相差信号を保持するためのラッチ回路を有している。このＰＬＬ装置は、基準信号と出力信号との位相を比較して、当該位相の位相差に対応する位相差信号を出力し、位相差信号、又は、基準位相差信号を制御信号として選択し、選択した制御信号に応じた周波数の出力信号を発振して出力する。ここで、基準発信源から基準信号が入力されている期間は位相差信号を選択し、基準発信源から基準信号が入力されていない期間は基準位相差信号を選択する。このように本実施形態では、間欠的に到来する基準信号入力期間に位相差信号を記憶していくのではなく、予め基準位相差信号を保持しておき、基準信号の入力の有無に応じて、そのときの位相差信号、又は、基準位相差信号を制御信号として選択して使用する。このため、基準信号断期間の時間が長くても、基準信号に同期して安定した信号を出力することが可能である。また、本実施形態の構成は回路構成が複雑でないため、安価に作成することができる。
【００３４】
また、本実施形態では、予め定められた長さの期間継続して基準信号が入力された後における位相差信号を基準位相差信号として保持して使用する。このため、理想的な値の基準位相差信号を用いて安定動作させることができる。
【００３５】
また、本実施形態では、基準位相差信号をデジタル形式で保持する。このため、基準位相差信号の値が劣化するのを極力防止することができる。
【００３６】
また、本実施形態では、電圧制御発振器４が出力した出力信号の周波数を変換して分周する分周回路５を備え、位相比較器２は基準信号と分周された出力信号との位相を比較して、当該位相の位相差に対応する位相差信号を出力する。このため、基準信号の周波数に関わらず、様々な周波数の信号を安定的に出力することができる。
【００３７】
＜＜実施形態２＞＞
更に、ラッチ回路７に保持するデジタルデータを補正する構成要素を設ければ、ラッチ回路７に保持するデジタルデータが電圧制御発振器の温度特性変化等によってロック電圧から外れてしまったとしても補正することができ、高精度なＰＬＬ回路を実現できる。
【００３８】
本実施形態２では、ラッチ回路７に保持するデジタルデータを補正可能な構成要素を備えたＰＬＬ回路について説明する。図５は、実施形態２に係るＰＬＬ回路の構成例を示す図である。図５に示すＰＬＬ回路２０は、図１に示したＰＬＬ回路１に、差分電圧計測部２１と保持電圧補正部２２、そして加算／減算器２３を加えた構成となっている。
【００３９】
ここでＰＬＬ回路２０について説明を行う前に、ＰＬＬ回路１にてラッチ回路７に保持するデジタルデータがロック電圧から外れてしまった場合における制御電圧１００３の電圧波形について説明する。図６は、ラッチ回路７に保持するデジタルデータがロック電圧から外れた場合における制御電圧１００３の定常状態での電圧波形の例を示す簡易図である。
【００４０】
図６（Ａ）に示すように、もしラッチ回路７に保持するデジタルデータ、つまり基準信号断期間中の制御電圧１００３（ＤＡＣ出力信号１００８）が、ロック電圧より上の電圧値をとっていたとする。この場合、基準信号入力期間中の制御電圧１００３（ＬＰＦ出力信号１００２）は、基準信号断期間に生じた位相誤差の補正を行うため、基準信号断期間の制御電圧１００３とは逆にロック電圧より下の電圧値をとる。一方、ラッチ回路７に保持するデジタルデータが、ロック電圧より下の電圧値をとっていた場合は、図６（Ｂ）に示すように、基準信号入力期間の制御電圧１００３は、ロック電圧より上の電圧値をとる。
【００４１】
このように、ラッチ回路７に保持するデジタルデータがロック電圧から外れた場合、基準信号入力期間と基準信号断期間とで制御電圧の電圧値に差分（以後、差分電圧）が生じることとなる。またラッチ回路７に保持するデジタルデータがロック電圧から離れるほど差分電圧は大きくなり、逆にラッチ回路７に保持するデジタルデータがロック電圧に近づくほど差分電圧は小さくなる。そしてラッチ回路７に保持するデジタルデータがロック電圧に一致すれば、差分電圧は理論上０になる。本実施形態２の構成ではこのような差分電圧の特性を利用して、ラッチ回路７に保持するデジタルデータの補正を行う。
【００４２】
図５に示すＰＬＬ回路２０の差分電圧計測部２１は、基準信号入力期間及び基準信号断期間での制御電圧１００３、即ち基準信号入力期間中のＬＰＦ出力信号１００２と基準信号断期間中のＤＡＣ出力信号１００９の電圧値を計測し、両者の差分電圧を算出する。そして、差分電圧計測部２１は、その差分電圧を所定の時間間隔で、保持電圧補正部２２に差分電圧信号１０１１として出力する。なお本実施形態において差分電圧信号１０１１は、次の式により定義される。：
差分電圧信号１０１１ ＝ 基準信号断期間中のＤＡＣ出力信号１００８の電圧値 − 基準信号入力期間中のＬＰＦ出力信号１００２の電圧値
保持電圧補正部２２は入力した差分電圧信号１０１１を元に、ラッチ回路７が保持するデジタルデータとロック電圧とのズレを判定し、ラッチ回路７が保持するデジタルデータに対する補正項を決定する。そしてその補正項をデジタル信号に変換し、補正信号１０１２として加算／減算回路２３に出力する。
【００４３】
ここで、補正信号１０１２について簡単に説明する。保持電圧補正部２２は、例えば入力された差分電圧信号１０１１が所定の閾値以上であると判定した場合は、現在出力中の補正信号１０１２から所定値だけ減算した値を新規の補正信号１０１２として出力する。また逆に、入力された差分電圧信号１０１１が所定の閾値以下であると判定した場合は、現在出力中の補正信号１０１２から所定値だけ加算した値を新規の補正信号１０１２として出力する。
【００４４】
そして加算／減算回路２３は、ラッチ回路７からのデジタルデータ１００７と補正信号１０１２について、加算もしくは減算を行い、ＤＡＣ８に出力する。以上、上記した３つのブロックを実施形態１に係るＰＬＬ回路１に追加することで、ＤＡＣ８に入力されるデジタルデータの補正を行うことができ、結果としてラッチ回路７に保持するデジタルデータを補正することなる。なお、差分電圧計測部２１、保持電圧補正部２２及び加算／減算器２３以外のブロックについては、実施形態１に係るＰＬＬ回路１の動作と同様であるため、詳細については省略する。
【００４５】
上記動作により、ラッチ回路７に保持するデジタルデータが外部的もしくは内部的要因によりロック電圧から外れた場合においても、ロック電圧に収束するよう補正を行うことが可能となる。なお本実施形態２では、基準信号入力期間の制御電圧１００３（ＬＰＦ出力信号１００２）と基準信号断期間の制御電圧１００３（ＤＡＣ出力信号１００８）との差分電圧を求めることにより補正信号１０１２を決定したが、これに限られない。例えば、基準信号入力期間の制御電圧１００３（ＬＰＦ出力信号１００２）をデジタル信号に変換したデジタルデータとラッチ回路７が保持するデジタルデータとの差分値で補正信号１０１２を決定してもよい。
【００４６】
上記のように、本実施形態では、基準信号が入力されている期間における位相差信号と、保持している基準位相差信号との差分を計測し、この差分に基づいて保持している基準位相差信号を補正する。このため、実施形態２に係るＰＬＬ回路２０は、実施形態１として記述したＰＬＬ回路１の効果に加え、ラッチ回路７が保持するデジタルデータがロック電圧から外れたとしてもロック電圧の電圧値に収束するよう補正を行うことができる。
【００４７】
また、本実施形態の構成では、所定値を基準位相差信号に加算又は減算することにより、この基準位相差信号を補正する。このため、簡易で安価な構成で実現することができる。
【００４８】
＜＜実施形態３＞＞
上記の実施形態１及び実施形態２ではラッチ回路を用いてロック電圧をデジタル形式で保持した。本実施形態ではラッチ回路の代わりとして、長い時定数を有するＬＰＦを用いることで、ロック電圧をアナログ形式で保持することを特徴とするＰＬＬ回路について説明する。
【００４９】
図７に実施形態３に係るＰＬＬ回路の構成例を示す。図７に示すＰＬＬ回路３０は、図１に示したＰＬＬ回路１を構成するＡＤＣ６、ラッチ回路７、ＤＡＣ８をＬＰＦ３１、ＳＷ３２に代えた構成となっている。
【００５０】
ここでＬＰＦ３１は基準信号入力期間と比較して十分に長い時定数を有するＬＰＦであり、例えば図８に示す抵抗３２、コンデンサ３３及びボルテージ・フォロアを構成するオペアンプ３４により構成される。ボルテージ・フォロア３４は、抵抗３２とコンデンサ３３が、ＬＰＦ３の特性に影響を与えないよう設置されている。またＳＷ３２は、ゲート信号１００９がＨｉｇｈの期間（基準信号入力期間）はＯＮ状態となり、ＬＰＦ３１に制御電圧１００３を入力するよう制御する。また、ゲート信号１００９がＬｏｗの期間（基準信号断期間）はＯＦＦ状態となり、ＬＰＦ３１の入力端がハイインピーダンスとなるよう制御される。ここで電圧制御発振器４の入力インピーダンスもハイインピーダンスの為、基準信号断期間はコンデンサ３３の電荷は保持される。また制御信号部３５は、基準信号１０００の電力検知を行う電力検知部、及び出力信号１００４のクロックをカウントするカウンタ−を有しており、電力検知結果もしくはカウンターのカウント値に応じてゲート信号を生成する。なおＬＰＦ３１、ＳＷ３２、制御信号部３５以外のブロックについては、実施形態１に係るＰＬＬ回路１の動作と同様であるため、詳細については省略する。
【００５１】
ここで本実施形態に係るＰＬＬ回路３０の動作について説明を行う前に、本実施形態における基準信号期間と基準信号断期間の時間幅について説明する。図９は、基準信号１０００、ゲート信号１００９、及び出力信号１００４の電圧波形の一例を簡易的に示した図である。基準信号期間の時間幅は基準信号１０００のクロック周期のＮ倍とし、また基準断信号期間の時間幅は基準信号１０００のクロック周期のＭ倍と事前に規定されているものとする。また基準信号期間と基準断信号期間は図のように、長期間基準信号期間後、交互に存在するものとする。つまり長期間基準信号期間後、基準信号は一定の期間、一定の間隔で断続的に入力され、その時間幅は事前に規定されている。なお図９では説明の便宜上、分周回路５の分周率が１の場合の電圧波形を図示したが、これに限らず、１以上の整数値であればどのような分周値をとっても良い。
【００５２】
以上を踏まえて、本実施形態に係るＰＬＬ回路３０の動作について説明する。まず長期間基準信号入力期間におけるＰＬＬ回路３０の動作について説明する。長期間基準信号入力期間において制御信号生成部９は、実施形態１と同様、例えば長期間基準信号の受信を検知したらゲート信号１００９をＨｉｇｈに制御する。そのため、セレクタ１０は、ＬＰＦ出力信号１００２を選択し、制御電圧１００３として電圧制御発振器４に出力する。上記動作によりＰＬＬ回路３０は、フィードバック制御を行う一般的なＰＬＬ回路の系となる。またＳＷ３２はＯＮ状態となり、ＬＰＦ３１には制御電圧１００３（ＬＰＦ出力信号１００２）が入力される。ここで長期間基準信号の時間幅は、実施形態１及び実施形態２の長期間基準信号とは異なり、ＬＰＦ３１のコンデンサ３３にロック電圧（ＰＬＬ回路３０の引き込み時間経過後の制御電圧１００３）が充電されるまでに有する時間以上であるものとする。つまり長期間基準信号が終了するまでに、ＬＰＦ３１のコンデンサ３３にロック電圧とほぼ等価な電圧が保持されることとなる。
【００５３】
次に、基準信号断期間におけるＰＬＬ回路３０の動作について説明する。制御信号生成部９は、長期間基準信号の受信が検知されなくなった時点、つまり長期間基準信号が終了した時点（図９のｂ点）で、入力される出力信号１００４の例えば立ち上がりエッジを０からカウントし始め、同時にゲート信号１００９をＬｏｗに制御する。ゲート信号１００９がＬｏｗに制御されると、セレクタ１０はＬＰＦ出力信号１０１５（ＬＰＦ３１のコンデンサ３３が保持する電圧）を選択し、制御電圧１００３として電圧制御発振器４に出力する。またＳＷ３２はＯＦＦ状態となる為、ＬＰＦ３１のコンデンサ３３の電荷は保たれる為、ＬＰＦ３１が出力するＬＰＦ出力信号１０１５はロック電圧とほぼ等価となる。それゆえ、基準信号断期間において、以後ロック電圧とほぼ等しい制御電圧１００３を電圧制御発振器４に入力することができる。その結果、実施形態１と同様、基準信号断期間中でも基準信号１０００と帰還信号１００５との位相差を一定に保持することができる。
【００５４】
次に、基準信号入力期間におけるＰＬＬ回路３０の動作について説明する。制御信号生成部９はカウント値がＭとなると、ゲート信号１００９をＨｉｇｈに制御する（図９のｃ点）。そしてカウント値を０に戻して、再び出力信号１００４をカウントし始める。基準信号１０００と出力信号１００４の同期が保たれていれば、ゲート信号１００９をＨｉｇｈに制御した時点で、基準信号入力期間となり、基準信号がＰＬＬ回路３０に入力される。セレクタ１０は、ゲート信号１００９がＨｉｇｈになると、ＬＰＦ出力信号１００２を選択し、制御電圧１００３として電圧制御発振器４に出力する。この動作によりＰＬＬ回路３０は、長期間基準信号入力期間と同様、フィードバック制御を行う一般的なＰＬＬ回路の系となる。ゆえに実施形態１と同様、基準信号断期間中に位相ノイズや電源電圧の変動等により生じた基準信号１０００と帰還信号１００５との位相誤差を補正することができる。またこのときＳＷ３２はＯＮ状態となり、ＬＰＦ３１にはＬＰＦ出力信号１００２が入力される。ＬＰＦ３１の時定数は基準信号入力期間と比較して十分に長い為、基準信号入力期間中においてＬＰＦ出力信号１０１５はＬＰＦ出力信号１００２にほとんど影響を受けない。
【００５５】
ここでもしロック電圧が電圧制御発信器の温度特性等の影響により変化した場合について考える。仮にＬＰＦ３１が出力するＬＰＦ出力信号１０１５が、ロック電圧より上の電圧値を取っていたとする。この場合、実施形態２でも説明したように、基準信号入力期間中の制御電圧１００３（ＬＰＦ出力信号１００２）は、図６（Ａ）に示したように、基準信号断期間に生じた位相誤差の補正を行う。このため、基準信号断期間の制御電圧１００３（ＬＰＦ出力信号１０１５）とは逆にロック電圧より下の電圧値をとる。一方、ＬＰＦ出力信号１０１５がロック電圧より下の電圧値をとっていた場合は、図６（Ｂ）に示したように、基準信号入力期間の制御電圧１００３（ＬＰＦ出力信号１００２）は、ロック電圧より上の電圧値をとる。ＬＰＦ３１の時定数は基準信号入力期間と比較して十分に長い為、基準信号入力期間中においてＬＰＦ出力信号１０１５の電圧値はＬＰＦ出力信号１００２の電圧値と一致はしないが微小ながら近づく。それゆえＬＰＦ出力信号１０１５は正規のロック電圧に近づくこととなる。つまり、本実施形態に係るＰＬＬ回路３０は電圧制御発信器の温度特性等によるロック電圧の変動に追従することができる。なお、本実施形態ではＳＷ３２をセレクタ１０とＬＰＦ３１の間に設けたが、ここに限らず、例えば位相比較器２とＬＰＦ３との間に設けても良い。また基準信号入力期間中にＬＰＦ３１に入力する信号は、制御電圧１００３ではなく位相比較器２の出力である出力信号１００１であっても良い。
【００５６】
また制御信号生成部９はカウント値がＮとなるとゲート信号１００９をＬｏｗに制御する（図９のｄ点）。そしてカウント値を０に戻して、再び出力信号１００４をカウントする。そしてカウント値がＭとなるとゲート信号１００９をＨｉｇｈに制御する（図９のe点）。以上のような動作を繰り返すことで、制御信号生成部９は、長期間基準信号以降は電力検知を行うことなく、基準信号入力期間と基準信号断期間を判定することができ、それに応じてゲート信号１００９を制御することができる。
【００５７】
上記のように、本実施形態では、基準位相差信号を保持する保持手段として非常に長い時定数を有するＬＰＦを用い、基準信号が入力される期間における位相差信号を上記ＬＰＦに入力するよう制御することで基準位相差信号を徐々に補正する。このため実施形態３に係るＰＬＬ回路３０は、実施形態２と比較して長い長期基準信号期間が必要となるが、実施形態２よりも簡易で安価な構成で電圧制御発振器の温度特性変化等によるロック電圧の変動にも対応することができる。
【００５８】
上述のＰＬＬ回路およびその制御方法によれば、基準信号断期間中は、帰還信号と基準信号との位相誤差を一定に留め、基準信号入力期間でのみ、帰還信号と基準信号との位相誤差を追従させる。このため、従来のＰＬＬ回路と比較して基準信号断期間の時間長に対して耐性力が高く、かつ制御的に容易で安価なＰＬＬ回路を構成することができる。
【技術分野】
【０００１】
本発明はＰＬＬ装置及びその制御方法に関し、特に、基準信号が断続的に入力される場合においても、基準信号と所定の位相差を有する出力信号を継続的に生成するＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路とは、入力される基準信号の位相に同期した信号を生成する電子回路である。ＰＬＬ回路は周波数安定度の高い出力信号を生成できるため、幅広い分野で普及し使用されている。具体的用途としては、例えばＡＭ（Amplitude Modulation）検波やＦＭ（Frequency Modulation）復調、カラーテレビ受信部のクロマ回路、モータ制御等に使用されている。また近年では、携帯電話等の無線機の局部発振回路としてＰＬＬ周波数シンセサイザが多用されている。
【０００３】
図１０、図１１は、一般的なＰＬＬ回路の構成例を示す図である。図１０に示すＰＬＬ回路１００は、位相比較器１０１及びＬＰＦ（Low-Pass Filter）１０２、電圧制御発振器１０３によって構成される。以下にＰＬＬ回路１００を構成する各ブロックの動作について説明する。
【０００４】
位相比較器１０１は、入力される基準信号１１００と電圧制御発振器１０３が出力する出力信号１１０３との位相誤差に応じたパルス信号１１０１をＬＰＦ１０２に出力する。ＬＰＦ１０２は、入力したパルス信号１１０１を積分及び平均化することで位相誤差情報を含んだ直流電圧に変換し、制御電圧１１０２として電圧制御発振器１０３に出力する。電圧制御発振器１０３は、入力した制御電圧１１０２に応じた周波数を有す信号を、出力信号１１０３として出力する。ＰＬＬ回路は上記フィードバック制御系を構成することで、基準信号１１００と同位相の出力信号１１０３を生成する。
【０００５】
また、図１１に示すＰＬＬ回路１０４のように、電圧制御発振器１０３から位相比較器１０１への帰還路に、１／Ｎ分周回路１０５を挿入することにより、位相比較器１０１は基準信号１１００と帰還信号１１０５の位相誤差を出力する。このため、基準信号１１００のＮ倍の周波数を有する出力信号１１０４を得ることができる。
【０００６】
上記したＰＬＬ回路１００及びＰＬＬ回路１０４は、基準信号が連続的に入力される場合において、安定した出力信号を生成することができる。しかし、基準信号が連続的ではなく断続的に入力される場合、ＰＬＬ回路は基準信号が断状態の間（以後、基準信号断期間）、制御電圧に位相誤差情報を含ませることができない。そのため、基準信号と出力信号は同期外れを起こす可能性がある。
【０００７】
断続的に入力される基準信号を用いて、基準信号と所定の位相差を持つ連続的な出力信号を生成するＰＬＬ回路の構成が、特許文献１に記載されている。図１２は、特許文献１に記載されているＰＬＬ回路の構成を示す図である。図１２のＰＬＬ回路１１０では、ＬＰＦ１１２と電圧制御発振器１１４との間にサンプルホールド回路１１３が設けられている。また、サンプルホールド回路１１３にはサンプルホールド回路１１３の制御を行うパルス発生回路１１６が接続されている。このパルス発生回路１１６はサンプルホールド回路１１３が基準信号断期間中に、基準信号断期間前の制御電圧１１１２をアナログ値として保持するように制御する。そのため、基準信号断期間においても、ロック電圧と等価な制御電圧１１１３を電圧制御発振器１１４に入力することができ、基準信号１１１０と出力信号１１１４との同期外れを防止することができる。
【０００８】
また、別の構成が特許文献２に記載されている。特許文献２はＯＦＤＭ（Orthogonal Frequency Division Multiplexing：直行周波数分割多重）復調における基準搬送波周波数再生方式に関する構成を開示している。特許文献２に記載のＰＬＬ回路では、断続的に入力される基準信号の電圧波形をアナログ的もしくはデジタル的に保持し、基準信号断期間においては、保持した基準信号を繰り返し再生することで擬似的な基準信号を作り出し、電圧制御発振器ループを構成する。以上の動作により、特許文献１と同様に、基準信号と出力信号との同期外れを防止することができる。
【０００９】
また、特許文献２のＯＦＤＭ復調における基準搬送波周波数再生方式の実施形態には、断続的に送信する基準信号と基準信号との間に有用なデータを送信する通信システムが記載されている。この構成によれば、基準信号入力期間は可能な限り短く、基準信号断期間は可能な限り長くすることで実効伝送速度を向上させることができる。また、基準信号入力期間を短くすることは、基準発信源の停止期間を長くでき、また位相比較器や分周回路に生じるスイッチング損失も低減することができるため、より省電力化を図ることができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１１−４１６５号公報
【特許文献２】特開平１０−３０３８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１のＰＬＬ回路１１０において、実際にはサンプルホールド回路１１３が保持する制御電圧１１１３は、基準信号断期間中に自然放電や電源電圧の変動等の要因によりロック電圧から外れていく。その結果、基準信号断期間が長期間継続した場合、基準信号断期間中に生じる基準信号と出力信号との位相誤差を、基準信号が入力される期間（以後、基準信号入力期間）内で追従することができなくなってしまう。そういった状況に陥ると制御電圧１１１３はロック電圧に収束することができず発振等を起こし、ＰＬＬ回路１１０は基準信号１１１０と同期した出力信号１１１４を生成することができなくなるという課題がある。
【００１２】
以下に、特許文献１のＰＬＬ回路１１０に生じる同期外れについて説明する。図１３に示す２つのグラフ（Ａ）、（Ｂ）は、基準信号入力期間初期に基準信号１１１０と帰還信号１１１５との間に位相誤差ΔΘが生じていた場合における、基準信号１１１０と帰還信号１１１５の位相の推移の例を示している。なお縦軸は位相(rad)、横軸は時間(s)であり、信号の傾きは、その瞬間における信号の角周波数（rad/sec）となる。ここでＰＬＬ回路１１０は、基準信号断期間中は基準信号入力期間中の制御電圧１１１２を保持して使用する。そのため、図１３に示すように基準信号断期間においてＰＬＬ回路１１０の帰還信号１１１５は、基準信号入力期間から基準信号断期間に遷移する際の位相の傾き（角周波数）が保持されることになる。ゆえに基準信号断期間が比較的短期間であれば、基準信号断期間中に基準信号１１１０と帰還信号１１１５との間に位相誤差が生じたとしても、図１３（Ａ）に示すよう位相誤差は時間経過と共に収束していく。しかし基準信号断期間が長期間継続する場合は、図１３（Ｂ）に示すよう位相誤差は時間経過と共に収束せず、発散してしまう。
【００１３】
また、図１４は、基準信号断期間中に基準信号１１１０と帰還信号１１１５との間に位相誤差が発生した場合における制御電圧１１１３の過渡応答波形例を示す簡易図である。基準信号断期間が比較的短期間であれば、図１４（Ａ）に示すように、制御電圧１１１３は時間経過とともにロック電圧に収束していく。しかし基準信号断期間が長期間継続する場合は、図１４（Ｂ）に示すように制御電圧１１１３は収束せず、発散してしまう。
【００１４】
特許文献２のＰＬＬ回路は、特許文献１のＰＬＬ回路と比較して、基準信号断期間に対する耐性力は高いと考えられる。しかし保持した基準信号の波形から位相的に連続した擬似的な基準信号を生成するためには、時間的な精度の高い制御が必須となる。このため、実現には高速なＡＤＣ（Analog-to-Digital Converter）、ＤＡＣ（Digital-to-Analog Converter）等の回路が必要となる。
【００１５】
特許文献２には、さらに、断続的に入力される基準信号を保持し、また各基準信号の位相を検出して、それらの位相が揃うように加算を行う構成について記述されている。しかし、これを実現するためには、加算回路に加えて相当量のメモリが必要である。
【００１６】
以上に説明したことをまとめると、特許文献１のＰＬＬ回路を用いれば、ＬＰＦとＶＣＯとの間にサンプル／ホールド回路を設けることで、入力信号が入力されない期間でもサンプル／ホールド回路のホールド電圧を制御電圧として使用する。これにより、制御的に簡易で安価なＰＬＬ回路を構成することができるが、基準信号断期間が長期間継続した場合に、同期外れを起こすという課題がある。また、特許文献２のＰＬＬ回路を用いれば、基準信号断期間の時間長に対して耐性力の高いＰＬＬ回路を構成することはできるが、そのための制御が複雑であり、安価に構成することができないという課題がある。
【００１７】
本発明は上記課題に鑑み、基準入力期間に対して基準信号断期間が長期間継続しても、基準信号に同期して安定した信号を出力することが可能な、制御が容易で安価なＰＬＬ技術を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明によれば、基準発信源から入力される基準信号に対して所定の位相差を有する出力信号を生成するＰＬＬ装置であって、
前記基準信号と前記出力信号との位相を比較して、当該位相の位相差に対応する位相差信号を出力する比較手段と、
基準となる位相差に対応する基準位相差信号を保持する保持手段と、
前記位相差信号、又は、前記基準位相差信号を制御信号として選択する選択手段と、
前記選択手段が選択した制御信号に応じた周波数の前記出力信号を発振して出力する発振手段と、
を備え、
前記選択手段は、前記基準発信源から前記基準信号が入力されている期間は前記位相差信号を選択し、前記基準発信源から前記基準信号が入力されていない期間は前記基準位相差信号を選択する
ことを特徴とするＰＬＬ装置が提供される。
【００１９】
また、本発明によれば、基準発信源から入力される基準信号に対して所定の位相差を有する出力信号を生成するＰＬＬ装置の制御方法であって、
前記基準信号と前記出力信号との位相を比較して、当該位相の位相差に対応する位相差信号を出力する比較工程と、
前記位相差信号、又は、保持手段に保持された基準となる位相差に対応する基準位相差信号を、制御信号として選択する選択工程と、
前記選択工程において選択された制御信号に応じた周波数の前記出力信号を発振して出力する発振工程と、
を備え、
前記選択工程においては、前記基準発信源から前記基準信号が入力されている期間は前記位相差信号を選択し、前記基準発信源から前記基準信号が入力されていない期間は前記基準位相差信号を選択する
ことを特徴とするＰＬＬ装置の制御方法が提供される。
【発明の効果】
【００２０】
本発明によれば、基準入力期間に対して基準信号断期間が長期間継続しても、基準信号に同期して安定した信号を出力することが可能な、制御が容易で安価なＰＬＬ技術を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】ＰＬＬ回路の構成例を示す図である。
【図２】基準信号、制御電圧、ゲート信号、及びラッチ信号の電圧波形例を示した簡易図である。
【図３】ＰＬＬ回路における基準信号と帰還信号の位相変移の例を示す模式図である。
【図４】制御電圧の過渡応答波形の例を簡易に示した図である。
【図５】ＰＬＬ回路の構成例を示す図である。
【図６】ラッチ回路に保持するデジタルデータがロック電圧から外れた場合における制御電圧の定常状態での電圧波形の例を示す簡易図である。
【図７】ＰＬＬ回路の構成例を示す図である。
【図８】ロック電圧を保持するＬＰＦの構成例を示す図である。
【図９】基準信号、ゲート信号、及び出力信号の電圧波形例を示した簡易図である。
【図１０】ＰＬＬ回路の構成例を示す図である。
【図１１】ＰＬＬ回路の構成例を示す図である。
【図１２】ＰＬＬ回路の構成例を示す図である。
【図１３】基準信号入力期間初期に基準信号と帰還信号との間に位相誤差が生じていた場合における、基準信号と帰還信号の位相の推移の例を示す図である。
【図１４】基準信号断期間中に基準信号と帰還信号との間に位相誤差が発生した場合における制御電圧の過渡応答波形例を示す簡易図である。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照して本発明に係る実施の形態を詳細に説明する。ただし、この実施の形態に記載されている構成要素はあくまでも例示であり、本発明の範囲をそれらのみに限定する趣旨のものではない。また、本実施の形態で説明されている特徴の組み合わせの全てが発明の解決手段に必須のものとは限らない。
【００２３】
＜＜実施形態１＞＞
以下に本発明の実施形態に係るＰＬＬ（Phase Locked Loop）回路について図面を参照しつつ説明する。図１は本発明の実施形態１に係るＰＬＬ回路の構成例を示す図である。また図２は、基準信号１０００、制御電圧１００３、制御信号生成部９が出力するゲート信号１００９及びラッチ信号１０１０の電圧波形の例を示した簡易図である。
【００２４】
本実施形態１のＰＬＬ回路１は、従来のＰＬＬ回路１０４（図１１）に加えて、ＬＰＦ（Low-Path Filter）３と電圧制御発振器４との間に
・ＡＤＣ（Analog-Digital Converter）６。
・ラッチ回路７。
・ＤＡＣ（Digital-Analog Converter）８。
・セレクタ１０。
・各ブロックの動作を制御する制御信号生成部９。
が設置されている。
【００２５】
また、図２に示すように基準信号を入力する前に、ＰＬＬ回路１の引き込み時間より長い時間長を有する長期間基準信号を入力する。ここでセレクタ１０は、ゲート信号１００９がＨｉｇｈの時にＬＰＦ出力信号１００２を選択、Ｌｏｗの時にＤＡＣ出力信号１００８を選択し、制御電圧１００３として出力する。またラッチ回路７は、ラッチ信号１０１０の立ち上がりエッジに同期して、ＡＤＣ６から出力されるデジタルデータを保持する。また、ラッチ回路７の後段にはＤＡＣ８が接続されており、ラッチ回路７から出力されるデジタルデータをアナログ信号に変換して出力する。なお長期間基準信号と基準信号は同一の基準信号発振源から生成されているものとする。
【００２６】
以下に、本実施形態１のＰＬＬ回路１における各ブロックの動作について説明する。まず、長期間基準信号がＰＬＬ回路１に入力される期間（以後、長期間基準信号入力期間）におけるＰＬＬ回路１の動作について説明する。長期間基準信号入力期間において制御信号生成部９は、長期間基準信号の電力検知を行い、長期間基準信号の受信を検知したらゲート信号１００９をＨｉｇｈに制御する。そのため、セレクタ１０は、ＬＰＦ出力信号１００２を選択し、制御電圧１００３として電圧制御発振器４に出力する。上記動作によりＰＬＬ回路１は、フィードバック制御を行う一般的なＰＬＬ回路の系となる。このときＡＤＣ６は、入力される制御電圧１００３（ＬＰＦ出力信号１００２）を所定の時間間隔でアナログ信号からデジタル信号に変換し、ＡＤＣ出力信号１００６としてラッチ回路７に出力する。
【００２７】
ここで長期間基準信号はＰＬＬ回路１が持つ引き込み時間以上の時間幅を有する。そのため、ＰＬＬ回路１は長期間基準信号の入力開始時刻から引き込み時間経過後から長期間基準信号の終了時刻までの期間は、長期間基準信号１０００と出力信号１００４が同期する期間（以後、同期期間）となる。また、この同期期間における制御電圧１００３はロック電圧となる。このロック電圧の電圧値を保持すべく、同期期間中に制御信号生成部９はパルス状のラッチ信号１０１０を出力する。ラッチ信号１０１０を受信したラッチ回路７は、受信した時点（図２のa点）でＡＤＣ出力信号１００６を保持する。上記動作により、ラッチ回路７はロック電圧のデジタルデータを保持する。なお、本実施形態１において、ラッチ回路７が保持する値は、長期間基準信号期間末における同期期間中の制御電圧が唯一であり、以降に入力される基準信号において更新は行わない。この点が特許文献１及び特許文献２記載のＰＬＬ回路と異なる。
【００２８】
次に、基準信号断期間におけるＰＬＬ回路１の動作について説明する。制御信号生成部９は、基準信号の電力検知を行い、基準信号が検知されない期間（基準信号断期間）は、ゲート信号１００９をＬｏｗに制御する。そのため、セレクタ１０は、ＤＡＣ出力信号１００８を選択し、制御電圧１００３として電圧制御発振器４に出力する。ここでＤＡＣ出力信号１００８は、ラッチ回路７が保持するデジタルデータをアナログ信号に変換したものである。そのため、ＤＡＣの分解能に依存するが、ＤＡＣ出力信号１００８はロック電圧とほぼ等価である。それゆえ、基準信号断期間において、以後ロック電圧とほぼ等しい制御電圧１００３を電圧制御発振器４に入力することができ、その結果基準信号断期間中でも基準信号１０００と帰還信号１００５との位相差を一定に保持することができる。
【００２９】
最後に基準信号入力期間におけるＰＬＬ回路１の動作について説明する。制御信号生成部９は、基準信号の電力検知を行い、基準信号が検知される期間（基準信号入力期間）は、制御信号生成部９はゲート信号１００９をＨｉｇｈに制御する。そのため、セレクタ１０は、ＬＰＦ出力信号１００２を選択し、制御電圧１００３として電圧制御発振器４に出力する。この動作によりＰＬＬ回路１は、長期間基準信号入力期間と同様、フィードバック制御を行う一般的なＰＬＬ回路の系となる。ゆえに、基準信号入力期間では、基準信号断期間中に位相ノイズや電源電圧の変動等により生じた基準信号１０００と帰還信号１００５との位相誤差を補正することができる。以上が本実施形態１に係るＰＬＬ回路１の基本動作に関する説明である。
【００３０】
次に、本実施形態１に係るＰＬＬ回路１の効果について説明する。ＰＬＬ回路１は上述したように、基準信号入力期間では一般的なＰＬＬ回路動作を行い、基準信号断期間では、ロック電圧とほぼ等価な制御電圧１００３を電圧制御発振器４に入力する。そのため、帰還信号１００５は、基準信号入力期間では基準信号１０００との位相誤差を追従することができ、基準信号断期間では基準信号１０００との位相誤差を一定に保つことができる。ゆえに、基準信号入力期間が充分な長さでなくとも、図３に示すよう帰還信号１００５と基準信号１０００との位相誤差を時間経過と共に収束させることが可能であり、図１３（Ｂ）に示したような不安定な状態に陥ることを防ぐことができる。ここで、図３はＰＬＬ回路における基準信号と帰還信号の位相変移の例を示す模式図である。
【００３１】
また、図４は、基準信号断期間中に基準信号１０００と帰還信号１００５との間に位相誤差が発生した場合における制御電圧１００３の過渡応答波形の例を簡易に示した図である。本実施形態１に係るＰＬＬ回路１を用いれば、基準信号入力期間が充分な長さでなくとも、図１４（Ｂ）のように発散することなく、時間経過と共にロック電圧に収束させることができる。つまり、本実施形態１に係るＰＬＬ回路を用いれば、基準信号断期間の時間が長くても、従来のＰＬＬ回路と比較して安定して基準信号に同期して安定した信号を出力することが可能である。
【００３２】
なお本実施形態１では、基準信号を断続的に入力する前に長期間基準信号を入力することで、ラッチ回路７に保持するロック電圧の探索を行った。しかし事前に基準信号に対するロック電圧を把握していた場合は、メモリ等にロック電圧の電圧値を保持させておき、基準信号断期間に読み出す構成であってもよい。また本実施形態１においてゲート信号は、基準信号の電力検知を行うことで制御したが、基準信号入力期間及び基準信号断期間の時間幅が事前に所定の長さで規定されていれば、カウンターやタイマーを用いて制御することもできる。その方法については後述の実施形態３で示す。
【００３３】
上記のように、本実施形態では、基準発信源から入力される基準信号に対して所定の位相差を有する出力信号を生成するＰＬＬ装置を説明した。このＰＬＬ装置は、基準となる位相差に対応する基準位相差信号を保持するためのラッチ回路を有している。このＰＬＬ装置は、基準信号と出力信号との位相を比較して、当該位相の位相差に対応する位相差信号を出力し、位相差信号、又は、基準位相差信号を制御信号として選択し、選択した制御信号に応じた周波数の出力信号を発振して出力する。ここで、基準発信源から基準信号が入力されている期間は位相差信号を選択し、基準発信源から基準信号が入力されていない期間は基準位相差信号を選択する。このように本実施形態では、間欠的に到来する基準信号入力期間に位相差信号を記憶していくのではなく、予め基準位相差信号を保持しておき、基準信号の入力の有無に応じて、そのときの位相差信号、又は、基準位相差信号を制御信号として選択して使用する。このため、基準信号断期間の時間が長くても、基準信号に同期して安定した信号を出力することが可能である。また、本実施形態の構成は回路構成が複雑でないため、安価に作成することができる。
【００３４】
また、本実施形態では、予め定められた長さの期間継続して基準信号が入力された後における位相差信号を基準位相差信号として保持して使用する。このため、理想的な値の基準位相差信号を用いて安定動作させることができる。
【００３５】
また、本実施形態では、基準位相差信号をデジタル形式で保持する。このため、基準位相差信号の値が劣化するのを極力防止することができる。
【００３６】
また、本実施形態では、電圧制御発振器４が出力した出力信号の周波数を変換して分周する分周回路５を備え、位相比較器２は基準信号と分周された出力信号との位相を比較して、当該位相の位相差に対応する位相差信号を出力する。このため、基準信号の周波数に関わらず、様々な周波数の信号を安定的に出力することができる。
【００３７】
＜＜実施形態２＞＞
更に、ラッチ回路７に保持するデジタルデータを補正する構成要素を設ければ、ラッチ回路７に保持するデジタルデータが電圧制御発振器の温度特性変化等によってロック電圧から外れてしまったとしても補正することができ、高精度なＰＬＬ回路を実現できる。
【００３８】
本実施形態２では、ラッチ回路７に保持するデジタルデータを補正可能な構成要素を備えたＰＬＬ回路について説明する。図５は、実施形態２に係るＰＬＬ回路の構成例を示す図である。図５に示すＰＬＬ回路２０は、図１に示したＰＬＬ回路１に、差分電圧計測部２１と保持電圧補正部２２、そして加算／減算器２３を加えた構成となっている。
【００３９】
ここでＰＬＬ回路２０について説明を行う前に、ＰＬＬ回路１にてラッチ回路７に保持するデジタルデータがロック電圧から外れてしまった場合における制御電圧１００３の電圧波形について説明する。図６は、ラッチ回路７に保持するデジタルデータがロック電圧から外れた場合における制御電圧１００３の定常状態での電圧波形の例を示す簡易図である。
【００４０】
図６（Ａ）に示すように、もしラッチ回路７に保持するデジタルデータ、つまり基準信号断期間中の制御電圧１００３（ＤＡＣ出力信号１００８）が、ロック電圧より上の電圧値をとっていたとする。この場合、基準信号入力期間中の制御電圧１００３（ＬＰＦ出力信号１００２）は、基準信号断期間に生じた位相誤差の補正を行うため、基準信号断期間の制御電圧１００３とは逆にロック電圧より下の電圧値をとる。一方、ラッチ回路７に保持するデジタルデータが、ロック電圧より下の電圧値をとっていた場合は、図６（Ｂ）に示すように、基準信号入力期間の制御電圧１００３は、ロック電圧より上の電圧値をとる。
【００４１】
このように、ラッチ回路７に保持するデジタルデータがロック電圧から外れた場合、基準信号入力期間と基準信号断期間とで制御電圧の電圧値に差分（以後、差分電圧）が生じることとなる。またラッチ回路７に保持するデジタルデータがロック電圧から離れるほど差分電圧は大きくなり、逆にラッチ回路７に保持するデジタルデータがロック電圧に近づくほど差分電圧は小さくなる。そしてラッチ回路７に保持するデジタルデータがロック電圧に一致すれば、差分電圧は理論上０になる。本実施形態２の構成ではこのような差分電圧の特性を利用して、ラッチ回路７に保持するデジタルデータの補正を行う。
【００４２】
図５に示すＰＬＬ回路２０の差分電圧計測部２１は、基準信号入力期間及び基準信号断期間での制御電圧１００３、即ち基準信号入力期間中のＬＰＦ出力信号１００２と基準信号断期間中のＤＡＣ出力信号１００９の電圧値を計測し、両者の差分電圧を算出する。そして、差分電圧計測部２１は、その差分電圧を所定の時間間隔で、保持電圧補正部２２に差分電圧信号１０１１として出力する。なお本実施形態において差分電圧信号１０１１は、次の式により定義される。：
差分電圧信号１０１１ ＝ 基準信号断期間中のＤＡＣ出力信号１００８の電圧値 − 基準信号入力期間中のＬＰＦ出力信号１００２の電圧値
保持電圧補正部２２は入力した差分電圧信号１０１１を元に、ラッチ回路７が保持するデジタルデータとロック電圧とのズレを判定し、ラッチ回路７が保持するデジタルデータに対する補正項を決定する。そしてその補正項をデジタル信号に変換し、補正信号１０１２として加算／減算回路２３に出力する。
【００４３】
ここで、補正信号１０１２について簡単に説明する。保持電圧補正部２２は、例えば入力された差分電圧信号１０１１が所定の閾値以上であると判定した場合は、現在出力中の補正信号１０１２から所定値だけ減算した値を新規の補正信号１０１２として出力する。また逆に、入力された差分電圧信号１０１１が所定の閾値以下であると判定した場合は、現在出力中の補正信号１０１２から所定値だけ加算した値を新規の補正信号１０１２として出力する。
【００４４】
そして加算／減算回路２３は、ラッチ回路７からのデジタルデータ１００７と補正信号１０１２について、加算もしくは減算を行い、ＤＡＣ８に出力する。以上、上記した３つのブロックを実施形態１に係るＰＬＬ回路１に追加することで、ＤＡＣ８に入力されるデジタルデータの補正を行うことができ、結果としてラッチ回路７に保持するデジタルデータを補正することなる。なお、差分電圧計測部２１、保持電圧補正部２２及び加算／減算器２３以外のブロックについては、実施形態１に係るＰＬＬ回路１の動作と同様であるため、詳細については省略する。
【００４５】
上記動作により、ラッチ回路７に保持するデジタルデータが外部的もしくは内部的要因によりロック電圧から外れた場合においても、ロック電圧に収束するよう補正を行うことが可能となる。なお本実施形態２では、基準信号入力期間の制御電圧１００３（ＬＰＦ出力信号１００２）と基準信号断期間の制御電圧１００３（ＤＡＣ出力信号１００８）との差分電圧を求めることにより補正信号１０１２を決定したが、これに限られない。例えば、基準信号入力期間の制御電圧１００３（ＬＰＦ出力信号１００２）をデジタル信号に変換したデジタルデータとラッチ回路７が保持するデジタルデータとの差分値で補正信号１０１２を決定してもよい。
【００４６】
上記のように、本実施形態では、基準信号が入力されている期間における位相差信号と、保持している基準位相差信号との差分を計測し、この差分に基づいて保持している基準位相差信号を補正する。このため、実施形態２に係るＰＬＬ回路２０は、実施形態１として記述したＰＬＬ回路１の効果に加え、ラッチ回路７が保持するデジタルデータがロック電圧から外れたとしてもロック電圧の電圧値に収束するよう補正を行うことができる。
【００４７】
また、本実施形態の構成では、所定値を基準位相差信号に加算又は減算することにより、この基準位相差信号を補正する。このため、簡易で安価な構成で実現することができる。
【００４８】
＜＜実施形態３＞＞
上記の実施形態１及び実施形態２ではラッチ回路を用いてロック電圧をデジタル形式で保持した。本実施形態ではラッチ回路の代わりとして、長い時定数を有するＬＰＦを用いることで、ロック電圧をアナログ形式で保持することを特徴とするＰＬＬ回路について説明する。
【００４９】
図７に実施形態３に係るＰＬＬ回路の構成例を示す。図７に示すＰＬＬ回路３０は、図１に示したＰＬＬ回路１を構成するＡＤＣ６、ラッチ回路７、ＤＡＣ８をＬＰＦ３１、ＳＷ３２に代えた構成となっている。
【００５０】
ここでＬＰＦ３１は基準信号入力期間と比較して十分に長い時定数を有するＬＰＦであり、例えば図８に示す抵抗３２、コンデンサ３３及びボルテージ・フォロアを構成するオペアンプ３４により構成される。ボルテージ・フォロア３４は、抵抗３２とコンデンサ３３が、ＬＰＦ３の特性に影響を与えないよう設置されている。またＳＷ３２は、ゲート信号１００９がＨｉｇｈの期間（基準信号入力期間）はＯＮ状態となり、ＬＰＦ３１に制御電圧１００３を入力するよう制御する。また、ゲート信号１００９がＬｏｗの期間（基準信号断期間）はＯＦＦ状態となり、ＬＰＦ３１の入力端がハイインピーダンスとなるよう制御される。ここで電圧制御発振器４の入力インピーダンスもハイインピーダンスの為、基準信号断期間はコンデンサ３３の電荷は保持される。また制御信号部３５は、基準信号１０００の電力検知を行う電力検知部、及び出力信号１００４のクロックをカウントするカウンタ−を有しており、電力検知結果もしくはカウンターのカウント値に応じてゲート信号を生成する。なおＬＰＦ３１、ＳＷ３２、制御信号部３５以外のブロックについては、実施形態１に係るＰＬＬ回路１の動作と同様であるため、詳細については省略する。
【００５１】
ここで本実施形態に係るＰＬＬ回路３０の動作について説明を行う前に、本実施形態における基準信号期間と基準信号断期間の時間幅について説明する。図９は、基準信号１０００、ゲート信号１００９、及び出力信号１００４の電圧波形の一例を簡易的に示した図である。基準信号期間の時間幅は基準信号１０００のクロック周期のＮ倍とし、また基準断信号期間の時間幅は基準信号１０００のクロック周期のＭ倍と事前に規定されているものとする。また基準信号期間と基準断信号期間は図のように、長期間基準信号期間後、交互に存在するものとする。つまり長期間基準信号期間後、基準信号は一定の期間、一定の間隔で断続的に入力され、その時間幅は事前に規定されている。なお図９では説明の便宜上、分周回路５の分周率が１の場合の電圧波形を図示したが、これに限らず、１以上の整数値であればどのような分周値をとっても良い。
【００５２】
以上を踏まえて、本実施形態に係るＰＬＬ回路３０の動作について説明する。まず長期間基準信号入力期間におけるＰＬＬ回路３０の動作について説明する。長期間基準信号入力期間において制御信号生成部９は、実施形態１と同様、例えば長期間基準信号の受信を検知したらゲート信号１００９をＨｉｇｈに制御する。そのため、セレクタ１０は、ＬＰＦ出力信号１００２を選択し、制御電圧１００３として電圧制御発振器４に出力する。上記動作によりＰＬＬ回路３０は、フィードバック制御を行う一般的なＰＬＬ回路の系となる。またＳＷ３２はＯＮ状態となり、ＬＰＦ３１には制御電圧１００３（ＬＰＦ出力信号１００２）が入力される。ここで長期間基準信号の時間幅は、実施形態１及び実施形態２の長期間基準信号とは異なり、ＬＰＦ３１のコンデンサ３３にロック電圧（ＰＬＬ回路３０の引き込み時間経過後の制御電圧１００３）が充電されるまでに有する時間以上であるものとする。つまり長期間基準信号が終了するまでに、ＬＰＦ３１のコンデンサ３３にロック電圧とほぼ等価な電圧が保持されることとなる。
【００５３】
次に、基準信号断期間におけるＰＬＬ回路３０の動作について説明する。制御信号生成部９は、長期間基準信号の受信が検知されなくなった時点、つまり長期間基準信号が終了した時点（図９のｂ点）で、入力される出力信号１００４の例えば立ち上がりエッジを０からカウントし始め、同時にゲート信号１００９をＬｏｗに制御する。ゲート信号１００９がＬｏｗに制御されると、セレクタ１０はＬＰＦ出力信号１０１５（ＬＰＦ３１のコンデンサ３３が保持する電圧）を選択し、制御電圧１００３として電圧制御発振器４に出力する。またＳＷ３２はＯＦＦ状態となる為、ＬＰＦ３１のコンデンサ３３の電荷は保たれる為、ＬＰＦ３１が出力するＬＰＦ出力信号１０１５はロック電圧とほぼ等価となる。それゆえ、基準信号断期間において、以後ロック電圧とほぼ等しい制御電圧１００３を電圧制御発振器４に入力することができる。その結果、実施形態１と同様、基準信号断期間中でも基準信号１０００と帰還信号１００５との位相差を一定に保持することができる。
【００５４】
次に、基準信号入力期間におけるＰＬＬ回路３０の動作について説明する。制御信号生成部９はカウント値がＭとなると、ゲート信号１００９をＨｉｇｈに制御する（図９のｃ点）。そしてカウント値を０に戻して、再び出力信号１００４をカウントし始める。基準信号１０００と出力信号１００４の同期が保たれていれば、ゲート信号１００９をＨｉｇｈに制御した時点で、基準信号入力期間となり、基準信号がＰＬＬ回路３０に入力される。セレクタ１０は、ゲート信号１００９がＨｉｇｈになると、ＬＰＦ出力信号１００２を選択し、制御電圧１００３として電圧制御発振器４に出力する。この動作によりＰＬＬ回路３０は、長期間基準信号入力期間と同様、フィードバック制御を行う一般的なＰＬＬ回路の系となる。ゆえに実施形態１と同様、基準信号断期間中に位相ノイズや電源電圧の変動等により生じた基準信号１０００と帰還信号１００５との位相誤差を補正することができる。またこのときＳＷ３２はＯＮ状態となり、ＬＰＦ３１にはＬＰＦ出力信号１００２が入力される。ＬＰＦ３１の時定数は基準信号入力期間と比較して十分に長い為、基準信号入力期間中においてＬＰＦ出力信号１０１５はＬＰＦ出力信号１００２にほとんど影響を受けない。
【００５５】
ここでもしロック電圧が電圧制御発信器の温度特性等の影響により変化した場合について考える。仮にＬＰＦ３１が出力するＬＰＦ出力信号１０１５が、ロック電圧より上の電圧値を取っていたとする。この場合、実施形態２でも説明したように、基準信号入力期間中の制御電圧１００３（ＬＰＦ出力信号１００２）は、図６（Ａ）に示したように、基準信号断期間に生じた位相誤差の補正を行う。このため、基準信号断期間の制御電圧１００３（ＬＰＦ出力信号１０１５）とは逆にロック電圧より下の電圧値をとる。一方、ＬＰＦ出力信号１０１５がロック電圧より下の電圧値をとっていた場合は、図６（Ｂ）に示したように、基準信号入力期間の制御電圧１００３（ＬＰＦ出力信号１００２）は、ロック電圧より上の電圧値をとる。ＬＰＦ３１の時定数は基準信号入力期間と比較して十分に長い為、基準信号入力期間中においてＬＰＦ出力信号１０１５の電圧値はＬＰＦ出力信号１００２の電圧値と一致はしないが微小ながら近づく。それゆえＬＰＦ出力信号１０１５は正規のロック電圧に近づくこととなる。つまり、本実施形態に係るＰＬＬ回路３０は電圧制御発信器の温度特性等によるロック電圧の変動に追従することができる。なお、本実施形態ではＳＷ３２をセレクタ１０とＬＰＦ３１の間に設けたが、ここに限らず、例えば位相比較器２とＬＰＦ３との間に設けても良い。また基準信号入力期間中にＬＰＦ３１に入力する信号は、制御電圧１００３ではなく位相比較器２の出力である出力信号１００１であっても良い。
【００５６】
また制御信号生成部９はカウント値がＮとなるとゲート信号１００９をＬｏｗに制御する（図９のｄ点）。そしてカウント値を０に戻して、再び出力信号１００４をカウントする。そしてカウント値がＭとなるとゲート信号１００９をＨｉｇｈに制御する（図９のe点）。以上のような動作を繰り返すことで、制御信号生成部９は、長期間基準信号以降は電力検知を行うことなく、基準信号入力期間と基準信号断期間を判定することができ、それに応じてゲート信号１００９を制御することができる。
【００５７】
上記のように、本実施形態では、基準位相差信号を保持する保持手段として非常に長い時定数を有するＬＰＦを用い、基準信号が入力される期間における位相差信号を上記ＬＰＦに入力するよう制御することで基準位相差信号を徐々に補正する。このため実施形態３に係るＰＬＬ回路３０は、実施形態２と比較して長い長期基準信号期間が必要となるが、実施形態２よりも簡易で安価な構成で電圧制御発振器の温度特性変化等によるロック電圧の変動にも対応することができる。
【００５８】
上述のＰＬＬ回路およびその制御方法によれば、基準信号断期間中は、帰還信号と基準信号との位相誤差を一定に留め、基準信号入力期間でのみ、帰還信号と基準信号との位相誤差を追従させる。このため、従来のＰＬＬ回路と比較して基準信号断期間の時間長に対して耐性力が高く、かつ制御的に容易で安価なＰＬＬ回路を構成することができる。
【特許請求の範囲】
【請求項１】
基準発信源から入力される基準信号に対して所定の位相差を有する出力信号を生成するＰＬＬ装置であって、
前記基準信号と前記出力信号との位相を比較して、当該位相の位相差に対応する位相差信号を出力する比較手段と、
基準となる位相差に対応する基準位相差信号を保持する保持手段と、
前記位相差信号、又は、前記基準位相差信号を制御信号として選択する選択手段と、
前記選択手段が選択した制御信号に応じた周波数の前記出力信号を発振して出力する発振手段と、
を備え、
前記選択手段は、前記基準発信源から前記基準信号が入力されている期間は前記位相差信号を選択し、前記基準発信源から前記基準信号が入力されていない期間は前記基準位相差信号を選択する
ことを特徴とするＰＬＬ装置。
【請求項２】
前記保持手段は、予め定められた長さの期間継続して前記基準信号が入力された後に前記比較手段が出力する位相差信号を前記基準位相差信号として保持する
ことを特徴とする請求項１に記載のＰＬＬ装置。
【請求項３】
前記保持手段は前記基準位相差信号をデジタル形式で保持することを特徴とする請求項１又は２に記載のＰＬＬ装置。
【請求項４】
前記基準信号が入力されている期間における前記位相差信号と、前記保持手段が保持している前記基準位相差信号との差分を計測する計測手段と、
前記差分に基づいて前記保持手段が保持している前記基準位相差信号を補正する補正手段と、
をさらに備えることを特徴とする請求項１から３のいずれか１項に記載のＰＬＬ装置。
【請求項５】
前記補正手段は、所定値を前記基準位相差信号に加算又は減算することにより、該基準位相差信号を補正することを特徴とする請求項４に記載のＰＬＬ装置。
【請求項６】
前記保持手段は、前記基準信号が入力されている期間と前記基準信号が入力されていない期間との少なくともいずれかと比較して長い時定数を有するＬＰＦで構成することを特徴とする請求項１又は２に記載のＰＬＬ装置。
【請求項７】
前記発振手段が出力した前記出力信号の周波数を変換して分周する分周手段をさらに備え、
前記比較手段は、前記基準信号と前記分周された出力信号との位相を比較して、当該位相の位相差に対応する前記位相差信号を出力する
ことを特徴とする請求項１から６のいずれか１項に記載のＰＬＬ装置。
【請求項８】
基準発信源から入力される基準信号に対して所定の位相差を有する出力信号を生成するＰＬＬ装置の制御方法であって、
前記基準信号と前記出力信号との位相を比較して、当該位相の位相差に対応する位相差信号を出力する比較工程と、
前記位相差信号、又は、保持手段に保持された基準となる位相差に対応する基準位相差信号を、制御信号として選択する選択工程と、
前記選択工程において選択された制御信号に応じた周波数の前記出力信号を発振して出力する発振工程と、
を備え、
前記選択工程においては、前記基準発信源から前記基準信号が入力されている期間は前記位相差信号を選択し、前記基準発信源から前記基準信号が入力されていない期間は前記基準位相差信号を選択する
ことを特徴とするＰＬＬ装置の制御方法。
【請求項１】
基準発信源から入力される基準信号に対して所定の位相差を有する出力信号を生成するＰＬＬ装置であって、
前記基準信号と前記出力信号との位相を比較して、当該位相の位相差に対応する位相差信号を出力する比較手段と、
基準となる位相差に対応する基準位相差信号を保持する保持手段と、
前記位相差信号、又は、前記基準位相差信号を制御信号として選択する選択手段と、
前記選択手段が選択した制御信号に応じた周波数の前記出力信号を発振して出力する発振手段と、
を備え、
前記選択手段は、前記基準発信源から前記基準信号が入力されている期間は前記位相差信号を選択し、前記基準発信源から前記基準信号が入力されていない期間は前記基準位相差信号を選択する
ことを特徴とするＰＬＬ装置。
【請求項２】
前記保持手段は、予め定められた長さの期間継続して前記基準信号が入力された後に前記比較手段が出力する位相差信号を前記基準位相差信号として保持する
ことを特徴とする請求項１に記載のＰＬＬ装置。
【請求項３】
前記保持手段は前記基準位相差信号をデジタル形式で保持することを特徴とする請求項１又は２に記載のＰＬＬ装置。
【請求項４】
前記基準信号が入力されている期間における前記位相差信号と、前記保持手段が保持している前記基準位相差信号との差分を計測する計測手段と、
前記差分に基づいて前記保持手段が保持している前記基準位相差信号を補正する補正手段と、
をさらに備えることを特徴とする請求項１から３のいずれか１項に記載のＰＬＬ装置。
【請求項５】
前記補正手段は、所定値を前記基準位相差信号に加算又は減算することにより、該基準位相差信号を補正することを特徴とする請求項４に記載のＰＬＬ装置。
【請求項６】
前記保持手段は、前記基準信号が入力されている期間と前記基準信号が入力されていない期間との少なくともいずれかと比較して長い時定数を有するＬＰＦで構成することを特徴とする請求項１又は２に記載のＰＬＬ装置。
【請求項７】
前記発振手段が出力した前記出力信号の周波数を変換して分周する分周手段をさらに備え、
前記比較手段は、前記基準信号と前記分周された出力信号との位相を比較して、当該位相の位相差に対応する前記位相差信号を出力する
ことを特徴とする請求項１から６のいずれか１項に記載のＰＬＬ装置。
【請求項８】
基準発信源から入力される基準信号に対して所定の位相差を有する出力信号を生成するＰＬＬ装置の制御方法であって、
前記基準信号と前記出力信号との位相を比較して、当該位相の位相差に対応する位相差信号を出力する比較工程と、
前記位相差信号、又は、保持手段に保持された基準となる位相差に対応する基準位相差信号を、制御信号として選択する選択工程と、
前記選択工程において選択された制御信号に応じた周波数の前記出力信号を発振して出力する発振工程と、
を備え、
前記選択工程においては、前記基準発信源から前記基準信号が入力されている期間は前記位相差信号を選択し、前記基準発信源から前記基準信号が入力されていない期間は前記基準位相差信号を選択する
ことを特徴とするＰＬＬ装置の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１０−２０６７２０（Ｐ２０１０−２０６７２０Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２００９−５２５５５（Ｐ２００９−５２５５５）
【出願日】平成２１年３月５日（２００９．３．５）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２１年３月５日（２００９．３．５）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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