【課題】バウンダリスキャンテストをテスト装置によって自動的に実行する。
【解決手段】ＰＣＢ３１に搭載されたバウンダリスキャン対応デバイス３２、３３、３４、３５のバウンダリスキャン対応回路端子を含むリストからデバイス３２の第１回路端子３７に接続されたバウンダリスキャンセルが、テスト装置４２の処理ユニットによってドライバとして作動される。デバイス３３の第２回路端子３８に接続されたバウンダリスキャンセルが、テスト装置４２の処理ユニットによってセンサとして作動される。バウンダリスキャンレジスタから読み出された捕捉データが、ドライバとセンサの間の接続を調べるためにテスト装置４２の処理ユニットによって分析される。 （もっと読む）

【課題】同一の周波数で動作するデータパス依存関係を有する内部クロックドメインを含む半導体集積回路に対して、テストパターン数を削減することができる半導体集積回路、半導体集積回路設計方法及び半導体集積回路設計プログラムを提供すること
【解決手段】本発明にかかる半導体集積回路は、第１のクロックドメインと、前記第１のクロックドメインと同一の周波数で動作し、前記第１のクロックドメインとデータパスによって接続される第２のクロックドメインと、前記データパスにおけるデータ転送の導通及び遮断を切り替えるパス遮断回路とを備える。 （もっと読む）

【課題】テスト用のパッドを共用可能とする半導体装置テスト接続体を提供する。
【解決手段】半導体ウェーハ５と、半導体ウェーハ５に形成され、ダイシングライン１３により個片化される予定の複数の半導体チップ１１と、半導体ウェーハ５に形成され、半導体チップ１１を特定する識別符号の少なくとも一部を付与するシフトレジスタ（３３、３４）と、半導体チップ１１から離間し、半導体ウェーハ５の周辺に設けられ、外部から電気的な接続が可能なテスト用パッド１８が複数配設されたパッド部１７と、ダイシングライン１３にあり、一端が識別符号に基づいて選択された半導体チップ１１に接続され、他端がパッド部１７の側に引き出されたテスト用のバス配線１５と、バス配線１５の他端とパッド部１７との間にあり、バス配線１５を決められたテスト用パッド１８に接続する接続線部１９とを備える。 （もっと読む）

【課題】メモリ周辺回路に対する遅延故障テストの時間を削減すること。
【解決手段】第１のメモリセル列と、故障したメモリセル列を置き換えるための第２のメモリセル列と、両メモリセル列のうちのいずれのメモリセル列を入力側に設けられた第１の周辺回路に接続するかを切り替える第１の切替回路と、両メモリセル列のうちのいずれのメモリセル列を出力側に設けられた第２の周辺回路に接続するかを切り替える第２の切替回路とを有するメモリに対するスキャンテスト回路であって、両メモリセル列及び両周辺回路の間で少なくとも２通りの接続方法を実現するように両切替回路を制御するテスト優先制御回路を備え、両周辺回路の遅延故障に対するスキャンテストに用いられるスキャンフリップフロップを有するテストポイント回路を両メモリセル列と第１の切替回路との間に備えている。 （もっと読む）

【課題】スキャンテストにおけるコストを低減することができる半導体集積回路、半導体集積回路設計方法、スキャンテストパタン生成方法及びそのプログラムを提供すること
【解決手段】本発明にかかる半導体集積回路１は、テスト値がスキャンインされ、当該テスト値を組み合わせ回路２０３に出力する制御用スキャンテスト構成回路と、制御用スキャンテスト構成回路にスキャンインされるテスト値が並列的にスキャンインされるとともに、組み合わせ回路２０３が制御用スキャンテスト構成回路から出力されたテスト値に基づいて出力する出力値が入力され、当該出力値をスキャンアウトする観測用スキャンテスト構成回路とを備えたものである。 （もっと読む）

【課題】本発明の目的は、ＤＵＴに至るまでの伝送路により生じる任意波形信号の損失を、わずかなコストで容易に低減することのできる、任意波形発生器を実現することである。
【解決手段】本発明は、任意波形信号を発生させる波形発生部と、この波形発生部の出力端に接続された出力抵抗とを備え、被試験対象デバイスに任意波形信号を出力する任意波形発生器において、前記被試験対象デバイスに至る伝送経路で生じる、周波数に応じた任意波形信号の振幅損失を補正する補正回路を備えることを特徴とする。 （もっと読む）

【課題】オーバヘッドを最小限にして誤り率測定の時間短縮を図る。
【解決手段】外部処理装置１０は、送信する試験用のコマンドを一つにパッケージ化したパッケージコマンドを一電文で送信し、誤り率測定装置２０は、外部処理装置１０から送信されたパッケージコマンドを受信した状態のまま出力するとともに、被試験デバイス３０の測定結果データを外部処理装置１０に対して一電文で送信する主制御部２１と、主制御部２１からのパッケージコマンドを解析し、予め設定された設定手順に従って試験用コマンドのコマンド内容に基づくコマンド設定を行う副制御部２２と、副制御部２２によって設定されたコマンド内容に従って被試験デバイス３０の誤り率を測定する誤り率測定部２３とを備えた。 （もっと読む）

【課題】
乱数要素を持たせた論理検証において、検証論理にあるフリップフロップのうち全く動作しないものや、動作回数が著しく低いものがある。そして、検証論理に含まれるフリップフロップ全てがあらゆる条件下で動作するまで検証を行うと検証期間の増大する。
【解決手段】
検証論理に入力する命令およびデータのパターンを乱数を用いて生成するための制約条件を定義したシナリオファイルを複数用意し、複数のファイルから実行対象とするファイルをランダムに選び、検証実行時にカバレッジ情報を出力し、蓄積したカバレッジ情報を用いて低動作回数フリップフロップを抽出し、抽出したフリップフロップを動作させたファイルが多く実行されるように動作回数に応じて実行確率を算出する処理を行うことで、抽出したフリップフロップを動作させたファイルの実行回数を上げ、検証論理にある全フリップフロップの動作回数を平均的に上げ、効率がよい論理検証を可能にする。 （もっと読む）

【課題】差動方式における駆動回路への入力異常を検出する。
【解決手段】第１入力ステップとして、入力回路７１から全てのコンパレータ６０の非反転入力端子にＨ信号を入力し、反転入力端子にＬ信号を入力する。判定ステップとして、第１入力ステップにおいて、いずれかのコンパレータ６０からＨ信号以外の信号が出力されることで、判定回路７２に対してＬ信号とは異なる信号が出力されていないかを判断し、ドライバＩＣ４７への入力が異常でないかを判定する。第２入力ステップとして、入力回路７１から全てのコンパレータ６０の非反転入力端子にＬ信号を入力し、反転入力端子にＨ信号を入力する。判定ステップとして、第２入力ステップにおいて、いずれかのコンパレータ６０からＬ信号以外の信号が出力されることで、判定回路７２に対してＬ信号とは異なる信号が出力されていないかを判断し、ドライバＩＣ４７への入力が異常でないかを判定する。 （もっと読む）

【課題】回路規模の小さい自己テスト回路を備えた半導体集積回路を提供する。
【解決手段】
入力データを処理し、入力データよりランダム性の高い出力データを出力する被テスト回路１００と、被テスト回路１００の自己テスト動作時に、被テスト回路１００に入力する初期の入力データを保持する記憶部２１０と、被テスト回路１００が入力データを処理し、出力する出力データを被テスト回路１００の入力データとしてフィードバックするフィードバック部２２０と、フィードバック部２２０が被テスト回路１００の出力データを被テスト回路１００の入力データとしてフィードバックする回数を制御する制御部２３０と、被テスト回路１００が出力する出力データと期待値とを比較する比較部２４０と、を有する自己テスト回路。 （もっと読む）

【課題】テストパターンや期待値パターンを蓄えておくメモリを半導体集積回路に増設することなく、ＳＳＣＧ、ＰＬＬ、又は、ＤＬＬ等のクロック生成モジュールの単体試験を容易に可能とする。
【解決手段】この半導体集積回路は、入力されるクロック信号に基づいて新たなクロック信号を生成して出力するモジュールと、モジュールに入力されるクロック信号に含まれているパルス数をカウントする第１のカウンタと、モジュールから出力されるクロック信号に含まれているパルス数をカウントする第２のカウンタと、第１のカウンタのカウント値と第２のカウンタのカウント値とを比較して、両者が一致するか否かを表す信号を出力するコンパレータと、コンパレータから出力される信号をサンプリングする回路とを具備する。 （もっと読む）

【課題】本発明は、単一のＴＡＰ（テストアクセスポート）を介して複数のＴＡＰにアクセスする集積回路を提供する。本来は別々のＩＣで使用されるように設計された、種々の再使用可能なＩＣの一部やモジュールの制御およびテストを統合できるようにする。
【解決手段】第１複製状態マシン（２６）と第２複製状態マシン（２８）をそれぞれ用いることによって、第１状態マシン（２０）と第２状態マシン（２２）のいずれも修正することなく、第１状態マシン（２０）と第２状態マシン（２２）を個別にテストする。 （もっと読む）

【課題】複数の特性が異なる電源部を用いて試験を行った場合でも、印加する電圧の順番を正確に遵守させることを目的とする。
【解決手段】ＤＵＴ１に電圧を印加するための電源部１０は、ＤＵＴ１に印加する印加電圧を発生する電圧発生部と、電圧発生部が発生した印加電圧を入力して、電圧の印加時には次に動作させる電源部１０の印加動作が完了する前に自身の印加動作が完了する電圧として設定した印加設定電圧および電圧の印加停止時には次に動作させる電源部１０の停止動作が完了する前に自身の停止動作が完了する電圧として設定した停止設定電圧になっているか否かを監視する電圧監視部１９と、電圧監視部１９が監視する電圧に基づいて、次に動作させる電源部１０に対して動作を許可するトリガ信号を出力するトリガ信号出力部２０と、を備えている。 （もっと読む）

【課題】ディレイテストコントローラや、複数本のDELAY TEST MODE信号線を不要にし、回路の規模を縮小する。
【解決手段】入力値に関わらず出力値の保持及び反転の制御が可能な出力制御スキャンフリップフロップ１において、スキャンフリップフロップ３と、クロック信号に同期して動作し、外部から入力される第１の入力データを記憶する記憶素子２と、記憶素子２の出力信号と、スキャンフリップフロップ３の出力信号とを入力する非排他的論理和回路４と、外部から入力される第２の入力データと、非排他的論理和回路４の出力信号とを入力し、外部からセレクト信号を入力し、出力信号がスキャンフリップフロップ３に入力されるセレクタ５とを備える。 （もっと読む）

【課題】製造された集積回路に対し、クリティカルパスとなる確率が高いパスのディレイテストをすることができるようにする。
【解決手段】クリティカルパスの始点ラッチ、終点ラッチのペアを選択するペア選択部１０１と、選択されたペアの始点ラッチから終点ラッチまでの間のパスを対象に統計的タイミング解析を行い、パスごとのディレイ分布を算出する統計的タイミング解析部１０と、ディレイ分布それぞれの偏差に基づきパスをソートし、ソート順に評価を行うことで、遅延テストデータを生成するディレイテストデータ生成部１０２とを有するディレイテスト装置を提供する。 （もっと読む）

【課題】差動ペアトランジスタを用いない比較器を備えた遅延発生装置およびこの遅延発生装置を備えた半導体試験装置を提供することを目的とする。
【解決手段】入力信号に対して設定された時間だけ遅延を持たせるための静電容量を有する遅延部１１１と比較基準電圧を生成するためのＤＡコンバータ１１０と遅延部から出力される出力電圧と比較基準電圧とを比較する比較器１とを備える遅延発生装置であって、比較器１は、比較基準電圧Ｖｔｈに基づく閾値と出力電圧とを比較して反転するインバータ回路２Ａと、インバータ回路２Ａの正側電位Ｖｄ１を設定する第１の電圧源５と、インバータ回路２Ａの負側電位Ｖｓ１を設定する第２の電圧源６と、を備えている。 （もっと読む）

【課題】データを記憶するストレージアレイと、データをストレージアレイとの間で送信するアクセス回路とを備えるメモリが開示される。
【解決手段】アクセス回路は、データをストレージアレイへ入出力するデータ経路を形成する。アクセス回路は、第１のクロック信号の第１の位相に応答してラッチするラッチと、第２のクロック信号の第２の位相に応答してラッチし、出力ラッチを備えるラッチとを備え、第１および第２のクロック信号が互いに同期している。メモリはマルチプレクサとスキャン入力とスキャンイネーブル入力とをさらに備え、マルチプレクサがスキャンイネーブル信号に応答して、マスタ・スレーブ・フリップフロップを形成するラッチを備えるスキャン経路を形成し、スキャンイネーブル信号がアサートされている間に、スキャン入力で入力されたスキャンデータがマスタ・スレーブ・フリップフロップを通過し、出力ラッチによって出力される。 （もっと読む）

【課題】アンチフューズにより多数のフューズ設定を切り替えることのできる半導体装置を提供する。
【解決手段】異なる機能または特性を有する機能回路に対応して設けられたｎ個の機能判定回路４１−１〜４１−ｎと、ｎ個のフューズ素子を有し、機能判定回路各々の判定に用いる機能設定情報を格納するフューズ回路３１、フューズ回路３２と、アンチフューズ素子ＡＦ１の導通・非導通状態に応じて、フューズ回路のいずれか１つを選択するアンチフューズ判定回路２０と、を備える。 （もっと読む）

【課題】容量性負荷に対しても高速に高精度の電圧または電流を供給できる直流試験装置とそれを用いた半導体検査装置を実現すること。
【解決手段】容量性負荷特性を有する測定対象に対する直流試験を行う直流試験装置において、前記測定対象の容量性負荷と並列に接続された抵抗とコンデンサの直列回路よりなる位相補償回路と、この位相補償回路に対する充放電電流のみを検出する電流検出回路を備え、この電流検出回路は電圧レベルを演算することにより、前記測定対象に流れる電流のみを検出することを特徴とするもの。 （もっと読む）

【課題】パターンリストを切り替えを効率よく実行する試験装置を提供する。
【解決手段】被試験デバイスに出力すべき試験パターンを所定の順序で指定するパターンリストを複数格納するパターンリスト記憶部と、被試験デバイスの試験結果に応じたパターンリストを順次実行して試験パターンを順次出力し、且つ、それぞれのパターンリストから次のパターンリストに移行する場合に、当該次のパターンリストの実行が開始されるまで、所定のアイドルパターンを繰り返し出力するパターンリスト処理部とを備える試験装置を提供する。 （もっと読む）