【課題】信号端子の接続部から出る電磁波に起因するクロストークを低減する。
【解決手段】グランド端子４は、筒状本体４１を有している。信号端子３は、筒状本体４１の内側に配置される端子本体３１と、端子本体３１の端部から伸びる接続板部３４とを有している。また、グランド端子４は、筒状本体４１の縁における互いに異なる位置からそれぞれ伸び、信号端子３の接続板部３４を囲むように配置された、少なくとも３つの接続板部４３，４４を有している。 （もっと読む）

【課題】光インターフェースを備える被試験デバイスを試験する。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスを試験する試験信号を発生する試験信号発生部と、試験信号を光試験信号に変換する電光変換部と、電光変換部が変換した光試験信号を被試験デバイスの光入力部に伝送すると共に、被試験デバイスが出力する光応答信号を受け取って出力する光インターフェース部と、光インターフェース部が出力する光応答信号を電気信号の応答信号に変換して送信する光電変換部と、光電変換部が送信する応答信号を受信する信号受信部と、を備える試験装置および試験方法を提供する。 （もっと読む）

【課題】多様な信号形式のＤＵＴからのデータを取り込み可能なデータラッチ回路を提供する。
【解決手段】データ入力端子ＩＮは、シリアル形式のデータ信号Ｄ_ＩＮが入力される。ｎ個（ｎは２以上の整数）のクロック入力端子ＣＬＫ１〜ＣＬＫｎは、それぞれにクロック信号ＣＬＫ１〜ＣＬＫｎが入力される。ある入力フリップフロップＦＦ_ｉは、データ信号Ｄ_ＩＮを対応するクロック信号ＣＬＫ_ｉに応じたタイミングでラッチする。シリアルパラレル変換器ＳＰ_ｉは、シリアル形式のデータ信号Ｄ_ＩＮを対応するクロック信号ＣＬＫ_ｉを用いてパラレル形式の中間データ信号Ｄ_ＩＮＴｉに変換する。データセレクタＭＵＸ１は、ｎ個の中間データ信号Ｄ_{ＩＮＴ１〜ｎ}のうち選択信号ＳＥＬに応じたひとつを選択する。 （もっと読む）

【課題】縮退故障テストだけでなく遅延故障テストまでも視野に入れた、制御性向上の為のテストポイントを挿入するスキャンテスト回路を提供すること。
【解決手段】本発明に係るスキャンテスト回路は、論理回路から出力された信号が入力される、スキャンチェーンを構成するスキャンレジスタ１１と、スキャンレジスタ１１の後段に設けられ、スキャンレジスタ１１からの出力信号を反転するインバータ１２と、スキャンレジスタ１１の前段に設けられ、外部から入力される入力信号又はインバータ１２から出力される信号のいずれかを選択する第１セレクタ１３と、インバータ１２の後段に設けられ、入力信号又はインバータから出力される信号のいずれかを選択する第２セレクタ１４とを備える。 （もっと読む）

【課題】回収された複数のチップから再利用可能なチップを取得する方法を提供する。
【解決手段】１回目のテスト後に廃棄された複数のチップ１０を収集する工程と、それらのチップ１０を基板１１に搭載する工程と、該基板１１を切断し、それらのチップ１０を互いに分離させる工程と、該基板上に搭載されたそれらのチップ１０に対して２回目のテストを行い、利用可能なチップ１０を選出する工程とを備える。チップ１０を基板１１上に設けることにより、個片化された後の構造全体の厚みが後工程において必要な厚みとなり、継続して加工が可能となり、回収再利用の目的を達成することができる。また、半導体パッケージの製造方法がさらに提供される。 （もっと読む）

【課題】複数のタイミングエッジ発生回路を制御して所望の波形を出力するときに、出力波形のパターンを自由に変更可能にすることを目的とする。
【解決手段】波形を発生させる波形発生ユニット２を備える波形発生装置であって、エッジを変化させるタイミングを規定したタイミングデータＴＤに基づいてタイミングエッジＴＥを発生させる複数のタイミングエッジ発生回路１４と、タイミングエッジ発生回路１４のうち駆動するタイミングエッジ発生回路１４を特定する真理値テーブルＴＴを書き換え可能に記憶するテーブル記憶部２２と、真理値テーブルＴＴに基づいて、発生させる波形に応じたタイミングエッジ発生回路１４を駆動する駆動制御部２３と、真理値テーブルＴＴに基づいて、駆動するタイミングエッジ発生回路１４にタイミングデータＴＤを入力させる複数のタイミングデータ出力部１２と、を備えている。 （もっと読む）

【課題】ディスパリティ・エラーから独立してシンボル・エラー・レート及びビット・エラー・レートを測定する。
【解決手段】被試験信号を受け(505)、被試験信号内の開始シーケンスを検出し(510)、開始シーケンスに応答して同期信号を発生する(515)。同期信号に応答して基準試験パターンをメモリから出力する(520)。メモリからの基準試験パターンの８ｂコード化シンボルを被試験信号の８ｂコード化シンボルと比較して、シンボル・エラー・レート値を発生する(525)。基準試験パターン及び被試験信号を８ｂコード化フォーマットから１０ｂコード化フォーマットに変換し(530)、１０ｂコード化基準試験パターンを１０ｂコード化被試験信号とビット毎に比較する(545)。 （もっと読む）

【課題】内部回路に電源電位または接地電位を供給するための外部端子に関して、開放および短絡を検出可能にした半導体装置を提供する。
【解決手段】内部回路と、通常動作時に外部から印加される電源電位または接地電位を内部回路に供給するための第１の端子と、テスト結果を出力するための第２の端子と、第１の端子とは異なる端子から供給される電位により生成された所定の基準電圧と第１の端子の電位とを比較する比較部と、比較部からの出力をテスト結果として保持する第１のレジスタと、テスト結果を第１のレジスタから第２の端子に出力するテスト結果出力部とを有する構成である。 （もっと読む）

【課題】スキャンシフト動作中の瞬時電圧ドループ（ＩＶＤ）を低減する。
【解決手段】入力クロック信号は、第１及び第２グループのクロックゲーティングセル１０２Ａ、１０２Ｂの第１及び第２遅延素子１１６、１３２によって第１及び第２遅延時間だけ遅延されて、第１及び第２グループのフリップフロップ１０４Ａ、１０４Ｂに入力される。第１及び第２遅延時間は変更可能であり、これら時間が相違するように設定することにより、第１及び第２遅延時間のＦＦを異なるタイミングで切り替えて、ＩＶＤを低減する。 （もっと読む）

【課題】出力電圧の変動が少ない安定した電圧発生回路を実現する。
【解決手段】出力電圧値を検出し、設定電圧値と、検出した出力電圧値との差分に対応する信号を積分し、出力アンプを介して出力する電圧発生回路であって、検出した出力電圧値の高周波変動成分を抽出し、その反転信号を出力アンプの入力信号に加算するハイパスフィルタと、検出した出力電圧値のハイパスフィルタへの入力のオンオフを切り替えるスイッチと、スイッチと並列に接続された抵抗とを備える。ハイパスフィルタの機能のオンオフを切り替える第２スイッチと、スイッチと第２スイッチとを排他的に切替えるスイッチコントローラとをさらに備えてもよい。 （もっと読む）

【課題】疑似接触状態のような導通のある不良や異物等による浮遊容量や誘導結合による不良の検出など、健全性の判定を容易に行えるプリント基板テスト装置を得る。
【解決手段】バウンダリスキャン対応の第１のデバイス１２から不良モードに応じてあらかじめ定められた所定のパターンのテスト信号を出力させ、リード部１３ａを有し当該リード部１３ａ及びプリント配線１１ａを介して第１のデバイスに接続されたバウンダリスキャン非対応の第２のデバイス１３のリード部１３ａに発生する電圧をプローブ５を介してインサーキットテスト計測部２ｂにて計測し、協調動作判定部３ｂにて上記計測した電圧に基づきプリント基板１０の第１及び第２のデバイス間の接続不良の有無などを判定する。第１のデバイス１２からテスト信号を出力させ、プローブ５にて第２のデバイス１３のリード部１３ａに発生する電圧を計測するので、容易に健全性を判定できる。 （もっと読む）

【課題】トランジスタレベルの故障診断で複数の故障候補が得られた場合に、故障候補をさらに絞り込むことができるようにすること。
【解決手段】故障箇所絞込み装置は、トランジスタレベルで故障箇所を絞り込むことで得られた複数の故障候補を、電位コントラスト（ＶＣ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒａｓｔ）法で観測可能な故障候補とそれ以外の故障候補に分類する故障候補分類部と、複数の故障候補を分類結果に応じてレイアウト図上に表示する表示部と、を有する。 （もっと読む）

【課題】簡易な構成で、多様な品種の被試験デバイスに対応する基準レベルを生成する。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスに入力する電圧を出力する出力部と、出力部に対して交換可能に接続されるデバイスボードと、デバイスボードに設けられ、デバイスボード毎に異なる特性を有する品種対応素子と、出力部に接続されたデバイスボードに設けられた品種対応素子の特性に応じて、出力部が出力する電圧の基準レベルを生成する基準レベル生成部とを備え、デバイスボードは、予め定められた品種の被試験デバイスを載置し、且つ、被試験デバイスの品種毎に出力部に対して交換可能に接続され、品種対応素子は、対応する被試験デバイスの品種に応じた特性を有する試験装置を提供する。 （もっと読む）

【課題】テスト時に必要となるテスト用の外部接続ピンを追加することなく、テスト対象のマクロ等をテストすることができる半導体集積回路のテスト回路およびテスト方法を提供する。
【解決手段】テスト回路は、複数のフリップフロップを直列に接続して構成され、クロック信号が入力される毎に、テスト用のシリアルデータを順次シフトするシフトレジスタと、あらかじめ決定された所定パターンのシリアルデータが、シフトレジスタの、あらかじめ決定された少なくとも１つのフリップフロップに設定されたことを検出すると、アクティブ状態の出力制御信号を出力する設定検出回路と、設定検出回路から入力された出力制御信号を用いて、シフトレジスタの複数のフリップフロップの出力信号の出力制御を行う出力制御回路とを備える。 （もっと読む）

【課題】複数のクロックドメインを用いる半導体集積回路のテスト回路において、ダブルクロックを印加するタイミングを任意に設定することを可能にする。
【解決手段】複数のトリガクロックのうち、被テスト回路の複数のクロックドメインのクロックうちの選択クロックに対応する選択トリガクロックにおいてダブルクロックの抽出トリガを検出するとイネーブル信号を出力するダブルクロック抽出回路と、イネーブル信号をトリガとして選択クロックからダブルクロックを抽出するクロックマスク回路と、ダブルクロックを入力して被テスト回路に対してスキャンテストを実行するスキャンフリップフロップとを備える。ダブルクロック抽出回路と、クロックマスク回路と、スキャンフリップフロップとは、複数のクロックドメインに対応して設けられる。抽出トリガは、複数のクロックドメイン間においてダブルクロックを出力するべきタイミング関係に基づいて選択トリガクロックの各々に設定される。 （もっと読む）

【課題】 少ないピン数で、Ｄ／Ａ変換器及び大容量メモリを有しない小型集積回路上に実装されたＡ／Ｄ変換器のテストが可能なテスト回路及び方法を提供する。
【解決手段】 アナログ信号をＡ／Ｄ変換器２０で変換した一連のディジタルデータが入力される最大値検出回路２、最小値検出回路３、及び分散値計算回路５を備える。各回路２，３，５は、それぞれＡ／Ｄ変換器２０に対するアナログ信号の入力開始前に所定の初期値にリセットされる。回路２（３）は、一連のディジタルデータが入力される間にわたって、現時点での保持データよりも大きい（小さい）データが入力されると当該保持データを入力データに更新し、回路５は分散計算を行って保持データを更新する。一連のディジタルデータの入力完了後、回路２，３，５の各保持データを、夫々ディジタルデータの最大値、最小値、及び分散値として外部のテスターに出力可能に構成されている。 （もっと読む）

【課題】外部端子を用いず設定値を設定することができるクロック制御回路及びクロック制御回路の制御方法を提供する。
【解決手段】クロック制御回路は、スキャンテスト対象回路のスキャンクロックを生成するクロック制御ブロック１１と、クロック制御ブロック１１に設定値を設定するブロック設定保存回路１３と、クロック制御ブロック１１とブロック設定保存回路１３との間に配置され、ブロック設定保存回路１３の設定値を受け取り、スキャンテスト時にクロック制御ブロック１１に当該設定値を設定するスキャン用設定保存回路１２とを有する。 （もっと読む）

【課題】容量性バックプレーンを駆動するためのディエンファシス自動設定を提供すること。
【解決手段】伝送（ＴＸ）装置の線路インピーダンス及び線路長が測定され、それらはドライバの負荷インピーダンスを形成する。いくつかの例示的な実施形態の場合、線路インピーダンスはほとんどが線路キャパシタンスであり、そのような実施形態ではこのキャパシタンスを検出する。測定された線路インピーダンスは制御信号（例えば、３ビットのデジタル制御信号）に変換され、この制御信号によりＴＸ段のディエンファシスが自動的に設定される。キャパシタンスの量及び伝送線路の長さを用いて適切なディエンファシス設定を決めることができ、伝送線路効果を補償するために送信機がそのようなディエンファシス設定をドライバに適用することができる。 （もっと読む）

【課題】半導体集積回路の試験を、電源電圧のオーバーシュートを生じることなく行うことができる半導体集積回路の試験方法および試験装置、並びに、半導体集積回路の提供を図る。
【解決手段】異なる駆動周波数ｆ（ｆt，ｆs，０）で駆動して試験を行う半導体集積回路の試験方法であって、前記駆動周波数を変化させるとき、該駆動周波数を段階的に変化させるように構成する。 （もっと読む）

【課題】従来に比べて検証期間を短縮できる半導体集積回路設計方法を提供すること。
【解決手段】処理（ＳＴ１）では、半導体集積回路の設計仕様３１に対してハードウェア記述言語を用いてＲＴＬ（Ｒｅｇｉｓｔｏｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）で記述され、複数のレジスタを表すＲＴＬデータ３２を生成する。処理（ＳＴ２）では、検証用のデータの事象３４に従って、ＲＴＬデータ３２における複数のレジスタのうちのスキャン対象レジスタ群と、端子情報３５（ＳＩ、ＳＯ、ＭＤ）とを用いて、シフトレジスタ構成（ＳＩ、ＳＯ、ＭＤ）となるようにスキャン対象レジスタ群が接続された仮想スキャンチェーンを生成する。処理（ＳＴ３）では、検証用のテストパターン３３及び事象３４に従って、仮想スキャンチェーンに対するシミュレーションを実行する。その実行結果に問題がある場合（ＳＴ４−ＮＧ）、処理（ＳＴ１）を再度実行する。 （もっと読む）