【課題】 パターンメモリにおいて記憶容量の無駄を廃すると共に、ハードウェアによって高速にエラー検出をすることが可能な半導体試験装置を提供する。
【解決手段】 本発明の代表的な構成は、所定のパターンデータを実行して被試験デバイス１３８の電気的試験を行う半導体試験装置１１０において、パターンデータ１４２ａ、１４２ｂ、１４２ｃのロード時にチェックサム計算を行うチェックサム生成器１２２と、このパターンデータ１４２ａ、１４２ｂ、１４２ｃの実行時にチェックサム計算を行うチェックサム生成器１２６と、パターンデータ１４２ａ、１４２ｂ、１４２ｃのロード時のチェックサム値１４４ａ、１４４ｂ、１４４ｃとパターンデータ１４２ａ、１４２ｂ、１４２ｃの実行時のチェックサム値１４６ａ、１４６ｂ、１４６ｃとを比較するチェックサム比較器１３４と、を有することを特徴とする。 （もっと読む）

【課題】ＬＳＩ（暗号ＬＳＩを含む）の故障検出を、回路の内部データの漏えいを防ぎ、かつ低コストかつ簡易に実現できる。
【解決手段】ｎを１以上の正の整数とし、入力値Ａと入力値Ｂとが互いに異なる場合に、入力値Ａに対応する出力値Ｕと、入力値Ｂに対応する出力値Ｖとが互いに異なる可能性の高いアルゴリズムを実装したｎビットの値を入出力する回路（以下、アルゴリズム実装回路２という）の故障を検出する回路故障検出装置１０であって、アルゴリズム実装回路２に、互いに異なる２^ｎ個のｎビットの検査値を１個ずつ入力できる検査値入力部１１と、検査値に対応するアルゴリズム実装回路２の出力値のうち、互いに値が等しい出力値が検出された場合に、当該アルゴリズム実装回路２が故障していると判定する故障検出部１２とを備える。 （もっと読む）

【課題】クロック信号発生手段の不具合の有無を一目で認識することができる検査装置を提供する。
【解決手段】検査基板４００のＦＰＧＡ９２は、入力されたクロック信号の周波数、周期、Ｄｕｔｙ比の各期待値、実施回数をレジスタ部９２３へ記憶する（Ｓ１４）。ＦＰＧＡ９２は、入力されたクロック信号ＣＬＫ１，ＣＬＫ２の周波数、周期、Ｄｕｔｙ比を算出する（Ｓ３２）。ＦＰＧＡ９２は、算出したクロック信号ＣＬＫ１，ＣＬＫ２の周波数、周期、Ｄｕｔｙ比のそれぞれがレジスタ部９２３のクロック信号ＣＬＫ１，ＣＬＫ２の周波数、周期、Ｄｕｔｙ比の各期待値を満たすか否か判定して（Ｓ３３）、判定結果をレジスタ部９２３の所定の領域へ記憶する（Ｓ３４）。ＦＰＧＡ９２は、満たさなければ（Ｓ３５：Ｎｏ）、表示部９３のＬＥＤを赤色発光させ（Ｓ３６）、満たせば（Ｓ３５：Ｙｅｓ）、ＬＥＤを青色発光させる（Ｓ３８）。 （もっと読む）

【課題】安定した電源電圧を供給する。
【解決手段】メイン電源１０は、ＤＵＴ１の電源端子Ｐ１に電力を供給する。電源補償回路２０は、メイン電源１０からＤＵＴ１に流れる電源電流Ｉ_ＤＤから、補償電流Ｉ_ＣＭＰ’をＤＵＴ１とは別経路に引きこむ。補償電流Ｉ_ＣＭＰ’は、それとＤＵＴ１の電源端子Ｐ１に流れ込む動作電流Ｉ_ＯＰとの和が実質的に一定となるように生成される。電源補償回路２０は、試験状態においてＤＵＴ１と熱的に結合されるように配置される。 （もっと読む）

【課題】簡略なハードウェア制御によってホールド解除時の高速側パターンデータと低速側パターンデータのタイミングを揃えることが可能な半導体試験装置を提供する。
【解決手段】ホールド状態となるコマンドを含むテストプログラムを相対的に高速なレート信号に則って実行してパターンデータを生成する高速ブロック１２０と、ホールド状態となるコマンドを含むテストプログラムを相対的に低速なレート信号に則って実行してパターンデータを生成する低速ブロック１３０と、ホールド状態を解除する信号を低速ブロック１３０のみに送信するテスタコントローラ１１２と、低速ブロック１３０にホールド状態を解除する信号が伝達されたタイミングから、所定のタイミングを遅延させて、高速ブロックにホールド状態を解除する信号を伝達するホールド制御回路１４０を備えたことを特徴とする。 （もっと読む）

【課題】フリップフロップ間のパスの数が増えると、遅延時間を測定するために必要なフリップフロップ数が大きく増加する。
【解決手段】遅延時間測定装置は、第１のクロックと第２のクロックとを出力するクロック生成部と、第１のクロックのエッジに同期して第１の信号を出力する第１のフリップフロップと、第１の信号を入力とし、第２のクロックのエッジに同期して第２の信号を出力する第２のフリップフロップと、第２の信号を入力とし、第１のクロックのエッジに同期して第３の信号を出力する第３のフリップフロップと、第１のクロックの第１のエッジが生成された時から第２のクロックの第１のエッジが発生されるまでの第１の設定時間と、記第２のクロックの第２のエッジが生成された時から第１のクロックの第２のエッジが生成されるまでの第２の設定時間とを制御する制御部と、を有する。 （もっと読む）

【課題】圧電素子を設けたアクチュエータの接点同士の凝着を防止するスイッチ装置を提供する。
【解決手段】スイッチ装置１００は、第１接点１２２が設けられた接点部と、第１駆動電圧に応じて伸縮する第１圧電膜１３６、および第１圧電膜１３６と並行して設けられて第２駆動電圧に応じて伸縮する第２圧電膜１３８を有し、第１圧電膜１３６および第２圧電膜１３８の伸縮に伴い第２接点１３２を移動させて第１接点１２２と接触または離間させるアクチュエータと、第１駆動電圧および第２駆動電圧を制御する制御部２００と、を備え、制御部２００は、第１接点１２２および第２接点１３２を接触状態から切断状態へと切り替える場合に、第１駆動電圧を遮断すると共に、第２圧電膜１３８を伸ばす第２駆動電圧を第２圧電膜１３８に印加してアクチュエータの戻りを付勢する。 （もっと読む）

【課題】 ハードウェアの削減を図りつつも、半導体デバイステスタに搭載される任意波形発生器のアナログ信号のＤＣオフセット電圧を精度良くキャンセル可能な技術を提供する。
【解決手段】 本発明の半導体デバイステスタ１１０の構成は、任意波形発生器１３２が、波形発生部１３４と、可変ゲイン回路１４０と、単一のＤＣオフセット電圧キャンセル回路１４２と、可変ゲイン回路１４０より後段に接続されるＤＣオフセット電圧測定回路１４４と、を含んで構成され、さらに、ＤＣオフセット電圧測定回路１４４を用いて予め求められた可変ゲイン回路１４０の増幅倍率とＤＣオフセット電圧との関係を記憶する記憶部１２０と、記憶部１２０に記憶されたその関係に基づき、試験時の可変ゲイン回路１４０の増幅倍率の設定に応じてＤＣオフセット電圧キャンセル回路１４２のキャンセル電圧を設定する制御部１１８と、を有することを特徴とする。 （もっと読む）

【課題】試験ボード側からの更新要求に応じて簡単に試験プログラムを更新することができる半導体試験システムを提供する。
【解決手段】本発明の一形態に係る半導体試験システム１は、試験対象の半導体装置４が搭載される試験ボード２と、試験ボード２に半導体装置４の試験信号を出力する半導体試験装置３と、を備える半導体試験システムである。試験ボード２は、搭載される半導体装置４に応じて、半導体装置４に対応する試験プログラムを半導体試験装置３に要求し、要求した試験プログラムを半導体試験装置３に読み出し指令させるインターフェース回路５を有する。 （もっと読む）

【課題】ＤＵＴ周辺の測定条件にも配慮して、自動で所定の立ち上がり時間（または立ち下がり時間）を確保できる半導体試験装置を実現することにある。
【解決手段】 ２以上の電圧発生部が被試験デバイスに電圧信号を出力し、これら電圧信号の出力タイミングを調整する半導体試験装置において、所定の時点から、前記電圧発生部が出力した電圧信号により所定の電圧レベルに達したと検出された時点までの時間を測定する立ち上がり時間測定部と、前記立ち上がり時間測定部が測定した測定時間が予め定められた基準時間よりも長い場合には、当該電圧発生部による出力以降に出力が予定されている他の電圧発生部による電圧信号の出力タイミングを予め定められたタイミングよりも遅らせるコントローラと、を具備することを特徴とする半導体試験装置。 （もっと読む）

【課題】複数の電源ピンを備える半導体デバイスの、電源環境に対する特性を検査可能な試験装置を提供する。
【解決手段】試験装置２は、少なくともひとつの入出力端子と、電源プレインおよびそれに共通に接続される複数の電源端子Ｐ１を有するＤＵＴ１を試験する。メイン電源１０は、複数の電源端子Ｐ１_１〜Ｐ１_４に電力を供給する。電源補償回路２０_１〜２０_４は、それぞれが電源端子Ｐ１_１〜Ｐ１_４に割り当てられ、それぞれが制御信号Ｓ_ＣＮＴに応じて制御されるスイッチ素子を含み、スイッチ素子がオンした状態において補償パルス電流を生成する。補償パルス電流は、メイン電源１０とは別経路から対応する電源端子Ｐ１に注入され、またはメイン電源１０から対応する電源端子Ｐ１へ流れる電源電流から、補償パルス電流をＤＵＴ１とは別経路に引きこむ。 （もっと読む）

【課題】アドレスのセットアップ（Ｓｅｔｕｐ）違反とホールド（Ｈｏｌｄ）違反が同じクロックのイベントに対して発生した場合に、アドレスのタイミング違反が発生しても、仮想イベントを発生させることなく、対象の違反アドレスを正しく判定する。
【解決手段】イベントドリブン方式を用いた論理シミュレーションに適用される半導体装置内蔵ランダムアクセスメモリのタイミング検証装置において、クロック信号にイベントが発生した場合、当該ランダムアクセスメモリのアドレス違反処理用レジスタに現状のアドレス情報を格納する。また、アドレスのタイミング違反を確認する。また、タイミング違反を確認した結果に基づき、タイミング違反時にアドレス違反処理用レジスタの値を不定値にする。また、タイミング違反レジスタの値に基づき、違反アドレスをチェックする。 （もっと読む）

【課題】複数の被試験デバイスを同時測定する際に、電源電圧を安定化する。
【解決手段】試験装置２ａは、複数のＤＵＴ１を同時に試験する。共通のメイン電源１０は、複数のＤＵＴ１の電源端子Ｐ１に電力を供給する。電源補償回路２０は、制御信号Ｓ_ＣＮＴに応じて制御されるスイッチ素子を含み、補償パルス電流Ｉ_ＣＭＰを複数のＤＵＴ１の電源端子Ｐ１に注入し、および／または補償パルス電流Ｉ_ＣＭＰを複数のＤＵＴ１とは別経路に引きこむ。たとえばパターン発生器ＰＧは、複数のＤＵＴ１に対して共通のテストパターンＳ_ＰＴＮを生成する。パターン発生器ＰＧは、動作中のＤＵＴ１の個数に比例した量の補償パルス電流Ｉ_ＣＭＰが生成されるように、個数に応じて制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を変更する。 （もっと読む）

【課題】パターンデータのビット数を増加させずに、データレートが増加したデバイスを試験する。
【解決手段】被試験デバイスの複数の端子に対するパターンデータを記憶するパターン記憶部と、複数の端子のそれぞれに対してパターンデータ中の異なるビットを割り当てるか、複数の端子のうち２以上の端子に対して共通してパターンデータ中の同じビットを割り当てるかを切り替える分配部と、複数の端子に対応して設けられ、それぞれが分配部により割り当てられたパターンデータに基づき被試験デバイスの対応する端子との間で信号を入力または出力する複数の信号入出力部と、を備える試験装置を提供する。 （もっと読む）

【課題】複数の被試験デバイスを同時測定する際に、電源電圧を安定化する。
【解決手段】試験装置２ａは、それぞれが電源端子Ｐ１および入出力端子Ｐ３を有する複数のＤＵＴ１を同時に試験する。メイン電源１０は、複数のＤＵＴ１のＩ／Ｏ端子Ｐ３に電力を供給する。パターン発生器ＰＧは、複数のＤＵＴ１の各入出力端子Ｐ３に供給すべき試験信号Ｓ_ＴＥＳＴを記述するテストパターンＳ_ＰＴＮを生成する。パターン発生器ＰＧは、複数のＤＵＴ１ごとに、テストパターンＳ_ＰＴＮの順序を独立にスケジューリングする。たとえばパターン発生器ＰＧは、複数のＤＵＴ１に流れる動作電流Ｉ_ＯＰの合計の変動が小さくなるように、複数のＤＵＴ１ごとのテストパターンの順序をスケジューリングする。 （もっと読む）

【課題】異なるクロックドメインに属する回路間でデータの授受がある回路において、半導体集積回路のスキャンパスを用いてクロストークの影響を考慮した遅延試験を行うことができる。
【解決手段】第１回路群は、第１のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１２、Ｆ１４）を備え、信号の伝達遅延を測定する第１データパス（１０２）を含む。第２回路群は、第２のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１１、Ｆ１３、Ｆ１５）を備え、第１データパス（１０２）に対してクロストークにより影響を与える第２データパス（１０１）を含む。第３データパスは、第１回路群・第２回路群間でデータを授受する。クロック切り換え回路（Ｍ１０）は、制御信号に応答して、第２回路群に供給される第２クロック信号（ＣＫ２）を、第１回路群に供給される第１クロック信号（ＣＫ１）に替えて第２回路群に供給する。 （もっと読む）

【課題】記憶素子を備える回路の遅延故障を確実に検出する。
【解決手段】現在値選択保持部４４０は、所定の規則に従って順方向または逆方向へ遷移する値である遷移値の中のいずれかの時点の遷移値を選択して現在値として保持する。順演算部４３０は、現在値から順方向へ遷移した時点の遷移値を規則に基づいて演算する。逆演算部４２０は、現在値から逆方向へ遷移した時点の遷移値を規則に基づいて演算する。演算制御部４１０は、現在値選択保持部４４０に保持された現在値を順演算部４３０により演算された遷移値によって更新するとともに第１のテストパターンとして現在値選択保持部４４０に出力させた後、現在値選択保持部４４０に保持された現在値を逆演算部４２０により演算された遷移値によって更新するとともに第２のテストパターンとして現在値選択保持部４４０に出力させる。 （もっと読む）

【課題】プローブ検査においても、理想の電源環境を提供する。
【解決手段】試験装置は、ウエハ上に形成されたＤＵＴ１を試験する。電源補償回路２０は、制御信号Ｓ_ＣＮＴ１、Ｓ_ＣＮＴ２に応じて制御されるソーススイッチＳＷ１、シンクスイッチＳＷ２を含み、それぞれがオンした状態において補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを生成し、補償パルス電流Ｉ_ＳＲＣをメイン電源とは別経路からＤＵＴ１の電源端子Ｐ１に注入し、またはメイン電源からＤＵＴ１へ流れる電源電流から、補償パルス電流Ｉ_ＳＩＮＫをＤＵＴ１とは別経路に引きこむ。電源補償回路２０のうち、ソーススイッチＳＷ１、シンクスイッチＳＷ２を含む一部は、ウエハＷ上に形成される。ウエハには、ウエハ上に形成される電源補償回路２０の一部に信号を印加するためのパッドＰ５〜Ｐ７が設けられる。 （もっと読む）

【課題】電源電圧変動を補償可能な試験装置を提供する。
【解決手段】電源補償回路１２は、スイッチ素子１２ｂ、１２ｃがオンした状態において補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを生成する。パターン発生器ＡＬＰＧは、ドライバＤＲ_１〜ＤＲ_４が出力すべき試験信号Ｓ_ＴＥＳＴを記述するテストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４を生成する。特徴点検出部６は、パターン発生器ＡＬＰＧが発生するテストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４を参照し、電源端子Ｐ１の電源電圧Ｖ_ＤＤに変動を発生させるイベントを検出する。そしてスイッチ素子（１２ｂ、１２ｃ）に割り当てられたドライバ（ＤＲ６、ＤＲ５）が出力すべき制御信号Ｓ_ＣＮＴを記述する制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を出力する。制御パターンＳ_{ＰＴＮ＿ＣＭＰ}は、各イベントに応じてあらかじめ定められている。 （もっと読む）

【課題】電源電圧変動を補償可能な試験装置を提供する。
【解決手段】電源補償回路１２は、スイッチ素子１２ｂ、１２ｃがオンした状態において補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを生成する。パターン発生器ＰＧは、ドライバＤＲ_１〜ＤＲ_４が出力すべき試験信号Ｓ_ＴＥＳＴを記述するテストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４と、ドライバＤＲ_５、ＤＲ_６が出力すべき制御信号Ｓ_ＣＮＴ２、Ｓ_ＣＮＴ１を記述する制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６を生成する。電圧測定部２０は、キャリブレーション工程において、電源電圧Ｖ_ＤＤを測定する。電流調節部２２は、測定された電源電圧Ｖ_ＤＤに応じて、キャリブレーション後の試験工程において生成すべき補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを調節する。 （もっと読む）