【課題】電源電圧変動を補償可能な試験装置を提供する。
【解決手段】電源補償回路１２は、スイッチ素子１２ｂ、１２ｃがオンした状態において補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを生成する。パターン発生器ＰＧは、ドライバＤＲ_１〜ＤＲ_４が出力すべき試験信号Ｓ_ＴＥＳＴを記述するテストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４と、ドライバＤＲ_５、ＤＲ_６が出力すべき制御信号Ｓ_ＣＮＴ２、Ｓ_ＣＮＴ１を記述する制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６を生成する。電圧測定部２０は、キャリブレーション工程において、電源電圧Ｖ_ＤＤを測定する。電流調節部２２は、測定された電源電圧Ｖ_ＤＤに応じて、キャリブレーション後の試験工程において生成すべき補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを調節する。 （もっと読む）

【課題】既存のテスト回路を用いて簡単な回路や制御を追加することでセキュリティ性を高める。
【解決手段】スキャンレジスタ方式の回路を保持したLSIにおいて、スキャン入力端子181〜183から入力したパスワードを、パスワード入力レジスタ101〜103に保持する。パスワード入力レジスタ101〜103とマスター・パスワード131〜133とをそれぞれ比較器111〜113で比較し、結果をパスワード判定回路100に送る。比較結果が全て一致していたら、スキャンパス・チェーン191〜193と出力バッファ151〜153との間の経路をスルーにする。逆に比較結果に不一致がある場合は、スキャンパス・チェーン191〜193と出力バッファ151〜153との間の経路を遮断する。 （もっと読む）

【課題】様々なノイズのパターンを半導体装置に印加してノイズテストを行うことにより、効率よく、高精度にノイズ耐性の低い半導体装置を出荷前に選別する。
【解決手段】半導体試験装置２は、出力端子ＰＩＮ３から制御信号を出力してスイッチ５をＯＮとし、静電容量素子７が半導体装置ＤＵＴの電源端子に接続された状態にするとともに、出力端子ＰＩＮ１からノイズ用電圧を出力する。続いて、半導体試験装置２が半導体装置ＤＵＴに電源投入するタイミングと略同時に、出力端子ＰＩＮ２から制御信号を出力してスイッチ６をＯＮさせ、ノイズ用電圧を静電容量素子７に印加し、このノイズ用電圧の電圧立ち上がり時の過渡電流が静電容量素子７に流れ込んでスパイク状のノイズが発生し、半導体装置ＤＵＴの電源端子にノイズが印加される。半導体装置ＤＵＴにノイズが印加された後、半導体試験装置２は、半導体装置ＤＵＴが正常に動作しているか否かを確認する。 （もっと読む）

【課題】パワーデバイスの静特性及び動特性（スイッチング特性）をウエハレベルで確実に測定することができるプローブ装置を提供する。
【解決手段】本発明のプローブ装置１０は、ダイオードを含むパワーデバイスが複数形成された半導体ウエハＷを載置する移動可能な載置台１２と、載置台１２の上方に配置されたプローブカード１３と、少なくとも載置台１２の上面に形成された導体膜と半導体ウエハＷの裏面に形成された導体層とが導通する状態で半導体ウエハＷにプローブ１３Ａを電気的に接触させてパワーデバイスの電気的特性をウエハレベルで測定するテスタ１５と、を備え、プローブカード１３の外周縁部に導通ピン１４を設け、パワーデバイスの電気的特性をウエハレベルで測定時に、導通ピン１４を介して載置台１２の導体膜電極（コレクタ電極）とテスタ１５とを電気的に接続する。 （もっと読む）

【課題】故障検出用パターンの冗長なステップを自動的に削除する。
【解決手段】故障検出用パターンごとの各ステップで検出される故障箇所の一覧において、同じ故障箇所の中で一番小さいステップで検出されるもの以外を削除し、故障箇所が一つも残らなかった故障検出用パターンを削除し、故障箇所が残ったステップで一番大きいものを有する故障検出用パターンを選択し、選択された故障検出用パターンを削除すると同時に残った故障検出用パターンで検出される故障箇所を削除前に戻し、選択された故障検出用パターンで検出される故障箇所を削除することを、この一覧の故障箇所全てが、選択された故障検出用パターンだけで検出されるまで繰り返し、
この一覧において、選択された故障検出用パターンだけを残し、これが選択される以前に選択された故障検出用パターンでは検出されない故障箇所のステップで一番大きなものよりも大きなステップがあれば削除する。 （もっと読む）

【課題】静電気等に対する耐久性を向上するとともに、検査精度を向上し、かつ、検査時間を短縮した積分アンプを提供する。
【解決手段】演算増幅器OP、および、演算増幅器OPの反転入力端子と出力端子との間に接続したサンプリングキャパシタCfを備えた積分回路41を有する。入力端子部INと演算増幅器OPの反転入力端子との電気的接続の開閉を切り換え可能なモードスイッチSWtestを有する。移送キャパシタCT、および、移送キャパシタCTを充放電させるスイッチSW1〜SW4を備えた検査用回路42を有する。検査用回路42は、移送キャパシタCTの放電により、充電した電荷の一部をサンプリングキャパシタCfに送り込む。スイッチSW1〜SW4により移送キャパシタCTを充電させている状態でサンプリングキャパシタCfを放電させる放電スイッチSWinitを有する。 （もっと読む）

【課題】通常動作時の動作速度の低下を招くことなくトランジスタ数を削減することのできるスキャンフリップフロップ、およびこのスキャンフリップフロップを用いるスキャンテスト回路を提供する。
【解決手段】実施形態のスキャンフリップフロップは、選択回路とフリップフロップとを有する。選択回路は、通常データが入力されるクロックドインバータと、スキャンテスト用データが入力されるトランスミッションゲートとを備え、通常データとスキャンテスト用データのいずれかを選択して出力する。その選択回路の出力が入力されるフリップフロップは、出力の極性が、通常データに対しては正転極性であり、スキャンテスト用データに対しては反転極性である。 （もっと読む）

【課題】試験信号の立上りエッジおよび立下りエッジのそれぞれに個別にジッタを印加することができる。
【解決手段】被試験デバイスを試験する試験装置であって、第１パルス信号のタイミングにおいて試験信号を立上げ、第２パルス信号のタイミングにおいて試験信号を立下げる波形成形部と、試験信号に重畳すべきジッタを発生するジッタ発生部と、第１パルス信号のタイミングをジッタに応じて変化させるか否かを切り替える第１選択部と、第２パルス信号のタイミングをジッタに応じて変化させるか否かを切り替える第２選択部と、を備える試験装置を提供する。 （もっと読む）

【課題】ＩＲドロップの影響を考慮して半導体集積回路のタイミング解析を行うこと。
【解決手段】タイミング解析方法は、（Ａ）遅延変動率と電圧変動との関係を示す遅延電圧関数を算出するステップと、（Ｂ）ＩＲドロップによる電圧変動と距離との関係を示す電圧距離関数を算出するステップと、（Ｃ）遅延電圧関数と電圧距離関数を組み合わせることによって、ＩＲドロップによる遅延変動率と距離との関係を示す遅延距離関数を算出するステップと、（Ｄ）距離に依存するＯＣＶ係数を、遅延距離関数を用いることによって補正するステップと、（Ｅ）補正後のＯＣＶ係数を用いて、対象回路のタイミング解析を実行するステップと、を含む。 （もっと読む）

【課題】半導体集積回路の不良選別を効果的に行う。
【解決手段】互いに非同期のクロックで動作する複数の回路ブロックを有し、複数の回路ブロックの一の回路ブロックによってセルフテストを実行する半導体集積回路の試験システムであって、複数の回路ブロックに対応するクロック信号を生成し半導体集積回路に供給するクロック発生装置と、半導体集積回路からの要求に応じてセルフテストの実行を代行するプロセッサを有する。これにより、各モジュールが非同期のクロックで動作する半導体集積回路の動作テストを行うことができる。 （もっと読む）

【課題】半導体デバイスの電気試験を高速化する。
【解決手段】半導体デバイスプロービング装置は、試験チャンバを定めるように構成されたハウジング、ハウジング内に配置され、少なくとも１つの被試験デバイス６２を載せるように構成されたデバイスホルダ７０及びハウジング内に配置された少なくとも１つのプローブステージ５０を備える。プローブステージ５０は、ベース５２、ベース５２に軸旋回可能な態様で結合され、少なくとも１つのプローブ５８を保持するように構成された保持部９２を有する保持アーム９０及びベース５２上に配置されたステッパ８０を備える。ステッパ８０は、電気信号に応答して、保持アーム９０でプローブ５８を下方に移動させて被試験デバイス６２にコンタクトさせ、保持アーム９０でプローブ５８を上方に移動させて被試験デバイス６２から離し、よってプローブ５８の上下移動を６サイクル毎秒より高頻度で行えるように構成される。 （もっと読む）

【課題】 回路における電源制御に関するシミュレーションの時間を削減する。
【解決手段】 回路を構成する部品の「部品情報１１０、端子情報１２０、及び端子間の接続情報１００」に基づき、探索開始部品を特定する。そして、探索開始部品の電源端子及びリセット端子と、電源回路の制御ネット名とを探索始点とする。また、電源回路の入出力ネット名と、電源ネット名と、グランドネット名と、部品情報１１０に基づいて特定される探索終了部品とを探索終点とする。そして、探索始点から探索終点までの探索経路にある部品を探索し、当該部品の接続情報を特定し、探索経路にある部品のシミュレーションネットリストを作成する。 （もっと読む）

【課題】レート信号が高速になった場合でも、タイミングエッジ発生回路のタイムラグの影響を抑制して、試験速度の高速化を図ることを目的とする。
【解決手段】ＤＵＴの試験を行うための波形を発生させる半導体試験装置１は、それぞれ異なるタイミングをタイミングデータとして記憶し、１周期の間に波形を変化させる最大回数分の個数を設けた複数のタイミングメモリ１０と、レート信号を基準としてタイミングデータのタイミングでタイミングエッジを発生し、タイミングメモリよりも多くの個数を設けた複数のタイミングエッジ発生回路１１と、任意のタイミングメモリから任意のタイミングエッジ発生回路１１にタイミングデータを入力させるマトリクス回路５と、タイミングエッジ発生回路１１が発生したタイミングエッジに基づいて波形を出力する波形出力部６と、を備えている。 （もっと読む）

【課題】格別の操作を要することなく最適な電圧供給を行い、無駄な電力消費や負荷の削減を行うことを目的とする。
【解決手段】本発明の半導体試験装置は、ＤＵＴ２の試験を行う出力制御ユニット５を備える半導体試験装置１であって、試験を行うためのテストプログラムに設定された設定電圧の情報に基づいて動作を行う複数のドライバ３２と、設定電圧の情報を取得して、取得した情報に基づいてドライバ３２に設定される設定電圧の電圧をドライバ３２に供給する供給電圧を変更可能な１または複数の可変電源３３と、を備えている。これにより、ＤＵＴ２が無駄な電力を消費することなく、負荷が与えられなくなる。且つ、テストプログラムの設定電圧の情報を利用しているため、電源制御の操作を要することなく、最適な電圧を供給することができる。 （もっと読む）

【課題】制御チップに占める制御回路の面積を低減し、且つ、制御信号を出力する出力部の数を低減しつつ、複数の命令信号の処理時間の増大を抑制する。
【解決手段】複数チャネルの被制御回路を制御する制御信号を生成する信号処理装置であって、それぞれの被制御回路に対する命令信号を共通の入力部で受け取り、受け取った命令信号に応じて制御信号を生成し、それぞれの被制御回路への制御信号を共通の出力部から出力する制御チップと、制御チップが出力するそれぞれの制御信号を、対応する被制御回路に分配する分配回路とを備える信号処理装置を提供する。 （もっと読む）

【課題】被試験デバイスのレイテンシに応じて、試験信号を遅延させる。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスに入力すべき試験信号のパターンデータ、および、試験信号の各エッジタイミングを基本周期より小さい分解能で示すパターンタイミングデータを、入力される入力パターンを変換して、基本周期に同期して生成するパターン変換部と、パターン変換部が生成したパターンデータを、基本周期の整数倍の可変設定値に応じて遅延させるデータ遅延部と、データ遅延部が遅延させたパターンデータおよびパターンタイミングデータに応じた波形を有する試験信号を生成して、被試験デバイスに入力する波形生成部とを備える試験装置を提供する。 （もっと読む）

【課題】集積回路を有するウェーハの無線試験を行うためのウェーハ上に形成された試験回路を含む装置および方法を提供する。
【解決手段】ウェーハ１６の外部にある試験ユニット１２、および集積回路を含むウェーハ上に製造された少なくとも1つの試験回路１４を含む。試験ユニット１２は、RF信号を送信し、試験回路１４に電力を供給する。試験回路１４は、可変リング発振器を含み、集積回路の公称動作周波数での一連のパラメータ試験を実行し、試験結果を分析のために試験ユニット１２に送信する。 （もっと読む）

【課題】消費電力を低減させると共に小型化およびコスト低減が可能な信号出力装置およびこれを用いた半導体試験装置を実現する。
【解決手段】信号出力装置において、ドライバから出力される出力信号のハイレベル側の設定電圧を生成する第１のＤ／Ａ変換器と、ハイレベル側の設定電圧に正側バイアス電圧を加算した正側電源電圧を前記ドライバの正側電源端子に供給する正側電源供給部と、ドライバから出力される出力信号のローレベル側の設定電圧を生成する第２のＤ／Ａ変換器と、ローレベル側の設定電圧から負側バイアス電圧を減算した負側電源電圧を前記ドライバの負側電源端子に供給する負側電源供給部と、第１のＤ／Ａ変換器へハイレベル側の設定電圧の設定、正側電源供給部へ正側電源電圧の設定、第２のＤ／Ａ変換器へローレベル側の設定電圧の設定、および、負側電源供給部へ負側電源電圧の設定をそれぞれ行う制御部とを備える。 （もっと読む）

【課題】回路規模の増大を抑制しつつスキャンテスト時の消費電力を削減する半導体集積回路の設計装置および設計方法を提供する。
【解決手段】対象抽出部１０２は、組み合せ回路のうちの活性化状態が評価される対象となる回路部分を抽出する。削減量算出部１０４は、組み合せ回路に入力されるスキャンフリップフロップのそれぞれの出力信号を１個ずつ固定化してスキャンフリップフロップ毎の消費電力の削減量を算出し、評価部１０８は、その結果に基づいて、スキャンフリップフロップの出力信号を固定化したときの消費電力の削減量が最も多いスキャンフリップフロップを選択する。固定化情報蓄積部１０６は固定化情報を保持し、対象抽出部１０２はその固定化情報に基づいて、評価対象となる回路部分を抽出する。評価部１０８は、抽出された回路部分毎に１つのスキャンフリップフロップを選択し、削減できる消費電力値の合計が所定の値になるまで上記を繰り返す。 （もっと読む）

【課題】論理回路内部のスキャン・チェイン上の単一固定故障に対して、スキャン・チェインに特化した故障辞書を用いて、テスト結果と照合することで、処理時間を短縮して推定する。
【解決手段】論理回路の構成情報と、スキャン・テストパタンと、故障スキャン・チェイン特定手段２２と、スキャン・チェイン故障辞書を作成しスキャン・チェイン故障辞書記憶部３４に記憶するスキャン・チェイン故障辞書作成手段２５と、故障スキャンＦＦ絞り込み手段２３と、フェイル出力情報を階層毎に比較照合して一致する故障候補箇所のパスビットも含めた一致率を算出し、スキャン・チェイン名（番号）とスキャンＦＦ名とスキャン・ビット番号と信号線と信号線分岐と故障種別と一致率とレイアウト情報と近接信号線情報を、故障推定結果として出力するスキャン・チェイン故障辞書照合手段２６を備える。 （もっと読む）