【課題】ＣＰＵの論理検証に用いる検証シナリオ、及び期待値の生成負荷を抑える。
【解決手段】ＲＴＬ記述されたＣＰＵの論理検証のためのテストプログラムを生成する論理検証シナリオ生成装置であって、テストライブラリと、期待値フォーマット記憶部と、検証命令アドレス、前命令空間、後命令空間、データ空間、分岐命令空間、スタック空間とを有するメモリモジュールであって、テストライブラリから順次選択した検証命令と前後命令組合せとに基づいて、検証命令アドレスに検証命令を、前命令空間に前命令を、後命令空間に後命令を記憶し、前命令が分岐命令である場合に前命令の分岐先アドレスに検証命令アドレスを記憶したメモリモジュールをテストプログラムとして生成するテストプログラム生成部と、テストプログラムの各命令について期待値フォーマットを取得し、当該命令をデコードしたデコード情報に基づいて期待値を生成する期待値生成部と、を有する。 （もっと読む）

【課題】テスト時間の増加を防止しながら、低コストで、効率よく品種展開された半導体装置のテストを行う。
【解決手段】計算機３から、テストプログラム、テストパターン、および半導体装置のＲＯＭに書き込まれるＲＯＭファイルが、テスタ４に送信される。テスタは、品種固有テストであるＲＡＭ機能テスト、電源リーク測定、およびＲＯＭファイルを書き込むＲＯＭ書き込みのそれぞれのテストの前に、ＲＯＭファイルに含まれるＲＯＭファイル番号が、’ＸＸＸ’か、’ＹＹＹ’かを判定し、テスト中の半導体装置が品種Ａか、品種Ｂかを判定する。これら品種固有テストでは、品種の判定結果に基づいて、判定された品種に見合った規格値によるテスト判定が行われる。 （もっと読む）

【課題】集積回路をテストするテスト装置において、費用、期間を削減する。
【解決手段】テスト装置１の制御部１１は、集積回路６のテストを制御するための信号を出力する。テスト信号発生部６６は、制御部１１から出力された信号の入力に応じて、集積回路６に入力可能なテスト信号を発生する。分岐マルチプレクサ４１には、複数の集積回路６が接続される。分岐マルチプレクサ４１は、テスト信号を複数の分岐テスト信号に分岐し、接続されている複数の集積回路６に対して並列に出力する。 （もっと読む）

【課題】レギュレータ内蔵の半導体集積回路（チップ）に対して、スキャン試験を行う場合、チップの活性化率が非常に高くなるため、ＩＲドロップにより、正しいテスト結果を得ることが出来ない。
【解決手段】チップの有するスキャンチェイン群を複数の回路ブロックに分割する。スキャン試験を行う前に、該回路ブロックへ電圧を供給し、各回路ブロックの入力電圧と予め定められる基準電圧を比較し、入力電圧が低い回路ブロックが存在する場合、いずれかの回路ブロックへのテストクロックの供給を遮断する。これにより、レギュレータの電力駆動力に応じた分だけの回路ブロックをスキャン試験することが可能となる。 （もっと読む）

【課題】一部の回路領域の電源を遮断した時にその回路領域からの出力を固定化するアイソレータセルの回路規模の低減、動作の高速化および誤設定が発生の低減および修正可能なＬＳＩの実現。
【解決手段】複数の回路領域12A,12B,12Cと、１つの回路領域へ電源供給するか否かを切り替える電源スイッチTrBと、電源スイッチの制御を行う電源制御回路13と、１つの回路領域から他の領域への出力が入力される複数のフリップフロップを有するクランプスキャンチェーンSFF21と、クランプスキャンチェーンのフリップフロップを所定の出力状態に設定するクランプデータ制御回路30,18,21,23と、を備える半導体集積回路。 （もっと読む）

【課題】ＬＳＩを実際の使用形態に沿って動作させるような入力パターンを用いて、ＬＳＩ内部の遅延故障をＬＳＩ外部において効率良く検出することを目的とする。
【解決手段】開示の装置は、ＬＳＩのディレイテスト用のディレイテストパターンを生成する制御を行う。入力パターン制御回路は、被試験対象回路へ供給される入力パターンのサイクル数をカウントし、予め設定されたカウント数と一致した時点で、被試験対象回路への入力パターンの供給を停止し、入力パターン保存回路は、このような入力パターンを保存する。スキャン制御回路は、入力パターン制御回路からの制御信号を受け、被試験対象回路へスキャンシフト信号を供給し、被試験対象回路内のスキャンチェインをシフトさせる。そして、期待値生成回路は、スキャンチェインの出力を期待値データとして保存する。 （もっと読む）

【課題】複数の構成部品（ＡＳＩＣ）が搭載された基板の異常の有無を短時間に、簡略に検知するとともに、データバス等の異常箇所も検出できるようにする。
【解決手段】複数の構成部品を１つの単位とする部品ＡＳＩＣ１０が同一基板上に搭載された基板の異常を検出する異常箇所検出装置であって、前段の前記部品に設けられ、後段の部品に所定のパターンＴＰ０を出力する手段と、後段の前記部品に設けられ、前段から入力されるパターンＴＰＯと同一のパターンＴＰ１を生成するテストパターン生成モジュール７及び前記入力されたパターンＴＰ０と前記生成されたパターンＴＰ１とを比較するテストパターン比較モジュール８と、両者の比較結果に基づいて異常発生の有無を検出するＣＰＵ４と、を備えた。 （もっと読む）

【課題】タイミングエラーを解消しつつも、遅延素子の増加及び試験コストの増大を抑制することのできるスキャンチェーン形成方法を提供する。
【解決手段】複数のスキャンＦＦを、各スキャンＦＦのスキャン端子間の配線長が最短となるようにスキャンチェーンを形成する。その後、複数のスキャンＦＦのうちタイミングエラーの発生した対象スキャンＦＦを中心とした、タイミングエラーの発生しない座標集合Ｘ３を算出し、その座標集合Ｘ３内に配置されたスキャンＦＦの中から、リオーダー処理前のスキャンチェーンのつなぎ順をできる限り保持するように１つのスキャンＦＦを選択する（ステップＳ１７〜Ｓ１９，Ｓ２３）。続いて、その選択したスキャンＦＦと対象スキャンＦＦとを接続するようにつなぎ順を変更する（ステップＳ２０）。 （もっと読む）

【課題】回路面積やコストの増加を抑制しつつ、被試験デバイスに安定的に電源供給可能な電源装置を提供する。
【解決手段】ＤＵＴ１に電源信号Ｓ２（Ｖｄｄ）を供給する試験装置用の電源装置１００が提供される。Ａ／Ｄコンバータ２２は、電源信号Ｓ２に応じたアナログ観測値Ｓ２’をアナログ／デジタル変換し、デジタル観測値Ｓ３を生成する。デジタル信号処理回路２４は、Ａ／Ｄコンバータ２２からのデジタル観測値Ｓ３が所定の基準値Ｒｅｆと一致するように調節される制御値Ｓ４をデジタル演算処理によって生成する。Ｄ／Ａコンバータ２６は、制御値Ｓ４をデジタル／アナログ変換し、ＤＵＴ１に電源信号Ｓ２として供給する。デジタル信号処理回路２４は、その信号処理の内容が変更可能に構成される。 （もっと読む）

【課題】メモリ及びメモリ周辺ロジック間のテストを、スキャンテストにて実現することができる半導体周期回路を提供する。
【解決手段】半導体集積回路は、メモリセル２２〜２５及び冗長セル２６，２７と、メモリセルに欠陥があった場合に冗長セルを選択するセレクタ２８とを有するメモリ１０と、外部からの情報に基づきセレクタに冗長セルを選択させるための第１の制御信号を生成する救済制御回路１３と、救済制御回路１３の第１の制御信号をラッチする救済情報保持ラッチ１４と、を有する。そして、救済情報保持ラッチ１４は、第２の制御信号に応じて救済制御回路１３が生成した第１の制御信号をラッチする。 （もっと読む）

【課題】高分解能のＴＤＣ回路の消費電力を低減することを目的とする。
【解決手段】本発明に係るＴＤＣは、入力信号を遅延する遅延素子１１を複数直列に接続するディレイラインと、ディレイラインの最後段の遅延素子の出力の反転信号を出力する反転素子１３と、基準クロック、又は反転素子の出力信号のいずれかをディレイラインの初段の遅延素子に提供するマルチプレクサ１５と、を有するリング発振器１０と、ディレイラインの遅延素子の接続ノード、又は初段の遅延素子の入力ノードに接続され、被測定信号の変化エッジが、遅延素子１１の出力する基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路１７と、判定回路１７の判定結果をエンコードするエンコーダ回路３１と、エンコーダ回路３１の出力から、被測定信号の変化エッジの基準クロックに対する位相を算出する演算回路３３と、を備える。 （もっと読む）

【課題】精度の高い回路シミュレーションを実行する回路シミュレーション方法を提供する。
【解決手段】ゲートレベルでの電圧変動解析ステップを実行する（ステップＳ２）。ゲートレベルでの電圧変動解析ステップは、チップＴＰ全体に対して実行する。そして、次に、電圧変動解析ステップに従う電源電圧および接地電圧（Ｖｓｓ）の電圧波形を取得するステップを実行する（ステップＳ４）。次に、トランジスタレベルでの信号解析ステップを実行する（ステップＳ６）。トランジスタレベルでの信号解析解析ステップは、チップＴＰ全体よりも範囲の狭い例えば、すべてではない、１つ又はそれ以上の機能モジュールに対して実行する。そして、信号解析ステップに従う信号解析結果を取得するステップを実行する（ステップＳ８）。 （もっと読む）

【課題】ロット間のばらつきやウェハ面内のばらつきがある場合でも、高精度で良品／不良品の判定を行なうことが可能な試験装置を提供すること。
【解決手段】基準空間作成部２２は、第１のロットの良品チップの試験データからウェハ内のチップに付されたチップ番号別に基準空間を作成する。基準値抽出部２５は、基準空間作成部２２によって作成された基準空間に対応する第１のロットの不良品チップの試験データから、基準空間のそれぞれに対して有効な試験項目およびその試験項目に対応する良否判定の基準値を抽出する。そして、良否判定部２６は、基準空間のそれぞれに対するマハラノビスの距離の平均をチップ番号別に算出し、平均値が最小となる基準空間に対応する基準値を用いて第２のロットのチップの良否を判定する。したがって、ロット間のばらつきやウェハ面内のばらつきがある場合でも、高精度で良品／不良品の判定を行なうことが可能となる。 （もっと読む）

【課題】異なるクロックで動作する回路を有する半導体集積回路において、回路規模を増大させることなく、実使用でのクロックでスキャンテストの実施が可能なスキャンテスト回路を備えた半導体集積回路を提供する。
【解決手段】異なるクロックのうち低い周波数でスキャンデータを全てのスキャンフリップフロップに設定し、遅延テストの実施の際には異なるクロックドメイン間でのデータの転送が発生しないようにクロックを遮断し、遅延テストを実施する。 （もっと読む）

【課題】テスト専用端子の増加を防ぎ、テストの長時間化を防止する。
【解決手段】テストアクセスポートに入力されるテスト信号に応じて、回路ブロックの試験を行うテスト回路であって、第１のＴＡＰ制御部及びその制御下にある第２のＴＡＰ制御部と、第１のＴＡＰ制御部のテスト動作の無効と、記憶情報の書き換えを不可に制御する第１の情報を記憶する第１のレジスタと、第１の情報に応じて記憶情報の書き換えを不可に制御され、第２のＴＡＰ制御部のテスト動作の有効・無効の制御する第２の情報を記憶する第２のレジスタと、外部から入力されるＴＤＩ信号に応じて前記第１、２のレジスタが書き換え不可状態を解除する制御回路と、を有するテスト回路。 （もっと読む）

【課題】 故障処理回路において、テスト対象メモリ（ＭＵＴ）から故障ロケーション情報を識別するために使用される故障捕捉回路が開示される。
【解決手段】 故障捕捉回路は、複数のチャネルを備え、ＭＵＴに接続するように適合される故障検出回路を含む。故障検出回路は、テスト信号をＭＵＴに与え、そこからの出力信号を処理して故障情報にするように動作する。テスト時間を最小化するために、故障メモリ回路および高速リンクが設けられる。高速リンクは、故障メモリ回路を故障検出回路に接続し、シリアルデータ転送能力をその間に提供する。 （もっと読む）

【課題】試験装置の回路規模を低減する。
【解決手段】被試験デバイスを試験する試験装置であって、それぞれが被試験デバイスと信号を受け渡す複数のチャネルと、複数のチャネルに対応する複数の信号を処理する信号処理回路とを備え、信号処理回路は、複数の信号を、予め定められたチャネルの順番で時分割に選択する入力セレクタと、入力セレクタが選択した信号に応じた信号を出力する処理部と、複数のチャネルに対応して設けられ、それぞれ信号を格納する複数の保持部と、処理部が出力するそれぞれの信号を、複数の保持部のうち、予め定められたチャネルの順番に応じた保持部に格納する出力セレクタとを有する試験装置を提供する。 （もっと読む）

【課題】回路規模が増大することなく、テストデータを入力する入力端子の個数を削減できるスキャンテスト装置及びスキャンテスト方法を提供すること。
【解決手段】本発明にかかるスキャンテスト装置１は、テストデータ入力端子、ＯＲ素子１７、スキャンフリップフロップ１２を備える。テストデータ入力端子には、第１のスキャンチェーンに対する第１のテストデータと第２のスキャンチェーンに対する第２のテストデータとを少なくとも含むテストデータが入力される。ＯＲ素子１７は、テストデータが入力され、クロック信号とは非同期であるマスク信号に基づいて、第２のテストデータをマスクして、第１のテストデータを出力する。スキャンフリップフロップ１２は、前記第１のスキャンチェーンの先頭に配置され、ＯＲ素子１７が出力した第１のテストデータに対応する非同期テストデータを保持する。 （もっと読む）

【課題】論理検証およびテストデバッグに要する総時間の短縮化を図ることを目的とする。
【解決手段】テスタによるＤＵＴの試験を仮想的にシミュレーションするテスタシミュレーション装置１は、ＤＵＴの動作をシミュレータ上でモデル化した仮想デバイス１１と、仮想デバイス１１の論理検証を行うための検証シナリオの入力パターンを仮想デバイス１１に印加し、仮想デバイス１１から出力される応答パターンを入力して期待値パターンと比較して良否判定を行う仮想テスタ１２と、入力パターンおよび期待値パターンを仮想テスタ１２から取得し、入力パターンおよび応答パターンが正常なものであるときに、取得した入力パターンおよび期待値パターンをＤＵＴの実試験を行うためのテストパターンとして生成するテストパターン生成部１４と、を備えている。 （もっと読む）

【課題】ユーザ回路における消費電流をより低減する。
【解決手段】ユーザ回路１３と、ユーザ回路１３のスキャンテストに係るデータを保持するスキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎと、スキャンフリップフロップ回路ＦＦ１１〜ＦＦ１ｎの出力値および一定の論理値のいずれか一方をユーザ回路１３に出力するゲート回路（ＡＮＤ１０、ＡＮＤ１１〜ＡＮＤ１ｎ）と、を備え、スキャンテストに係るシーケンスにおいて、一定の論理値をユーザ回路１３に出力するようにゲート回路（ＡＮＤ１０、ＡＮＤ１１〜ＡＮＤ１ｎ）を制御する。 （もっと読む）