【課題】ボイドが存在しても高い信頼性を確保可能な配線構造を提案する。
【解決手段】実施形態に係わる装置は、第１の溝１０を有する絶縁層１３と、第１の溝１０内に形成され、上部に凹部１６を有する銅を含む第１の配線層１５と、第１の配線層１５の凹部１６の内面上に形成され、少なくとも１つのグラフェンシートから構成されるグラフェン層１７とを備える。 （もっと読む）

【課題】微細で良好な形状のコンタクトホールを有する半導体装置の製造方法を提供する。
【解決手段】絶縁膜３６上にフォトレジスト膜４２を形成する工程と、フォトレジスト膜４２に開口部４４を形成する工程と、開口部４４が形成されたフォトレジスト膜４２をマスクとして絶縁膜３６をエッチングすることによりコンタクトホール４８を形成する工程とを有し、コンタクトホール４８を形成する工程は、開口部４４が形成されたフォトレジスト膜４２上に保護膜４６を堆積しながら絶縁膜３６をプラズマエッチングする第１の工程と、フォトレジスト膜４２上に堆積された保護膜４６を一旦除去する第２の工程と、保護膜４６が一旦除去されたフォトレジスト膜４２上に他の保護膜を新たに堆積しながら絶縁膜３６を更にプラズマエッチングする第３の工程とを含んでいる。 （もっと読む）

【課題】 ボイド等の発生を防止できるように凹部内に金属膜の成膜を施すことができる成膜方法である。
【解決手段】 処理容器２２内でプラズマにより金属のターゲット７６から金属イオンを発生させてバイアスにより引き込んで凹部４が形成されている被処理体に金属の薄膜を堆積させる成膜方法において、ターゲットから金属イオンを生成し、その金属イオンをバイアスにより引き込んで凹部内に下地膜９０を形成する下地膜形成工程と、金属イオンを発生させない状態でバイアスにより希ガスをイオン化させると共に発生したイオンを引き込んで下地膜をエッチングするエッチング工程と、ターゲットをプラズマスパッタリングして金属イオンを生成し、その金属イオンをバイアス電力により引き込んで金属膜よりなる本膜９２を堆積しつつ、その本膜を加熱リフローさせる成膜リフロー工程とを有する。 （もっと読む）

【課題】半導体ウェハの保護層に形成された溝のアスペクト比が０．５以上である場合においても、再配線を形成する際のレジスト膜に破壊が生じることを防止する手段を提供する。
【解決手段】半導体ウェハが、集積回路を形成した複数の能動領域と、隣合う能動領域間に設けられたダイシング領域と、能動領域とダイシング領域とを覆う保護層５と、保護層の能動領域の外側を掘込んで形成されたガイド溝２１と、能動領域の保護層上を覆う保護膜７と、保護膜上に形成され、集積回路に電気的に接続する第２の配線９とを備え、ガイド溝のアスペクト比が０．５以上の場合にそのガイド溝を保護膜で覆う。 （もっと読む）

【課題】下層配線層と配線シード層との密着性を低下させないで高く維持することが可能な配線形成方法を提供する。
【解決手段】下層配線層４と絶縁性バリヤ層６と層間絶縁膜８と上層配線層が順次積層された被処理体に対して上層配線層と、連通配線層１６とを形成する配線形成方法において、絶縁性バリヤ層を残した状態で連通ホール９Ｂを形成し、連通ホール内に犠牲膜を埋め込み、トレンチ９Ａを形成するパターンマスク６２を形成する前処理工程と、トレンチを形成するトレンチ形成工程と、犠牲膜６０とパターンマスクとをアッシングするアッシング工程と、トレンチ内と連通ホール内に熱処理によりバリヤ層１０を形成するバリヤ層形成工程と、異方性エッチングにより連通ホールの底部のバリヤ層と絶縁性バリヤ層とを除去する異方性エッチング工程と、配線シード層１２を形成する配線シード層形成工程とを有する。 （もっと読む）

【課題】抵抗値の温度依存性の小さい抵抗素子を有する半導体装置を提供する。
【解決手段】半導体装置は、金属抵抗素子層Ｒｍ１，Ｒｍ２を有する。金属抵抗素子層Ｒｍ１は、金属抵抗膜層Ｒｍ１１を含む。金属抵抗素子層Ｒｍ２は、金属抵抗膜層Ｒｍ１２を含む。金属抵抗膜層Ｒｍ１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、金属抵抗膜層Ｒｍ１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。窒化チタン抵抗の抵抗値は正の温度係数を有する一方、窒化タンタル抵抗の抵抗値は負の温度係数を有する。コンタクトプラグＣＰ２によって、金属抵抗膜層Ｒｍ１１と金属抵抗膜層Ｒｍ１２とが電気的に接続されるので、窒化チタン抵抗の温度係数と窒化タンタル抵抗との温度係数が相殺される。これにより温度係数を小さくすることができる。 （もっと読む）

【課題】バリアメタル層の金属配線に対する密着性を向上させつつ、金属配線の低抵抗化を図った半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜１５に形成された凹部１６、１７内にバリアメタル層２０を形成した後、凹部１６、１７内にＣｕ配線層２３を形成する。バリアメタル層２０の形成工程は、凹部１６、１７内にＴｉ含有量が５０原子％を超える第１のＴｉＮ_x膜１８を形成した後、側壁部上と比較して底部上に相対的に多く形成されるように、Ｔｉ含有量が第１のＴｉＮ_x膜１８より多い第２のＴｉＮ_x膜（またはＴｉ膜）１９を形成する。 （もっと読む）

【課題】ダマシン配線構造を有する半導体装置において、ＣＭＰ法によるＣｕ配線への処理により発生するＣｕ配線の腐食（コロージョン）の発生を防止し、配線抵抗の上昇を抑制し、信頼性の担保された半導体装置の製造方法および半導体装置の製造システムを提供する。
【解決手段】ダマシン配線構造を有する半導体装置の製造方法であって、基板上の層間絶縁膜に形成される配線パターン溝にバリアメタル膜およびＣｕ膜が形成された状態で、ケミカルメカニカルポリッシングによって配線パターン溝以外に堆積したＣｕを除去する工程と、配線パターン溝以外に堆積したバリアメタルをケミカルメカニカルポリッシングによって除去する工程と、前記バリアメタルを除去する工程後、除電する工程と、基板上に残るスラリーおよび残渣物を洗浄する工程と、を有する半導体装置の製造方法が提供される。 （もっと読む）

【課題】 所望の配線構造を形成することができ、かつウエハ有効領域の欠陥率の増加を防止することのできる半導体ウエハ装置の製造方法を提供する。
【解決手段】 半導体ウエハ装置の製造方法は、（ａ）回路領域に半導体素子を形成した半導体ウエハ上に半導体素子に接続された下層配線パターンを形成する工程と、（ｂ）下層配線パターンを覆って半導体ウエハ上に層間絶縁膜を形成する工程と、（ｃ）回路領域上で下層配線パターンに接続されたビア導電体とその上に配置された配線パターンとを、回路領域外の周辺領域上で配線パターンに対応する導電体パターンを、層間絶縁膜に埋め込んで形成する工程とを含む。導電体パターンは電気的に分離された状態で形成される。 （もっと読む）

【課題】めっき工程の埋設不良を抑制する。
【解決手段】半導体基板１００上に設けられた層間絶縁膜３２０に開口部を形成する工程と、開口部上面にバリア層３４０を形成するバリア層形成工程と、バリア層３４０上に配線シード層を形成する配線シード層形成工程を有する。また、バリア層形成工程は、選択成膜工程と、スパッタエッチング工程を有する。バリア層３４０の選択成膜工程は、バリア層３４０を、開口部の平面部３４２のみに選択的に成膜する。次いで、バリア層３４０のスパッタエッチング工程は、平面部３４２のバリア層３４０をスパッタエッチングしながらバリア層３４０のスパッタ粒子を開口部の側壁部３４４に堆積させる。 （もっと読む）

【課題】より低抵抗な配線層を有する不揮発性記憶装置を提供する。
【解決手段】実施形態の不揮発性記憶装置は、書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置である。前記配線層は、絶縁層に設けられたトレンチ内に設けられ、前記配線層は、第１導電層と、前記第１導電層の上に設けられた第２導電層と、を有し、前記配線層が充填されていない前記トレンチに対する前記第１導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第２導電層の埋め込み性よりも高く、前記第２導電層の比抵抗は、前記第１導電層の比抵抗よりも低い。 （もっと読む）

【課題】ダマシン配線構造を有する半導体装置において、フルオロカーボン膜へのエッチングダメージによるＣｕ配線構造でのリーク電流の増加や誘電率の低下を抑制し、信頼性の担保された半導体装置の製造方法を提供する。
【解決手段】エッチング処理の施されたフルオロカーボン膜の表面に対し、窒化プラズマ処理またはＣＦプラズマ処理を行う、半導体装置の製造方法が提供される。これによれば、配線溝形成時のフルオロカーボン膜へのエッチングダメージが修復され、Ｃｕ配線構造におけるリーク電流の増加や誘電率の低下を抑制することができる。 （もっと読む）

【課題】簡単な工程で絶縁膜、半導体膜、導電膜等の膜パターンを有する基板を作製する方法、さらには、低コストで、スループットや歩留まりの高い半導体装置の作製方法を提供することを目的とする。
【解決手段】基板上に形成された絶縁膜、半導体膜又は導電膜上に接して第１の膜を形成する工程と、第１の膜上に第１のマスク材料を含有する溶液を吐出して第１の膜上に第１のマスクを形成する工程と、第１のマスクを用いて第１の膜をパターニングして絶縁膜、半導体膜又は導電膜表面上に塗れ性の低い領域と塗れ性の高い領域を形成する工程と、第１のマスクを除去する工程と、塗れ性の低い領域に挟まれた塗れ性の高い領域に、第２のマスク材料を含有する溶液を吐出して第２のマスクを形成する工程と、第２のマスクを用いて、パターニングされた第１の膜をエッチングするとともに絶縁膜、半導体膜又は導電膜をエッチングする。 （もっと読む）

【課題】容量コンタクトパッドと容量コンタクトプラグが一体となった構造を形成する。これにより、従来は２回、必要だったフォトリソグラフィ工程を１回に削減して、製造コストを低減する。
【解決手段】半導体装置の製造方法では、層間絶縁膜上に、開口を有するマスクパターンを形成する。このマスクパターンを用いて、層間絶縁膜をエッチングすることにより、開口の下の層間絶縁膜内に容量コンタクトホールを形成する。湿式エッチングにより、マスクパターン内の開口を大きくした後、開口内に導電材料を埋め込むことにより、それぞれ容量コンタクトプラグ及び容量コンタクトパッドを形成する。この後、容量コンタクトパッド上にキャパシタを形成する。 （もっと読む）

【課題】メモリセル領域の周辺に金属電極を有するアンチフューズを製造歩留り良く形成する。
【解決手段】ＭＯＳトランジスタを備えたメモリセルを有するメモリセル領域と、アンチフューズを備えた周辺回路領域とを有する半導体装置において、メモリセルを構成するコンタクトプラグ又はビット配線と同層に形成される周辺回路のコンタクトプラグ又は配線を用いて、アンチフューズの電極を形成する。 （もっと読む）

【課題】切削刃の磨耗を抑制して切削刃の寿命を延ばすことが可能なウエハレベルパッケージ製造方法を提供する。
【解決手段】ウエハレベルパッケージ製造方法は、例えば、基板４５０の表面に、配線が形成される溝４６２を含む絶縁性の第１の樹脂４６０を形成する樹脂形成工程４００と、第１の樹脂４６０の表面に、配線の一部となる第１の金属４７０を、物理気相成長によって成膜する第１の成膜工程４１０と、第１の金属４７０の表面に、配線の一部となる、第１の金属４７０より硬度が低い第２の金属４８０を、更に成膜する第２の成膜工程４２０と、溝４６２の側面において第１の金属４７０が成膜されていない場所または薄くなっている場所に該当する高さＨ０、Ｈ１に切削刃４９０を設置する設置工程４３０と、切削刃４９０を走査することにより、少なくとも第１の樹脂４６０を切削する切削工程４４０とを含む。 （もっと読む）

【課題】配線の検査効率を向上させる。
【解決手段】複数の接続パッド１２が設けられた半導体デバイスウエハ１０と、半導体デバイスウエハ１０の接続パッド１２が設けられた面を被覆するとともに、接続パッド１２を露出させる開口１４ａが設けられた絶縁膜１４Ａと、開口１４ａから露出された接続パッド１２及び絶縁膜１４Ａの上部に設けられた配線１５Ａと、を備える半導体装置である。配線１５Ａは、無電解めっき用シード層１６Ａと、無電解めっき用シード層１６Ａを核とする無電解めっきにより形成される配線層１９Ａと、を含む。 （もっと読む）

【課題】プラズマＣＶＤ法を用いてＣｕ配線上に良好な拡散バリア膜を形成する技術を提供する。
【解決手段】ダマシン法を用いて形成したＣｕ配線１９上にＣｕの拡散を防止する窒化シリコン膜２１を形成する工程は、Ｃｕ配線１９が形成された基板１をプラズマＣＶＤ装置のチャンバ内に搬入し、基板１を所定の温度に加熱する工程と、チャンバ内にアンモニアを供給し、第１のＲＦパワーでアンモニアをプラズマ分解することによって、Ｃｕ配線１９の表面を還元処理する工程と、ＲＦパワーが印加された状態で、チャンバ内にアンモニアとモノシランとを含む原料ガスを供給し、第２のＲＦパワーでアンモニアとシラン系ガスとをプラズマ分解することによって、Ｃｕ配線１９上に窒化シリコン膜２１を形成する工程とを含んでいる。 （もっと読む）

【課題】酸化物反応層の寄生抵抗の低減を図り、動作特性の向上を図った電子デバイス配線用Ｃｕ合金スパッタリングターゲット材、及び素子構造を提供する。
【解決手段】ＴＦＴ素子１は、ａ−Ｓｉ膜５上に形成されたＰドープｎ^＋ａ−Ｓｉ膜６と、Ｐドープｎ^＋ａ−Ｓｉ膜６上に形成された１ｎｍ以下のＳｉ酸化膜７を有している。電極配線膜となるＣｕ合金膜８が、Ｓｉ酸化膜７上にスパッタリングにより形成されている。Ｃｕ合金膜８は、０．３〜２．０原子％のＳｎ、Ｉｎ、Ｇａの金属のうち１種以上を含有する。 （もっと読む）

【課題】本発明は、微細化された埋め込みビット線を容易に形成可能であると共に、埋め込みビット線の抵抗値を低くすることで高性能化を実現可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１３の主面１３ａに形成された第１の溝１５と、第１の溝１５の底面１５ａ、及び第１の溝１５の底部１５Ａに位置するピラー２６の側壁面２６ａ，２６ｂに設けられ、側壁面２６ａを露出する第１の開口部１６Ａ、及び側壁面２６ｂを露出する第２の開口部１６Ｂを有した絶縁膜１６と、第１の開口部１６Ａから露出された側壁面２６ａに形成された半導体基板と反対導電型の下部不純物拡散領域１８と、絶縁膜１６を介して、第１の溝１５の底部１５Ａに設けられ、第１及び第２の開口部１６Ａ，１６Ｂを埋め込むと共に、下部不純物拡散領域１８及び側壁面２６ｂと接触し、かつ金属膜よりなる埋め込みビット線２１と、を有する。 （もっと読む）