【課題】ビット線材料埋設体の形状のばらつきに起因するビット線の配線抵抗値のばらつきを防ぐ半導体装置の製造方法を提供する。
【解決手段】製造方法は、第一溝４内に第一のビット線材料埋設体６および第二のビット線材料埋設体１０からなるビット線１１を形成する第一工程と、ビット線１１に含まれる不純物を拡散させて第一不純物拡散領域１３を形成する第二工程と、ピラー部１ｂを形成する第三工程と、ピラー部１ｂに対向する配線１７を第二溝１５内に形成する第四工程と、ピラー部１ｂの先端部に、第二不純物拡散領域１９を形成する第五工程と、を具備し、第一工程が、第一溝４を完全に埋め込むように第一ビット線材料を形成した後に第一ビット線材料表面を平坦化し、第一溝４底部に残るように第一ビット線材料をエッチバックする工程を具備する。 （もっと読む）

【課題】マスク数を増加させることなく、ブラックマスクを用いずに反射型または透過型の表示装置における画素開口率を改善する。
【解決手段】画素間を遮光する箇所は、画素電極１６７をソース配線１３７と一部重なるように配置し、ＴＦＴはＴＦＴのチャネル形成領域と重なるゲート配線１６６によって遮光することによって、高い画素開口率を実現する。 （もっと読む）

【課題】ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を向上させる。また、半導体装置の製造工程を簡略化する。
【解決手段】ＳＯＩ基板ＳＢ上に形成された複数のｎチャネル型ＭＯＳＦＥＴＱｎを有する半導体装置において、ＢＯＸ膜の下部の支持基板の上面に拡散層であるｎ^＋型半導体領域を形成し、ｎ^＋型半導体領域と電気的に接続され、素子分離領域１を貫くコンタクトプラグＣＴ２を形成することで、支持基板の電位を制御する。ＳＯＩ基板ＳＢの平面において、各ｎチャネル型ＭＯＳＦＥＴＱｎは第１方向に延在しており、第１方向に複数形成されて隣り合うコンタクトプラグＣＴ２同士の間に配置された構造とする。 （もっと読む）

【課題】安定した形状の信頼性の高いエアギャップを効率良く形成する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法では、半導体基板上に、ビアホール及びエアギャップ用トレンチを含む複数のホールを有する層間絶縁膜を形成する。次に、エアギャップ用トレンチ内に有機材料を埋め込んだ後、硬化させる。また、ビアホール内にビアプラグを形成する。この後、エアギャップ用トレンチ内に埋め込まれた有機材料を除去することにより、エアギャップを形成する。 （もっと読む）

【課題】抵抗変化素子を半導体装置に組み込む際の必要なフォトマスクを削減しても高密度化が可能な抵抗変化素子を搭載した半導体装置及びその製造方法を提供すること。
【解決手段】配線溝を有する層間絶縁膜１４と、配線溝に埋め込まれた配線１６ａと、配線１６ａを含む層間絶縁膜１４上に形成されるとともに、配線１６ａに通ずる下穴を有する層間絶縁膜１８と、少なくとも下穴が配置された領域における配線１６ａ上に形成されるとともに、抵抗が変化する抵抗変化膜１９ａと、下穴が配置された領域における抵抗変化膜１９ａ上に形成されたバリアメタル２０ａと、下穴が配置された領域におけるバリアメタル２０ａ上に形成されたプラグ２１ａと、を備え、抵抗変化素子５は、第１電極と第２電極との間に抵抗変化膜１９ａが介在した構成となっており、配線１６ａは、第１電極を兼ね、バリアメタル２０ａは、第２電極を兼ねる。 （もっと読む）

【課題】特性のばらつきを抑制することができる半導体装置の製造方法を提供する。
【解決手段】基板１の上方に絶縁膜４を形成し、絶縁膜４に、絶縁膜４下に位置する導電領域３ｄを露出する開口部６を形成し、導電領域３ｄ上及び開口部６の側面上に、Ｔｉを含有するグルー膜１７を形成する。また、グルー膜１７の表面に存在する自然酸化膜を除去して、グルー膜１７の表面を露出し、グルー膜１７の表面を一定の条件下で酸化し、酸化が行われたグルー膜１７上に、Ｗを含有する導電膜を形成する。なお、酸化を、グルー膜１７の表面が露出した状態で開始する。 （もっと読む）

【課題】バリア金属膜の膜厚を薄膜化でき、金属配線やビア内にボイドの無い配線を形成可能な半導体装置の製造方法を提供する。
【解決手段】半導体構造は、相互接続トレンチ又はビア３０５に薄いバリア金属層３０７が、トレンチやビアの開口が相互接続トレンチやビアへの銅の配置を疎外する張り出しにより妨害されないように形成される。銅の相互接続配線３１４を形成するための材料は、銅とマンガンを含んでいる。アニールにより、銅の拡散に対してバリア特性を有する酸化マンガン層３１５が形成される。 （もっと読む）

【課題】配線やコンタクトホールの寸法の微細化に際しても、コンタクト抵抗の低減を図ることが可能であり、且つ、暗電流の発生が少ない固体撮像素子およびその製造方法を提供する。
【解決手段】固体撮像素子１では、配線２４と転送電極膜１０２とが、２層のコンタクトホールにより接続されている。下側のコンタクトホールＡは、その底部にチタンシリサイド膜１０５が形成されている。そして、上側のコンタクトホールＢは、チタンシリサイドを構成中に含まず、下側のコンタクトホールとの間が中間配線層としてのタングステン膜１０７により接続されている。ここで、上下の両コンタクトホールＡ，Ｂには、純粋なチタンは残っていない。また、撮像画素領域におけるフォトダイオード１２１の上方の層内レンズ膜１２７は、下方のコンタクトホールＡに対して積層上方に選択的に形成されている。 （もっと読む）

【課題】ビア深さのバラツキを抑制することができる半導体装置の構造およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上に、ＳｉおよびＣを含むキャップ絶縁膜を形成する工程と、キャップ絶縁膜上に、キャップ絶縁膜と比較して、シリコン原子数に対する炭素原子数の組成比が高い、有機シリカ膜を形成する工程と、不活性ガス、Ｎを含むガス、フッ化炭素ガスおよび酸化剤ガスを含む混合ガスを用いたプラズマ処理により、有機シリカ膜に、異なる開口径を有する２以上の凹部を形成する工程と、を含む。 （もっと読む）

【課題】パッド電極に荷重または衝撃力が加わっても、周囲の絶縁膜にクラックが発生しにくい構造の半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、平面形状が、略円形、略楕円形、少なくとも１つの内角が９０°より大きい略多角形、および、少なくとも１つの角部に面取りや丸みをつけた略多角形、ならびに、これらの少なくとも一部分を含む形状の組合せからなる群から選ばれた平面形状となるような凹部を形成する凹部形成工程と、前記凹部の内面に少なくとも一部を被覆する下敷膜を形成する下敷膜形成工程と、絶縁膜で覆われた前記凹部に導電性の電極材質を埋め込むパッド部形成工程とを含み、前記凹部形成工程は、第１の凹部を形成する工程と、前記第１の凹部の一部分においてさらに深く凹む第２の凹部を形成する工程とを含む。 （もっと読む）

【課題】余分な工程を追加することなく、コンタクト抵抗の増加を抑制する半導体装置を提供する。
【解決手段】半導体装置の製造方法では、Ｃｕ配線上の第２層間絶縁膜内に設けたコンタクトホール内に第1のＴｉ膜、ＴｉＮ膜、第２のＴｉ膜、第1のＡｌ膜、及び第２のＡｌ膜をこの順に形成する。第1のＴｉ膜を成膜する際には、コンタクトホール底面上の第１の部分と第２層間絶縁膜上の第２の部分の膜厚の比（第1の部分）／（第２の部分）を０．０５以下とする。また、第２のＡｌ膜はアルミ・リフロー法を用いて形成し、この際に第２のＴｉ膜及び第1のＡｌ膜をアルミニウム・チタン合金膜とする。 （もっと読む）

【課題】上面にストラップ配線が形成された絶縁膜と、この絶縁膜の下面に形成された配線と間で剥離が生じることが抑制された半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板ＳＳと、半導体基板ＳＳ上に形成され、周辺配線Ｐ１および配線Ｌ２が形成された配線層ＬＬ１，ＬＬ２と、配線層ＬＬ２に形成され、配線Ｌ３を含む配線層ＬＬ３と、配線層ＬＬ３上に形成され、磁気記憶素子ＭＲを含む配線層ＬＬ４とを備え、配線Ｌ１，Ｌ２上に形成された拡散防止膜ＮＦ１，ＮＦ２は、ＳｉＣＮ膜またはＳｉＣ膜から形成され、配線Ｌ３上に形成された拡散防止膜ＮＦ３は、ＳｉＮから形成される。 （もっと読む）

【課題】有機シロキサン系絶縁膜を用いて電気的特性に優れた半導体装置を製造する方法を提供する。
【解決手段】下層配線の上にこの順で形成された第１〜第３の絶縁膜をドライエッチングして該下層配線に至る開口部を形成し、該開口部の内面と該第３の絶縁膜の上にバリアメタル膜を形成し、該バリアメタル膜の上に該開口部を埋める導電層を形成し、該第３の絶縁膜上の該導電層と該バリアメタル膜、及び該第２、第３の絶縁膜の一部を除去し該下層配線に電気的に接続する上層配線を形成し、露出した該第２の絶縁膜と該導電層の表面を還元性プラズマ処理し、
該第２の絶縁膜は下記式で表されるアルキルアルコキシシランと非酸化性ガスとを用い、５００Ｐａ以下でプラズマＣＶＤ法により形成する
ＲｗＳｉｘＯｙ（ＯＲ´）ｚ
Ｒ及びＲ´はＣＨ_３、ｗｘｚは正の整数、ｙは０または正の整数、（ｗ／ｘ）＝２である。 （もっと読む）

【課題】 空隙を組み込んだ構造体及びその形成方法を提供する。
【解決手段】 ＶＬＳＩ及びＵＬＳＩ用の空隙含有金属・絶縁体相互接続構造体を、光パターン化可能低ｋ材料を用いて作成する方法、及び形成した空隙含有金属・絶縁体相互接続構造体を開示する。より具体的には、本明細書で説明する方法は、内部に種々異なる深さの空隙がフォトリソグラフィにより画定された光パターン化可能低ｋ材料の内部に構築される相互接続構造体を提供する。本発明の方法においては、空隙を形成するのにエッチ・ステップは必要としない。光パターン化可能低ｋ材料内部の空隙を形成するのに、エッチ・ステップを必要としないで、本発明において開示する方法は、高信頼性の相互接続構造体を提供する。 （もっと読む）

【課題】半導体基板の主面上に素子形成領域を取り囲むように形成されたスリットを有する半導体装置の信頼性を向上させることのできる技術を提供する。
【解決手段】ボンディングパッドＢＰに用いる第６層目の配線Ｍ６の上面を露出するように形成された開口部３１の側面と、ガードリングＧＲの周りを囲み、その底部がバリア絶縁膜２２を突き抜けないように第１パッシベーション膜３０、接着用絶縁膜２９、および層間絶縁膜２３に形成されたスリットＳＬの内壁（側面と底面）とを第２パッシベーション膜３２により覆う。 （もっと読む）

【課題】基材の内部に空隙を形成するための方法を提供する。
【解決手段】基材を用意する工程；少なくとも１つの犠牲材料前駆体の堆積によって犠牲材料を堆積する工程；複合層を堆積する工程；該複合層中のポロゲン材料を除去して多孔質層を形成する工程；及び積層基材を除去媒体と接触させて前記犠牲材料を実質的に除去し、前記基材の内部に空隙を与える工程を含み、前記少なくとも１つの犠牲材料前駆体が、有機ポロゲン、シリコン、極性溶媒に可溶な金属酸化物、及びそれらの混合物からなる群より選択される方法が提供される。 （もっと読む）

【課題】メモリ構造に対して損傷を与えることを防止しながら選択された導電体から表面酸化物を適切に除去する。
【解決手段】導電層（１０２）を設け、その導電層（１０２）を覆うように誘電体（１００）を設け、その誘電体（１００）を貫通する第１および第２の開口（１０４，１０６）を設け、第１および第２の開口（１０４，１０６）内にそれぞれ第１および第２の導電体（１０８，１１０）を設けかつ第１および第２の導電体（１０８，１１０）を導電層（１０２）に接触させ、その第１の導電体（１０８）を覆うようにメモリ構造（１２６）を設け、そのメモリ構造（１２６）を覆うように保護要素（１３４）を設け、その第２の導電体（１１０）上に処理を施すことによる電子構造の製造方法。 （もっと読む）

【課題】ＴＳＶを形成した後の工程においては、Ｃｕの拡散防止膜である絶縁膜形成後に、当該絶縁膜に割れが発生し、その後のエッチングやアッシングなどのパターン加工を行う工程において、露出したＣｕが変色する問題が発生する場合がある。これは、拡散防止膜の成膜工程における熱履歴によりＣｕが体積膨張したことが問題の要因と考えられる。このような、膜割れが発生した場合には、Ｃｕ拡散防止膜の機能破壊、ＴＳＶ上部のＣｕの酸化による上部配線との導通不良等の種々の問題を誘発する。
【解決手段】本願の一つの発明は、貫通電極を有する半導体集積回路装置において、プリメタル配線層形成よりも後に貫通ビアを形成する場合において、貫通電極の上端に当たる層間絶縁膜の界面に、メタル拡散防止絶縁膜として、窒化シリコン系絶縁膜を使用し、それ以外の層間絶縁膜の界面に、メタル拡散防止絶縁膜として、炭化シリコン系の絶縁膜を使用するものである。 （もっと読む）

【課題】銅ダマシン配線上への誘電体層の形成において、導電材料と誘電体層間の密着性を向上する半導体装置の製造方法を提供する。
【解決手段】オルガノシロキサンからなる第２誘電体層１１８に、ＴａＮからなる金属バリア層１２４とＣｕからなる導電性金属特徴部１２６を形成する。平坦化後アンモニアプラズマ処理還元により表面の酸化物を除去する。連続して真空を破壊せずに、トリメチルシランからなる有機ケイ素化合物を導入し、プラズマプロセスによりＳｉＣＮ膜１３０を形成し、さらに連続してＳｉＣ膜１３２を堆積する。酸化物の除去から誘電体層の形成までインサイチュで行うことが可能である。 （もっと読む）

【課題】多層配線構造を使って、キャパシタンスが大きく、かつキャパシタンス値が安定なキャパシタ素子を半導体基板上に集積化する。
【解決手段】多層配線構造１８は、少なくとも第１層目の層間絶縁膜１６と、第１層目の層間絶縁膜中に埋設された第１配線層と、を含み、第１配線層は、第１の電源に接続され前記第１の層間絶縁膜中に埋設された第１の配線パタ―ン１５Ｃ１と、第２の電源に接続され前記第１の層間絶縁膜中に埋設された第２の配線パタ―ン１５Ｃ２と、を含み、第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、第１の配線パタ―ンは積層配線パタ―ン１３Ｃ上に形成されて、前記第４の電極パターン１３Ｇと容量結合して第２のキャパシタを形成し、第４の電極パターンは第２の配線パタ―ンに電気的に接続されている。 （もっと読む）