半導体装置の製造方法
【課題】余分な工程を追加することなく、コンタクト抵抗の増加を抑制する半導体装置を提供する。
【解決手段】半導体装置の製造方法では、Ｃｕ配線上の第２層間絶縁膜内に設けたコンタクトホール内に第1のＴｉ膜、ＴｉＮ膜、第２のＴｉ膜、第1のＡｌ膜、及び第２のＡｌ膜をこの順に形成する。第1のＴｉ膜を成膜する際には、コンタクトホール底面上の第１の部分と第２層間絶縁膜上の第２の部分の膜厚の比（第1の部分）／（第２の部分）を０．０５以下とする。また、第２のＡｌ膜はアルミ・リフロー法を用いて形成し、この際に第２のＴｉ膜及び第1のＡｌ膜をアルミニウム・チタン合金膜とする。
【解決手段】半導体装置の製造方法では、Ｃｕ配線上の第２層間絶縁膜内に設けたコンタクトホール内に第1のＴｉ膜、ＴｉＮ膜、第２のＴｉ膜、第1のＡｌ膜、及び第２のＡｌ膜をこの順に形成する。第1のＴｉ膜を成膜する際には、コンタクトホール底面上の第１の部分と第２層間絶縁膜上の第２の部分の膜厚の比（第1の部分）／（第２の部分）を０．０５以下とする。また、第２のＡｌ膜はアルミ・リフロー法を用いて形成し、この際に第２のＴｉ膜及び第1のＡｌ膜をアルミニウム・チタン合金膜とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置に使用する配線の微細化に伴い、近年、配線材料としてＡｌ（アルミニウム）の代わりにＣｕ（銅）が用いられている。多層配線構造を備えた半導体装置では、最上層の配線はＡｌで形成し、それよりも下層の配線はＣｕとすることが一般的である。この理由は、最上層の配線で、パッケージへの組み立て工程で外部端子との接続に使用するボンディングパッドを同時に形成するためである。
【０００３】
Ｃｕで形成したボンディングパッドでは表面が自然酸化されやすいため、ボンディング時の強度低下を招き易い。このため、上層のＡｌ配線と下層のＣｕとを接続するコンタクトプラグを形成する必要がある。コンタクトプラグを形成する際には、上層のＡｌ配線材料を用いてコンタクトプラグも形成する方法（アルミ・リフロー法）が知られている。
【０００４】
ＡｌとＣｕは熱エネルギーによって容易に相互拡散・合金反応を示し、高抵抗層となる。このため、下層Ｃｕ配線と上層Ａｌ配線を、アルミ・リフロー法で形成したコンタクトプラグによって接続するためには、相互拡散を遮断するバリア層が不可欠となる。
【０００５】
特許文献１（特開２００８−０９１８３５号公報）には、バリア層としてＴｉＯx（酸化チタン）などの金属酸化層を使用する例が開示されている。
【０００６】
また、特許文献２（特開平９−２１３６６０号公報）には、コンタクトプラグを形成する際に、コンタクトホール内にロングスロースパッタ法でカバレッジよく膜を形成する方法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−０９１８３５号公報
【特許文献２】特開平９−２１３６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上層のＡｌ配線を結晶性よく形成するためには、Ａｌ形成時の下地構造としてＴｉ（チタン）膜を最下層に設けることが必要である。この下地用Ｔｉ膜は、バリア層より下層に配置されるため、コンタクトホール底部に露出したＣｕ配線と直に接触することになる。このため、熱エネルギーによって容易にＣｕ−Ｔｉ合金となり、コンタクト抵抗を増加する原因となっていた。
【０００９】
また、特許文献１に記載のような、金属酸化層をバリア層に用いる方法では、金属酸化層を形成するための工程が増加してしまう。
【００１０】
そこで、本発明者は、金属酸化層をバリアとして用いることなく、コンタクト抵抗増加を抑制する手法を検討し、本発明に到達した。
【課題を解決するための手段】
【００１１】
一実施形態は、
第１層間絶縁膜内に、露出したＣｕ配線を形成する工程と、
前記第１層間絶縁膜上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に、前記Ｃｕ配線を露出させるようにコンタクトホールを形成する工程と、
前記コンタクトホール内壁上及び前記第２層間絶縁膜上に第1のＴｉ膜を形成する第1の工程であって、前記第１のＴｉ膜のうちコンタクトホール底面上の第１の部分と前記第２層間絶縁膜上の第２の部分の膜厚の比（第1の部分）／（第２の部分）を０．０５以下とする第1の工程と、
前記コンタクトホール内壁上と前記第２層間絶縁膜上の第1のＴｉ膜上にＴｉＮ膜、第２のＴｉ膜、及び第1のＡｌ膜をこの順に形成する第２の工程と、
アルミ・リフロー法を用いて、前記コンタクトホール内を第２のＡｌ膜で埋め込むと共に前記第２層間絶縁膜の上方の前記第1のＡｌ膜上に第２のＡｌ膜を形成する工程であって、前記アルミ・リフロー法を用いる際に前記第２のＴｉ膜及び第1のＡｌ膜をアルミニウム・チタン合金膜とする工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１２】
余分な工程を追加することなく、コンタクト抵抗の増加を抑制する半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図６】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図８】第1実施例と比較例のシート抵抗上昇率の測定結果を表す図である。
【発明を実施するための形態】
【００１４】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００１５】
（第１実施例）
図１に示すように、半導体基板１上に、酸化シリコン（ＳｉＯ2）や低誘電体材料等を用いて第１層間絶縁膜２を形成する。ダマシン法により、第１層間絶縁膜２に埋め込まれたＣｕ配線３を形成する。第１層間絶縁膜２上に、酸化シリコンや低誘電体材料等により第２層間絶縁膜４を形成する。
【００１６】
異方性ドライエッチングにより、第２層間絶縁膜４を貫通するコンタクトホール５を形成する。コンタクトホール５の開口サイズは、例えば５０ｎｍ世代のＤＲＡＭ素子の場合には４００ｎｍ程度であり、コンタクトホール５のアスペクト比は１．５〜３程度に形成される。コンタクトホールの直径は、２５０〜４００ｎｍが好ましい。コンタクトホールの直径が２５０〜４００ｎｍの時、後の工程でコンタクトホール内に良好に各膜を成膜することができる。
【００１７】
図２に示すように、コンタクトホール５の底面ではＣｕ面が露出しており、自然酸化されて薄膜状のＣｕＯ層（図示せず）が形成されている。半導体基板１を３００℃以上の温度の水素雰囲気中でアニールし、コンタクトホール５底面のＣｕＯ層を除去し、清浄なＣｕ表面を露出させる。
【００１８】
引き続き、段部での成膜カバレッジ（被覆性）向上の特別な機能を有していない一般的なスパッタ装置でＴｉのスパッタを行い、第２層間絶縁膜上の第1のＴｉ膜６の部分（第２の部分に相当する）が約２０ｎｍの膜厚となるように、第２層間絶縁膜上の全面に第1のＴｉ膜６を形成する（この第1のＴｉ膜６の成膜工程は、第1の工程に相当する）。この場合、コンタクトホール５底面近傍での膜厚カバレッジは５％以下となり、コンタクトホール５底面上に堆積される第1のＴｉ膜６の第1の部分は、１ｎｍ以下の膜厚となる。
【００１９】
図３に示すように、段部での成膜カバレッジ向上の機能を有するスパッタ装置でＴｉＮのスパッタを行い、第２層間絶縁膜上方のＴｉＮ膜７の部分（第４の部分に相当する）が約３０ｎｍの膜厚となるように、第1のＴｉ膜６上の全面にＴｉＮ膜７を形成する。カバレッジ向上の機能を有するスパッタ装置の具体例としては、ロングスロー式スパッタ装置、コリメータ式スパッタ装置や、イオン化スパッタ装置等を例示できる。この場合、コンタクトホール５底面近傍での膜厚カバレッジは１０％以上となり、コンタクトホール５底面の上方に堆積されるＴｉＮ膜７の第３の部分は、３ｎｍ以上の膜厚となる。
【００２０】
図４に示すように、段部での成膜カバレッジ向上の機能を有するスパッタ装置でＴｉのスパッタを行い、第２層間絶縁膜上方の第２のＴｉ膜８の部分（第６の部分に相当する）が約２０ｎｍの膜厚となるように、ＴｉＮ膜７上の全面に第２のＴｉ膜８を形成する。カバレッジ向上の機能を有するスパッタ装置の具体例としては、ロングスロー式スパッタ装置、コリメータ式スパッタ装置や、イオン化スパッタ装置等を例示できる。この場合、コンタクトホール５底面近傍での膜厚カバレッジは１０％以上となり、コンタクトホール５底面の上方に堆積される第２のＴｉ膜８の第５の部分は、２ｎｍ以上の膜厚となる。第２のＴｉ膜８は後の工程でアルミ・リフロー法を適用する際に、コンタクトホール５内へのアルミ膜のリフロー性を向上させるためのウェット層として機能する。
【００２１】
図５に示すように、段部での成膜カバレッジ向上の機能を有するスパッタ装置を用い、室温状態でＡｌのスパッタを行い、第２層間絶縁膜上方の第1のＡｌ膜９の部分（第８の部分に相当する）が約１５０ｎｍの膜厚の膜厚となるように、第２のＴｉ膜８上の全面に第1のＡｌ膜９を形成する。上記のＴｉＮ膜７、第２のＴｉ膜８及び第1のＡｌ膜９の成膜工程は、第２の工程に相当する。カバレッジ向上の機能を有するスパッタ装置の具体例としては、ロングスロー式スパッタ装置、コリメータ式スパッタ装置や、イオン化スパッタ装置等を例示できる。この場合、コンタクトホール５底面近傍での膜厚カバレッジは１０％以上となり、コンタクトホール５底面の上方に堆積される第1のＡｌ膜９の第７の部分は、１５ｎｍ以上の膜厚となる。Ａｌ膜９は後の工程でアルミ・リフロー法を適用する際のシードＡｌ膜として機能する。
【００２２】
図６に示すように、アルミ・リフロー法により、第２層間絶縁膜上方の第２のＡｌ膜１０が約１μｍの膜厚となるように、第1のＡｌ膜９上の全面に第２のＡｌ膜１０を形成する。具体的には、半導体基板１を４００〜５００℃に加熱した状態でＡｌのスパッタを行い、熱反応によってＡｌをリフローさせてコンタクトホール５の内部に充填する。この際の熱反応によって、シード用の第1のＡｌ膜９と第２のＴｉ膜８は反応してＡｌxＴｉy合金膜１５（アルミニウム・チタン合金膜に相当する）になると共に、コンタクトホール５の底面では第1のＴｉ膜６とＣｕ配線３によってＡｌxＴｉy膜１６が形成される。コンタクトホール５の内部にはＡｌ膜１０が充填されて、コンタクトプラグとなる。
【００２３】
本実施例では、最初に形成する第１のＴｉ膜６を、コンタクトホール底面でのカバレッジが５％以下となる状態でスパッタを行うことにより、Ｃｕ配線３との反応の進行を抑制することができる。一方、第２層間絶縁膜４上の第1のＴｉ膜６は約２０ｎｍと十分な膜厚が確保されているため、その上部に形成するＴｉＮ膜７を介して第２のＡｌ膜１０の結晶成長を促進させる効果を有している。このため良好なＡｌ配線層を形成できる。
【００２４】
図７に示すように、第２層間絶縁膜４上の導電膜のパターニングを行い、Ａｌ配線２０を形成する。
【００２５】
本実施例の効果を確認するため、半導体基板上に設けた酸化シリコン膜上に導電膜として、Ｔｉ膜、バリア層、リフロー法を用いない通常のスパッタＡｌ膜を順次、堆積したサンプルを作成した。リフロー法の温度に該当する、４２０℃でアニール処理する前と後の、導電膜のシート抵抗（Ｒｓ）上昇率を測定した。シート抵抗（Ｒｓ）上昇率は下記のように表される。
｛（アニール処理後のシート抵抗）−（アニール処理前のシート抵抗）｝／（アニール処理前のシート抵抗）×１００（％）
具体的には、１ｎｍ以下の膜厚のＴｉ膜、ＴｉＮ膜からなるバリア層、Ａｌ膜を順次、形成したサンプル（第1実施例）と、従来構造に該当する１０ｎｍ程度の膜厚のＴｉ膜、ＴｉＯx（酸化チタン）及びＴｉＮ膜からなるバリア層、Ａｌ膜を順次、形成した比較例サンプルの２つを準備した。ＴｉＮ膜のバリア膜厚を変更した複数のサンプルでのシート抵抗測定結果を図８に示す。
【００２６】
図８中の破線Ａは、バリア層を設けず、Ｃｕ上にＡｌ膜を直接、堆積させた場合のシート抵抗値の上昇率を示す。この場合、４２０℃アニール処理によってＡｌ／Ｃｕ合金が形成され、シート抵抗Ｒｓは２倍以上に上昇する。図８によると、Ａｌ／Ｃｕ相互拡散はバリア膜厚に依存しており、バリア層の薄い領域ではアニールの熱エネルギーでバリアが破壊され、上下Ａｌ層／Ｃｕ層が相互拡散・合金化するので、シート抵抗Ｒｓの上昇が著しい。一方、バリア層が一定厚以上の領域では、アニール後もバリア層が保持されるため、Ａｌ／Ｃｕ相互拡散せずシート抵抗Ｒｓの上昇も低く抑えられている。
【００２７】
比較例と第1実施例を比較すると、曲線カーブはほぼ同じであり、第1実施例の構造においても熱反応に対してバリア層の機能が有効に働いていることを示している。また、第1実施例の方が、バリア層の膜厚の薄い領域ではシート抵抗Ｒｓの上昇が、比較例より低く抑えられている。これは、第1実施例ではＣｕ−Ｔｉ合金が殆ど形成されないためである。
【符号の説明】
【００２８】
１ 半導体基板
２ 第１層間絶縁膜
３ Ｃｕ配線
４ 第２層間絶縁膜
５ コンタクトホール
６ 第1のＴｉ膜
７ ＴｉＮ膜
８ 第２のＴｉ膜
９ 第1のＡｌ膜
１０ 第２のＡｌ膜
１５ ＡｌxＴｉy合金
１６ ＡｌxＴｉy膜
２０ Ａｌ配線
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置に使用する配線の微細化に伴い、近年、配線材料としてＡｌ（アルミニウム）の代わりにＣｕ（銅）が用いられている。多層配線構造を備えた半導体装置では、最上層の配線はＡｌで形成し、それよりも下層の配線はＣｕとすることが一般的である。この理由は、最上層の配線で、パッケージへの組み立て工程で外部端子との接続に使用するボンディングパッドを同時に形成するためである。
【０００３】
Ｃｕで形成したボンディングパッドでは表面が自然酸化されやすいため、ボンディング時の強度低下を招き易い。このため、上層のＡｌ配線と下層のＣｕとを接続するコンタクトプラグを形成する必要がある。コンタクトプラグを形成する際には、上層のＡｌ配線材料を用いてコンタクトプラグも形成する方法（アルミ・リフロー法）が知られている。
【０００４】
ＡｌとＣｕは熱エネルギーによって容易に相互拡散・合金反応を示し、高抵抗層となる。このため、下層Ｃｕ配線と上層Ａｌ配線を、アルミ・リフロー法で形成したコンタクトプラグによって接続するためには、相互拡散を遮断するバリア層が不可欠となる。
【０００５】
特許文献１（特開２００８−０９１８３５号公報）には、バリア層としてＴｉＯx（酸化チタン）などの金属酸化層を使用する例が開示されている。
【０００６】
また、特許文献２（特開平９−２１３６６０号公報）には、コンタクトプラグを形成する際に、コンタクトホール内にロングスロースパッタ法でカバレッジよく膜を形成する方法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−０９１８３５号公報
【特許文献２】特開平９−２１３６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上層のＡｌ配線を結晶性よく形成するためには、Ａｌ形成時の下地構造としてＴｉ（チタン）膜を最下層に設けることが必要である。この下地用Ｔｉ膜は、バリア層より下層に配置されるため、コンタクトホール底部に露出したＣｕ配線と直に接触することになる。このため、熱エネルギーによって容易にＣｕ−Ｔｉ合金となり、コンタクト抵抗を増加する原因となっていた。
【０００９】
また、特許文献１に記載のような、金属酸化層をバリア層に用いる方法では、金属酸化層を形成するための工程が増加してしまう。
【００１０】
そこで、本発明者は、金属酸化層をバリアとして用いることなく、コンタクト抵抗増加を抑制する手法を検討し、本発明に到達した。
【課題を解決するための手段】
【００１１】
一実施形態は、
第１層間絶縁膜内に、露出したＣｕ配線を形成する工程と、
前記第１層間絶縁膜上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に、前記Ｃｕ配線を露出させるようにコンタクトホールを形成する工程と、
前記コンタクトホール内壁上及び前記第２層間絶縁膜上に第1のＴｉ膜を形成する第1の工程であって、前記第１のＴｉ膜のうちコンタクトホール底面上の第１の部分と前記第２層間絶縁膜上の第２の部分の膜厚の比（第1の部分）／（第２の部分）を０．０５以下とする第1の工程と、
前記コンタクトホール内壁上と前記第２層間絶縁膜上の第1のＴｉ膜上にＴｉＮ膜、第２のＴｉ膜、及び第1のＡｌ膜をこの順に形成する第２の工程と、
アルミ・リフロー法を用いて、前記コンタクトホール内を第２のＡｌ膜で埋め込むと共に前記第２層間絶縁膜の上方の前記第1のＡｌ膜上に第２のＡｌ膜を形成する工程であって、前記アルミ・リフロー法を用いる際に前記第２のＴｉ膜及び第1のＡｌ膜をアルミニウム・チタン合金膜とする工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１２】
余分な工程を追加することなく、コンタクト抵抗の増加を抑制する半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図６】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図８】第1実施例と比較例のシート抵抗上昇率の測定結果を表す図である。
【発明を実施するための形態】
【００１４】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００１５】
（第１実施例）
図１に示すように、半導体基板１上に、酸化シリコン（ＳｉＯ2）や低誘電体材料等を用いて第１層間絶縁膜２を形成する。ダマシン法により、第１層間絶縁膜２に埋め込まれたＣｕ配線３を形成する。第１層間絶縁膜２上に、酸化シリコンや低誘電体材料等により第２層間絶縁膜４を形成する。
【００１６】
異方性ドライエッチングにより、第２層間絶縁膜４を貫通するコンタクトホール５を形成する。コンタクトホール５の開口サイズは、例えば５０ｎｍ世代のＤＲＡＭ素子の場合には４００ｎｍ程度であり、コンタクトホール５のアスペクト比は１．５〜３程度に形成される。コンタクトホールの直径は、２５０〜４００ｎｍが好ましい。コンタクトホールの直径が２５０〜４００ｎｍの時、後の工程でコンタクトホール内に良好に各膜を成膜することができる。
【００１７】
図２に示すように、コンタクトホール５の底面ではＣｕ面が露出しており、自然酸化されて薄膜状のＣｕＯ層（図示せず）が形成されている。半導体基板１を３００℃以上の温度の水素雰囲気中でアニールし、コンタクトホール５底面のＣｕＯ層を除去し、清浄なＣｕ表面を露出させる。
【００１８】
引き続き、段部での成膜カバレッジ（被覆性）向上の特別な機能を有していない一般的なスパッタ装置でＴｉのスパッタを行い、第２層間絶縁膜上の第1のＴｉ膜６の部分（第２の部分に相当する）が約２０ｎｍの膜厚となるように、第２層間絶縁膜上の全面に第1のＴｉ膜６を形成する（この第1のＴｉ膜６の成膜工程は、第1の工程に相当する）。この場合、コンタクトホール５底面近傍での膜厚カバレッジは５％以下となり、コンタクトホール５底面上に堆積される第1のＴｉ膜６の第1の部分は、１ｎｍ以下の膜厚となる。
【００１９】
図３に示すように、段部での成膜カバレッジ向上の機能を有するスパッタ装置でＴｉＮのスパッタを行い、第２層間絶縁膜上方のＴｉＮ膜７の部分（第４の部分に相当する）が約３０ｎｍの膜厚となるように、第1のＴｉ膜６上の全面にＴｉＮ膜７を形成する。カバレッジ向上の機能を有するスパッタ装置の具体例としては、ロングスロー式スパッタ装置、コリメータ式スパッタ装置や、イオン化スパッタ装置等を例示できる。この場合、コンタクトホール５底面近傍での膜厚カバレッジは１０％以上となり、コンタクトホール５底面の上方に堆積されるＴｉＮ膜７の第３の部分は、３ｎｍ以上の膜厚となる。
【００２０】
図４に示すように、段部での成膜カバレッジ向上の機能を有するスパッタ装置でＴｉのスパッタを行い、第２層間絶縁膜上方の第２のＴｉ膜８の部分（第６の部分に相当する）が約２０ｎｍの膜厚となるように、ＴｉＮ膜７上の全面に第２のＴｉ膜８を形成する。カバレッジ向上の機能を有するスパッタ装置の具体例としては、ロングスロー式スパッタ装置、コリメータ式スパッタ装置や、イオン化スパッタ装置等を例示できる。この場合、コンタクトホール５底面近傍での膜厚カバレッジは１０％以上となり、コンタクトホール５底面の上方に堆積される第２のＴｉ膜８の第５の部分は、２ｎｍ以上の膜厚となる。第２のＴｉ膜８は後の工程でアルミ・リフロー法を適用する際に、コンタクトホール５内へのアルミ膜のリフロー性を向上させるためのウェット層として機能する。
【００２１】
図５に示すように、段部での成膜カバレッジ向上の機能を有するスパッタ装置を用い、室温状態でＡｌのスパッタを行い、第２層間絶縁膜上方の第1のＡｌ膜９の部分（第８の部分に相当する）が約１５０ｎｍの膜厚の膜厚となるように、第２のＴｉ膜８上の全面に第1のＡｌ膜９を形成する。上記のＴｉＮ膜７、第２のＴｉ膜８及び第1のＡｌ膜９の成膜工程は、第２の工程に相当する。カバレッジ向上の機能を有するスパッタ装置の具体例としては、ロングスロー式スパッタ装置、コリメータ式スパッタ装置や、イオン化スパッタ装置等を例示できる。この場合、コンタクトホール５底面近傍での膜厚カバレッジは１０％以上となり、コンタクトホール５底面の上方に堆積される第1のＡｌ膜９の第７の部分は、１５ｎｍ以上の膜厚となる。Ａｌ膜９は後の工程でアルミ・リフロー法を適用する際のシードＡｌ膜として機能する。
【００２２】
図６に示すように、アルミ・リフロー法により、第２層間絶縁膜上方の第２のＡｌ膜１０が約１μｍの膜厚となるように、第1のＡｌ膜９上の全面に第２のＡｌ膜１０を形成する。具体的には、半導体基板１を４００〜５００℃に加熱した状態でＡｌのスパッタを行い、熱反応によってＡｌをリフローさせてコンタクトホール５の内部に充填する。この際の熱反応によって、シード用の第1のＡｌ膜９と第２のＴｉ膜８は反応してＡｌxＴｉy合金膜１５（アルミニウム・チタン合金膜に相当する）になると共に、コンタクトホール５の底面では第1のＴｉ膜６とＣｕ配線３によってＡｌxＴｉy膜１６が形成される。コンタクトホール５の内部にはＡｌ膜１０が充填されて、コンタクトプラグとなる。
【００２３】
本実施例では、最初に形成する第１のＴｉ膜６を、コンタクトホール底面でのカバレッジが５％以下となる状態でスパッタを行うことにより、Ｃｕ配線３との反応の進行を抑制することができる。一方、第２層間絶縁膜４上の第1のＴｉ膜６は約２０ｎｍと十分な膜厚が確保されているため、その上部に形成するＴｉＮ膜７を介して第２のＡｌ膜１０の結晶成長を促進させる効果を有している。このため良好なＡｌ配線層を形成できる。
【００２４】
図７に示すように、第２層間絶縁膜４上の導電膜のパターニングを行い、Ａｌ配線２０を形成する。
【００２５】
本実施例の効果を確認するため、半導体基板上に設けた酸化シリコン膜上に導電膜として、Ｔｉ膜、バリア層、リフロー法を用いない通常のスパッタＡｌ膜を順次、堆積したサンプルを作成した。リフロー法の温度に該当する、４２０℃でアニール処理する前と後の、導電膜のシート抵抗（Ｒｓ）上昇率を測定した。シート抵抗（Ｒｓ）上昇率は下記のように表される。
｛（アニール処理後のシート抵抗）−（アニール処理前のシート抵抗）｝／（アニール処理前のシート抵抗）×１００（％）
具体的には、１ｎｍ以下の膜厚のＴｉ膜、ＴｉＮ膜からなるバリア層、Ａｌ膜を順次、形成したサンプル（第1実施例）と、従来構造に該当する１０ｎｍ程度の膜厚のＴｉ膜、ＴｉＯx（酸化チタン）及びＴｉＮ膜からなるバリア層、Ａｌ膜を順次、形成した比較例サンプルの２つを準備した。ＴｉＮ膜のバリア膜厚を変更した複数のサンプルでのシート抵抗測定結果を図８に示す。
【００２６】
図８中の破線Ａは、バリア層を設けず、Ｃｕ上にＡｌ膜を直接、堆積させた場合のシート抵抗値の上昇率を示す。この場合、４２０℃アニール処理によってＡｌ／Ｃｕ合金が形成され、シート抵抗Ｒｓは２倍以上に上昇する。図８によると、Ａｌ／Ｃｕ相互拡散はバリア膜厚に依存しており、バリア層の薄い領域ではアニールの熱エネルギーでバリアが破壊され、上下Ａｌ層／Ｃｕ層が相互拡散・合金化するので、シート抵抗Ｒｓの上昇が著しい。一方、バリア層が一定厚以上の領域では、アニール後もバリア層が保持されるため、Ａｌ／Ｃｕ相互拡散せずシート抵抗Ｒｓの上昇も低く抑えられている。
【００２７】
比較例と第1実施例を比較すると、曲線カーブはほぼ同じであり、第1実施例の構造においても熱反応に対してバリア層の機能が有効に働いていることを示している。また、第1実施例の方が、バリア層の膜厚の薄い領域ではシート抵抗Ｒｓの上昇が、比較例より低く抑えられている。これは、第1実施例ではＣｕ−Ｔｉ合金が殆ど形成されないためである。
【符号の説明】
【００２８】
１ 半導体基板
２ 第１層間絶縁膜
３ Ｃｕ配線
４ 第２層間絶縁膜
５ コンタクトホール
６ 第1のＴｉ膜
７ ＴｉＮ膜
８ 第２のＴｉ膜
９ 第1のＡｌ膜
１０ 第２のＡｌ膜
１５ ＡｌxＴｉy合金
１６ ＡｌxＴｉy膜
２０ Ａｌ配線
【特許請求の範囲】
【請求項１】
第１層間絶縁膜内に、露出したＣｕ配線を形成する工程と、
前記第１層間絶縁膜上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に、前記Ｃｕ配線を露出させるようにコンタクトホールを形成する工程と、
前記コンタクトホール内壁上及び前記第２層間絶縁膜上に第1のＴｉ膜を形成する第1の工程であって、前記第１のＴｉ膜のうちコンタクトホール底面上の第１の部分と前記第２層間絶縁膜上の第２の部分の膜厚の比（第1の部分）／（第２の部分）を０．０５以下とする第1の工程と、
前記コンタクトホール内壁上と前記第２層間絶縁膜上の第1のＴｉ膜上にＴｉＮ膜、第２のＴｉ膜、及び第1のＡｌ膜をこの順に形成する第２の工程と、
アルミ・リフロー法を用いて、前記コンタクトホール内を第２のＡｌ膜で埋め込むと共に前記第２層間絶縁膜の上方の前記第1のＡｌ膜上に第２のＡｌ膜を形成する工程であって、前記アルミ・リフロー法を用いる際に前記第２のＴｉ膜及び第1のＡｌ膜をアルミニウム・チタン合金膜とする工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第２の工程において、
前記ＴｉＮ膜のうちコンタクトホール底面上方の第３の部分と前記第２層間絶縁膜の上方の第４の部分の膜厚の比（第３の部分）／（第４の部分）が０．１以上となるように前記ＴｉＮ膜を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の工程において、
前記第３の部分の膜厚が３ｎｍ以上となるように、前記ＴｉＮ膜を形成する、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の工程において、
前記第２のＴｉ膜のうちコンタクトホール底面上方の第５の部分と前記第２層間絶縁膜の上方の第６の部分の膜厚の比（第５の部分）／（第６の部分）が０．１以上となるように前記第２のＴｉ膜を形成する、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２の工程において、
前記第５の部分の膜厚が２ｎｍ以上となるように、前記第２のＴｉ膜を形成する、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の工程において、
前記第１のＡｌ膜のうちコンタクトホール底面上方の第７の部分と前記第２層間絶縁膜の上方の第８の部分の膜厚の比（第７の部分）／（第８の部分）が０．１以上となるように前記第１のＡｌ膜を形成する、請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記第２の工程において、
前記第７の部分の膜厚が１５ｎｍ以上となるように、前記第１のＡｌ膜を形成する、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の工程において、
前記第1の部分の膜厚が１ｎｍ以下となるように、前記第１のＴｉ膜を形成する、請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記コンタクトホールを形成する工程において、
直径が２５０〜４００ｎｍのコンタクトホールを形成する、請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第２の工程において、
ロングスロー式スパッタ装置、コリメータ式スパッタ装置、又はイオン化スパッタ装置を用いて、前記ＴｉＮ膜、第２のＴｉ膜、及び第1のＡｌ膜を形成する、請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記アルミ・リフロー法は、４００〜５００℃の温度で行う、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１】
第１層間絶縁膜内に、露出したＣｕ配線を形成する工程と、
前記第１層間絶縁膜上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に、前記Ｃｕ配線を露出させるようにコンタクトホールを形成する工程と、
前記コンタクトホール内壁上及び前記第２層間絶縁膜上に第1のＴｉ膜を形成する第1の工程であって、前記第１のＴｉ膜のうちコンタクトホール底面上の第１の部分と前記第２層間絶縁膜上の第２の部分の膜厚の比（第1の部分）／（第２の部分）を０．０５以下とする第1の工程と、
前記コンタクトホール内壁上と前記第２層間絶縁膜上の第1のＴｉ膜上にＴｉＮ膜、第２のＴｉ膜、及び第1のＡｌ膜をこの順に形成する第２の工程と、
アルミ・リフロー法を用いて、前記コンタクトホール内を第２のＡｌ膜で埋め込むと共に前記第２層間絶縁膜の上方の前記第1のＡｌ膜上に第２のＡｌ膜を形成する工程であって、前記アルミ・リフロー法を用いる際に前記第２のＴｉ膜及び第1のＡｌ膜をアルミニウム・チタン合金膜とする工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第２の工程において、
前記ＴｉＮ膜のうちコンタクトホール底面上方の第３の部分と前記第２層間絶縁膜の上方の第４の部分の膜厚の比（第３の部分）／（第４の部分）が０．１以上となるように前記ＴｉＮ膜を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の工程において、
前記第３の部分の膜厚が３ｎｍ以上となるように、前記ＴｉＮ膜を形成する、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の工程において、
前記第２のＴｉ膜のうちコンタクトホール底面上方の第５の部分と前記第２層間絶縁膜の上方の第６の部分の膜厚の比（第５の部分）／（第６の部分）が０．１以上となるように前記第２のＴｉ膜を形成する、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２の工程において、
前記第５の部分の膜厚が２ｎｍ以上となるように、前記第２のＴｉ膜を形成する、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の工程において、
前記第１のＡｌ膜のうちコンタクトホール底面上方の第７の部分と前記第２層間絶縁膜の上方の第８の部分の膜厚の比（第７の部分）／（第８の部分）が０．１以上となるように前記第１のＡｌ膜を形成する、請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記第２の工程において、
前記第７の部分の膜厚が１５ｎｍ以上となるように、前記第１のＡｌ膜を形成する、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の工程において、
前記第1の部分の膜厚が１ｎｍ以下となるように、前記第１のＴｉ膜を形成する、請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記コンタクトホールを形成する工程において、
直径が２５０〜４００ｎｍのコンタクトホールを形成する、請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第２の工程において、
ロングスロー式スパッタ装置、コリメータ式スパッタ装置、又はイオン化スパッタ装置を用いて、前記ＴｉＮ膜、第２のＴｉ膜、及び第1のＡｌ膜を形成する、請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記アルミ・リフロー法は、４００〜５００℃の温度で行う、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−２３３８３３（Ｐ２０１１−２３３８３３Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１０−１０５３９２（Ｐ２０１０−１０５３９２）
【出願日】平成２２年４月３０日（２０１０．４．３０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２２年４月３０日（２０１０．４．３０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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