半導体基板に集積された回路と、基板と、ヒートシンクとしての支持体と、基板および支持体をはんだ付けにより接続する熱伝導性接続部とを備えた電子モジュールを提案する。ここでは、基板で用いられる後面金属化部として、まず第１の厚いＡｕ層（２３）、ついでバリア層（２４）、最後に第２の薄いＡｕ層（２５）が堆積される。バリア層の材料は、はんだ付け過程において、第２のＡｕ層の領域のＡｕＳｎ液相のＳｎないしＡｕＳｎが第１のＡｕ層（２３）へ浸入することを阻止するように選定される。また、基板の貫通孔にも、後面金属化部の積層体が堆積される。ここで、第２のＡｕ層の表面は、バリア層から拡散する材料によって、はんだ付け材料に対する低減された濡れ性を有する。
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【課題】アスペクト比の高い開口部内に空隙を形成することなく銅層を埋め込むことの可能な電気めっき方法を提供すること。
【解決手段】ウェハ上に銅層を形成する方法は、制御システムを有する電気めっきチャンバ内にウェハを配置する段階と、第１期間３０２の間にウェハに対する第１電力を正にパルス化する段階と、第１期間３０２に続く第２期間３０４の間にウェハに対する第２電力を負にパルス化する段階と、第２期間３０４に続く第３期間３０６の間にウェハに対する第３電力を正にパルス化する段階とを備える。 （もっと読む）

【課題】オーミック接触を実現する電極コンタクト構造を提供する。
【解決手段】電極コンタクト構造は、エピタキシャル層１００と、エピタキシャル層１００上に形成されたコンタクトメタル電極１２０と、コンタクトホールを有する層間絶縁膜１４０と、コンタクトメタル電極１２０上に形成された第１のＡｌ配線１６０と、第１のＡｌ配線１６０上に形成された拡散障壁層１８０と、拡散障壁層１８０上に形成された第２のＡｌ配線２００を有する。電極コンタクト構造は、自己走査型発光素子アレイのカソード電極やゲート電極の構造として用いられる。 （もっと読む）

【課題】配線形成後に５００℃以上の高温プロセスが存在する場合に適用可能なＣｕ配線を形成すること。
【解決手段】５００℃以上の温度の処理をともなう後工程が施されるＣｕ配線の形成方法は、表面にトレンチおよび／またはホールを有する基板上の少なくともトレンチおよび／またはホールの底面と側面に、Ｃｕの格子面間隔との差が１０％以内の格子面間隔を有する金属からなる密着膜を形成する工程と、密着膜の上に前記トレンチおよび／またはホールを埋めるようにＣｕ膜を形成する工程と、 Ｃｕ膜形成後の基板に３５０℃以上のアニール処理を行う工程と、Ｃｕ膜を研磨してＣｕ膜のトレンチおよび／またはホールに対応する部分のみを残存させる工程と、研磨後のＣｕ膜にキャップを形成してＣｕ配線とする工程とを有する。 （もっと読む）

【課題】保護膜の亀裂や膜剥がれを防止する。
【解決手段】化合物半導体基板１上に少なくとも一層からなる下層配線２を形成し、化合物半導体基板１上に有機材料からなる層間膜３を堆積し、層間膜３上に金からなる上層配線５を形成し、層間膜３中に下層配線２と上層配線５とを接続するヴィア４を形成し、上層配線５の表面および層間膜３の表面の上にシリコン窒化膜からなる密着性向上用膜６を形成し、密着性向上用膜６上にシリコン酸化膜からなる熱膨張抑制膜７を形成し、熱膨張抑制膜７上にシリコン窒化膜からなる保護膜８を形成する。 （もっと読む）

【課題】多層配線間で形成される寄生容量を低減することを目的の一とする。
【解決手段】画素、メモリ部、又はＣＭＯＳ回路等に配置されたトランジスタのチャネル形成領域２１３、２１４と重なる第１の配線（ゲート電極）の一部または全部と第２の配線（ソース線またはドレイン線）１５４、１５７とを重ねる。また、ゲート電極と第２配線１５４、１５７の間には第１の層間絶縁膜１４９及び第２の層間絶縁膜１５０ｃを設け、寄生容量を低減した半導体装置である。 （もっと読む）

【課題】不均一な結晶相の形成を抑制してオーミック接触を実現する電極コンタクト構造を提供する。
【解決手段】電極コンタクト構造は、エピタキシャル層１００と、エピタキシャル層１００上に形成されたコンタクトメタル電極１２０と、コンタクトホールを有する層間絶縁膜１４０と、コンタクトメタル電極１２０上に形成され、コンタクトメタル電極の結晶配向性と整合する結晶配向性を有する拡散障壁層２００と、拡散障壁層２００上に形成されたＡｌ配線１６０を有する。電極コンタクト構造は、自己走査型発光素子アレイのカソード電極やゲート電極の構造として用いられる。 （もっと読む）

【課題】半導体基板が厚い場合においても貫通電極を高生産性、高品質で低コストで実現できる半導体基板の製造方法を提供することを目的とする。
【解決手段】半導体基板（１０１）にアクティブ面が露出する開口部（１０４）を有する電極パッド（１０２）を形成し、開口部（１０４）からアクティブ面の反対側の面に向かって凹部（１０５ａ）を形成し、凹部（１０５ａ）の内側に絶縁膜（１０６）を形成し、絶縁膜（１０６）と電極パッド（１０２）の表面に導電経路（１０７）を形成し、アクティブ面の反対側の面から半導体基板（１０１）を薄型化して凹部（１０５ａ）の底部を貫通させる。 （もっと読む）

【課題】スルーホールの深さを正確に制御して、特定の配線層に選択的にエアギャップを形成した半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体素子を有する半導体基板１と、半導体基板１の上方に形成され、配線１０ａ、１０ｂ、１０ｃ、１０ｄ、配線１０ｃ、１０ｄの周囲のエアギャップ１０１、およびエアギャップ１０１に連続するスルーホール１０２含む配線構造と、スルーホール１０２下に形成されたスルーホールストッパー１０３と、を有する。 （もっと読む）

【課題】信頼性の高い回路基板を低コストで供給する。
【解決手段】例えば、開口部１０１を介してチップ取り出し電極２を含む基板１の一部表面が露出するようメタルマスク１００を基板１に被せ、イオン化された被着金属に、０．０１ｅＶから２５０ｅＶの被着エネルギを与えるイオンプレーティング法により金属導体を形成した後、メタルマスク１００を剥離することによって、基板１の一部表面に形成された金属導体からなる配線層２１を形成する。これにより、フォトリソグラフィー法を用いることなく、基板上に配線層２１を直接形成することができるため、生産性が高く低コストな回路基板を提供することが可能となる。 （もっと読む）

【課題】信頼性の高い半導体基板上の回路基板を低コストで供給する。
【解決手段】開口部１０１を介してチップ取り出し電極２を含む半導体基板１の一部表面が露出するようメタルマスク１００を半導体基板１に被せ、イオンプレーティング法により金属導体を形成した後、メタルマスク１００を剥離することによって、半導体基板１の一部表面に形成された金属導体からなる配線層２１を形成する。これにより、フォトリソグラフィー法を用いることなく、半導体基板上に配線層２１を直接形成することができるため、生産性が高く低コストな回路基板を提供することが可能となる。 （もっと読む）

【課題】深さの異なる複数のコンタクトホールの底部径のばらつきを抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、階段構造部を覆って設けられた層間絶縁層４３と、層間絶縁層４３を貫通し、それぞれが対応する各段の導電層ＷＬ１〜ＷＬ４に達して形成された複数のコンタクトホール６１〜６４の内部に設けられたコンタクト電極６０とを備え、複数のコンタクトホール６１〜６４の底部の孔径は略同じであり、下段側の導電層に達するコンタクトホールは、上段側の導電層に達するコンタクトホールよりも深く、上端部の孔径が大きい。 （もっと読む）

【課題】電気的抵抗が低い相互接続構造、および、かかる相互接続構造を形成する方法を提供する。
【解決手段】相互接続構造は、少なくとも１つの開口を含む誘電物質を含む。少なくとも１つの開口内には、任意のバリア拡散層、結晶粒成長促進層、凝集めっきシード層、任意の第２のめっきシード層、および導電性構造が配置される。典型的にはＣｕである金属含有導電性物質を含む導電性構造は、バンブー微細構造を有し、平均グレイン・サイズが０．０５ミクロンよりも大きい。いくつかの実施形態では、導電性構造は、（１１１）結晶方位を有する導電性結晶粒を含む。 （もっと読む）

【課題】ハイブリッド誘電体を有する拡張型バック・エンド・オブ・ライン（ＢＥＯＬ）相互接続構造を提供すること。
【解決手段】ビア・レベルでの層間誘電体（ＩＬＤ）は、ライン・レベルでのＩＬＤとは異なることが好ましい。好ましい実施形態では、ビア・レベルのＩＬＤを低ｋ ＳｉＣＯＨ材料で形成し、ライン・レベルのＩＬＤを低ｋポリマー熱硬化性材料で形成する。 （もっと読む）

【課題】薄膜であっても銅（Ｃｕ）原子の金属シリサイド膜などへの拡散を充分に安定して抑止でき、尚且つ、小さな接触抵抗をもたらす比抵抗の小さな銅（Ｃｕ）からコンタクトプラグを形成できるようにする。
【解決手段】 本発明のコンタクトプラグ１００は、半導体装置の絶縁膜１０４に設けられたコンタクトホール１０５に形成され、コンタクトホール１０５の底部に形成された金属シリサイド膜１０３と、コンタクトホール１０５内で金属シリサイド膜１０３上に形成された酸化マンガン膜１０６と、酸化マンガン膜１０６上に、コンタクトホール１０５を埋め込むように形成された銅プラグ層１０７と、を備え、酸化マンガン膜は非晶質からなる膜である、ことを特徴としている。 （もっと読む）

【課題】ハードマスク膜による焦点深度のマージンの低下及びアライメントマークの視認性の低下を防ぎ、且つ、セルフアラインドビアの形成を可能とすることにより、配線同士のショートによる歩留まりの低下を防止すると共に、配線同士の絶縁性を高め、その信頼性を向上させるようにする。
【解決手段】半導体装置の製造方法は、基板１０の上に、少なくとも１層の絶縁膜を含む層間絶縁膜１２を形成し、層間絶縁膜１２の上部に第１のマスク膜１６を埋め込むように形成し、層間絶縁膜１２及び第１のマスク膜１６の上に第２のマスク膜１７を形成し、第２のマスク膜１７を用いて、層間絶縁膜１２にビアホール１９を形成し、第１のマスク膜１６を用いて、層間絶縁膜１２に配線溝２０を形成し、ビアホール１９及び配線溝２０に導電性材料を埋め込むことにより、ビア及び配線を形成する。 （もっと読む）

【課題】一定の静電容量を確保すると同時に、小型化を図ることが可能なキャパシタを備える半導体装置を提供する。
【解決手段】半導体装置は、金属膜を含むキャパシタ下部電極３ａと、キャパシタ下部電極３ａの上部表面上に配置され、キャパシタ下部電極３ａの厚みより薄い厚みを有する誘電体膜４ａと、誘電体膜４ａ上に配置され、金属膜を含むキャパシタ上部電極６ａと、キャパシタ上部電極６ａと同一レベルの層により構成される下部配線部分６ｂと、下部配線部分６ｂ上に配置される層間絶縁膜８と、層間絶縁膜８上に配置される上部配線部分１２ｂとを備える。 （もっと読む）

【課題】同一の半導体基板上に容量素子を備えたメモリ回路部と論理回路部を有する半導体集積回路装置において、論理回路部のみからなる半導体集積回路装置と完全互換の配線設計パラメーターを確保し、かつ微細化が進んでもセル容量を確保する。
【解決手段】容量素子を備えたメモリ回路部と論理回路部を同一の半導体基板上に有する半導体集積回路装置において、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の少なくとも複数の配線層にまたがる領域に該容量素子を埋め込むことで、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成することにより、論理回路部の設計パラメーターを、該メモリ回路部を有しない半導体集積回路装置と完全に同一とする。また多層配線の複数層に渡るように該容量素子を配置させることで該容量素子の高さを確保し、スケーリングが進んでも必要な容量値を確保する。 （もっと読む）

【課題】欠陥検査パターン回路に関し、ｐ側コンタクト及びｎ側コンタクトのいずれのコンタクト不良も検出可能にする。
【解決手段】ｐ型半導体基板１と、少なくとも２つのｐ型ウエル領域２，４と、少なくとも１つのｎ型ウエル領域３と、ｐ型ウエル領域の一つに設けた第１のｐ⁺型活性領域６と、他のｐ型ウエル領域４に設けたｎ⁺型活性領域８と、ｎ型ウエル領域３に設けた第２のｐ⁺型活性領域７と、第１のｐ⁺型活性領域６に設けたコンタクトプラグ１０と、ｎ⁺型活性領域８及び第２のｐ⁺型活性領域７に設けた各一対のコンタクトプラグ１２，１３と、各コンタクトプラグを、第１のｐ⁺型活性領域６に設けたコンタクトプラグ１０から順に上下互いに接続してコンタクトチェーンを形成する配線１５，１６，１７とを有する欠陥検査パターン回路におけるｎ型ウエル領域３の体積を第１のｐ⁺型活性領域６を形成したｐ型ウエル領域２の体積より小さくする。 （もっと読む）

【課題】半導体素子及びその形成方法を提供する。
【解決手段】本発明の半導体素子の形成方法は、基板上に半導体構造物及び絶縁パターンを形成し、絶縁パターンの一面によって定義される側壁と半導体構造物の底によって定義される底を有するオープニングを形成し、オープニングを満たす第１金属膜を形成し、第１金属膜を湿式エッチングしてオープニングの側壁を少なくとも一部露出させ、第１金属膜上に第２金属膜を選択的に形成することを含む。 （もっと読む）