【課題】表面ラフネスの精度をさらに改善でき、進展するコンタクトホールやラインなどの微細化に対応可能なアモルファスシリコンを成膜できる成膜装置を提供すること。
【解決手段】下地を有した被処理体１を収容する処理室１０１と、処理ガス供給機構１１４と、加熱装置１３３と、排気機構１３２と、コントローラ１５０とを具備し、コントローラ１５０が、加熱した下地にアミノシラン系ガスを流し、下地の表面にシード層を形成する工程と、加熱した下地の表面のシード層にアミノ基を含まないシラン系ガスを供給し、アミノ基を含まないシラン系ガスを熱分解させることで、シード層上にアモルファスシリコン膜を形成する工程とが実施されるように処理ガス供給機構１１４、加熱装置１３３及び排気機構１３２を制御し、シード層を形成する工程における下地の加熱温度及び処理時間を、アモルファスシリコン膜を形成する工程におけるそれらよりも低く及び短くする。 （もっと読む）

【課題】実効誘電率が低く、かつ信頼性の高いバリア絶縁膜を有する半導体装置を提供することができる。
【解決手段】半導体装置１００は、層間絶縁膜１０と、層間絶縁膜１０中に設けられた配線２０と、層間絶縁膜１０上および配線２０上に設けられたＳｉＮ膜３０と、を備え、ＦＴＩＲによって測定したＳｉＮ膜３０のＳｉ−Ｎ結合のピーク位置が８４５ｃｍ^−１以上８６０ｃｍ^−１以下である。これにより、配線金属の拡散を防ぐためのバリア絶縁膜である窒化シリコン膜において、リーク電流を抑制することができる （もっと読む）

【課題】工程数を削減して生産性を向上できる構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体層１にトレンチ２０を形成する工程と、トレンチ２の内壁およびトレンチ２外の表面を覆うように半導体層１上に絶縁膜３を形成する工程と、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上に堆積されるように導電性のポリシリコン膜４を形成する工程と、トレンチ２内、およびトレンチ２外の絶縁膜３上の所定領域にポリシリコン膜４が残るように、当該ポリシリコン膜４を選択的に除去するポリシリコンエッチング工程とを含む。 （もっと読む）

【課題】高温で成膜される低融点金属の凝集を防止し、十分なバリア性及びぬれ性を有するバリア層を形成して、凹部に低融点金属を付け回り良く充填する。
【解決手段】電子部品の製造方法が、４Ｐａ以上２０Ｐａ以下の圧力下で、被処理体３０６と接する電極３０１に第１のバイアス電力を印加し、プラズマ処理により被処理体３０６の上にＴｉＮｘからなる第１のバリア層４０４を成膜する手順と、４Ｐａ以上２０Ｐａ以下の圧力下で、電極３０１に第１のバイアス電力よりも小さいイオン入射エネルギーを与える第２のバイアス電力を印加し、またはバイアス電力を印加しないで、プラズマ処理により第１のバリア層の上にＴｉＮｘからなる第２のバリア層４０５を成膜する手順と、第２のバリア層４０５の上に、Ｔｉからなる第３のバリア層４０９を成膜する手順と、第３のバリア層４０９の上に低融点金属４０６を充填する手順と、を有する。 （もっと読む）

【課題】 表面ラフネスの精度をさらに改善でき、コンタクトホールやラインなどの微細化の進展に対応可能なアモルファスシリコン膜を成膜できる半導体装置の製造方法を提供すること。
【解決手段】 半導体装置内部のコンタクトホール５及び／又はラインが形成された層間絶縁膜である下地２を加熱し、加熱した下地２にアミノシラン系ガスを流し、下地２の表面にシード層３を形成する工程と、下地２を加熱し、加熱した下地２の表面のシード層３にアミノ基を含まないシラン系ガスを供給し、アミノ基を含まないシラン系ガスを熱分解させることで、シード層３上にアモルファスシリコン膜４を形成する工程と、を備える。 （もっと読む）

【課題】 相互接続ラインを形成するための新規な方法を提供する。
【解決手段】 細線相互接続部（６０）は基体（１０）の表面内又はその上に形成された半導体回路（４２）の上に位置する第１の誘電体層（１２）内に設けられる。パシベーション層（１８）は誘電体層の上に付着され、第２の厚い誘電体層（２０）はパシベーション層の表面上に形成される。厚くて幅広い相互接続ラインは第２の厚い誘電体層内に形成される。第１の誘電体層はまた、基体の表面上に付着されたパシベーション層の表面上に幅広くて厚い相互接続ネットワークを形成するように、省略することができる。 （もっと読む）

【課題】半導体構造同士を直接結合する方法を提供すること。
【解決手段】本発明の実施形態は、半導体構造同士を直接結合する方法を含む。いくつかの実施形態では、半導体構造の直接結合された金属フィーチャ間の境界面に、キャップ層を提供することができる。いくつかの実施形態では、半導体構造の直接結合された金属フィーチャ内に、不純物が提供される。そのような方法を使用して、結合された半導体構造が形成される。 （もっと読む）

【課題】ドライエッチングが困難な遷移金属の膜を、サイドエッチングが極力生じないようにパターニングする。
【解決手段】絶縁膜の上にバリア層・密着層を形成し（Ｓ１）、その上に遷移金属からなるシード層を形成する（Ｓ２）。シード層の上にＳｉＯ_２膜及びフォトレジスト膜を順次形成し（Ｓ３、Ｓ４）、フォトレジスト膜、ＳｉＯ_２膜をパターニングして開口を形成し（Ｓ５，Ｓ６）、開口内にＣｕ膜及びマスクＡｌ膜を積層する（Ｓ７、Ｓ８）。次に、ＳｉＯ_２膜をエッチング（Ｓ９）、露出したシード層をその膜厚方向に異方的に改質し（Ｓ１０）、改質されたシード層、露出したバリア・密着層、及びマスクＡｌ膜を順次エッチングにより除去することにより（Ｓ１０〜Ｓ１３）、パターン化金属膜を得る。 （もっと読む）

【課題】 デュアルダマシン法を用いる配線形成方法で、特に最上層の配線を含む上層配線を形成する場合、接続孔の周囲に生ずるクラウンフェンスを容易に除去して信頼性の高い半導体装置を提供する。
【解決手段】 接続孔１９ａ、１９ｂ上に形成された開口を有するマスク層２１をマスクとして、第３絶縁膜１７および第３絶縁膜１７より密度の小さい、あるいは比誘電率が小さい第２絶縁膜１６をエッチングして配線溝２２を形成すると、接続孔１９ｂに埋め込まれた有機性材料２０の突出部と同時に、第２絶縁膜１６の構成材料を主成分とするクラウンフェンス２３が生ずる。これに対しマスク層２１の除去工程を兼ねるなどの処理において、少なくとも配線溝２２の内部にプラズマ処理を施した後、第２絶縁膜１６を溶解可能な処理液で処理し上記のプラズマ処理で変質したクラウンフェンス２５を選択的に除去する。 （もっと読む）

【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 （もっと読む）

【課題】特に半導体集積回路（ＩＣ）デバイス製造の分野において、約１００ｎｍより小さい、好適には約７０ｎｍより小さい、更に好適には約５０ｎｍより小さい、より好適には約３５ｎｍより小さい幅を有するトレンチ、バイアなどの開口部を充填する電着方法を提供する。
【解決手段】０．５ｍｍｏｌ・ｌ^−１と５０ｍｍｏｌ・ｌ^−１との間に含まれる銅イオン濃度と、電着浴の体積あたり０．０５％と１０％との間に含まれる酸濃度とを有する電着浴中に基板を浸責し、銅の堆積物を電着する。 （もっと読む）

【課題】より視認が容易なアライメントマークを簡素な工程で形成することが可能な、半導体装置の製造方法を提供する。
【解決手段】半導体基板ＳＵＢの主表面上に、主表面に対して段差を有するパターンＭＫが形成される工程と、パターンＭＫ上に、半導体材料を含む第１の半導体層ＰＳ１が形成される工程と、第１の半導体層ＰＳ１上に、半導体材料を含む第２の半導体層ＰＳ２が形成される工程と、第２の半導体層ＰＳ２上にレジストパターンＲＳが形成される工程とを備えている。レジストパターンＲＳが形成される工程において、パターンＭＫが位置合わせマークとして用いられる。 （もっと読む）

【課題】ＣＦ_ｘ膜を層間絶縁膜として有する多層配線構造の半導体装置において、低誘電率であるＣＦ_ｘ膜の利点を生かすことができ、かつＣＭＰ処理による特性の劣化を防止することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ＣＦ_ｘ膜を成膜する工程（ａ）と、ＣＦ_ｘ膜に所定パターンの凹部を形成する工程（ｂ）と、凹部を埋めかつＣＦ_ｘ膜上にわたって配線層を設ける工程（ｃ）と、凹部内以外の前記ＣＦ_ｘ膜上の余剰の配線層をＣＭＰ（化学機械研磨）によって除去してＣＦ_ｘ膜の表面を露出させる工程（ｄ）と、を有し、工程（ｂ）の前または後において、ＣＦ_ｘ膜の表面を窒化する工程（ｅ）を備える。 （もっと読む）

【課題】ポリイミド膜上に設けた電極パッドに導体バンプなしにＡlワイヤを確実に接合でき、ポリイミド膜からの電極パッドの剥離や電極パッドとＡlワイヤとの接合不良を防止できるパワーデバイスを提供する。
【解決手段】絶縁基板１上に設けられた半導体素子(２,３,６)と、絶縁基板１上に形成され、半導体素子(２,３,６)を覆う軟質ポリイミド膜１１と、軟質ポリイミド膜１１上に形成された電極パッド９と、電極パッド９にワイヤボンディングにより一端が接合されたＡlワイヤ１２とを備える。 （もっと読む）

【課題】本発明は、半導体集積回路上及びスクライブ領域上を覆うパッシベーション膜を備えた半導体装置の製造装置に関し、パッシベーション膜に起因する半導体基板の反りを低減することを課題とする。
【解決手段】スクライブ領域Ｂ上に設けられたパッシベーション膜１３に、複数の回路形成領域Ａを囲むように格子状の溝４７を形成した。 （もっと読む）

【課題】より低抵抗な配線層を有する不揮発性記憶装置を提供する。
【解決手段】実施形態の不揮発性記憶装置は、書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置である。前記配線層は、絶縁層に設けられたトレンチ内に設けられ、前記配線層は、第１導電層と、前記第１導電層の上に設けられた第２導電層と、を有し、前記配線層が充填されていない前記トレンチに対する前記第１導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第２導電層の埋め込み性よりも高く、前記第２導電層の比抵抗は、前記第１導電層の比抵抗よりも低い。 （もっと読む）

【課題】銅のワイヤを用いたボンディングに関し、効率の良い製造が可能な半導体装置とその製造方法を提供する。
【解決手段】基材２上に形成されている銅の電極パッド３と、前記電極パッド３を覆うように設けられている金の金属層４と、前記金属層４上にボンディングされている銅のワイヤ５とを有することを特徴としている。 （もっと読む）

【課題】半導体基板の裏面研削後にスパッタリング法を含む方法で導電膜を形成する際に、研削時に半導体基板を支持体に固定する接着剤の基板外周部のはみ出した部分から放電現象の発生を防止する。
【解決手段】半導体基板１の裏面研削後、導電膜の成膜を実施する前に、基板端部Ｅ１と接着剤との隙間ｄ１を所定値以上にするために、基板端部又は接着剤の少なくとも一方を除去する。 （もっと読む）

【課題】酸化物反応層の寄生抵抗の低減を図り、動作特性の向上を図った電子デバイス配線用Ｃｕ合金スパッタリングターゲット材、及び素子構造を提供する。
【解決手段】ＴＦＴ素子１は、ａ−Ｓｉ膜５上に形成されたＰドープｎ^＋ａ−Ｓｉ膜６と、Ｐドープｎ^＋ａ−Ｓｉ膜６上に形成された１ｎｍ以下のＳｉ酸化膜７を有している。電極配線膜となるＣｕ合金膜８が、Ｓｉ酸化膜７上にスパッタリングにより形成されている。Ｃｕ合金膜８は、０．３〜２．０原子％のＳｎ、Ｉｎ、Ｇａの金属のうち１種以上を含有する。 （もっと読む）

【課題】Ｃｕ／Ｍｏ積層金属膜、Ｃｕ／Ｍｏ合金積層金属膜、Ｃｕ合金／Ｍｏ合金積層金属膜のような、銅又は銅合金の１層以上の銅層と、モリブデン又はモリブデン合金の１層以上のモリブデン層とを含む多重膜を、効率的で優秀に同時に一括してエッチングすることができるエッチング液組成物及びこれを用いた多重膜のエッチング方法を提供する。
【解決手段】エッチング液組成物は、総重量に対して、リン酸５０〜８０ｗｔ％；硝酸０．５〜１０ｗｔ％；酢酸５〜３０ｗｔ％；イミダゾール０．０１〜５ｗｔ％；及び残量の水を含む。添加剤イミダゾールは、銅／モリブデンガルバニック反応調節剤として機能する。 （もっと読む）