【課題】信頼性の高い、酸化物半導体を有する半導体装置。
【解決手段】酸化物半導体層は、ソース電極と重なる第１の領域と、ドレイン電極と重なる第２の領域と、ソース電極及びドレイン電極と重ならない第３の領域と、を有し、記第３の領域における酸化物半導体層の膜厚は、第１の領域及び第２の領域における酸化物半導体層の膜厚よりも小さく、第３の領域における酸化物半導体層の一端部は、第１のテーパを有し、記第３の領域における酸化物半導体層の他端部は、第２のテーパを有し、ソース電極の端部は、第３のテーパを有し、ドレイン電極の端部は、第４のテーパを有し、第１のテーパと、第３のテーパとは連続した形状を有し、第２のテーパと、第４のテーパとは連続した形状を有する半導体装置である。 （もっと読む）

【課題】半導体基板上へのＶＦＥＴと他の種類の素子との混載が可能でありながら、半導体基板上に積層される半導体層の表面に大きな段差を有しない半導体装置を提供する。
【解決手段】Ｐ型シリコン基板２上には、酸化シリコンからなるボックス層３、Ｎ^＋型横方向導電層４およびＮ⁻型表面層５が積層されている。ボックス層３上には、Ｎ⁻型表面層５の表面からボックス層３に至る深さを有する、平面視環状のディープトレンチ６が形成されている。ディープトレンチ６およびボックス層３に取り囲まれるトランジスタ形成領域８は、その周囲から分離されている。このトランジスタ形成領域８において、Ｎ⁻型表面層５の表層部には、ソース領域１４およびドレイン領域１６が形成されている。またディープトレンチ６の側面に沿って、ドレイン領域１６とＮ^＋型横方向導電層４とに接続されたＮ^＋型縦方向導電層１７が形成されている。 （もっと読む）

【課題】高度に集積化したゲインセル方式の半導体メモリを提供する。
【解決手段】第１絶縁体１０１、読み出しビット線１０２ｂ、第２絶縁体１０３、第３絶縁体１０３、第１半導体膜１０５、第１導電層１０７ａ乃至１０７ｄ等を形成し、その上に凸状絶縁体１１２を形成する。そして、凸状絶縁体１１２を覆って、第２半導体膜１１４ａ、１１４ｂと第２ゲート絶縁膜１１５を形成する。その後、導電膜を形成し、これを異方性エッチングすることで、凸状絶縁体１１２の側面に書き込みワード線１１６ａ、１１６ｂを形成し、凸状絶縁体１１２の頂部に書き込みビット線１２５へ接続するための第３コンタクトプラグ１２４を形成する。このような構造でメモリセルの面積を最小で４Ｆ^２とできる。 （もっと読む）

【課題】本発明の目的は、電子輸送性に優れる有機ｎ型半導体として利用可能な化合物を提供することにある。本発明の目的はまた、係る化合物を含む有機薄膜、及びこの有機薄膜を備える有機薄膜素子を提供することにある。
【解決手段】かご状化合物又は脂肪族炭化水素化合物から誘導される４価以上の基であるコア部と、該コア部に結合した４以上の側鎖基と、を備え、側鎖基のうち２以上がアクセプター性の基を有する、化合物。 （もっと読む）

【課題】縦型電界効果トランジスタとその製造方法及び電子機器において、チャネルの下地の材料の選択の幅を広げると共に、縦型電界効果トランジスタのオン抵抗が上昇するのを抑制すること。
【解決手段】基材１と、基材１の上に形成されたソース電極２と、基材１の上に形成され、ソース電極２に重なる開口１２を備えた第１の絶縁膜３と、開口１２の横の第１の絶縁膜３の上に形成されたゲート電極６と、開口１２の側面に形成されたゲート絶縁膜１６と、第１の絶縁膜３の上に形成され、開口１２に繋がる凹部８ａを備えた第２の絶縁膜８と、開口１２と凹部８ａのそれぞれの内側と第２の絶縁膜８の上に形成され、酸化物半導体を材料とするチャネル１７と、凹部８ａの横の前記チャネル１７の上に形成されたドレイン電極１９とを有する縦型電界効果トランジスタによる。 （もっと読む）

【課題】高い電荷輸送性を発揮し得る構造を有するとともに、溶媒への溶解性にも優れる多環縮環重合体を提供すること。
【解決手段】式（１）で表される構造単位を有する多環縮環重合体。
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【課題】縦型電界効果トランジスタとその製造方法及び電子機器において、基材の材料の選択の幅を広げること。
【解決手段】基材１と、基材１の上に形成され、ソース電極とドレイン電極のうちの一方となる第１の電極２と、基材１の上に形成され、第１の電極２に重なる開口１２を備えた第１の絶縁膜３と、開口１２の横の第１の絶縁膜３の上に形成されたゲート電極６と、第１の絶縁膜３の上に形成され、開口１２を備えた第２の絶縁膜８と、開口１２の横の第２の絶縁膜８の上に形成され、ソース電極とドレイン電極のうちの他方となる第２の電極１０と、開口１２の側面に形成されたゲート絶縁膜１６と、第１の電極２、第２の電極１０、及びゲート絶縁膜１６上に形成され、酸化物半導体を材料とするチャネル１７とを有する縦型電界効果トランジスタによる。 （もっと読む）

【課題】ゲート動作に関与する結晶表面における表面電荷蓄積を大幅に低減し、ピンチオフ特性が得られる、高性能のＩｎＮ系ＦＥＴを提供すること。
【解決手段】チャネル層としてＩｎＮ系半導体を含む電界効果トランジスタである半導体装置であって、ＩｎＮ系半導体でなるチャネル層２の表面（ｃ面）に、段差を形成して窒化物半導体の六方晶結晶のａ面もしくはｍ面でなる側壁面２ａを形成し、この側壁面２ａにゲート電極６が配置され、ゲート電極６を挟むようにソース電極３とドレイン電極４がｃ面上に形成されている。 （もっと読む）

【課題】有機電界効果トランジスタにおけるビア形成を、低コストで効率的なプロセスで実現する。
【解決手段】誘電層１０６内にビア１１３を形成する際、まず各ビア位置にパターン化された導電材よりなるポストを印刷し、次にパターン化されていない誘電層１０６を堆積させ、次に第２のパターン化された導電層を堆積させる。ビア１１３は、誘電層１０６を堆積した後、第２の導電層を堆積する前に、ポストをフラッシュアニールすることにより形成される。 （もっと読む）

【課題】ＤＲＡＭメモリアレイに用いられるセミコンダクタ・オン・インシュレータ型トランジスタを提供する。
【解決手段】ＳＯＩ型のトランジスタは、半導体物質層６０（ＳＯＩ層）と、この半導体物質層６０の内部を通って走るゲート線６５ａ，６５ｂ，６６ｃと、このゲート線６５ａ，６５ｂ，６６ｃに沿ってソース拡散領域７０ａ、７０ｂ、７０ｃよりも遠くまで延びるドレイン拡散領域６４と、このドレイン拡散領域６４よりも上方にあるソース拡散領域７０ａ、７０ｂ、７０ｃと、ドレイン拡散領域６４まで延びるドレインコンタクト７９と、ソース拡散領域まで延びるソースコンタクトと、を備え、これらドレインコンタクト７９及びソースコンタクトは、ゲート線６５ａ，６５ｂ，６６ｃと平行に走る平面内にある。 （もっと読む）

【課題】大きな順方向−逆方向電流比を有するスイッチングデバイスを提供する。
【解決手段】トランジスタは、ソースと、ドレインと、ゲート領域と、ソースバリヤと、ドレインバリヤとを含む。ゲート領域は、ゲートと、アイランドと、ゲート酸化物とを含み、ゲート酸化物は、ゲートとアイランドとの間に配置される。ゲートおよびアイランドは、互いに、同時活性的に結合される。ソースバリヤはゲート領域からソースを分離し、ドレインバリヤはゲート領域からドレインを分離する。 （もっと読む）

【課題】優れた電子輸送性を有する有機ｎ型半導体として利用可能な新規化合物及び新規重合体の提供。
【解決手段】式（１−１）及び式（１−２）で表される構造単位からなる群より選択される、含窒素縮合環化合物。


［式中、Ａｒ^１は、芳香環を示し、Ｙ^１及びＹ^２のうちいずれか一方は、−Ｃ（＝Ｘ^１）−で表される基を示し、他方は、単結合を示し、Ｙ^３及びＹ^４のうちいずれか一方は、−Ｃ（＝Ｘ^２）−で表される基を示し、他方は、単結合を示し、Ｘ^１及びＸ^２は、酸素原子等を示し、Ｚ^１及びＺ^２は、酸素原子等を示す。］ （もっと読む）

【課題】 低抵抗の埋め込み配線を備える基板の製造方法を提供する。
【解決手段】 始めに半導体用基板１００の第１面Ｓ１上に導電層１２０を形成する。次に、導電層１２０をパターニングして第１方向に延長する線形の導電層パターン１２２を形成する。導電層１２０をパターニングするとき露出する半導体用基板１００をエッチングして導電層パターン１２０の下部に第１方向に延長する線形の半導体パターン１０４を形成する。次に導電層パターン１２０および半導体パターン１０４上に絶縁層１５０を形成する。半導体用基板１００の第１面Ｓ１側の絶縁層１５０が支持基板１６０と当接するように支持基板１６０上に配置する。次に半導体用基板１００のイオン注入層１０２側の絶縁層１５０が露出するように半導体用基板１００を除去する。これにより、導電層パターン１２０は、半導体パターン１０４の埋め込み配線として利用することができる。 （もっと読む）

【課題】欠陥密度が低減したドリフト層を有する高出力ダイヤモンド電子素子を提供する。
【解決手段】ダイヤモンド半導体からなるドリフト層と、半絶縁性ダイヤモンド層を有する構造保持材と、ダイヤモンド半導体からなるコンタクト層とを備えるダイヤモンド電子素子であって、前記構造保持材は、開口部を有し、前記ドリフト層の一方の面に積層されており、前記コンタクト層は、前記開口部内において、前記ドリフト層に直接積層されており、また、アノード電極は、前記開口部内の前記コンタクト層に設け、カソード電極は前記ドリフト層の他方の面に設けて、例えば、ショットキーバリアダイオードを実現する。単結晶ダイヤモンド基板の一方の基板面に欠陥層を形成した後、該基板面上に前記ドリフト層を成膜し、半絶縁性ダイヤモンド層を選択的に成長させて開口部を有する構造保持材を形成した後、前記基板はスマートカット法により素子部より分離する。 （もっと読む）

【課題】欠陥密度が低減したドリフト層を有する高出力ダイヤモンド電子素子を提供する。
【解決手段】半絶縁性単結晶ダイヤモンド基板の一方の面に、ｐ⁻ダイヤモンド層からなるドリフト層を成膜し、該ドリフト層の上にｐ^＋ダイヤモンド層からなるコンタクト層を成膜する工程と、前記基板の他方の面に開口部をエッチングにより形成して、前記基板を構造保持材として前記ドリフト層の一部が露出した露出部を形成する工程と、前記露出部にカソード電極を設け、前記コンタクト層にアノード電極を設ける工程とにより、ダイヤモンド電子素子の積層構造を形成する。ドリフト層を基板上に直接成膜するので、欠陥密度の減少した素子を得ることができる。 （もっと読む）

【課題】酸化安定性と塗布プロセスが適用可能な溶解性を有する有機薄膜トランジスタ用化合物を提供する。
【解決手段】下記式（１）で表わされる有機薄膜トランジスタ用化合物。
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【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】電界効果移動度が高い有機トランジスタ、及びキャリア移動度が高い化合物を提供する。
【解決手段】ソース電極、ドレイン電極、ゲート電極、活性層及び絶縁層を有し、該活性層に式


〔式中、Ｙは、−Ｏ−、−Ｓ−又は−Ｓｅ−を表す。Ｚは、各々独立して、水素原子又は置換基を表す。ただし、少なくとも１つのＺは、ハメットのσ_ｐ値が０．３以上である置換基である。〕で表される化合物を含む有機トランジスタ。 （もっと読む）

【課題】インターコネクト及びコンタクト用の実装面積が小さい３次元集積回路メモリ用の構造を低製造コストで提供する。
【解決手段】３次元メモリデバイスは、絶縁材料２１，２２，２３，２４で分離され、復号化回路を介してセンスアンプに結合可能なビット線ＢＬ_ｎとして導電材料の複数の帯片の形状をしている。導電材料帯片１１，１２，１３，１４は、スタック横面に側面を有する。ワード線ＷＬ_ｎ，ＷＬ_ｎ＋１の複数の導電線１６，１７は行デコーダに結合でき、複数のスタック上で直交して延びる。導電線は、スタックの表面に共形である。記憶素子は、スタック上の半導体材料帯片の側面と導電線の間の交点の界面領域の多層アレイに設けられる。３次元メモリは、複数層に対する２つの最小線幅のマスクで作られる。半導体材料帯片の端部に階段構造が含まれる。半導体材料帯片に平行な金属層上と、ワード線に平行な上部金属層上にＳＳＬインターコネクトを含む。 （もっと読む）

【課題】良好な特性を有しながら、半導体製造工程における半導体製造装置と半導体装置とへの金属汚染を抑制するような構造を有する半導体装置、および、その製造方法を提供する。
【解決手段】本発明の半導体装置は、ｎＭＯＳ ＳＧＴ２２０であり、第１の平面状シリコン層上２３４に垂直に配置された第１の柱状シリコン層２３２表面に並んで配置された、第１のｎ^＋型シリコン層１１３と、金属を含む第１のゲート電極２３６と、第２のｎ^＋型シリコン層１５７とから構成される。そして、第１の絶縁膜１２９が、第１のゲート電極２３６と第１の平面状シリコン層２３４との間に、第２の絶縁膜１６２が第１のゲート電極２３６の上面に配置されている。また、金属を含む第１のゲート電極２３６が、第１のｎ^＋型シリコン層１１３、第２のｎ^＋型シリコン層１５７、第１の絶縁膜１２９、および、第２の絶縁膜１６２に囲まれている。 （もっと読む）