【課題】昇圧効率を向上させた昇圧回路を提供することを課題の一とする。または、昇圧効率を向上させた昇圧回路を用いたＲＦＩＤタグを提供することを課題の一とする。
【解決手段】単位昇圧回路の出力端子に当たるノード、または当該ノードに接続されたトランジスタのゲート電極をブートストラップ動作により昇圧することで、当該トランジスタにおけるしきい値電位と同等の電位の低下を防ぎ、当該単位昇圧回路の出力電位の低下を防ぐことができる。 （もっと読む）

【課題】消費電力の増加を招くことなくオフの状態を実現することのできる半導体装置を
提供する。
【解決手段】ゲートに電圧が印加されていない状態でオン状態であるパワー素子と、パワ
ー素子のゲートに第１の電圧を印加するためのスイッチング用の電界効果トランジスタと
、パワー素子のゲートに第１の電圧より低い電圧を印加するためのスイッチング用の電界
効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ電流が
小さい半導体装置である。 （もっと読む）

【課題】半導体基板の再生に適した方法を提供する。
【解決手段】損傷半導体領域と絶縁層とを含む凸部が周縁部に存在する半導体基板に対し、絶縁層を除去するエッチング処理と、硝酸、硝酸によって酸化された半導体基板を構成する半導体材料を溶解する物質、半導体材料の酸化速度及び酸化された半導体材料の溶解速度を制御する物質、及び亜硝酸を含み、亜硝酸の濃度が１０ｍｇ／ｌ以上１０００ｍｇ／ｌ以下である混合液を用いて、未損傷の半導体領域に対して損傷半導体領域を選択的に除去するエッチング処理と、を行うことで半導体基板を再生する。 （もっと読む）

【課題】ｆｉｎＦＥＴにおける高集積化可能な、高濃度ソースドレインの形成方法の提供。
【解決手段】ソース領域、ドレイン領域およびソース領域とドレイン領域の間のチャネル領域を有するフィンを形成する。チャネル領域にダイレクトコンタクトする絶縁層と、絶縁層にダイレクトコンタクトする伝導性のゲート物質とを有するゲートスタックを形成する。チャネル領域を残したまま、ソース領域およびドレイン領域をエッチング除去する。ソース領域およびドレイン領域に隣接したチャネル領域の両側にソースエピタキシー領域およびドレインエピタキシー領域を形成する。ソースエピタキシー領域およびドレインエピタキシー領域は、エピタキシャル半導体を成長させながら、その場ドープされる。 （もっと読む）

【課題】フラットパネルディスプレイの高性能化に伴い、その製造工程でのアモルファスシリコン（ａ−Ｓｉ）膜の評価・管理の必要性が高まってきた。
【解決手段】ガラス基板上にａ−Ｓｉ膜を成膜した試料３２に対してレーザ光照射手段３６からレーザ光を照射する。試料３２におけるレーザ光を照射した各サンプリング点に、マイクロ波照射手段３８からマイクロ波を照射し、反射波検出手段４０でその反射強度を測定する。各サンプリング点での反射強度の測定結果に基づいて、基板面内でのａ−Ｓｉ膜の物性の均一性を評価する。 （もっと読む）

【課題】ゲート絶縁層として要求される耐圧や容量を確保しつつ、外光反射率によるコントラストの劣化を抑えやすくした表示装置を提供する。
【解決手段】透明基板ＧＡと、透明基板ＧＡの上側に形成されるゲート電極ＧＴと、ゲート電極ＧＴの上側に形成される微結晶半導体層ＭＳと、ゲート電極ＧＴと微結晶半導体層ＭＳの間に形成されて、微結晶半導体層ＭＳの外方に延在するゲート絶縁層ＧＩと、ゲート絶縁層ＧＩの微結晶半導体層ＭＳの外方に延在する部分の上面に接して、窒化ケイ素で形成される第２の窒化ケイ素層ＮＩ２と、を有し、ゲート絶縁層ＧＩは、第１の窒化ケイ素層ＮＩ１と、第１の窒化ケイ素層ＮＩ１の上側に形成されて微結晶半導体層ＭＳに接する酸化ケイ素層ＯＩと、を含み、ゲート絶縁層ＧＩは、微結晶半導体層ＭＳの下側の部分よりも第２の窒化ケイ素層ＮＩ２の下面に接する部分で薄く形成される、ことを特徴とする表示装置。 （もっと読む）

【課題】ＳＯＩ基板に形成されるＭＯＳトランジスタの特性を向上することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に埋込絶縁層２を介して形成される第１半導体層３と、前記第１半導体層３及び前記絶縁層２内に形成され、前記第１半導体層３に接する第２半導体層１２と、前記第２半導体層１２の上に形成されるゲート絶縁膜１３と、前記ゲート絶縁膜１３上に形成されるゲート電極１４ｇと、前記ゲート電極１４ｇの側壁に形成されるサイドウォール７とを有する。 （もっと読む）

【課題】１Ｔ−ＤＲＡＭにおいて、高いＧＩＤＬ電流は、主にＰＮ接合でのリーク電流によるものであり、データ保持時にリーク電流が発生する原因にもなり、ＤＲＡＭにおける電荷保持時間を低下させている。
【解決手段】ドレイン拡散層のうちゲート電極とオーバーラップする部分を、不純物濃度の異なる２つの部分に分けている。これら２つの部分のうち、不純物濃度がより低い一方の部分では、ボディ部に隣接しており、電界が低減されるためリーク電流が抑制される。また、不純物濃度がより高い他方の部分では、ボディ部から絶縁されており、ゲート絶縁層との界面において比較的大きなトンネル効果が得られる。その結果、ＧＩＤＬ電流を増大しつつ、ＰＮ接合によるリーク電流を抑制し、データ保持時間を増大させることが可能となっている。 （もっと読む）

【課題】微結晶シリコン膜を活性層とするＴＦＴの閾値ドリフトを小さくする。
【解決手段】シリコンを含む半導体装置の製造方法であって、シリコンを含む原料ガスを水素ガスで６００倍以上に希釈する工程と、前記希釈した原料ガスと水素ガスの混合ガスに高周波電力を加えて放電させる工程と、前記放電により分解した原料ガス中のシリコンを基板に堆積させる工程と、前記混合ガスの圧力を６００Ｐａ以上に制御する工程とを含み、前記原料ガスの水素ガスによる希釈率がＤ、前記混合ガスの圧力がＰ（Ｐａ）のとき、前記高周波電力の電力密度Ｐｗ（Ｗ／ｃｍ^２）をＰｗ（Ｗ／ｃｍ^２）×Ｄ（倍）／Ｐ（Ｐａ）の値が０．０８３以上、かつ０．２２２以下となる範囲に設定することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】薄膜トランジスタアレイ基板、有機発光表示装置、及び薄膜トランジスタアレイ基板の製造方法を提供する。
【解決手段】基板１０上に配置され、活性層２１２、ゲート電極２１４、ソース電極２１８ａ、ドレイン電極２１８ｂ、活性層とゲート電極との間に配置された第１絶縁層１３、及びゲート電極とソース電極及びドレイン電極との間に配置された第２絶縁層１５を含む薄膜トランジスタと、第１絶縁層及び第２絶縁層上に配置され、ソース電極及びドレイン電極のうち一つと連結される画素電極１１７と、ゲート電極と同一層で形成された下部電極３１４及び画素電極と同一材料を含む上部電極３１７を含むキャパシタと、第２絶縁層と画素電極との間及び下部電極と上部電極との間に直接配置された第３絶縁層１１６と、ソース電極、ドレイン電極及び上部電極を覆って画素電極を露出させる第４絶縁層１９と、を含む薄膜トランジスタアレイ基板。 （もっと読む）

【課題】ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図る。
【解決手段】ＳＲＡＭを構成するドライバトランジスタ（Ｄｒ１）が配置される活性領域（Ａｃ）の下部に、絶縁層（ＢＯＸ）を介して、素子分離領域（ＳＴＩ）により囲まれたｎ型のバックゲート領域（ｎＢＧ）を設け、ドライバトランジスタ（Ｄｒ１）のゲート電極（Ｇ）と接続する。また、ｎ型のバックゲート領域（ｎＢＧ）の下部に配置され、少なくともその一部が、素子分離領域（ＳＴＩ）より深い位置に延在するｐ型ウエル領域（Ｐｗｅｌｌ）を設け、接地電位（ＶＳＳ）に固定する。かかる構成によれば、トランジスタの閾値電位（Ｖｔｈ）をトランジスタがオン状態の時には高く、逆に、オフ状態の時には低くなるように制御し、また、ｐ型ウエル領域（Ｐｗｅｌｌ）とｎ型のバックゲート領域（ｎＢＧ）との間のＰＮ接合も順バイアスさせないよう制御することができる。 （もっと読む）

【課題】オフ電流を低減した優れた特性を有する薄膜トランジスタを作製する。
【解決手段】ｐ型の逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜側から、微結晶半導体領域、非晶質半導体領域、及び不純物半導体領域が積層される半導体膜と、一対の配線とが接する領域が、ゲート絶縁膜を介してゲート電極と重畳し、一対の配線の仕事関数と、微結晶半導体領域を構成する微結晶半導体の電子親和力の差である電子のショットキーバリアφＢｎは０．６５ｅＶ以上である。 （もっと読む）

【課題】高耐圧を確保でき、かつ大電流を流すことができるＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】Ｐ型拡散層１５に起因してＮ型拡散層１３に第１空乏層２３が形成される。ゲート電極１９にゲート電圧が印加されていない状態では、Ｐ型ポリシリコンからなるゲート電極１９及びＮ型拡散層１３の仕事関数差に起因してＮ型拡散層１３に第２空乏層２５が形成される。空乏層２３，２５によってソースコンタクト用拡散層９とドレインコンタクト用拡散層１１が電気的に遮断される。ゲート電極１９にゲート電圧が印加された状態では、第２空乏層２５が消滅又は縮小することによってソースコンタクト用拡散層９とドレインコンタクト用拡散層１１がＮ型拡散層１３を介して電気的に導通する。 （もっと読む）

【課題】ラインビームとして成形されたレーザとの相互作用に対して膜を位置決めし、かつ例えばアモルファスシリコン膜を溶融させて例えば薄膜トランジスタ（ＴＦＴ）を製造するために膜を結晶化するように成形ラインビームのパラメータを制御するためのシステム及び方法を提供する。
【解決手段】基板上に堆積されたアモルファスシリコンのような膜を選択的に溶融させるためのレーザ結晶化装置及び方法。装置は、膜を溶融させる際に使用される伸張レーザパルスを生成するための光学システムを含むことができる。本発明の実施形態の更に別の態様では、レーザパルスを伸張するためのシステム及び方法を提供する。別の態様では、ビーム経路に沿ったある位置でパルスレーザビーム（伸張又は非伸張）の発散を予め決められた範囲に維持するためのシステムを提供する。 （もっと読む）

【課題】微細化に伴う短チャネル効果を抑制しつつ、トランジスタの電気特性のしきい値電圧（Ｖｔｈ）をプラスにすることができ、所謂ノーマリーオフを達成した半導体装置、及びその作製方法を提供する。また、ソース領域、及びドレイン領域と、チャネル形成領域との間のコンタクト抵抗を低くして良好なオーミックコンタクトがとれる半導体装置、及びその作製方法を提供する。
【解決手段】酸化物半導体層を有するトランジスタにおいて、少なくともチャネル形成領域となる、酸化物半導体層の一部をエッチングによって部分的に薄くし、そのエッチングによってチャネル形成領域の膜厚を調節する。また、酸化物半導体層の厚い領域に、リン（Ｐ）、またはホウ素（Ｂ）を含むドーパントを導入し、ソース領域、及びドレイン領域を酸化物半導体層中に形成することにより、ソース領域、及びドレイン領域と接続するチャネル形成領域とのコンタクト抵抗を低くする。 （もっと読む）

【課題】用途に合わせて要求される電気的特性を備えた酸化物半導体層を用いたトランジスタ、及び該トランジスタを有する半導体装置を提供する。
【解決手段】酸化物絶縁膜上に、半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてバンドギャップの異なる少なくとも２層の酸化物半導体層を含む酸化物半導体積層を用いる。酸化物半導体積層には、酸素又は／及びドーパントを導入してもよい。 （もっと読む）

【課題】プラスチック支持体を用いた半導体装置を提供する。
【解決手段】プラスチック支持体上に形成されたカラーフィルタと、前記カラーフィルタ
上に形成された接着層と、前記接着層上に形成された絶縁膜と、前記絶縁膜上に形成され
た薄膜トランジスタと、前記薄膜トランジスタ上に形成された発光素子とを有する。また
は、プラスチック支持体と、前記プラスチック支持体に対向する対向基板と、前記プラス
チック支持体と前記対向基板との間に保持された液晶とを有し、前記プラスチック支持体
上に形成されたカラーフィルタと、前記カラーフィルタ上に形成された接着層と、前記接
着層上に形成された絶縁膜と、前記絶縁膜上に形成された薄膜トランジスタとを有する。 （もっと読む）

【課題】コストを増大させずとも、書き込みに高電圧を必要とせず、不良が発生しにくく
、書き込み時間が短く、データの書換えができない半導体記憶装置を提供する。
【解決手段】ダイオード接続した第１のトランジスタと、ダイオード接続した第１のトラ
ンジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第２のトランジ
スタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の
端子及び第２のトランジスタのゲートに接続する容量素子を有するメモリ素子を含む半導
体記憶装置である。 （もっと読む）

【課題】印刷法による少ない工程数のメリットを生かしつつ、より微細であり、絶縁性の低下がなく、導電部寸法精度の高い、配線部材および電子素子の製造方法を提供することを目的とする。また、配線部材、積層配線、電子素子、電子素子アレイ及び表示装置を提供することを目的とする
【解決手段】基板上にエネルギーの付与により臨界表面張力が変化する材料を含有する濡れ性変化層を形成する工程、紫外領域のレーザーを用いたレーザーアブレーション法により、濡れ性変化層に凹部を形成する工程、凹部に導電性インクを塗布して導電部を形成する工程、を含み、前記濡れ性変化層の凹部のパターン形成と同時に、前記臨界表面張力を変化させて高表面エネルギー領域のパターン形成が行われることを特徴とする配線部材の製造方法、電子素子の製造方法、及び、それにより得られた配線部材、電子素子を提供する。また、電子素子アレイ及び表示装置を提供する。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板１ａの活性領域１ｃが素子分離絶縁膜２で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極８ａ、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒを有し、ソース・ドレイン領域の両側部に位置する素子分離絶縁膜２ａの表面は、ソース・ドレイン領域の表面より低い位置に形成されており、ゲート電極８ａ、活性領域１ｃ、及び表面がソース・ドレイン領域の表面より低い位置に形成された素子分離絶縁膜２ａを被覆して、チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されている構成とする。 （もっと読む）