【課題】位相固定ループ（ＰＬＬ）又は遅延同期ループ（ＤＬＬ）に使用される場合、出力信号のデューティ比の歪曲を減少させること。
【解決手段】差動増幅器は、入力端７１０、バイアス部７２０、及び負荷部７３０を含む。入力端は、奇数個の位相信号のうち、第１位相信号（Ｃｌｋｉ）と、前記奇数個の位相信号のうち少なくとも２つの位相信号（Ｃｌｋｉｂ，Ｃｌｋｉｂｒ）の位相の平均値が前記第１位相信号に対して実質的に１８０°の差異を有する前記少なくとも２つの位相信号とを受ける。バイアス部は、前記入力端と第１電源電圧との間に連結される。負荷部は、前記入力端と第２電源電圧との間に連結され、前記第１位相信号と前記少なくとも２つの位相信号とを差動増幅した差動出力信号（ｏｕｔ，ｏｕｔｂ）を出力する。 （もっと読む）

マルチパス角度変調は、メイン制御ループに追加されたクローズドの二次ループを含み、高周波利得に関して較正ファクタを自動的に調整する。メイン制御ループは、主要パスとして角度変調信号の低周波部分を処理するように構成され、二次ループは、補助ループとして角度変調信号の高周波部分を処理するように構成されている。二次ループは較正情報を検知し、システムが主要動作を行っている間、較正情報を用いて変調ループ内で常時利得をリアルタイムで較正する。その結果、中断時間などのシステム停止または較正に特異的なタイミングが必要でなくなり、変調パスのバランスがとれる。較正は背景プロセスとして常時行われる。角度変調はすべての変調タイプのシステムに適用可能である。 （もっと読む）

【課題】システムクロック周波数に応じて自由にクロック周期設定マージンを設定でき、システムクロック周波数の変化に対し、内部回路を誤動作させずに短時間で電源電圧を正常に動作する最小電源電圧に収束させること。
【解決手段】電源電圧制御装置１００は、システムクロックを分周比１で分周する分周回路１２１、電圧制御発振回路１１０の出力を分周比２で分周する分周回路１２２、分周回路１２１と分周回路１２２のそれぞれの出力信号を位相比較／周波数比較する位相比較器／周波数比較器１３０、及びコントローラ１４５内にメモリ１４２を備え、システムクロック周波数に連動した動作モード信号に応じて、制御回路１４１によりそれぞれの分周回路１２１，１２２の分周比を設定する。また、システムクロック周波数が変化する時に、コントローラ１４５内のプリセット値を用いてアップダウンカウンタ１４３の初期設定とレジスタ設定を行う。 （もっと読む）

【課題】フェーズ・ロックド・ループ（ＰＬＬ）のロック状態を決定する改良されたシステム及び方法を提供する。
【解決手段】ロック検出回路は、ロックの瞬間的喪失を検出するため用いられる高速ロック検出信号を発生する。ロック検出回路はまた、基準クロックとフィードバック・クロックとの位相のミスアライメントを検出するための位相アライメント検出回路を含む。更に、ロック検出回路は、基準クロック信号が検出されたかどうかを検出するための基準クロック検出回路を含み得る。全ての上記の回路からの出力信号は、増強されたロック検出信号を生成するために、論理回路へ通信される。拡張されたロック検出信号も論理回路へ通信される。 （もっと読む）

【課題】耐放射線型位相ロック・ループ（ＰＬＬ）を実現するための方法および装置を提供する。
【解決手段】耐放射線型ＰＬＬは、調節可能な帯域幅のループ・フィルタを含む。調節可能なフィルタは、未濾波の電圧制御信号を変更し、検出された放射線誘導型の過渡イベント中に、安定した電圧制御信号を電圧制御発振器（ＶＣＯ）へ送る。調節可能なフィルタは、放射イベントが検出されたときに、その帯域幅を減少することによって、放射の作用を除去する。 （もっと読む）

【課題】 トリミングを行わずに電圧制御発振回路の発振周波数を調整すること。制御回路の面積を抑え、調整誤差の少ない発振回路を内蔵した半導体集積回路を提供すること。
【解決手段】 電圧制御発振回路（ＶＣＯ）の周波数を調整する可変容量素子を、プロセスや素子のばらつき調整用可変容量素子群と、周波数選択用可変容量素子群との２系統に分離して調整を行い、可変容量素子の切り替えスイッチの数と回路面積の増大を小さくする。調整誤差については、調整期待値との差分を記憶素子で記憶し、その差分値が最小となる容量素子値を求めることにより影響を最小限に押さえることが可能となる。 （もっと読む）

【課題】電圧制御水晶発振器の使用を回避することにより、コストの削減及び消費電力の低減を図ることができるとともに、視聴者が違和感を感じることなく送信局と受信局との映像・音声信号の同期をとることが可能な、局間補正装置を得る。
【解決手段】比較器６は、カウンタ値Ｋ１，Ｋ３の差Ｙ３が許容値Ｍを超えたことを検出すると、補正実行命令Ｓ４，Ｓ５を出力する。補正実行命令Ｓ４は補正部２に入力され、補正部２は、デコード部１から出力されたデータＤ２に対してリニアスケーリング補正を行って、補正後のデータＤ３を出力する。また、補正実行命令Ｓ５は自走ＰＣＲカウンタ５に入力され、自走ＰＣＲカウンタ５は、補正部２によるリニアスケーリング補正の補正量に応じて、カウンタ値Ｋ３を補正する。 （もっと読む）

【課題】クロック信号の周波数を目標とする周波数（目標とする周波数のキャプチャレンジ）に安定して到達させることが可能な周波数制御装置を提供すること。
【解決手段】周波数制御装置は、回転する光ディスクから読み取られた信号に基づきクロック信号を生成する生成手段と、前記生成手段により生成されたクロック信号のドリフト量を検出する検出手段と、前記検出手段により検出されたドリフト量に基づき前記クロック信号の周波数を補正する補正手段とを備えている。 （もっと読む）

【課題】工程変化に鈍感なセルフバイアス位相同期ループ回路及びそのセルフバイアス方法を提供する。
【解決手段】第１演算増幅器は、ループフィルタキャパシタの電圧を増幅して出力し、レギュレータとして機能する第２演算増幅器は、第１演算増幅器の出力電圧をさらに増幅して出力する。第２演算増幅器の出力電圧は、電圧制御発振器の制御電圧として使われる。バイアス回路は、第２演算増幅器の出力電圧に応答して、ＮＭＯＳトランジスタによって第１バイアス電流を発生し、ＰＭＯＳトランジスタによって第２バイアス電流を発生し、第１バイアス電流と第２バイアス電流とを加算して第３バイアス電流を発生する。そして、第１バイアス電流は、主電荷ポンプ回路及び補助電荷ポンプ回路のバイアス電流として提供され、第３バイアス電流は、第１演算増幅器のバイアス電流として提供される。 （もっと読む）

【課題】 マイクロ波帯域用の移相器を用いることなく、ＶＣＯの出力するマイクロ波帯域の出力信号の位相を制御すること。
【解決手段】 ＶＣＯ１０の出力信号Ｆ_ＯＵＴの位相を制御するために、第１基準信号Ｆ_Ｒｅｆ１を用いて出力信号Ｆ_ＯＵＴをダウンコンバートし、調整対象信号Ｓ_ＣＯを生成する一方、調整対象信号Ｓ_ＣＯと同一周波数を有する第２基準信号Ｆ_Ｒｅｆ２を所望とする移相量を示す移相信号Ｓ_ＰＳに従って移相して第３基準信号Ｆ_Ｒｅｆ３を生成し、調整対象信号Ｓ_ＰＳの位相と第３基準信号Ｆ_Ｒｅｆ３の位相を一致させるようにしてＶＣＯ１０を制御するＰＬＬを形成する。これにより、出力信号Ｆ_ＯＵＴよりも低い周波数の信号の位相制御をもって出力信号Ｆ_ＯＵＴの位相制御を行うことができる。 （もっと読む）

【課題】安定性の高いバンバンＣＤＲループを提供すること。
【解決手段】本発明によるクロックデータリカバリループ（３０）は、非線形（例えば、バンバン）位相検出器（３１１）、チャージポンプ（３１）、ＲＣループフィルタ（３２）、および、信号生成器（例えば、電圧制御発振器（ＶＣＯ）（３３））を含む。データ速度が遅いときは、ループ（３０）はチャージポンプ（３１）と、安定な二次挙動を示すループフィルタ（３２）とともに、動作され得る。このとき、ループフィルタ（３２）の抵抗器Ｒは比例経路として機能する。また、別途の比例経路（３１２）も提供され、ＶＣＯ（３３）の制御入力に位相検出器（３１１）の出力を直接提供する。その間、ループフィルタ（３２）の抵抗器Ｒもバイパスされる。データ速度の増加が、三次の影響を生じさせるとき、別途の比例経路（３１２）が二次挙動を維持するように活性化され得る。 （もっと読む）

本発明は、クライアント信号クロックを復元するためのシステム、装置、および方法を提供する。本発明は、入力基準クロックにおける突然の変化を補償するために、ＰＬＬシステムのフィードバックにおいて位相シフト要素を提供することによって、クロック信号内のジッターをさらに効果的に除去することができる。ＰＬＬシステムは、対応する調整カウント数に依存せず、クライアントクロック信号を抽出するので、さまざまなペイロードタイプに適応することができるように、柔軟なクロック復元を提供する。
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【課題】 簡単な構成で高逓倍能力を持ち、高速応答を実現したクロック生成回路を備えた半導体集積回路装置を提供する。
【解決手段】 遅延回路の各段遅延信号をゲート手段で選択し初段側に帰還してリングオシレータを構成する。デコーダにより１つのゲート手段の選択信号を形成して上記ゲート手段を制御する。基準周波数信号の１周期間での上記リングオシレータの発振出力のカウンタ出力とＸ倍指定値との比較結果により第１レジスタで上記デコーダの入力信号を形成する。第１動作モードで上記制御回路の代表比較結果に対応してバイナリスキャンにより上記入力信号を形成する。第２動作モードでは、上記比較結果により上記入力信号に対して＋１又は−１とする。 （もっと読む）

【課題】適正な検査工程フローおよび最小の検査時間でＰＬＬ回路を製造する。
【解決手段】位相同期ループ回路のロックを必要としない、位相同期ループ（ＰＬＬ）分周比を設定するためのシステムおよび方法。ある実施形態では、この方法は、電圧制御発振器（ＶＣＯ）から実質最小または実質最大の周波数出力を誘導することと、分周器を対応する分周比に設定することを含んでいる。この方法は、ＶＣＯへの入力電圧を接地することを含み得る。または、この方法は、ＶＣＯに入力を供給するチャージポンプへの入力を操作することを含み得る。チャージポンプ入力は、直接的に、またはチャージポンプへの入力を供給する位相・周波数検出器を介して操作されるようにでき、さらなる入力信号を受信するように適合されてもよい。 （もっと読む）

【課題】大電流の出力が可能な電源は単一であり、そして高い電源電圧を必要としない、YIG発振器のコイル電流ドライブ回路を提供する。
【解決手段】設定入力に応じた電流をYIG発振器のメインコイルに流すコイル電流ドライブ回路において、電荷を蓄積して電位差を保つコンデンサと、このコンデンサの基準電源電位を切り替える２つのスイッチと、基準電源電位を切り替えたときに主電源との経路を遮断するスイッチによって構成され、制御信号に応じて前記各スイッチを一時的にメインコイルのプルアップ電位を上昇させるように切り替えることにより、高速電流ドライブ時に前記メインコイルが起電力を発生するように構成する。 （もっと読む）

トラッキングデータセル（１０）は、第１のマルチプレクサ（５）に結合された一対のトラック及びホールド回路（１，１’）と、レートを有するデータ信号（Ｄ＋，Ｄ−）の受信を決定するために各トラック及びホールド回路（１，１’）において実質的に逆位相で入力されるクロック信号（Ｈ＋，Ｈ−）とを備え、上記トラック及びホールド回路（１，１’）は、ほぼハーフレートを有する出力信号（Ｏ）を供給する。
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【課題】９０゜位相差が生成できているかどうかを検証しながら出力し、従来回路で必要であったリミッティングアンプは必要とせず、入力信号の周波数が変わってもある程度の周波数範囲であれば９０゜位相差を確保することのできる９０゜位相差発生回路を提供する。
【解決手段】請求項１に記載の９０゜位相差発生回路では、
入力信号から９０゜位相差を持った第１および第２の出力信号を発生させる９０゜位相差発生回路において、位相調整感度に比例して入力信号の位相を遅らせる可変移相器と、
前記第１と第２の出力信号について９０゜位相差からのずれを位相差検出感度に比例した誤差電圧信号として出力する位相比較器と、この位相比較器の出力を積分して前記可変移相器の移相量を調整する帰還回路を備える。 （もっと読む）

【課題】映像クロックの総累積値を制御入力としながら、送信側から伝送するクロック情報を小さくすることができるクロック再生回路を提供する。
【解決手段】レジスタ１３は、クロックの累積値を自然数Ｎで除算した剰余であるクロック再生情報を保持し、レジスタ１７は、ＶＣＸＯ２５のクロックの累積値を前記自然数Ｎで除算した剰余を保持する。桁上がり・桁下がり判定器１８，１９はそれぞれ、レジスタ１３，１７の値から桁上がり又は桁下がりが発生したか否かを判定する。アップダウンカウンタ２０は、桁上がり・桁下がり判定器１８，１９の桁上がり又は桁下がりの回数に応じて値を増減する。乗算器２１は、アップダウンカウンタから出力をＮ倍する。加算器２２は、レジスタ１３の値とレジスタ１７の値との差分値を乗算器２１の出力に加算し、これをＰＬＬの制御量とし、ＶＣＸＯ２５を制御する。 （もっと読む）

【課題】広い入力周波数レンジに対し、最適なロック動作をし、かつ低ジッタ化に有利なＰＬＬ回路を提供する。
【解決手段】この発明は、位相比較器１１、可変チャージポンプ回路１２、可変ローパスフィルタ１３、電圧制御発振回路１４、可変分周器１５、および周波数判定回路１６を備えている。周波数判定回路１６は、入力信号の周波数の変化を判定したときに、ＰＬＬループのダンピング因子を一定のままでＰＬＬループの帯域周波数を変更するように、可変チャージポンプ回路１２から出力される電流信号の電流値、可変ローパスフィルタ１３のフィルタ特性値、および可変分周器１５の分周比のうちの少なくとも２つの値を、所定値に可変させるようになっている。 （もっと読む）

【課題】 ジッタの少ないクロックおよび理想的なスペクトラム拡散が可能であり、また回路規模縮小化および低消費電力化が可能なスペクトラム拡散クロック発生回路およびその制御方法を提供すること。
【解決手段】 電流制御型変調器１９ａは、電流源Ｉａ（電流４ｉ）を備える。充電部ＣＧａおよび放電部ＤＧａは、トランジスタのサイズを適宜設定すること等により、ｉ、２ｉ、４ｉの電流が流れるように設定される。変調周期ＣIａ〜ＣIIIａが繰り返され、スイッチ切替制御回路２０ａからは、変調周期に応じた出力コードが発生される。そして当該出力コードに応じてスイッチ部ＳＳａが制御されることにより、出力コードに応じた充放電電流ＣＤＩによって、容量素子Ｃ１が充放電される。よって、変調周期ＣIａ〜ＣIIIａの各期間における充電電荷量および放電電荷量は、すべて等しい電荷量である６ｉ［Ａ・クロック］となる。 （もっと読む）