【課題】回路規模や消費電流の増大を抑えつつ、スプリアス成分を十分に抑制できるチャージポンプ回路とこれを備えたＰＬＬ回路を提供する。
【解決手段】第１駆動信号Ｓｕｐとその複数の遅延信号に応じて複数の電流が生成されて共通のノードＮ１へ流出し、第２駆動信号Ｓｄｎとその複数の遅延信号に応じて複数の電流が生成されて共通のノードＮ２から流入する。これにより、チャージポンプ回路自体に櫛型フィルタとしての機能を併せ持たせる。 （もっと読む）

【課題】位相が異なるクロックを非同期の切替信号に基づき切り替えても出力クロックに、切り替え時の短パルスが発生しないクロック切替回路を提供すること。
【解決手段】クロック切替回路１は、外部クロックＣＬＫＴ、ＣＬＫＢが入力されそれぞれＰＬＬ回路２、３と、ＰＬＬ回路３の出力ＰＬＢかＰＬＬ回路２の出力ＰＬＴの反転信号を選択出力するマルチプレクサ１４と、ＣＬＫＢ、ＰＬＢとは非同期のＬｏｃｋ判定信号１２ａに基づきマルチプレクサ１４を切り替え制御するクロック制御回路１３とを有する。クロック制御回路１３は、Ｌｏｃｋ判定信号１２ａが入力されるとＰＬＢの位相を所定値オフセットさせたオフセットクロックＰＬＱＢに同期してマルチプレクサ１４の出力を切り替えさせる。 （もっと読む）

【課題】 バーンインテスト時のように低周波数の基準クロック信号３を入力した場合にも、電圧制御発振器などのアナログ回路の特性を低周波数用に切り替えることなく、通常時使用する周波数範囲で各構成回路を動作させストレスをかけることで、ＰＬＬ回路の評価を可能にする半導体集積回路を提供する。
【解決手段】 基準クロック信号３が低周波数のため、電圧制御発振器１２の発振周波数が入力電圧対発振周波数特性の下限に達した場合は、周波数検出回路９により、セレクタ回路８がフリップフロップ回路４からの信号を選択するようにセレクト信号７を出力する。発振周波数が入力電圧対発振周波数特性の上限に達した場合は、周波数検出回路９により、セレクタ回路８が内部クロック信号６を選択するようにセレクト信号７を切り替え、発振周波数が、入力電圧対発振周波数特性の下限と上限の間となるようにする。 （もっと読む）

【課題】ＰＬＬ回路間の相互の干渉を抑える。
【解決手段】検出器３０は、入力信号の周波数がスイープされるＰＬＬ回路２０の出力信号周波数と所定の周波数との差が第１の閾値以下であるか否かを検出する。分周比設定回路４０は、この差が第１の閾値以下である場合にＰＬＬ回路１０の出力信号周波数を変更するように制御する。所定の周波数とは、ＰＬＬ回路１０の出力信号周波数に基づいて予め設定した固定の周波数である。ＰＬＬ回路１０は、ＰＬＬ回路１０の出力信号周波数を定める分周器１１、１６、１７を備え、分周器の分周比を分周比設定回路４０の制御によって変更可能となるように構成する。分周比設定回路４０の制御によって変更された出力信号周波数と変更される前の出力信号周波数との差が第２の閾値以下となるように分周器の分周比を決定する。 （もっと読む）

【課題】複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供する。
【解決手段】半導体集積回路は、位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを備え、ＰＬＬ回路はループフィルタから出力された発振回路の発振周波数を制御する制御電圧をディジタルコードに変換し、このディジタルコードをこれら複数のＣＤＲ回路に分配する。 （もっと読む）

【課題】ＰＬＬ回路において、位相差信号に対する放射イベントの影響を軽減する。
【解決手段】位相−周波数検出器１２からの位相差信号は、チャージ・ポンプ２４及び３０、抵抗性の比例ループ・フィルタ２６及び容量性の積分ループ・フィルタ３２、バイアス発生器２８及び３４を介して、加算器４０で加算され、ＶＣＯ１４，分周器１６を介して検出器１２にフィードバックされる。フィルタ２６は、影響のスケーリング及びクリップを行って影響を位相差信号から排除し、フィルタ３２は、容量性特性により影響を減衰させる。位相差信号が別個のフィルタ特性で処理されて結合されているので、突発的な影響によりＰＬＬ回路がロック状態から外れる可能性が低下する。 （もっと読む）

【課題】高速なシリアルインターフェースに対しても、周波数比較動作と位相比較動作の制御をより簡単に行うクロックデータリカバリ制御回路であって、周波数検知を正確に行う周波数検知回路を備えるクロックデータリカバリ制御回路を、提供する。
【解決手段】クロックデータリカバリ制御回路は、周波数制御系と位相制御系とを一定周期で切り替える切り替え制御手段と、位相制御系が動作しているときに、受信シリアルデータがクロックデータリカバリ回路の動作範囲内であることを検知する周波数検知回路とを備え、周波数検知回路が、位相制御系が動作しているときに、受信データから抽出したクロックを基に動作する第１のカウンタと、ＰＬＬクロックを基に動作する第２のカウンタを含み、位相制御系が動作しているときに、第１のカウンタのカウンタ値が、第２のカウンタのカウンタ値の所定のウィンドウ幅の内にあるか否かを判断して、周波数検知を行う。 （もっと読む）

【課題】ＶＣＯの制御端子からみたインピーダンスを低くし、ＶＣＯの位相雑音特性の劣化を防ぎ、ＶＣＯに印加されるノイズを減少させ、スプリアスの発生を防止できる発振器及び周波数シンセサイザを提供する。
【解決手段】ＶＣＯ９と、粗調用周波数のデジタルデータと微調用周波数のデジタルデータとを出力する制御回路３と、粗調用周波数のデジタルデータをアナログ信号で出力する粗調用ＤＡＣ４と、微調用周波数のデジタルデータをアナログ信号で出力する微調用ＤＡＣ６と、粗調用ＤＡＣ４からの出力のノイズを除去してＶＣＯ９の制御端子への入力とする応答速度の遅いＬＰＦ５と、微調用ＤＡＣ６からの出力を電圧に変換し、制御電圧の平滑化を行う応答速度の速いＬＰＦ７と、両ＬＰＦ５，７からの信号を合成する合成器８とを有し、ＶＣＯ９、ＬＰＦ５、ＬＰＦ７、合成手段８をシールドケースに収納した発振器である。 （もっと読む）

【課題】周波数安定性と位相雑音特性に優れた局部発振装置を提供すること。
【解決手段】所定の信号処理手段に入力される少なくとも２つの局部発振信号を出力する局部発振装置であって、固定周波数である第１の局部発振信号を発する第１の発振手段と、可変周波数である第２の局部発振信号を発する第２の発振手段と、を備え、第２の発振手段は、第１の局部発振信号を入力して当該第１の局部発振信号の変化を補正する第２の局部発振信号を出力する。 （もっと読む）

【課題】 サンプリング周波数の２倍の周波数における回転因子の集合に対応する、ＤＦＴ演算子と１／２ＤＦＴ演算子の組み合わせにもとづく周波数弁別器である。
【解決手段】 周波数弁別器は、ゼロ又は不連続点を持たないように選定される。そのため、この発明の弁別器は、拡張された動作範囲において、より安定的かつ良好に動作する。この発明の弁別器は、ＧＰＳ受信機に適用された場合、初めに大きな誤差が有っても、より確実にキャリヤ周波数にロックすることが可能であるとともに、誤ってロックする問題を防止するものである。 （もっと読む）

【課題】入力信号の周波数が変動してもジッタを低減させることが可能なディジタルＰＬＬ装置を提供する。
【解決手段】本発明の一実施形態に係るディジタルＰＬＬ装置は、入力信号に対する再生クロックの位相遅れ、位相進みを検出する位相検出器と、位相検出器からの出力信号を積分し、積分値に応じて位相ずれ信号を発生するランダムウォークフィルタ部と、入力信号の周波数値に応じた値を有する周波数信号を生成する周波数検出器と、位相ずれ信号の値と周波数信号の値とを加算した値を有する制御信号を生成する加算器と、制御信号の値を分周比として、マスタークロックを分周した再生クロックを生成する制御分周部と、を備える。制御分周部における分周比の中心値Ｎ（Ｎは自然数）は、周波数信号の値によって定められることを特徴とする。 （もっと読む）

【課題】短時間に希望する周波数に収束するものであって、しかも使用するトランジスタの個数を減らして、コンパクトかつ安価に構成できるＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路は、基準信号Ｓ０と周波数信号Ｓ１もしくは比較信号Ｓ２とが入力される周波数一致検出回路６０を備えている。この周波数一致検出回路６０によって制御される電流制御回路として、バイアス回路８０、分圧回路９０、および分圧比制御回路１００を備え、ＶＣＯ４０の出力信号である周波数信号Ｓ１が基準信号Ｓ０の周波数によって設定される周波数から大きく外れている場合、チャージポンプ回路２０からローパスフィルタ３０に出力される被積分電流を増加させるように制御し、反対に、周波数信号Ｓ１が基準信号Ｓ０の周波数に近い場合には被積分電流を減少させるように制御している。 （もっと読む）

【課題】位相比較回路等を用いることなく、簡単な構成で遅延フィードバック値を容易に得ることができ、複雑な制御を容易に行うことができるデジタルＤＬＬ回路を提供する。
【解決手段】遅延目標値を保持するレジスタ１１、リングオシレータ１２、測定周期を決めるために、外部の基準クロックＲＣＬＫをカウントする第１カウンタ１３、第１カウンタ１３で決まる測定周期ごとにリングオシレータ１２の発振出力クロックＣＬＫをカウントする第２カウンタ１４、デジタル制御の可変遅延回路１５、および第１カウンタ１３のカウント値Ｃ１を基に、第１カウンタ１３および第２カウンタ１４のリセット、起動、さらに必要に応じて停止の制御を制御信号ＣＴＬ１、ＣＴＬ２に基づいて行い、第２カウンタ１４のカウント値Ｃ２とレジスタの遅延目標値ＤＶをデジタル演算して、この演算結果を可変遅延回路１５に遅延制御値ＤＣＶとして与える制御回路１６を有する。 （もっと読む）

【課題】複数の位相誤差出力をもつ特殊なＶＣＯを備えること無しに、間欠的に記録され、データの先頭部に同期引き込みパターン領域を有するデータに対し、高速での引き込みを可能とするＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路において、ＡＤコンバータ４と、ＡＤコンバータ４の出力信号から位相誤差を算出する位相比較器５と、周波数系フィルタ６と、位相系フィルタ７と、所定のタイミングで位相比較器５で算出された位相誤差の読み取りを行い、その読み取り値に応じた出力を発生する位相誤差読み取り手段８および位相誤差変換手段９と、周波数系フィルタ６の出力、位相系フィルタ７の出力、および位相誤差変換手段９の出力を加算する加算器１０と、ＤＡコンバータ１１と、ＤＡコンバータ１１の出力電圧に基づいてＡＤコンバータ４のサンプリングクロックとして使用される発振出力を出力するＶＣＯ１２とを備えた。 （もっと読む）

【課題】動作周波数が低く、安価にＩＣ化を行うことができ、設計が容易なデジタル回路を用いて時間分解能の高いクロック信号を生成することができるＤＰＬＬ回路を備えた光ディスク装置を提供する。
【解決手段】デジタルＰＬＬ回路部は、エッジ検出回路部と、クロックデータ生成回路部と、位相差検出回路部とを備え、一周期毎に、デジタルクロックデータから、デジタルクロック信号の立ち上がりエッジ又は立ち下がりエッジの有無を時間分解能単位で示した書き込みタイミング信号を生成して出力する。 （もっと読む）

【課題】イコライザやＰＬＬ等の回路をデジタル化し、比較的低い周波数の動作クロックを使用しながら高い位相時間分解能を有するデータ再生、クロック再生回路を提供する。
【解決手段】Ｎ本のクロックを生成する多層クロック生成手段８と、２値化手段６と、２値化信号をＮ本の多層クロックのそれぞれでサンプリングするサンプリング手段１０と、Ｎ本のサンプリング信号を周期Ｔ１毎にＮビットのデータとして出力するシリアル−パラレル変換手段１１と、波形等価処理を行う等価処理手段５と、前記Ｎビットの等価データを１ビットシリアルの等価信号に変換するパラレル−シリアル変換手段１２と、前記Ｎビットの等価データからＮビットの再生クロックデータを出力するデジタルＰＬＬ手段１３と、前記Ｎビットの再生クロックデータを１ビットシリアルの再生クロック信号に変換するパラレル−シリアル変換手段１４とから構成される。 （もっと読む）

【課題】カウント値を維持した後で出力するカウンタ及び該カウンタを備える位相固定ループを提供する。
【解決手段】選択部及びカウント部を備えるカウンタ。選択部は、所定の選択信号に応答して、クロック信号またはホールド信号を選択して出力する。カウント部は、クロック信号をカウントし、ホールド信号に応答してクロック信号をカウントしたクロック数を維持した後に、維持したクロック数を出力する。これにより、伝搬遅延時間に関係なく安定的にカウント値を出力しうる。 （もっと読む）

２つのチャージポンプを用いるキャパシタンス乗算のための方法および装置である。第１のチャージポンプ（２０６）は、ＲＣネットワークの抵抗器（３１０）によってまず伝えられ、次いで、ＲＣネットワークのキャパシタによって伝えられる前に３つの電流路に分離される電流信号（Ｉ₂₁₆）を供給する。第１の電流路は、ノード（３２０）からＲＣネットワークのキャパシタ（３０６）に電流を供給する。第２の電流路は、キャパシタ（３０６）が伝える電流を、第１の電流乗算係数で乗算する。第３の電流路は、第１の電流乗算係数に対して逆の大きさの符号を有する小数値を有する第２の電流乗算係数で第１のチャージポンプ（２０６）からの電流を乗算する第２のチャージポンプ（２０８）に電流を供給する。第２および第３の電流路の組合せにより、キャパシタ（３０６）のキャパシタンスの大きさは効果的に乗算される。
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【課題】ロックさせる周波数の制御精度と処理速度とを共に擬制にすることなく、ＰＬＬ回路の構成を１つの半導体チップに集積できるようにする。
【解決手段】アップ／ダウンカウンタ５を用いた第１のロックループによって局部発振周波数の粗調整を行うとともに、Ｓ／Ｈ回路１１を用いた第２のロックループによって局部発振周波数の微調整を行うことにより、位相差に応じてコンデンサに電荷をチャージしたりポンプしたりする動作を不要とし、大容量のコンデンサを用いるＬＰＦを周波数シンセサイザから省略できるようにする。また、Ｓ／Ｈ回路１１を用いた微調整によって局部発振周波数を精度良くロックさせることができるようにするとともに、ロックさせる周波数の制御精度を上げるためにアップ／ダウンカウンタ５のビット数を大きくする必要をなくし、局部発振周波数を所望の周波数に高速にロックさせることができるようにする。 （もっと読む）

本願に記載した実施例は、通信インタフェース（例えば、ＵＡＲＴポート（７６））を駆動させるために使用する安定クロック信号を生成するための、低コストの信号調節又は信号校正の方法及び装置に関する。特に、マイクロコントローラ（６０）内のプロセッサ（６１）は、低周波水晶発振器（７２）及びスケーリング・モジュール（７８）を使用して、高周波ＲＣ発振器（６４）によって生成される不安定クロック信号に含まれる周波数オフセット・エラーを除去する。特定のトリガ・イベントが生じた場合（マイクロコントローラの電源が投入された場合、マイクロコントローラが、スリープ・モード又は待機モードからウェイクアップされた場合、マイクロコントローラに通信エラーが生じた場合など）、プロセッサは周波数オフセット・エラーを検出し、除去する。
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