【課題】入力データに位相を合わせたクロック信号を安定的かつ低消費電力で得る受信回路を提供する。
【解決手段】受信回路において、制御回路３０、発振回路４０、分周回路５０、フリップフロップ回路、第１および第２の位相比較回路などを備え、発振回路４０の発振周波数は、入力データに信号情報が有る時にはクロック信号と入力データの位相比較結果に基づいて制御し、入力データに信号情報が無い時にはクロック信号を分周して得たフィードバック信号と一定の周期で変化するリファレンス信号の位相比較結果に基づいて制御する。発振回路４０は、２系統の制御信号によって発振周波数を制御でき、一方の系統の制御信号の変化に対しては徐々にかつ大きく発振周波数が変化し、他方の系統の制御信号の変化に対しては直ちにかつ小さく（少しだけ）発振周波数が変化するように構成する。 （もっと読む）

【課題】面積増大や消費電流増大を伴うことなくＰＬＬロック時の位相オフセット量により生じるクロックの位相ばらつきを極力小さし、またロック後の温度や電源電圧変動へも対応できるようにする。
【解決手段】基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相を位相周波数比較器４１で比較した結果に応じて出力クロックＣＬＫ３の周波数を決定するＰＬＬ回路において、出力クロックＣＬＫ３がクロックバッファ６を介して入力する分周回路５と分周回路５の出力クロックが入力し帰還クロックＣＬＫ２を出力する可変遅延回路９と、その帰還クロックＣＬＫ２の位相と基準クロックＣＬＫ１の位相を比較する位相比較器８とを備える。可変遅延回路９は、位相比較器８における基準クロックＣＬＫ１の位相と帰還クロックＣＬＫ２の位相の位相差がキャンセルされるようにその遅延量が制御され、結果としてＰＬＬ出力クロックＣＬＫ３の位相を調整できる。 （もっと読む）

【課題】消費電力と出力雑音の双方を抑えることができるＰＬＬ回路を得ることを目的とする。
【解決手段】ＰＬＬ回路が、位相比較器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４及び分周器５を備えており、ＣＭＯＳロジック回路を用いて、分周器５を構成し、バイポーラトランジスタを搭載しているＥＣＬ回路を用いて、位相比較器１及びチャージポンプ２を構成している。このようにＰＬＬ回路を構成することで、消費電力と出力雑音の双方を抑えることができる。 （もっと読む）

【課題】デジタル位相検出器の時間分解能をデジタル制御し、回路規模・消費電力を低減する。
【解決手段】信号Ｓ１が入力される直列に接続された第１の遅延素子１０１１〜１０１Ｎと、信号Ｓ２が入力される直列に接続された第２の遅延素子１０２１〜１０２Ｎと、各々の第１の遅延素子の出力が与えられ、各々の第２の遅延素子の出力をクロックとするラッチ回路１０３１〜１０３Ｎと、前記ラッチ回路の出力値に基づいて信号Ｓ１のパルス幅を示すデジタルコードＰＷｍを算出して出力するデコーダ回路１０４と、デジタルコードＰＷｍと所定のデジタルコードＰＷｒとを比較し、比較結果を出力する比較器１０５と、前記比較結果に基づいて前記第１及び第２の遅延素子の少なくともいずれか一方の遅延時間を制御する遅延制御回路１０６と、を備える。 （もっと読む）

データ（１６）およびタイムスタンプ要素（１８）を受信する受信側デバイス（１３）の出力クロックの周波数を補正するための出力クロック補正回路（１４）は、出力クロックフィードバックループ（２０）、ＦＩＦＯバッファ（２２）およびタイムスタンプアジャスタ（２４）を含む。出力クロックフィードバックループ（２０）は、タイムスタンプ要素（１８）に基づいて出力クロックの位相および／または周波数を調節する。ＦＩＦＯバッファ（２２）は、一時的にデータを格納する。タイムスタンプアジャスタ（２４）は、ＦＩＦＯバッファの状態に基づいてタイムスタンプ要素を選択的に調節する。一実施形態では、前記状態が、ＦＩＦＯバッファ内の実データレベルに少なくとも部分的に基づくものとなる。別の実施形態では、ＦＩＦＯバッファ（２２）が目標データレベル範囲を有し、ＦＩＦＯバッファ内の実データレベルがこの範囲外となったときに、タイムスタンプ要素が調節される。 （もっと読む）

【課題】発振周波数を線形に近くかつきめ細やかに制御可能なデジタル制御発振器を提供する。
【解決手段】正相発振信号を出力する正端子２１３と、逆相発振信号を出力する負端子２１４と、センタータップ２１０とを有し、正端子とセンタータップとの間の任意の位置に第１の接点２１１を備え、負端子とセンタータップとの間の第１の接点に対応する位置に第２の接点２１２を備える差動インダクタ２００と、正端子と負端子との間に接続され、第１のデジタル制御コードによってキャパシタンスを２値に変化させる第１の可変キャパシタを複数含む第１の可変キャパシタバンク２２０と、第１の接点と第２の接点との間に接続され、第２のデジタル制御コードによってキャパシタンスを２値に変化させる第２の可変キャパシタを複数含む第２の可変キャパシタバンク２４０と、正端子と負端子との間に接続される負性抵抗２３０とを具備する （もっと読む）

【課題】ディジタル回路で構成されるＡＤＰＬＬにおいて、位相差０近傍における位相差検出を改善することができる技術を提供する。
【解決手段】基準信号Ｖ_ＲＥＦフィードバック信号Ｖ_ＤＩＶとの位相及び周波数を比較するＰＦＤと、ＰＦＤの出力をディジタル値に変換するＴＤＣと、ＴＤＣの出力から高周波雑音成分を除去するＤＬＦと、ＤＬＦの出力に基づいて制御されるＤＣＯと、ＤＣＯの出力を分周しフィードバック信号Ｖ_ＤＩＶを出力するＤＩＶによりフィードバックループが構成される。フィードバックループのいずれかの箇所にオフセット値が加算され、フィードバック信号Ｖ_ＤＩＶの位相が制御され、ロック時にもＴＤＣに０ではない値が入力される。 （もっと読む）

【課題】簡易な演算処理にて、適時かつ迅速に、周波数誤差を検出でき、これにより、サンプリングクロックの位相誤差を円滑に補正できるＰＬＬ回路を提供する。
【解決手段】再生信号の立ち上がり時に検出された位相誤差量が、遅延回路１１５と減算回路１１６に供給される。減算回路１１６は、供給された位相誤差量と一回前に供給された位相誤差量（遅延回路１１５からの出力）とを減算する。この減算結果をもとに、時間軸上における位相誤差量の傾き値Ｋｐ（周波数誤差）が傾き値算出回路１１７にて算出される。同様に、再生信号の立ち下がり時に検出された位相誤差量から傾き値Ｋｎが傾き値算出回路１２０にて算出される。制御回路１２１は、傾き値Ｋｐ，Ｋｎの何れかが閾値を超えると制御信号を出力する。セレクタ１１１は、制御信号が入力されると位相誤差量に替えてグランド信号をＬＰＦ１１２に供給する。 （もっと読む）

【課題】 エージング時に使用可能な同期逓倍クロック発生回路を提供することである。
【解決手段】 可変ディレイヤを用いた発振回路と、カウンタを用いた発振周波数制御回路とを有し、入力クロック周波数の逓倍の周波数のクロックを発生するクロック発生回路において、上記発振回路を入力クロックに同期させて動作させることで、入力クロックと同期した逓倍クロックを発生させる。 （もっと読む）

【課題】広帯域で量子化雑音及び発振器の位相雑音を除去し、小面積で構成可能な位相同期回路を提供する。
【解決手段】第１の制御信号及び第２の制御信号の組み合わせによって制御される共通の周波数及び互いに異なる位相を夫々持つ第１及び第２の発振信号を生成する制御発振器と；基準信号と第１の発振信号との間の周波数差及び位相差に応じた第１の検出信号を生成するデジタル位相周波数検出器と；第１の検出信号の高周波成分を除去して第１の制御信号を生成するデジタルフィルタと；第２の発振信号と基準信号との間の位相差に応じた第２の検出信号を生成するアナログ位相検出器と；第２の検出信号の高周波成分を除去して、第２の制御信号を出力するアナログフィルタと；アナログ位相検出器及びアナログフィルタを能動状態とするために、基準信号と第１の発振信号の同期を検出する同期検出部と；を具備する。 （もっと読む）

【課題】マイコン等の特別な制御回路が不要で、しかも無線送受信回路で使用する周波数に関係なく、スイッチングノイズの影響を無視できるレベルまでスイッチングノイズを軽減することができる発振周波数制御回路、その発振周波数制御回路を有するＤＣ−ＤＣコンバータ及び半導体装置を得る。
【解決手段】アップ／ダウン制御回路１１は、第１クロック信号ＣＬＫＡと第１分周クロック信号ＣＬＫＢ１との周波数を比較する第１周波数比較回路１２と、第１クロック信号ＣＬＫＡと第２分周クロック信号ＣＬＫＢ２との周波数を比較する第２周波数比較回路１３の各出力信号ＵＰ及びＤＯＷＮに応じて、第２クロック信号ＣＬＫＢ２の周波数が所定の下限値から所定の上限値の間を連続的に変化しながら往復するように、発振回路２に対して、第２クロック信号ＣＬＫＢの周波数制御を行うようにした。 （もっと読む）

【課題】デジタル位相ロックループを実施するシステム及び方法を提供する。
【解決手段】デジタル位相ロックループを実施する装置は、ＶＣＯ制御電圧に応答して１次クロック信号を発生する電圧制御式発振器を含む。検出手段は、カウントアップ信号及びカウントダウン信号を含むカウンタ制御信号を発生し、１次クロック信号と基準信号の現在の関係を示す。アップ／ダウンカウンタは、次に対応するカウンタ制御信号に応答してカウンタ値を増分又は減分する。カウンタ値は、次に電圧制御式発振器により発生された１次クロック信号の周波数を調節するためにデジタル／アナログ変換器によってＶＣＯ制御電圧に変換される。代替実施形態では、上述のアップ／ダウンカウンタを利用して、デジタル／アナログ変換器でＶＣＯ制御電圧を発生する以外の適切な技術の利用により、カウンタ値に比例して電圧制御式発振器の周波数を調節することができる。 （もっと読む）

【課題】クロック信号生成部をディジタル制御するレジスタへの制御情報の格納ステップを削減すること。
【解決手段】半導体集積回路は、クロック信号ＣＬＫmを生成するディジタル制御信号生成部１０、ディジタル制御部２０を具備するクロック生成部を含む。クロック生成部は、位相周波数比較器３１、制御レジスタ２２を更に具備する。比較器３１には、基準信号ＣＬＫinとフィードバック信号Ｍoutが供給される。制御レジスタ２２に比較器３１の出力信号ＦＤoutが供給され、制御レジスタ２２は複数ビットのディジタル制御情報を格納する。クロック生成部は、複数のロック動作のための複数の初期設定データを予め格納する制御データ記憶回路２５を更に具備する。動作選択情報Ｍinに応答して制御データ記憶回路２５から初期設定データＳet1〜Ｓet5が、制御レジスタ２２の上位ビットに格納される。 （もっと読む）

【課題】調整のための外部接続端子を必要とする部品や外部接続部品を必要とする部品を不要にする。
【解決手段】ＣＤＲ回路は、周波数制御回路と、制御電圧に応じて発振周波数が制御されかつ入力データにより発振位相が制御される再生クロックを生成する第１のＶＣＯ２と、再生クロックによって入力データのデータ識別を行うＦＦ１と、制御電圧に応じて発振周波数が制御される第２のＶＣＯ３とを備える。周波数制御回路は、第２のＶＣＯ３の出力信号の周波数を参照クロックの周波数と比較し、検出した周波数差に応じた信号を出力する周波数比較器４と、周波数比較器４の出力信号に応じて出力するデジタル値を上下させるアップダウンカウンタ５と、アップダウンカウンタ５の出力をアナログ信号に変換してＶＣＯ２，３の制御電圧として出力するＤ／Ａ変換器６とから構成される。 （もっと読む）

固体原子クロックは、周波数標準を生成するために、超微細共振を示すことが可能な量子状態を利用する可能性がある。出力信号を生成するために自由走行発振器を超微細共振周波数に結合することが可能なデバイスが本明細書で述べられる。本発明のある態様では、原子クロックは、シリコン基材上で作製されてもよく、また、電子集積回路の一部として、チップスケールで集積化されてもよい。固体原子クロックを利用した動作原理、作製方法、およびシステムもまた開示される。 （もっと読む）

【課題】チップ上における占有面積が小さく、広範囲なクロック周波数に対応可能なＤＬＬ回路を提供する。
【解決手段】外部クロック信号ＣＬＫを遅延させるディレイライン２１０と、ディレイライン２１０による遅延量を制御する制御回路とを備える。ディレイライン２１０は、従属接続された複数の可変遅延素子５００を有し、可変遅延素子５００は、バイアス電流量によって遅延量が変化する差動回路構成であり、制御回路は、バイアス電流量を設定する第１の制御部３００と、複数の可変遅延素子５００のうち出力を取り出す可変遅延素子を選択する第２の制御部４００とを有している。本発明によれば、可変遅延素子によってディレイラインが構成されていることから、少ない段数にて広範囲なクロック周波数に対応することが可能となる。 （もっと読む）

【課題】ハイブリッド制御方式ＰＬＬ回路の定常状態における位相ジッタを低減する。
【解決手段】ハイブリッド制御方式ＰＬＬ回路内の位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨが頻繁に変化しているか否かを判定する定常状態検出回路ＣＯＮＶ＿ＤＥＴを設け、位相比較回路の出力Ｓ＿ＰＨが暫く変化していない時は定常状態に達していないと判定し、頻繁に変化している時は定常状態に達したと判定し、その判定結果に基づいて、電圧制御発振回路ＶＣＯの発振周波数をデジタル制御信号Ｓ＿ＤＧによって制御する制御幅を変更し、もしくは（および）、アナログ制御信号Ｓ＿ＡＧを変化させる頻度を変更する。これにより、定常状態に達する前の収束性を損なうことなく、定常状態に達した後のデジタル制御信号による発振周波数の制御幅を小さくできる。よって、定常状態における位相ジッタを低減できる。 （もっと読む）

【課題】より小型化が可能な周波数逓倍器を提供する。
【解決手段】注入同期型発振器２０は、インバータ（２２ａ、２２ｂ、２２ｃ）を３段リング状に接続してリングオシレータを備えている。そして、２段目のインバータ２２ｂの出力と、３段目のインバータ２２ｃの出力とをｎＭＯＳトランジスタ２４で接続する構成を採用している。このｎＭＯＳトランジスタ２４のゲートは、外部から基準周波数信号が供給される。このような構成によって、、リングオシレータの自励発振周波数に近い周波数であって、注入された基準周波数信号と同期した整数倍の周波数で発振が行われる。このように、インジェクションロックを用いて、位相雑音を減らすことができるので、ループフィルタを必要とせず、より小面積で周波数逓倍器を構成することが可能である。 （もっと読む）

【課題】基準精密抵抗器と、第１のＦＥＴのゲートが第２のＦＥＴのゲートに結合されている第１のＦＥＴおよび第２のＦＥＴと、第１のＦＥＴに接続されコンデンサ電圧を発生させるフィルタ・コンデンサとを含む位相ロック・ループ回路内のループ・フィルタが提供される。
【解決手段】コンデンサ電圧は、第１のＦＥＴのソース、第２のＦＥＴのソース、および仮想グラウンドとして機能する基準精密抵抗器の底部に印加される。フィルタ・コンデンサによって生成されるコンデンサ電圧は、第２のＦＥＴが集積精密抵抗器の特性を含むように、第２のＦＥＴのバイアス点を設定する。第２のＦＥＴによって生成される所定の電圧は、第１のＦＥＴのゲートに印加されて、第１のＦＥＴが集積精密抵抗器の特性を含むように、第１のＦＥＴのバイアス点を設定する。 （もっと読む）

【課題】 各チャネル用のフェーズ・ロック・ループを有するマルチチャネル・データ検出システムの周波数エラー組み合わせ論理を提供することにある。
【解決手段】 この周波数エラー組み合わせ論理は、各チャネルに関する周波数エラー情報を受信することと、受信周波数エラー情報を結合し、結合された位相エラーを生成し、各チャネルからの受信周波数エラー情報に重みを付けるように構成された組み合わせ論理と、結合された周波数エラーを少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成された周波数エラー出力とを含む。 （もっと読む）