アナログ位相拘束ループ装置
【課題】単一で安定し信頼性のあるアナログのタイプIII位相拘束ループ装置を提供する。
【解決手段】位相検出器2は入力基準信号4及び出力信号6の位相差を表すエラー信号12を発生する。選択器14は第１帯域幅パラメータ値の選択時にエラー信号を第１信号経路8に供給し、第２帯域幅パラメータ値の選択時にエラー信号を第２信号経路10に供給する。第１信号経路はエラー信号を積分する第１積分器16と、その積分信号を積分してエラー電圧信号を発生する第２積分器18と、このエラー電圧信号に応答して第１信号経路出力信号を発生する電圧制御発振器20とを具えている。第２信号経路も同様な積分器22,24及び電圧制御発振器26を具えている。選択器28は第１帯域幅パラメータ値の選択時にVCO20の出力を選択し、第２帯域幅パラメータ値の選択時にVCO26の出力を選択する。選択器28の出力信号が位相検出器2に帰還する。
【解決手段】位相検出器2は入力基準信号4及び出力信号6の位相差を表すエラー信号12を発生する。選択器14は第１帯域幅パラメータ値の選択時にエラー信号を第１信号経路8に供給し、第２帯域幅パラメータ値の選択時にエラー信号を第２信号経路10に供給する。第１信号経路はエラー信号を積分する第１積分器16と、その積分信号を積分してエラー電圧信号を発生する第２積分器18と、このエラー電圧信号に応答して第１信号経路出力信号を発生する電圧制御発振器20とを具えている。第２信号経路も同様な積分器22,24及び電圧制御発振器26を具えている。選択器28は第１帯域幅パラメータ値の選択時にVCO20の出力を選択し、第２帯域幅パラメータ値の選択時にVCO26の出力を選択する。選択器28の出力信号が位相検出器2に帰還する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、位相拘束ループ（ＰＬＬ）装置に関し、特に、アナログのタイプＩＩＩの位相拘束ループ装置に関する。
【背景技術】
【０００２】
位相拘束ループ（ＰＬＬ）装置（システム）は、基準入力信号の周波数及び位相に一致した周波数及び位相の発振器出力を発生することにより動作する線形制御システムである。以下、位相拘束ループ装置を単に位相拘束ループ又はＰＬＬと呼ぶことがある。ロック（拘束）状態において、基準入力信号のいかなる変化も、基準入力信号及び発振器周波数の間の位相の変化として先ず現れる。この位相シフトは、エラー信号となり、ＰＬＬ発振器の位相及び周波数を変化させる。位相拘束ループは、広範囲のアプリケーションに用いることができ、種々の機能を実現できる。ＰＬＬを用いて達成できる機能の例には、クロック抽出、クロック回復、クロック同期、キャリア回復、トラッキング・フィルタ、周波数合成、周波数及び位相復調、位相変調及びその他の多くの機能がある。
【０００３】
基本的なＰＬＬは、位相検出器（ＰＤ）、電圧制御発振器（ＶＣＯ）、帰還相互接続及びループ・フィルタを具えている。位相検出器は、典型的には、非線形装置であり、限られた範囲にわたって、基準入力信号と帰還相互接続が供給する帰還信号との２つの周期入力信号の間の位相差に対応する線形出力を生成する。時間の関数である周波数は、時間の関数である位相の変化の時間比率（時間導関数）なので、基準位相に対するＶＣＯ周期出力信号の位相は、入力電圧の時間積分に比例する。比例定数は、単位が例えばｒａｄ／電圧秒であるＶＣＯ利得である。すなわち、ＶＣＯ累積位相（ｒａｄ）は、電圧対時間入力の下に面積（電圧×秒）に比例する。よって、単純な位相変調器でないＶＣＯを含んだＰＬＬは、ＶＣＯによる制御ループ内に少なくとも１個の積分器を有する。
【０００４】
ループ・フィルタが省略されていると、ＰＬＬにとって機能を適切にするために、典型的には、このループ・フィルタが必要となる。特に、１個以上の積分器がループに使用されている場合、ループ・フィルタが必要である。
【０００５】
ＰＬＬを説明するのに、タイプ及びオーダーという２つの項目を用いることができる。ＰＬＬシステムのタイプは、原点（オリジン）における開ループ伝達関数のポールの数を参照している。また、このタイプは、帰還ループ内の真の積分器の数にも対応する。ＰＬＬシステムのオーダーは、特性方程式と呼ばれる多項式の最高等級を参照している。
【０００６】
いくつかのアプリケーションにおいて、タイプＩＩクラスに必要な２個の積分器は、任意の周波数オフセット用の静的な位相エラーを効果的に除去するので、タイプＩＩ位相拘束ループには優位性がある。タイプＩＩＩ位相拘束ループは、時間と伴に周波数が線形に変化する入力信号の任意の位相エラーを更に除去する。
【０００７】
いくつかのアプリケーションにおいて、設計及び測定規格に合わせるために、タイプＩＩＩ位相拘束ループが必要になる。IEEE Standard 1521-20031「ビデオ・ジッタ及びワンダーの測定のためのＩＥＥＥ試用標準」に記載されているアプリケーションの例では、抽出クロック（抽出されたクロック信号）を用いてオシロスコープをトリガしてジッタを測定するために、タイプＩＩＩ帰還制御位相拘束ループを提案している。このアプリケーションにおいて、オシロスコープをトリガするための周期信号を供給するのに、少なくとも１個のアナログＶＣＯが望ましい。２個の位相拘束ループ、即ち、一方がタイプＩＩで他方がタイプＩを従属接続して、上述の標準における必要なタイプＩＩＩ応答を提供するが、高価であるため、単一のＰＬＬが好ましい。ＰＬＬは、ＤＡＣ（Ｄ／Ａ変換器）及び／又はＡＤＣ（Ａ／Ｄ変換器）を用いるアナログ及びデジタルの信号処理のハイブリッドでもよいが、ＶＣＯからの出力を用いて、タイプＩＩＩ位相追跡応答によるオシロスコープ・トリガを提供する。
【０００８】
高価で消費電力の大きいアナログ／デジタル・ハイブリッド又は２個の従属接続の位相拘束ループよりは、単一のアナログのタイプＩＩＩＰＬＬが好ましい。しかし、タイプＩＩＩ位相拘束ループは、本質的に不安定で実現が不可能として文献にしばしば登場する。事実、IEEE Standard 1521-20031は、オシロスコープをトリガするのに抽出クロックを用いてジッタを測定するタイプＩＩＩ位相拘束ループを示唆しているが、このドキュメントは、アナログ又はハイブリッドのデジタル／アナログのタイプＩＩＩ位相拘束ループの設計を記載も説明もしていないし、２個の位相拘束ループの従属接続の使用も説明していない。
【０００９】
他の設計規格及び標準（例えば、ＳＭＰＴＥ ＲＰ１９２−２００３「PROPOSED SMPTE RECOMMENDED PRACTICE、ビット・シリアル・デジタル・インタフェースにおけるジッタ測定手順）は、タイプＩＩＩ位相拘束ループ応答も期待している。しかし、これらドキュメントは、タイプＩＩＩ位相拘束ループを説明もしていないし、可能にもしていない。事実、文献の多くは、特に、単一で安定したアナログ・タイプＩＩＩ位相拘束ループの実現の困難さを、しばしば、その不可能な点について述べている。典型的には、これら文献は、好ましいタイプＩＩＩループの代わりに、例えば、タイプＩＩ位相拘束ループを実施することは、困難さが低いと示唆している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−１６５４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そこで、単一で、安定し、信頼性のあるアナログのタイプＩＩＩ位相拘束ループ装置が望まれている。
【課題を解決するための手段】
【００１２】
本発明は、上述の課題を解決するため、次のように構成されている。
１．アナログ位相拘束ループ装置であって；このアナログ位相拘束ループ装置は；ａ）アナログ位相拘束ループ装置の入力基準信号及び出力信号の間の位相差を表すエラー信号を発生する位相検出器と；ｂ）第１帯域幅パラメータ値が選択されたときにエラー信号の第１信号経路への供給を行い、第２帯域幅パラメータ値が選択されたときにエラー信号の第２信号経路への供給を行う第１選択器とを具え；ｉ）記第１信号経路は；（１）エラー信号を積分して第１信号経路積分信号を発生する第１の第１信号経路積分器と；（２）第１信号経路積分信号を積分して第１信号経路エラー電圧信号を発生する第２の第１信号経路積分器と；（３）第１信号経路エラー電圧信号に応答して第１信号経路出力信号を発生する第１信号経路電圧制御発振器とを具え；ｉｉ）第２信号経路は；（１）エラー信号を積分して第２信号経路積分信号を発生する第１の第２信号経路積分器と；（２）第２信号経路積分信号を積分して第２信号経路エラー電圧信号を発生する第２の第２信号経路積分器と；（３）第２信号経路エラー電圧信号に応答して第２信号経路出力信号を発生する第２信号経路電圧制御発振器とを具え；アナログ位相拘束ループ装置は；ｃ）第１帯域幅パラメータ値が選択されたときに第１信号経路出力信号を出力信号として選択し、帯域幅パラメータ値が選択されたときに第２信号経路出力信号を出力信号として選択する第２選択器と；ｄ）出力信号を位相検出器に供給する帰還接続とを更に具えたアナログ位相拘束ループ装置。
２．入力基準信号は、ジッタ成分及びワンダー成分を有するクロック信号である構成１のアナログ位相拘束ループ装置。
３．ａ）第１信号経路電圧制御発振器が広レンジ電圧制御発振器を具え；ｂ）第２信号経路電圧制御発振器が狭レンジ電圧制御発振器を具える構成１のアナログ位相拘束ループ装置。
４．ａ）第１信号経路が第１の複数の周波数に関連し、これら第１の複数の周波数内の各周波数が第１境界周波数未満であり；ｂ）第２信号経路が第２の複数の周波数に関連し、これら第２の複数の周波数内の各周波数が第２境界周波数未満である構成１のアナログ位相拘束ループ装置。
５．ａ）第１の第１信号経路積分器及び第２の第１信号経路積分器が第１信号経路に対して利得１で正の位相マージンを与え；ｂ）第１の第２信号経路積分器及び第２の第２信号経路積分器が第２信号経路に対して利得１で正の位相マージンを与える構成１のアナログ位相拘束ループ装置。
６．アイ・ダイアグラム用の測定機器に時間基準を供給する時間基準供給装置であって；この時間基準供給装置は；ａ）アナログ位相拘束ループ装置を具え；このアナログ位相拘束ループ装置は；ｉ）アナログ位相拘束ループ装置の入力基準信号及び出力の間の位相差を表すエラー信号を発生する位相検出器と；ｉｉ）第１帯域幅パラメータ値が選択されたときにエラー信号の高速ループ信号経路への供給を行う第１選択器とを具え；高速ループ信号経路は；（１）エラー信号を積分して第１ループ経路積分信号を発生する第１高速ループ経路積分器と；（２）高速ループ経路積分信号を積分して第１高速ループ経路エラー電圧信号を発生する第２高速ループ積分器と；（３）高速ループ経路エラー電圧信号に応答して高速ループ出力信号を発生する高速ループ経路電圧制御発振器とを具え；アナログ位相拘束ループ装置は；ｉｉｉ）第２帯域幅パラメータ値が選択されたときにエラー信号の低速ループ信号経路への供給を行う第２選択器を更に具え；低速ループ信号経路は；（１）エラー信号を積分して低速ループ経路積分信号を発生する第１低速ループ積分器と；（２）低速ループ経路積分信号を積分して低速ループ経路エラー電圧信号を発生する第２低速ループ経路積分器と；（３）低速ループ経路エラー電圧信号に応答して低速ループ出力信号を発生する低速ループ経路電圧制御発振器とを具え；アナログ位相拘束ループ装置は；ｉｖ）第１帯域幅パラメータ値が選択されたときに高速ループ出力信号を出力信号として選択する第３選択器と；ｖ）第２帯域幅パラメータ値が選択されたときに低速ループ出力信号を出力信号として選択する第４選択器と；ｖｉ）出力信号を位相検出器に供給する帰還接続とを更に具え；時間基準供給装置は；ｂ）出力信号を測定機器に供給するアクセス・ポートを更に具えた時間基準供給装置。
７．ａ）第１高速ループ経路積分器及び第２高速ループ経路積分器が高速ループ信号経路用に対して利得１で正の位相マージンを与え；ｂ）第１低速ループ経路積分器及び第２低速ループ経路積分器が低速ループ信号経路に対して利得１で正の位相マージンを与える構成６の装置。
８．測定機器がオシロスコープである構成６の装置。
９．入力基準信号は、ジッタ成分及びワンダー成分を有するクロック信号である構成６の装置。
１０．ａ）高速ループ経路電圧制御発振器が広レンジ電圧制御発振器を具え；ｂ）低速ループ経路電圧制御発振器が狭レンジ電圧制御発振器を具える構成６の装置。
１１．ａ）高速ループ信号経路が第１の複数の周波数に関連し、これら第１の複数の周波数の内の各周波数が第１境界周波数未満であり；ｂ）高速ループ経路積分器が第１広帯域積分器であり；ｃ）第２高速ループ経路積分器が第２広帯域積分器であり；ｄ）低速ループ信号経路が第２の複数の周波数に関連し、これら第２の複数の周波数の内の各周波数が第２境界周波数未満であり；ｅ）第１低速ループ経路積分器が第１狭帯域幅積分器であり；ｆ）第２低速ループ経路積分器が第２狭帯域幅積分器であり；ｇ）第１境界周波数が第２境界周波数よりも高い構成６の装置。
１２．アナログ位相拘束ループ装置であって；ａ）このアナログ位相拘束ループ装置の入力基準信号及び出力信号の間の位相差を表すエラー信号を発生する位相検出器と；ｂ）エラー信号を積分して第１積分信号を発生する第１積分器と；ｃ）第１積分信号を積分してエラー電圧信号を発生する第２積分器と；ｄ）エラー電圧信号に応答して出力信号を発生する電圧制御発振器と；ｅ）出力信号を位相検出器に供給する帰還接続とを具え；ｆ）第１積分器及び第２積分器が利得１で正の位相マージンを提供することを特徴とするアナログ位相拘束ループ装置。
１３．アナログ位相拘束ループ装置であって；このアナログ位相拘束ループ装置は；ａ）第１帯域幅パラメータ値が選択されたときに入力基準信号の第１信号経路への供給並びに出力信号の第１信号経路への供給を行い、第２帯域幅パラメータ値が選択されたときに入力基準信号の第２信号経路への供給並びに出力信号の第２信号経路への供給を行う第１選択器を具え；ｉ）第１信号経路は；（１）入力基準信号及び出力信号の間の位相差を表す第１信号経路エラー信号を発生する第１信号経路位相検出器と；（２）第１信号経路エラー信号を積分して第１信号経路積分信号を発生する第１の第１信号経路積分器と；（３）第１信号経路積分信号を積分して第１信号経路エラー電圧信号を発生する第２の第１信号経路積分器と；（４）第１信号経路エラー電圧信号に応答して第１信号経路出力信号を発生する第１信号経路電圧制御発振器とを具え；ｉｉ）第２信号経路は；（１）入力基準信号及び出力信号の間の位相差を表す第２信号経路エラー信号を発生する第２信号経路位相検出器と；（２）第２信号経路エラー信号を積分して第２信号経路積分信号を発生する第１の第２信号経路積分器と；（３）第２信号経路積分信号を積分して第２信号経路エラー電圧信号を発生する第２の第２信号経路積分器と；（４）第２信号経路エラー電圧信号に応答して第２信号経路出力信号を発生する第２信号経路電圧制御発振器とを具え；アナログ位相拘束ループ装置は；ｂ）第１帯域幅パラメータ値が選択されたときに第１信号経路出力信号を出力信号として選択し、第２帯域幅パラメータ値が選択されたときに第２信号経路出力信号を出力信号として選択する出力選択器と；ｃ）出力信号を経路選択器に供給する帰還接続とを更に具えるアナログ位相拘束ループ装置。
１４．入力基準信号は、ジッタ成分及びワンダー成分を有するクロック信号である構成１３のアナログ位相拘束ループ装置。
１５．ａ）第１信号経路電圧制御発振器が広レンジ電圧制御発振器を具え；ｂ）第２信号経路電圧制御発振器が狭レンジ電圧制御発振器を具える構成１３のアナログ位相拘束ループ装置。
１６．ａ）第１信号経路が第１の複数の周波数に関連し、これら第１の複数の周波数内の各周波数が第１境界周波数未満であり；ｂ）第２信号経路が第２の複数の周波数に関連し、これら第２の複数の周波数の内の各周波数が第２境界周波数未満である構成１３のアナログ位相拘束ループ装置。
１７．ａ）第１の第１信号経路積分器及び第２の第１信号経路積分器が第１信号経路に対して利得１で正の位相マージンを与え；ｂ）第１の第２信号経路積分器及び第２の第２信号経路積分器が第２信号経路に対して利得１で正の位相マージンを与える構成１３のアナログ位相拘束ループ装置。
【００１３】
本発明の実施例は、少なくとも２個の信号経路を有するアナログのタイプＩＩＩ位相拘束ループ装置用の方法及びシステムであり、各信号経路が帯域幅区分に対応する。本発明の実施例において、第１信号経路が高速ループ（広い閉ループ帯域幅）に対応し、第２信号経路が低速ループ（狭い閉ループ帯域幅）に対応する。
【００１４】
本発明の実施例は、電圧制御発振器に結合された第２積分器に結合された第１積分器を有するアナログのタイプＩＩＩ位相拘束ループ装置用の方法及びシステムを具えているので、３個の積分器を実現して、利得１で装置の位相マージンが正である。本発明の実施例において、利得１での正の利得マージンは、位相拘束ループ装置にて利得１でアクティブな２個のゼロと共に実現できる。
【００１５】
本発明の実施例は、トリガ信号を発生する方法及びシステムを具えており、このトリガ信号は、アナログのタイプＩＩＩ位相拘束ループ装置を用いて得た抽出クロック信号に基づいてもよい。
【００１６】
本発明の上述の及びその他の目的、利点及び特徴は、添付図を参照した以下の詳細な説明から更に理解できよう。
【図面の簡単な説明】
【００１７】
【図１】少なくとも２個の信号経路を有するアナログのタイプＩＩＩ位相拘束ループ装置である本発明の実施例を示すブロック図である。
【図２】本発明に用いる電流出力位相検出器の実施例を示すブロック図である。
【図３】本発明に用いる電圧出力位相検出器の実施例を示すブロック図である。
【図４】２経路のタイプＩＩＩ位相拘束ループ装置である本発明の実施例を示すブロック図である。
【図５】本発明の実施例によるアナログのタイプＩＩＩ位相拘束ループ及びループスルー入力信号経路を用いて回復した同期拘束信号によりオシロスコープをトリガすることを示す本発明の実施例のブロック図である。
【図６】本発明の実施例によるアナログのタイプＩＩＩ位相拘束ループを用いて回復した同期拘束信号によりオシロスコープをトリガすることを示す本発明の実施例のブロック図である。
【図７】少なくとも２個の信号経路を有するアナログのタイプＩＩＩ位相拘束ループ装置である本発明の実施例を示すブロック図であり、各信号経路が位相検出器を有する。
【発明を実施するための形態】
【００１８】
本発明の実施例は、添付図を参照した以下の説明から理解できよう。なお、同様な要素は、同様な参照符号で示す。上述の図は、この詳細な説明の一部を構成する。
【００１９】
添付図で一般的に説明し図示した本発明の要素は、種々の異なる構成においても配置且つ設計できることが容易に理解できよう。よって、本発明にかかる方法及びシステム（装置）の実施例の以下の詳細な説明は、本発明の要旨を限定するものではなく、本発明の好適な実施例を単に表すものである。
【００２０】
本発明の実施例の要素は、ハードウェア、ファームウェア及び／又はソフトウェアにより実現できる。ここに示す実施例は、これら形式の１つを単に説明するものであるが、本発明の要旨の範囲内で、本発明の要素をこれら形式の任意のものにより実現できることが当業者には理解できよう。
【００２１】
アナログのタイプＩＩＩ位相拘束ループは、本質的に不安定であり、不可能でないとしても実現が困難であると長い間にわたって考えられていた。Christian Munkerは、２００５年２月のPhase Noise and Spurious Sidebands in Frequency Synthesizers（周波数シンセサイザでの位相ノイズ及びスプリアス側波帯）v3.2において「原点における２個より多いポールを有するシステム（積分器）は常に不安定なため、タイプＩＩＩＰＬＬの如きものが存在しない」と述べている。この思い違いの主な理由は、帰還ループによる１８０度と、第１積分器による９０度と、第２積分器による９０度と、第３積分器（典型的には電圧制御発振器）による９０度との累積された位相が原因で必然的に不安定になるという、長い間にわたる誤解である。これら位相が、タイプＩＩＩ位相拘束ループにおいて、ループの不安定さを広範囲にわたる原因とされている。
【００２２】
しかし、本発明の実施例は、安定なアナログのタイプＩＩＩ位相拘束ループ装置を具えており、正の位相マージンは、開ループの利得１で維持される。これは、本発明の実施例が安定な様式での動作を可能にする。本発明の実施例において、利得１での正の位相マージンは、位相拘束ループ装置において利得１でアクティブの２個のゼロにて実現できる。
【００２３】
本発明の実施例は、帯域幅に応じた多数の単一経路を有する安定したアナログのタイプＩＩＩ位相拘束ループ装置であるので、パラメトリック値の必要なレンジを典型的なアナログ成分により実現できないため、単一ループ内でパラメータ調整の必然性が緩和される。
【００２４】
図１を参照して、本発明の実施例を説明する。実施例において、アナログのタイプＩＩＩ位相拘束ループ装置は、位相検出器２と、２個の信号経路である第１信号経路８及び第２信号経路１０とを具えている。この位相検出器２は、入力として、基準信号４及び帰還信号６を受ける。位相検出器２は、入力基準信号４及び帰還信号６の間の位相差を表すエラー信号１２を発生する。エラー信号１２は、選択機構１４に応じて、信号経路８及び１０の間で切り替えられる。本発明の実施例において、選択機構１４は、帯域幅選択器に基づいてもよい。
【００２５】
第１信号経路８は、第１の第１信号経路積分器と呼ぶ第１積分器１６と、第２の第１信号経路積分器と呼ぶ第２積分器１８と、第１信号経路電圧制御発振器と呼ぶ電圧制御発振器（ＶＣＯ）２０とを具えている。選択機構１４を介して第１信号経路８が選択されると、エラー信号１２が第１の第１信号経路積分器１６に供給される。この第１の第１信号経路積分器１６は、入力エラー信号１２に応答して、第１信号経路積分信号１７を発生する。第２の第１信号経路積分器１８は、第１信号経路積分信号１７に応答して、第１信号経路エラー電圧信号１９を発生する。第１信号経路エラー電圧信号１９は、第１信号経路電圧制御発振器２０用の制御電圧信号である。第１信号経路電圧制御発振器２０は、第１信号経路出力周期信号２１を発生する。本発明のこれらの実施例において、第１の第１信号経路積分器１６及び第２の第１信号経路積分器１８は、利得１で正の位相マージンを与えるように設計されている。本発明の実施例において、位相拘束ループ装置内での利得１でアクティブの２個のゼロにより利得１での正の位相マージンを実現する。
【００２６】
第２信号経路１０は、第１の第２信号経路積分器と呼ぶ第１積分器２２と、第２の第２信号経路積分器と呼ぶ第２積分器２４と、第２信号経路電圧制御発振器と呼ぶ電圧制御発振器２６とを具えている。選択機構１４を介して第２信号経路１０が選択されると、エラー信号１２が第１の第２信号経路積分器２２に供給される。この第１の第２信号経路積分器２２は、入力エラー信号１２に応答して、第２信号経路積分信号２３を発生する。第２の第２信号経路積分器２４は、第２信号経路積分信号２３に応答して、第２信号経路エラー電圧信号２３を発生する。第２信号経路エラー電圧信号２５は、第２信号経路電圧制御発振器２６用の制御電圧信号である。第２信号経路電圧制御発振器２６は、第２信号経路出力周期信号２７を発生する。本発明のこれらの実施例において、第１の第２信号経路積分器２２及び第２の第２信号経路積分器２４は、利得１で正の位相マージンを与えるように設計されている。本発明の実施例において、位相拘束ループ装置内での利得１でアクティブの２個のゼロにより利得１での正の位相マージンを実現する。
【００２７】
選択機構２８に応じて、タイプＩＩＩ位相拘束ループ装置の帰還信号６を第２信号経路出力周期信号２１及び第２信号経路出力周期信号２７から選択できる。本発明の実施例において、選択機構２８は、帯域幅選択器に基づいてもよい。
【００２８】
本発明の実施例において、第１信号経路８が高速ループに対応し、第２信号経路１０が低速ループに対応して、高速経路に対応する利得１のクロスオーバー周波数が低速経路に対応する利得１のクロスオーバー周波数よりも大幅に高い。いくつかの実施例において、高速ループは、１００ＫＨｚ付近の利得１のクロスオーバー周波数を有し、低速ループは、１０Ｈｚ付近の利得１のクロスオーバー周波数を有する。本発明の実施例において、第１信号経路の利得１のクロスオーバー周波数及び第２信号経路の利得１のクロスオーバー周波数は、ジッタ領域及びワンダー領域を分ける境界周波数に関連する。本発明の別の実施例において、第１信号経路の利得１のクロスオーバー周波数が第１境界周波数に関連し、第２信号経路の利得１のクロスオーバー周波数が第２境界周波数に関連する。
【００２９】
図１による本発明の実施例において、低速ループは、第１境界周波数よりも高いジッタ周波数には応答しない、又は追従しない。低速ループの出力は、第１境界周波数よりも高い周波数にて変化しない。したがって、第１境界周波数よりも上では、このループに対するＶＣＯジッタが不活発である。ＶＣＯジッタが第１境界周波数よりも上では不活発なので、オシロスコープは、第１境界周波数よりも上の入力基準信号のジッタを表示できる。
【００３０】
同様に、高速ループは、第２境界周波数よりも上のジッタ周波数に応答しない、又は追従しない。高速ループの出力は、第２境界周波数よりも高い周波数にて変化しない。したがって、第２境界周波数よりも上では、高速ループに対するＶＣＯジッタが不活発である。ＶＣＯジッタが第２境界周波数よりも上では不活発なので、オシロスコープは、第２境界周波数よりも上の入力基準信号のジッタを表示できる。第２境界周波数（高速ループに関連した境界周波数）は、第２境界周波数（低速ループに関連した境界周波数）よりも高い。
【００３１】
本発明の実施例において、第１信号経路８は、広帯域ＶＣＯを有する高速ループである。広帯域ＶＣＯは、制御電圧、即ち、エラー電圧１９のわずかな変化で、周波数及び位相の大きな変化を生じる。しばしば、これをＶＣＯ利得と呼ぶ。追加的に、広帯域ＶＣＯは、制御電圧周波数の広い帯域幅にわってその利得を維持し続ける。本発明の実施例において、積分器のコンポーネントは、広帯域ＶＣＯにマッチして、１００ＫＨｚ付近のクロック回復帯域幅に影響する。
【００３２】
本発明の実施例において、第２信号経路１０は、狭帯域ＶＣＯを有する低速ループでもよい。狭帯域ＶＣＯは、制御電圧、即ち、エラー電圧２５の大きな変化で小さな周波数変化を生じる。本発明の実施例において、積分器のコンポーネントを狭帯域ＶＣＯに合わせることにより、１０Ｈｚ付近のクロック回復帯域幅を実現できる。
【００３３】
２個（又はそれ以上）の独立した信号経路及びＶＣＯの利点は、広帯域ループに狭帯域ＶＣＯを設けること又はその逆が不可能でないにしても困難であると言うことに基づいている。
【００３４】
本発明の別の実施例において、タイプＩＩＩ位相拘束ループ装置は、３個以上の経路を具えてもよく、各経路は、帯域幅区分に対応する。
【００３５】
図２を参照して、本発明の実施例を説明する。実施例において、アナログのタイプＩＩＩ位相拘束ループ装置は、入力として基準信号３１及び帰還信号３２を受ける位相検出器３０と、２個の積分器である第１積分器３４及び第２積分器３６とを具えている。位相検出器３０は、入力基準信号３１及び帰還信号３２の間の位相差を表すエラー信号３３を発生する。実施例において、位相検出器３０は、電流出力位相検出器でもよい。実施例において、第１積分器３４は、図２に示すように配置され、Ｃ１、Ｃ２で示す２個のコンデンサ４０、４１と、Ｒ１で示す抵抗器４２と、演算増幅器４３とを具えている。第２積分器３６は、第１積分器３４からの出力である積分された信号（積分信号）３５に応答する。この第２積分器３６は、図２に示すように配置され、Ｒ２、Ｒ３で示す２個の抵抗器４４、４５と、Ｃ３で示すコンデンサ４６と、演算増幅器４７とを具えている。電圧制御発振器３８は、第２積分器３６が発生したエラー電圧３７に応答し、電圧制御発振器３８は、位相検出器３０に帰還される周期信号３２を発生する。
【００３６】
本発明の実施例において、電圧制御発振器３８からの帰還経路は、分周器のチェーンを具えてもよい。この実施例において、ＶＣＯ３８の利得は、発振器利得及び分周比の積として決まる。
【００３７】
図２に関連して説明する本発明の実施例では、位相検出器３０の利得は、７８３μＡ／ｒａｄであり、電圧制御発振器３８は、ある分周比で３２（ｒａｄ／ｓ）／ボルトのＶＣＯ利得である狭レンジ電圧制御発振器である。コンデンサ及び抵抗器の値は、次のように設定される。
Ｃ１＝０．０５μＦ
Ｃ２＝１μＦ
Ｒ１＝６０ｋΩ
Ｒ２＝１ＭΩ
Ｒ３＝６０ｋΩ
Ｃ３＝１μＦ
【００３８】
図２に関連した本発明の他の実施例では、位相検出器３０の利得は、７８３μＡ／ｒａｄであり、電圧制御発振器３８は、ある分周比で３２（ｒａｄ／ｓ）／ボルトのＶＣＯ利得である狭レンジ電圧制御発振器である。これらコンデンサ及び抵抗器の値は、次のように設定される。
Ｃ１＝０．０４７μＦ
Ｃ２＝１μＦ
Ｒ１＝６１．９ｋΩ
Ｒ２＝１ＭΩ
Ｒ３＝６１．９ｋΩ
Ｃ３＝１μＦ
【００３９】
図２に関連した本発明の更に他の実施例では、位相検出器３０の利得は、７８３μＡ／ｒａｄであり、電圧制御発振器３８は、ある分周比で１，９７０，０００（ｒａｄ／ｓ）／ボルトのＶＣＯ利得である広レンジ電圧制御発振器である。コンデンサ及び抵抗器の値は、次のように設定される。
Ｃ１＝４７ｐＦ
Ｃ２＝０．００１μＦ
Ｒ１＝３．９２ｋΩ
Ｒ２＝２００ｋΩ
Ｒ３＝３９．２ｋΩ
Ｃ３＝１００ｐＦ
【００４０】
図２に関連して説明する本発明の別の実施例では、コンデンサ及び抵抗器の値は、利得１で正の位相マージンを与えるように設定される。本発明の実施例において、位相拘束ループ装置における利得１でアクティブな２個のゼロにより、利得１で正の位相マージンを実現できる。
【００４１】
図３を参照して、本発明の別の実施例を説明する。実施例において、アナログのタイプＩＩＩ位相拘束ループ装置は、基準信号５１及び帰還信号５２を入力として受ける位相検出器５０と、第１積分器５４及び第２積分器５６である２個の積分器とを具えている。位相検出器５０は、入力基準信号５１及び帰還信号５２の間の位相差を表すエラー信号５３を発生する。実施例において、位相検出器５０は、電圧出力位相検出器でもよい。実施例において、第１積分器５４は、図３に示すように配置され、Ｒ１、Ｒ２で示す２個の抵抗器６０、６１と、Ｃ１で示すコンデンサ６２と、演算増幅器６３とを具えている。第２積分器５６は、第１積分器５４からの出力である積分信号５５に応答する。第２積分器５６は、図３に示すように配置され、Ｒ３、Ｒ４で示す２個の抵抗器６４、６５と、Ｃ２で示すコンデンサ６６と、演算増幅器６７とを具えている。電圧制御発振器５８は、第２積分器５６が発生したエラー電圧５７に応答し、電圧制御発振器５８は、位相検出器５０に帰還される周期信号５２を発生する。
【００４２】
図３に関連して説明した本発明の実施例では、コンデンサ及び抵抗器の値は、利得１で正の位相マージンを与えるように設定される。本発明の実施例においては、位相拘束ループ装置にて利得１でアクティブな２個のゼロにより、利得１で正の位相マージンを実現できる。
【００４３】
図４を参照して、本発明の別の実施例を説明する。実施例において、アナログのタイプＩＩＩ位相拘束ループ装置は、基準信号８１及び帰還信号８２を入力として受ける位相検出器８０と、第１信号経路８４及び第２信号経路８６の２個の信号経路とを具えている。位相検出器８０は、入力基準信号８１及び帰還信号８２の間の位相差を表すエラー信号９０を発生する。エラー信号９０は、選択機構９２により、信号経路８４及び８６の間で切り替えられる。本発明の実施例において、選択機構９２は、帯域幅選択器に基づいてもよい。
【００４４】
第１信号経路８４は、第１の第１信号経路積分器と呼ばれる第１積分器９４と、第２の第１信号経路積分器と呼ばれる第２積分器９６と、第１信号経路電圧制御発振器と呼ばれる電圧制御発振器９８とを具えている。選択機構９２により第１信号経路８４が選択されると、エラー信号９０が第１の第１信号経路積分器９４に供給される。この第１の第１信号経路積分器９４は、入力エラー信号に応答して第１信号経路積分信号９５を発生する。第２の第１信号経路積分器９６は、第１信号経路積分信号９５に応答して第１信号経路エラー電圧信号９７を発生する。第１信号経路エラー電圧信号９７は、第１信号経路電圧制御発振器９８用の制御電圧信号である。第１信号経路電圧制御発振器９８は、第１信号経路出力周期信号９９を発生する。本発明の実施例において、第１の第１信号経路積分器９４及び第２の第１信号経路積分器９６は、第１信号経路にて利得１で正の位相マージンを与えるように設定される。本発明の実施例において、位相拘束ループ装置における利得１でのアクティブな２個のゼロにより、利得１での正の位相マージンを実現できる。
【００４５】
第２信号経路８６は、第１の第２信号経路積分器と呼ばれる第１積分器１００と、第２の第２信号経路積分器と呼ばれる第２積分器１０２と、第２信号経路電圧制御発振器と呼ばれる電圧制御発振器１０４とを具えている。選択機構９２により第２信号経路８６が選択されると、エラー信号９０が第１の第２信号経路積分器１００に供給される。この第１の第２信号経路積分器１００は、入力エラー信号９０に応答して第２信号経路積分信号１０１を発生する。第２の第２信号経路積分器１０２は、第２信号経路積分信号１０１に応答して第２信号経路エラー電圧信号１０３を発生する。第２信号経路エラー電圧信号１０３は、第２信号経路電圧制御発振器１０４用の制御電圧信号である。第２信号経路電圧制御発振器１０４は、第２信号経路出力周期信号１０５を発生する。本発明の実施例において、第１の第２信号経路積分器１００及び第２の第２信号経路積分器１０２は、第２信号経路にて利得１で正の位相マージンを与えるように設定される。本発明の実施例において、位相拘束ループ装置における利得１でのアクティブな２個のゼロにより、利得１での正の位相マージンを実現できる。
【００４６】
タイプＩＩＩ位相拘束ループ装置の帰還信号８２は、選択機構１０６により、第１信号経路出力周期信号９９及び第２信号経路出力周期信号１０４から選択できる。本発明の実施例において、選択機構１０６は、帯域幅選択器に基づいてもよい。
【００４７】
図４を参照して説明する本発明の実施例において、位相検出器８０は、電流出力位相検出器でもよい。実施例において、第１の第１信号経路積分器９４は、図４に示すように配置され、Ｃ１１、Ｃ１２で示すコンデンサ１１０、１１１と、Ｒ１１で示す抵抗器１１２と、演算増幅器１１３とを具えている。第２の第１信号経路積分器９６は、第１の第１信号経路積分器９４からの出力である積分信号９５に応答する。第２の第１信号経路積分器９６は、図４に示すように配置され、Ｒ２１、Ｒ３１で示す２個の抵抗器１１４、１１５と、Ｃ３１で示すコンデンサ１１６と、演算増幅器１１７とを具えている。
【００４８】
図４を参照して説明する本発明の実施例において、上述と同様に、位相検出器８０は、電流出力位相検出器でもよい。実施例において、第１の第２信号経路積分器１００は、図４に示すように配置され、Ｃ１２、Ｃ２２で示すコンデンサ１２０、１２１と、Ｒ１２で示す抵抗器１２２と、演算増幅器１２３とを具えている。第２の第２信号経路積分器１０２は、第１の第２信号経路積分器１００からの出力である積分信号１０１に応答する。第２の第２信号経路積分器１０２は、図４に示すように配置され、Ｒ２２、Ｒ３２で示す２個の抵抗器１２４、１２５と、Ｃ３２で示すコンデンサ１２６と、演算増幅器１２７とを具えている。
【００４９】
図４に関連して説明した本発明の実施例において、第１信号経路８４が高速ループに対応し、第２信号経路８６が低速ループに対応する。高速経路に対応する利得１のクロスオーバー周波数は、低速ループに対応する利得１のクロスオーバー周波数よりも大幅に高い。実施例において、高速ループは、１００ＫＨｚ付近の利得１のクロスオーバー周波数を有し、低速ループは、１０Ｈｚ付近の利得１のクロスオーバー周波数を有する。本発明の実施例において、第１信号経路の利得１のクロスオーバー周波数と第２信号経路の利得１のクロスオーバー周波数とは、ジッタ領域及びワンダー領域を分ける境界周波数に関連する。本発明の実施例において、第１信号経路の利得１のクロスオーバー周波数が第１境界周波数に関連し、第２信号経路の利得１のクロスオーバー周波数が第２境界周波数に関連する。
【００５０】
図４に関連して説明する本発明の実施例では、第２信号経路電圧制御発振器１０４は、ある分周比で３２（ｒａｄ／ｓ）／ボルトのＶＣＯ利得である狭レンジ電圧制御発振器である。第２信号経路８６内のコンデンサ及び抵抗器の値は、次のように設定される。
Ｃ１２＝０．０４７μＦ
Ｃ２２＝１μＦ
Ｒ１２＝６１．９ｋΩ
Ｒ２２＝１ＭΩ
Ｒ３２＝６１．９ｋΩ
Ｃ３２＝１μＦ
また、第１信号経路電圧制御発振器９８は、ある分周比で１，９７０，０００（ｒａｄ／ｓ）／ボルトのＶＣＯ利得である広レンジ電圧制御発振器である。第１信号経路８４内のコンデンサ及び抵抗器の値は、次のように設定される。
Ｃ１１＝４７ｐＦ
Ｃ２１＝０．００１μＦ
Ｒ１１＝３．９２ｋΩ
Ｒ２１＝２００ｋΩ
Ｒ３１＝３９．２ｋΩ
Ｃ３１＝１００ｐＦ
この実施例において、位相検出器８０の利得は、７８３μＡ／ｒａｄである。
【００５１】
図５を参照して、本発明の実施例を説明する。実施例において、信号源（テスト・ソース）１４０が被試験装置である。信号源１４０が信号１４６を発生し、この信号が測定機器１４２や他の測定装置をループスルーして、オシロスコープ１４４に入力する信号となる。なお、オシロスコープは、表示器１４５を具えている。本発明の実施例において、測定機器１４２のループスルー経路は、能動的なループスルーである。本発明の別の実施例において、測定機器１４２内のループスルー経路は、受動的なループスルーでもよい。測定機器１４２は、上述した本発明の実施例に応じたアナログのタイプＩＩＩ位相拘束ループを具えており、入力信号１４６に拘束されて出力信号１４８を発生する。この出力信号１４８は、測定機器１４２から利用可能であり、オシロスコープ１４４用のトリガとして用いられる。本発明の実施例において、出力信号１４８は、測定機器１４２の背面パネルから利用可能である。
【００５２】
本発明の実施例において、信号源１４０は、ビデオ・ソースでもよく、発生された信号１４６は、オシロスコープ１４４の表示器１４５に表示される入力となり、ジッタのあるクロック信号でもよい。本発明の実施例において、オシロスコープの１４４の表示器１４５に「アイ」ダイアグラムを表示してもよい。「アイ」ダイアグラムの垂直軸が入力データ１４６の表示であり、「アイ」ダイアグラムの水平軸が、抽出クロック信号（抽出されたクロック信号）１４８でトリガされた線形掃引信号でもよい。
【００５３】
図６を参照して本発明の実施例を説明する。この実施例において、信号源（テスト・ソース）１５０が試験される。信号源１５０は、信号１５７を発生し、この信号１５７は、測定機器１５２や他の測定装置、及びオシロスコープ１５４に独立して分配される。オシロスコープ１５４は、表示器１５５を有する。本発明の実施例において、分配増幅器（図示せず）を用いて、信号１５７を独立して分配してもよい。測定機器１５２は、本発明の上述の実施例によるアナログのタイプＩＩＩ位相拘束ループを具えているので、測定機器１５２から利用可能な出力信号１５９が発生し、これをオシロスコープ１５４のトリガ信号として使用できる。本発明の実施例において、出力信号１５９は、出力信号１５９は、測定機器１５２の背面パネルから利用可能である。
【００５４】
本発明の実施例において、信号源１５０は、ビデオ・ソースでもよく、発生された信号１５７は、オシロスコープ１５４の表示器１５５に表示される入力となり、ジッタのあるクロック信号でもよい。本発明の実施例において、オシロスコープの１５４の表示器１５５に「アイ」ダイアグラムを表示してもよい。「アイ」ダイアグラムの垂直軸が入力データ１５７の表示であり、「アイ」ダイアグラムの水平軸が、抽出クロック信号１５９でトリガされた線形掃引信号でもよい。
【００５５】
図７を参照して、本発明の実施例を説明する。実施例において、アナログのタイプＩＩＩ位相拘束ループ装置は、第１信号経路１５６及び第２信号経路１５８である２個の信号経路の間で選択を行う経路選択器１６０を有する。入力基準信号１６１及び帰還信号１６２は、選択された経路を通過する。本発明の実施例において、経路選択は、帯域幅パラメータに基づく。
【００５６】
第１信号経路１５６は、第１信号経路位相検出器と呼ぶ位相検出器１７０と、第１の第１信号経路積分器と呼ぶ第１積分器１７２と、第２の第１信号経路積分器と呼ぶ第２積分器１７４と、第１信号経路電圧制御発振器と呼ぶ電圧制御発振器１７６とを具えている。選択機構１６０を介して第１信号経路１５６が選択されると、入力基準信号１６１及び帰還信号１６２が第１信号経路位相検出器１７０に供給される。この第１信号経路位相検出器１７０は、入力基準信号１６１及び帰還信号１６２の間の位相差を表すエラー信号１７１を発生する。このエラー信号は、第１の第１信号経路積分器１７２の入力に供給され、この第１信号経路積分器１７２は、入力エラー信号１７１に応答して、第１信号経路積分信号１７３を発生する。第２の第１信号経路積分器１７４は、第１信号経路積分信号１７３に応答して、第１信号経路エラー電圧信号１７５を発生する。第１信号経路エラー電圧信号１７５は、第１信号経路電圧制御発振器１７６用の制御電圧信号である。第１信号経路電圧制御発振器１７６は、第１信号経路出力周期信号１７７を発生する。本発明の実施例において、第１の第１信号経路積分器１７２及び第２の第１信号経路積分器１７４は、第１信号経路にて利得１で正の位相マージンを与えるように設計されている。本発明の実施例において、位相拘束ループ装置内での利得１でアクティブの２個のゼロにより、利得１での正の位相マージンを実現する。
【００５７】
第２信号経路１５８は、第２信号経路位相検出器と呼ぶ位相検出器１８０と、第１の第２信号経路積分器と呼ぶ第１積分器１８２と、第２の第２信号経路積分器と呼ぶ第２積分器１８４と、第２信号経路電圧制御発振器と呼ぶ電圧制御発振器１８６とを具えている。選択機構１６０を介して第２信号経路１５８が選択されると、入力基準信号１６１及び帰還信号１６２が第２信号経路位相検出器１８０に供給される。この第２信号経路位相検出器１８０は、入力基準信号１６１及び帰還信号１６２の間の位相差を表すエラー信号１８１を発生する。このエラー信号は、第１の第２信号経路積分器１８２の入力に供給され、この第２信号経路積分器１８２は、入力エラー信号１８１に応答して、第２信号経路積分信号１８３を発生する。第２の第２信号経路積分器１８４は、第２信号経路積分信号１８３に応答して、第２信号経路エラー電圧信号１８５を発生する。第２信号経路エラー電圧信号１８５は、第２信号経路電圧制御発振器１８６用の制御電圧信号である。第２信号経路電圧制御発振器１８６は、第２信号経路出力周期信号１８７を発生する。本発明の実施例において、第１の第２信号経路積分器１８２及び第２の第２信号経路積分器１８４は、第２信号経路にて利得１で正の位相マージンを与えるように設計されている。本発明の実施例において、位相拘束ループ装置内での利得１でアクティブの２個のゼロにより、利得１での正の位相マージンを実現する。
【００５８】
選択機構１７８に応じて、第１信号経路出力周期信号１７７及び第２信号経路出力周期信号１８７から、タイプＩＩＩ位相拘束ループ装置の帰還信号１６２を選択できる。本発明の実施例において、選択機構１７８は、帯域幅選択器に基づいている。
【００５９】
本発明の実施例において、だい１信号経路１５６が高速ループに対応し、第２信号経路１５８が低速ループに対応する。実施例において、高速ループは、１００ＫＨｚ付近の利得１のクロスオーバー周波数を有し、低速ループは、１０Ｈｚ付近の利得１のクロスオーバー周波数を有する。本発明の実施例において、第１信号経路の利得１のクロスオーバー周波数及び第２信号経路の利得１のクロスオーバー周波数は、ジッタ領域及びワンダー領域を分ける境界周波数に関連する。本発明の別の実施例において、第１信号経路の利得１のクロスオーバー周波数が第１境界周波数に関連し、第２信号経路の利得１のクロスオーバー周波数が第２境界周波数に関連する。
【００６０】
本発明の別の実施例において、アナログのタイプＩＩＩ位相拘束ループ装置は、３個以上の信号経路を具えてもよく、各経路が帯域幅区分に対応する。
【００６１】
上述で用いた用語及び表現は、説明のための用語であり、本発明を限定するものではない。また、これら用語や表現は、図示し上述した機能と等価なものを排除するものでもない。本発明の要旨は、特許請求の範囲の記載に基づく。
【符号の説明】
【００６２】
２、３０、５０、８０、１７０、１８０ 位相検出器
８、８４、１５６ 第１信号経路
１０、８６、１５８ 第２信号経路
１４、２８、１７８ 選択機構
１６、１８、２２、２６、３４、３６、５４、５６、９４、９６、１００、１０２、１７２、１７４、１８２、１８４ 積分器
２０、２６、３８、５８、９８、１０４、１７６、１８６ 電圧制御発振器
１６０ 経路選択器
【技術分野】
【０００１】
本発明は、一般に、位相拘束ループ（ＰＬＬ）装置に関し、特に、アナログのタイプＩＩＩの位相拘束ループ装置に関する。
【背景技術】
【０００２】
位相拘束ループ（ＰＬＬ）装置（システム）は、基準入力信号の周波数及び位相に一致した周波数及び位相の発振器出力を発生することにより動作する線形制御システムである。以下、位相拘束ループ装置を単に位相拘束ループ又はＰＬＬと呼ぶことがある。ロック（拘束）状態において、基準入力信号のいかなる変化も、基準入力信号及び発振器周波数の間の位相の変化として先ず現れる。この位相シフトは、エラー信号となり、ＰＬＬ発振器の位相及び周波数を変化させる。位相拘束ループは、広範囲のアプリケーションに用いることができ、種々の機能を実現できる。ＰＬＬを用いて達成できる機能の例には、クロック抽出、クロック回復、クロック同期、キャリア回復、トラッキング・フィルタ、周波数合成、周波数及び位相復調、位相変調及びその他の多くの機能がある。
【０００３】
基本的なＰＬＬは、位相検出器（ＰＤ）、電圧制御発振器（ＶＣＯ）、帰還相互接続及びループ・フィルタを具えている。位相検出器は、典型的には、非線形装置であり、限られた範囲にわたって、基準入力信号と帰還相互接続が供給する帰還信号との２つの周期入力信号の間の位相差に対応する線形出力を生成する。時間の関数である周波数は、時間の関数である位相の変化の時間比率（時間導関数）なので、基準位相に対するＶＣＯ周期出力信号の位相は、入力電圧の時間積分に比例する。比例定数は、単位が例えばｒａｄ／電圧秒であるＶＣＯ利得である。すなわち、ＶＣＯ累積位相（ｒａｄ）は、電圧対時間入力の下に面積（電圧×秒）に比例する。よって、単純な位相変調器でないＶＣＯを含んだＰＬＬは、ＶＣＯによる制御ループ内に少なくとも１個の積分器を有する。
【０００４】
ループ・フィルタが省略されていると、ＰＬＬにとって機能を適切にするために、典型的には、このループ・フィルタが必要となる。特に、１個以上の積分器がループに使用されている場合、ループ・フィルタが必要である。
【０００５】
ＰＬＬを説明するのに、タイプ及びオーダーという２つの項目を用いることができる。ＰＬＬシステムのタイプは、原点（オリジン）における開ループ伝達関数のポールの数を参照している。また、このタイプは、帰還ループ内の真の積分器の数にも対応する。ＰＬＬシステムのオーダーは、特性方程式と呼ばれる多項式の最高等級を参照している。
【０００６】
いくつかのアプリケーションにおいて、タイプＩＩクラスに必要な２個の積分器は、任意の周波数オフセット用の静的な位相エラーを効果的に除去するので、タイプＩＩ位相拘束ループには優位性がある。タイプＩＩＩ位相拘束ループは、時間と伴に周波数が線形に変化する入力信号の任意の位相エラーを更に除去する。
【０００７】
いくつかのアプリケーションにおいて、設計及び測定規格に合わせるために、タイプＩＩＩ位相拘束ループが必要になる。IEEE Standard 1521-20031「ビデオ・ジッタ及びワンダーの測定のためのＩＥＥＥ試用標準」に記載されているアプリケーションの例では、抽出クロック（抽出されたクロック信号）を用いてオシロスコープをトリガしてジッタを測定するために、タイプＩＩＩ帰還制御位相拘束ループを提案している。このアプリケーションにおいて、オシロスコープをトリガするための周期信号を供給するのに、少なくとも１個のアナログＶＣＯが望ましい。２個の位相拘束ループ、即ち、一方がタイプＩＩで他方がタイプＩを従属接続して、上述の標準における必要なタイプＩＩＩ応答を提供するが、高価であるため、単一のＰＬＬが好ましい。ＰＬＬは、ＤＡＣ（Ｄ／Ａ変換器）及び／又はＡＤＣ（Ａ／Ｄ変換器）を用いるアナログ及びデジタルの信号処理のハイブリッドでもよいが、ＶＣＯからの出力を用いて、タイプＩＩＩ位相追跡応答によるオシロスコープ・トリガを提供する。
【０００８】
高価で消費電力の大きいアナログ／デジタル・ハイブリッド又は２個の従属接続の位相拘束ループよりは、単一のアナログのタイプＩＩＩＰＬＬが好ましい。しかし、タイプＩＩＩ位相拘束ループは、本質的に不安定で実現が不可能として文献にしばしば登場する。事実、IEEE Standard 1521-20031は、オシロスコープをトリガするのに抽出クロックを用いてジッタを測定するタイプＩＩＩ位相拘束ループを示唆しているが、このドキュメントは、アナログ又はハイブリッドのデジタル／アナログのタイプＩＩＩ位相拘束ループの設計を記載も説明もしていないし、２個の位相拘束ループの従属接続の使用も説明していない。
【０００９】
他の設計規格及び標準（例えば、ＳＭＰＴＥ ＲＰ１９２−２００３「PROPOSED SMPTE RECOMMENDED PRACTICE、ビット・シリアル・デジタル・インタフェースにおけるジッタ測定手順）は、タイプＩＩＩ位相拘束ループ応答も期待している。しかし、これらドキュメントは、タイプＩＩＩ位相拘束ループを説明もしていないし、可能にもしていない。事実、文献の多くは、特に、単一で安定したアナログ・タイプＩＩＩ位相拘束ループの実現の困難さを、しばしば、その不可能な点について述べている。典型的には、これら文献は、好ましいタイプＩＩＩループの代わりに、例えば、タイプＩＩ位相拘束ループを実施することは、困難さが低いと示唆している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−１６５４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そこで、単一で、安定し、信頼性のあるアナログのタイプＩＩＩ位相拘束ループ装置が望まれている。
【課題を解決するための手段】
【００１２】
本発明は、上述の課題を解決するため、次のように構成されている。
１．アナログ位相拘束ループ装置であって；このアナログ位相拘束ループ装置は；ａ）アナログ位相拘束ループ装置の入力基準信号及び出力信号の間の位相差を表すエラー信号を発生する位相検出器と；ｂ）第１帯域幅パラメータ値が選択されたときにエラー信号の第１信号経路への供給を行い、第２帯域幅パラメータ値が選択されたときにエラー信号の第２信号経路への供給を行う第１選択器とを具え；ｉ）記第１信号経路は；（１）エラー信号を積分して第１信号経路積分信号を発生する第１の第１信号経路積分器と；（２）第１信号経路積分信号を積分して第１信号経路エラー電圧信号を発生する第２の第１信号経路積分器と；（３）第１信号経路エラー電圧信号に応答して第１信号経路出力信号を発生する第１信号経路電圧制御発振器とを具え；ｉｉ）第２信号経路は；（１）エラー信号を積分して第２信号経路積分信号を発生する第１の第２信号経路積分器と；（２）第２信号経路積分信号を積分して第２信号経路エラー電圧信号を発生する第２の第２信号経路積分器と；（３）第２信号経路エラー電圧信号に応答して第２信号経路出力信号を発生する第２信号経路電圧制御発振器とを具え；アナログ位相拘束ループ装置は；ｃ）第１帯域幅パラメータ値が選択されたときに第１信号経路出力信号を出力信号として選択し、帯域幅パラメータ値が選択されたときに第２信号経路出力信号を出力信号として選択する第２選択器と；ｄ）出力信号を位相検出器に供給する帰還接続とを更に具えたアナログ位相拘束ループ装置。
２．入力基準信号は、ジッタ成分及びワンダー成分を有するクロック信号である構成１のアナログ位相拘束ループ装置。
３．ａ）第１信号経路電圧制御発振器が広レンジ電圧制御発振器を具え；ｂ）第２信号経路電圧制御発振器が狭レンジ電圧制御発振器を具える構成１のアナログ位相拘束ループ装置。
４．ａ）第１信号経路が第１の複数の周波数に関連し、これら第１の複数の周波数内の各周波数が第１境界周波数未満であり；ｂ）第２信号経路が第２の複数の周波数に関連し、これら第２の複数の周波数内の各周波数が第２境界周波数未満である構成１のアナログ位相拘束ループ装置。
５．ａ）第１の第１信号経路積分器及び第２の第１信号経路積分器が第１信号経路に対して利得１で正の位相マージンを与え；ｂ）第１の第２信号経路積分器及び第２の第２信号経路積分器が第２信号経路に対して利得１で正の位相マージンを与える構成１のアナログ位相拘束ループ装置。
６．アイ・ダイアグラム用の測定機器に時間基準を供給する時間基準供給装置であって；この時間基準供給装置は；ａ）アナログ位相拘束ループ装置を具え；このアナログ位相拘束ループ装置は；ｉ）アナログ位相拘束ループ装置の入力基準信号及び出力の間の位相差を表すエラー信号を発生する位相検出器と；ｉｉ）第１帯域幅パラメータ値が選択されたときにエラー信号の高速ループ信号経路への供給を行う第１選択器とを具え；高速ループ信号経路は；（１）エラー信号を積分して第１ループ経路積分信号を発生する第１高速ループ経路積分器と；（２）高速ループ経路積分信号を積分して第１高速ループ経路エラー電圧信号を発生する第２高速ループ積分器と；（３）高速ループ経路エラー電圧信号に応答して高速ループ出力信号を発生する高速ループ経路電圧制御発振器とを具え；アナログ位相拘束ループ装置は；ｉｉｉ）第２帯域幅パラメータ値が選択されたときにエラー信号の低速ループ信号経路への供給を行う第２選択器を更に具え；低速ループ信号経路は；（１）エラー信号を積分して低速ループ経路積分信号を発生する第１低速ループ積分器と；（２）低速ループ経路積分信号を積分して低速ループ経路エラー電圧信号を発生する第２低速ループ経路積分器と；（３）低速ループ経路エラー電圧信号に応答して低速ループ出力信号を発生する低速ループ経路電圧制御発振器とを具え；アナログ位相拘束ループ装置は；ｉｖ）第１帯域幅パラメータ値が選択されたときに高速ループ出力信号を出力信号として選択する第３選択器と；ｖ）第２帯域幅パラメータ値が選択されたときに低速ループ出力信号を出力信号として選択する第４選択器と；ｖｉ）出力信号を位相検出器に供給する帰還接続とを更に具え；時間基準供給装置は；ｂ）出力信号を測定機器に供給するアクセス・ポートを更に具えた時間基準供給装置。
７．ａ）第１高速ループ経路積分器及び第２高速ループ経路積分器が高速ループ信号経路用に対して利得１で正の位相マージンを与え；ｂ）第１低速ループ経路積分器及び第２低速ループ経路積分器が低速ループ信号経路に対して利得１で正の位相マージンを与える構成６の装置。
８．測定機器がオシロスコープである構成６の装置。
９．入力基準信号は、ジッタ成分及びワンダー成分を有するクロック信号である構成６の装置。
１０．ａ）高速ループ経路電圧制御発振器が広レンジ電圧制御発振器を具え；ｂ）低速ループ経路電圧制御発振器が狭レンジ電圧制御発振器を具える構成６の装置。
１１．ａ）高速ループ信号経路が第１の複数の周波数に関連し、これら第１の複数の周波数の内の各周波数が第１境界周波数未満であり；ｂ）高速ループ経路積分器が第１広帯域積分器であり；ｃ）第２高速ループ経路積分器が第２広帯域積分器であり；ｄ）低速ループ信号経路が第２の複数の周波数に関連し、これら第２の複数の周波数の内の各周波数が第２境界周波数未満であり；ｅ）第１低速ループ経路積分器が第１狭帯域幅積分器であり；ｆ）第２低速ループ経路積分器が第２狭帯域幅積分器であり；ｇ）第１境界周波数が第２境界周波数よりも高い構成６の装置。
１２．アナログ位相拘束ループ装置であって；ａ）このアナログ位相拘束ループ装置の入力基準信号及び出力信号の間の位相差を表すエラー信号を発生する位相検出器と；ｂ）エラー信号を積分して第１積分信号を発生する第１積分器と；ｃ）第１積分信号を積分してエラー電圧信号を発生する第２積分器と；ｄ）エラー電圧信号に応答して出力信号を発生する電圧制御発振器と；ｅ）出力信号を位相検出器に供給する帰還接続とを具え；ｆ）第１積分器及び第２積分器が利得１で正の位相マージンを提供することを特徴とするアナログ位相拘束ループ装置。
１３．アナログ位相拘束ループ装置であって；このアナログ位相拘束ループ装置は；ａ）第１帯域幅パラメータ値が選択されたときに入力基準信号の第１信号経路への供給並びに出力信号の第１信号経路への供給を行い、第２帯域幅パラメータ値が選択されたときに入力基準信号の第２信号経路への供給並びに出力信号の第２信号経路への供給を行う第１選択器を具え；ｉ）第１信号経路は；（１）入力基準信号及び出力信号の間の位相差を表す第１信号経路エラー信号を発生する第１信号経路位相検出器と；（２）第１信号経路エラー信号を積分して第１信号経路積分信号を発生する第１の第１信号経路積分器と；（３）第１信号経路積分信号を積分して第１信号経路エラー電圧信号を発生する第２の第１信号経路積分器と；（４）第１信号経路エラー電圧信号に応答して第１信号経路出力信号を発生する第１信号経路電圧制御発振器とを具え；ｉｉ）第２信号経路は；（１）入力基準信号及び出力信号の間の位相差を表す第２信号経路エラー信号を発生する第２信号経路位相検出器と；（２）第２信号経路エラー信号を積分して第２信号経路積分信号を発生する第１の第２信号経路積分器と；（３）第２信号経路積分信号を積分して第２信号経路エラー電圧信号を発生する第２の第２信号経路積分器と；（４）第２信号経路エラー電圧信号に応答して第２信号経路出力信号を発生する第２信号経路電圧制御発振器とを具え；アナログ位相拘束ループ装置は；ｂ）第１帯域幅パラメータ値が選択されたときに第１信号経路出力信号を出力信号として選択し、第２帯域幅パラメータ値が選択されたときに第２信号経路出力信号を出力信号として選択する出力選択器と；ｃ）出力信号を経路選択器に供給する帰還接続とを更に具えるアナログ位相拘束ループ装置。
１４．入力基準信号は、ジッタ成分及びワンダー成分を有するクロック信号である構成１３のアナログ位相拘束ループ装置。
１５．ａ）第１信号経路電圧制御発振器が広レンジ電圧制御発振器を具え；ｂ）第２信号経路電圧制御発振器が狭レンジ電圧制御発振器を具える構成１３のアナログ位相拘束ループ装置。
１６．ａ）第１信号経路が第１の複数の周波数に関連し、これら第１の複数の周波数内の各周波数が第１境界周波数未満であり；ｂ）第２信号経路が第２の複数の周波数に関連し、これら第２の複数の周波数の内の各周波数が第２境界周波数未満である構成１３のアナログ位相拘束ループ装置。
１７．ａ）第１の第１信号経路積分器及び第２の第１信号経路積分器が第１信号経路に対して利得１で正の位相マージンを与え；ｂ）第１の第２信号経路積分器及び第２の第２信号経路積分器が第２信号経路に対して利得１で正の位相マージンを与える構成１３のアナログ位相拘束ループ装置。
【００１３】
本発明の実施例は、少なくとも２個の信号経路を有するアナログのタイプＩＩＩ位相拘束ループ装置用の方法及びシステムであり、各信号経路が帯域幅区分に対応する。本発明の実施例において、第１信号経路が高速ループ（広い閉ループ帯域幅）に対応し、第２信号経路が低速ループ（狭い閉ループ帯域幅）に対応する。
【００１４】
本発明の実施例は、電圧制御発振器に結合された第２積分器に結合された第１積分器を有するアナログのタイプＩＩＩ位相拘束ループ装置用の方法及びシステムを具えているので、３個の積分器を実現して、利得１で装置の位相マージンが正である。本発明の実施例において、利得１での正の利得マージンは、位相拘束ループ装置にて利得１でアクティブな２個のゼロと共に実現できる。
【００１５】
本発明の実施例は、トリガ信号を発生する方法及びシステムを具えており、このトリガ信号は、アナログのタイプＩＩＩ位相拘束ループ装置を用いて得た抽出クロック信号に基づいてもよい。
【００１６】
本発明の上述の及びその他の目的、利点及び特徴は、添付図を参照した以下の詳細な説明から更に理解できよう。
【図面の簡単な説明】
【００１７】
【図１】少なくとも２個の信号経路を有するアナログのタイプＩＩＩ位相拘束ループ装置である本発明の実施例を示すブロック図である。
【図２】本発明に用いる電流出力位相検出器の実施例を示すブロック図である。
【図３】本発明に用いる電圧出力位相検出器の実施例を示すブロック図である。
【図４】２経路のタイプＩＩＩ位相拘束ループ装置である本発明の実施例を示すブロック図である。
【図５】本発明の実施例によるアナログのタイプＩＩＩ位相拘束ループ及びループスルー入力信号経路を用いて回復した同期拘束信号によりオシロスコープをトリガすることを示す本発明の実施例のブロック図である。
【図６】本発明の実施例によるアナログのタイプＩＩＩ位相拘束ループを用いて回復した同期拘束信号によりオシロスコープをトリガすることを示す本発明の実施例のブロック図である。
【図７】少なくとも２個の信号経路を有するアナログのタイプＩＩＩ位相拘束ループ装置である本発明の実施例を示すブロック図であり、各信号経路が位相検出器を有する。
【発明を実施するための形態】
【００１８】
本発明の実施例は、添付図を参照した以下の説明から理解できよう。なお、同様な要素は、同様な参照符号で示す。上述の図は、この詳細な説明の一部を構成する。
【００１９】
添付図で一般的に説明し図示した本発明の要素は、種々の異なる構成においても配置且つ設計できることが容易に理解できよう。よって、本発明にかかる方法及びシステム（装置）の実施例の以下の詳細な説明は、本発明の要旨を限定するものではなく、本発明の好適な実施例を単に表すものである。
【００２０】
本発明の実施例の要素は、ハードウェア、ファームウェア及び／又はソフトウェアにより実現できる。ここに示す実施例は、これら形式の１つを単に説明するものであるが、本発明の要旨の範囲内で、本発明の要素をこれら形式の任意のものにより実現できることが当業者には理解できよう。
【００２１】
アナログのタイプＩＩＩ位相拘束ループは、本質的に不安定であり、不可能でないとしても実現が困難であると長い間にわたって考えられていた。Christian Munkerは、２００５年２月のPhase Noise and Spurious Sidebands in Frequency Synthesizers（周波数シンセサイザでの位相ノイズ及びスプリアス側波帯）v3.2において「原点における２個より多いポールを有するシステム（積分器）は常に不安定なため、タイプＩＩＩＰＬＬの如きものが存在しない」と述べている。この思い違いの主な理由は、帰還ループによる１８０度と、第１積分器による９０度と、第２積分器による９０度と、第３積分器（典型的には電圧制御発振器）による９０度との累積された位相が原因で必然的に不安定になるという、長い間にわたる誤解である。これら位相が、タイプＩＩＩ位相拘束ループにおいて、ループの不安定さを広範囲にわたる原因とされている。
【００２２】
しかし、本発明の実施例は、安定なアナログのタイプＩＩＩ位相拘束ループ装置を具えており、正の位相マージンは、開ループの利得１で維持される。これは、本発明の実施例が安定な様式での動作を可能にする。本発明の実施例において、利得１での正の位相マージンは、位相拘束ループ装置において利得１でアクティブの２個のゼロにて実現できる。
【００２３】
本発明の実施例は、帯域幅に応じた多数の単一経路を有する安定したアナログのタイプＩＩＩ位相拘束ループ装置であるので、パラメトリック値の必要なレンジを典型的なアナログ成分により実現できないため、単一ループ内でパラメータ調整の必然性が緩和される。
【００２４】
図１を参照して、本発明の実施例を説明する。実施例において、アナログのタイプＩＩＩ位相拘束ループ装置は、位相検出器２と、２個の信号経路である第１信号経路８及び第２信号経路１０とを具えている。この位相検出器２は、入力として、基準信号４及び帰還信号６を受ける。位相検出器２は、入力基準信号４及び帰還信号６の間の位相差を表すエラー信号１２を発生する。エラー信号１２は、選択機構１４に応じて、信号経路８及び１０の間で切り替えられる。本発明の実施例において、選択機構１４は、帯域幅選択器に基づいてもよい。
【００２５】
第１信号経路８は、第１の第１信号経路積分器と呼ぶ第１積分器１６と、第２の第１信号経路積分器と呼ぶ第２積分器１８と、第１信号経路電圧制御発振器と呼ぶ電圧制御発振器（ＶＣＯ）２０とを具えている。選択機構１４を介して第１信号経路８が選択されると、エラー信号１２が第１の第１信号経路積分器１６に供給される。この第１の第１信号経路積分器１６は、入力エラー信号１２に応答して、第１信号経路積分信号１７を発生する。第２の第１信号経路積分器１８は、第１信号経路積分信号１７に応答して、第１信号経路エラー電圧信号１９を発生する。第１信号経路エラー電圧信号１９は、第１信号経路電圧制御発振器２０用の制御電圧信号である。第１信号経路電圧制御発振器２０は、第１信号経路出力周期信号２１を発生する。本発明のこれらの実施例において、第１の第１信号経路積分器１６及び第２の第１信号経路積分器１８は、利得１で正の位相マージンを与えるように設計されている。本発明の実施例において、位相拘束ループ装置内での利得１でアクティブの２個のゼロにより利得１での正の位相マージンを実現する。
【００２６】
第２信号経路１０は、第１の第２信号経路積分器と呼ぶ第１積分器２２と、第２の第２信号経路積分器と呼ぶ第２積分器２４と、第２信号経路電圧制御発振器と呼ぶ電圧制御発振器２６とを具えている。選択機構１４を介して第２信号経路１０が選択されると、エラー信号１２が第１の第２信号経路積分器２２に供給される。この第１の第２信号経路積分器２２は、入力エラー信号１２に応答して、第２信号経路積分信号２３を発生する。第２の第２信号経路積分器２４は、第２信号経路積分信号２３に応答して、第２信号経路エラー電圧信号２３を発生する。第２信号経路エラー電圧信号２５は、第２信号経路電圧制御発振器２６用の制御電圧信号である。第２信号経路電圧制御発振器２６は、第２信号経路出力周期信号２７を発生する。本発明のこれらの実施例において、第１の第２信号経路積分器２２及び第２の第２信号経路積分器２４は、利得１で正の位相マージンを与えるように設計されている。本発明の実施例において、位相拘束ループ装置内での利得１でアクティブの２個のゼロにより利得１での正の位相マージンを実現する。
【００２７】
選択機構２８に応じて、タイプＩＩＩ位相拘束ループ装置の帰還信号６を第２信号経路出力周期信号２１及び第２信号経路出力周期信号２７から選択できる。本発明の実施例において、選択機構２８は、帯域幅選択器に基づいてもよい。
【００２８】
本発明の実施例において、第１信号経路８が高速ループに対応し、第２信号経路１０が低速ループに対応して、高速経路に対応する利得１のクロスオーバー周波数が低速経路に対応する利得１のクロスオーバー周波数よりも大幅に高い。いくつかの実施例において、高速ループは、１００ＫＨｚ付近の利得１のクロスオーバー周波数を有し、低速ループは、１０Ｈｚ付近の利得１のクロスオーバー周波数を有する。本発明の実施例において、第１信号経路の利得１のクロスオーバー周波数及び第２信号経路の利得１のクロスオーバー周波数は、ジッタ領域及びワンダー領域を分ける境界周波数に関連する。本発明の別の実施例において、第１信号経路の利得１のクロスオーバー周波数が第１境界周波数に関連し、第２信号経路の利得１のクロスオーバー周波数が第２境界周波数に関連する。
【００２９】
図１による本発明の実施例において、低速ループは、第１境界周波数よりも高いジッタ周波数には応答しない、又は追従しない。低速ループの出力は、第１境界周波数よりも高い周波数にて変化しない。したがって、第１境界周波数よりも上では、このループに対するＶＣＯジッタが不活発である。ＶＣＯジッタが第１境界周波数よりも上では不活発なので、オシロスコープは、第１境界周波数よりも上の入力基準信号のジッタを表示できる。
【００３０】
同様に、高速ループは、第２境界周波数よりも上のジッタ周波数に応答しない、又は追従しない。高速ループの出力は、第２境界周波数よりも高い周波数にて変化しない。したがって、第２境界周波数よりも上では、高速ループに対するＶＣＯジッタが不活発である。ＶＣＯジッタが第２境界周波数よりも上では不活発なので、オシロスコープは、第２境界周波数よりも上の入力基準信号のジッタを表示できる。第２境界周波数（高速ループに関連した境界周波数）は、第２境界周波数（低速ループに関連した境界周波数）よりも高い。
【００３１】
本発明の実施例において、第１信号経路８は、広帯域ＶＣＯを有する高速ループである。広帯域ＶＣＯは、制御電圧、即ち、エラー電圧１９のわずかな変化で、周波数及び位相の大きな変化を生じる。しばしば、これをＶＣＯ利得と呼ぶ。追加的に、広帯域ＶＣＯは、制御電圧周波数の広い帯域幅にわってその利得を維持し続ける。本発明の実施例において、積分器のコンポーネントは、広帯域ＶＣＯにマッチして、１００ＫＨｚ付近のクロック回復帯域幅に影響する。
【００３２】
本発明の実施例において、第２信号経路１０は、狭帯域ＶＣＯを有する低速ループでもよい。狭帯域ＶＣＯは、制御電圧、即ち、エラー電圧２５の大きな変化で小さな周波数変化を生じる。本発明の実施例において、積分器のコンポーネントを狭帯域ＶＣＯに合わせることにより、１０Ｈｚ付近のクロック回復帯域幅を実現できる。
【００３３】
２個（又はそれ以上）の独立した信号経路及びＶＣＯの利点は、広帯域ループに狭帯域ＶＣＯを設けること又はその逆が不可能でないにしても困難であると言うことに基づいている。
【００３４】
本発明の別の実施例において、タイプＩＩＩ位相拘束ループ装置は、３個以上の経路を具えてもよく、各経路は、帯域幅区分に対応する。
【００３５】
図２を参照して、本発明の実施例を説明する。実施例において、アナログのタイプＩＩＩ位相拘束ループ装置は、入力として基準信号３１及び帰還信号３２を受ける位相検出器３０と、２個の積分器である第１積分器３４及び第２積分器３６とを具えている。位相検出器３０は、入力基準信号３１及び帰還信号３２の間の位相差を表すエラー信号３３を発生する。実施例において、位相検出器３０は、電流出力位相検出器でもよい。実施例において、第１積分器３４は、図２に示すように配置され、Ｃ１、Ｃ２で示す２個のコンデンサ４０、４１と、Ｒ１で示す抵抗器４２と、演算増幅器４３とを具えている。第２積分器３６は、第１積分器３４からの出力である積分された信号（積分信号）３５に応答する。この第２積分器３６は、図２に示すように配置され、Ｒ２、Ｒ３で示す２個の抵抗器４４、４５と、Ｃ３で示すコンデンサ４６と、演算増幅器４７とを具えている。電圧制御発振器３８は、第２積分器３６が発生したエラー電圧３７に応答し、電圧制御発振器３８は、位相検出器３０に帰還される周期信号３２を発生する。
【００３６】
本発明の実施例において、電圧制御発振器３８からの帰還経路は、分周器のチェーンを具えてもよい。この実施例において、ＶＣＯ３８の利得は、発振器利得及び分周比の積として決まる。
【００３７】
図２に関連して説明する本発明の実施例では、位相検出器３０の利得は、７８３μＡ／ｒａｄであり、電圧制御発振器３８は、ある分周比で３２（ｒａｄ／ｓ）／ボルトのＶＣＯ利得である狭レンジ電圧制御発振器である。コンデンサ及び抵抗器の値は、次のように設定される。
Ｃ１＝０．０５μＦ
Ｃ２＝１μＦ
Ｒ１＝６０ｋΩ
Ｒ２＝１ＭΩ
Ｒ３＝６０ｋΩ
Ｃ３＝１μＦ
【００３８】
図２に関連した本発明の他の実施例では、位相検出器３０の利得は、７８３μＡ／ｒａｄであり、電圧制御発振器３８は、ある分周比で３２（ｒａｄ／ｓ）／ボルトのＶＣＯ利得である狭レンジ電圧制御発振器である。これらコンデンサ及び抵抗器の値は、次のように設定される。
Ｃ１＝０．０４７μＦ
Ｃ２＝１μＦ
Ｒ１＝６１．９ｋΩ
Ｒ２＝１ＭΩ
Ｒ３＝６１．９ｋΩ
Ｃ３＝１μＦ
【００３９】
図２に関連した本発明の更に他の実施例では、位相検出器３０の利得は、７８３μＡ／ｒａｄであり、電圧制御発振器３８は、ある分周比で１，９７０，０００（ｒａｄ／ｓ）／ボルトのＶＣＯ利得である広レンジ電圧制御発振器である。コンデンサ及び抵抗器の値は、次のように設定される。
Ｃ１＝４７ｐＦ
Ｃ２＝０．００１μＦ
Ｒ１＝３．９２ｋΩ
Ｒ２＝２００ｋΩ
Ｒ３＝３９．２ｋΩ
Ｃ３＝１００ｐＦ
【００４０】
図２に関連して説明する本発明の別の実施例では、コンデンサ及び抵抗器の値は、利得１で正の位相マージンを与えるように設定される。本発明の実施例において、位相拘束ループ装置における利得１でアクティブな２個のゼロにより、利得１で正の位相マージンを実現できる。
【００４１】
図３を参照して、本発明の別の実施例を説明する。実施例において、アナログのタイプＩＩＩ位相拘束ループ装置は、基準信号５１及び帰還信号５２を入力として受ける位相検出器５０と、第１積分器５４及び第２積分器５６である２個の積分器とを具えている。位相検出器５０は、入力基準信号５１及び帰還信号５２の間の位相差を表すエラー信号５３を発生する。実施例において、位相検出器５０は、電圧出力位相検出器でもよい。実施例において、第１積分器５４は、図３に示すように配置され、Ｒ１、Ｒ２で示す２個の抵抗器６０、６１と、Ｃ１で示すコンデンサ６２と、演算増幅器６３とを具えている。第２積分器５６は、第１積分器５４からの出力である積分信号５５に応答する。第２積分器５６は、図３に示すように配置され、Ｒ３、Ｒ４で示す２個の抵抗器６４、６５と、Ｃ２で示すコンデンサ６６と、演算増幅器６７とを具えている。電圧制御発振器５８は、第２積分器５６が発生したエラー電圧５７に応答し、電圧制御発振器５８は、位相検出器５０に帰還される周期信号５２を発生する。
【００４２】
図３に関連して説明した本発明の実施例では、コンデンサ及び抵抗器の値は、利得１で正の位相マージンを与えるように設定される。本発明の実施例においては、位相拘束ループ装置にて利得１でアクティブな２個のゼロにより、利得１で正の位相マージンを実現できる。
【００４３】
図４を参照して、本発明の別の実施例を説明する。実施例において、アナログのタイプＩＩＩ位相拘束ループ装置は、基準信号８１及び帰還信号８２を入力として受ける位相検出器８０と、第１信号経路８４及び第２信号経路８６の２個の信号経路とを具えている。位相検出器８０は、入力基準信号８１及び帰還信号８２の間の位相差を表すエラー信号９０を発生する。エラー信号９０は、選択機構９２により、信号経路８４及び８６の間で切り替えられる。本発明の実施例において、選択機構９２は、帯域幅選択器に基づいてもよい。
【００４４】
第１信号経路８４は、第１の第１信号経路積分器と呼ばれる第１積分器９４と、第２の第１信号経路積分器と呼ばれる第２積分器９６と、第１信号経路電圧制御発振器と呼ばれる電圧制御発振器９８とを具えている。選択機構９２により第１信号経路８４が選択されると、エラー信号９０が第１の第１信号経路積分器９４に供給される。この第１の第１信号経路積分器９４は、入力エラー信号に応答して第１信号経路積分信号９５を発生する。第２の第１信号経路積分器９６は、第１信号経路積分信号９５に応答して第１信号経路エラー電圧信号９７を発生する。第１信号経路エラー電圧信号９７は、第１信号経路電圧制御発振器９８用の制御電圧信号である。第１信号経路電圧制御発振器９８は、第１信号経路出力周期信号９９を発生する。本発明の実施例において、第１の第１信号経路積分器９４及び第２の第１信号経路積分器９６は、第１信号経路にて利得１で正の位相マージンを与えるように設定される。本発明の実施例において、位相拘束ループ装置における利得１でのアクティブな２個のゼロにより、利得１での正の位相マージンを実現できる。
【００４５】
第２信号経路８６は、第１の第２信号経路積分器と呼ばれる第１積分器１００と、第２の第２信号経路積分器と呼ばれる第２積分器１０２と、第２信号経路電圧制御発振器と呼ばれる電圧制御発振器１０４とを具えている。選択機構９２により第２信号経路８６が選択されると、エラー信号９０が第１の第２信号経路積分器１００に供給される。この第１の第２信号経路積分器１００は、入力エラー信号９０に応答して第２信号経路積分信号１０１を発生する。第２の第２信号経路積分器１０２は、第２信号経路積分信号１０１に応答して第２信号経路エラー電圧信号１０３を発生する。第２信号経路エラー電圧信号１０３は、第２信号経路電圧制御発振器１０４用の制御電圧信号である。第２信号経路電圧制御発振器１０４は、第２信号経路出力周期信号１０５を発生する。本発明の実施例において、第１の第２信号経路積分器１００及び第２の第２信号経路積分器１０２は、第２信号経路にて利得１で正の位相マージンを与えるように設定される。本発明の実施例において、位相拘束ループ装置における利得１でのアクティブな２個のゼロにより、利得１での正の位相マージンを実現できる。
【００４６】
タイプＩＩＩ位相拘束ループ装置の帰還信号８２は、選択機構１０６により、第１信号経路出力周期信号９９及び第２信号経路出力周期信号１０４から選択できる。本発明の実施例において、選択機構１０６は、帯域幅選択器に基づいてもよい。
【００４７】
図４を参照して説明する本発明の実施例において、位相検出器８０は、電流出力位相検出器でもよい。実施例において、第１の第１信号経路積分器９４は、図４に示すように配置され、Ｃ１１、Ｃ１２で示すコンデンサ１１０、１１１と、Ｒ１１で示す抵抗器１１２と、演算増幅器１１３とを具えている。第２の第１信号経路積分器９６は、第１の第１信号経路積分器９４からの出力である積分信号９５に応答する。第２の第１信号経路積分器９６は、図４に示すように配置され、Ｒ２１、Ｒ３１で示す２個の抵抗器１１４、１１５と、Ｃ３１で示すコンデンサ１１６と、演算増幅器１１７とを具えている。
【００４８】
図４を参照して説明する本発明の実施例において、上述と同様に、位相検出器８０は、電流出力位相検出器でもよい。実施例において、第１の第２信号経路積分器１００は、図４に示すように配置され、Ｃ１２、Ｃ２２で示すコンデンサ１２０、１２１と、Ｒ１２で示す抵抗器１２２と、演算増幅器１２３とを具えている。第２の第２信号経路積分器１０２は、第１の第２信号経路積分器１００からの出力である積分信号１０１に応答する。第２の第２信号経路積分器１０２は、図４に示すように配置され、Ｒ２２、Ｒ３２で示す２個の抵抗器１２４、１２５と、Ｃ３２で示すコンデンサ１２６と、演算増幅器１２７とを具えている。
【００４９】
図４に関連して説明した本発明の実施例において、第１信号経路８４が高速ループに対応し、第２信号経路８６が低速ループに対応する。高速経路に対応する利得１のクロスオーバー周波数は、低速ループに対応する利得１のクロスオーバー周波数よりも大幅に高い。実施例において、高速ループは、１００ＫＨｚ付近の利得１のクロスオーバー周波数を有し、低速ループは、１０Ｈｚ付近の利得１のクロスオーバー周波数を有する。本発明の実施例において、第１信号経路の利得１のクロスオーバー周波数と第２信号経路の利得１のクロスオーバー周波数とは、ジッタ領域及びワンダー領域を分ける境界周波数に関連する。本発明の実施例において、第１信号経路の利得１のクロスオーバー周波数が第１境界周波数に関連し、第２信号経路の利得１のクロスオーバー周波数が第２境界周波数に関連する。
【００５０】
図４に関連して説明する本発明の実施例では、第２信号経路電圧制御発振器１０４は、ある分周比で３２（ｒａｄ／ｓ）／ボルトのＶＣＯ利得である狭レンジ電圧制御発振器である。第２信号経路８６内のコンデンサ及び抵抗器の値は、次のように設定される。
Ｃ１２＝０．０４７μＦ
Ｃ２２＝１μＦ
Ｒ１２＝６１．９ｋΩ
Ｒ２２＝１ＭΩ
Ｒ３２＝６１．９ｋΩ
Ｃ３２＝１μＦ
また、第１信号経路電圧制御発振器９８は、ある分周比で１，９７０，０００（ｒａｄ／ｓ）／ボルトのＶＣＯ利得である広レンジ電圧制御発振器である。第１信号経路８４内のコンデンサ及び抵抗器の値は、次のように設定される。
Ｃ１１＝４７ｐＦ
Ｃ２１＝０．００１μＦ
Ｒ１１＝３．９２ｋΩ
Ｒ２１＝２００ｋΩ
Ｒ３１＝３９．２ｋΩ
Ｃ３１＝１００ｐＦ
この実施例において、位相検出器８０の利得は、７８３μＡ／ｒａｄである。
【００５１】
図５を参照して、本発明の実施例を説明する。実施例において、信号源（テスト・ソース）１４０が被試験装置である。信号源１４０が信号１４６を発生し、この信号が測定機器１４２や他の測定装置をループスルーして、オシロスコープ１４４に入力する信号となる。なお、オシロスコープは、表示器１４５を具えている。本発明の実施例において、測定機器１４２のループスルー経路は、能動的なループスルーである。本発明の別の実施例において、測定機器１４２内のループスルー経路は、受動的なループスルーでもよい。測定機器１４２は、上述した本発明の実施例に応じたアナログのタイプＩＩＩ位相拘束ループを具えており、入力信号１４６に拘束されて出力信号１４８を発生する。この出力信号１４８は、測定機器１４２から利用可能であり、オシロスコープ１４４用のトリガとして用いられる。本発明の実施例において、出力信号１４８は、測定機器１４２の背面パネルから利用可能である。
【００５２】
本発明の実施例において、信号源１４０は、ビデオ・ソースでもよく、発生された信号１４６は、オシロスコープ１４４の表示器１４５に表示される入力となり、ジッタのあるクロック信号でもよい。本発明の実施例において、オシロスコープの１４４の表示器１４５に「アイ」ダイアグラムを表示してもよい。「アイ」ダイアグラムの垂直軸が入力データ１４６の表示であり、「アイ」ダイアグラムの水平軸が、抽出クロック信号（抽出されたクロック信号）１４８でトリガされた線形掃引信号でもよい。
【００５３】
図６を参照して本発明の実施例を説明する。この実施例において、信号源（テスト・ソース）１５０が試験される。信号源１５０は、信号１５７を発生し、この信号１５７は、測定機器１５２や他の測定装置、及びオシロスコープ１５４に独立して分配される。オシロスコープ１５４は、表示器１５５を有する。本発明の実施例において、分配増幅器（図示せず）を用いて、信号１５７を独立して分配してもよい。測定機器１５２は、本発明の上述の実施例によるアナログのタイプＩＩＩ位相拘束ループを具えているので、測定機器１５２から利用可能な出力信号１５９が発生し、これをオシロスコープ１５４のトリガ信号として使用できる。本発明の実施例において、出力信号１５９は、出力信号１５９は、測定機器１５２の背面パネルから利用可能である。
【００５４】
本発明の実施例において、信号源１５０は、ビデオ・ソースでもよく、発生された信号１５７は、オシロスコープ１５４の表示器１５５に表示される入力となり、ジッタのあるクロック信号でもよい。本発明の実施例において、オシロスコープの１５４の表示器１５５に「アイ」ダイアグラムを表示してもよい。「アイ」ダイアグラムの垂直軸が入力データ１５７の表示であり、「アイ」ダイアグラムの水平軸が、抽出クロック信号１５９でトリガされた線形掃引信号でもよい。
【００５５】
図７を参照して、本発明の実施例を説明する。実施例において、アナログのタイプＩＩＩ位相拘束ループ装置は、第１信号経路１５６及び第２信号経路１５８である２個の信号経路の間で選択を行う経路選択器１６０を有する。入力基準信号１６１及び帰還信号１６２は、選択された経路を通過する。本発明の実施例において、経路選択は、帯域幅パラメータに基づく。
【００５６】
第１信号経路１５６は、第１信号経路位相検出器と呼ぶ位相検出器１７０と、第１の第１信号経路積分器と呼ぶ第１積分器１７２と、第２の第１信号経路積分器と呼ぶ第２積分器１７４と、第１信号経路電圧制御発振器と呼ぶ電圧制御発振器１７６とを具えている。選択機構１６０を介して第１信号経路１５６が選択されると、入力基準信号１６１及び帰還信号１６２が第１信号経路位相検出器１７０に供給される。この第１信号経路位相検出器１７０は、入力基準信号１６１及び帰還信号１６２の間の位相差を表すエラー信号１７１を発生する。このエラー信号は、第１の第１信号経路積分器１７２の入力に供給され、この第１信号経路積分器１７２は、入力エラー信号１７１に応答して、第１信号経路積分信号１７３を発生する。第２の第１信号経路積分器１７４は、第１信号経路積分信号１７３に応答して、第１信号経路エラー電圧信号１７５を発生する。第１信号経路エラー電圧信号１７５は、第１信号経路電圧制御発振器１７６用の制御電圧信号である。第１信号経路電圧制御発振器１７６は、第１信号経路出力周期信号１７７を発生する。本発明の実施例において、第１の第１信号経路積分器１７２及び第２の第１信号経路積分器１７４は、第１信号経路にて利得１で正の位相マージンを与えるように設計されている。本発明の実施例において、位相拘束ループ装置内での利得１でアクティブの２個のゼロにより、利得１での正の位相マージンを実現する。
【００５７】
第２信号経路１５８は、第２信号経路位相検出器と呼ぶ位相検出器１８０と、第１の第２信号経路積分器と呼ぶ第１積分器１８２と、第２の第２信号経路積分器と呼ぶ第２積分器１８４と、第２信号経路電圧制御発振器と呼ぶ電圧制御発振器１８６とを具えている。選択機構１６０を介して第２信号経路１５８が選択されると、入力基準信号１６１及び帰還信号１６２が第２信号経路位相検出器１８０に供給される。この第２信号経路位相検出器１８０は、入力基準信号１６１及び帰還信号１６２の間の位相差を表すエラー信号１８１を発生する。このエラー信号は、第１の第２信号経路積分器１８２の入力に供給され、この第２信号経路積分器１８２は、入力エラー信号１８１に応答して、第２信号経路積分信号１８３を発生する。第２の第２信号経路積分器１８４は、第２信号経路積分信号１８３に応答して、第２信号経路エラー電圧信号１８５を発生する。第２信号経路エラー電圧信号１８５は、第２信号経路電圧制御発振器１８６用の制御電圧信号である。第２信号経路電圧制御発振器１８６は、第２信号経路出力周期信号１８７を発生する。本発明の実施例において、第１の第２信号経路積分器１８２及び第２の第２信号経路積分器１８４は、第２信号経路にて利得１で正の位相マージンを与えるように設計されている。本発明の実施例において、位相拘束ループ装置内での利得１でアクティブの２個のゼロにより、利得１での正の位相マージンを実現する。
【００５８】
選択機構１７８に応じて、第１信号経路出力周期信号１７７及び第２信号経路出力周期信号１８７から、タイプＩＩＩ位相拘束ループ装置の帰還信号１６２を選択できる。本発明の実施例において、選択機構１７８は、帯域幅選択器に基づいている。
【００５９】
本発明の実施例において、だい１信号経路１５６が高速ループに対応し、第２信号経路１５８が低速ループに対応する。実施例において、高速ループは、１００ＫＨｚ付近の利得１のクロスオーバー周波数を有し、低速ループは、１０Ｈｚ付近の利得１のクロスオーバー周波数を有する。本発明の実施例において、第１信号経路の利得１のクロスオーバー周波数及び第２信号経路の利得１のクロスオーバー周波数は、ジッタ領域及びワンダー領域を分ける境界周波数に関連する。本発明の別の実施例において、第１信号経路の利得１のクロスオーバー周波数が第１境界周波数に関連し、第２信号経路の利得１のクロスオーバー周波数が第２境界周波数に関連する。
【００６０】
本発明の別の実施例において、アナログのタイプＩＩＩ位相拘束ループ装置は、３個以上の信号経路を具えてもよく、各経路が帯域幅区分に対応する。
【００６１】
上述で用いた用語及び表現は、説明のための用語であり、本発明を限定するものではない。また、これら用語や表現は、図示し上述した機能と等価なものを排除するものでもない。本発明の要旨は、特許請求の範囲の記載に基づく。
【符号の説明】
【００６２】
２、３０、５０、８０、１７０、１８０ 位相検出器
８、８４、１５６ 第１信号経路
１０、８６、１５８ 第２信号経路
１４、２８、１７８ 選択機構
１６、１８、２２、２６、３４、３６、５４、５６、９４、９６、１００、１０２、１７２、１７４、１８２、１８４ 積分器
２０、２６、３８、５８、９８、１０４、１７６、１８６ 電圧制御発振器
１６０ 経路選択器
【特許請求の範囲】
【請求項１】
アナログ位相拘束ループ装置であって、
該アナログ位相拘束ループ装置は、
ａ）該アナログ位相拘束ループ装置の入力基準信号及び出力信号の間の位相差を表すエラー信号を発生する位相検出器と、
ｂ）第１帯域幅パラメータ値が選択されたときに上記エラー信号を第１信号経路に供給し、第２帯域幅パラメータ値が選択されたときに上記エラー信号を第２信号経路に供給する第１選択器とを具え、
ｉ）上記第１信号経路は、
（１）上記エラー信号を積分して第１信号経路積分信号を発生する第１の第１信号経路積分器と、
（２）上記第１信号経路積分信号を積分して第１信号経路エラー電圧信号を発生する第２の第１信号経路積分器と、
（３）上記第１信号経路エラー電圧信号に応答して第１信号経路出力信号を発生する第１信号経路電圧制御発振器と
を具え、
ｉｉ）上記第２信号経路は、
（１）上記エラー信号を積分して第２信号経路積分信号を発生する第１の第２信号経路積分器と、
（２）上記第２信号経路積分信号を積分して第２信号経路エラー電圧信号を発生する第２の第２信号経路積分器と、
（３）上記第２信号経路エラー電圧信号に応答して第２信号経路出力信号を発生する第２信号経路電圧制御発振器と
を具え、
上記アナログ位相拘束ループ装置は、
ｃ）上記第１帯域幅パラメータ値が選択されたときに上記第１信号経路出力信号を上記出力信号として選択し、上記帯域幅パラメータ値が選択されたときに上記第２信号経路出力信号を上記出力信号として選択する第２選択器と、
ｄ）上記出力信号を上記位相検出器に供給する帰還接続と
を更に具えたアナログ位相拘束ループ装置。
【請求項２】
アイ・ダイアグラム用の測定機器に時間基準を供給する時間基準供給装置であって、
該時間基準供給装置は、
ａ）アナログ位相拘束ループ装置を具え、
該アナログ位相拘束ループ装置は、
ｉ）上記アナログ位相拘束ループ装置の入力基準信号及び出力の間の位相差を表すエラー信号を発生する位相検出器と、
ｉｉ）第１帯域幅パラメータ値が選択されたときに上記エラー信号を高速ループ信号経路に供給する第１選択器とを具え、
上記高速ループ信号経路は、
（１）上記エラー信号を積分して第１ループ経路積分信号を発生する第１高速ループ経路積分器と、
（２）上記高速ループ経路積分信号を積分して第１高速ループ経路エラー電圧信号を発生する第２高速ループ積分器と、
（３）上記高速ループ経路エラー電圧信号に応答して高速ループ出力信号を発生する高速ループ経路電圧制御発振器と
を具え、
上記アナログ位相拘束ループ装置は、
ｉｉｉ）第２帯域幅パラメータ値が選択されたときに上記エラー信号を低速ループ信号経路に供給する第２選択器を更に具え、
上記低速ループ信号経路は、
（１）上記エラー信号を積分して低速ループ経路積分信号を発生する第１低速ループ積分器と、
（２）上記低速ループ経路積分信号を積分して低速ループ経路エラー電圧信号を発生する第２低速ループ経路積分器と、
（３）上記低速ループ経路エラー電圧信号に応答して低速ループ出力信号を発生する低速ループ経路電圧制御発振器とを具え、
上記アナログ位相拘束ループ装置は、
ｉｖ）上記第１帯域幅パラメータ値が選択されたときに上記高速ループ出力信号を上記出力信号として選択する第３選択器と、
ｖ）上記第２帯域幅パラメータ値が選択されたときに上記低速ループ出力信号を上記出力信号として選択する第４選択器と、
ｖｉ）上記出力信号を上記位相検出器に供給する帰還接続とを更に具え、
上記時間基準供給装置は、
ｂ）上記出力信号を上記測定機器に供給するアクセス・ポートを更に具えた時間基準供給装置。
【請求項３】
アナログ位相拘束ループ装置であって、
ａ）該アナログ位相拘束ループ装置の入力基準信号及び出力信号の間の位相差を表すエラー信号を発生する位相検出器と、
ｂ）上記エラー信号を積分して第１積分信号を発生する第１積分器と、
ｃ）上記第１積分信号を積分してエラー電圧信号を発生する第２積分器と、
ｄ）上記エラー電圧信号に応答して出力信号を発生する電圧制御発振器と、
ｅ）上記出力信号を上記位相検出器に供給する帰還接続と
を具え、
ｆ）上記第１積分器及び上記第２積分器が利得１で正の位相マージンを提供する
ことを特徴とするアナログ位相拘束ループ装置。
【請求項４】
アナログ位相拘束ループ装置であって、
該アナログ位相拘束ループ装置は、
ａ）第１帯域幅パラメータ値が選択されたときに入力基準信号の第１信号経路への供給並びに出力信号の上記第１信号経路への供給を行い、上記第２帯域幅パラメータ値が選択されたときに上記入力基準信号の第２信号経路への供給並びに上記出力信号の上記第２信号経路への供給を行う第１選択器を具え、
ｉ）上記第１信号経路は、
（１）上記入力基準信号及び上記出力信号の間の位相差を表す第１信号経路エラー信号を発生する第１信号経路位相検出器と、
（２）上記第１信号経路エラー信号を積分して第１信号経路積分信号を発生する第１の第１信号経路積分器と、
（３）上記第１信号経路積分信号を積分して第１信号経路エラー電圧信号を発生する第２の第１信号経路積分器と、
（４）上記第１信号経路エラー電圧信号に応答して第１信号経路出力信号を発生する第１信号経路電圧制御発振器とを具え、
ｉｉ）上記第２信号経路は、
（１）上記入力基準信号及び上記出力信号の間の位相差を表す第２信号経路エラー信号を発生する第２信号経路位相検出器と、
（２）上記第２信号経路エラー信号を積分して第２信号経路積分信号を発生する第１の第２信号経路積分器と、
（３）上記第２信号経路積分信号を積分して第２信号経路エラー電圧信号を発生する第２の第２信号経路積分器と、
（４）上記第２信号経路エラー電圧信号に応答して第２信号経路出力信号を発生する第２信号経路電圧制御発振器とを具え、
上記アナログ位相拘束ループ装置は、
ｂ）上記第１帯域幅パラメータ値が選択されたときに上記第１信号経路出力信号を上記出力信号として選択し、上記第２帯域幅パラメータ値が選択されたときに上記第２信号経路出力信号を上記出力信号として選択する出力選択器と、
ｃ）上記出力信号を上記経路選択器に供給する帰還接続と
を更に具えるアナログ位相拘束ループ装置。
【請求項１】
アナログ位相拘束ループ装置であって、
該アナログ位相拘束ループ装置は、
ａ）該アナログ位相拘束ループ装置の入力基準信号及び出力信号の間の位相差を表すエラー信号を発生する位相検出器と、
ｂ）第１帯域幅パラメータ値が選択されたときに上記エラー信号を第１信号経路に供給し、第２帯域幅パラメータ値が選択されたときに上記エラー信号を第２信号経路に供給する第１選択器とを具え、
ｉ）上記第１信号経路は、
（１）上記エラー信号を積分して第１信号経路積分信号を発生する第１の第１信号経路積分器と、
（２）上記第１信号経路積分信号を積分して第１信号経路エラー電圧信号を発生する第２の第１信号経路積分器と、
（３）上記第１信号経路エラー電圧信号に応答して第１信号経路出力信号を発生する第１信号経路電圧制御発振器と
を具え、
ｉｉ）上記第２信号経路は、
（１）上記エラー信号を積分して第２信号経路積分信号を発生する第１の第２信号経路積分器と、
（２）上記第２信号経路積分信号を積分して第２信号経路エラー電圧信号を発生する第２の第２信号経路積分器と、
（３）上記第２信号経路エラー電圧信号に応答して第２信号経路出力信号を発生する第２信号経路電圧制御発振器と
を具え、
上記アナログ位相拘束ループ装置は、
ｃ）上記第１帯域幅パラメータ値が選択されたときに上記第１信号経路出力信号を上記出力信号として選択し、上記帯域幅パラメータ値が選択されたときに上記第２信号経路出力信号を上記出力信号として選択する第２選択器と、
ｄ）上記出力信号を上記位相検出器に供給する帰還接続と
を更に具えたアナログ位相拘束ループ装置。
【請求項２】
アイ・ダイアグラム用の測定機器に時間基準を供給する時間基準供給装置であって、
該時間基準供給装置は、
ａ）アナログ位相拘束ループ装置を具え、
該アナログ位相拘束ループ装置は、
ｉ）上記アナログ位相拘束ループ装置の入力基準信号及び出力の間の位相差を表すエラー信号を発生する位相検出器と、
ｉｉ）第１帯域幅パラメータ値が選択されたときに上記エラー信号を高速ループ信号経路に供給する第１選択器とを具え、
上記高速ループ信号経路は、
（１）上記エラー信号を積分して第１ループ経路積分信号を発生する第１高速ループ経路積分器と、
（２）上記高速ループ経路積分信号を積分して第１高速ループ経路エラー電圧信号を発生する第２高速ループ積分器と、
（３）上記高速ループ経路エラー電圧信号に応答して高速ループ出力信号を発生する高速ループ経路電圧制御発振器と
を具え、
上記アナログ位相拘束ループ装置は、
ｉｉｉ）第２帯域幅パラメータ値が選択されたときに上記エラー信号を低速ループ信号経路に供給する第２選択器を更に具え、
上記低速ループ信号経路は、
（１）上記エラー信号を積分して低速ループ経路積分信号を発生する第１低速ループ積分器と、
（２）上記低速ループ経路積分信号を積分して低速ループ経路エラー電圧信号を発生する第２低速ループ経路積分器と、
（３）上記低速ループ経路エラー電圧信号に応答して低速ループ出力信号を発生する低速ループ経路電圧制御発振器とを具え、
上記アナログ位相拘束ループ装置は、
ｉｖ）上記第１帯域幅パラメータ値が選択されたときに上記高速ループ出力信号を上記出力信号として選択する第３選択器と、
ｖ）上記第２帯域幅パラメータ値が選択されたときに上記低速ループ出力信号を上記出力信号として選択する第４選択器と、
ｖｉ）上記出力信号を上記位相検出器に供給する帰還接続とを更に具え、
上記時間基準供給装置は、
ｂ）上記出力信号を上記測定機器に供給するアクセス・ポートを更に具えた時間基準供給装置。
【請求項３】
アナログ位相拘束ループ装置であって、
ａ）該アナログ位相拘束ループ装置の入力基準信号及び出力信号の間の位相差を表すエラー信号を発生する位相検出器と、
ｂ）上記エラー信号を積分して第１積分信号を発生する第１積分器と、
ｃ）上記第１積分信号を積分してエラー電圧信号を発生する第２積分器と、
ｄ）上記エラー電圧信号に応答して出力信号を発生する電圧制御発振器と、
ｅ）上記出力信号を上記位相検出器に供給する帰還接続と
を具え、
ｆ）上記第１積分器及び上記第２積分器が利得１で正の位相マージンを提供する
ことを特徴とするアナログ位相拘束ループ装置。
【請求項４】
アナログ位相拘束ループ装置であって、
該アナログ位相拘束ループ装置は、
ａ）第１帯域幅パラメータ値が選択されたときに入力基準信号の第１信号経路への供給並びに出力信号の上記第１信号経路への供給を行い、上記第２帯域幅パラメータ値が選択されたときに上記入力基準信号の第２信号経路への供給並びに上記出力信号の上記第２信号経路への供給を行う第１選択器を具え、
ｉ）上記第１信号経路は、
（１）上記入力基準信号及び上記出力信号の間の位相差を表す第１信号経路エラー信号を発生する第１信号経路位相検出器と、
（２）上記第１信号経路エラー信号を積分して第１信号経路積分信号を発生する第１の第１信号経路積分器と、
（３）上記第１信号経路積分信号を積分して第１信号経路エラー電圧信号を発生する第２の第１信号経路積分器と、
（４）上記第１信号経路エラー電圧信号に応答して第１信号経路出力信号を発生する第１信号経路電圧制御発振器とを具え、
ｉｉ）上記第２信号経路は、
（１）上記入力基準信号及び上記出力信号の間の位相差を表す第２信号経路エラー信号を発生する第２信号経路位相検出器と、
（２）上記第２信号経路エラー信号を積分して第２信号経路積分信号を発生する第１の第２信号経路積分器と、
（３）上記第２信号経路積分信号を積分して第２信号経路エラー電圧信号を発生する第２の第２信号経路積分器と、
（４）上記第２信号経路エラー電圧信号に応答して第２信号経路出力信号を発生する第２信号経路電圧制御発振器とを具え、
上記アナログ位相拘束ループ装置は、
ｂ）上記第１帯域幅パラメータ値が選択されたときに上記第１信号経路出力信号を上記出力信号として選択し、上記第２帯域幅パラメータ値が選択されたときに上記第２信号経路出力信号を上記出力信号として選択する出力選択器と、
ｃ）上記出力信号を上記経路選択器に供給する帰還接続と
を更に具えるアナログ位相拘束ループ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−２５３９７９（Ｐ２００９−２５３９７９Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００９−８６４１０（Ｐ２００９−８６４１０）
【出願日】平成２１年３月３１日（２００９．３．３１）
【出願人】（３９１００２３４０）テクトロニクス・インコーポレイテッド (234)
【氏名又は名称原語表記】ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２１年３月３１日（２００９．３．３１）
【出願人】（３９１００２３４０）テクトロニクス・インコーポレイテッド (234)
【氏名又は名称原語表記】ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．
【Ｆターム（参考）】
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