アナログ作動およびデジタル作動される電圧制御発振回路
【課題】電源電圧を小さくした場合でも、出力周波数の同期範囲を十分に大きくすることのできる電圧制御発振回路を提供する。
【解決手段】ＶＣＯ回路（２０）は、コイル（２１）と、このコイルに並列の一定容量値の容量素子（２４）と、調整可能な容量素子（２２、２３）とを有する。第１容量素子（２２）は、１つまたは複数のバラクタ−から形成され、その容量は、アナログ制御電圧（Ｖｔｕｎｅ）により調整可能である。第２容量素子（２３）は、デジタルビットワードＶＣＷＤ［Ｎ：１］により作動可能な複数の容量素子の配列部から形成される。ＶＣＯ（２０）のデジタル較正は、現時点の制御電圧が、特定の電圧の範囲内にあるか否かを判定し、特定の電圧範囲内でない場合、デジタルビットワードが、１ビット値ずつ上昇または低下する。
【解決手段】ＶＣＯ回路（２０）は、コイル（２１）と、このコイルに並列の一定容量値の容量素子（２４）と、調整可能な容量素子（２２、２３）とを有する。第１容量素子（２２）は、１つまたは複数のバラクタ−から形成され、その容量は、アナログ制御電圧（Ｖｔｕｎｅ）により調整可能である。第２容量素子（２３）は、デジタルビットワードＶＣＷＤ［Ｎ：１］により作動可能な複数の容量素子の配列部から形成される。ＶＣＯ（２０）のデジタル較正は、現時点の制御電圧が、特定の電圧の範囲内にあるか否かを判定し、特定の電圧範囲内でない場合、デジタルビットワードが、１ビット値ずつ上昇または低下する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１の前提部に記載された電圧制御発振回路に関する。
【背景技術】
【０００２】
今日、多数の電子回路が、電圧制御発振器（ＶＣＯ）を利用している。この応用の具体的に重要な１つの分野は、移動通信の分野であり、ここでは電圧制御発振器を位相同期回路中に用いて、安定性および精度の高い出力周波数を生成する。
【０００３】
今日、システムオンチップ（ＳＯＣ）応用における最も重要なチップ技術はＣＭＯＳ技術である。この技術において、クリティカルディメンジョンが絶えず小さくなるにつれ、電源電圧も低減されている。しかし、アナログ回路技術には、このデジタル回路技術で行なわれるスケーリングを適用することはできない。電源電圧が回路寸法に応じて小さくなる場合の、ＶＣＯ回路における最大の欠点は、同期範囲が狭まることである。これにより、小さな周波数範囲しかカバーされず、その結果、大量生産では技術上の誤差および温度の変動により問題が生じる。
【０００４】
従来技術のＶＣＯ設計では、通常、同期範囲が広いバラクタダイオードが用いられ、所望の周波数範囲をカバーしている。図１に従来技術の電圧制御発振回路１０を概略的に示す。この電圧制御発振回路１０が備えるＬＣ共振回路は、１つの回路パスに、コイル素子１．１・１．２を有し、前記回路パスに対して並列に接続されている回路パスに、バラクタ２．１・２．２を有する。バラクタ２．１・２．２は、容量値が印加電圧に依存する容量素子であり、ここでは、前記容量素子の各ソース入力に供給されるアナログ電圧信号Ｖｔｕｎｅにより、所定の範囲内で容量値を可変調整できる。このように、共振回路は、誘導コイル素子１．１・１．２と、バラクタ２．１・２．２とから形成される。交差接続ゲートを有する２つのトランジスタ３．１・３．２の正帰還作用により、必要なループ利得が確保される。ＶＣＯ発振器からの出力電圧信号は、出力端子Ａ・Ｂにおいて得ることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＶＣＯ回路の動作周波数範囲を決めるバラクタ２．１・２．２の容量値の範囲の設計においては、最初から温度およびプロセス誤差の影響を見込む必要がある。しかし、上述の従来のＶＣＯ設計では、例えば、０．１３μｍのクリティカルディメンジョンを有するサブミクロンのＣＭＯＳ技術では、電源電圧の大きさが変更される、すなわち低下することに基づく欠点が生じる。その欠点の１つは、電源電圧が低下することにより、ＶＣＯ回路中の同期範囲も同様に小さくなってしまうことである。バラクタダイオードの容量比Ｃｍａｘ／Ｃｍｉｎは以前のままほぼ一定であるので、電源電圧が低下することにより、出力周波数の同期範囲が小さくなってしまう。したがって、所望の周波数範囲全体に渡ってＶＣＯ回路の性能を十分確保しつつ、生産誤差および温度変動を考慮に入れるための、適切な方策が必要である。
【０００６】
これゆえに、本発明は、電源電圧を小さくした場合でも、出力周波数の同期範囲を十分に大きくすることのできる電圧制御発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の上記目的は、請求項１の特徴部により達成される。より良い形態およびより洗練された形態については、従属請求項に示す。
【０００８】
本発明に係る電圧制御発振回路は、少なくとも１つの誘導素子と、印加電圧に依存する容量値を有するとともに、アナログ制御電圧が印加されて前記容量値が制御されるように作動される少なくとも１つの第１容量素子とを、発振周波数を決定する共振回路の少なくとも一部を構成するように備える電圧制御発振回路において、複数の第２容量素子からなる配列部を備え、前記配列部は、入力されるデジタルビットワード（ＶＣＷＤ［Ｎ：１］）に応じて、所定数の前記第２容量素子を前記共振回路の一部として前記共振回路に組み込むように作動される。
【０００９】
このように、本発明は、デジタルビットワードによる動作により、電圧制御発振回路を同期させることを提供している。
【００１０】
また、電圧に依存する容量値を有する前記第１容量素子が複数設けられていてもよい。この複数の第１容量素子は、例えば、バラクタ、または、バラクタダイオードである。
【００１１】
第２容量素子の配列部は、例えば、互いに並列接続された複数のキャパシタなどの、複数の容量素子で構成することができる。この配列部の一部をなす各容量素子すなわち各第２容量素子は、例えば、前記誘導素子と前記第１容量素子とに並列に接続されるようになっている。前記第２容量素子の各々の容量値は、例えば互いに等しい大きさとする。この配列部は、デジタルビットワードにより作動可能であり、ビット位置の設定が０であるか１であるかに応じて、このビット位置により指定されたキャパシタが、スイッチにより接続される、または、接続を切断される。
【００１２】
電圧制御発振回路の好適な実施形態の一つとして、バラクタに供給される現時点のアナログ制御電圧が、所定の電圧範囲内にあるか否かを判定する制御装置を備えた構成が挙げられる。制御装置は、この判定結果に応じて、第２容量素子の配列部に供給されるデジタルビットワードを現在の値のままとするか、１ビット値ずつ上昇または低下させる。制御装置は、このために比較器を備えていてもよい。例えば、この比較器の第１入力には現時点の制御電圧が供給され、比較器の第２入力には、前記所定の電圧範囲の上限値または下限値が供給される。
【００１３】
以上の本発明に係る電圧制御発振回路は、通常、位相同期回路の一部となる。この電圧制御発振回路のデジタル制御は、位相同期回路または送受信回路の、様々な状況下または様々な動作時点において行われる。調整可能な周波数範囲の全体は、いくつかのグループに分けられ、それぞれのグループが、特定の数の送信チャネルまたは受信チャネルを有するようにすることができる。例えば、送信動作または受信動作を開始する前に、まず、デジタル制御を、各グループの各チャンネルに対して実施することができる。デジタル制御を実施するときには常に、まず、現時点のＶＣＯ設定を有する位相同期回路が、ロック時間が終了するまで待機し、その後、修正されたデジタルビットワードを算出して保存する。その後、送信／受信装置が、送信または受信の能動モードに変われば、特定の周波数チャネルを選択する度に、レジスタから保存された各デジタルビットワードが呼び出され、ＶＣＯへ供給される。
【発明を実施するための最良の形態】
【００１４】
以下に、添付の図面を参照し、例示した実施形態を用いて、本発明をより詳細に説明する。
【００１５】
図１は、従来の電圧制御発振回路の構成を示す図である。
【００１６】
図２は、本発明の実施形態を示し、デジタル容量アレイとアナログ制御バラクタとを有する電圧制御発振回路の構成例を示す図である。
【００１７】
図３は、複数の参照電圧を生成し、参照電圧のうちの１つと、制御電圧とを比較器に入力するという構成例を示す図である。
【００１８】
図４は、デジタル制御の流れを示すフローチャートの例を示す図である。
【００１９】
図２は、本発明の一実施形態を示す電圧制御発振回路（ＶＣＯ）２０の構成を示す図である。電流源３５の入力は、電源ＶＤＤに接続され、電流源３５の出力はコイル２１に接続されている。コイル（誘導素子）２１は、一定の容量値を有するキャパシタ２４と、それぞれ印加される電圧に応じて容量値が制御されるように作動する可変容量値の容量素子２２・２３とに並列接続されている。コイル２１と、容量素子２２〜２４とは、ＬＣ共振回路を形成している。トランジスタ２５・２６は、これらの回路素子に並列接続されていて、交差接続ゲートを有するが、これらのトランジスタ２５・２６により、正帰還による必要なループ利得が確保される。
【００２０】
アナログ制御電圧Ｖｔｕｎｅにより作動される容量素子（第１容量素子）２２は、例えばバラクタ、すなわち、印加電圧に依存する容量値を有するキャパシタを備える素子である。電圧制御発振回路２０はこの容量素子２２を１つまたは複数備えている。容量素子（第２容量素子）２３は、デジタルビットワードＶＣＷＤ［Ｎ：１］により作動されるキャパシタであり、電圧制御発振回路２０は複数の容量素子２３からなる配列部すなわちアレイを備えている。この中に含まれる各容量素子２３すなわちキャパシタは、例えば、標準的な所定の容量値を有し、それぞれ、ビット毎に作動させることができる。例えば、デジタルビットワードを１ビット値上昇させると、あるキャパシタが接続可能になり、デジタルビットワードを１ビット値低下させると、あるキャパシタの接続が切断される。
【００２１】
このように、本実施形態では、コイル２１と容量素子２２とは、電圧制御発振回路の発振周波数を決定する共振回路の少なくとも一部を構成しており、容量素子２３の配列部は、入力されるデジタルビットワードＶＣＷＤ［Ｎ：１］に応じて、所定数の容量素子２３を前記共振回路の一部として前記共振回路に組み込むように作動される。
【００２２】
制御電圧により同期範囲を選択する場合には、送信または受信の能動モードに切り替わる前に、ＶＣＯを制御して発振周波数をその範囲の中間の周波数に合わせるとよい。あるいは、能動モード中に、ＶＣＯを連続的に制御して、発振周波数の上記中間の周波数への合わせ込みを行うことも可能である。ＶＣＯによりカバーされる周波数範囲を、いくつかのグループに分け、それぞれのグループが、例えば、８つの周波数チャネルを有するようにしてもよい。
【００２３】
本実施形態におけるＶＣＯのデジタル制御すなわち較正は、ある周波数範囲内で調整される各周波数に対するアナログ制御電圧を、所定の電圧の範囲内に収めるということを基本としている。すなわち、比較器を用いて、現時点で使用しているアナログ制御電圧を、所定の周波数範囲の上限値または下限値と比較する。比較の結果に応じて、デジタルビットワードＶＣＷＤ（Ｎ：１）を、１ビット値ずつ上昇または低下させる。
【００２４】
図３は、２つの参照電圧の生成、および、該参照電圧とアナログ制御電圧との比較を説明するためのブロック図である。この回路を用いて、現時点のアナログ制御電圧が、所定の電圧の枠内（範囲内）にあるか否かをチェックする。このために、２つの参照電圧として、電圧Ｖｒｅｆ，ｌｏｗ（枠の下限値）と電圧Ｖｒｅｆ．ｈｉｇｈ（枠の上限値）とを、バンドギャップ回路３０と、その下流にある参照電圧回路３１とにより生成する。参照電圧回路３１から得られたこれらの参照電圧は、個々のＶＣＯにおける代表的な周波数値に対応するものである。スイッチの位置により、２つの参照電圧のうちの１つが比較器３２の第１入力に入力され、一方、この時点でのアナログ制御電圧Ｖｔｕｎｅが、比較器３２の第２入力に入力される。位相同期回路（ＰＬＬ）（ＶＣＯは、この位相同期回路の一部分である）がロックするのに要するＰＬＬのロック時間すなわち制御時間が経過した後に、アナログ制御電圧すなわち同期電圧が参照電圧値Ｖｒｅｆ，ｌｏｗ・Ｖｒｅｆ．ｈｉｇｈと比較されるような制御が、繰り返し行われる。同期電圧が枠内の電圧である場合に制御は完了し、ＶＣＯの調整が完了する。同期電圧が、参照電圧値Ｖｒｅｆ，ｈｉｇｈよりも高い、または、Ｖｒｅｆ．ｌｏｗよりも低い場合には、容量素子２３の配列部全体の容量値が、デジタルビットワードによって増加または減少する。
【００２５】
図４は、制御の流れを示す概略フローチャートである。図中のＶＣＯＭＵＸの値が１である場合には、同期電圧は高い方の参照電圧値と比較され、ＶＣＯＭＵＸの値が０である場合には、同期電圧は低い方の参照電圧値と比較される。ＶＣＯＡＤＪＣｏｍｐの値は、比較器からの出力値である。調整アルゴリズムは以下のように実行される。
工程１．ＰＬＬのロック時間すなわち制御時間を設定する。
工程２．参照電圧は、（図３のスイッチの位置により）低い方の電圧値（下限値）または高い方の電圧値（上限値）に調節される。
工程３．所望の中間の周波数ＭｉｄＦｒｅｑおよびそれに対応するグループ番号ＧｒｏｕｐＮｏを選択する。
工程４．較正が始まる。：内部カウンターを、ロック時間に基づいてＯＮする。
工程５．内部カウンターの値が「０」になれば、ＰＬＬがロックされて比較器３２の出力がデジタル部により読み取られたことを意味する。比較された電圧値に基づき（工程２参照）ＶＣＷＤ［Ｎ：１］が、１ビット値ずつ上昇または低下する。内部カウンターは、再びロック時間をロードする。比較器の出力により、限界値を上回ったこと、または、下回ったことが示されれば、すぐに参照電圧が他方の限界値に切り替わる。
工程６．所望の同期電圧が電圧枠内に入るまで、工程５を繰り返す。
工程７．ＶＣＷＤ［Ｎ：１］の最後の値を、対応するレジスタに保存する。
【００２６】
上述の一連の工程を、各グループの各チャネルに対して実施する。能動モードでは、ＰＬＬを作動させる前に、各所望のチャネル用に、デジタルビットワードＶＣＷＤ［Ｎ：１］の適切な値がＶＣＯに与えられる。
【図面の簡単な説明】
【００２７】
【図１】従来の電圧制御発振回路の構成を示す図である。
【図２】本発明の実施形態を示し、デジタル容量アレイとアナログ制御バラクタとを有する電圧制御発振回路の構成例を示す図である。
【図３】図３は、複数の参照電圧を生成し、参照電圧のうちの１つと、制御電圧とを比較器に入力するという構成例を示す図である。
【図４】デジタル制御の流れを示すフローチャートの例を示す図である。
【符号の説明】
【００２８】
２０ 電圧制御発振回路
２１ コイル（誘導素子）
２２ 容量素子（第１容量素子）
２３ 容量素子（第２容量素子）
【技術分野】
【０００１】
本発明は、請求項１の前提部に記載された電圧制御発振回路に関する。
【背景技術】
【０００２】
今日、多数の電子回路が、電圧制御発振器（ＶＣＯ）を利用している。この応用の具体的に重要な１つの分野は、移動通信の分野であり、ここでは電圧制御発振器を位相同期回路中に用いて、安定性および精度の高い出力周波数を生成する。
【０００３】
今日、システムオンチップ（ＳＯＣ）応用における最も重要なチップ技術はＣＭＯＳ技術である。この技術において、クリティカルディメンジョンが絶えず小さくなるにつれ、電源電圧も低減されている。しかし、アナログ回路技術には、このデジタル回路技術で行なわれるスケーリングを適用することはできない。電源電圧が回路寸法に応じて小さくなる場合の、ＶＣＯ回路における最大の欠点は、同期範囲が狭まることである。これにより、小さな周波数範囲しかカバーされず、その結果、大量生産では技術上の誤差および温度の変動により問題が生じる。
【０００４】
従来技術のＶＣＯ設計では、通常、同期範囲が広いバラクタダイオードが用いられ、所望の周波数範囲をカバーしている。図１に従来技術の電圧制御発振回路１０を概略的に示す。この電圧制御発振回路１０が備えるＬＣ共振回路は、１つの回路パスに、コイル素子１．１・１．２を有し、前記回路パスに対して並列に接続されている回路パスに、バラクタ２．１・２．２を有する。バラクタ２．１・２．２は、容量値が印加電圧に依存する容量素子であり、ここでは、前記容量素子の各ソース入力に供給されるアナログ電圧信号Ｖｔｕｎｅにより、所定の範囲内で容量値を可変調整できる。このように、共振回路は、誘導コイル素子１．１・１．２と、バラクタ２．１・２．２とから形成される。交差接続ゲートを有する２つのトランジスタ３．１・３．２の正帰還作用により、必要なループ利得が確保される。ＶＣＯ発振器からの出力電圧信号は、出力端子Ａ・Ｂにおいて得ることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＶＣＯ回路の動作周波数範囲を決めるバラクタ２．１・２．２の容量値の範囲の設計においては、最初から温度およびプロセス誤差の影響を見込む必要がある。しかし、上述の従来のＶＣＯ設計では、例えば、０．１３μｍのクリティカルディメンジョンを有するサブミクロンのＣＭＯＳ技術では、電源電圧の大きさが変更される、すなわち低下することに基づく欠点が生じる。その欠点の１つは、電源電圧が低下することにより、ＶＣＯ回路中の同期範囲も同様に小さくなってしまうことである。バラクタダイオードの容量比Ｃｍａｘ／Ｃｍｉｎは以前のままほぼ一定であるので、電源電圧が低下することにより、出力周波数の同期範囲が小さくなってしまう。したがって、所望の周波数範囲全体に渡ってＶＣＯ回路の性能を十分確保しつつ、生産誤差および温度変動を考慮に入れるための、適切な方策が必要である。
【０００６】
これゆえに、本発明は、電源電圧を小さくした場合でも、出力周波数の同期範囲を十分に大きくすることのできる電圧制御発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の上記目的は、請求項１の特徴部により達成される。より良い形態およびより洗練された形態については、従属請求項に示す。
【０００８】
本発明に係る電圧制御発振回路は、少なくとも１つの誘導素子と、印加電圧に依存する容量値を有するとともに、アナログ制御電圧が印加されて前記容量値が制御されるように作動される少なくとも１つの第１容量素子とを、発振周波数を決定する共振回路の少なくとも一部を構成するように備える電圧制御発振回路において、複数の第２容量素子からなる配列部を備え、前記配列部は、入力されるデジタルビットワード（ＶＣＷＤ［Ｎ：１］）に応じて、所定数の前記第２容量素子を前記共振回路の一部として前記共振回路に組み込むように作動される。
【０００９】
このように、本発明は、デジタルビットワードによる動作により、電圧制御発振回路を同期させることを提供している。
【００１０】
また、電圧に依存する容量値を有する前記第１容量素子が複数設けられていてもよい。この複数の第１容量素子は、例えば、バラクタ、または、バラクタダイオードである。
【００１１】
第２容量素子の配列部は、例えば、互いに並列接続された複数のキャパシタなどの、複数の容量素子で構成することができる。この配列部の一部をなす各容量素子すなわち各第２容量素子は、例えば、前記誘導素子と前記第１容量素子とに並列に接続されるようになっている。前記第２容量素子の各々の容量値は、例えば互いに等しい大きさとする。この配列部は、デジタルビットワードにより作動可能であり、ビット位置の設定が０であるか１であるかに応じて、このビット位置により指定されたキャパシタが、スイッチにより接続される、または、接続を切断される。
【００１２】
電圧制御発振回路の好適な実施形態の一つとして、バラクタに供給される現時点のアナログ制御電圧が、所定の電圧範囲内にあるか否かを判定する制御装置を備えた構成が挙げられる。制御装置は、この判定結果に応じて、第２容量素子の配列部に供給されるデジタルビットワードを現在の値のままとするか、１ビット値ずつ上昇または低下させる。制御装置は、このために比較器を備えていてもよい。例えば、この比較器の第１入力には現時点の制御電圧が供給され、比較器の第２入力には、前記所定の電圧範囲の上限値または下限値が供給される。
【００１３】
以上の本発明に係る電圧制御発振回路は、通常、位相同期回路の一部となる。この電圧制御発振回路のデジタル制御は、位相同期回路または送受信回路の、様々な状況下または様々な動作時点において行われる。調整可能な周波数範囲の全体は、いくつかのグループに分けられ、それぞれのグループが、特定の数の送信チャネルまたは受信チャネルを有するようにすることができる。例えば、送信動作または受信動作を開始する前に、まず、デジタル制御を、各グループの各チャンネルに対して実施することができる。デジタル制御を実施するときには常に、まず、現時点のＶＣＯ設定を有する位相同期回路が、ロック時間が終了するまで待機し、その後、修正されたデジタルビットワードを算出して保存する。その後、送信／受信装置が、送信または受信の能動モードに変われば、特定の周波数チャネルを選択する度に、レジスタから保存された各デジタルビットワードが呼び出され、ＶＣＯへ供給される。
【発明を実施するための最良の形態】
【００１４】
以下に、添付の図面を参照し、例示した実施形態を用いて、本発明をより詳細に説明する。
【００１５】
図１は、従来の電圧制御発振回路の構成を示す図である。
【００１６】
図２は、本発明の実施形態を示し、デジタル容量アレイとアナログ制御バラクタとを有する電圧制御発振回路の構成例を示す図である。
【００１７】
図３は、複数の参照電圧を生成し、参照電圧のうちの１つと、制御電圧とを比較器に入力するという構成例を示す図である。
【００１８】
図４は、デジタル制御の流れを示すフローチャートの例を示す図である。
【００１９】
図２は、本発明の一実施形態を示す電圧制御発振回路（ＶＣＯ）２０の構成を示す図である。電流源３５の入力は、電源ＶＤＤに接続され、電流源３５の出力はコイル２１に接続されている。コイル（誘導素子）２１は、一定の容量値を有するキャパシタ２４と、それぞれ印加される電圧に応じて容量値が制御されるように作動する可変容量値の容量素子２２・２３とに並列接続されている。コイル２１と、容量素子２２〜２４とは、ＬＣ共振回路を形成している。トランジスタ２５・２６は、これらの回路素子に並列接続されていて、交差接続ゲートを有するが、これらのトランジスタ２５・２６により、正帰還による必要なループ利得が確保される。
【００２０】
アナログ制御電圧Ｖｔｕｎｅにより作動される容量素子（第１容量素子）２２は、例えばバラクタ、すなわち、印加電圧に依存する容量値を有するキャパシタを備える素子である。電圧制御発振回路２０はこの容量素子２２を１つまたは複数備えている。容量素子（第２容量素子）２３は、デジタルビットワードＶＣＷＤ［Ｎ：１］により作動されるキャパシタであり、電圧制御発振回路２０は複数の容量素子２３からなる配列部すなわちアレイを備えている。この中に含まれる各容量素子２３すなわちキャパシタは、例えば、標準的な所定の容量値を有し、それぞれ、ビット毎に作動させることができる。例えば、デジタルビットワードを１ビット値上昇させると、あるキャパシタが接続可能になり、デジタルビットワードを１ビット値低下させると、あるキャパシタの接続が切断される。
【００２１】
このように、本実施形態では、コイル２１と容量素子２２とは、電圧制御発振回路の発振周波数を決定する共振回路の少なくとも一部を構成しており、容量素子２３の配列部は、入力されるデジタルビットワードＶＣＷＤ［Ｎ：１］に応じて、所定数の容量素子２３を前記共振回路の一部として前記共振回路に組み込むように作動される。
【００２２】
制御電圧により同期範囲を選択する場合には、送信または受信の能動モードに切り替わる前に、ＶＣＯを制御して発振周波数をその範囲の中間の周波数に合わせるとよい。あるいは、能動モード中に、ＶＣＯを連続的に制御して、発振周波数の上記中間の周波数への合わせ込みを行うことも可能である。ＶＣＯによりカバーされる周波数範囲を、いくつかのグループに分け、それぞれのグループが、例えば、８つの周波数チャネルを有するようにしてもよい。
【００２３】
本実施形態におけるＶＣＯのデジタル制御すなわち較正は、ある周波数範囲内で調整される各周波数に対するアナログ制御電圧を、所定の電圧の範囲内に収めるということを基本としている。すなわち、比較器を用いて、現時点で使用しているアナログ制御電圧を、所定の周波数範囲の上限値または下限値と比較する。比較の結果に応じて、デジタルビットワードＶＣＷＤ（Ｎ：１）を、１ビット値ずつ上昇または低下させる。
【００２４】
図３は、２つの参照電圧の生成、および、該参照電圧とアナログ制御電圧との比較を説明するためのブロック図である。この回路を用いて、現時点のアナログ制御電圧が、所定の電圧の枠内（範囲内）にあるか否かをチェックする。このために、２つの参照電圧として、電圧Ｖｒｅｆ，ｌｏｗ（枠の下限値）と電圧Ｖｒｅｆ．ｈｉｇｈ（枠の上限値）とを、バンドギャップ回路３０と、その下流にある参照電圧回路３１とにより生成する。参照電圧回路３１から得られたこれらの参照電圧は、個々のＶＣＯにおける代表的な周波数値に対応するものである。スイッチの位置により、２つの参照電圧のうちの１つが比較器３２の第１入力に入力され、一方、この時点でのアナログ制御電圧Ｖｔｕｎｅが、比較器３２の第２入力に入力される。位相同期回路（ＰＬＬ）（ＶＣＯは、この位相同期回路の一部分である）がロックするのに要するＰＬＬのロック時間すなわち制御時間が経過した後に、アナログ制御電圧すなわち同期電圧が参照電圧値Ｖｒｅｆ，ｌｏｗ・Ｖｒｅｆ．ｈｉｇｈと比較されるような制御が、繰り返し行われる。同期電圧が枠内の電圧である場合に制御は完了し、ＶＣＯの調整が完了する。同期電圧が、参照電圧値Ｖｒｅｆ，ｈｉｇｈよりも高い、または、Ｖｒｅｆ．ｌｏｗよりも低い場合には、容量素子２３の配列部全体の容量値が、デジタルビットワードによって増加または減少する。
【００２５】
図４は、制御の流れを示す概略フローチャートである。図中のＶＣＯＭＵＸの値が１である場合には、同期電圧は高い方の参照電圧値と比較され、ＶＣＯＭＵＸの値が０である場合には、同期電圧は低い方の参照電圧値と比較される。ＶＣＯＡＤＪＣｏｍｐの値は、比較器からの出力値である。調整アルゴリズムは以下のように実行される。
工程１．ＰＬＬのロック時間すなわち制御時間を設定する。
工程２．参照電圧は、（図３のスイッチの位置により）低い方の電圧値（下限値）または高い方の電圧値（上限値）に調節される。
工程３．所望の中間の周波数ＭｉｄＦｒｅｑおよびそれに対応するグループ番号ＧｒｏｕｐＮｏを選択する。
工程４．較正が始まる。：内部カウンターを、ロック時間に基づいてＯＮする。
工程５．内部カウンターの値が「０」になれば、ＰＬＬがロックされて比較器３２の出力がデジタル部により読み取られたことを意味する。比較された電圧値に基づき（工程２参照）ＶＣＷＤ［Ｎ：１］が、１ビット値ずつ上昇または低下する。内部カウンターは、再びロック時間をロードする。比較器の出力により、限界値を上回ったこと、または、下回ったことが示されれば、すぐに参照電圧が他方の限界値に切り替わる。
工程６．所望の同期電圧が電圧枠内に入るまで、工程５を繰り返す。
工程７．ＶＣＷＤ［Ｎ：１］の最後の値を、対応するレジスタに保存する。
【００２６】
上述の一連の工程を、各グループの各チャネルに対して実施する。能動モードでは、ＰＬＬを作動させる前に、各所望のチャネル用に、デジタルビットワードＶＣＷＤ［Ｎ：１］の適切な値がＶＣＯに与えられる。
【図面の簡単な説明】
【００２７】
【図１】従来の電圧制御発振回路の構成を示す図である。
【図２】本発明の実施形態を示し、デジタル容量アレイとアナログ制御バラクタとを有する電圧制御発振回路の構成例を示す図である。
【図３】図３は、複数の参照電圧を生成し、参照電圧のうちの１つと、制御電圧とを比較器に入力するという構成例を示す図である。
【図４】デジタル制御の流れを示すフローチャートの例を示す図である。
【符号の説明】
【００２８】
２０ 電圧制御発振回路
２１ コイル（誘導素子）
２２ 容量素子（第１容量素子）
２３ 容量素子（第２容量素子）
【特許請求の範囲】
【請求項１】
少なくとも１つの誘導素子（２１）と、
印加電圧に依存する容量値を有するとともに、アナログ制御電圧（Ｖｔｕｎｅ）が印加されて前記容量値が制御されるように作動される少なくとも１つの第１容量素子（２２）とを、発振周波数を決定する共振回路の少なくとも一部を構成するように備える電圧制御発振回路（２０）において、
複数の第２容量素子からなる配列部を備え、前記配列部は、入力されるデジタルビットワード（ＶＣＷＤ［Ｎ：１］）に応じて、所定数の前記第２容量素子を前記共振回路の一部として前記共振回路に組み込むように作動されることを特徴とする電圧制御発振回路（２０）。
【請求項２】
前記第１容量素子（２２）は複数設けられていることを特徴とする請求項１に記載の電圧制御発振回路。
【請求項３】
前記第１容量素子（２２）はバラクタであることを特徴とする請求項１または２に記載の電圧制御発振回路。
【請求項４】
現時点の前記アナログ制御電圧が所定の電圧範囲内にあるか否かを判定し、その判定結果に応じて、前記デジタルビットワードを現在の値のままとするか、１ビット値ずつ上昇または低下させる制御装置（３０−３２）を備えていることを特徴とする請求項１ないし３のいずれか１項に記載の電圧制御発振回路。
【請求項５】
前記制御装置（３０−３２）は比較器（３２）を備え、前記比較器の第１入力には現時点の前記アナログ制御電圧が供給され、前記比較器の第２入力には、前記所定の電圧範囲の上限値または下限値が供給されることを特徴とする請求項４に記載の電圧制御発振回路。
【請求項６】
請求項１ないし５のいずれか１項に記載の電圧制御発振回路を有する位相同期回路（ＰＬＬ）。
【請求項１】
少なくとも１つの誘導素子（２１）と、
印加電圧に依存する容量値を有するとともに、アナログ制御電圧（Ｖｔｕｎｅ）が印加されて前記容量値が制御されるように作動される少なくとも１つの第１容量素子（２２）とを、発振周波数を決定する共振回路の少なくとも一部を構成するように備える電圧制御発振回路（２０）において、
複数の第２容量素子からなる配列部を備え、前記配列部は、入力されるデジタルビットワード（ＶＣＷＤ［Ｎ：１］）に応じて、所定数の前記第２容量素子を前記共振回路の一部として前記共振回路に組み込むように作動されることを特徴とする電圧制御発振回路（２０）。
【請求項２】
前記第１容量素子（２２）は複数設けられていることを特徴とする請求項１に記載の電圧制御発振回路。
【請求項３】
前記第１容量素子（２２）はバラクタであることを特徴とする請求項１または２に記載の電圧制御発振回路。
【請求項４】
現時点の前記アナログ制御電圧が所定の電圧範囲内にあるか否かを判定し、その判定結果に応じて、前記デジタルビットワードを現在の値のままとするか、１ビット値ずつ上昇または低下させる制御装置（３０−３２）を備えていることを特徴とする請求項１ないし３のいずれか１項に記載の電圧制御発振回路。
【請求項５】
前記制御装置（３０−３２）は比較器（３２）を備え、前記比較器の第１入力には現時点の前記アナログ制御電圧が供給され、前記比較器の第２入力には、前記所定の電圧範囲の上限値または下限値が供給されることを特徴とする請求項４に記載の電圧制御発振回路。
【請求項６】
請求項１ないし５のいずれか１項に記載の電圧制御発振回路を有する位相同期回路（ＰＬＬ）。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００６−１７４４５５（Ｐ２００６−１７４４５５Ａ）
【公開日】平成１８年６月２９日（２００６．６．２９）
【国際特許分類】
【出願番号】特願２００５−３５７３６９（Ｐ２００５−３５７３６９）
【出願日】平成１７年１２月１２日（２００５．１２．１２）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公開日】平成１８年６月２９日（２００６．６．２９）
【国際特許分類】
【出願日】平成１７年１２月１２日（２００５．１２．１２）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
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