センサチップを有する半導体チップ装置及びその製造方法
【解決手段】キャリア（１）上に、接着層（４）、ＡＳＩＣチップ（２）及びセンサチップ（３）が上下方向に配設される。これらのチップを電気的に接続するためのチップ間接続部材（５）が設けられると共に、ＡＳＩＣチップ内の集積回路を外部と電気的に接続するためのＡＳＩＣ用接続部（６）が設けられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、部品を大幅に小型化するという要求を満たすような、センサチップのパッケージング及びＡＳＩＣチップのパッケージングに関する。
【背景技術】
【０００２】
圧力センサや温度センサなどの半導体センサは、そのセンサに適合するハウジング内に装着されるのが一般的であり、このような目的のため、ＳＭＤセラミックハウジングを用いることが可能である。このハウジングでは、いわゆるダイボンディングと呼ばれる方法により半導体チップが装着された後、ボンディングワイヤを用い、適宜ハウジング内の別の半導体チップやハウジングのコンタクトパッドとの接続が行われる。それぞれのセンサの適用に対応して設けられる集積回路は、いわゆるＡＳＩＣ（特定用途集積回路）チップとして集積される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
このような比較的複雑な手法で製造される半導体チップ装置は、多くの場合に過大となる容積を占有することになる。従って、十分に小型化して機械的及び熱機械的に安定したセンサの構造を確保しながら、少なくとも１つのセンサチップと少なくとも１つのＡＳＩＣチップとを一緒に装着可能とすることが求められている。
【０００４】
例えば、半導体チップ用のキャリアとして、ＰＣＢ（プリント配線基板）、及びＨＴＣＣ（高温焼成セラミック）またはＬＴＣＣ（低温焼成セラミック）からなる基板が知られている。このようなタイプのキャリアには、外部との接続手段も設けられている。
【０００５】
本発明の目的は、容易に製造することが可能な、センサチップ及びＡＳＩＣチップのための小型化された半導体チップ装置、及びその製造方法を具体化することにある。
【課題を解決するための手段】
【０００６】
このような目的は、請求項１に記載された特徴を備える半導体チップ装置、及び請求項９に記載された特徴を備える半導体チップ装置の製造方法によりそれぞれ達成される。また、様々な態様は、各従属請求項によって明らかとなる。
【０００７】
半導体チップ装置においては、集積回路を有するＡＳＩＣチップがキャリアの上面に配設される。適切な接着層が固定のために設けられる。キャリアから離間する方向に向くＡＳＩＣチップの上面の上方にセンサチップが配設され、チップ間接続部材を介し、このセンサチップが前記集積回路と電気的に接続されている。このような目的のため、具体的には、はんだボール（はんだバンプ）を設けることや、例えばフリップチップ実装で知られているような、接続用に設けられるスタッドバンプの接続接点を介した接続を行うことが可能である。ＡＳＩＣチップ内の集積回路を外部と電気的に接続するためのＡＳＩＣ用接続部が設けられ、このＡＳＩＣ用接続部は、例えばキャリア内のメッキスルーホール及び／または再配線部と電気的に接続された導体トラックによって形成することができる。
【０００８】
半導体チップ構造体の製造方法においては、ＡＳＩＣチップが、例えばポリマフィルムのような接着層または接着フィルムを介してキャリア上に固定される。ＡＳＩＣチップを配設する際には、キャリアの上面に窪みを設け、この窪みの中にＡＳＩＣチップを入れるようにしてもよい。このように、ＡＳＩＣチップが全体的または部分的にキャリア内に埋め込まれるような態様の場合、ＡＳＩＣ用接続部の導体トラックは、平面状に形成して同一層内に設けることが可能である。半導体チップ装置の上面は、例えばフィルムを重ね合わせるなどして、カバー層で覆われているのが好ましい。更に、半導体チップ装置はモールドコンパウンド内に埋め込まれた状態とすることもできる。
【０００９】
製造方法の具体的な一態様においては、分解可能な、特に熱分解可能な材料からなるカバー層が用いられると共に、モールドコンパウンドも用いられる。カバー層は、センサチップの上面部分において露出するか、もしくは少なくともモールドコンパウンドの開口内にあって、除去されるようになっている。この結果、センサチップとモールドコンパウンドとの間には隙間が形成され、センサチップはモールドコンパウンドから機械的に切り離された状態となる。
【図面の簡単な説明】
【００１０】
【図１】半導体チップ装置の一実施形態の断面図である。
【図２】半導体チップ装置の別の実施形態の断面図である。
【図３】２つのセンサチップを有する半導体チップ装置の実施形態の断面図である。
【図４】３次元配線を有する半導体チップ装置の実施形態の断面図である。
【図５】モールドコンパウンドを有する実施形態の図４と同様の断面図である。
【図６】カバー層及びモールドコンパウンドを有する実施形態の図４と同様の断面図である。
【図７】カバー層を除去した後の実施形態の図６と同様の断面図である。
【発明を実施するための形態】
【００１１】
半導体チップ装置及びその製造方法の実施形態について、添付の図面に基づき以下に詳細に説明する。
【００１２】
図１は、半導体チップ装置の一実施形態を断面で示している。キャリア１上にはチップが配設されており、このキャリア１は、単層とすることもできるし、必要に応じて平面状の再配線部とメッキスルーホールとを適切に組み合わせた多層とすることもできる。例えば、キャリア１としては、ＰＣＢ（プリント配線基板）、またはＨＴＣＣ（高温焼成セラミック）もしくはＬＴＣＣ（低温焼成セラミック）からなる基板などの積層基板が好適である。できるだけ薄型化したＡＳＩＣチップ２が、接着層４を介してキャリア１上に恒久的に固定される。接着層４は、例えば接着性を有した層とすることができる。ＡＳＩＣチップ２の固定には、それ自体公知のダイボンディング処理を適用することができる。この場合に一般的に用いられるダイボンディング用接着材を、ＡＳＩＣチップ２の接着に用いるのが好ましい。接着性を有した層に代えて、接着性を有したフィルム、特に一般的なダイボンディングフィルムを用いることが可能であり、この場合はＡＳＩＣチップ２の下面に初めに貼付しておくのが好ましく、その後、ＡＳＩＣチップ２はこのフィルムを用いてキャリア１の上面に固定される。
【００１３】
接着層４の材料は、それぞれの場合においてＡＳＩＣチップ２のキャリア１に対する機械的結合が十分小さくなるように選択されるのが好ましい。即ち、この場合には接着層４の厚みと接着層４の材料が有する弾性率とを考慮する必要がある。典型的な厚みが５０μｍ程度の非常に薄いＡＳＩＣチップ２が設けられる場合、ＡＳＩＣチップ２は、ダイボンディングの後に、例えば絶縁層９のような、フィルム状であるのが好ましい絶縁保護層をＡＳＩＣチップ２上に重ね合わせるようにして、当該絶縁保護層内に埋め込まれるようにするのが好ましい。図１の断面図には、ＡＳＩＣチップ２の側方を包囲することにより平坦な上面を形成する平坦化層１０が更に示されている。こうして形成される平坦な上面には、絶縁層９を配置することが可能である。これら平坦化層１０及び絶縁層９は、一体的な層として、同一処理工程において形成してもよい。
【００１４】
ＡＳＩＣチップに対する必要な電気的接続は、それ自体が公知の方法を用いて行うことが可能である。ＡＳＩＣチップ内に集積されている回路の接続用端子は、ＡＳＩＣチップの上面に設けられており、絶縁層９に開口を設けることにより露出している。このような開口の形成は、例えばそれ自体が公知のレーザアブレーションの手法を用いることによって行われる。次に、金属であるのが好ましい導電材料を、例えばスパッタリングなどによって付着させた後、パターンを形成するための写真的な技術を用いるような処理工程により、ＡＳＩＣ用接続部６が形成される。このようにして形成された導体トラックは、電気メッキ法を用いることにより、必要に応じて補強することが可能であり、この電気メッキ法は無電解式であるのが好ましい。
【００１５】
キャリア１に向かう電気的接続として、キャリア１のビア（メッキスルーホール）７に対し、ＡＳＩＣ用接続部６が平坦化層１０を貫通して接触している。キャリア１内にあるこのようなビア７を介し、ＡＳＩＣチップはキャリア１の下面側との電気的な接続を行うことが可能となる。再配線のための導体構造が必要な場合は、キャリア１内にこれを設けることが可能である。
【００１６】
キャリア１から離間する方向に向くＡＳＩＣチップ２の上面の上方には、センサチップ３が配設されている。センサチップ内にあるセンサを、ＡＳＩＣチップ内の集積回路と電気的に接続するため、両チップ間に電気的接続部材が設けられている。以下では、この電気的接続部材のことをチップ間接続部材５と称する。チップ間接続部材５は、例えば、図１に示されているようにはんだボールで形成することが可能である。これに代えて、スタッドバンプをセンサチップに取り付けることも可能であり、このようなスタッドバンプを介し、はんだ付けまたは溶接によって、それぞれ対応する電気的接続がＡＳＩＣチップの接続部になされる。ＡＳＩＣチップ２の接続部は、図１に見られるように、絶縁層９に形成されている開口によって露出している。ＡＳＩＣチップ２上へのこのようなセンサチップ３の配設は、それ自体公知のフリップチップ実装法などの公知の製造方法によって行うことが可能である。
【００１７】
半導体チップ装置は、カバー層８を用い、外部環境の影響に対して保護されているのが好ましい。このカバー層８を用いることにより、必要に応じ、半導体チップ装置を外部に対して密封することができる。更に、電気的シールド（図１には示さず）を設けることも可能であって、このような電気的シールドは、例えば導電材料のスパッタリングにより形成することができる。こうして形成される電気的シールドは、必要に応じ電解処理によって補強され、電気的な接続が行われる。例えば、ＴｉまたはＷからなり典型的な厚さが約１００ｎｍの接着層に対して、少なくとも２００ｎｍの厚さの銅の層が設けられる。電気的シールドが設けられる前に、カバー層８及び絶縁層９を適切に除去することにより、シールドをハウジングと電気的に接続することができる。必要に応じ、文字などを表記可能な（例えば黒色ニッケルからなる）層を上面に接合してもよい。密封ハウジングを設けない場合には、レーザを用いて文字などの記入を行うためのベースとして、非導電層または半導体層をカバー層８上に溶射してもよい。
【００１８】
上述したような構造が高い柔軟性を有することにより、内部に配設されるチップは、キャリアの変形によって生じうるような機械的または熱機械的なゆがみに対して十分に保護されている。ＡＳＩＣチップとキャリアとの結合も、両者に熱機械的な安定が得られるように行うことが可能である。
【００１９】
図２は、別の実施形態における断面を示している。また、本実施形態は、キャリア１を多層構造とすることが可能な概略構造の一例を示すものである。図示した実施形態において、キャリア１は上面、第１キャリア層１１及び第２キャリア層１２を備えているが、必要に応じ、更に別の層を備えていてもよい。ビア７は、第１キャリア層１１と第２キャリア層１２との間に位置する平面状再配線部１３の導体トラックに接続されている。図示した実施形態においては、ＡＳＩＣ用接続部６の導体トラックを介し、ＡＳＩＣチップ２の複数の接続端子をそれぞれ個別に接続するようになっており、このような平面状再配線部１３を用いることにより、ＡＳＩＣ用接続部６の導体トラックを、外部との電気的接続のためにキャリア１の下面に配設された接続部に対し、所望のいかなる方法でも接続することが可能となる。従って、ＡＳＩＣチップ２の接続端子の配置に関わりなく、キャリア１の下面に外部接続用の接続部を原則として任意に配置することができる。このような多層キャリアは、他の実施形態でも用いることが可能であるが、他の実施形態では単一層のキャリアの形態しか図示していない。
【００２０】
図２の実施形態においてＡＳＩＣチップ２は、キャリア１の平坦な上面に配置されるのではなく、キャリア１の窪み１４内に配置されている。この窪み１４は、窪み１４以外の部分のキャリア１の上面が、キャリア１から離間する方向を向くＡＳＩＣチップ２の上面と面一となるように寸法形状を定めてもよい。このような構成は、平坦な上面に設けた平面状の導体トラックによりＡＳＩＣ用接続部６を形成することが可能となるので有利である。また、導電層からなり、キャリア１内のビア７への接続を行う導体トラックを形成するＡＳＩＣ用接続部６の構造を簡素化することも可能となる。ＡＳＩＣチップ２の上面には、図１の実施形態における絶縁層と同様に、絶縁層９を設けることが可能である。ＡＳＩＣチップ２と窪み１４の側壁部との間には、キャリア１からＡＳＩＣチップ２を機械的にできるだけ切り離すことができるように隙間１５を設けるのが好ましい。隙間１５には絶縁層９が掛け渡されており、このような目的のためには、特に絶縁層９が接合フィルムからなるのが好ましい。キャリア１から離間する方向を向くＡＳＩＣチップ２の上面、及び窪み１４の周囲にあるキャリア１の上面は、ほぼ同一平面上に位置するのが好ましい。一般的に、約１００μｍまでの微細な高さの違いは、絶縁層９によって吸収することが可能である。窪み１４が適切な深さを有する場合、本実施形態では平坦化層を用いることなく実質的に平坦な上面が得られる。
【００２１】
圧力センサが内部に組み込まれる場合のように、センサチップ３が周囲の環境との連通部を必要とする場合、カバー層８の適切な位置に開口部１６が設けられ、この開口部１６は、例えばレーザを用いて形成することが可能である。このような形式の開口部１６は、他の実施形態にも設けることが可能である。
【００２２】
図３は、更に別の実施形態の断面を示しており、この半導体チップ装置は２つのセンサチップ３，３’を備えている。この場合は、図３に示されるように、センサチップを横並びにするのが好ましい。但し、原理的にはセンサチップを上下に積み重ねることも可能である。空間を節約するため、２つのセンサチップ３，３’間の隙間１７はできるだけ小さくするようにしているが、これらセンサチップ３，３’間に十分な配置の自由度が確保できるような余裕を残すため、隙間１７を過剰に狭くしないようにするのが好ましい。各センサチップの大きさは、本実施形態においても半導体チップ装置の十分な小型化が実現できるように設定されている。本実施形態における他の部材は、図１に示す実施形態における部材に対応しており、同じ符号が用いられている。他の実施形態においても、複数のセンサチップを同様の方法で設けることが可能である。即ち、図２に示すようにＡＳＩＣチップ２がキャリア１の窪み１４の中に配置されている実施形態において、複数のセンサチップを設けることが可能である。このような目的のため、分離した複数の窪みを設けるようにしてもよいし、２つ以上のＡＳＩＣチップを収容可能な大きさの窪みを設けるようにしてもよい。
【００２３】
図４は、更に別の実施形態の断面を示しており、ＡＳＩＣチップ２は３次元配線を介してキャリア１に接続されている。即ち、ＡＳＩＣチップ２及び接着層４がキャリア１の上面に積層構造を形成しており、ＡＳＩＣ用配線部６は、この積層構造の側面に沿ってキャリア１の上面まで延設され、例えばＡＳＩＣ用接続部６がキャリア１のビア７との接続を行っている。本実施形態においても、センサチップ３の上方にはカバー層８が設けられるのが好ましい。また、本実施形態においても、はんだボールによりチップ間接続部材５が形成されており、これに代えてスタッドバンプまたはその他の一般的な電気的接続手段を設けることも可能である。
【００２４】
図４の実施形態の場合、使用する接着層４を、例えば典型的な厚さが約２５μｍ〜７５μｍのポリマ層などのフィルムとすれば、特に有効である。このような接着性を有するフィルムは、ＡＳＩＣチップ２がキャリア１に実装される前にＡＳＩＣチップ２の下面に装着されている。このような装着は、まだウエハ状態である間に行われるのが好ましい。接着性を有するフィルムが装着されたウエハは、個々の部品に分割され、図４に示すようにキャリア１上に固定される。ＡＳＩＣチップ２の上面、並びにＡＳＩＣチップ２及び接着層４の側面だけではなく、ＡＳＩＣチップ２の外側のキャリア１をも覆うようにして、絶縁層をＡＳＩＣチップ２の上面に重ね合わせて接合してもよい。ＡＳＩＣチップ２の接続部とチップ間接続部材５との接続を行うため、ＡＳＩＣチップ２及びキャリア１の接続部分において絶縁層を適宜取り去るようにしてもよい。
【００２５】
図５は、図４の実施形態に対応する実施形態を示しており、本実施形態では、カバー層８が充填材１８（例えば、モールディングコンパウンドまたは多層積層体）に置き換えられている。このような充填材１８がチップ複合体の側方を取り囲んでチップ複合体が埋め込まれることによって、より大きな平坦面が形成される。この後、必要に応じ、この平坦面に更にカバー層１９を接合することも可能であり、例えばこのカバー層は文字などを表記するために設けられる。図５において、カバー層１９は図１〜図４の実施形態におけるカバー層８よりも幾分薄く示されているが、これらのカバー層の相対的な厚さの関係はこれに限定されるものではない。例えば、カバー層１９は、典型的な厚さが約１００μｍのシリコン層とすることができる。充填材１８を有した半導体チップ装置を封入するため、例えば、それ自体公知のＣＳＳＰ（チップサイズ弾性表面波パッケージ）技術を適用することが可能であり、また、それ自体公知のグローブトップによる封止構造を形成することも可能である。
【００２６】
図６は、カバー層８及び充填材１８の両方を有した実施例を示している。有利な構成の１つとして、カバー層８は、必要に応じて充填材１８から除去される分解可能な材料からなる。具体的には、このように目的のために熱的に分解可能な材料が適している。カバー層８は、例えば一般的に１８０℃までは熱的に安定し、２５０℃を超える温度で熱的に分解するような薄板状フィルムとすることができる。チップ複合体を充填材１８に埋め込んだ後、充填材１８を削り取ることにより、または充填材１８に孔を形成することにより、薄板状フィルムの少なくとも一部が充填材１８で覆われないようにする。図６の断面図には、チップ複合体の上方に充填材１８が存在しないような例を示しており、チップ複合体の上方には充填材１８を塗布しないようにするか、或いは後処理でチップ複合体の上方から充填材１８を除去するようにしている。このようにして、充填材１８の上面と、センサチップ３の上方に位置するカバー層８の部分の上面とが連続面を形成する。カバー層８が覆い隠されないようにすれば、センサチップ３と充填材１８との間の部分を含め、カバー層８を熱処理によって完全に除去することが可能となる。
【００２７】
図７は、カバー層８を除去した後の製品を断面で示している。このときには、センサチップ３と充填材１８との間に隙間２０が存在しており、このような隙間２０により、センサチップ３は充填材１８から機械的に切り離された状態となる。従って、過度に大きくはない変形がキャリア１に生じた場合、充填材１８を介して機械的なストレスがセンサチップ３に伝達されることはない。明確化のため、図７には切断面における断面のみを示しているが、センサチップ３の全周を取り囲む充填材１８の側壁は、図視方向においても隙間２０をもってセンサチップ３から離間していることは明らかである。即ち、図７中に水平に延びる破線は、紙面の前後にある充填材１８の上縁を示すものである。本実施形態において半導体チップ装置は、必要に応じ外部に対して密封し、更に重ね合わされるカバーによって外部環境による影響に対して保護するようにしてもよい。
【００２８】
上述した半導体チップ装置及びその製造方法により、ＡＳＩＣチップと１つ以上のセンサチップとからなり、これらチップが機械的ストレスから良好に保護されるような十分に小型化された半導体チップ装置を実現することができる。また、外部環境による影響に対して十分な保護を得ることが可能となる。電気的接続に十分な順応性を持たせることが可能であることから、この半導体チップ装置を、様々なプリント基板、回路基板或いは基板などに適切に実装することが可能である。更に、この半導体チップ装置は、例えば圧力センサと温度センサといった複数のセンサを組み合わせる際の占有空間を節約することが可能となる。
【符号の説明】
【００２９】
１ キャリア
２ ＡＳＩＣチップ
３，３’ センサチップ
４ 接着層
５ チップ間接続部材
６ ＡＳＩＣ用接続部
７ ビア
８ カバー層
９ 絶縁層
１０ 平坦化層
１１ 第１キャリア層
１２ 第２キャリア層
１３ 平面状再配線部
１４ キャリアの窪み
１５ 隙間
１６ カバー層の開口部
１７ 隙間
１８ 充填材
１９ カバー層
２０ 隙間
【技術分野】
【０００１】
本発明は、部品を大幅に小型化するという要求を満たすような、センサチップのパッケージング及びＡＳＩＣチップのパッケージングに関する。
【背景技術】
【０００２】
圧力センサや温度センサなどの半導体センサは、そのセンサに適合するハウジング内に装着されるのが一般的であり、このような目的のため、ＳＭＤセラミックハウジングを用いることが可能である。このハウジングでは、いわゆるダイボンディングと呼ばれる方法により半導体チップが装着された後、ボンディングワイヤを用い、適宜ハウジング内の別の半導体チップやハウジングのコンタクトパッドとの接続が行われる。それぞれのセンサの適用に対応して設けられる集積回路は、いわゆるＡＳＩＣ（特定用途集積回路）チップとして集積される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
このような比較的複雑な手法で製造される半導体チップ装置は、多くの場合に過大となる容積を占有することになる。従って、十分に小型化して機械的及び熱機械的に安定したセンサの構造を確保しながら、少なくとも１つのセンサチップと少なくとも１つのＡＳＩＣチップとを一緒に装着可能とすることが求められている。
【０００４】
例えば、半導体チップ用のキャリアとして、ＰＣＢ（プリント配線基板）、及びＨＴＣＣ（高温焼成セラミック）またはＬＴＣＣ（低温焼成セラミック）からなる基板が知られている。このようなタイプのキャリアには、外部との接続手段も設けられている。
【０００５】
本発明の目的は、容易に製造することが可能な、センサチップ及びＡＳＩＣチップのための小型化された半導体チップ装置、及びその製造方法を具体化することにある。
【課題を解決するための手段】
【０００６】
このような目的は、請求項１に記載された特徴を備える半導体チップ装置、及び請求項９に記載された特徴を備える半導体チップ装置の製造方法によりそれぞれ達成される。また、様々な態様は、各従属請求項によって明らかとなる。
【０００７】
半導体チップ装置においては、集積回路を有するＡＳＩＣチップがキャリアの上面に配設される。適切な接着層が固定のために設けられる。キャリアから離間する方向に向くＡＳＩＣチップの上面の上方にセンサチップが配設され、チップ間接続部材を介し、このセンサチップが前記集積回路と電気的に接続されている。このような目的のため、具体的には、はんだボール（はんだバンプ）を設けることや、例えばフリップチップ実装で知られているような、接続用に設けられるスタッドバンプの接続接点を介した接続を行うことが可能である。ＡＳＩＣチップ内の集積回路を外部と電気的に接続するためのＡＳＩＣ用接続部が設けられ、このＡＳＩＣ用接続部は、例えばキャリア内のメッキスルーホール及び／または再配線部と電気的に接続された導体トラックによって形成することができる。
【０００８】
半導体チップ構造体の製造方法においては、ＡＳＩＣチップが、例えばポリマフィルムのような接着層または接着フィルムを介してキャリア上に固定される。ＡＳＩＣチップを配設する際には、キャリアの上面に窪みを設け、この窪みの中にＡＳＩＣチップを入れるようにしてもよい。このように、ＡＳＩＣチップが全体的または部分的にキャリア内に埋め込まれるような態様の場合、ＡＳＩＣ用接続部の導体トラックは、平面状に形成して同一層内に設けることが可能である。半導体チップ装置の上面は、例えばフィルムを重ね合わせるなどして、カバー層で覆われているのが好ましい。更に、半導体チップ装置はモールドコンパウンド内に埋め込まれた状態とすることもできる。
【０００９】
製造方法の具体的な一態様においては、分解可能な、特に熱分解可能な材料からなるカバー層が用いられると共に、モールドコンパウンドも用いられる。カバー層は、センサチップの上面部分において露出するか、もしくは少なくともモールドコンパウンドの開口内にあって、除去されるようになっている。この結果、センサチップとモールドコンパウンドとの間には隙間が形成され、センサチップはモールドコンパウンドから機械的に切り離された状態となる。
【図面の簡単な説明】
【００１０】
【図１】半導体チップ装置の一実施形態の断面図である。
【図２】半導体チップ装置の別の実施形態の断面図である。
【図３】２つのセンサチップを有する半導体チップ装置の実施形態の断面図である。
【図４】３次元配線を有する半導体チップ装置の実施形態の断面図である。
【図５】モールドコンパウンドを有する実施形態の図４と同様の断面図である。
【図６】カバー層及びモールドコンパウンドを有する実施形態の図４と同様の断面図である。
【図７】カバー層を除去した後の実施形態の図６と同様の断面図である。
【発明を実施するための形態】
【００１１】
半導体チップ装置及びその製造方法の実施形態について、添付の図面に基づき以下に詳細に説明する。
【００１２】
図１は、半導体チップ装置の一実施形態を断面で示している。キャリア１上にはチップが配設されており、このキャリア１は、単層とすることもできるし、必要に応じて平面状の再配線部とメッキスルーホールとを適切に組み合わせた多層とすることもできる。例えば、キャリア１としては、ＰＣＢ（プリント配線基板）、またはＨＴＣＣ（高温焼成セラミック）もしくはＬＴＣＣ（低温焼成セラミック）からなる基板などの積層基板が好適である。できるだけ薄型化したＡＳＩＣチップ２が、接着層４を介してキャリア１上に恒久的に固定される。接着層４は、例えば接着性を有した層とすることができる。ＡＳＩＣチップ２の固定には、それ自体公知のダイボンディング処理を適用することができる。この場合に一般的に用いられるダイボンディング用接着材を、ＡＳＩＣチップ２の接着に用いるのが好ましい。接着性を有した層に代えて、接着性を有したフィルム、特に一般的なダイボンディングフィルムを用いることが可能であり、この場合はＡＳＩＣチップ２の下面に初めに貼付しておくのが好ましく、その後、ＡＳＩＣチップ２はこのフィルムを用いてキャリア１の上面に固定される。
【００１３】
接着層４の材料は、それぞれの場合においてＡＳＩＣチップ２のキャリア１に対する機械的結合が十分小さくなるように選択されるのが好ましい。即ち、この場合には接着層４の厚みと接着層４の材料が有する弾性率とを考慮する必要がある。典型的な厚みが５０μｍ程度の非常に薄いＡＳＩＣチップ２が設けられる場合、ＡＳＩＣチップ２は、ダイボンディングの後に、例えば絶縁層９のような、フィルム状であるのが好ましい絶縁保護層をＡＳＩＣチップ２上に重ね合わせるようにして、当該絶縁保護層内に埋め込まれるようにするのが好ましい。図１の断面図には、ＡＳＩＣチップ２の側方を包囲することにより平坦な上面を形成する平坦化層１０が更に示されている。こうして形成される平坦な上面には、絶縁層９を配置することが可能である。これら平坦化層１０及び絶縁層９は、一体的な層として、同一処理工程において形成してもよい。
【００１４】
ＡＳＩＣチップに対する必要な電気的接続は、それ自体が公知の方法を用いて行うことが可能である。ＡＳＩＣチップ内に集積されている回路の接続用端子は、ＡＳＩＣチップの上面に設けられており、絶縁層９に開口を設けることにより露出している。このような開口の形成は、例えばそれ自体が公知のレーザアブレーションの手法を用いることによって行われる。次に、金属であるのが好ましい導電材料を、例えばスパッタリングなどによって付着させた後、パターンを形成するための写真的な技術を用いるような処理工程により、ＡＳＩＣ用接続部６が形成される。このようにして形成された導体トラックは、電気メッキ法を用いることにより、必要に応じて補強することが可能であり、この電気メッキ法は無電解式であるのが好ましい。
【００１５】
キャリア１に向かう電気的接続として、キャリア１のビア（メッキスルーホール）７に対し、ＡＳＩＣ用接続部６が平坦化層１０を貫通して接触している。キャリア１内にあるこのようなビア７を介し、ＡＳＩＣチップはキャリア１の下面側との電気的な接続を行うことが可能となる。再配線のための導体構造が必要な場合は、キャリア１内にこれを設けることが可能である。
【００１６】
キャリア１から離間する方向に向くＡＳＩＣチップ２の上面の上方には、センサチップ３が配設されている。センサチップ内にあるセンサを、ＡＳＩＣチップ内の集積回路と電気的に接続するため、両チップ間に電気的接続部材が設けられている。以下では、この電気的接続部材のことをチップ間接続部材５と称する。チップ間接続部材５は、例えば、図１に示されているようにはんだボールで形成することが可能である。これに代えて、スタッドバンプをセンサチップに取り付けることも可能であり、このようなスタッドバンプを介し、はんだ付けまたは溶接によって、それぞれ対応する電気的接続がＡＳＩＣチップの接続部になされる。ＡＳＩＣチップ２の接続部は、図１に見られるように、絶縁層９に形成されている開口によって露出している。ＡＳＩＣチップ２上へのこのようなセンサチップ３の配設は、それ自体公知のフリップチップ実装法などの公知の製造方法によって行うことが可能である。
【００１７】
半導体チップ装置は、カバー層８を用い、外部環境の影響に対して保護されているのが好ましい。このカバー層８を用いることにより、必要に応じ、半導体チップ装置を外部に対して密封することができる。更に、電気的シールド（図１には示さず）を設けることも可能であって、このような電気的シールドは、例えば導電材料のスパッタリングにより形成することができる。こうして形成される電気的シールドは、必要に応じ電解処理によって補強され、電気的な接続が行われる。例えば、ＴｉまたはＷからなり典型的な厚さが約１００ｎｍの接着層に対して、少なくとも２００ｎｍの厚さの銅の層が設けられる。電気的シールドが設けられる前に、カバー層８及び絶縁層９を適切に除去することにより、シールドをハウジングと電気的に接続することができる。必要に応じ、文字などを表記可能な（例えば黒色ニッケルからなる）層を上面に接合してもよい。密封ハウジングを設けない場合には、レーザを用いて文字などの記入を行うためのベースとして、非導電層または半導体層をカバー層８上に溶射してもよい。
【００１８】
上述したような構造が高い柔軟性を有することにより、内部に配設されるチップは、キャリアの変形によって生じうるような機械的または熱機械的なゆがみに対して十分に保護されている。ＡＳＩＣチップとキャリアとの結合も、両者に熱機械的な安定が得られるように行うことが可能である。
【００１９】
図２は、別の実施形態における断面を示している。また、本実施形態は、キャリア１を多層構造とすることが可能な概略構造の一例を示すものである。図示した実施形態において、キャリア１は上面、第１キャリア層１１及び第２キャリア層１２を備えているが、必要に応じ、更に別の層を備えていてもよい。ビア７は、第１キャリア層１１と第２キャリア層１２との間に位置する平面状再配線部１３の導体トラックに接続されている。図示した実施形態においては、ＡＳＩＣ用接続部６の導体トラックを介し、ＡＳＩＣチップ２の複数の接続端子をそれぞれ個別に接続するようになっており、このような平面状再配線部１３を用いることにより、ＡＳＩＣ用接続部６の導体トラックを、外部との電気的接続のためにキャリア１の下面に配設された接続部に対し、所望のいかなる方法でも接続することが可能となる。従って、ＡＳＩＣチップ２の接続端子の配置に関わりなく、キャリア１の下面に外部接続用の接続部を原則として任意に配置することができる。このような多層キャリアは、他の実施形態でも用いることが可能であるが、他の実施形態では単一層のキャリアの形態しか図示していない。
【００２０】
図２の実施形態においてＡＳＩＣチップ２は、キャリア１の平坦な上面に配置されるのではなく、キャリア１の窪み１４内に配置されている。この窪み１４は、窪み１４以外の部分のキャリア１の上面が、キャリア１から離間する方向を向くＡＳＩＣチップ２の上面と面一となるように寸法形状を定めてもよい。このような構成は、平坦な上面に設けた平面状の導体トラックによりＡＳＩＣ用接続部６を形成することが可能となるので有利である。また、導電層からなり、キャリア１内のビア７への接続を行う導体トラックを形成するＡＳＩＣ用接続部６の構造を簡素化することも可能となる。ＡＳＩＣチップ２の上面には、図１の実施形態における絶縁層と同様に、絶縁層９を設けることが可能である。ＡＳＩＣチップ２と窪み１４の側壁部との間には、キャリア１からＡＳＩＣチップ２を機械的にできるだけ切り離すことができるように隙間１５を設けるのが好ましい。隙間１５には絶縁層９が掛け渡されており、このような目的のためには、特に絶縁層９が接合フィルムからなるのが好ましい。キャリア１から離間する方向を向くＡＳＩＣチップ２の上面、及び窪み１４の周囲にあるキャリア１の上面は、ほぼ同一平面上に位置するのが好ましい。一般的に、約１００μｍまでの微細な高さの違いは、絶縁層９によって吸収することが可能である。窪み１４が適切な深さを有する場合、本実施形態では平坦化層を用いることなく実質的に平坦な上面が得られる。
【００２１】
圧力センサが内部に組み込まれる場合のように、センサチップ３が周囲の環境との連通部を必要とする場合、カバー層８の適切な位置に開口部１６が設けられ、この開口部１６は、例えばレーザを用いて形成することが可能である。このような形式の開口部１６は、他の実施形態にも設けることが可能である。
【００２２】
図３は、更に別の実施形態の断面を示しており、この半導体チップ装置は２つのセンサチップ３，３’を備えている。この場合は、図３に示されるように、センサチップを横並びにするのが好ましい。但し、原理的にはセンサチップを上下に積み重ねることも可能である。空間を節約するため、２つのセンサチップ３，３’間の隙間１７はできるだけ小さくするようにしているが、これらセンサチップ３，３’間に十分な配置の自由度が確保できるような余裕を残すため、隙間１７を過剰に狭くしないようにするのが好ましい。各センサチップの大きさは、本実施形態においても半導体チップ装置の十分な小型化が実現できるように設定されている。本実施形態における他の部材は、図１に示す実施形態における部材に対応しており、同じ符号が用いられている。他の実施形態においても、複数のセンサチップを同様の方法で設けることが可能である。即ち、図２に示すようにＡＳＩＣチップ２がキャリア１の窪み１４の中に配置されている実施形態において、複数のセンサチップを設けることが可能である。このような目的のため、分離した複数の窪みを設けるようにしてもよいし、２つ以上のＡＳＩＣチップを収容可能な大きさの窪みを設けるようにしてもよい。
【００２３】
図４は、更に別の実施形態の断面を示しており、ＡＳＩＣチップ２は３次元配線を介してキャリア１に接続されている。即ち、ＡＳＩＣチップ２及び接着層４がキャリア１の上面に積層構造を形成しており、ＡＳＩＣ用配線部６は、この積層構造の側面に沿ってキャリア１の上面まで延設され、例えばＡＳＩＣ用接続部６がキャリア１のビア７との接続を行っている。本実施形態においても、センサチップ３の上方にはカバー層８が設けられるのが好ましい。また、本実施形態においても、はんだボールによりチップ間接続部材５が形成されており、これに代えてスタッドバンプまたはその他の一般的な電気的接続手段を設けることも可能である。
【００２４】
図４の実施形態の場合、使用する接着層４を、例えば典型的な厚さが約２５μｍ〜７５μｍのポリマ層などのフィルムとすれば、特に有効である。このような接着性を有するフィルムは、ＡＳＩＣチップ２がキャリア１に実装される前にＡＳＩＣチップ２の下面に装着されている。このような装着は、まだウエハ状態である間に行われるのが好ましい。接着性を有するフィルムが装着されたウエハは、個々の部品に分割され、図４に示すようにキャリア１上に固定される。ＡＳＩＣチップ２の上面、並びにＡＳＩＣチップ２及び接着層４の側面だけではなく、ＡＳＩＣチップ２の外側のキャリア１をも覆うようにして、絶縁層をＡＳＩＣチップ２の上面に重ね合わせて接合してもよい。ＡＳＩＣチップ２の接続部とチップ間接続部材５との接続を行うため、ＡＳＩＣチップ２及びキャリア１の接続部分において絶縁層を適宜取り去るようにしてもよい。
【００２５】
図５は、図４の実施形態に対応する実施形態を示しており、本実施形態では、カバー層８が充填材１８（例えば、モールディングコンパウンドまたは多層積層体）に置き換えられている。このような充填材１８がチップ複合体の側方を取り囲んでチップ複合体が埋め込まれることによって、より大きな平坦面が形成される。この後、必要に応じ、この平坦面に更にカバー層１９を接合することも可能であり、例えばこのカバー層は文字などを表記するために設けられる。図５において、カバー層１９は図１〜図４の実施形態におけるカバー層８よりも幾分薄く示されているが、これらのカバー層の相対的な厚さの関係はこれに限定されるものではない。例えば、カバー層１９は、典型的な厚さが約１００μｍのシリコン層とすることができる。充填材１８を有した半導体チップ装置を封入するため、例えば、それ自体公知のＣＳＳＰ（チップサイズ弾性表面波パッケージ）技術を適用することが可能であり、また、それ自体公知のグローブトップによる封止構造を形成することも可能である。
【００２６】
図６は、カバー層８及び充填材１８の両方を有した実施例を示している。有利な構成の１つとして、カバー層８は、必要に応じて充填材１８から除去される分解可能な材料からなる。具体的には、このように目的のために熱的に分解可能な材料が適している。カバー層８は、例えば一般的に１８０℃までは熱的に安定し、２５０℃を超える温度で熱的に分解するような薄板状フィルムとすることができる。チップ複合体を充填材１８に埋め込んだ後、充填材１８を削り取ることにより、または充填材１８に孔を形成することにより、薄板状フィルムの少なくとも一部が充填材１８で覆われないようにする。図６の断面図には、チップ複合体の上方に充填材１８が存在しないような例を示しており、チップ複合体の上方には充填材１８を塗布しないようにするか、或いは後処理でチップ複合体の上方から充填材１８を除去するようにしている。このようにして、充填材１８の上面と、センサチップ３の上方に位置するカバー層８の部分の上面とが連続面を形成する。カバー層８が覆い隠されないようにすれば、センサチップ３と充填材１８との間の部分を含め、カバー層８を熱処理によって完全に除去することが可能となる。
【００２７】
図７は、カバー層８を除去した後の製品を断面で示している。このときには、センサチップ３と充填材１８との間に隙間２０が存在しており、このような隙間２０により、センサチップ３は充填材１８から機械的に切り離された状態となる。従って、過度に大きくはない変形がキャリア１に生じた場合、充填材１８を介して機械的なストレスがセンサチップ３に伝達されることはない。明確化のため、図７には切断面における断面のみを示しているが、センサチップ３の全周を取り囲む充填材１８の側壁は、図視方向においても隙間２０をもってセンサチップ３から離間していることは明らかである。即ち、図７中に水平に延びる破線は、紙面の前後にある充填材１８の上縁を示すものである。本実施形態において半導体チップ装置は、必要に応じ外部に対して密封し、更に重ね合わされるカバーによって外部環境による影響に対して保護するようにしてもよい。
【００２８】
上述した半導体チップ装置及びその製造方法により、ＡＳＩＣチップと１つ以上のセンサチップとからなり、これらチップが機械的ストレスから良好に保護されるような十分に小型化された半導体チップ装置を実現することができる。また、外部環境による影響に対して十分な保護を得ることが可能となる。電気的接続に十分な順応性を持たせることが可能であることから、この半導体チップ装置を、様々なプリント基板、回路基板或いは基板などに適切に実装することが可能である。更に、この半導体チップ装置は、例えば圧力センサと温度センサといった複数のセンサを組み合わせる際の占有空間を節約することが可能となる。
【符号の説明】
【００２９】
１ キャリア
２ ＡＳＩＣチップ
３，３’ センサチップ
４ 接着層
５ チップ間接続部材
６ ＡＳＩＣ用接続部
７ ビア
８ カバー層
９ 絶縁層
１０ 平坦化層
１１ 第１キャリア層
１２ 第２キャリア層
１３ 平面状再配線部
１４ キャリアの窪み
１５ 隙間
１６ カバー層の開口部
１７ 隙間
１８ 充填材
１９ カバー層
２０ 隙間
【特許請求の範囲】
【請求項１】
センサを有するセンサチップ（３）と、
集積回路を有するＡＳＩＣチップ（２）と
を備えた半導体チップ装置であって、
前記ＡＳＩＣチップ（２）がキャリア（１）上に配設され、
前記センサチップ（３）は、前記キャリア（１）から離間する方向に向く前記ＡＳＩＣチップ（２）の上面の上方に配設されており、
前記センサと前記ＡＳＩＣチップ（２）内の集積回路との電気的接続を行うチップ間接続部材（５）が設けられると共に、
前記ＡＳＩＣチップ（２）内の集積回路を外部と電気的に接続するためのＡＳＩＣ用接続部（６）が設けられることを特徴とする半導体チップ装置。
【請求項２】
前記ＡＳＩＣチップ（２）は、接着層（４）を介して前記キャリア（１）に固定されることを特徴とする請求項１に記載の半導体チップ装置。
【請求項３】
前記接着層（４）は、接着性を有した層であることを特徴とする請求項２に記載の半導体チップ装置。
【請求項４】
前記接着層（４）は、接着性を有したフィルムであることを特徴とする請求項２に記載の半導体チップ装置。
【請求項５】
前記ＡＳＩＣチップ（２）は、前記キャリア（１）に設けられた窪み（１４）内に配設されることを特徴とする請求項１〜４のいずれかに記載の半導体チップ装置。
【請求項６】
前記ＡＳＩＣチップ（２）と前記キャリア（１）との間の隙間（１５）に掛け渡された絶縁層（９）を備えることを特徴とする請求項５に記載の半導体チップ装置。
【請求項７】
前記キャリア（１）から離間する方向に向く前記ＡＳＩＣチップ（２）の上面の上方に配設された少なくとも１つの更なるセンサチップ（３’）を備えることを特徴とする請求項１〜６のいずれかに記載の半導体チップ装置。
【請求項８】
カバー層（８）及び／または充填材（１８）を用いることにより、或いは充填材（１８）を当該充填材（１８）の上に接合されたカバー層（１９）と共に用いることにより、前記センサチップ（３，３’）の上方に、密封されたハウジングが形成されていることを特徴とする請求項１〜７のいずれかに記載の半導体チップ装置。
【請求項９】
接着層（４）を介してキャリア（１）にＡＳＩＣチップ（２）を装着する工程と、
前記ＡＳＩＣチップ（２）内の集積回路を外部と電気的に接続するためのＡＳＩＣ用接続部（６）を設ける工程と、
前記キャリア（１）から離間する方向に向く前記ＡＳＩＣチップ（２）の上面の上方にセンサチップ（３）を配設し、前記ＡＳＩＣチップ（２）と恒久的に結合する工程と、
前記センサチップ（３）と前記ＡＳＩＣチップ（２）との間に電気的接続を形成する工程と
を備えることを特徴とする半導体チップ装置の製造方法。
【請求項１０】
前記センサチップ（３）と前記ＡＳＩＣチップ（２）との電気的接続は、はんだボールを用いて行われることを特徴とする請求項９に記載の半導体チップ装置の製造方法。
【請求項１１】
前記センサチップ（３）と前記ＡＳＩＣチップ（２）との電気的接続は、スタッドバンプを用いて行われることを特徴とする請求項９に記載の半導体チップ装置の製造方法。
【請求項１２】
前記ＡＳＩＣチップ（２）は、前記キャリア（１）の窪み（１４）内に配設されることを特徴とする請求項９〜１１のいずれかに記載の半導体チップ装置の製造方法。
【請求項１３】
前記センサチップ（３）は、分解可能なカバー層（８）で覆われた後に充填材（１８）内に埋め込まれ、
前記カバー層（８）が除去されることにより、前記センサチップ（３）が隙間（２０）をもって前記充填材（１８）から分離されることを特徴とする請求項９〜１２のいずれかに記載の半導体チップ装置の製造方法。
【請求項１４】
接着性を有した層が前記キャリア（１）に接合され、
前記ＡＳＩＣ（２）が前記接着性を有した層に固定されることにより、前記接着性を有した層が前記接着層（４）を形成する
ことを特徴とする請求項９〜１３のいずれかに記載の半導体チップ装置の製造方法。
【請求項１５】
接着性を有したフィルムが前記ＡＳＩＣチップ（２）に接合され、
前記ＡＳＩＣ（２）が前記フィルムを介して前記キャリア（１）に固定されることにより、前記フィルムが前記接着層（４）を形成する
ことを特徴とする請求項９〜１３のいずれかに記載の半導体チップ装置の製造方法。
【請求項１】
センサを有するセンサチップ（３）と、
集積回路を有するＡＳＩＣチップ（２）と
を備えた半導体チップ装置であって、
前記ＡＳＩＣチップ（２）がキャリア（１）上に配設され、
前記センサチップ（３）は、前記キャリア（１）から離間する方向に向く前記ＡＳＩＣチップ（２）の上面の上方に配設されており、
前記センサと前記ＡＳＩＣチップ（２）内の集積回路との電気的接続を行うチップ間接続部材（５）が設けられると共に、
前記ＡＳＩＣチップ（２）内の集積回路を外部と電気的に接続するためのＡＳＩＣ用接続部（６）が設けられることを特徴とする半導体チップ装置。
【請求項２】
前記ＡＳＩＣチップ（２）は、接着層（４）を介して前記キャリア（１）に固定されることを特徴とする請求項１に記載の半導体チップ装置。
【請求項３】
前記接着層（４）は、接着性を有した層であることを特徴とする請求項２に記載の半導体チップ装置。
【請求項４】
前記接着層（４）は、接着性を有したフィルムであることを特徴とする請求項２に記載の半導体チップ装置。
【請求項５】
前記ＡＳＩＣチップ（２）は、前記キャリア（１）に設けられた窪み（１４）内に配設されることを特徴とする請求項１〜４のいずれかに記載の半導体チップ装置。
【請求項６】
前記ＡＳＩＣチップ（２）と前記キャリア（１）との間の隙間（１５）に掛け渡された絶縁層（９）を備えることを特徴とする請求項５に記載の半導体チップ装置。
【請求項７】
前記キャリア（１）から離間する方向に向く前記ＡＳＩＣチップ（２）の上面の上方に配設された少なくとも１つの更なるセンサチップ（３’）を備えることを特徴とする請求項１〜６のいずれかに記載の半導体チップ装置。
【請求項８】
カバー層（８）及び／または充填材（１８）を用いることにより、或いは充填材（１８）を当該充填材（１８）の上に接合されたカバー層（１９）と共に用いることにより、前記センサチップ（３，３’）の上方に、密封されたハウジングが形成されていることを特徴とする請求項１〜７のいずれかに記載の半導体チップ装置。
【請求項９】
接着層（４）を介してキャリア（１）にＡＳＩＣチップ（２）を装着する工程と、
前記ＡＳＩＣチップ（２）内の集積回路を外部と電気的に接続するためのＡＳＩＣ用接続部（６）を設ける工程と、
前記キャリア（１）から離間する方向に向く前記ＡＳＩＣチップ（２）の上面の上方にセンサチップ（３）を配設し、前記ＡＳＩＣチップ（２）と恒久的に結合する工程と、
前記センサチップ（３）と前記ＡＳＩＣチップ（２）との間に電気的接続を形成する工程と
を備えることを特徴とする半導体チップ装置の製造方法。
【請求項１０】
前記センサチップ（３）と前記ＡＳＩＣチップ（２）との電気的接続は、はんだボールを用いて行われることを特徴とする請求項９に記載の半導体チップ装置の製造方法。
【請求項１１】
前記センサチップ（３）と前記ＡＳＩＣチップ（２）との電気的接続は、スタッドバンプを用いて行われることを特徴とする請求項９に記載の半導体チップ装置の製造方法。
【請求項１２】
前記ＡＳＩＣチップ（２）は、前記キャリア（１）の窪み（１４）内に配設されることを特徴とする請求項９〜１１のいずれかに記載の半導体チップ装置の製造方法。
【請求項１３】
前記センサチップ（３）は、分解可能なカバー層（８）で覆われた後に充填材（１８）内に埋め込まれ、
前記カバー層（８）が除去されることにより、前記センサチップ（３）が隙間（２０）をもって前記充填材（１８）から分離されることを特徴とする請求項９〜１２のいずれかに記載の半導体チップ装置の製造方法。
【請求項１４】
接着性を有した層が前記キャリア（１）に接合され、
前記ＡＳＩＣ（２）が前記接着性を有した層に固定されることにより、前記接着性を有した層が前記接着層（４）を形成する
ことを特徴とする請求項９〜１３のいずれかに記載の半導体チップ装置の製造方法。
【請求項１５】
接着性を有したフィルムが前記ＡＳＩＣチップ（２）に接合され、
前記ＡＳＩＣ（２）が前記フィルムを介して前記キャリア（１）に固定されることにより、前記フィルムが前記接着層（４）を形成する
ことを特徴とする請求項９〜１３のいずれかに記載の半導体チップ装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公表番号】特表２０１１−５２５６１８（Ｐ２０１１−５２５６１８Ａ）
【公表日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１１−５１４０２４（Ｐ２０１１−５１４０２４）
【出願日】平成２１年６月１６日（２００９．６．１６）
【国際出願番号】ＰＣＴ／ＥＰ２００９／０５７４７９
【国際公開番号】ＷＯ２００９／１５６３０８
【国際公開日】平成２１年１２月３０日（２００９．１２．３０）
【出願人】（３００００２１６０）エプコス アクチエンゲゼルシャフト (318)
【氏名又は名称原語表記】ＥＰＣＯＳ ＡＧ
【住所又は居所原語表記】Ｓｔ．−Ｍａｒｔｉｎ−Ｓｔｒａｓｓｅ ５３， Ｄ−８１６６９ Ｍｕｅｎｃｈｅｎ， Ｇｅｒｍａｎｙ
【Ｆターム（参考）】
【公表日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２１年６月１６日（２００９．６．１６）
【国際出願番号】ＰＣＴ／ＥＰ２００９／０５７４７９
【国際公開番号】ＷＯ２００９／１５６３０８
【国際公開日】平成２１年１２月３０日（２００９．１２．３０）
【出願人】（３００００２１６０）エプコス アクチエンゲゼルシャフト (318)
【氏名又は名称原語表記】ＥＰＣＯＳ ＡＧ
【住所又は居所原語表記】Ｓｔ．−Ｍａｒｔｉｎ−Ｓｔｒａｓｓｅ ５３， Ｄ−８１６６９ Ｍｕｅｎｃｈｅｎ， Ｇｅｒｍａｎｙ
【Ｆターム（参考）】
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