データ駆動回路、それを備えた平板表示装置、そのデータ駆動方法
【課題】ＤＡＣの回路面積及び消費電力を最小化することができるデータ駆動回路、それを備えた平板表示装置、そのデータ駆動方法を提供する。
【解決手段】画素４３０を含む画素部３０と、ダミー画素４３０を含むダミー画素部３０と、走査ライン及びダミー走査ラインに信号を提供する走査駆動回路１０と、入力デジタルデータに該当する階調電圧を生成し画素に提供するデータ駆動回路２０と、回路を制御するタイミング制御部５０とを含み、データ駆動回路は、少なくとも２個のデータラインに存在する寄生キャパシタンス成分及びデータラインに接続される画素またはダミー画素のキャパシタンス成分とをサンプリングキャパシタ３１２及びホールディングキャパシタ３１４として活用して電荷共有により階調電圧を生成する平板表示装置。
【解決手段】画素４３０を含む画素部３０と、ダミー画素４３０を含むダミー画素部３０と、走査ライン及びダミー走査ラインに信号を提供する走査駆動回路１０と、入力デジタルデータに該当する階調電圧を生成し画素に提供するデータ駆動回路２０と、回路を制御するタイミング制御部５０とを含み、データ駆動回路は、少なくとも２個のデータラインに存在する寄生キャパシタンス成分及びデータラインに接続される画素またはダミー画素のキャパシタンス成分とをサンプリングキャパシタ３１２及びホールディングキャパシタ３１４として活用して電荷共有により階調電圧を生成する平板表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ駆動回路、データ駆動回路を備えた平板表示装置及び平板表示装置のデータ駆動方法に関する。
【背景技術】
【０００２】
近年、陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ：ＣＲＴ）の短所である重さと体積を減らせる各種の平板表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）が開発されている。平板表示装置としては、例えば、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）、電界放出表示装置（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ：ＦＥＤ）、プラズマ表示パネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：ＰＤＰ）及び発光表示装置（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐａａｙ：ＬＥＤ）などがある。
【０００３】
このような平板表示装置は、一般に表示パネル、走査駆動回路、データ駆動回路を含んで構成される。また、走査駆動回路は、表示パネルに形成された複数の走査ラインに順次走査駆動信号を出力し、データ駆動回路は、表示パネルに形成された複数のデータラインにＲ、Ｇ、Ｂ映像信号を出力する。
【０００４】
以下、平板表示装置に備えられる従来のデータ駆動回路の構成及び動作について説明する。図１は、従来のデータ駆動回路の構成を示すブロック図である。
【０００５】
ただし、データ駆動回路は、ｎ個のチャンネルを有するものと仮定して説明する。
【０００６】
図１に示すように、従来のデータ駆動回路は、シフトレジスタ部１１０と、サンプリングラッチ部１２０と、ホールディングラッチ部１３０と、デジタル−アナログ変換器（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）１４０と、増幅部１５０とを含む。
【０００７】
シフトレジスタ部１１０は、タイミング制御部（図示せず）からソースシフトクロック（ＳＳＣ）及びソーススタートパルス（ＳＳＰ）の供給を受け、ソースシフトクロック（ＳＳＣ）の１周期ごとにソーススタートパルス（ＳＳＰ）をシフトさせながら、順次ｎ個のサンプリング信号を生成する。そのために、シフトレジスタ部２１０は、ｎ個のシフトレジスタを備える。
【０００８】
サンプリングラッチ部１２０は、シフトレジスタ部１１０から順次供給されるサンプリング信号に応答してデジタルデータを順次格納する。ここで、サンプリングラッチ部１２０は、ｎ個のデジタルデータ（Ｄａｔａ）を格納するために、ｎ個のサンプリングラッチを備える。そして、それぞれのサンプリングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、データ（Ｄａｔａ）がｋビットから構成される場合、それぞれのサンプリングラッチは、ｋビットの大きさに設定される。
【０００９】
ホールディングラッチ部１３０は、ソース出力イネーブル信号（ＳＯＥ）が入力されるとき、サンプリングラッチ部１２０からのデータの入力を受けて格納する。そして、ホールディングラッチ部１３０は、ソース出力イネーブル信号（ＳＯＥ）が入力されるとき、自分に格納されているデータをＤＡＣ１４０に供給する。ここで、ホールディングラッチ部１３０は、ｎ個のデータ（Ｄａｔａ）を格納するために、ｎ個のホールディングラッチを備える。また、それぞれのホールディングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、データ（Ｄａｔａ）がｋビットから構成される場合、それぞれのホールディングラッチは、データ（Ｄａｔａ）が格納できるようにｋビットに設定される。
【００１０】
ＤＡＣ１４０は、入力されるデジタルデータのビット値に対応するアナログ信号を生成する。また、ＤＡＣは、ホールディングラッチ部１３０から供給されるデータ（Ｄａｔａ）のビット値に対応して、複数の階調電圧のいずれか１つを選択することで、入力されるデジタルデータに対応するアナログデータ信号を生成する。
【００１１】
増幅部１５０は、ＤＡＣ１４０でアナログ信号に変換されたデジタルデータを一定レベルに増幅して表示パネルのデータラインに出力する。
【００１２】
このような従来のデータ駆動回路は、１水平周期中に１回のデータ出力を行う。すなわち、１水平周期中にデジタルＲ、Ｇ、Ｂデジタルデータをサンプル・アンド・ホールディング（Ｓａｍｐｌｅ ＆ ｈｏｌｄｉｎｇ）した後に、これをアナログＲ、Ｇ、Ｂデータ（階調電圧）に変換し、一定幅の電圧に増幅して出力するが、ホールディングラッチ部１３０がｉ番目のローライン（画素がパネル上で各横方向に並んだ一列のライン）に該当するＲ、Ｇ、Ｂデータをホールディングしていれば、サンプリングラッチ部１２０はｉ＋１番目のローラインに該当するＲ、Ｇ、Ｂデータをサンプリングする。
【００１３】
次に、従来のＤＡＣ１４０の構成について説明する。図２は、図１に示した従来のＤＡＣの構成を示すブロック図である。
【００１４】
図２に示すように、従来のＤＡＣ１４０は、リファレンス電圧生成部１４２と、レベルシフタ１４４と、スイッチアレイ１４６とを含む。
【００１５】
ＤＡＣ１４０は、正確な階調電圧の生成とガンマ補正とのために、図２に示すように、Ｒ−ｓｔｒｉｎｇ（Ｒ１、Ｒ２、…、Ｒｎ）を備えられたリファレンス電圧生成部１４２を備える。また、ＤＡＣ１４０は、リファレンス電圧生成部１４２により生成された電圧を選択するために、ロム（ＲＯＭ）タイプのスイッチアレイ１４６を備える。
【００１６】
また、ＤＡＣ１４０は、サンプリングラッチ部（図１の１２０）を介して入力されるデジタルデータに対する電圧レベルを変換して、これをスイッチアレイ１４６に提供するレベルシフタ１４４を備える。
【００１７】
【特許文献１】大韓民国特許公開第１０−０３７５２０３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、従来のＤＡＣ構造によれば、リファレンス電圧生成部内のＲ−ｓｔｒｉｎｇの静電流（ｓｔａｔｉｃ ｃｕｒｒｅｎｔ）により消費電力が増加してしまうという問題点がある。これを克服するために、すなわち、Ｒ−ｓｔｒｉｎｇで流れる静電流を低減するために、大きい抵抗値を有するＲ−ｓｔｒｉｎｇを設計し、各チャンネルに増幅部１５０としてアナログバッファを用いて、各データラインに所望の階調電圧を印加する方式が提案されたこともあるが、これもまたアナログバッファを構成するトランジスタの閾電圧及び移動度（ｍｏｂｉｌｉｔｙ）が均一でない場合、チャンネル間の出力電圧に差が生じ、画質低下が生じるという問題点がある。
【００１９】
また、６ビットグレースケール（ｇｒａｙ‐ｓｃａｌｅ）を具現すると仮定する場合、６４個もの階調電圧のいずれか１つの電圧を選択するため、６×６４個のスイッチを各チャンネルに内蔵しなければならない。よって、これは、回路面積を大きく増加させるという問題点がある。従来のＤＡＣによれば、一般にＤＡＣの面積は、データ駆動回路面積の１／２以上を占めることになる。
【００２０】
これは、グレースケールが増加するにつれさらに深刻になる。８ビットグレースケールを具現すると仮定すれば、その面積は、６ビットに比べて４倍以上増加してしまうという問題点がある。
【００２１】
近年、多結晶シリコンＴＦＴを用いて、基板上に駆動回路部などを画素部と共に集積するＳＯＰ（Ｓｙｓｔｅｍ Ｏｎ Ｐａｎｅｌ）工程を適用する平板表示装置が浮上している。しかし、前述した従来のＤＡＣの短所とされる消費電力及び面積の問題点や、増幅部としてのアナログバッファの性能具現の問題点は、ＳＯＰ工程の適用時にさらに大きな短所となる。
【００２２】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、ＤＡＣの回路面積及び消費電力を最小化することが可能な、新規かつ改良されたデータ駆動回路、それを備えた平板表示装置、そのデータ駆動方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記課題を解決するために、本発明のある観点によれば、複数の走査ラインとデータラインとに接続された複数の画素を含む画素部と、少なくとも２本のダミー走査ラインとデータラインとに接続された複数のダミー画素を含むダミー画素部と、走査ライン及びダミー走査ラインに走査信号及びダミー走査信号を提供する走査駆動回路と、入力されるデジタルデータに対応した階調電圧を生成して、データラインを介して画素に階調電圧を提供するデータ駆動回路と、走査駆動回路及びデータ駆動回路を制御するためのタイミング制御部と、を含み、データ駆動回路は、データラインのうちの少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分及びデータラインにそれぞれ接続される画素またはダミー画素のキャパシタンス成分を、サンプリングキャパシタ及びホールディングキャパシタとして活用して、データライン間の電荷共有により階調電圧を生成することを特徴とする、平板表示装置が提供される。
【００２４】
かかる構成により、画素部の画素を発光させるためにタイミング制御部は、走査駆動回路とデータ駆動回路に制御信号を送る。制御信号を受け取った走査駆動回路は、順次走査ラインに走査信号を印加すると同時に、ダミー走査ラインにダミー走査信号を印加する。走査信号を印加された走査ラインに接続された画素は、走査信号によってデータラインと接続される。また、ダミー走査信号を印加されたダミー走査ラインに接続された画素は、ダミー走査信号によってデータラインと接続される。そして、データ駆動電力を受け取ったデータ駆動回路は、画素に接続されたデータラインと、ダミー画素に接続されたデータラインとを利用して、発光する画素に印加する階調電圧を生成する。すなわち、画素に接続されたデータラインに寄生する寄生キャパシタンス成分と、当該画素のキャパシタンス成分とを、サンプリングキャパシタとして使用し、ダミー画素に接続されたデータラインに寄生する寄生キャパシタンス成分と、当該ダミー画素のキャパシタンス成分とを、ホールディングキャパシタとして使用する。このサンプリングキャパシタとホールディングキャパシタとの間で電荷共有を行うことで、所望の階調電圧を生成する。また、生成した階調電圧が、画素に接続されたデータラインを通して当該画素に提供される。よって画素は、階調電圧に対応して所望の輝度を発光することができる。したがって、従来のデータ駆動回路のように、Ｒ−ｓｔｒｉｎｇタイプのＤＡＣを使用せずに、所望の階調電圧を生成することができる。
【００２５】
また、走査駆動回路は、走査信号を複数の走査ラインに順次供給すると同時に、ダミー走査信号を少なくとも２本のダミー走査ラインに交互に供給してもよい。
【００２６】
また、サンプリングキャパシタは、第１データラインに存在する寄生キャパシタンス成分と、第１データラインに接続された画素またはダミー画素のキャパシタンス成分とで、具現されるとしてもよい。
【００２７】
また、ホールディングキャパシタは、第１データラインに隣接した第２データラインに存在する寄生キャパシタンス成分と、第２データラインに接続されたダミー画素または画素のキャパシタンス成分とで、具現してもよい。
【００２８】
また、第２データラインに接続されたダミー画素は、第１データラインに接続された画素と共に駆動され、第１データラインに接続されたダミー画素は、第２データラインに接続された画素と共に駆動されてもよい。
【００２９】
また、少なくとも２本のデータラインは、隣接する一対のデータラインであるとしてもよい。
【００３０】
また、少なくとも２本のデータラインは、同じ色のデータが入力される２本以上のデータラインであってもよい。
【００３１】
また、少なくとも２本のデータラインに存在する寄生キャパシタンス成分は、それぞれ２本以上のデータラインに存在する寄生キャパシタンス成分の合算値であってもよい。
【００３２】
また、平板表示装置は、有機電界発光表示装置であってもよい。
【００３３】
また、上記課題を解決するために、本発明の別の観点によれば、シフトレジスタクロックを生成してサンプリング信号を提供するシフトレジスタ部と、サンプリング信号を供給されて、入力されるデジタルデータ（ｋビット）をコラムライン毎にサンプリングしてラッチするサンプリングラッチ部と、サンプリングラッチ部でラッチされたデジタルデータを、同時に伝達されてラッチし、デジタルデータを各ビット毎に直列形態に変換して出力するホールディングラッチ部と、ホールディングラッチ部から直列状態に提供されたデジタルデータのビット値に対応する階調電圧を生成し、生成した階調電圧を各データラインに出力するデジタル−アナログ変換器と、を含み、デジタル−アナログ変換器は、パネルに備えられた複数のデータラインのうちの少なくとも２本のデータラインにそれぞれ存在する寄生キャパシタンス成分及びデータラインにそれぞれ接続される画素またはダミー画素のキャパシタンス成分を、サンプリングキャパシタ及びホールディングキャパシタとして活用して、データライン間の電荷共有により階調電圧を生成することを特徴とする、データ駆動回路が提供される。
【００３４】
また、ホールディングラッチ部は、シフトレジスタ部で生成されたシフトレジスタクロック信号を入力されて、シフトレジスタクロック信号により並列状態に入力されたデジタルデータを直列状態に変換してデジタル−アナログ変換器に出力してもよい。
【００３５】
また、デジタル−アナログ変換器は、少なくとも２本のデータラインにそれぞれ存在する寄生キャパシタンス成分及びデータラインにそれぞれ接続される画素またはダミー画素内のキャパシタンス成分を、サンプリングキャパシタ及びホールディングキャパシタとして活用して、データライン間の電荷共有により所望の階調電圧を生成する階調スケール生成部と、階調スケール生成部内に備えられた複数のスイッチに動作制御信号を提供するスイッチング信号生成部と、リファレンス電圧を生成して階調スケール生成部に提供するリファレンス電圧生成部と、を含んでもよい。
【００３６】
また、階調スケール生成部は、第１データラインに存在する寄生キャパシタンス成分と、第１データラインに接続された画素またはダミー画素のキャパシタンス成分とによるサンプリングキャパシタと、第２データラインに存在する寄生キャパシタンス成分と、第２データラインに接続されたダミー画素または画素のキャパシタンス成分とによるホールディングキャパシタと、入力されるデジタルデータの各ビット値に応じてハイレベルリファレンス電圧をサンプリングキャパシタに提供するように制御する第１スイッチと、入力されるデジタルデータの各ビット値に応じてローレベルリファレンス電圧をサンプリングキャパシタに提供するように制御する第２スイッチと、サンプリングキャパシタとホールディングキャパシタとの間の電荷共有のために備えられる第３スイッチと、ホールディングキャパシタの初期化のためにホールディングキャパシタに接続される第４スイッチと、を含んでもよい。
【００３７】
また、第２データラインに接続されたダミー画素は、第１データラインに接続された画素と共に駆動され、第１データラインに接続されたダミー画素は、第２データラインに接続された画素と共に駆動してもよい。
【００３８】
また、第１データラインまたは第２データラインに、該当するリファレンス電圧を区別して提供するために、第１スイッチ及び第２スイッチと、第４スイッチとの下段部にそれぞれディマルチプレクサがさらに含んでもよい。
【００３９】
また、上記課題を解決するために、本発明の別の観点によれば、デジタルデータ（ｋビット）の各ビットがシリアルに入力される段階と、デジタルデータ（ｋビット）の各ビットが入力されるｍ番目の期間中に、それぞれパネル上に備えられた少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分及びデータラインにそれぞれ接続される画素またはダミー画素内のキャパシタンス成分を、それぞれサンプリングキャパシタ及びホールディングキャパシタとして活用して、データライン間の電荷共有が行われる段階と、最後のｋ番目の電荷共有によってえられた電圧が最終階調電圧としてデータラインを介してデータラインに接続された画素に印加される段階と、を含むことを特徴とする、平板表示装置のデータ駆動方法が提供される。
【００４０】
また、サンプリングキャパシタは、第１データラインに存在する寄生キャパシタンス成分と、第１データラインに接続された画素またはダミー画素のキャパシタンス成分とで、具現されてもよい。
【００４１】
また、ホールディングキャパシタは、第１データラインに隣接した第２データラインに存在する寄生キャパシタンス成分と、第２データラインに接続されたダミー画素または画素のキャパシタンス成分とで、具現されてもよい。
【００４２】
また、第２データラインに接続されたダミー画素は、第１データラインに接続された画素と共に駆動され、第１データラインに接続されたダミー画素は、第２データラインに接続された画素と共に駆動されてもよい。
【００４３】
また、電荷共有は、それぞれｍ番目の区間内の所定期間ごとに、サンプリングキャパシタ及びホールディングキャパシタに格納されたリファレンス電圧を互いに均等に分配することで行われてもよい。
【発明の効果】
【００４４】
以上説明したように、本発明によれば、ＤＡＣの回路面積及び消費電力を最小化できる。
【発明を実施するための最良の形態】
【００４５】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００４６】
また、以下では、本発明の実施形態にかかる平板表示装置について詳細に説明する。特に、本発明の実施形態にかかるパネルに備えられた少なくとも２本のデータライン間の電荷共有により所定の階調電圧を生成して当該画素に提供するデータ駆動回路及びそれを備えた平板表示装置について、詳細に説明する。
【００４７】
まず、本実施形態にかかる平板表示装置の構成について詳細に説明する。図３は、本発明の実施形態にかかる平板表示装置の概略的な構成を示すブロック図である。
【００４８】
図３に示すように、本実施形態にかかる平板表示装置は、走査ライン（Ｓ[１ａ]、Ｓ[１ｂ]〜Ｓ[ｎａ]、Ｓ[ｎｂ]）とデータライン（Ｄ[１]〜Ｄ[ｍ]）とに接続された複数の画素４０を含む画素部３０と、少なくとも２本のダミー走査ライン（ＤＳ[１ａ]、ＤＳ[１ｂ]）とデータライン（Ｄ[１]〜Ｄ[ｍ]）とに接続された複数のダミー画素７０を含むダミー画素部６０と、走査ライン（Ｓ[１ａ]、Ｓ[１ｂ]〜Ｓ[ｎａ]、Ｓ[ｎｂ]）及びダミー走査ライン（ＤＳ[１ａ]、ＤＳ[１ｂ]）を駆動する走査駆動回路１０と、データライン（Ｄ[１]〜Ｄ[ｍ]）を駆動するためのデータ駆動回路２０と、走査駆動回路１０及びデータ駆動回路２０を制御するためのタイミング制御部５０とを含む。
【００４９】
ここで、タイミング制御部５０は、外部から供給される同期信号に対応してデータ駆動制御信号（ＤＣＳ）及び走査駆動制御信号（ＳＣＳ）を生成する。タイミング制御部５０で生成されたデータ駆動制御信号（ＤＣＳ）は、データ駆動回路２０に供給され、走査駆動制御信号（ＳＣＳ）は、走査駆動回路１０に供給される。そして、タイミング制御部５０は、外部から供給されるデジタルデータをデータ駆動回路２０に供給する。
【００５０】
また、走査駆動回路１０は、タイミング制御部５０から走査駆動制御信号（ＳＣＳ）の供給を受けて、これにより走査信号を生成し、生成した走査信号を走査ライン（Ｓ[１ａ]、Ｓ[１ｂ]〜Ｓ[ｎａ]、Ｓ[ｎｂ]）に順次供給する。
【００５１】
ただし、本実施形態の場合、走査信号は、順次走査ライン（Ｓ[１ａ]、Ｓ[１ｂ]〜Ｓ[ｎａ]、Ｓ[ｎｂ]）に供給されると同時に、交互に少なくとも２本のダミー走査ライン（ＤＳ[１ａ]、ＤＳ[１ｂ]）に供給されることを特徴とする。
【００５２】
ここで、本実施形態では、ダミー走査ライン（ＤＳ[１ａ]、ＤＳ[１ｂ]）を、図３に示すように、２本、すなわち一対から構成されるとして説明する。しかし、本発明はこれに限定されるものではない。ダミー走査ラインは、２本以上で構成されてもよく、例えば、３本で構成されてもよい。
【００５３】
また、データ駆動回路２０は、タイミング制御部５０からデータ駆動制御信号（ＤＣＳ）及びデジタルデータの供給を受ける。デジタルデータ及びデータ駆動制御信号（ＤＣＳ）を供給されたデータ駆動回路２０は、デジタルデータに対応した階調電圧を生成し、生成した階調電圧を走査信号によりターンオンされる画素４０（走査信号を印加された走査ラインに接続した画素４０）に供給する。
【００５４】
ただし、本実施形態の場合、階調電圧を生成するにあたって、パネルに備えられた複数のデータラインのうちの少なくとも２本のデータラインに対して、各データラインに存在する各寄生キャパシタンス成分と、各データラインにそれぞれ接続される画素及びダミー画素のキャパシタンス成分とを、サンプリングキャパシタとホールディングキャパシタとして活用して、データライン間の電荷共有により所望の階調電圧を生成することを特徴とする。
【００５５】
すなわち、第１データラインとこれに隣接した第２データラインとの間の電荷共有により所定の階調電圧を生成して、第１データラインに接続した画素に階調電圧を伝達する。この際、電荷共有は、第１データラインに存在する寄生キャパシタンス成分と、第１データラインに接続した画素のキャパシタンス成分と、をホールディングキャパシタとして活用し、第２データラインに存在する寄生キャパシタンス成分と、第２データラインに接続したダミー画素のキャパシタンス成分と、をサンプリングキャパシタとして活用することにより、行われる。
【００５６】
このように、本実施形態は、第１データラインに接続した画素内に存在するキャパシタンス成分により階調電圧が歪曲されて入力されるのを防止するために、第２データラインにダミー画素を接続して電荷共有が正確に行われるようにすることを特徴とする。
【００５７】
ここで、画素に接続された走査ラインを介して走査信号が印加される時に、画素は、データラインに接続される。また、ダミー画素に接続されたダミー走査ラインを介してダミー走査信号が印加される時に、ダミー画素は、データラインに接続される。このような動作については、詳しく後述する。
【００５８】
図３に示す本実施形態の場合、各画素に接続される走査ライン（Ｓ[j]）は、ローライン（画素がパネル上で各横方向に並んだ一列のライン）毎に、２本の走査ライン（Ｓ[ｊａ]、Ｓ[ｊｂ]）備える。ここで、２本の走査ラインのうち、一方を第１走査ライン（Ｓ[ｊａ]）といい、他方を第２走査ライン（Ｓ[ｊｂ]）という。また、走査ラインに走査信号が印加されるラインタイム（１本の走査ラインに、走査信号を印加している時間の幅または期間）は、従来ラインタイムの１／２となる。
【００５９】
すなわち、本実施形態の場合、第１走査ライン（Ｓ[ｊａ]）に走査信号を印加する期間を第１データラインタイムとし、第２走査ライン（Ｓ[ｊｂ]）に走査信号を印加する期間を第２データラインタイムとすると、第１データラインタイムと第２データラインタイムとの合計が従来のラインタイムになる。
【００６０】
ただし、これは隣接する２本のデータラインを利用して、一つのデータラインに対する所望の階調電圧を生成する場合を説明したものである。よって、それぞれ２本以上のデータライン、すなわち、ｋ本（ｋ≧２）のデータラインに存在する寄生キャパシタンス成分の合算値を、サンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、走査ラインに走査信号が印加されるラインタイムは、従来の１／ｋに減少し、平板表示装置の各画素に接続される走査ライン（Ｓｎ）は、各画素当たりｋ本が必要とされる。
【００６１】
次に、本実施形態にかかる平板表示装置の画素部及びダミー画素部とデータ駆動回路の構成について説明する。図４は、図３に示した平板表示装置の画素部及びダミー画素部とデータ駆動回路の一部の構成を示すブロック図である。
【００６２】
ここで、図４に示す平板表示装置は、一例として、有機電界発光表示装置として説明している。しかし、これは１例に過ぎない。よって、本実施形態にかかる平板表示装置は、これに限定されるものではない。また、図４に示す画素の構造もやはり一つの実施形態に過ぎないものである。
【００６３】
図４に示すように、本実施形態にかかる平板表示装置は、画素４３０（図３中の画素４０）とダミー画素５１０（図３中のダミー画素７０）とを備える。また、画素４３０は、データラインと走査ラインとに接続した画素回路４３２を含む。そして、ダミー画素５１０は、データラインとダミー走査ラインとに接続した画素回路５１２を含む。この画素回路４３０、５１２は、画素４３０とダミー画素５１０とに備えられた有機発光ダイオード（ＯＬＥＤ）の発光を制御する。
【００６４】
ただし、画素４３０は、表示領域内に備えられた画素部４００（図３中の画素部３０）を構成する。また、画素４３０は、入力される階調電圧により所定の色を表示する。ダミー画素５１０は、非表示領域内に備えられたダミー画素部５００（図３中のダミー画素部６０）を構成する。以下では、説明の便宜のため、複数有る画素４３０のうち、データライン（Ｄ［１］）と走査ライン（Ｓ［１ａ］）とに接続した画素４３０を例にとり説明する。また、同様に、複数有るダミー画素５１０のうち、データライン（Ｄ［１］）とダミー走査ライン（ＤＳ［１ａ］）とに接続したダミー画素５１０を例にとり説明する。しかし、他の画素及びダミー画素も同様の構成及び動作を示す。また、以下では、上記画素４３０を中心に説明をし、それに接続したデータライン（Ｄ［１］）を第１データライン３４２とする。また、第１データライン３４２に隣接したデータライン（Ｄ［２］）を第２データライン３４４とする。この第１データライン３４２と第２データライン３４４との間で電荷共有が行われる。この電荷共有については、後述する。
【００６５】
すなわち、隣接する第１データライン３４２と第２データライン３４４との間の電荷共有により階調電圧が生成される。生成された階調電圧は、各データライン３４２、３４４に接続した画素４３０に印加される。この電荷共有が行われる際、ダミー画素５１０は、第２データライン（Ｄ[２]）３４２に接続される。このように接続されることによって、第１データライン（Ｄ[１]）３４２に接続した画素４３０内に存在するキャパシタンス成分により階調電圧が歪曲されて入力されるのを防止することができ、電荷共有を正確に行うことができる。
【００６６】
すなわち、本実施形態は、データライン、すなわち一例として隣接配列された第１データライン３４２及び第２データライン３４４に存在する寄生キャパシタンス成分と、第１データライン３４２及び第２データライン３４４にそれぞれ接続される画素４３０及びダミー画素５１０のキャパシタンス成分とを、サンプリングキャパシタとホールディングキャパシタとして活用して、データライン間の電荷共有により所望の階調電圧を形成することをその特徴とする。
【００６７】
言い換えれば、第１データライン３４２と、これに隣接する第２データライン３４４との間の電荷共有により所定の階調電圧を生成して、第１データライン３４２と接続された画素４３０に階調電圧を伝達する。この際、第１データライン３４２に存在する寄生キャパシタンス成分と、第１データライン３４２に接続された画素４３０のキャパシタンス成分とを、ホールディングキャパシタとして活用し、第２データライン３４４に存在する寄生キャパシタンス成分と、第２データライン３４４に接続されたダミー画素５１０のキャパシタンス成分とを、サンプリングキャパシタとして活用して、電荷共有を行う。
【００６８】
ここで、第１データライン３４２と第２データライン３４４とに、それぞれ画素４３０及びダミー画素５１０が接続されるのは、画素４３０に接続された走査ライン（Ｓ[１ａ]）を介して走査信号が印加される時に、第１データライン３４２に画素４３０が接続され、ダミー画素５１０に接続されたダミー走査ライン（ＤＳ[１ｂ]）を介してダミー走査信号が印加される時に、第２データライン３４４にダミー画素５１０が接続される。このような動作については、詳しく後述する。
【００６９】
図４に示すように、画素４３０及びダミー画素５１０に備えられた有機発光ダイオード（ＯＬＥＤ）のアノード電極は、画素回路４３２、５１２に接続され、カソード電極は、第２電源（ＥＬＶＳＳ）に接続される。このような有機発光ダイオード（ＯＬＥＤ）は、画素回路４３２、５１２から供給される電流に対応して発光する。
【００７０】
画素回路４３２、５１２は、走査ラインまたはダミー走査ラインを介して走査信号が供給される際にターンオンされる。すなわち、画素回路４３２、５１２は、特に画素部４００内に備えられた画素４３０の場合、隣接する第１データライン３４２と第２データライン３４４との間の電荷共有により生成されて提供される所定の階調電圧に対応して有機発光ダイオード（ＯＬＥＤ）を発光するか否かを制御する。
【００７１】
そのために、画素回路４３２、５１２は、第１トランジスタ（Ｍ１）と、第２トランジスタ（Ｍ２）と、ストレージキャパシタ（Ｃｓｔ）とを備える。第２トランジスタ（Ｍ２）は、第１電源（ＥＬＶＤＤ）と有機発光ダイオード（ＯＬＥＤ）との間に接続される。また、第１トランジスタ（Ｍ１）は、データラインと走査ラインまたはダミー走査ラインとの間に接続される。そして、ストレージキャパシタ（Ｃｓｔ）は、第２トランジスタ（Ｍ２）のゲート電極と第１電極との間に接続される。
【００７２】
第１トランジスタ（Ｍ１）のゲート電極は、走査ラインまたはダミー走査ラインに接続され、第１電極はデータラインに接続される。そして、第１トランジスタ（Ｍ１）の第２電極は、ストレージキャパシタの一方の端子に接続される。このような第１トランジスタ（Ｍ１）は、走査ラインまたはダミー走査ラインに走査信号が供給される際にターンオンされる。ターンオンされると、画素部４００内に備えられた画素４３０の場合には、第１トランジスタ（Ｍ１）は、接続された第１データラインを介して供給される所定の階調電圧をストレージキャパシタ（Ｃｓｔ）に供給する。また、第１電極はソース電極及びドレイン電極のいずれかに設定され、第２電極は第１電極と異なる電極に設定される。例えば、第１電極がソース電極に設定されると、第２電極はドレイン電極に設定される。
【００７３】
また、第２トランジスタ（Ｍ２）のゲート電極は、ストレージキャパシタ（Ｃｓｔ）の一方の端子に接続され、第１電極はストレージキャパシタ（Ｃｓｔ）の他方の端子と第１電源（ＥＬＶＤＤ）とに接続される。そして、第２トランジスタ（Ｍ２）の第２電極は、有機発光ダイオード（ＯＬＥＤ）に接続される。このような第２トランジスタ（Ｍ２）は、ストレージキャパシタ（Ｃｓｔ）に格納された電圧に対応して有機発光ダイオード（ＯＬＥＤ）を発光するか否かを制御する。すなわち、第２トランジスタ（Ｍ２）は、ストレージキャパシタ（Ｃｓｔ）に所定の階調電圧が充電されると、これに対応する電流を有機発光ダイオード（ＯＬＥＤ）に流し、これを発光させる。ここで、格納とは、キャパシタに、電圧を充電し、電荷を保持することで、電圧を保持することを意味する。
【００７４】
また、データラインはデータ駆動回路と接続される。データ駆動回路は、デジタルデータを入力され、隣接するデータライン間の電荷共有により入力されたデジタルデータに対応する所定の階調電圧を生成し、これを各画素に提供する役割を果たす。
【００７５】
図４に示すように、データ駆動回路は、隣接するデータラインに接続された複数のスイッチが備えられたデジタル−アナログ変換器３００を含んで構成される。ここで、図４においては、データ駆動回路のうち、デジタル−アナログ変換器３００のみ示されている。
【００７６】
次に、デジタル−アナログ変換器３００の構成及び動作について説明する。デジタル−アナログ変換器３００は、隣接するデータライン間の電荷共有を行って、最終的にデータ駆動回路に入力されるデジタルデータに対応するアナログ階調電圧を生成する役割を担う。その具体的な構成及び動作については、以下図５〜図７を通して説明する。
【００７７】
図５は、本実施形態にかかるデジタル−アナログ変換器（以下、ＤＡＣという。）３００の構成を示すブロック図である。
【００７８】
本実施形態にかかるＤＡＣ３００は、図４を通して簡略に説明したように、パネルに備えられた複数のデータラインのうちの少なくとも２本のデータラインに対して、データラインに存在する寄生キャパシタンス成分と、データラインにそれぞれ接続された画素及びダミー画素のキャパシタンス成分とを、それぞれサンプリングキャパシタとホールディングキャパシタとして活用することで、データライン間の電荷共有を行う。また、ＤＡＣ３００は、電荷共有によりデータ駆動回路に入力されたデジタルデータに対応するアナログ階調電圧を生成して、これを該当する画素に提供することを特徴とする。
【００７９】
図５に示す本実施形態の場合、電荷共有は、一例として、隣接する２本のデータラインによって行われると説明する。すなわち、第１データライン３４２に存在する寄生キャパシタンス成分及び第１データライン３４２に接続された画素４３０のキャパシタンス成分とを、ホールディングキャパシタとして活用し、第１データライン３４２に隣接形成された第２データライン３４４に存在する寄生キャパシタンス成分と、第２データライン３４４に接続されたダミー画素５１０のキャパシタンス成分とを、サンプリングキャパシタとして活用して、電荷共有を行うことをその例として説明する。
【００８０】
ただし、これは実施形態の一例にすぎないので、本発明はこれに限定されるものではない。例えば、それぞれ２本以上のデータラインに存在する寄生キャパシタンス成分の合算値を、サンプリングキャパシタまたはホールディングキャパシタとして活用することも可能である。また、隣接する２本のデータラインではなく、同じ色を発行させるためのデータが入力される少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分を、サンプリングキャパシタまたはホールディングキャパシタとして活用することも可能である。
【００８１】
図５に示すように、本実施形態にかかるＤＡＣ３００は、第１データライン３４２及び第２データライン３４４との間の電荷共有を行う階調スケール生成部３１０と、階調スケール生成部３１０内に備えられた複数のスイッチに対する動作制御信号を提供するスイッチング信号生成部３３０と、リファレンス電圧を生成して階調スケール生成部に提供するリファレンス電圧生成部３２０とを含む。
【００８２】
本実施形態の場合、データライン３４２、３４４は、所定の階調電圧が印加されてデータラインに接続された所定の画素に階調電圧を提供する役割を果たすだけでなく、データラインに存在する寄生キャパシタンス成分を利用する。
【００８３】
一般に、データライン３４２、３４４は、複数の抵抗とキャパシタとが接続された形態でモデリングできる。したがって、データライン全体のキャパシタンス値は、パネルサイズなどによって所定の値に規格化することができる。
【００８４】
これにより、本実施形態は、隣接する２本のデータライン３４２、３４４に存在する寄生キャパシタンス成分をそれぞれサンプリングキャパシタとホールディングキャパシタとして活用する。
【００８５】
ただし、本実施形態は、サンプリング及びホールディングキャパシタとして、データラインに存在する寄生キャパシタンス成分の以外に各データラインに接続される画素（図４の４３０）及びダミー画素（図４の５１０）のキャパシタンス成分がさらに含まれることを特徴とする。
【００８６】
すなわち、第１データライン３４２と、これに隣接する第２データライン３４４との間の電荷共有により所定の階調電圧を生成して、第１データライン３４２と接続された画素４３０に階調電圧を伝達する。この際、第１データライン３４２に存在する寄生キャパシタンス成分と、第１データライン３４２に接続された画素４３０のキャパシタンス成分とを、ホールディングキャパシタとして活用し、第２データライン３４４に存在する寄生キャパシタンス成分と、第２データライン３４４に接続されたダミー画素５１０のキャパシタンス成分とを、サンプリングキャパシタとして活用して、電荷共有を行う。
【００８７】
これは、第１データライン３４２に接続された画素４３０内に存在するキャパシタンス成分により階調電圧が歪曲されて入力されるのを防止するために、第２データライン３４４にダミー画素５１０を接続することで電荷共有が正確に行われるようにするためである。
【００８８】
ここで、データライン３４２、３４４に画素４３０及びダミー画素５１０が接続されるのは、画素４３０に接続された走査ラインを介して走査信号が印加される時、及びダミー画素５１０に接続されたダミー走査ラインを介してダミー走査信号が印加される時になる。
【００８９】
本実施形態は、画素４３０に印加される走査信号と、ダミー画素５１０に印加されるダミー走査信号とを同時に印加して、画素４３０及びダミー画素５１０を同時にターンオンすることを特徴とする。
【００９０】
ただし、前述したように、これは実施形態の一例に過ぎない。例えば、それぞれ２本以上のデータラインに存在する寄生キャパシタンス成分の合算値を、サンプリングキャパシタまたはホールディングキャパシタとして活用することも可能である。また、隣接する２本のデータラインではなく、同じ色を発行させるためのデータが入力される少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分を、サンプリングキャパシタまたはホールディングキャパシタとして活用することも可能である。
【００９１】
ただし、図５に示す実施形態の場合、隣接する２本のデータライン、すなわち、互いに異なる色のデータが入力されるデータラインに存在する寄生キャパシタンス成分を利用する。よって、階調スケール生成部３１０は、データライン毎にリファレンス電圧を区別して提供するために、ディマルチプレクサ３１６を備える。これは、隣接する２本のデータラインにはＲ、Ｇ、Ｂごとに互いに異なる色を発行させるためのデータが入力され、また、Ｒ、Ｇ、Ｂごとにリファレンス電圧が互いに異なるからである。
【００９２】
したがって、同じ色のデータが入力される少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分を、サンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、階調スケール生成部３１０は、ディマルチプレクサ３１６を備える必要がない。
【００９３】
次に、図６及び７を参照しながら、本実施形態にかかるＤＡＣ３００に備えられた階調スケール生成部３１０の構成について説明する。図６は、図５に示した階調スケール生成部の構成を示すブロック図である。また、図７は、図６の階調スケール生成部に入力されるデジタルデータの一例を示す信号波形図である。
【００９４】
ただし、本実施形態の場合、隣接する２本のデータラインを利用して１つのデータラインに該当する階調電圧を生成するので、図７に示すように、各データラインが駆動される時間は、従来の各データラインが駆動される時間の１／２に減少する。
【００９５】
したがって、図３及び図４に示すように、本実施形態にかかる平板表示装置の各画素に接続される走査ライン（Ｓ[ｎ]）は、横方向の列のライン毎に２本（Ｓ[ｎａ]、Ｓ[ｎｂ]）備えられ、各走査ラインに該当するラインタイムは従来の１／２となる。
【００９６】
すなわち、図７に示すように、本実施形態の場合、第１走査ライン（Ｓ[１ａ]）に接続された画素に、該当する階調電圧が生成され、印加される第１データラインタイムと、第２走査ライン（Ｓ[２ｂ]）に接続された画素に、該当する階調電圧が生成され、印加される第２データラインタイムとの和が、従来のラインタイムとなる。この時、ラインタイムは、一般に１水平周期（１Ｈ）内の期間に相当する。
【００９７】
また、各データラインタイムに対して、入力されるデジタルデータに対応する階調電圧が生成される期間が、ＤＡＣタイム（ＤＡＣ ｔｉｍｅ）となり、生成された階調電圧が画素に印加される時間が、プログラミングタイム（ｐｒｏｇｒａｍｍｉｎｇ ｔｉｍｅ）となる。
【００９８】
図７に示すように、プログラミングタイムに該当する期間にのみ、走査信号としてローレベルの電圧が、各走査ラインに印加される。
【００９９】
また、図７に示すように、ダミー走査ラインに提供される走査信号は、走査ラインに提供される走査信号と反対に提供される。すなわち、第１走査ライン（Ｓ[１ａ]）にローレベル電圧の走査信号が提供される時、第１ダミー走査ライン（ＤＳ[１ａ]）にはローレベル電圧の走査信号は提供されず、第２ダミー走査ライン（ＤＳ[１ｂ]）にローレベル電圧の走査信号が提供される（第１データラインタイム）。また、第２走査ライン（Ｓ[１ｂ]）にローレベル電圧の走査信号が提供される時、第２ダミー走査ライン（ＤＳ[１ｂ]）にはローレベル電圧の走査信号は提供されず、第１ダミー走査ライン（ＤＳ[１ａ]）にローレベル電圧の走査信号が提供される（第２データラインタイム）。ここで、各ダミー走査ラインに供給される走査信号は、ダミー走査信号のことである。また、いかでは、ダミー走査信号のことを単に走査信号と呼ぶ。
【０１００】
これにより、第１データライン３４２に接続された画素が所定の走査ラインによりターンオンされると同時に、第２データラインと接続されたダミー画素が所定のダミー走査ラインによりターンオンされる。
【０１０１】
しかし、これは、実施形態の一例である。すなわち、本実施形態では、隣接する２本のデータラインを利用して一つのデータラインに該当する階調電圧を生成する場合を説明したものであるが、本発明は、これに限定されるものではない。例えば、それぞれ２本以上のデータライン、すなわち、ｋ本（ｋ≧２）のデータラインに存在する寄生キャパシタンス成分の合算値を、サンプリングキャパシタまたはホールディングキャパシタとして活用してもよい。その際には、走査ラインに走査信号が印加されるラインタイムは、従来の１／ｋに減少し、平板表示装置の各画素に接続される走査ラインは各画素当たりｋ本必要となる。
【０１０２】
図６に示すように、階調スケール生成部３１０は、第１データライン（図５の３４２）の寄生キャパシタンス成分及び第１データラインに接続された画素（図４の４３０）内のキャパシタンス成分によるサンプリングキャパシタ（Ｃ_ｓａｍｐ）と、第２データライン（図５の３４４）の寄生キャパシタンス成分及び第２データラインに接続されたダミー画素（図４の５１０）内のキャパシタンス成分によるホールディングキャパシタ（Ｃ_ｈｏｌｄ）と、入力されるデジタルデータの各ビット値に応じてハイレべルリファレンス電圧をサンプリングキャパシタに提供する第１スイッチ（ＳＷ１）と、入力されるデジタルデータの各ビット値に応じてローレベルリファレンス電圧をサンプリングキャパシタに提供する第２スイッチ（ＳＷ２）と、サンプリングキャパシタとホールディングキャパシタとの間の電荷共有をする第３スイッチ（ＳＷ３）とを含む。
【０１０３】
ここで、図６に示すように、第１データライン３１２と、第２データライン３１４と、これにそれぞれ接続された画素４３０及びダミー画素５１０とは、複数の抵抗（Ｒ１、Ｒ２、Ｒ３）及びキャパシタ（Ｃ１、Ｃ２、Ｃ３）が接続された形態でモデリングできる。したがって、データライン全体のキャパシタンス成分またパネルサイズなどによって所定の値に規格化することができる。すなわち、本実施形態では、第１データライン３１２と、２データライン３１４とは、それぞれサンプリングキャパシタ（Ｃ−ｓａｍｐ）及びホールディングキャパシタ（Ｃ_ｈｏｌｄ）として活用される。
【０１０４】
このとき、本実施形態の場合、第１データライン３１２のキャパシタンス成分をサンプリングキャパシタ（Ｃ_ｓａｍｐ）として活用し、第２データラインのキャパシタンス成分をホールディングキャパシタ（Ｃ_ｈｏｌｄ）として活用している。しかし、これは実施形態の一例であり、これに限定されるものではない。すなわち、第１データラインのキャパシタンス成分を、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）として活用し、第２データラインのキャパシタンス成分を、サンプリングキャパシタ（Ｃ_ｓａｍｐ）として活用することも可能である。
【０１０５】
また、階調スケール生成部３１０は、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）を初期化するために、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）に接続された第４スイッチ（ＳＷ４）をさらに含む。
【０１０６】
さらに、本発明の実施形態の場合、隣接する２本のデータラインを利用して一つのデータラインに該当する階調電圧を生成する。また、各データラインは、Ｒ、Ｇ、Ｂのうちの互いに異なる色を発光させるための映像信号を伝達する。また、印加されるリファレンス電圧は、色ごとに異なる必要がある。よって、各データライン毎のリファレンス電圧は、区別されてそれぞれのデータラインに提供されなければならない。
【０１０７】
したがって、図６に示すように、本実施形態にかかる階調スケール生成部３１０は、各データライン毎のリファレンス電圧を区別して提供するためにディマルチプレクサ３１６をさらに含む。
【０１０８】
すなわち、ディマルチプレクサ３１６は、第１データラインに所定の階調電圧を提供する時は、第２データラインにリファレンス電圧を提供せず、第２データラインに所定の階調電圧を提供する時は、第１データラインにリファレンス電圧を提供しない。ただし、ディマルチプレクサ３１６は、リファレンス電圧の電圧レベルに応じて複数備えられる。すなわち、本実施形態では、それぞれの階調スケール生成部３１０は、ハイレベルの電圧とローレベルの電圧とに対応した２個のディマルチプレクサ３１６を備える。
【０１０９】
ただし、隣接する２本のデータラインを用いず、同じ色のデータが入力される少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分を、サンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、階調スケール生成部３１０にディマルチプレクサ３１６を備える必要はない。
【０１１０】
図６に示す本実施形態の場合、第１〜第４スイッチ（ＳＷ１〜ＳＷ４）及びディマルチプレクサ３１６の動作を制御する信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｅ）は、図５に示したスイッチング信号生成部３３０から提供される。また、ハイレベル電圧のリファレンス電圧とローレベル電圧のリファレンス電圧とは、リファレンス電圧生成部３２０から提供される。また、制御信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｅ）は、入力されたデジタルデータに基づいて、スイッチング信号生成部３３０によって生成される。また、以下の階調スケール生成部で行われる動作は、第１〜第４スイッチ（ＳＷ１〜ＳＷ４）及びディマルチプレクサ３１６の動作によって行われる。
【０１１１】
次に、以下で、図６〜図８を参照して、このような構成を有する階調スケール生成部の動作について説明する。図８は、図６の入力に対する階調スケール生成部の出力を示すシミュレーション波形図である。また、以下では、説明の便宜上、単に、ハイレベルとローレベル等といった場合、それぞれ、ハイレベル電圧のリファレンス電圧と、ローレベル電圧のリファレンス電圧とを意味するとする。
【０１１２】
また、以下では、１つのラインタイムに含まれる第１データラインタイムについて、説明する。この第１データラインタイムでは、第１走査ライン（Ｓ［１ａ］）にローレベル電圧の走査信号が提供され、同時に第２ダミー走査ライン（ＤＳ［１ｂ］）にローレベル電圧の走査信号（ダミー走査信号）が提供される場合について説明する。また、２本のデータライン３４２、３４４の間で、電荷共有が行われと仮定するので、第１データライン３４２（Ｄ［１］）と、第２データライン３４４（Ｄ［２］）との間で電荷共有が行われることを例に説明する。よって、以下では、第１走査ライン（Ｓ［１ａ］）と第１データライン３４２（Ｄ［１］）とに接続された画素４３０と、第２ダミー走査ライン（ＤＳ［１ｂ］）と第２データライン３４４（Ｄ［２］）とに接続されたダミー画素５１０とを例に説明する。しかし、これは、説明の便宜上であり、他の画素４３０及びダミー画素５１０と、他のラインタイムとでは、同様の動作が行われることはいうまでもない。
【０１１３】
まず、サンプリングキャパシタ（Ｃ_ｓａｍｐ）は、入力されるデジタルデータの最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：ＬＳＢ）によってリファレンス電圧のハイレべル（ＶＨ）またはローレベル（ＶＬ）に設定される。
【０１１４】
すなわち、入力されるデジタルデータの最下位ビットが１である場合（ＬＳＢ＝１）、第１スイッチ（ＳＷ１）がターンオンされて、ハイレべルリファレンス電圧（ＶＨ）がサンプリングキャパシタに印加される。よって、サンプリングキャパシタは、ハイレべルリファレンス電圧（ＶＨ）に設定される。また、入力されるデジタルデータの最下位ビットが０である場合（ＬＳＢ＝０）、第２スイッチ（ＳＷ２）がターンオンされて、ローレベルリファレンス電圧（ＶＬ）がサンプリングキャパシタに印加される。よって、サンプリングキャパシタは、ローレベルリファレンス電圧（ＶＬ）に設定される。ここで、電圧が「設定される」とは、各キャパシタに、当該電圧が印加されることにより電荷が蓄えられ、当該電圧が充填又は格納されることをいう。以下、電圧の「設定」とは、同じ意味である。
【０１１５】
図７及び図８に示すように、本実施形態において入力されるデジタルデータは、例えば、８ビットであり、各ビット[ｄ７ｄ６ｄ５ｄ４ｄ３ｄ２ｄ１ｄ０]は、[０１０１０１０１]であるとして説明する。ここで、デジタルデータのＬＳＢは、１である。よって、サンプリングキャパシタ（Ｃ_ｓａｍｐ）は、ハイレべルリファレンス電圧（ＶＨ）に設定される。この動作は、図８のシミュレーショングラフに表される通りである。ここで、図８中の期間（Ｔ１）におけるサンプリングキャパシタ（Ｃ_ｓａｍｐ）の電圧変化が、当該動作を表している。また、本実施形態では、ハイレベルリファレンス電圧（ＶＨ）は、例えば、５．０Ｖとし、ローレベルリファレンス電圧（ＶＬ）は、３．０Ｖとして説明する。
【０１１６】
また、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）は、サンプリングキャパシタ（Ｃ_ｓａｍｐ）のＬＳＢが入力されると同時に初期化される。この初期化は、第４スイッチ（ＳＷ４）がターンオンされることにより行われる。すなわち、本実施形態において、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）は、第４スイッチのターンオンにより、ローレベルリファレンス電圧が印加され、ローレベルリファレンス電圧に設定される。
【０１１７】
図６に示すように、本実施形態の場合、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）がローレベルリファレンス電圧（ＶＬ）に初期化される。すなわち、第４スイッチ（ＳＷ４）がターンオンされることにより、ローレベルリファレンス電圧（ＶＬ）がホールディングキャパシタ（Ｃ_ｈｏｌｄ）に提供される。よって、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）は、ローレベルリファレンス電圧に設定される。これは図８のシミュレーショングラフに表される通りである。
【０１１８】
しかし、これは実施形態の一例に過ぎない。例えば、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）は、ハイレべルリファレンス電圧（ＶＨ）またはローレベルリファレンス電圧（ＶＬ）に初期化されることも可能である。
【０１１９】
図７及び図８に示すように、入力されるデジタルデータが８ビットであることを仮定する場合、階調スケール生成部３１０において、それぞれのビットが入力される８個の期間中にサンプリングキャパシタ（Ｃ_ｓａｍｐ）とホールディングキャパシタ（Ｃ_ｈｏｌｄ）との間の電荷共有がなされ、最終的に８番目の電荷共有によって得られた電圧が、第１データラインを介して画素に印加される最終階調電圧となる。ただし、デジタルデータがｋビットである場合、それぞれのビットが入力されるｋ個の期間中、任意のｍ番目の期間で、電荷共有がなされる。ここで、ｍは、１以上ｋ以下の整数とする。また、最後のｋ番目の期間でおこなわれる電荷共有によって得られる電圧が、最終階調電圧となる。
【０１２０】
すなわち、入力されるデジタルデータに対して最初のＬＳＢが入力される期間（Ｔ１）をはじめとして、その次のビット、すなわち、２番目の下位ビットから最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ:ＭＳＢ）が入力される各期間（Ｔ２〜Ｔ８）において、各ビットに応じて第１スイッチ（ＳＷ１）（ビット値が１である場合）または第２スイッチ（ＳＷ２）（ビット値が０である場合）がターンオンされる。この第１スイッチ（ＳＷ１）または第２スイッチ（ＳＷ２）のターンオンによって、サンプリングキャパシタは、所定のリファレンス電圧に設定される。また、各期間の所定期間（各リファレンス電圧が格納された後の期間）ごとに第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタに格納された所定のリファレンス電圧は、ホールディングキャパシタに格納されていた電圧と、電荷共有されて格納される。すなわち、この電荷共有によって、それぞれのキャパシタには、電荷共有前の各電圧の和の半分の電圧が、格納されることになる。ただし、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）の初期化は、ＬＳＢが入力される期間（Ｔ１）のみ行われる。
【０１２１】
これにより、最後の８番目の期間（Ｔ８）に行われる電荷共有によって、入力されるデジタルデータに対応する所定の階調電圧が生成されて、第１データラインと接続された画素に提供される。
【０１２２】
次に、図７及び図８を参照しながら、上記の作動によって得られる各キャパシタに格納される電圧の変化を詳細に説明する。ただし、以下では、[０１０１０１０１]である８ビットデジタルデータが第１データラインタイム、すなわち、従来のラインタイムの１／２の期間に提供されることを仮定して説明する。また、第１データラインタイムは、入力されるビットに応じて、８個の期間を含む。この期間を第１期間（Ｔ１）〜第８期間（Ｔ８）とする。そして、各期間は、その期間に応じたビットが入力される期間と、その後の電荷共有がおこなわれる所定期間とを含む。まず、以下では第１データラインタイムについて説明する。
【０１２３】
まず、第１期間（Ｔ１）ではＬＳＢが１であるので、第１スイッチ（ＳＷ１）がターンオンされて、これによりハイレべルのリファレンス電圧（ＶＨ）がサンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納される。よって、サンプリングキャパシタ（Ｃ_ｓａｍｐ）は、ハイレベルリファレンス電圧（ＶＨ）に設定される。
【０１２４】
また、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）は、第４スイッチ（ＳＷ４）がターンオンされることで、ローレベルのリファレンス電圧（ＶＬ）が提供される。よって、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）は、ローレベルリファレンス電圧（ＶＬ）に初期化される（設定される）。
【０１２５】
これにより、第１期間（Ｔ１）の所定期間、すなわち、第１スイッチ（ＳＷ１）がターンオンされた後の残りの第１期間（Ｔ１）の間に、第３スイッチ（ＳＷ３）は、ターンオンされる。この第３スイッチ（ＳＷ３）のターンオンによって電荷共有が行われる。すなわち、サンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納された電荷と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）に格納された電荷とは、加算され、各キャパシタンスの電圧が等しくなるように分配される。よって、電荷共有が行われる前に、サンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納されていた電圧と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）に格納されていた電圧との中間レベルの電圧に変換されて、各キャパシタに格納される。
【０１２６】
次に、第２期間（Ｔ２）では、２番目の下位ビットが０であるので、第２スイッチ（ＳＷ２）がターンオンされる。よって、ローレベルリファレンス電圧（ＶＬ）がサンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納される。また、第２期間の所定期間、すなわち、第２スイッチ（ＳＷ２）がターンオンされた後の残りの第２期間の間に、第３スイッチ（ＳＷ３）がターンオンされる。この第３スイッチ（ＳＷ３）のターンオンによって電荷共有が行われる。すなわち、サンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納された電荷と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）に格納された電荷とは、加算され、各キャパシタンスの電圧が等しくなるように分配される。よって、電荷共有が行われる前に、サンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納されていた電圧と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）に格納されていた電圧との中間レベルの電圧に変換されて、各キャパシタに格納される。
【０１２７】
その次に、第３期間〜第８期間（Ｔ３〜Ｔ８）でも、第２期間で行われた作動と同じように、入力されるビットによってビットが１であれば第１スイッチ（ＳＷ１）がターンオンされ、ビットが０であれば第２スイッチ（ＳＷ２）がターンオンされる。よって、各スイッチに該当するハイレベル（ＶＨ）またはローレベルのリファレンス電圧（ＶＬ）が、それぞれサンプリングキャパシタに格納される。各期間のうちの第１スイッチ（ＳＷ１）または第２スイッチ（ＳＷ２）がターンオンされた後の期間に、第３スイッチ（ＳＷ３）がターンオンされる。この第３スイッチ（ＳＷ３）のターンオンによって電荷共有が行われる。すなわち、サンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納された電荷と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）に格納された電荷とは、加算され、各キャパシタンスの電圧が等しくなるように分配される。よって、電荷共有が行われる前に、サンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納されていた電圧と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）に格納されていた電圧との中間レベルの電圧に変換されて、各キャパシタに格納される。
【０１２８】
これにより、最後の８番目の第８期間（Ｔ８）において、サンプリングキャパシタ（Ｃ_ｓａｍｐ）とホールディングキャパシタ（Ｃ_ｈｏｌｄ）とに分配された電圧が、デジタルデータに対応する階調電圧（最終階調電圧）として、第１データラインに接続された画素に、最終的に入力される。
【０１２９】
すなわち、本実施形態は、第１データラインと、これに隣接する第２データラインとの間の電荷共有により所定の階調電圧を生成する。そして、生成された階調電圧は、第１データラインに接続された画素に伝達される。また、本実施形態では、第１データラインタイムにおいて、第１データラインに存在する寄生キャパシタンス成分及び第１データラインと接続された画素のキャパシタンス成分を、サンプリングキャパシタンスとして活用し、第２データラインに存在する寄生キャパシタンス成分及び第２データラインに接続されたダミー画素のキャパシタンス成分を、ホールディングキャパシタとして活用して、電荷共有を行う。
【０１３０】
ここで、このように第２データラインにダミー画素を接続して、これをホールディングキャパシタとして活用するのは、第１データラインと接続される画素内に存在するキャパシタンス成分により、階調電圧が歪曲されて入力されることを防止するためである。すなわち、サンプリングキャパシタが含む画素のキャパシタンス成分を、相殺または補償するために、ダミー画素のキャパシタンス成分をホールディングキャパシタに含めている。
【０１３１】
ここで、画素に接続された走査ラインを介して走査信号が印加される時と、ダミー画素に接続されたダミー走査ラインを介してダミー走査信号が印加される時とにおいて、第１データラインと第２データラインとに、それぞれ画素及びダミー画素が接続される。
【０１３２】
すなわち、第１データラインと接続された画素が所定の走査ラインによりターンオンされれば、それと同時に第２データラインと接続されたダミー画素が所定のダミー走査ラインによりターンオンされる。ただし、ここでのターンオンとは、画素が第１データラインに接続されること、または、ダミー画素が第２データラインに接続されることを意味する。
【０１３３】
また、各データラインに接続された画素が表示する色に対応したリファレンス電圧を区別して、第１データラインまたは第２データラインに提供するために、第１スイッチ（ＳＷ１）と、第２及び第４スイッチ（ＳＷ２、ＳＷ４）との下段部にそれぞれディマルチプレクサ３１６が含まれる。
【０１３４】
すなわち、階調電圧を第１データラインに提供するために、ディマルチプレクサ３１６の制御信号（Ｅ）は、デジタルデータビットが入力される第１〜第８期間（Ｔ１〜Ｔ８）においてディマルチプレクサ３１６に提供される。
【０１３５】
ただし、これは、本実施形態のように隣接する２本のデータラインに存在する寄生キャパシタンスを利用する場合であり、本発明は、これに限定されない。例えば、同じ色のデータが入力される少なくとも２本のデータラインそれぞれに存在する寄生キャパシタンス成分を、サンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、階調スケール生成部３１０は、ディマルチプレクサ３１６を備えなくてもよい。
【０１３６】
次に、ここで、第２データラインタイムにおける動作について説明する。第１データラインが上述のように第１データラインに階調電圧を提供する期間であるのと同様に、第２データラインタイムは、第２データラインに階調電圧を提供する期間である。この第２データラインタイムでは、第２走査ライン（Ｓ［１ｂ］）にローレベル電圧の走査信号が提供され、同時に第１ダミー走査ライン（ＤＳ［１ａ］）にローレベル電圧の走査信号が提供される。よって、第２走査ライン（Ｓ［１ｂ］）に接続された画素４３０がターンオンされ、画素４３０が第２データライン３４４（Ｄ［２］）に接続される。同時に、第１ダミー走査ライン（ＤＳ［１ａ］）に接続されたダミー画素５１０がターンオンされ、ダミー画素５１０が第１データライン３４２（Ｄ［１］）に接続される。
【０１３７】
すなわち、第１データラインに存在する寄生キャパシタンス成分及び第１データラインと接続されたダミー画素のキャパシタンス成分を、サンプリングキャパシタンスとして活用し、第２データラインに存在する寄生キャパシタンス成分及び第２データラインに接続された画素のキャパシタンス成分を、ホールディングキャパシタとして活用して、電荷共有を行う。また、ディマルチプレクサ３１６によって、当該画素４３０に対応したリファレンス電圧が供給される。このディマルチプレクサ３１６の動作については、後述する。他の動作および電荷共有によって階調電圧が生成される過程については、第１データラインタイムのときと同様であるので、ここでは、省略する。
【０１３８】
すなわち、第２データラインに階調電圧を提供する場合にも同様に、まず、従来のラインタイムの残り１／２に相当する第２データラインタイムの間に８ビットのデジタルデータが提供される。そして、第１〜第４スイッチは、デジタルデータの各ビットが入力される期間に、デジタルデータのビット値に対応して動作される。このスイッチングによって、デジタルデータに対応する所定の階調電圧が生成され、生成された階調電圧は、ディマルチプレクサにより第２データラインに提供される。
【０１３９】
ここで、ディマルチプレクサ３１６は、第１データラインに所定の階調電圧を提供するときは、第２データラインに該当するリファレンス電圧を提供しないようにし、第２データラインに所定の階調電圧を提供する時は、第１データラインに該当するリファレンス電圧を提供しないようにする。ディマルチプレクサの動作は、図６及び図７に示す制御信号（Ｅ）により制御される。すなわち、本実施形態の場合、例えば、第１データラインに接続された画素がＲの色相を発光し、第２データラインに接続された画素がＧの色相を発光すると仮定する。その際、ディマルチプレクサ３１６は、第１データラインタイムにおいて、Ｒの色相に対応したリファレンス電圧（図６中のＶＲ_Ｈ及びＶＲ_Ｌ）を供給し、第２データラインタイムにおいては、Ｇの色相に対応したリファレンス電圧（図６中のＶＧ_Ｈ及びＶＧ_Ｌ）を供給する。
【０１４０】
ただし、前述したように、これは図５の実施形態、すなわち、隣接する２本のデータラインを利用して一つのデータラインに該当する階調電圧を生成する場合である。よって、例えば、それぞれ２本以上のデータライン、すなわち、ｋ本（ｋ≧２）のデータラインに存在する寄生キャパシタンス成分の合算値をサンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、走査ラインに走査信号が印加されるラインタイムは、従来の１／ｋに減少し、各画素に接続される走査ライン（Ｓ[ｎ]）は、各画素当たりｋ本必要なる。
【０１４１】
このような構成のＤＡＣ３００の場合、少なくとも２本のデータラインに対するキャパシタンス成分をサンプリングキャパシタ（Ｃ_ｓａｍｐ）とホールディングキャパシタ（Ｃ_ｈｏｌｄ）として活用して、データライン間の電荷共有により所望の階調電圧を生成する。よって、本実施形態にかかるＤＡＣ３００は、従来のＲ−ｓｔｒｉｎｇタイプのＤＡＣに比べて消費電力を大幅に低減でき、従来のＤＡＣ構成のＲ−ｓｔｒｉｎｇ及びデコーダ、スイッチアレイを除去でき、従来のＤＡＣ構造に比べてＤＡＣの面積を大幅に低減することができる。
【０１４２】
また、本実施形態は、第１データラインと接続される画素内に存在するキャパシタンス成分により階調電圧が歪曲されて入力されるのを防止するために、第２データラインにダミー画素を接続して電荷共有が正確に行われるようにすることを特徴とする。
【０１４３】
また、図５に示したスイッチング信号生成部３３０は、階調スケール生成部３１０内に備えられた複数のスイッチの動作を制御する信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｅ）を生成して提供する役割を果たす。しかし、第１及び第２スイッチ（ＳＷ１、ＳＷ２）の場合、入力されるデジタルデータのビット値に応じてオンオフが決定されるので、制御信号は、ホールディングラッチ部を介してシリアルに出力されるデジタルデータビット値により生成される。
【０１４４】
すなわち、スイッチング信号生成部３３０は、デジタルデータビット値が１である場合には、第１スイッチ（ＳＷ１）がターンオンされるようにする制御信号（Ｓ１）を生成して階調スケール生成部３１０に提供し、デジタルデータビット値が０である場合には、第２スイッチ（ＳＷ２）がターンオンされるようにする制御信号（Ｓ２）を生成して階調スケール生成部に提供する。
【０１４５】
また、第４スイッチ（ＳＷ４）は、ホールディングキャパシタの初期化時にターンオンされなければならず、第３スイッチ（ＳＷ３）は、各ラインタイムのうちの一定期間、すなわち、デジタルデータビットがそれぞれ入力される期間ごとに、一定にターンオンされなければならない。したがって、第３及び第４スイッチ（ＳＷ３、ＳＷ４）制御信号（Ｓ３、Ｓ４）は、デジタルデータ入力と関係なく、各データラインタイム毎に繰り返される信号である。よって、第３及び第４スイッチ（ＳＷ３、ＳＷ４）制御信号（Ｓ３、Ｓ４）は、タイミング制御部（図示せず）で別途に生成し、スイッチング信号生成部３３０に入力されてもよい。これはディマルチプレクサ制御信号（Ｅ）にも同一に適用される。
【０１４６】
次に、本実施形態にかかるＤＡＣを備えたデータ駆動回路について説明する。図９は、図３及び図４に示した本実施形態にかかるデータ駆動回路の構成を示すブロック図である。
ただし、データ駆動回路は、図５〜図８を通して説明したＤＡＣが備えられることを特徴とし、ＤＡＣの構造及び動作に対する説明は省略する。
【０１４７】
また、本実施形態の場合、隣接する２本のデータラインを利用して１つのデータラインに該当する階調電圧を生成する。
【０１４８】
図９に示すように、データ駆動回路２０は、シフトレジスタ部７１０と、サンプリングラッチ部７２０と、ホールディングラッチ部７３０と、デジタル−アナログ変換器（ＤＡＣ）３００とを含む。
【０１４９】
すなわち、本実施形態にかかるデータ駆動回路２０は、従来のデータ駆動回路と比較する時、ＤＡＣ７４０の構造が変更されるだけでなく、増幅部としてのアナログバッファを使用しなくも済む。よって、データ駆動回路２０は、アナログバッファの閾電圧及び移動度のばらつきによって、チャンネル間の出力電圧に差が生じ、画質が低下するという問題を克服できる。
【０１５０】
これは、最近浮上している、基板上に駆動回路部などを画素部と共に集積するＳＯＰ（Ｓｙｓｔｅｍ Ｏｎ Ｐａｎｅｌ）工程を適用する平板表示装置において、より効果的である。すなわち、本実施形態にかかるデータ駆動回路は、増幅部としてのアナログバッファの性能具現問題を克服できるので、ＳＯＰ工程適用時にさらに大きな長所となる。
【０１５１】
シフトレジスタ部７１０は、タイミング制御部（図示せず）からソースシフトクロック（ＳＳＣ）及びソーススタートパルス（ＳＳＰ）の供給を受け、ソースシフトクロック（ＳＳＣ）の１周期ごとにソーススタートパルス（ＳＳＰ）をシフトさせながら、順次ｎ／２個のサンプリング信号としてのシフトレジスタクロック（ＳＲＣ）を生成する。そのために、シフトレジスタ部２１０は、ｎ／２個のシフトレジスタを備える。
【０１５２】
このように、シフトレジスタがチャンネルの個数の１／２に該当する本数分備えられるのは、前述したように、本実施形態の場合、隣接する２本のデータラインを利用して一つのデータラインに該当する階調電圧を生成するからである。
【０１５３】
サンプリングラッチ部７２０は、シフトレジスタ部７１０から順次供給されるサンプリング信号に応答してデータを順次格納する。ここで、サンプリングラッチ部７２０は、ｎ個のデジタルデータを格納するために、ｎ／２個のサンプリングラッチを備える。そして、それぞれのサンプリングラッチは、データのビット数に対応する大きさを有する。例えば、データ（Ｄａｔａ）が８ビットから構成される場合、サンプリングラッチのそれぞれは、８ビットの大きさに設定される。ここで、それぞれのサンプリングラッチに格納されたデジタルデータが、伝達される道筋を、ここでは、コラムラインという。
【０１５４】
すなわち、サンプリングラッチ部７２０は、入力されるデータを順次格納した後、８ビットデジタルデータを並列状態でホールディングラッチ部に出力する。
【０１５５】
ホールディングラッチ部７３０は、ソース出力イネーブル（ＳＯＥ）信号が入力される時、サンプリングラッチ部７２０からデータを入力されて格納する。すなわち、ホールディングラッチ部は、並列状態（パラレル）で提供された８ビットデジタルデータの入力を受けて格納する。
【０１５６】
そして、ホールディングラッチ部７３０は、ソース出力イネーブル（ＳＯＥ）が入力される時、自分に格納されているデータ（Ｄａｔａ）をＤＡＣ７４０に供給する。ここで、ホールディングラッチ部７３０は、ｎ個のデータ（Ｄａｔａ）を格納するために、ｎ／２個のホールディングラッチを備える。また、それぞれのホールディングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、ホールディングラッチのそれぞれは、データ（Ｄａｔａ）が格納できるように８ビットに設定される。
【０１５７】
本実施形態の場合、ホールディングラッチ部７３０に格納された８ビットデジタルデータをＤＡＣ３００に出力する時、これを直列形態（シリアル）に変換して出力することを特徴とする。
【０１５８】
そのために、ホールディングラッチ部７３０は、図示のように、シフトレジスタ部で生成されたシフトレジスタクロック信号（ＳＲＣ）の入力を受け、シフトレジスタクロック信号により８ビットデジタルデータを直列形態に変換して、ＤＡＣ３００に出力する。
【０１５９】
ＤＡＣ３００は、入力されるデジタルデータのビット値に対応するアナログ信号を生成するものであって、ＤＡＣ３００はホールディングラッチ部７３０から供給されるデータ（Ｄａｔａ）のビット値に対応して複数の階調電圧のいずれか１つを選択することで、それに対応するアナログデータ信号を生成して、これを各データラインに出力する役割を果たす。また、ＤＡＣ３００は、ｎ／２個の階調スケール生成部３１０とｎ／２個のスイッチング信号生成部とを備える。ここで、１個の階調スケール生成部３１０と１個のスイッチング信号生成部とによって、２本のデータラインに階調電圧が供給される。すなわち、２本のデータラインの電荷共有（上述）によって、それぞれのデータラインを介して画素に印加される階調電圧を生成する。また、この階調電圧のうち、第１データライン３４２に対する階調電圧は、第１データラインタイムの期間において生成され、第２データライン３４４に対する階調電圧は、第２データラインタイムの期間において生成される。
【０１６０】
本実施形態の場合、ＤＡＣ３００は、パネルに備えられた複数のデータラインのうちの少なくとも２本のデータラインに対して、データラインに存在する寄生キャパシタンス成分と、データラインにそれぞれ接続された画素及びダミー画素のキャパシタンス成分とを、サンプリングキャパシタとホールディングキャパシタとして活用してデータライン間の電荷共有を行い、電荷共有により所望の階調電圧を生成し、生成した階調電圧を該当する画素に提供する。ＤＡＣ３００の構造及び動作についての詳細な説明は、図５〜図８を通して説明したので、省略する。
【０１６１】
以上説明したように、本実施形態にかかるデータ駆動回路、それを備えた平板表示装置、そのデータ駆動方法によれば、従来のＤＡＣに含まれるＲ−ｓｔｒｉｎｇ及びデコーダと、スイッチアレイとを除去することができるので、従来のＲ−ｓｔｒｉｎｇタイプのＤＡＣに比べてＤＡＣの回路面積と消費電力を大幅に低減することが可能であり、さらに、ＳＯＰ工程を適用してデータ駆動回路を製造する際に増幅部としてのアナログバッファを使用せず済むことにより、閾電圧及び移動度のばらつき問題を有するアナログバッファによるチャンネル間の出力電圧の差によって生じる画質の低下を防止できる。
【０１６２】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１６３】
本発明は、データ駆動回路、それを備えた平板表示装置、そのデータ駆動方法に適用可能である。
【図面の簡単な説明】
【０１６４】
【図１】従来のデータ駆動回路の構成を示すブロック図である。
【図２】図１に示した従来のＤＡＣの構成を示すブロック図である。
【図３】本発明の実施形態にかかる平板表示装置の概略的な構成を示すブロック図である。
【図４】図３に示した平板表示装置の画素部及びダミー画素部とデータ駆動回路の一部の構成を示すブロック図である。
【図５】同実施形態にかかるデジタル−アナログ変換器の構成を示すブロック図である。
【図６】図５に示した階調スケール生成部の構成を示すブロック図である。
【図７】図６の階調スケール生成部に入力されるデジタルデータの一例を示す信号波形図である。
【図８】図６のデジタルデータ入力に対する階調スケール生成部の出力を示すシミュレーション波形図である。
【図９】図３及び図４に示した同実施形態にかかるデータ駆動回路の構成を示すブロック図である。
【符号の説明】
【０１６５】
３００ ＤＡＣ
３１０ 階調スケール生成部
３１２、Ｃ_ｈｏｌｄ サンプリングキャパシタ
３１４、Ｃ_ｓａｍｐ ホールディングキャパシタ
３１６ ディマルチプレクサ
３２０ リファレンス電圧生成部
３３０ スイッチング信号生成部
３４２ 第１データライン
３４４ 第２データライン
１０ 走査駆動部
２０ データ駆動部
３０ 画素部
４０、４３０ 画素
５０ タイミング制御部
６０ ダミー画素部
７０、５１０ ダミー画素
Ｓ[１ａ]、Ｓ[１ｂ]〜Ｓ[ｎａ]、Ｓ[ｎｂ] 走査ライン
ＤＳ[１ａ]、ＤＳ[１ｂ] ダミー走査ライン
【技術分野】
【０００１】
本発明は、データ駆動回路、データ駆動回路を備えた平板表示装置及び平板表示装置のデータ駆動方法に関する。
【背景技術】
【０００２】
近年、陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ：ＣＲＴ）の短所である重さと体積を減らせる各種の平板表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）が開発されている。平板表示装置としては、例えば、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）、電界放出表示装置（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ：ＦＥＤ）、プラズマ表示パネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：ＰＤＰ）及び発光表示装置（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐａａｙ：ＬＥＤ）などがある。
【０００３】
このような平板表示装置は、一般に表示パネル、走査駆動回路、データ駆動回路を含んで構成される。また、走査駆動回路は、表示パネルに形成された複数の走査ラインに順次走査駆動信号を出力し、データ駆動回路は、表示パネルに形成された複数のデータラインにＲ、Ｇ、Ｂ映像信号を出力する。
【０００４】
以下、平板表示装置に備えられる従来のデータ駆動回路の構成及び動作について説明する。図１は、従来のデータ駆動回路の構成を示すブロック図である。
【０００５】
ただし、データ駆動回路は、ｎ個のチャンネルを有するものと仮定して説明する。
【０００６】
図１に示すように、従来のデータ駆動回路は、シフトレジスタ部１１０と、サンプリングラッチ部１２０と、ホールディングラッチ部１３０と、デジタル−アナログ変換器（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）１４０と、増幅部１５０とを含む。
【０００７】
シフトレジスタ部１１０は、タイミング制御部（図示せず）からソースシフトクロック（ＳＳＣ）及びソーススタートパルス（ＳＳＰ）の供給を受け、ソースシフトクロック（ＳＳＣ）の１周期ごとにソーススタートパルス（ＳＳＰ）をシフトさせながら、順次ｎ個のサンプリング信号を生成する。そのために、シフトレジスタ部２１０は、ｎ個のシフトレジスタを備える。
【０００８】
サンプリングラッチ部１２０は、シフトレジスタ部１１０から順次供給されるサンプリング信号に応答してデジタルデータを順次格納する。ここで、サンプリングラッチ部１２０は、ｎ個のデジタルデータ（Ｄａｔａ）を格納するために、ｎ個のサンプリングラッチを備える。そして、それぞれのサンプリングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、データ（Ｄａｔａ）がｋビットから構成される場合、それぞれのサンプリングラッチは、ｋビットの大きさに設定される。
【０００９】
ホールディングラッチ部１３０は、ソース出力イネーブル信号（ＳＯＥ）が入力されるとき、サンプリングラッチ部１２０からのデータの入力を受けて格納する。そして、ホールディングラッチ部１３０は、ソース出力イネーブル信号（ＳＯＥ）が入力されるとき、自分に格納されているデータをＤＡＣ１４０に供給する。ここで、ホールディングラッチ部１３０は、ｎ個のデータ（Ｄａｔａ）を格納するために、ｎ個のホールディングラッチを備える。また、それぞれのホールディングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、データ（Ｄａｔａ）がｋビットから構成される場合、それぞれのホールディングラッチは、データ（Ｄａｔａ）が格納できるようにｋビットに設定される。
【００１０】
ＤＡＣ１４０は、入力されるデジタルデータのビット値に対応するアナログ信号を生成する。また、ＤＡＣは、ホールディングラッチ部１３０から供給されるデータ（Ｄａｔａ）のビット値に対応して、複数の階調電圧のいずれか１つを選択することで、入力されるデジタルデータに対応するアナログデータ信号を生成する。
【００１１】
増幅部１５０は、ＤＡＣ１４０でアナログ信号に変換されたデジタルデータを一定レベルに増幅して表示パネルのデータラインに出力する。
【００１２】
このような従来のデータ駆動回路は、１水平周期中に１回のデータ出力を行う。すなわち、１水平周期中にデジタルＲ、Ｇ、Ｂデジタルデータをサンプル・アンド・ホールディング（Ｓａｍｐｌｅ ＆ ｈｏｌｄｉｎｇ）した後に、これをアナログＲ、Ｇ、Ｂデータ（階調電圧）に変換し、一定幅の電圧に増幅して出力するが、ホールディングラッチ部１３０がｉ番目のローライン（画素がパネル上で各横方向に並んだ一列のライン）に該当するＲ、Ｇ、Ｂデータをホールディングしていれば、サンプリングラッチ部１２０はｉ＋１番目のローラインに該当するＲ、Ｇ、Ｂデータをサンプリングする。
【００１３】
次に、従来のＤＡＣ１４０の構成について説明する。図２は、図１に示した従来のＤＡＣの構成を示すブロック図である。
【００１４】
図２に示すように、従来のＤＡＣ１４０は、リファレンス電圧生成部１４２と、レベルシフタ１４４と、スイッチアレイ１４６とを含む。
【００１５】
ＤＡＣ１４０は、正確な階調電圧の生成とガンマ補正とのために、図２に示すように、Ｒ−ｓｔｒｉｎｇ（Ｒ１、Ｒ２、…、Ｒｎ）を備えられたリファレンス電圧生成部１４２を備える。また、ＤＡＣ１４０は、リファレンス電圧生成部１４２により生成された電圧を選択するために、ロム（ＲＯＭ）タイプのスイッチアレイ１４６を備える。
【００１６】
また、ＤＡＣ１４０は、サンプリングラッチ部（図１の１２０）を介して入力されるデジタルデータに対する電圧レベルを変換して、これをスイッチアレイ１４６に提供するレベルシフタ１４４を備える。
【００１７】
【特許文献１】大韓民国特許公開第１０−０３７５２０３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、従来のＤＡＣ構造によれば、リファレンス電圧生成部内のＲ−ｓｔｒｉｎｇの静電流（ｓｔａｔｉｃ ｃｕｒｒｅｎｔ）により消費電力が増加してしまうという問題点がある。これを克服するために、すなわち、Ｒ−ｓｔｒｉｎｇで流れる静電流を低減するために、大きい抵抗値を有するＲ−ｓｔｒｉｎｇを設計し、各チャンネルに増幅部１５０としてアナログバッファを用いて、各データラインに所望の階調電圧を印加する方式が提案されたこともあるが、これもまたアナログバッファを構成するトランジスタの閾電圧及び移動度（ｍｏｂｉｌｉｔｙ）が均一でない場合、チャンネル間の出力電圧に差が生じ、画質低下が生じるという問題点がある。
【００１９】
また、６ビットグレースケール（ｇｒａｙ‐ｓｃａｌｅ）を具現すると仮定する場合、６４個もの階調電圧のいずれか１つの電圧を選択するため、６×６４個のスイッチを各チャンネルに内蔵しなければならない。よって、これは、回路面積を大きく増加させるという問題点がある。従来のＤＡＣによれば、一般にＤＡＣの面積は、データ駆動回路面積の１／２以上を占めることになる。
【００２０】
これは、グレースケールが増加するにつれさらに深刻になる。８ビットグレースケールを具現すると仮定すれば、その面積は、６ビットに比べて４倍以上増加してしまうという問題点がある。
【００２１】
近年、多結晶シリコンＴＦＴを用いて、基板上に駆動回路部などを画素部と共に集積するＳＯＰ（Ｓｙｓｔｅｍ Ｏｎ Ｐａｎｅｌ）工程を適用する平板表示装置が浮上している。しかし、前述した従来のＤＡＣの短所とされる消費電力及び面積の問題点や、増幅部としてのアナログバッファの性能具現の問題点は、ＳＯＰ工程の適用時にさらに大きな短所となる。
【００２２】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、ＤＡＣの回路面積及び消費電力を最小化することが可能な、新規かつ改良されたデータ駆動回路、それを備えた平板表示装置、そのデータ駆動方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記課題を解決するために、本発明のある観点によれば、複数の走査ラインとデータラインとに接続された複数の画素を含む画素部と、少なくとも２本のダミー走査ラインとデータラインとに接続された複数のダミー画素を含むダミー画素部と、走査ライン及びダミー走査ラインに走査信号及びダミー走査信号を提供する走査駆動回路と、入力されるデジタルデータに対応した階調電圧を生成して、データラインを介して画素に階調電圧を提供するデータ駆動回路と、走査駆動回路及びデータ駆動回路を制御するためのタイミング制御部と、を含み、データ駆動回路は、データラインのうちの少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分及びデータラインにそれぞれ接続される画素またはダミー画素のキャパシタンス成分を、サンプリングキャパシタ及びホールディングキャパシタとして活用して、データライン間の電荷共有により階調電圧を生成することを特徴とする、平板表示装置が提供される。
【００２４】
かかる構成により、画素部の画素を発光させるためにタイミング制御部は、走査駆動回路とデータ駆動回路に制御信号を送る。制御信号を受け取った走査駆動回路は、順次走査ラインに走査信号を印加すると同時に、ダミー走査ラインにダミー走査信号を印加する。走査信号を印加された走査ラインに接続された画素は、走査信号によってデータラインと接続される。また、ダミー走査信号を印加されたダミー走査ラインに接続された画素は、ダミー走査信号によってデータラインと接続される。そして、データ駆動電力を受け取ったデータ駆動回路は、画素に接続されたデータラインと、ダミー画素に接続されたデータラインとを利用して、発光する画素に印加する階調電圧を生成する。すなわち、画素に接続されたデータラインに寄生する寄生キャパシタンス成分と、当該画素のキャパシタンス成分とを、サンプリングキャパシタとして使用し、ダミー画素に接続されたデータラインに寄生する寄生キャパシタンス成分と、当該ダミー画素のキャパシタンス成分とを、ホールディングキャパシタとして使用する。このサンプリングキャパシタとホールディングキャパシタとの間で電荷共有を行うことで、所望の階調電圧を生成する。また、生成した階調電圧が、画素に接続されたデータラインを通して当該画素に提供される。よって画素は、階調電圧に対応して所望の輝度を発光することができる。したがって、従来のデータ駆動回路のように、Ｒ−ｓｔｒｉｎｇタイプのＤＡＣを使用せずに、所望の階調電圧を生成することができる。
【００２５】
また、走査駆動回路は、走査信号を複数の走査ラインに順次供給すると同時に、ダミー走査信号を少なくとも２本のダミー走査ラインに交互に供給してもよい。
【００２６】
また、サンプリングキャパシタは、第１データラインに存在する寄生キャパシタンス成分と、第１データラインに接続された画素またはダミー画素のキャパシタンス成分とで、具現されるとしてもよい。
【００２７】
また、ホールディングキャパシタは、第１データラインに隣接した第２データラインに存在する寄生キャパシタンス成分と、第２データラインに接続されたダミー画素または画素のキャパシタンス成分とで、具現してもよい。
【００２８】
また、第２データラインに接続されたダミー画素は、第１データラインに接続された画素と共に駆動され、第１データラインに接続されたダミー画素は、第２データラインに接続された画素と共に駆動されてもよい。
【００２９】
また、少なくとも２本のデータラインは、隣接する一対のデータラインであるとしてもよい。
【００３０】
また、少なくとも２本のデータラインは、同じ色のデータが入力される２本以上のデータラインであってもよい。
【００３１】
また、少なくとも２本のデータラインに存在する寄生キャパシタンス成分は、それぞれ２本以上のデータラインに存在する寄生キャパシタンス成分の合算値であってもよい。
【００３２】
また、平板表示装置は、有機電界発光表示装置であってもよい。
【００３３】
また、上記課題を解決するために、本発明の別の観点によれば、シフトレジスタクロックを生成してサンプリング信号を提供するシフトレジスタ部と、サンプリング信号を供給されて、入力されるデジタルデータ（ｋビット）をコラムライン毎にサンプリングしてラッチするサンプリングラッチ部と、サンプリングラッチ部でラッチされたデジタルデータを、同時に伝達されてラッチし、デジタルデータを各ビット毎に直列形態に変換して出力するホールディングラッチ部と、ホールディングラッチ部から直列状態に提供されたデジタルデータのビット値に対応する階調電圧を生成し、生成した階調電圧を各データラインに出力するデジタル−アナログ変換器と、を含み、デジタル−アナログ変換器は、パネルに備えられた複数のデータラインのうちの少なくとも２本のデータラインにそれぞれ存在する寄生キャパシタンス成分及びデータラインにそれぞれ接続される画素またはダミー画素のキャパシタンス成分を、サンプリングキャパシタ及びホールディングキャパシタとして活用して、データライン間の電荷共有により階調電圧を生成することを特徴とする、データ駆動回路が提供される。
【００３４】
また、ホールディングラッチ部は、シフトレジスタ部で生成されたシフトレジスタクロック信号を入力されて、シフトレジスタクロック信号により並列状態に入力されたデジタルデータを直列状態に変換してデジタル−アナログ変換器に出力してもよい。
【００３５】
また、デジタル−アナログ変換器は、少なくとも２本のデータラインにそれぞれ存在する寄生キャパシタンス成分及びデータラインにそれぞれ接続される画素またはダミー画素内のキャパシタンス成分を、サンプリングキャパシタ及びホールディングキャパシタとして活用して、データライン間の電荷共有により所望の階調電圧を生成する階調スケール生成部と、階調スケール生成部内に備えられた複数のスイッチに動作制御信号を提供するスイッチング信号生成部と、リファレンス電圧を生成して階調スケール生成部に提供するリファレンス電圧生成部と、を含んでもよい。
【００３６】
また、階調スケール生成部は、第１データラインに存在する寄生キャパシタンス成分と、第１データラインに接続された画素またはダミー画素のキャパシタンス成分とによるサンプリングキャパシタと、第２データラインに存在する寄生キャパシタンス成分と、第２データラインに接続されたダミー画素または画素のキャパシタンス成分とによるホールディングキャパシタと、入力されるデジタルデータの各ビット値に応じてハイレベルリファレンス電圧をサンプリングキャパシタに提供するように制御する第１スイッチと、入力されるデジタルデータの各ビット値に応じてローレベルリファレンス電圧をサンプリングキャパシタに提供するように制御する第２スイッチと、サンプリングキャパシタとホールディングキャパシタとの間の電荷共有のために備えられる第３スイッチと、ホールディングキャパシタの初期化のためにホールディングキャパシタに接続される第４スイッチと、を含んでもよい。
【００３７】
また、第２データラインに接続されたダミー画素は、第１データラインに接続された画素と共に駆動され、第１データラインに接続されたダミー画素は、第２データラインに接続された画素と共に駆動してもよい。
【００３８】
また、第１データラインまたは第２データラインに、該当するリファレンス電圧を区別して提供するために、第１スイッチ及び第２スイッチと、第４スイッチとの下段部にそれぞれディマルチプレクサがさらに含んでもよい。
【００３９】
また、上記課題を解決するために、本発明の別の観点によれば、デジタルデータ（ｋビット）の各ビットがシリアルに入力される段階と、デジタルデータ（ｋビット）の各ビットが入力されるｍ番目の期間中に、それぞれパネル上に備えられた少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分及びデータラインにそれぞれ接続される画素またはダミー画素内のキャパシタンス成分を、それぞれサンプリングキャパシタ及びホールディングキャパシタとして活用して、データライン間の電荷共有が行われる段階と、最後のｋ番目の電荷共有によってえられた電圧が最終階調電圧としてデータラインを介してデータラインに接続された画素に印加される段階と、を含むことを特徴とする、平板表示装置のデータ駆動方法が提供される。
【００４０】
また、サンプリングキャパシタは、第１データラインに存在する寄生キャパシタンス成分と、第１データラインに接続された画素またはダミー画素のキャパシタンス成分とで、具現されてもよい。
【００４１】
また、ホールディングキャパシタは、第１データラインに隣接した第２データラインに存在する寄生キャパシタンス成分と、第２データラインに接続されたダミー画素または画素のキャパシタンス成分とで、具現されてもよい。
【００４２】
また、第２データラインに接続されたダミー画素は、第１データラインに接続された画素と共に駆動され、第１データラインに接続されたダミー画素は、第２データラインに接続された画素と共に駆動されてもよい。
【００４３】
また、電荷共有は、それぞれｍ番目の区間内の所定期間ごとに、サンプリングキャパシタ及びホールディングキャパシタに格納されたリファレンス電圧を互いに均等に分配することで行われてもよい。
【発明の効果】
【００４４】
以上説明したように、本発明によれば、ＤＡＣの回路面積及び消費電力を最小化できる。
【発明を実施するための最良の形態】
【００４５】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００４６】
また、以下では、本発明の実施形態にかかる平板表示装置について詳細に説明する。特に、本発明の実施形態にかかるパネルに備えられた少なくとも２本のデータライン間の電荷共有により所定の階調電圧を生成して当該画素に提供するデータ駆動回路及びそれを備えた平板表示装置について、詳細に説明する。
【００４７】
まず、本実施形態にかかる平板表示装置の構成について詳細に説明する。図３は、本発明の実施形態にかかる平板表示装置の概略的な構成を示すブロック図である。
【００４８】
図３に示すように、本実施形態にかかる平板表示装置は、走査ライン（Ｓ[１ａ]、Ｓ[１ｂ]〜Ｓ[ｎａ]、Ｓ[ｎｂ]）とデータライン（Ｄ[１]〜Ｄ[ｍ]）とに接続された複数の画素４０を含む画素部３０と、少なくとも２本のダミー走査ライン（ＤＳ[１ａ]、ＤＳ[１ｂ]）とデータライン（Ｄ[１]〜Ｄ[ｍ]）とに接続された複数のダミー画素７０を含むダミー画素部６０と、走査ライン（Ｓ[１ａ]、Ｓ[１ｂ]〜Ｓ[ｎａ]、Ｓ[ｎｂ]）及びダミー走査ライン（ＤＳ[１ａ]、ＤＳ[１ｂ]）を駆動する走査駆動回路１０と、データライン（Ｄ[１]〜Ｄ[ｍ]）を駆動するためのデータ駆動回路２０と、走査駆動回路１０及びデータ駆動回路２０を制御するためのタイミング制御部５０とを含む。
【００４９】
ここで、タイミング制御部５０は、外部から供給される同期信号に対応してデータ駆動制御信号（ＤＣＳ）及び走査駆動制御信号（ＳＣＳ）を生成する。タイミング制御部５０で生成されたデータ駆動制御信号（ＤＣＳ）は、データ駆動回路２０に供給され、走査駆動制御信号（ＳＣＳ）は、走査駆動回路１０に供給される。そして、タイミング制御部５０は、外部から供給されるデジタルデータをデータ駆動回路２０に供給する。
【００５０】
また、走査駆動回路１０は、タイミング制御部５０から走査駆動制御信号（ＳＣＳ）の供給を受けて、これにより走査信号を生成し、生成した走査信号を走査ライン（Ｓ[１ａ]、Ｓ[１ｂ]〜Ｓ[ｎａ]、Ｓ[ｎｂ]）に順次供給する。
【００５１】
ただし、本実施形態の場合、走査信号は、順次走査ライン（Ｓ[１ａ]、Ｓ[１ｂ]〜Ｓ[ｎａ]、Ｓ[ｎｂ]）に供給されると同時に、交互に少なくとも２本のダミー走査ライン（ＤＳ[１ａ]、ＤＳ[１ｂ]）に供給されることを特徴とする。
【００５２】
ここで、本実施形態では、ダミー走査ライン（ＤＳ[１ａ]、ＤＳ[１ｂ]）を、図３に示すように、２本、すなわち一対から構成されるとして説明する。しかし、本発明はこれに限定されるものではない。ダミー走査ラインは、２本以上で構成されてもよく、例えば、３本で構成されてもよい。
【００５３】
また、データ駆動回路２０は、タイミング制御部５０からデータ駆動制御信号（ＤＣＳ）及びデジタルデータの供給を受ける。デジタルデータ及びデータ駆動制御信号（ＤＣＳ）を供給されたデータ駆動回路２０は、デジタルデータに対応した階調電圧を生成し、生成した階調電圧を走査信号によりターンオンされる画素４０（走査信号を印加された走査ラインに接続した画素４０）に供給する。
【００５４】
ただし、本実施形態の場合、階調電圧を生成するにあたって、パネルに備えられた複数のデータラインのうちの少なくとも２本のデータラインに対して、各データラインに存在する各寄生キャパシタンス成分と、各データラインにそれぞれ接続される画素及びダミー画素のキャパシタンス成分とを、サンプリングキャパシタとホールディングキャパシタとして活用して、データライン間の電荷共有により所望の階調電圧を生成することを特徴とする。
【００５５】
すなわち、第１データラインとこれに隣接した第２データラインとの間の電荷共有により所定の階調電圧を生成して、第１データラインに接続した画素に階調電圧を伝達する。この際、電荷共有は、第１データラインに存在する寄生キャパシタンス成分と、第１データラインに接続した画素のキャパシタンス成分と、をホールディングキャパシタとして活用し、第２データラインに存在する寄生キャパシタンス成分と、第２データラインに接続したダミー画素のキャパシタンス成分と、をサンプリングキャパシタとして活用することにより、行われる。
【００５６】
このように、本実施形態は、第１データラインに接続した画素内に存在するキャパシタンス成分により階調電圧が歪曲されて入力されるのを防止するために、第２データラインにダミー画素を接続して電荷共有が正確に行われるようにすることを特徴とする。
【００５７】
ここで、画素に接続された走査ラインを介して走査信号が印加される時に、画素は、データラインに接続される。また、ダミー画素に接続されたダミー走査ラインを介してダミー走査信号が印加される時に、ダミー画素は、データラインに接続される。このような動作については、詳しく後述する。
【００５８】
図３に示す本実施形態の場合、各画素に接続される走査ライン（Ｓ[j]）は、ローライン（画素がパネル上で各横方向に並んだ一列のライン）毎に、２本の走査ライン（Ｓ[ｊａ]、Ｓ[ｊｂ]）備える。ここで、２本の走査ラインのうち、一方を第１走査ライン（Ｓ[ｊａ]）といい、他方を第２走査ライン（Ｓ[ｊｂ]）という。また、走査ラインに走査信号が印加されるラインタイム（１本の走査ラインに、走査信号を印加している時間の幅または期間）は、従来ラインタイムの１／２となる。
【００５９】
すなわち、本実施形態の場合、第１走査ライン（Ｓ[ｊａ]）に走査信号を印加する期間を第１データラインタイムとし、第２走査ライン（Ｓ[ｊｂ]）に走査信号を印加する期間を第２データラインタイムとすると、第１データラインタイムと第２データラインタイムとの合計が従来のラインタイムになる。
【００６０】
ただし、これは隣接する２本のデータラインを利用して、一つのデータラインに対する所望の階調電圧を生成する場合を説明したものである。よって、それぞれ２本以上のデータライン、すなわち、ｋ本（ｋ≧２）のデータラインに存在する寄生キャパシタンス成分の合算値を、サンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、走査ラインに走査信号が印加されるラインタイムは、従来の１／ｋに減少し、平板表示装置の各画素に接続される走査ライン（Ｓｎ）は、各画素当たりｋ本が必要とされる。
【００６１】
次に、本実施形態にかかる平板表示装置の画素部及びダミー画素部とデータ駆動回路の構成について説明する。図４は、図３に示した平板表示装置の画素部及びダミー画素部とデータ駆動回路の一部の構成を示すブロック図である。
【００６２】
ここで、図４に示す平板表示装置は、一例として、有機電界発光表示装置として説明している。しかし、これは１例に過ぎない。よって、本実施形態にかかる平板表示装置は、これに限定されるものではない。また、図４に示す画素の構造もやはり一つの実施形態に過ぎないものである。
【００６３】
図４に示すように、本実施形態にかかる平板表示装置は、画素４３０（図３中の画素４０）とダミー画素５１０（図３中のダミー画素７０）とを備える。また、画素４３０は、データラインと走査ラインとに接続した画素回路４３２を含む。そして、ダミー画素５１０は、データラインとダミー走査ラインとに接続した画素回路５１２を含む。この画素回路４３０、５１２は、画素４３０とダミー画素５１０とに備えられた有機発光ダイオード（ＯＬＥＤ）の発光を制御する。
【００６４】
ただし、画素４３０は、表示領域内に備えられた画素部４００（図３中の画素部３０）を構成する。また、画素４３０は、入力される階調電圧により所定の色を表示する。ダミー画素５１０は、非表示領域内に備えられたダミー画素部５００（図３中のダミー画素部６０）を構成する。以下では、説明の便宜のため、複数有る画素４３０のうち、データライン（Ｄ［１］）と走査ライン（Ｓ［１ａ］）とに接続した画素４３０を例にとり説明する。また、同様に、複数有るダミー画素５１０のうち、データライン（Ｄ［１］）とダミー走査ライン（ＤＳ［１ａ］）とに接続したダミー画素５１０を例にとり説明する。しかし、他の画素及びダミー画素も同様の構成及び動作を示す。また、以下では、上記画素４３０を中心に説明をし、それに接続したデータライン（Ｄ［１］）を第１データライン３４２とする。また、第１データライン３４２に隣接したデータライン（Ｄ［２］）を第２データライン３４４とする。この第１データライン３４２と第２データライン３４４との間で電荷共有が行われる。この電荷共有については、後述する。
【００６５】
すなわち、隣接する第１データライン３４２と第２データライン３４４との間の電荷共有により階調電圧が生成される。生成された階調電圧は、各データライン３４２、３４４に接続した画素４３０に印加される。この電荷共有が行われる際、ダミー画素５１０は、第２データライン（Ｄ[２]）３４２に接続される。このように接続されることによって、第１データライン（Ｄ[１]）３４２に接続した画素４３０内に存在するキャパシタンス成分により階調電圧が歪曲されて入力されるのを防止することができ、電荷共有を正確に行うことができる。
【００６６】
すなわち、本実施形態は、データライン、すなわち一例として隣接配列された第１データライン３４２及び第２データライン３４４に存在する寄生キャパシタンス成分と、第１データライン３４２及び第２データライン３４４にそれぞれ接続される画素４３０及びダミー画素５１０のキャパシタンス成分とを、サンプリングキャパシタとホールディングキャパシタとして活用して、データライン間の電荷共有により所望の階調電圧を形成することをその特徴とする。
【００６７】
言い換えれば、第１データライン３４２と、これに隣接する第２データライン３４４との間の電荷共有により所定の階調電圧を生成して、第１データライン３４２と接続された画素４３０に階調電圧を伝達する。この際、第１データライン３４２に存在する寄生キャパシタンス成分と、第１データライン３４２に接続された画素４３０のキャパシタンス成分とを、ホールディングキャパシタとして活用し、第２データライン３４４に存在する寄生キャパシタンス成分と、第２データライン３４４に接続されたダミー画素５１０のキャパシタンス成分とを、サンプリングキャパシタとして活用して、電荷共有を行う。
【００６８】
ここで、第１データライン３４２と第２データライン３４４とに、それぞれ画素４３０及びダミー画素５１０が接続されるのは、画素４３０に接続された走査ライン（Ｓ[１ａ]）を介して走査信号が印加される時に、第１データライン３４２に画素４３０が接続され、ダミー画素５１０に接続されたダミー走査ライン（ＤＳ[１ｂ]）を介してダミー走査信号が印加される時に、第２データライン３４４にダミー画素５１０が接続される。このような動作については、詳しく後述する。
【００６９】
図４に示すように、画素４３０及びダミー画素５１０に備えられた有機発光ダイオード（ＯＬＥＤ）のアノード電極は、画素回路４３２、５１２に接続され、カソード電極は、第２電源（ＥＬＶＳＳ）に接続される。このような有機発光ダイオード（ＯＬＥＤ）は、画素回路４３２、５１２から供給される電流に対応して発光する。
【００７０】
画素回路４３２、５１２は、走査ラインまたはダミー走査ラインを介して走査信号が供給される際にターンオンされる。すなわち、画素回路４３２、５１２は、特に画素部４００内に備えられた画素４３０の場合、隣接する第１データライン３４２と第２データライン３４４との間の電荷共有により生成されて提供される所定の階調電圧に対応して有機発光ダイオード（ＯＬＥＤ）を発光するか否かを制御する。
【００７１】
そのために、画素回路４３２、５１２は、第１トランジスタ（Ｍ１）と、第２トランジスタ（Ｍ２）と、ストレージキャパシタ（Ｃｓｔ）とを備える。第２トランジスタ（Ｍ２）は、第１電源（ＥＬＶＤＤ）と有機発光ダイオード（ＯＬＥＤ）との間に接続される。また、第１トランジスタ（Ｍ１）は、データラインと走査ラインまたはダミー走査ラインとの間に接続される。そして、ストレージキャパシタ（Ｃｓｔ）は、第２トランジスタ（Ｍ２）のゲート電極と第１電極との間に接続される。
【００７２】
第１トランジスタ（Ｍ１）のゲート電極は、走査ラインまたはダミー走査ラインに接続され、第１電極はデータラインに接続される。そして、第１トランジスタ（Ｍ１）の第２電極は、ストレージキャパシタの一方の端子に接続される。このような第１トランジスタ（Ｍ１）は、走査ラインまたはダミー走査ラインに走査信号が供給される際にターンオンされる。ターンオンされると、画素部４００内に備えられた画素４３０の場合には、第１トランジスタ（Ｍ１）は、接続された第１データラインを介して供給される所定の階調電圧をストレージキャパシタ（Ｃｓｔ）に供給する。また、第１電極はソース電極及びドレイン電極のいずれかに設定され、第２電極は第１電極と異なる電極に設定される。例えば、第１電極がソース電極に設定されると、第２電極はドレイン電極に設定される。
【００７３】
また、第２トランジスタ（Ｍ２）のゲート電極は、ストレージキャパシタ（Ｃｓｔ）の一方の端子に接続され、第１電極はストレージキャパシタ（Ｃｓｔ）の他方の端子と第１電源（ＥＬＶＤＤ）とに接続される。そして、第２トランジスタ（Ｍ２）の第２電極は、有機発光ダイオード（ＯＬＥＤ）に接続される。このような第２トランジスタ（Ｍ２）は、ストレージキャパシタ（Ｃｓｔ）に格納された電圧に対応して有機発光ダイオード（ＯＬＥＤ）を発光するか否かを制御する。すなわち、第２トランジスタ（Ｍ２）は、ストレージキャパシタ（Ｃｓｔ）に所定の階調電圧が充電されると、これに対応する電流を有機発光ダイオード（ＯＬＥＤ）に流し、これを発光させる。ここで、格納とは、キャパシタに、電圧を充電し、電荷を保持することで、電圧を保持することを意味する。
【００７４】
また、データラインはデータ駆動回路と接続される。データ駆動回路は、デジタルデータを入力され、隣接するデータライン間の電荷共有により入力されたデジタルデータに対応する所定の階調電圧を生成し、これを各画素に提供する役割を果たす。
【００７５】
図４に示すように、データ駆動回路は、隣接するデータラインに接続された複数のスイッチが備えられたデジタル−アナログ変換器３００を含んで構成される。ここで、図４においては、データ駆動回路のうち、デジタル−アナログ変換器３００のみ示されている。
【００７６】
次に、デジタル−アナログ変換器３００の構成及び動作について説明する。デジタル−アナログ変換器３００は、隣接するデータライン間の電荷共有を行って、最終的にデータ駆動回路に入力されるデジタルデータに対応するアナログ階調電圧を生成する役割を担う。その具体的な構成及び動作については、以下図５〜図７を通して説明する。
【００７７】
図５は、本実施形態にかかるデジタル−アナログ変換器（以下、ＤＡＣという。）３００の構成を示すブロック図である。
【００７８】
本実施形態にかかるＤＡＣ３００は、図４を通して簡略に説明したように、パネルに備えられた複数のデータラインのうちの少なくとも２本のデータラインに対して、データラインに存在する寄生キャパシタンス成分と、データラインにそれぞれ接続された画素及びダミー画素のキャパシタンス成分とを、それぞれサンプリングキャパシタとホールディングキャパシタとして活用することで、データライン間の電荷共有を行う。また、ＤＡＣ３００は、電荷共有によりデータ駆動回路に入力されたデジタルデータに対応するアナログ階調電圧を生成して、これを該当する画素に提供することを特徴とする。
【００７９】
図５に示す本実施形態の場合、電荷共有は、一例として、隣接する２本のデータラインによって行われると説明する。すなわち、第１データライン３４２に存在する寄生キャパシタンス成分及び第１データライン３４２に接続された画素４３０のキャパシタンス成分とを、ホールディングキャパシタとして活用し、第１データライン３４２に隣接形成された第２データライン３４４に存在する寄生キャパシタンス成分と、第２データライン３４４に接続されたダミー画素５１０のキャパシタンス成分とを、サンプリングキャパシタとして活用して、電荷共有を行うことをその例として説明する。
【００８０】
ただし、これは実施形態の一例にすぎないので、本発明はこれに限定されるものではない。例えば、それぞれ２本以上のデータラインに存在する寄生キャパシタンス成分の合算値を、サンプリングキャパシタまたはホールディングキャパシタとして活用することも可能である。また、隣接する２本のデータラインではなく、同じ色を発行させるためのデータが入力される少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分を、サンプリングキャパシタまたはホールディングキャパシタとして活用することも可能である。
【００８１】
図５に示すように、本実施形態にかかるＤＡＣ３００は、第１データライン３４２及び第２データライン３４４との間の電荷共有を行う階調スケール生成部３１０と、階調スケール生成部３１０内に備えられた複数のスイッチに対する動作制御信号を提供するスイッチング信号生成部３３０と、リファレンス電圧を生成して階調スケール生成部に提供するリファレンス電圧生成部３２０とを含む。
【００８２】
本実施形態の場合、データライン３４２、３４４は、所定の階調電圧が印加されてデータラインに接続された所定の画素に階調電圧を提供する役割を果たすだけでなく、データラインに存在する寄生キャパシタンス成分を利用する。
【００８３】
一般に、データライン３４２、３４４は、複数の抵抗とキャパシタとが接続された形態でモデリングできる。したがって、データライン全体のキャパシタンス値は、パネルサイズなどによって所定の値に規格化することができる。
【００８４】
これにより、本実施形態は、隣接する２本のデータライン３４２、３４４に存在する寄生キャパシタンス成分をそれぞれサンプリングキャパシタとホールディングキャパシタとして活用する。
【００８５】
ただし、本実施形態は、サンプリング及びホールディングキャパシタとして、データラインに存在する寄生キャパシタンス成分の以外に各データラインに接続される画素（図４の４３０）及びダミー画素（図４の５１０）のキャパシタンス成分がさらに含まれることを特徴とする。
【００８６】
すなわち、第１データライン３４２と、これに隣接する第２データライン３４４との間の電荷共有により所定の階調電圧を生成して、第１データライン３４２と接続された画素４３０に階調電圧を伝達する。この際、第１データライン３４２に存在する寄生キャパシタンス成分と、第１データライン３４２に接続された画素４３０のキャパシタンス成分とを、ホールディングキャパシタとして活用し、第２データライン３４４に存在する寄生キャパシタンス成分と、第２データライン３４４に接続されたダミー画素５１０のキャパシタンス成分とを、サンプリングキャパシタとして活用して、電荷共有を行う。
【００８７】
これは、第１データライン３４２に接続された画素４３０内に存在するキャパシタンス成分により階調電圧が歪曲されて入力されるのを防止するために、第２データライン３４４にダミー画素５１０を接続することで電荷共有が正確に行われるようにするためである。
【００８８】
ここで、データライン３４２、３４４に画素４３０及びダミー画素５１０が接続されるのは、画素４３０に接続された走査ラインを介して走査信号が印加される時、及びダミー画素５１０に接続されたダミー走査ラインを介してダミー走査信号が印加される時になる。
【００８９】
本実施形態は、画素４３０に印加される走査信号と、ダミー画素５１０に印加されるダミー走査信号とを同時に印加して、画素４３０及びダミー画素５１０を同時にターンオンすることを特徴とする。
【００９０】
ただし、前述したように、これは実施形態の一例に過ぎない。例えば、それぞれ２本以上のデータラインに存在する寄生キャパシタンス成分の合算値を、サンプリングキャパシタまたはホールディングキャパシタとして活用することも可能である。また、隣接する２本のデータラインではなく、同じ色を発行させるためのデータが入力される少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分を、サンプリングキャパシタまたはホールディングキャパシタとして活用することも可能である。
【００９１】
ただし、図５に示す実施形態の場合、隣接する２本のデータライン、すなわち、互いに異なる色のデータが入力されるデータラインに存在する寄生キャパシタンス成分を利用する。よって、階調スケール生成部３１０は、データライン毎にリファレンス電圧を区別して提供するために、ディマルチプレクサ３１６を備える。これは、隣接する２本のデータラインにはＲ、Ｇ、Ｂごとに互いに異なる色を発行させるためのデータが入力され、また、Ｒ、Ｇ、Ｂごとにリファレンス電圧が互いに異なるからである。
【００９２】
したがって、同じ色のデータが入力される少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分を、サンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、階調スケール生成部３１０は、ディマルチプレクサ３１６を備える必要がない。
【００９３】
次に、図６及び７を参照しながら、本実施形態にかかるＤＡＣ３００に備えられた階調スケール生成部３１０の構成について説明する。図６は、図５に示した階調スケール生成部の構成を示すブロック図である。また、図７は、図６の階調スケール生成部に入力されるデジタルデータの一例を示す信号波形図である。
【００９４】
ただし、本実施形態の場合、隣接する２本のデータラインを利用して１つのデータラインに該当する階調電圧を生成するので、図７に示すように、各データラインが駆動される時間は、従来の各データラインが駆動される時間の１／２に減少する。
【００９５】
したがって、図３及び図４に示すように、本実施形態にかかる平板表示装置の各画素に接続される走査ライン（Ｓ[ｎ]）は、横方向の列のライン毎に２本（Ｓ[ｎａ]、Ｓ[ｎｂ]）備えられ、各走査ラインに該当するラインタイムは従来の１／２となる。
【００９６】
すなわち、図７に示すように、本実施形態の場合、第１走査ライン（Ｓ[１ａ]）に接続された画素に、該当する階調電圧が生成され、印加される第１データラインタイムと、第２走査ライン（Ｓ[２ｂ]）に接続された画素に、該当する階調電圧が生成され、印加される第２データラインタイムとの和が、従来のラインタイムとなる。この時、ラインタイムは、一般に１水平周期（１Ｈ）内の期間に相当する。
【００９７】
また、各データラインタイムに対して、入力されるデジタルデータに対応する階調電圧が生成される期間が、ＤＡＣタイム（ＤＡＣ ｔｉｍｅ）となり、生成された階調電圧が画素に印加される時間が、プログラミングタイム（ｐｒｏｇｒａｍｍｉｎｇ ｔｉｍｅ）となる。
【００９８】
図７に示すように、プログラミングタイムに該当する期間にのみ、走査信号としてローレベルの電圧が、各走査ラインに印加される。
【００９９】
また、図７に示すように、ダミー走査ラインに提供される走査信号は、走査ラインに提供される走査信号と反対に提供される。すなわち、第１走査ライン（Ｓ[１ａ]）にローレベル電圧の走査信号が提供される時、第１ダミー走査ライン（ＤＳ[１ａ]）にはローレベル電圧の走査信号は提供されず、第２ダミー走査ライン（ＤＳ[１ｂ]）にローレベル電圧の走査信号が提供される（第１データラインタイム）。また、第２走査ライン（Ｓ[１ｂ]）にローレベル電圧の走査信号が提供される時、第２ダミー走査ライン（ＤＳ[１ｂ]）にはローレベル電圧の走査信号は提供されず、第１ダミー走査ライン（ＤＳ[１ａ]）にローレベル電圧の走査信号が提供される（第２データラインタイム）。ここで、各ダミー走査ラインに供給される走査信号は、ダミー走査信号のことである。また、いかでは、ダミー走査信号のことを単に走査信号と呼ぶ。
【０１００】
これにより、第１データライン３４２に接続された画素が所定の走査ラインによりターンオンされると同時に、第２データラインと接続されたダミー画素が所定のダミー走査ラインによりターンオンされる。
【０１０１】
しかし、これは、実施形態の一例である。すなわち、本実施形態では、隣接する２本のデータラインを利用して一つのデータラインに該当する階調電圧を生成する場合を説明したものであるが、本発明は、これに限定されるものではない。例えば、それぞれ２本以上のデータライン、すなわち、ｋ本（ｋ≧２）のデータラインに存在する寄生キャパシタンス成分の合算値を、サンプリングキャパシタまたはホールディングキャパシタとして活用してもよい。その際には、走査ラインに走査信号が印加されるラインタイムは、従来の１／ｋに減少し、平板表示装置の各画素に接続される走査ラインは各画素当たりｋ本必要となる。
【０１０２】
図６に示すように、階調スケール生成部３１０は、第１データライン（図５の３４２）の寄生キャパシタンス成分及び第１データラインに接続された画素（図４の４３０）内のキャパシタンス成分によるサンプリングキャパシタ（Ｃ_ｓａｍｐ）と、第２データライン（図５の３４４）の寄生キャパシタンス成分及び第２データラインに接続されたダミー画素（図４の５１０）内のキャパシタンス成分によるホールディングキャパシタ（Ｃ_ｈｏｌｄ）と、入力されるデジタルデータの各ビット値に応じてハイレべルリファレンス電圧をサンプリングキャパシタに提供する第１スイッチ（ＳＷ１）と、入力されるデジタルデータの各ビット値に応じてローレベルリファレンス電圧をサンプリングキャパシタに提供する第２スイッチ（ＳＷ２）と、サンプリングキャパシタとホールディングキャパシタとの間の電荷共有をする第３スイッチ（ＳＷ３）とを含む。
【０１０３】
ここで、図６に示すように、第１データライン３１２と、第２データライン３１４と、これにそれぞれ接続された画素４３０及びダミー画素５１０とは、複数の抵抗（Ｒ１、Ｒ２、Ｒ３）及びキャパシタ（Ｃ１、Ｃ２、Ｃ３）が接続された形態でモデリングできる。したがって、データライン全体のキャパシタンス成分またパネルサイズなどによって所定の値に規格化することができる。すなわち、本実施形態では、第１データライン３１２と、２データライン３１４とは、それぞれサンプリングキャパシタ（Ｃ−ｓａｍｐ）及びホールディングキャパシタ（Ｃ_ｈｏｌｄ）として活用される。
【０１０４】
このとき、本実施形態の場合、第１データライン３１２のキャパシタンス成分をサンプリングキャパシタ（Ｃ_ｓａｍｐ）として活用し、第２データラインのキャパシタンス成分をホールディングキャパシタ（Ｃ_ｈｏｌｄ）として活用している。しかし、これは実施形態の一例であり、これに限定されるものではない。すなわち、第１データラインのキャパシタンス成分を、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）として活用し、第２データラインのキャパシタンス成分を、サンプリングキャパシタ（Ｃ_ｓａｍｐ）として活用することも可能である。
【０１０５】
また、階調スケール生成部３１０は、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）を初期化するために、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）に接続された第４スイッチ（ＳＷ４）をさらに含む。
【０１０６】
さらに、本発明の実施形態の場合、隣接する２本のデータラインを利用して一つのデータラインに該当する階調電圧を生成する。また、各データラインは、Ｒ、Ｇ、Ｂのうちの互いに異なる色を発光させるための映像信号を伝達する。また、印加されるリファレンス電圧は、色ごとに異なる必要がある。よって、各データライン毎のリファレンス電圧は、区別されてそれぞれのデータラインに提供されなければならない。
【０１０７】
したがって、図６に示すように、本実施形態にかかる階調スケール生成部３１０は、各データライン毎のリファレンス電圧を区別して提供するためにディマルチプレクサ３１６をさらに含む。
【０１０８】
すなわち、ディマルチプレクサ３１６は、第１データラインに所定の階調電圧を提供する時は、第２データラインにリファレンス電圧を提供せず、第２データラインに所定の階調電圧を提供する時は、第１データラインにリファレンス電圧を提供しない。ただし、ディマルチプレクサ３１６は、リファレンス電圧の電圧レベルに応じて複数備えられる。すなわち、本実施形態では、それぞれの階調スケール生成部３１０は、ハイレベルの電圧とローレベルの電圧とに対応した２個のディマルチプレクサ３１６を備える。
【０１０９】
ただし、隣接する２本のデータラインを用いず、同じ色のデータが入力される少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分を、サンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、階調スケール生成部３１０にディマルチプレクサ３１６を備える必要はない。
【０１１０】
図６に示す本実施形態の場合、第１〜第４スイッチ（ＳＷ１〜ＳＷ４）及びディマルチプレクサ３１６の動作を制御する信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｅ）は、図５に示したスイッチング信号生成部３３０から提供される。また、ハイレベル電圧のリファレンス電圧とローレベル電圧のリファレンス電圧とは、リファレンス電圧生成部３２０から提供される。また、制御信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｅ）は、入力されたデジタルデータに基づいて、スイッチング信号生成部３３０によって生成される。また、以下の階調スケール生成部で行われる動作は、第１〜第４スイッチ（ＳＷ１〜ＳＷ４）及びディマルチプレクサ３１６の動作によって行われる。
【０１１１】
次に、以下で、図６〜図８を参照して、このような構成を有する階調スケール生成部の動作について説明する。図８は、図６の入力に対する階調スケール生成部の出力を示すシミュレーション波形図である。また、以下では、説明の便宜上、単に、ハイレベルとローレベル等といった場合、それぞれ、ハイレベル電圧のリファレンス電圧と、ローレベル電圧のリファレンス電圧とを意味するとする。
【０１１２】
また、以下では、１つのラインタイムに含まれる第１データラインタイムについて、説明する。この第１データラインタイムでは、第１走査ライン（Ｓ［１ａ］）にローレベル電圧の走査信号が提供され、同時に第２ダミー走査ライン（ＤＳ［１ｂ］）にローレベル電圧の走査信号（ダミー走査信号）が提供される場合について説明する。また、２本のデータライン３４２、３４４の間で、電荷共有が行われと仮定するので、第１データライン３４２（Ｄ［１］）と、第２データライン３４４（Ｄ［２］）との間で電荷共有が行われることを例に説明する。よって、以下では、第１走査ライン（Ｓ［１ａ］）と第１データライン３４２（Ｄ［１］）とに接続された画素４３０と、第２ダミー走査ライン（ＤＳ［１ｂ］）と第２データライン３４４（Ｄ［２］）とに接続されたダミー画素５１０とを例に説明する。しかし、これは、説明の便宜上であり、他の画素４３０及びダミー画素５１０と、他のラインタイムとでは、同様の動作が行われることはいうまでもない。
【０１１３】
まず、サンプリングキャパシタ（Ｃ_ｓａｍｐ）は、入力されるデジタルデータの最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：ＬＳＢ）によってリファレンス電圧のハイレべル（ＶＨ）またはローレベル（ＶＬ）に設定される。
【０１１４】
すなわち、入力されるデジタルデータの最下位ビットが１である場合（ＬＳＢ＝１）、第１スイッチ（ＳＷ１）がターンオンされて、ハイレべルリファレンス電圧（ＶＨ）がサンプリングキャパシタに印加される。よって、サンプリングキャパシタは、ハイレべルリファレンス電圧（ＶＨ）に設定される。また、入力されるデジタルデータの最下位ビットが０である場合（ＬＳＢ＝０）、第２スイッチ（ＳＷ２）がターンオンされて、ローレベルリファレンス電圧（ＶＬ）がサンプリングキャパシタに印加される。よって、サンプリングキャパシタは、ローレベルリファレンス電圧（ＶＬ）に設定される。ここで、電圧が「設定される」とは、各キャパシタに、当該電圧が印加されることにより電荷が蓄えられ、当該電圧が充填又は格納されることをいう。以下、電圧の「設定」とは、同じ意味である。
【０１１５】
図７及び図８に示すように、本実施形態において入力されるデジタルデータは、例えば、８ビットであり、各ビット[ｄ７ｄ６ｄ５ｄ４ｄ３ｄ２ｄ１ｄ０]は、[０１０１０１０１]であるとして説明する。ここで、デジタルデータのＬＳＢは、１である。よって、サンプリングキャパシタ（Ｃ_ｓａｍｐ）は、ハイレべルリファレンス電圧（ＶＨ）に設定される。この動作は、図８のシミュレーショングラフに表される通りである。ここで、図８中の期間（Ｔ１）におけるサンプリングキャパシタ（Ｃ_ｓａｍｐ）の電圧変化が、当該動作を表している。また、本実施形態では、ハイレベルリファレンス電圧（ＶＨ）は、例えば、５．０Ｖとし、ローレベルリファレンス電圧（ＶＬ）は、３．０Ｖとして説明する。
【０１１６】
また、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）は、サンプリングキャパシタ（Ｃ_ｓａｍｐ）のＬＳＢが入力されると同時に初期化される。この初期化は、第４スイッチ（ＳＷ４）がターンオンされることにより行われる。すなわち、本実施形態において、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）は、第４スイッチのターンオンにより、ローレベルリファレンス電圧が印加され、ローレベルリファレンス電圧に設定される。
【０１１７】
図６に示すように、本実施形態の場合、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）がローレベルリファレンス電圧（ＶＬ）に初期化される。すなわち、第４スイッチ（ＳＷ４）がターンオンされることにより、ローレベルリファレンス電圧（ＶＬ）がホールディングキャパシタ（Ｃ_ｈｏｌｄ）に提供される。よって、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）は、ローレベルリファレンス電圧に設定される。これは図８のシミュレーショングラフに表される通りである。
【０１１８】
しかし、これは実施形態の一例に過ぎない。例えば、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）は、ハイレべルリファレンス電圧（ＶＨ）またはローレベルリファレンス電圧（ＶＬ）に初期化されることも可能である。
【０１１９】
図７及び図８に示すように、入力されるデジタルデータが８ビットであることを仮定する場合、階調スケール生成部３１０において、それぞれのビットが入力される８個の期間中にサンプリングキャパシタ（Ｃ_ｓａｍｐ）とホールディングキャパシタ（Ｃ_ｈｏｌｄ）との間の電荷共有がなされ、最終的に８番目の電荷共有によって得られた電圧が、第１データラインを介して画素に印加される最終階調電圧となる。ただし、デジタルデータがｋビットである場合、それぞれのビットが入力されるｋ個の期間中、任意のｍ番目の期間で、電荷共有がなされる。ここで、ｍは、１以上ｋ以下の整数とする。また、最後のｋ番目の期間でおこなわれる電荷共有によって得られる電圧が、最終階調電圧となる。
【０１２０】
すなわち、入力されるデジタルデータに対して最初のＬＳＢが入力される期間（Ｔ１）をはじめとして、その次のビット、すなわち、２番目の下位ビットから最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ:ＭＳＢ）が入力される各期間（Ｔ２〜Ｔ８）において、各ビットに応じて第１スイッチ（ＳＷ１）（ビット値が１である場合）または第２スイッチ（ＳＷ２）（ビット値が０である場合）がターンオンされる。この第１スイッチ（ＳＷ１）または第２スイッチ（ＳＷ２）のターンオンによって、サンプリングキャパシタは、所定のリファレンス電圧に設定される。また、各期間の所定期間（各リファレンス電圧が格納された後の期間）ごとに第３スイッチ（ＳＷ３）がターンオンされて、サンプリングキャパシタに格納された所定のリファレンス電圧は、ホールディングキャパシタに格納されていた電圧と、電荷共有されて格納される。すなわち、この電荷共有によって、それぞれのキャパシタには、電荷共有前の各電圧の和の半分の電圧が、格納されることになる。ただし、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）の初期化は、ＬＳＢが入力される期間（Ｔ１）のみ行われる。
【０１２１】
これにより、最後の８番目の期間（Ｔ８）に行われる電荷共有によって、入力されるデジタルデータに対応する所定の階調電圧が生成されて、第１データラインと接続された画素に提供される。
【０１２２】
次に、図７及び図８を参照しながら、上記の作動によって得られる各キャパシタに格納される電圧の変化を詳細に説明する。ただし、以下では、[０１０１０１０１]である８ビットデジタルデータが第１データラインタイム、すなわち、従来のラインタイムの１／２の期間に提供されることを仮定して説明する。また、第１データラインタイムは、入力されるビットに応じて、８個の期間を含む。この期間を第１期間（Ｔ１）〜第８期間（Ｔ８）とする。そして、各期間は、その期間に応じたビットが入力される期間と、その後の電荷共有がおこなわれる所定期間とを含む。まず、以下では第１データラインタイムについて説明する。
【０１２３】
まず、第１期間（Ｔ１）ではＬＳＢが１であるので、第１スイッチ（ＳＷ１）がターンオンされて、これによりハイレべルのリファレンス電圧（ＶＨ）がサンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納される。よって、サンプリングキャパシタ（Ｃ_ｓａｍｐ）は、ハイレベルリファレンス電圧（ＶＨ）に設定される。
【０１２４】
また、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）は、第４スイッチ（ＳＷ４）がターンオンされることで、ローレベルのリファレンス電圧（ＶＬ）が提供される。よって、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）は、ローレベルリファレンス電圧（ＶＬ）に初期化される（設定される）。
【０１２５】
これにより、第１期間（Ｔ１）の所定期間、すなわち、第１スイッチ（ＳＷ１）がターンオンされた後の残りの第１期間（Ｔ１）の間に、第３スイッチ（ＳＷ３）は、ターンオンされる。この第３スイッチ（ＳＷ３）のターンオンによって電荷共有が行われる。すなわち、サンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納された電荷と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）に格納された電荷とは、加算され、各キャパシタンスの電圧が等しくなるように分配される。よって、電荷共有が行われる前に、サンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納されていた電圧と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）に格納されていた電圧との中間レベルの電圧に変換されて、各キャパシタに格納される。
【０１２６】
次に、第２期間（Ｔ２）では、２番目の下位ビットが０であるので、第２スイッチ（ＳＷ２）がターンオンされる。よって、ローレベルリファレンス電圧（ＶＬ）がサンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納される。また、第２期間の所定期間、すなわち、第２スイッチ（ＳＷ２）がターンオンされた後の残りの第２期間の間に、第３スイッチ（ＳＷ３）がターンオンされる。この第３スイッチ（ＳＷ３）のターンオンによって電荷共有が行われる。すなわち、サンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納された電荷と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）に格納された電荷とは、加算され、各キャパシタンスの電圧が等しくなるように分配される。よって、電荷共有が行われる前に、サンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納されていた電圧と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）に格納されていた電圧との中間レベルの電圧に変換されて、各キャパシタに格納される。
【０１２７】
その次に、第３期間〜第８期間（Ｔ３〜Ｔ８）でも、第２期間で行われた作動と同じように、入力されるビットによってビットが１であれば第１スイッチ（ＳＷ１）がターンオンされ、ビットが０であれば第２スイッチ（ＳＷ２）がターンオンされる。よって、各スイッチに該当するハイレベル（ＶＨ）またはローレベルのリファレンス電圧（ＶＬ）が、それぞれサンプリングキャパシタに格納される。各期間のうちの第１スイッチ（ＳＷ１）または第２スイッチ（ＳＷ２）がターンオンされた後の期間に、第３スイッチ（ＳＷ３）がターンオンされる。この第３スイッチ（ＳＷ３）のターンオンによって電荷共有が行われる。すなわち、サンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納された電荷と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）に格納された電荷とは、加算され、各キャパシタンスの電圧が等しくなるように分配される。よって、電荷共有が行われる前に、サンプリングキャパシタ（Ｃ_ｓａｍｐ）に格納されていた電圧と、ホールディングキャパシタ（Ｃ_ｈｏｌｄ）に格納されていた電圧との中間レベルの電圧に変換されて、各キャパシタに格納される。
【０１２８】
これにより、最後の８番目の第８期間（Ｔ８）において、サンプリングキャパシタ（Ｃ_ｓａｍｐ）とホールディングキャパシタ（Ｃ_ｈｏｌｄ）とに分配された電圧が、デジタルデータに対応する階調電圧（最終階調電圧）として、第１データラインに接続された画素に、最終的に入力される。
【０１２９】
すなわち、本実施形態は、第１データラインと、これに隣接する第２データラインとの間の電荷共有により所定の階調電圧を生成する。そして、生成された階調電圧は、第１データラインに接続された画素に伝達される。また、本実施形態では、第１データラインタイムにおいて、第１データラインに存在する寄生キャパシタンス成分及び第１データラインと接続された画素のキャパシタンス成分を、サンプリングキャパシタンスとして活用し、第２データラインに存在する寄生キャパシタンス成分及び第２データラインに接続されたダミー画素のキャパシタンス成分を、ホールディングキャパシタとして活用して、電荷共有を行う。
【０１３０】
ここで、このように第２データラインにダミー画素を接続して、これをホールディングキャパシタとして活用するのは、第１データラインと接続される画素内に存在するキャパシタンス成分により、階調電圧が歪曲されて入力されることを防止するためである。すなわち、サンプリングキャパシタが含む画素のキャパシタンス成分を、相殺または補償するために、ダミー画素のキャパシタンス成分をホールディングキャパシタに含めている。
【０１３１】
ここで、画素に接続された走査ラインを介して走査信号が印加される時と、ダミー画素に接続されたダミー走査ラインを介してダミー走査信号が印加される時とにおいて、第１データラインと第２データラインとに、それぞれ画素及びダミー画素が接続される。
【０１３２】
すなわち、第１データラインと接続された画素が所定の走査ラインによりターンオンされれば、それと同時に第２データラインと接続されたダミー画素が所定のダミー走査ラインによりターンオンされる。ただし、ここでのターンオンとは、画素が第１データラインに接続されること、または、ダミー画素が第２データラインに接続されることを意味する。
【０１３３】
また、各データラインに接続された画素が表示する色に対応したリファレンス電圧を区別して、第１データラインまたは第２データラインに提供するために、第１スイッチ（ＳＷ１）と、第２及び第４スイッチ（ＳＷ２、ＳＷ４）との下段部にそれぞれディマルチプレクサ３１６が含まれる。
【０１３４】
すなわち、階調電圧を第１データラインに提供するために、ディマルチプレクサ３１６の制御信号（Ｅ）は、デジタルデータビットが入力される第１〜第８期間（Ｔ１〜Ｔ８）においてディマルチプレクサ３１６に提供される。
【０１３５】
ただし、これは、本実施形態のように隣接する２本のデータラインに存在する寄生キャパシタンスを利用する場合であり、本発明は、これに限定されない。例えば、同じ色のデータが入力される少なくとも２本のデータラインそれぞれに存在する寄生キャパシタンス成分を、サンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、階調スケール生成部３１０は、ディマルチプレクサ３１６を備えなくてもよい。
【０１３６】
次に、ここで、第２データラインタイムにおける動作について説明する。第１データラインが上述のように第１データラインに階調電圧を提供する期間であるのと同様に、第２データラインタイムは、第２データラインに階調電圧を提供する期間である。この第２データラインタイムでは、第２走査ライン（Ｓ［１ｂ］）にローレベル電圧の走査信号が提供され、同時に第１ダミー走査ライン（ＤＳ［１ａ］）にローレベル電圧の走査信号が提供される。よって、第２走査ライン（Ｓ［１ｂ］）に接続された画素４３０がターンオンされ、画素４３０が第２データライン３４４（Ｄ［２］）に接続される。同時に、第１ダミー走査ライン（ＤＳ［１ａ］）に接続されたダミー画素５１０がターンオンされ、ダミー画素５１０が第１データライン３４２（Ｄ［１］）に接続される。
【０１３７】
すなわち、第１データラインに存在する寄生キャパシタンス成分及び第１データラインと接続されたダミー画素のキャパシタンス成分を、サンプリングキャパシタンスとして活用し、第２データラインに存在する寄生キャパシタンス成分及び第２データラインに接続された画素のキャパシタンス成分を、ホールディングキャパシタとして活用して、電荷共有を行う。また、ディマルチプレクサ３１６によって、当該画素４３０に対応したリファレンス電圧が供給される。このディマルチプレクサ３１６の動作については、後述する。他の動作および電荷共有によって階調電圧が生成される過程については、第１データラインタイムのときと同様であるので、ここでは、省略する。
【０１３８】
すなわち、第２データラインに階調電圧を提供する場合にも同様に、まず、従来のラインタイムの残り１／２に相当する第２データラインタイムの間に８ビットのデジタルデータが提供される。そして、第１〜第４スイッチは、デジタルデータの各ビットが入力される期間に、デジタルデータのビット値に対応して動作される。このスイッチングによって、デジタルデータに対応する所定の階調電圧が生成され、生成された階調電圧は、ディマルチプレクサにより第２データラインに提供される。
【０１３９】
ここで、ディマルチプレクサ３１６は、第１データラインに所定の階調電圧を提供するときは、第２データラインに該当するリファレンス電圧を提供しないようにし、第２データラインに所定の階調電圧を提供する時は、第１データラインに該当するリファレンス電圧を提供しないようにする。ディマルチプレクサの動作は、図６及び図７に示す制御信号（Ｅ）により制御される。すなわち、本実施形態の場合、例えば、第１データラインに接続された画素がＲの色相を発光し、第２データラインに接続された画素がＧの色相を発光すると仮定する。その際、ディマルチプレクサ３１６は、第１データラインタイムにおいて、Ｒの色相に対応したリファレンス電圧（図６中のＶＲ_Ｈ及びＶＲ_Ｌ）を供給し、第２データラインタイムにおいては、Ｇの色相に対応したリファレンス電圧（図６中のＶＧ_Ｈ及びＶＧ_Ｌ）を供給する。
【０１４０】
ただし、前述したように、これは図５の実施形態、すなわち、隣接する２本のデータラインを利用して一つのデータラインに該当する階調電圧を生成する場合である。よって、例えば、それぞれ２本以上のデータライン、すなわち、ｋ本（ｋ≧２）のデータラインに存在する寄生キャパシタンス成分の合算値をサンプリングキャパシタまたはホールディングキャパシタとして活用する場合には、走査ラインに走査信号が印加されるラインタイムは、従来の１／ｋに減少し、各画素に接続される走査ライン（Ｓ[ｎ]）は、各画素当たりｋ本必要なる。
【０１４１】
このような構成のＤＡＣ３００の場合、少なくとも２本のデータラインに対するキャパシタンス成分をサンプリングキャパシタ（Ｃ_ｓａｍｐ）とホールディングキャパシタ（Ｃ_ｈｏｌｄ）として活用して、データライン間の電荷共有により所望の階調電圧を生成する。よって、本実施形態にかかるＤＡＣ３００は、従来のＲ−ｓｔｒｉｎｇタイプのＤＡＣに比べて消費電力を大幅に低減でき、従来のＤＡＣ構成のＲ−ｓｔｒｉｎｇ及びデコーダ、スイッチアレイを除去でき、従来のＤＡＣ構造に比べてＤＡＣの面積を大幅に低減することができる。
【０１４２】
また、本実施形態は、第１データラインと接続される画素内に存在するキャパシタンス成分により階調電圧が歪曲されて入力されるのを防止するために、第２データラインにダミー画素を接続して電荷共有が正確に行われるようにすることを特徴とする。
【０１４３】
また、図５に示したスイッチング信号生成部３３０は、階調スケール生成部３１０内に備えられた複数のスイッチの動作を制御する信号（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｅ）を生成して提供する役割を果たす。しかし、第１及び第２スイッチ（ＳＷ１、ＳＷ２）の場合、入力されるデジタルデータのビット値に応じてオンオフが決定されるので、制御信号は、ホールディングラッチ部を介してシリアルに出力されるデジタルデータビット値により生成される。
【０１４４】
すなわち、スイッチング信号生成部３３０は、デジタルデータビット値が１である場合には、第１スイッチ（ＳＷ１）がターンオンされるようにする制御信号（Ｓ１）を生成して階調スケール生成部３１０に提供し、デジタルデータビット値が０である場合には、第２スイッチ（ＳＷ２）がターンオンされるようにする制御信号（Ｓ２）を生成して階調スケール生成部に提供する。
【０１４５】
また、第４スイッチ（ＳＷ４）は、ホールディングキャパシタの初期化時にターンオンされなければならず、第３スイッチ（ＳＷ３）は、各ラインタイムのうちの一定期間、すなわち、デジタルデータビットがそれぞれ入力される期間ごとに、一定にターンオンされなければならない。したがって、第３及び第４スイッチ（ＳＷ３、ＳＷ４）制御信号（Ｓ３、Ｓ４）は、デジタルデータ入力と関係なく、各データラインタイム毎に繰り返される信号である。よって、第３及び第４スイッチ（ＳＷ３、ＳＷ４）制御信号（Ｓ３、Ｓ４）は、タイミング制御部（図示せず）で別途に生成し、スイッチング信号生成部３３０に入力されてもよい。これはディマルチプレクサ制御信号（Ｅ）にも同一に適用される。
【０１４６】
次に、本実施形態にかかるＤＡＣを備えたデータ駆動回路について説明する。図９は、図３及び図４に示した本実施形態にかかるデータ駆動回路の構成を示すブロック図である。
ただし、データ駆動回路は、図５〜図８を通して説明したＤＡＣが備えられることを特徴とし、ＤＡＣの構造及び動作に対する説明は省略する。
【０１４７】
また、本実施形態の場合、隣接する２本のデータラインを利用して１つのデータラインに該当する階調電圧を生成する。
【０１４８】
図９に示すように、データ駆動回路２０は、シフトレジスタ部７１０と、サンプリングラッチ部７２０と、ホールディングラッチ部７３０と、デジタル−アナログ変換器（ＤＡＣ）３００とを含む。
【０１４９】
すなわち、本実施形態にかかるデータ駆動回路２０は、従来のデータ駆動回路と比較する時、ＤＡＣ７４０の構造が変更されるだけでなく、増幅部としてのアナログバッファを使用しなくも済む。よって、データ駆動回路２０は、アナログバッファの閾電圧及び移動度のばらつきによって、チャンネル間の出力電圧に差が生じ、画質が低下するという問題を克服できる。
【０１５０】
これは、最近浮上している、基板上に駆動回路部などを画素部と共に集積するＳＯＰ（Ｓｙｓｔｅｍ Ｏｎ Ｐａｎｅｌ）工程を適用する平板表示装置において、より効果的である。すなわち、本実施形態にかかるデータ駆動回路は、増幅部としてのアナログバッファの性能具現問題を克服できるので、ＳＯＰ工程適用時にさらに大きな長所となる。
【０１５１】
シフトレジスタ部７１０は、タイミング制御部（図示せず）からソースシフトクロック（ＳＳＣ）及びソーススタートパルス（ＳＳＰ）の供給を受け、ソースシフトクロック（ＳＳＣ）の１周期ごとにソーススタートパルス（ＳＳＰ）をシフトさせながら、順次ｎ／２個のサンプリング信号としてのシフトレジスタクロック（ＳＲＣ）を生成する。そのために、シフトレジスタ部２１０は、ｎ／２個のシフトレジスタを備える。
【０１５２】
このように、シフトレジスタがチャンネルの個数の１／２に該当する本数分備えられるのは、前述したように、本実施形態の場合、隣接する２本のデータラインを利用して一つのデータラインに該当する階調電圧を生成するからである。
【０１５３】
サンプリングラッチ部７２０は、シフトレジスタ部７１０から順次供給されるサンプリング信号に応答してデータを順次格納する。ここで、サンプリングラッチ部７２０は、ｎ個のデジタルデータを格納するために、ｎ／２個のサンプリングラッチを備える。そして、それぞれのサンプリングラッチは、データのビット数に対応する大きさを有する。例えば、データ（Ｄａｔａ）が８ビットから構成される場合、サンプリングラッチのそれぞれは、８ビットの大きさに設定される。ここで、それぞれのサンプリングラッチに格納されたデジタルデータが、伝達される道筋を、ここでは、コラムラインという。
【０１５４】
すなわち、サンプリングラッチ部７２０は、入力されるデータを順次格納した後、８ビットデジタルデータを並列状態でホールディングラッチ部に出力する。
【０１５５】
ホールディングラッチ部７３０は、ソース出力イネーブル（ＳＯＥ）信号が入力される時、サンプリングラッチ部７２０からデータを入力されて格納する。すなわち、ホールディングラッチ部は、並列状態（パラレル）で提供された８ビットデジタルデータの入力を受けて格納する。
【０１５６】
そして、ホールディングラッチ部７３０は、ソース出力イネーブル（ＳＯＥ）が入力される時、自分に格納されているデータ（Ｄａｔａ）をＤＡＣ７４０に供給する。ここで、ホールディングラッチ部７３０は、ｎ個のデータ（Ｄａｔａ）を格納するために、ｎ／２個のホールディングラッチを備える。また、それぞれのホールディングラッチは、データ（Ｄａｔａ）のビット数に対応する大きさを有する。例えば、ホールディングラッチのそれぞれは、データ（Ｄａｔａ）が格納できるように８ビットに設定される。
【０１５７】
本実施形態の場合、ホールディングラッチ部７３０に格納された８ビットデジタルデータをＤＡＣ３００に出力する時、これを直列形態（シリアル）に変換して出力することを特徴とする。
【０１５８】
そのために、ホールディングラッチ部７３０は、図示のように、シフトレジスタ部で生成されたシフトレジスタクロック信号（ＳＲＣ）の入力を受け、シフトレジスタクロック信号により８ビットデジタルデータを直列形態に変換して、ＤＡＣ３００に出力する。
【０１５９】
ＤＡＣ３００は、入力されるデジタルデータのビット値に対応するアナログ信号を生成するものであって、ＤＡＣ３００はホールディングラッチ部７３０から供給されるデータ（Ｄａｔａ）のビット値に対応して複数の階調電圧のいずれか１つを選択することで、それに対応するアナログデータ信号を生成して、これを各データラインに出力する役割を果たす。また、ＤＡＣ３００は、ｎ／２個の階調スケール生成部３１０とｎ／２個のスイッチング信号生成部とを備える。ここで、１個の階調スケール生成部３１０と１個のスイッチング信号生成部とによって、２本のデータラインに階調電圧が供給される。すなわち、２本のデータラインの電荷共有（上述）によって、それぞれのデータラインを介して画素に印加される階調電圧を生成する。また、この階調電圧のうち、第１データライン３４２に対する階調電圧は、第１データラインタイムの期間において生成され、第２データライン３４４に対する階調電圧は、第２データラインタイムの期間において生成される。
【０１６０】
本実施形態の場合、ＤＡＣ３００は、パネルに備えられた複数のデータラインのうちの少なくとも２本のデータラインに対して、データラインに存在する寄生キャパシタンス成分と、データラインにそれぞれ接続された画素及びダミー画素のキャパシタンス成分とを、サンプリングキャパシタとホールディングキャパシタとして活用してデータライン間の電荷共有を行い、電荷共有により所望の階調電圧を生成し、生成した階調電圧を該当する画素に提供する。ＤＡＣ３００の構造及び動作についての詳細な説明は、図５〜図８を通して説明したので、省略する。
【０１６１】
以上説明したように、本実施形態にかかるデータ駆動回路、それを備えた平板表示装置、そのデータ駆動方法によれば、従来のＤＡＣに含まれるＲ−ｓｔｒｉｎｇ及びデコーダと、スイッチアレイとを除去することができるので、従来のＲ−ｓｔｒｉｎｇタイプのＤＡＣに比べてＤＡＣの回路面積と消費電力を大幅に低減することが可能であり、さらに、ＳＯＰ工程を適用してデータ駆動回路を製造する際に増幅部としてのアナログバッファを使用せず済むことにより、閾電圧及び移動度のばらつき問題を有するアナログバッファによるチャンネル間の出力電圧の差によって生じる画質の低下を防止できる。
【０１６２】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１６３】
本発明は、データ駆動回路、それを備えた平板表示装置、そのデータ駆動方法に適用可能である。
【図面の簡単な説明】
【０１６４】
【図１】従来のデータ駆動回路の構成を示すブロック図である。
【図２】図１に示した従来のＤＡＣの構成を示すブロック図である。
【図３】本発明の実施形態にかかる平板表示装置の概略的な構成を示すブロック図である。
【図４】図３に示した平板表示装置の画素部及びダミー画素部とデータ駆動回路の一部の構成を示すブロック図である。
【図５】同実施形態にかかるデジタル−アナログ変換器の構成を示すブロック図である。
【図６】図５に示した階調スケール生成部の構成を示すブロック図である。
【図７】図６の階調スケール生成部に入力されるデジタルデータの一例を示す信号波形図である。
【図８】図６のデジタルデータ入力に対する階調スケール生成部の出力を示すシミュレーション波形図である。
【図９】図３及び図４に示した同実施形態にかかるデータ駆動回路の構成を示すブロック図である。
【符号の説明】
【０１６５】
３００ ＤＡＣ
３１０ 階調スケール生成部
３１２、Ｃ_ｈｏｌｄ サンプリングキャパシタ
３１４、Ｃ_ｓａｍｐ ホールディングキャパシタ
３１６ ディマルチプレクサ
３２０ リファレンス電圧生成部
３３０ スイッチング信号生成部
３４２ 第１データライン
３４４ 第２データライン
１０ 走査駆動部
２０ データ駆動部
３０ 画素部
４０、４３０ 画素
５０ タイミング制御部
６０ ダミー画素部
７０、５１０ ダミー画素
Ｓ[１ａ]、Ｓ[１ｂ]〜Ｓ[ｎａ]、Ｓ[ｎｂ] 走査ライン
ＤＳ[１ａ]、ＤＳ[１ｂ] ダミー走査ライン
【特許請求の範囲】
【請求項１】
複数の走査ラインとデータラインとに接続された複数の画素を含む画素部と；
少なくとも２本のダミー走査ラインと前記データラインとに接続された複数のダミー画素を含むダミー画素部と；
前記走査ライン及びダミー走査ラインに走査信号及びダミー走査信号を提供する走査駆動回路と；
入力されるデジタルデータに対応した階調電圧を生成して、前記データラインを介して前記画素に前記階調電圧を提供するデータ駆動回路と；
前記走査駆動回路及びデータ駆動回路を制御するためのタイミング制御部と；
を含み、
前記データ駆動回路は、前記データラインのうちの少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分及び前記データラインにそれぞれ接続される画素またはダミー画素のキャパシタンス成分を、サンプリングキャパシタ及びホールディングキャパシタとして活用して、前記データライン間の電荷共有により前記階調電圧を生成することを特徴とする、平板表示装置。
【請求項２】
前記走査駆動回路は、前記走査信号を前記複数の走査ラインに順次供給すると同時に、前記ダミー走査信号を前記少なくとも２本のダミー走査ラインに交互に供給することを特徴とする、請求項１に記載の平板表示装置。
【請求項３】
前記サンプリングキャパシタは、第１データラインに存在する寄生キャパシタンス成分と、前記第１データラインに接続された画素またはダミー画素のキャパシタンス成分とで、具現されることを特徴とする、請求項１または２に記載の平板表示装置。
【請求項４】
前記ホールディングキャパシタは、前記第１データラインに隣接した第２データラインに存在する寄生キャパシタンス成分と、前記第２データラインに接続されたダミー画素または画素のキャパシタンス成分とで、具現されることを特徴とする、請求項３に記載の平板表示装置。
【請求項５】
前記第２データラインに接続されたダミー画素は、前記第１データラインに接続された画素と共に駆動され、
前記第１データラインに接続されたダミー画素は、前記第２データラインに接続された画素と共に駆動されることを特徴とする、請求項４に記載の平板表示装置。
【請求項６】
前記少なくとも２本のデータラインは、隣接する一対のデータラインであることを特徴とする、請求項１〜５のいずれかに記載の平板表示装置。
【請求項７】
前記少なくとも２本のデータラインは、同じ色のデータが入力される２本以上のデータラインであることを特徴とする、請求項１〜５のいずれかに記載の平板表示装置。
【請求項８】
前記少なくとも２本のデータラインに存在する寄生キャパシタンス成分は、それぞれ２本以上のデータラインに存在する寄生キャパシタンス成分の合算値であることを特徴とする、請求項１〜５のいずれかに記載の平板表示装置。
【請求項９】
前記平板表示装置は、有機電界発光表示装置であることを特徴とする、請求項１〜８のいずれかに記載の平板表示装置。
【請求項１０】
シフトレジスタクロックを生成してサンプリング信号を提供するシフトレジスタ部と；
前記サンプリング信号を供給されて、入力されるデジタルデータ（ｋビット）をコラムライン毎にサンプリングしてラッチするサンプリングラッチ部と；
前記サンプリングラッチ部でラッチされた前記デジタルデータを、並列形態に伝達されてラッチし、前記デジタルデータを各ビット毎に直列形態に変換して出力するホールディングラッチ部と；
前記ホールディングラッチ部から直列状態に提供された前記デジタルデータのビット値に対応する階調電圧を生成し、生成した前記階調電圧を各データラインに出力するデジタル−アナログ変換器と；
を含み、
前記デジタル−アナログ変換器は、パネルに備えられた複数のデータラインのうちの少なくとも２本のデータラインにそれぞれ存在する寄生キャパシタンス成分及び前記データラインにそれぞれ接続される画素またはダミー画素のキャパシタンス成分を、サンプリングキャパシタ及びホールディングキャパシタとして活用して、前記データライン間の電荷共有により前記階調電圧を生成することを特徴とする、データ駆動回路。
【請求項１１】
前記ホールディングラッチ部は、前記シフトレジスタ部で生成された前記シフトレジスタクロック信号を入力されて、前記シフトレジスタクロック信号により、並列状態に入力されたデジタルデータを直列状態に変換して前記デジタル−アナログ変換器に出力することを特徴とする、請求項１０に記載のデータ駆動回路。
【請求項１２】
前記デジタル−アナログ変換器は、
前記少なくとも２本のデータラインにそれぞれ存在する寄生キャパシタンス成分及び前記データラインにそれぞれ接続される画素またはダミー画素内のキャパシタンス成分を、前記サンプリングキャパシタ及びホールディングキャパシタとして活用して、前記データライン間の電荷共有により所望の前記階調電圧を生成する階調スケール生成部と；
前記階調スケール生成部内に備えられた複数のスイッチに動作制御信号を提供するスイッチング信号生成部と；
リファレンス電圧を生成して前記階調スケール生成部に提供するリファレンス電圧生成部と；
を含むことを特徴とする、請求項１０または１１に記載のデータ駆動回路。
【請求項１３】
前記階調スケール生成部は、
第１データラインに存在する寄生キャパシタンス成分と、前記第１データラインに接続された画素またはダミー画素のキャパシタンス成分とによる前記サンプリングキャパシタと；
第２データラインに存在する寄生キャパシタンス成分と、前記第２データラインに接続されたダミー画素または画素のキャパシタンス成分とによる前記ホールディングキャパシタと；
前記入力されるデジタルデータの各ビット値に応じてハイレベルリファレンス電圧を前記サンプリングキャパシタに提供する第１スイッチと；
前記入力されるデジタルデータの各ビット値に応じてローレベルリファレンス電圧を前記サンプリングキャパシタに提供する第２スイッチと；
前記サンプリングキャパシタとホールディングキャパシタとの間の前記電荷共有のために備えられる第３スイッチと；
前記ホールディングキャパシタの初期化のために前記ホールディングキャパシタに接続される第４スイッチと；
を含むことを特徴とする、請求項１２に記載のデータ駆動回路。
【請求項１４】
前記第２データラインに接続されたダミー画素は、前記第１データラインに接続された画素と共に駆動され、
前記第１データラインに接続されたダミー画素は、前記第２データラインに接続された画素と共に駆動されることを特徴とする、請求項１３に記載のデータ駆動回路。
【請求項１５】
前記第１データラインまたは第２データラインに、該当する前記リファレンス電圧を区別して提供するために、前記第１スイッチ及び第２スイッチと、前記第４スイッチとの下段部にそれぞれディマルチプレクサがさらに含まれることを特徴とする、請求項１３または１４に記載のデータ駆動回路。
【請求項１６】
デジタルデータ（ｋビット）の各ビットがシリアルに入力される段階と；
前記デジタルデータ（ｋビット）の各ビットが入力されるｍ番目の期間中に、それぞれパネル上に備えられた少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分及び前記データラインにそれぞれ接続される画素またはダミー画素内のキャパシタンス成分を、それぞれサンプリングキャパシタ及びホールディングキャパシタとして活用して、前記データライン間の電荷共有が行われる段階と；
最後のｋ番目の前記電荷共有によってえられた電圧が最終階調電圧として前記データラインを介して前記データラインに接続された画素に印加される段階と；
を含むことを特徴とする、平板表示装置のデータ駆動方法。
【請求項１７】
前記サンプリングキャパシタは、第１データラインに存在する寄生キャパシタンス成分と、前記第１データラインに接続された画素またはダミー画素のキャパシタンス成分とで、具現されることを特徴とする、請求項１６に記載の平板表示装置のデータ駆動方法。
【請求項１８】
前記ホールディングキャパシタは、前記第１データラインに隣接した第２データラインに存在する寄生キャパシタンス成分と、前記第２データラインに接続されたダミー画素または画素のキャパシタンス成分とで、具現されることを特徴とする、請求項１７に記載の平板表示装置のデータ駆動方法。
【請求項１９】
前記第２データラインに接続されたダミー画素は、前記第１データラインに接続された画素と共に駆動され、
前記第１データラインに接続されたダミー画素は、前記第２データラインに接続された画素と共に駆動されることを特徴とする、請求項１８に記載の平板表示装置のデータ駆動方法。
【請求項２０】
前記電荷共有は、それぞれｍ番目の区間内の所定期間ごとに、前記サンプリングキャパシタ及びホールディングキャパシタに格納されたリファレンス電圧を互いに均等に分配することで行われることを特徴とする、請求項１６〜１８のいずれかに記載の平板表示装置のデータ駆動方法。
【請求項１】
複数の走査ラインとデータラインとに接続された複数の画素を含む画素部と；
少なくとも２本のダミー走査ラインと前記データラインとに接続された複数のダミー画素を含むダミー画素部と；
前記走査ライン及びダミー走査ラインに走査信号及びダミー走査信号を提供する走査駆動回路と；
入力されるデジタルデータに対応した階調電圧を生成して、前記データラインを介して前記画素に前記階調電圧を提供するデータ駆動回路と；
前記走査駆動回路及びデータ駆動回路を制御するためのタイミング制御部と；
を含み、
前記データ駆動回路は、前記データラインのうちの少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分及び前記データラインにそれぞれ接続される画素またはダミー画素のキャパシタンス成分を、サンプリングキャパシタ及びホールディングキャパシタとして活用して、前記データライン間の電荷共有により前記階調電圧を生成することを特徴とする、平板表示装置。
【請求項２】
前記走査駆動回路は、前記走査信号を前記複数の走査ラインに順次供給すると同時に、前記ダミー走査信号を前記少なくとも２本のダミー走査ラインに交互に供給することを特徴とする、請求項１に記載の平板表示装置。
【請求項３】
前記サンプリングキャパシタは、第１データラインに存在する寄生キャパシタンス成分と、前記第１データラインに接続された画素またはダミー画素のキャパシタンス成分とで、具現されることを特徴とする、請求項１または２に記載の平板表示装置。
【請求項４】
前記ホールディングキャパシタは、前記第１データラインに隣接した第２データラインに存在する寄生キャパシタンス成分と、前記第２データラインに接続されたダミー画素または画素のキャパシタンス成分とで、具現されることを特徴とする、請求項３に記載の平板表示装置。
【請求項５】
前記第２データラインに接続されたダミー画素は、前記第１データラインに接続された画素と共に駆動され、
前記第１データラインに接続されたダミー画素は、前記第２データラインに接続された画素と共に駆動されることを特徴とする、請求項４に記載の平板表示装置。
【請求項６】
前記少なくとも２本のデータラインは、隣接する一対のデータラインであることを特徴とする、請求項１〜５のいずれかに記載の平板表示装置。
【請求項７】
前記少なくとも２本のデータラインは、同じ色のデータが入力される２本以上のデータラインであることを特徴とする、請求項１〜５のいずれかに記載の平板表示装置。
【請求項８】
前記少なくとも２本のデータラインに存在する寄生キャパシタンス成分は、それぞれ２本以上のデータラインに存在する寄生キャパシタンス成分の合算値であることを特徴とする、請求項１〜５のいずれかに記載の平板表示装置。
【請求項９】
前記平板表示装置は、有機電界発光表示装置であることを特徴とする、請求項１〜８のいずれかに記載の平板表示装置。
【請求項１０】
シフトレジスタクロックを生成してサンプリング信号を提供するシフトレジスタ部と；
前記サンプリング信号を供給されて、入力されるデジタルデータ（ｋビット）をコラムライン毎にサンプリングしてラッチするサンプリングラッチ部と；
前記サンプリングラッチ部でラッチされた前記デジタルデータを、並列形態に伝達されてラッチし、前記デジタルデータを各ビット毎に直列形態に変換して出力するホールディングラッチ部と；
前記ホールディングラッチ部から直列状態に提供された前記デジタルデータのビット値に対応する階調電圧を生成し、生成した前記階調電圧を各データラインに出力するデジタル−アナログ変換器と；
を含み、
前記デジタル−アナログ変換器は、パネルに備えられた複数のデータラインのうちの少なくとも２本のデータラインにそれぞれ存在する寄生キャパシタンス成分及び前記データラインにそれぞれ接続される画素またはダミー画素のキャパシタンス成分を、サンプリングキャパシタ及びホールディングキャパシタとして活用して、前記データライン間の電荷共有により前記階調電圧を生成することを特徴とする、データ駆動回路。
【請求項１１】
前記ホールディングラッチ部は、前記シフトレジスタ部で生成された前記シフトレジスタクロック信号を入力されて、前記シフトレジスタクロック信号により、並列状態に入力されたデジタルデータを直列状態に変換して前記デジタル−アナログ変換器に出力することを特徴とする、請求項１０に記載のデータ駆動回路。
【請求項１２】
前記デジタル−アナログ変換器は、
前記少なくとも２本のデータラインにそれぞれ存在する寄生キャパシタンス成分及び前記データラインにそれぞれ接続される画素またはダミー画素内のキャパシタンス成分を、前記サンプリングキャパシタ及びホールディングキャパシタとして活用して、前記データライン間の電荷共有により所望の前記階調電圧を生成する階調スケール生成部と；
前記階調スケール生成部内に備えられた複数のスイッチに動作制御信号を提供するスイッチング信号生成部と；
リファレンス電圧を生成して前記階調スケール生成部に提供するリファレンス電圧生成部と；
を含むことを特徴とする、請求項１０または１１に記載のデータ駆動回路。
【請求項１３】
前記階調スケール生成部は、
第１データラインに存在する寄生キャパシタンス成分と、前記第１データラインに接続された画素またはダミー画素のキャパシタンス成分とによる前記サンプリングキャパシタと；
第２データラインに存在する寄生キャパシタンス成分と、前記第２データラインに接続されたダミー画素または画素のキャパシタンス成分とによる前記ホールディングキャパシタと；
前記入力されるデジタルデータの各ビット値に応じてハイレベルリファレンス電圧を前記サンプリングキャパシタに提供する第１スイッチと；
前記入力されるデジタルデータの各ビット値に応じてローレベルリファレンス電圧を前記サンプリングキャパシタに提供する第２スイッチと；
前記サンプリングキャパシタとホールディングキャパシタとの間の前記電荷共有のために備えられる第３スイッチと；
前記ホールディングキャパシタの初期化のために前記ホールディングキャパシタに接続される第４スイッチと；
を含むことを特徴とする、請求項１２に記載のデータ駆動回路。
【請求項１４】
前記第２データラインに接続されたダミー画素は、前記第１データラインに接続された画素と共に駆動され、
前記第１データラインに接続されたダミー画素は、前記第２データラインに接続された画素と共に駆動されることを特徴とする、請求項１３に記載のデータ駆動回路。
【請求項１５】
前記第１データラインまたは第２データラインに、該当する前記リファレンス電圧を区別して提供するために、前記第１スイッチ及び第２スイッチと、前記第４スイッチとの下段部にそれぞれディマルチプレクサがさらに含まれることを特徴とする、請求項１３または１４に記載のデータ駆動回路。
【請求項１６】
デジタルデータ（ｋビット）の各ビットがシリアルに入力される段階と；
前記デジタルデータ（ｋビット）の各ビットが入力されるｍ番目の期間中に、それぞれパネル上に備えられた少なくとも２本のデータラインのそれぞれに存在する寄生キャパシタンス成分及び前記データラインにそれぞれ接続される画素またはダミー画素内のキャパシタンス成分を、それぞれサンプリングキャパシタ及びホールディングキャパシタとして活用して、前記データライン間の電荷共有が行われる段階と；
最後のｋ番目の前記電荷共有によってえられた電圧が最終階調電圧として前記データラインを介して前記データラインに接続された画素に印加される段階と；
を含むことを特徴とする、平板表示装置のデータ駆動方法。
【請求項１７】
前記サンプリングキャパシタは、第１データラインに存在する寄生キャパシタンス成分と、前記第１データラインに接続された画素またはダミー画素のキャパシタンス成分とで、具現されることを特徴とする、請求項１６に記載の平板表示装置のデータ駆動方法。
【請求項１８】
前記ホールディングキャパシタは、前記第１データラインに隣接した第２データラインに存在する寄生キャパシタンス成分と、前記第２データラインに接続されたダミー画素または画素のキャパシタンス成分とで、具現されることを特徴とする、請求項１７に記載の平板表示装置のデータ駆動方法。
【請求項１９】
前記第２データラインに接続されたダミー画素は、前記第１データラインに接続された画素と共に駆動され、
前記第１データラインに接続されたダミー画素は、前記第２データラインに接続された画素と共に駆動されることを特徴とする、請求項１８に記載の平板表示装置のデータ駆動方法。
【請求項２０】
前記電荷共有は、それぞれｍ番目の区間内の所定期間ごとに、前記サンプリングキャパシタ及びホールディングキャパシタに格納されたリファレンス電圧を互いに均等に分配することで行われることを特徴とする、請求項１６〜１８のいずれかに記載の平板表示装置のデータ駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−２１２９９８（Ｐ２００７−２１２９９８Ａ）
【公開日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願番号】特願２００６−２１７１９４（Ｐ２００６−２１７１９４）
【出願日】平成１８年８月９日（２００６．８．９）
【出願人】（５９０００２８１７）三星エスディアイ株式会社 (2,784)
【Ｆターム（参考）】
【公開日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願日】平成１８年８月９日（２００６．８．９）
【出願人】（５９０００２８１７）三星エスディアイ株式会社 (2,784)
【Ｆターム（参考）】
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