光センサ、および光センサアレイ
【課題】光センサ、および光センサアレイにおいて、信号読出し用のスイッチングトランジスタを不要として、画素構造を簡素化する。
【解決手段】各光センサ画素は、金属膜から成る下部電極と、アモルファスシリコン膜と、n型アモルファスシリコン膜と、上部電極とを有し、前記光センサ画素の上部電極に接続される複数の走査線と、前記光センサ画素の下部電極に接続される複数の読出線と、前記複数の走査線に接続され、1水平走査期間毎に各走査線に順次第1電圧の選択走査信号を供給する走査回路と、1水平走査期間のブランキング期間に前記複数の読出線に、前記第1電圧よりも高電位の第2電圧を入力した後、前記複数の読出線をフローティング状態とする手段1と、前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記下部電極が接続され、前記上部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2とを備える。
【解決手段】各光センサ画素は、金属膜から成る下部電極と、アモルファスシリコン膜と、n型アモルファスシリコン膜と、上部電極とを有し、前記光センサ画素の上部電極に接続される複数の走査線と、前記光センサ画素の下部電極に接続される複数の読出線と、前記複数の走査線に接続され、1水平走査期間毎に各走査線に順次第1電圧の選択走査信号を供給する走査回路と、1水平走査期間のブランキング期間に前記複数の読出線に、前記第1電圧よりも高電位の第2電圧を入力した後、前記複数の読出線をフローティング状態とする手段1と、前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記下部電極が接続され、前記上部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、光センサ、および光センサアレイに係わり、特に、光センサ素子として、光依存可変抵抗素子である厚膜アモルファスシリコン膜を使用する光センサアレイに関する。
【背景技術】
【0002】
本発明の発明者は、光センサ素子として、アモルファスシリコン(a−Si)膜を使用する光センサ、および光センサアレイを既に出願済みである。(下記特許文献1参照)この既に出願済みの従来の光センサのアモルファスシリコン(a−Si)膜は、入射光に対応して変化する光依存可変抵抗素子として動作する。
図13は、既に出願済みの従来の光センサアレイの回路構成を示す回路図である。
既に出願済みの従来の光センサアレイでは、1画素の光センサ画素は、図13の破線枠Aで表され、1画素の光センサ画素は、3個のトランジスタ(MT1〜MT3)と、光依存可変抵抗素子AS1と、容量素子(蓄積容量)C1と、読み出しリセットを行うためのゲート線GCLK、VRSのリセット電圧を供給するリセット線SVRS、VB1,VB2,VABのバイアス電圧(固定電圧)を供給するバイアス線(SVB1,SVB2,SVAB)と、信号出力線OUTから構成される。
図14は、図13に示す光依存可変抵抗素子AS1の構成を示す図である。図14に示すように、光依存可変抵抗素子AS1は、上部電極92と、下部電極94と、上部電極92と下部電極94との間に挟持されるアモルファスシリコン(a−Si)93とで構成される。なお、図14では、容量素子C1も合わせて図示している。また、図15に、図13に示す光依存可変抵抗素子AS1の等価回路を示す。
また、図13では、光センサ画素の画素数が、m×Kの場合で、n,n+1行,J,J+1列の4画素の光センサが具体的回路図で表示されている。
光センサアレイの周辺の下辺側には、信号出力線OUTの電圧をリセットするためのリセットトランジスタMTRと、VRSTのリセット電圧を供給するためのリセット線SVRST、及び出力用のボンディングパッドPADが配置されている。
【0003】
図16は、図13に示す光センサアレイの動作を説明するためのタイミングチャートである。以下、図16を用いて、図13に示す破線枠Aの光センサ画素の動作を説明する。
なお、説明では簡単のため、各バイアス電圧は、VB1=VB2=0V(GND)、VAB=10V、リセット電圧は、VRS=5V、VRST=0Vとする。また、各クロック(φ1,φ2)の電圧は、Highレベル(以下、Hレベルという)が10V、Lレベル(以下、Lレベルという)が0Vとする。なお、各バイアス電圧の電圧値は、一例であり、前述した値以外の電圧であってもよい。また、バイアス電圧VABは、リセット電圧VRS以上の電圧であればよい。
図13において、シフトレジスタ12により、各光センサ画素行は、紙面上、上から下へ順次走査されるもの、即ち、図13において、ゲート線GCLKには、番号の若い順に順次ON電圧パルスが加わるものとする。
始めに、シフトレジスタ12により、ゲート線GCLK(n+1)に、Hレベルの10Vの電圧が供給された場合から考える。この場合に、A部の光センサ画素において、トランジスタMT1がON状態となり、光センサ画素の内部ノードN1は、バイアス線SVRSと電気的に導通し、内部ノードN1の電圧は、バイアス電圧VRSと同電位の5Vとなる。
【0004】
次に、ゲート線GCLK(n+1)に供給される電圧が、Lレベルの0Vの電圧になると、光センサ画素の内部ノードN1は電気的に孤立ノードとなるが、内部ノードN1の電圧は、バイアス線SVB2との間の容量素子C1により保持される。
この状態で、内部ノードN1は、高抵抗半導体である光依存可変抵抗素子AS1を介して、バイアス線SVB1の0Vのバイアス電位VB1に接続されている。たとえば、光依存可変抵抗素子AS1の抵抗値は、室温で暗電流が数十fA程度流れる値としておく。
この光依存可変抵抗素子AS1に、光(赤外線)照射されると光電変換により半導体中にできたキャリア対により抵抗が下がり、光センサとして働く。たとえば、数pAの電流が流れるような、環境用途用に設計されているものとする。
このようにして、内部ノードN1に蓄えられた電荷は、光依存可変抵抗素子AS1を介して、バイアス線SVB2に放電されるが、放電される電荷量は、暗状態、及び入射する光量により変動する。したがって、一定時間経過後のノードN1の電圧は入射光量により異なることになる。
シフトレジスタ12により、ゲート線GCLK(n+1)に供給される電圧が、Lレベルの0Vの電圧になってから、シフトレジスタ12によるゲート線走査がほぼ一周(1フレーム後)し、ゲート線GCLK(n)に、Hレベルの10Vの電圧が供給されるまでが、入射された光による光信号の蓄積時間である。
【0005】
時刻t2で、制御電圧RSTPLSが、例えば、Hレベルの10Vの電圧になると、図13に示すリセットトランジスタMTRがON状態となり、信号出力線OUT(j)が、0Vのリセット電圧VRSTにリセットされる。
時刻t3で、制御電圧RSTPLSが、Lレベルの0Vになると、信号出力線OUT(j)がフローティング状態になる。
時刻t4で、ゲート線GCLK(n)に、Hレベルの10Vの電圧が供給されると、トランジスタMT3がON状態になり、出力線OUT(j)とバイアス線SVABが、トランジスタMT2及びトランジスタMT3を介して接続される。
トランジスタMT3のゲート電圧は10Vであり非飽和動作であるが、トランジスタMT2のゲートは内部ノードN1であり、前述したように入射光量に対応して、5V以下となっており、飽和動作となる。
したがって、トランジスタMT2は、ゲート電圧に対応したソース電圧(V3)でカットオフされる。そのため、出力線OUT(1)の電圧は、内部ノードN1の電圧に依存した値となり、結果として入射光量に依存した出力電圧が得られる。
時刻t5で、ゲート線GCLK(n)に、Lレベルの0Vの電圧が供給されると、トランジスタMT3がOFF状態となる。
時刻t8で、ゲート線GCLK(n+1)に、Hレベルの10Vの電圧が供給されると、トランジスタMT1がON状態となり、内部ノードN1が、5Vのバイアス電圧VRSにリセットされる。
以上の動作を各画素において繰り返す。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特願2009−162612
【発明の概要】
【発明が解決しようとする課題】
【0007】
前述の図13〜図16に示す従来の光センサアレイは、ゲート線GCLK(n+1)がHベルのときに、トランジスタMT1がON状態となり、容量素子C1を充電し、ゲート線GCLK(n+1)がLレベルのときに、トランジスタMT1がOFF状態となり、容量素子C1に充電された電荷が、入射された光により放電される。そして、ゲート線GCLK(n)がHレベルのときに、入射された光により放電された後の容量素子C1に蓄積された電荷を直接読み出す方式である。
このように、前述の図13〜図16に示す従来の光センサアレイは、容量素子C1に蓄積された電荷を読み出すための信号読出し用のスイッチングトランジスタMT1が必要である。そのため、ガラス基板などの光センサアレイ基板上に、半導体層がアモルファスシリコン層、あるいは、ポリシリコン層から成る薄膜トランジスタを作製する工程が必要であり、結果として、光センサアレイの各画素構造が複雑化するばかりか、光センサアレイのコストが増加するという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、光センサ、および光センサアレイにおいて、信号読出し用のスイッチングトランジスタを不要として、画素構造を簡素化することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【0008】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
(1)金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを備え、前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサであって、前記上部電極に第1電圧を入力する手段と、オン状態の時に前記下部電極に、前記第1電圧よりも高電位の第2電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とするスイッチ回路と、前記下部電極がフローティングの状態において、所定期間経過後の前記下部電極の電圧変化を、前記センサ出力電圧として出力する検出回路とを有する。
(2)金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを備え、前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサであって、前記下部電極に第1電圧を入力する手段と、オン状態の時に前記上部電極に、前記第1電圧よりも低電位の第2電圧を入力し、オフ状態の時に前記上部電極をフローティング状態とするスイッチ回路と、前記上部電極がフローティングの状態において、所定期間経過後の前記上部電極の電圧変化を、前記センサ出力電圧として出力する検出回路とを有する。
【0009】
(3)(m×n)個の光センサ画素がアレイ状に配置され、前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、前記光センサアレイの各行の前記光センサ画素の前記上部電極に接続される複数の走査線と、前記光センサアレイの各列の前記光センサ画素の前記下部電極に接続される複数の読出線と、前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、1水平走査期間のブランキング期間に前記複数の読出線に、前記第1電圧よりも高電位の第2電圧を入力した後、前記複数の読出線をフローティング状態とする手段1と、前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記下部電極が接続され、且つ、前記上部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2とを備える。
【0010】
(4)(m×n)個の光センサ画素と、(m×1)個の補償用の光センサ画素とがアレイ状に配置され、前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各補償用の光センサ画素は、金属膜から成る下部電極と、前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、前記光センサアレイの各行の前記光センサ画素と、補償用の光センサ画素の前記上部電極に接続される複数の走査線と、前記光センサアレイの各列の前記光センサ画素の前記下部電極に接続される複数の読出線と、前記1列の補償用の光センサ画素の前記下部電極に接続される補償用画素の読出線と、前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、1水平走査期間のブランキング期間に前記複数の読出線と前記補償用画素の読出線に、前記第1電圧よりも高電位の第2電圧を入力した後、前記複数の読出線と前記補償用画素の読出線をフローティング状態とする手段1と、前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記下部電極が接続され、且つ、前記上部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2と、前記補償用画素の読出線に接続され、水平走査期間内の前記補償用画素の読出線の電圧変化を、前記上部電極に選択走査電圧が入力される補償用の光センサ画素の補償用信号電圧として出力する手段3とを備える。
【0011】
(5)(m×n)個の光センサ画素がアレイ状に配置され、前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、前記光センサアレイの各行の前記光センサ画素の前記下部電極に接続される複数の走査線と、前記光センサアレイの各列の前記光センサ画素の前記上部電極に接続される複数の読出線と、前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、1水平走査期間のブランキング期間に前記複数の読出線に、前記第1電圧よりも低電位の第2電圧を入力した後、前記複数の読出線をフローティング状態とする手段1と、前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記上部電極が接続され、且つ、前記下部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2とを備える。
【0012】
(6)(m×n)個の光センサ画素と、(m×1)個の補償用の光センサ画素とがアレイ状に配置され、前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各補償用の光センサ画素は、金属膜から成る下部電極と、前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、前記光センサアレイの各行の前記光センサ画素と、補償用の光センサ画素の前記下部電極に接続される複数の走査線と、前記光センサアレイの各列の前記光センサ画素の前記上部電極に接続される複数の読出線と、前記1列の補償用の光センサ画素の前記上部電極に接続される補償用画素の読出線と、前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、1水平走査期間のブランキング期間に前記複数の読出線と前記補償用画素の読出線に、前記第1電圧よりも低電位の第2電圧を入力した後、前記複数の読出線と前記補償用画素の読出線をフローティング状態とする手段1と、前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記上部電極が接続され、且つ、前記下部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2と、前記補償用画素の読出線に接続され、水平走査期間内の前記補償用画素の読出線の電圧変化を、前記下部電極に選択走査電圧が入力される補償用の光センサ画素の補償用信号電圧として出力する手段3とを備える。
【0013】
(7)(4)または(6)において、前記各センサ出力電圧と、補償用信号電圧とが入力される信号処理回路を有し、前記信号処理回路は、前記各センサ出力電圧と補償用信号電圧とをA/D変換するA/D変換器と、前記A/D変換器で変換された前記各センサ出力電圧のデジタル値から、前記A/D変換器で変換された前記補償用信号電圧のデジタル値を減算する減算器を有する。
(8)(3)ないし(7)の何れかにおいて、前記手段1は、前記複数の読出線と前記補償用画素の読出線毎に設けられる複数のスイッチングトランジスタであり、当該複数のスイッチトランジスタは、前記1水平走査期間のブランキング期間内にONとなり、前記複数の読出線と前記補償用画素の読出線に、前記第2電圧を入力する。
(9)(1)ないし(8)の何れかにおいて、前記各光センサ画素のアモルファスシリコン膜の膜厚は、500nm以上、1200nm以下である。
【発明の効果】
【0014】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、光センサ、および光センサアレイにおいて、信号読出し用のスイッチングトランジスタを不要として、画素構造を簡素化することが可能となる。
【図面の簡単な説明】
【0015】
【図1】本発明の各実施例の光センサアレイにおいて使用される光センサの断面構造を示す断面図ある。
【図2】図1に示す光センサの等価回路を示す回路図である。
【図3】アモルファスシリコン膜の膜厚と、光伝導の関係の一例を示すグラフである。
【図4】本発明の実施例の光センサの動作を説明するための図である。
【図5】一般的なダイオードの電流−電圧特性を示すグラフである。
【図6】本発明の各実施例の光センサアレイの構成を示すブロック図である。
【図7】本発明の実施例1の光センサアレイの回路構成を示す回路図である。
【図8】本発明の実施例1の光センサアレイの駆動方法を説明するためのタイミング図である。
【図9】本発明の実施例2の光センサアレイの回路構成を示す回路図である。
【図10】本発明の実施例2の光センサアレイの動作を説明するためのタイミングチャートである。
【図11】本発明の実施例3の光センサアレイの回路構成を示す回路図である。
【図12】本実施例において、暗電流成分を補正する信号処理回路の一例を示すブロック図である。
【図13】既に出願済みの従来の光センサアレイの回路構成を示す回路図である。
【図14】図13に示す光センサ光依存可変抵抗素子の構成を示す図である。
【図15】図13に示す光依存可変抵抗素子AS1の等価回路を示す回路図である。
【図16】図13に示す光センサアレイの動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【0016】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
[実施例1]
本発明の各実施例では、光センサ素子として、アモルファスシリコン膜(a−Si)と、燐をドープしたn型アモルファスシリコン膜(n+a−Si)を使用する。
図1は、本発明の各実施例の光センサアレイにおいて使用される1画素の光センサの断面構造を示す断面図である。図1に示すように、本実施例の光センサは、下部電極25と、下部電極25上に積層されるアモルファスシリコン膜(a−Si)24と、アモルファスシリコン膜(a−Si)24上に積層され、燐(ドーズ)をドープしたn型アモルファスシリコン膜(n+a−Si)23と、燐をドープしたアモルファスシリコン膜(n+a−Si)23上に配置される上部電極22とで構成される。
即ち、本実施例では、上部電極22と下部電極25との間に、燐をドープしたn型アモルファスシリコン膜(n+a−Si)23とアモルファスシリコン膜(a−Si)24とを挟持した構造である。
ここで、上部電極22と下部電極25とはそれぞれ、アモルファスシリコン膜(a−Si)24と、燐をドープしたn型アモルファスシリコン膜(n+a−Si)23とオーミックな接続を取れるもの、又は、後述する順バイアス方向に関してはオーミックな接続を取れるものを選択するのが好ましい。また、光センサとして用いるため、光の入射側の電極は、所望の波長の光を透過するものを選ぶ必要がある。一例を挙げれば、上部電極22は、ITO(Indium Tin Oxide)、下部電極25は、MoW/Al−Si/MoWで構成される。
【0017】
図2は、図1に示す光センサの等価回路を示す回路図である。
燐をドープしたn型アモルファスシリコン膜(n+a−Si)23は、アモルファスシリコン膜(a−Si)24に比べ強いn型半導体であるため、燐をドープしたn型アモルファスシリコン膜(n+a−Si)23とアモルファスシリコン膜(a−Si)24の接続面は、アモルファスシリコン膜(a−Si)24側を正極(アノード)に、燐をドープしたn型アモルファスシリコン膜(n+a−Si)23側を負極(カソード)にしたときに順方向となるようなダイオード特性を示す。
また、アモルファスシリコン膜(a−Si)に光が入射すると電子が励起され、電子−ホールの対ができ、伝導キャリアが増加し電流が増大する。すなわち光により変化する可変抵抗となる。これは光伝導と呼ばれる現象である。
この光伝導を用いた光センサを実用化するためには、図1中において、tで示すアモルファスシリコン膜(a−Si)24の膜厚が重要な因子となる。
図3は、アモルファスシリコン膜(a−Si)の膜厚tと、光伝導の関係の一例を示すグラフである。図3において、Aは、光を照射した時のアモルファスシリコン膜(a−Si)の膜厚tと、光伝導の関係を示し、Bは、光を照射しない時のアモルファスシリコン膜(a−Si)の膜厚tと、光伝導の関係を示す。
図3に示すように、アモルファスシリコン膜(a−Si)の厚みが170nmと薄い場合には、アモルファスシリコン膜(a−Si)の抵抗が低く、光を照射しない状態、すなわち暗時に流れる電流(バイアス電流又は暗電流)が大きいため、光照射時の光伝導による抵抗変化による電流増加はバイアス電流に埋もれ観測(分離)できない。
一方、アモルファスシリコン膜(a−Si)の膜厚を500nm、1000nm、1200nmと厚くすると厚み方向(電極間の間隔)の抵抗が大きくなり、バイアス電流が低下する。このため、図3に示すように、光照射時の光伝導による抵抗変化による電流増加とバイアス電流の間に差が現れ、これは光量に依存する。この差を測定することで、本構造を光センサとして利用できる。
【0018】
図4に示すように、本実施例の光センサにおいて、暗時のバイアス電流が流れている状態で、ダイオード部D、及びアモルファスシリコン膜(a−Si)の光依存性可変抵抗部ASにかかる電圧をそれぞれVd、Vrとする。ここで、VD=Vd+Vr。この状態で、光が照射されると、光伝導によりアモルファスシリコン膜(a−Si)の光依存可変抵抗部ASの抵抗値が低くなり、Vrが減少し、Vdが増大することで、ダイオードにかかる順方向電圧が増加する。
ダイオードの順方向電圧電流特性は、図5に示すように、電圧変化に対して急峻に電流が増加する。この電流増加は、アモルファスシリコン膜(a−Si)の光依存可変抵抗部ASへの伝導キャリア注入と等価となり、更にアモルファスシリコン膜(a−Si)の光依存可変抵抗部ASの実効的な抵抗を下げることになる。
最終的には、ダイオード部Dにかかる順方向電圧の増加Vd’によるダイオード中の拡散キャリアと、低抵抗になったアモルファスシリコン膜(a−Si)の光依存可変抵抗部ASの抵抗値と、流れる電流により定まる分圧Vr’の平衡が取れた電流が流れることになる。
このように、アモルファスシリコン膜(a−Si)の上に燐をドープしたn型アモルファスシリコン膜(n+a−Si)を積層することで、燐をドープしたn型アモルファスシリコン膜(n+a−Si)と、アモルファスシリコン膜(a−Si)とで構成されるダイオードにより増幅された光電流を得ることができる。
実験によれば、本実施例のアモルファスシリコン膜(a−Si)の上に燐をドープしたn型アモルファスシリコン膜(n+a−Si)を積層した構造では、アモルファスシリコン膜(a−Si)のみの構造に比べ、10000倍程度の電流増幅効果がある。
【0019】
以下、図6〜図8を用いて、本発明の実施例の光センサアレイについて説明する。
図6は、本発明の実施例の光センサアレイの構成を示すブロック図である。
本実施例の光センサアレイは、中央部に光センサアレイ部11が設けられ、光センサアレイ部11の周辺の左辺側に、光センサ画素の読み出しのために、読み出しパルスを順次供給するためのシフトレジスタ12と、光センサアレイ部11の周辺の下辺側に、外部と接続するためのボンディングパッド部13が設けられる。
ここで、光センサアレイ部11は、例えば、マトリクス状に配置された100×150の光センサで構成される。ここで、光センサアレイ部11の各光センサ画素は、図1に示す光センサである。
【0020】
図7は、本発明の実施例の光センサアレイの回路構成を示す回路図である。本実施例の光センサアレイは、図7の点線枠で示す光センサ画素(PX1〜PX4)がマトリクス状に配置される。なお、図7では、PX1〜PX4の4つの光センサ画素のみを図示しているが、実際は、例えば、100×150の光センサ画素が配置される。
各光センサ画素(PX1〜PX4)のそれぞれは、上部電極22と下部電極25との間に、燐をドープしたn型アモルファスシリコン膜(n+a−Si)23とアモルファスシリコン膜(a−Si)24とを挟持した構造であるが、図7では、各光センサ画素(PX1〜PX4)のそれぞれは、図2で示す等価回路で図示している。
マトリクス状に配置された光センサ画素(PX1〜PX4)の各行の光センサ画素のダイオード部Dのカソードは、複数の走査線(G1,G2,..)に接続され、各走査線(G1,G2,..)は、シフトレジスタ12に接続される。シフトレジスタ12は、1水平走査期間毎に、Lowレベル(以下、Lレベル)の選択走査電圧を順次走査線(G1,G2,..)に供給する。
また、マトリクス状に配置された光センサ(PX1〜PX4)の各列の光センサ画素の光依存可変抵抗部ASは、複数の読出線(S1,S2,..)に接続される。1水平走査期間の読出線(S1,S2,..)の電圧変化が、信号電圧としてボンディングパッド部13から外部の信号処理回路(図示せず)に出力される。
シフトレジスタ12は、半導体チップ内に搭載される回路で構成され、光センサアレイが作製される基板上に配置される。あるいは、シフトレジスタ12は、ガラス基板などの光センサアレイ基板上に、半導体層がポリシリコン膜から成る薄膜トランジスタからなる回路で構成される。
【0021】
図8は、本発明の実施例の光センサアレイの駆動方法を説明するためのタイミング図である。以下、図8を用いて、本実施例の光センサアレイの駆動方法について説明する。なお、図7において、シフトレジスタ12により、各光センサ画素行は、紙面上、上から下へ順次走査されるもの、即ち、図7において、ゲート線Gには、番号の若い順に順次Lレベルの電圧が加わるものとする。
まず、1水平走査期間HSYNCのブランキング期間に、信号RGがHighレベル(以下、Hレベル)となり、リセットトランジスタTLSがオンとなる。これにより、各読出線(S1,S2,..)がリセットされ、各読出線(S1,S2,..)は、一定電位(例えば、3V)に揃えられる。この信号RGがHレベルの期間は、各走査線(G1,G2,..)はHレベル(例えば、3V)となっている。
次に、信号RGがLレベルとなると、G1の走査線の電圧レベルがLowレベル(以下、Lレベル;例えば、0Vの接地電位)、それ以外の走査線の電圧レベルがHレベルとなる。これにより、G1の走査線に、カソードが接続されている光センサ画素のダイオード部DがON状態、G1の走査線以外の走査線に、カソードが接続されている光センサ画素のダイオード部DがOFF状態となるので、PX1とPX2の光センサ画素がON状態、PX3とPX4の光センサ画素がOFF状態となる。
PX1とPX2の光センサ画素には、光が入射しており、入射光に応じて光センサ画素の光依存可変抵抗部ASの抵抗値が変化する。これにより、読出線(S1,S2,..)から走査線G1に流れる電流が変化し、各読出線(S1,S2,..)の電位(詳しくは、各読出線に接続される浮遊容量Csの電位)が低下する。
例えば、PX2の光センサ画素には光が照射され、PX1の光センサ画素には光が照射されなかったとすると、PX1の光センサ画素の光依存可変抵抗部ASの抵抗値により暗電流が流れ、それによって、S1の読出線の電位が、例えば、2.5Vに低下する。一方、光が照射されたPX2の光センサ画素の光依存可変抵抗部ASの抵抗値は、光伝導によって電流が増幅され、それにより、S2の読出線の電位が、例えば、1.5Vまで低下する。
この電圧変化を、各読出線(S1,S2,..)の信号電圧として読み取る。この様子を、図8の、読出線波形S1〜として図示する。
【0022】
このように、本実施例では、信号RGのタイミングで、各読出線(S1,S2,..)の電位を一定電位(例えば、3V)に揃えた後に、入射光により、各読出線(S1,S2,..)の電位を変動(図8では、下降)させる。
1水平走査期間HSYN後、次のRG信号がHレベルとなる前に、ボンディングパッド部13に接続される外部の信号処理回路が、この信号電圧を取り込む。
その後、1水平走査期間HSYNCのブランキング期間に、信号RGがHレベルとなり、リセットトランジスタTLSがオンとなる。これにより、各読出線(S1,S2,..)がリセットされ、各読出線(S1,S2,..)は、一定電位(例えば、3V)に揃えられる。そして、G2の走査線の電圧レベルがLレベル、それ以外の走査線の電圧レベルがHレベルとなる。
これにより、G2の走査線に、カソードが接続されている光センサ画素のダイオード部DがON状態、G2の走査線以外の走査線に、カソードが接続されている光センサ画素のダイオード部DがOFF状態となるので、PX1とPX2の光センサ画素がOFF状態、PX3とPX4の光センサ画素がON状態となる。
PX3とPX4の光センサ画素には、光が入射しており、入射光に応じて光センサの光依存可変抵抗部ASの抵抗値が変化する。これにより、読出線(S1,S2,..)から走査線G2に流れる電流が変化し、各読出線(S1,S2,..)の電位(詳しくは、各読出線に接続される浮遊容量Csの電位)が低下する。この電圧変化を、各読出線(S1,S2,..)の信号電圧として読み取る。以下、前述と同様にして信号電圧を取り込む。G1,G2以外の走査線についても、同様の処理を行い信号電圧を取り込む。
【0023】
[実施例2]
図9は、本発明の実施例2の光センサアレイの回路構成を示す回路図である。図10は、本発明の実施例2の光センサアレイの駆動方法を説明するためのタイミング図である。
本実施例は、前述の実施例1において、光センサ画素を逆向きに接続したものである。この場合、駆動電圧や信号電圧の極性も逆となる。即ち、本実施例の光センサアレイの駆動方法では、1水平走査期間HSYNCのブランキング期間に、信号RGがHレベルとなり、リセットトランジスタTLSがオンとなったときに、各読出線(S1,S2,..)は、接地電位に揃えられる。
以下、図10を用いて、本実施例の光センサアレイの駆動方法について説明する。
まず、1水平走査期間HSYNCのブランキング期間に、信号RGがHレベルとなり、リセットトランジスタTLSがオンとなる。これにより、各読出線(S1,S2,..)がリセットされ、各読出線(S1,S2,..)は、一定電位(例えば、0Vの接地電位)に揃えられる。この信号RGがHレベルの期間は、各走査線(G1,G2,..)はLレベル(例えば、0V)となっている。
次に、信号RGがLレベルとなると、G1の走査線の電圧レベルがHレベル(例えば、3V)、それ以外の走査線の電圧レベルがLレベルとなる。これにより、G1の走査線に、光依存可変抵抗部ASを介してアノードが接続されている光センサのダイオード部DがON状態、G1の走査線以外の走査線に、光依存可変抵抗部ASを介してアノードが接続されている光センサのダイオード部DがOFF状態となるので、PX1とPX2の光センサ画素がON状態、PX3とPX4の光センサ画素がOFF状態となる。
PX1とPX2の光センサ画素には、光が入射しており、入射光に応じて光センサ画素の光依存可変抵抗部ASの抵抗値が変化する。これにより、走査線G1から読出線(S1,S2,..)に流れる電流が変化し、各読出線(S1,S2,..)の電位(詳しくは、各読出線に接続される浮遊容量Csの電位)が上昇する。
例えば、PX2の光センサ画素には光が照射され、PX1の光センサ画素には光が照射されなかったとすると、PX1の光センサ画素の光依存可変抵抗部ASの抵抗値により暗電流が流れ、それによって、S1の読出線の電位が、例えば、0.5Vまで上昇する。一方、光が照射されたPX2の光センサ画素の光依存可変抵抗部ASの抵抗値は、光伝導によって電流が増幅され、それにより、S2の読出線の電位が、例えば、1.5Vまで上昇する。この電圧変化を、各読出線(S1,S2,..)の信号電圧として読み取る。
【0024】
このように、本実施例では、信号RGのタイミングで、各読出線(S1,S2,..)の電位を一定電位(例えば、0Vの接地電位)に揃えた後に、入射光により、各読出線(S1,S2,..)の電位を変動(図8では、上昇)させる。
1水平走査期間HSYN後、次のRG信号がHレベルとなる前に、ボンディングパッド部13に接続される外部の信号処理回路が、この信号電圧を取り込む。
その後、1水平走査期間HSYNCのブランキング期間に、信号RGがHレベルとなり、リセットトランジスタTLSがオンとなる。これにより、各読出線(S1,S2,..)がリセットされ、各読出線(S1,S2,..)は、一定電位(例えば、0Vの接地電位)に揃えられる。そして、G2の走査線の電圧レベルがHレベル、それ以外の走査線の電圧レベルがLレベルとなる。
これにより、G2の走査線に、光依存可変抵抗部ASを介してアノードが接続されている光センサ画素のダイオード部DがON状態、G2の走査線以外の走査線に、光依存可変抵抗部ASを介してアノードが接続されている光センサ画素のダイオード部DがOFF状態となるので、PX1とPX2の光センサ画素がOFF状態、PX3とPX4の光センサ画素がON状態となる。
PX3とPX4の光センサ画素には、光が入射しており、入射光に応じて光センサ画素の光依存可変抵抗部ASの抵抗値が変化する。これにより、走査線G2から各読出線(S1,S2,..)に流れる電流が変化し、各読出線(S1,S2,..)の電位が上昇する。この電圧変化を、各読出線(S1,S2,..)の信号電圧として読み取る。以下、前述と同様にして信号電圧を取り込む。G1,G2以外の走査線についても、同様の処理を行い、信号電圧を取り込む。
【0025】
[実施例3]
前述の各実施例の光センサアレイでは、出力信号電圧(または電流)に必ず比較的大きな暗電流成分を含む。また、高抵抗半導体であるアモルファスシリコンの暗電流は温度依存性が比較的大きいため、使用環境下で暗電流成分を補正する必要がある。本実施例の光センサアレイは、暗電流成分を補正する実施例である。
図11は、本発明の実施例3の光センサアレイの回路構成を示す回路図である。
本実施例は、前述の実施例1において、光センサアレイの各行毎に、暗電流補正用の光センサ画素PXDを設けたものである。なお、本実施例は、前述の実施例2にも適用可能である。
図11では、光センサアレイのシフトレジスタ12の反対側で、光センサアレイの各行毎に、1列の暗電流補正用の光センサPXDが配置される。
暗電流補正用の光センサPXDの断面構造は、図1に示す断面構造と同じであるが、この暗電流補正用の光センサPXDには、遮光膜などにより光が入射されないようにされる。また、本実施例の光センサアレイの駆動方法も、図8と同じであるが、暗電流補正用の光センサPXDの信号電圧は、暗電流補正用の読出線SDから出力される。
本実施例の光センサアレイは、使用環境下で暗状態を作り、その電圧を光照射時の出力から差し引くという処理を外部の信号処理回路で実行して、暗電流成分を補正する実施例である。
【0026】
図12は、本実施例において、暗電流成分を補正する外部の信号処理回路の一例を示すブロック図である。
図12に示す信号処理回路は、光センサアレイの各読出線(S1,S2,..)から読み出した各行毎の光センサ画素の信号電圧(Sn−V)と、暗電流補正用の読出線SDから読み出した暗電流補正用の光センサ画素PXDの信号電圧(SD−V)を、バッファ回路BAを介してA/D変換器31に入力し、デジタル信号に変換した後、減算器32において、各行毎の光センサ画素のデジタル信号電圧から、暗電流補正用の光センサ画素PXDのデジタル信号電圧を減算することにより、暗電流成分を補正する。
なお、前述の各実施例において、信号処理回路は、外部に設ける必要はなく、図6に示すシフトレジスタ12と同様、半導体チップ内に搭載される回路で構成し、光センサアレイが作製される基板上に配置してもよい。あるいは、信号処理回路は、ガラス基板などの光センサアレイ基板上に、半導体層がポリシリコン層から成る薄膜トランジスタからなる回路で構成してもよい。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【0027】
11 光センサアレイ部
12 シフトレジスタ
13 ボンディングパッド部
22,92 上部電極
23 燐をドープしたアモルファスシリコン膜(n+a−Si)
24,93 アモルファスシリコン(a−Si)
25,94 下部電極
31 A/D変換器
32 減算器
PX 光センサ画素
PXD 暗電流補正用の光センサ画素
MT1〜MT3,MTR,TLS トランジスタ
AS 光依存可変抵抗部
BA バッファ回路
D ダイオード部
G,GCLK ゲート線
S 読出線
C1 容量素子
Cs 浮遊容量
AS1 光依存可変抵抗素子
OUT 信号出力線
SVRS,SVRST リセット線
SVB1,SVB2,SVAB バイアス線
PAD ボンディングパッド
N1 内部ノード
【技術分野】
【0001】
本発明は、光センサ、および光センサアレイに係わり、特に、光センサ素子として、光依存可変抵抗素子である厚膜アモルファスシリコン膜を使用する光センサアレイに関する。
【背景技術】
【0002】
本発明の発明者は、光センサ素子として、アモルファスシリコン(a−Si)膜を使用する光センサ、および光センサアレイを既に出願済みである。(下記特許文献1参照)この既に出願済みの従来の光センサのアモルファスシリコン(a−Si)膜は、入射光に対応して変化する光依存可変抵抗素子として動作する。
図13は、既に出願済みの従来の光センサアレイの回路構成を示す回路図である。
既に出願済みの従来の光センサアレイでは、1画素の光センサ画素は、図13の破線枠Aで表され、1画素の光センサ画素は、3個のトランジスタ(MT1〜MT3)と、光依存可変抵抗素子AS1と、容量素子(蓄積容量)C1と、読み出しリセットを行うためのゲート線GCLK、VRSのリセット電圧を供給するリセット線SVRS、VB1,VB2,VABのバイアス電圧(固定電圧)を供給するバイアス線(SVB1,SVB2,SVAB)と、信号出力線OUTから構成される。
図14は、図13に示す光依存可変抵抗素子AS1の構成を示す図である。図14に示すように、光依存可変抵抗素子AS1は、上部電極92と、下部電極94と、上部電極92と下部電極94との間に挟持されるアモルファスシリコン(a−Si)93とで構成される。なお、図14では、容量素子C1も合わせて図示している。また、図15に、図13に示す光依存可変抵抗素子AS1の等価回路を示す。
また、図13では、光センサ画素の画素数が、m×Kの場合で、n,n+1行,J,J+1列の4画素の光センサが具体的回路図で表示されている。
光センサアレイの周辺の下辺側には、信号出力線OUTの電圧をリセットするためのリセットトランジスタMTRと、VRSTのリセット電圧を供給するためのリセット線SVRST、及び出力用のボンディングパッドPADが配置されている。
【0003】
図16は、図13に示す光センサアレイの動作を説明するためのタイミングチャートである。以下、図16を用いて、図13に示す破線枠Aの光センサ画素の動作を説明する。
なお、説明では簡単のため、各バイアス電圧は、VB1=VB2=0V(GND)、VAB=10V、リセット電圧は、VRS=5V、VRST=0Vとする。また、各クロック(φ1,φ2)の電圧は、Highレベル(以下、Hレベルという)が10V、Lレベル(以下、Lレベルという)が0Vとする。なお、各バイアス電圧の電圧値は、一例であり、前述した値以外の電圧であってもよい。また、バイアス電圧VABは、リセット電圧VRS以上の電圧であればよい。
図13において、シフトレジスタ12により、各光センサ画素行は、紙面上、上から下へ順次走査されるもの、即ち、図13において、ゲート線GCLKには、番号の若い順に順次ON電圧パルスが加わるものとする。
始めに、シフトレジスタ12により、ゲート線GCLK(n+1)に、Hレベルの10Vの電圧が供給された場合から考える。この場合に、A部の光センサ画素において、トランジスタMT1がON状態となり、光センサ画素の内部ノードN1は、バイアス線SVRSと電気的に導通し、内部ノードN1の電圧は、バイアス電圧VRSと同電位の5Vとなる。
【0004】
次に、ゲート線GCLK(n+1)に供給される電圧が、Lレベルの0Vの電圧になると、光センサ画素の内部ノードN1は電気的に孤立ノードとなるが、内部ノードN1の電圧は、バイアス線SVB2との間の容量素子C1により保持される。
この状態で、内部ノードN1は、高抵抗半導体である光依存可変抵抗素子AS1を介して、バイアス線SVB1の0Vのバイアス電位VB1に接続されている。たとえば、光依存可変抵抗素子AS1の抵抗値は、室温で暗電流が数十fA程度流れる値としておく。
この光依存可変抵抗素子AS1に、光(赤外線)照射されると光電変換により半導体中にできたキャリア対により抵抗が下がり、光センサとして働く。たとえば、数pAの電流が流れるような、環境用途用に設計されているものとする。
このようにして、内部ノードN1に蓄えられた電荷は、光依存可変抵抗素子AS1を介して、バイアス線SVB2に放電されるが、放電される電荷量は、暗状態、及び入射する光量により変動する。したがって、一定時間経過後のノードN1の電圧は入射光量により異なることになる。
シフトレジスタ12により、ゲート線GCLK(n+1)に供給される電圧が、Lレベルの0Vの電圧になってから、シフトレジスタ12によるゲート線走査がほぼ一周(1フレーム後)し、ゲート線GCLK(n)に、Hレベルの10Vの電圧が供給されるまでが、入射された光による光信号の蓄積時間である。
【0005】
時刻t2で、制御電圧RSTPLSが、例えば、Hレベルの10Vの電圧になると、図13に示すリセットトランジスタMTRがON状態となり、信号出力線OUT(j)が、0Vのリセット電圧VRSTにリセットされる。
時刻t3で、制御電圧RSTPLSが、Lレベルの0Vになると、信号出力線OUT(j)がフローティング状態になる。
時刻t4で、ゲート線GCLK(n)に、Hレベルの10Vの電圧が供給されると、トランジスタMT3がON状態になり、出力線OUT(j)とバイアス線SVABが、トランジスタMT2及びトランジスタMT3を介して接続される。
トランジスタMT3のゲート電圧は10Vであり非飽和動作であるが、トランジスタMT2のゲートは内部ノードN1であり、前述したように入射光量に対応して、5V以下となっており、飽和動作となる。
したがって、トランジスタMT2は、ゲート電圧に対応したソース電圧(V3)でカットオフされる。そのため、出力線OUT(1)の電圧は、内部ノードN1の電圧に依存した値となり、結果として入射光量に依存した出力電圧が得られる。
時刻t5で、ゲート線GCLK(n)に、Lレベルの0Vの電圧が供給されると、トランジスタMT3がOFF状態となる。
時刻t8で、ゲート線GCLK(n+1)に、Hレベルの10Vの電圧が供給されると、トランジスタMT1がON状態となり、内部ノードN1が、5Vのバイアス電圧VRSにリセットされる。
以上の動作を各画素において繰り返す。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特願2009−162612
【発明の概要】
【発明が解決しようとする課題】
【0007】
前述の図13〜図16に示す従来の光センサアレイは、ゲート線GCLK(n+1)がHベルのときに、トランジスタMT1がON状態となり、容量素子C1を充電し、ゲート線GCLK(n+1)がLレベルのときに、トランジスタMT1がOFF状態となり、容量素子C1に充電された電荷が、入射された光により放電される。そして、ゲート線GCLK(n)がHレベルのときに、入射された光により放電された後の容量素子C1に蓄積された電荷を直接読み出す方式である。
このように、前述の図13〜図16に示す従来の光センサアレイは、容量素子C1に蓄積された電荷を読み出すための信号読出し用のスイッチングトランジスタMT1が必要である。そのため、ガラス基板などの光センサアレイ基板上に、半導体層がアモルファスシリコン層、あるいは、ポリシリコン層から成る薄膜トランジスタを作製する工程が必要であり、結果として、光センサアレイの各画素構造が複雑化するばかりか、光センサアレイのコストが増加するという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、光センサ、および光センサアレイにおいて、信号読出し用のスイッチングトランジスタを不要として、画素構造を簡素化することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【0008】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
(1)金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを備え、前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサであって、前記上部電極に第1電圧を入力する手段と、オン状態の時に前記下部電極に、前記第1電圧よりも高電位の第2電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とするスイッチ回路と、前記下部電極がフローティングの状態において、所定期間経過後の前記下部電極の電圧変化を、前記センサ出力電圧として出力する検出回路とを有する。
(2)金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを備え、前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサであって、前記下部電極に第1電圧を入力する手段と、オン状態の時に前記上部電極に、前記第1電圧よりも低電位の第2電圧を入力し、オフ状態の時に前記上部電極をフローティング状態とするスイッチ回路と、前記上部電極がフローティングの状態において、所定期間経過後の前記上部電極の電圧変化を、前記センサ出力電圧として出力する検出回路とを有する。
【0009】
(3)(m×n)個の光センサ画素がアレイ状に配置され、前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、前記光センサアレイの各行の前記光センサ画素の前記上部電極に接続される複数の走査線と、前記光センサアレイの各列の前記光センサ画素の前記下部電極に接続される複数の読出線と、前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、1水平走査期間のブランキング期間に前記複数の読出線に、前記第1電圧よりも高電位の第2電圧を入力した後、前記複数の読出線をフローティング状態とする手段1と、前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記下部電極が接続され、且つ、前記上部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2とを備える。
【0010】
(4)(m×n)個の光センサ画素と、(m×1)個の補償用の光センサ画素とがアレイ状に配置され、前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各補償用の光センサ画素は、金属膜から成る下部電極と、前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、前記光センサアレイの各行の前記光センサ画素と、補償用の光センサ画素の前記上部電極に接続される複数の走査線と、前記光センサアレイの各列の前記光センサ画素の前記下部電極に接続される複数の読出線と、前記1列の補償用の光センサ画素の前記下部電極に接続される補償用画素の読出線と、前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、1水平走査期間のブランキング期間に前記複数の読出線と前記補償用画素の読出線に、前記第1電圧よりも高電位の第2電圧を入力した後、前記複数の読出線と前記補償用画素の読出線をフローティング状態とする手段1と、前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記下部電極が接続され、且つ、前記上部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2と、前記補償用画素の読出線に接続され、水平走査期間内の前記補償用画素の読出線の電圧変化を、前記上部電極に選択走査電圧が入力される補償用の光センサ画素の補償用信号電圧として出力する手段3とを備える。
【0011】
(5)(m×n)個の光センサ画素がアレイ状に配置され、前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、前記光センサアレイの各行の前記光センサ画素の前記下部電極に接続される複数の走査線と、前記光センサアレイの各列の前記光センサ画素の前記上部電極に接続される複数の読出線と、前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、1水平走査期間のブランキング期間に前記複数の読出線に、前記第1電圧よりも低電位の第2電圧を入力した後、前記複数の読出線をフローティング状態とする手段1と、前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記上部電極が接続され、且つ、前記下部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2とを備える。
【0012】
(6)(m×n)個の光センサ画素と、(m×1)個の補償用の光センサ画素とがアレイ状に配置され、前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各補償用の光センサ画素は、金属膜から成る下部電極と、前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、前記光センサアレイの各行の前記光センサ画素と、補償用の光センサ画素の前記下部電極に接続される複数の走査線と、前記光センサアレイの各列の前記光センサ画素の前記上部電極に接続される複数の読出線と、前記1列の補償用の光センサ画素の前記上部電極に接続される補償用画素の読出線と、前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、1水平走査期間のブランキング期間に前記複数の読出線と前記補償用画素の読出線に、前記第1電圧よりも低電位の第2電圧を入力した後、前記複数の読出線と前記補償用画素の読出線をフローティング状態とする手段1と、前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記上部電極が接続され、且つ、前記下部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2と、前記補償用画素の読出線に接続され、水平走査期間内の前記補償用画素の読出線の電圧変化を、前記下部電極に選択走査電圧が入力される補償用の光センサ画素の補償用信号電圧として出力する手段3とを備える。
【0013】
(7)(4)または(6)において、前記各センサ出力電圧と、補償用信号電圧とが入力される信号処理回路を有し、前記信号処理回路は、前記各センサ出力電圧と補償用信号電圧とをA/D変換するA/D変換器と、前記A/D変換器で変換された前記各センサ出力電圧のデジタル値から、前記A/D変換器で変換された前記補償用信号電圧のデジタル値を減算する減算器を有する。
(8)(3)ないし(7)の何れかにおいて、前記手段1は、前記複数の読出線と前記補償用画素の読出線毎に設けられる複数のスイッチングトランジスタであり、当該複数のスイッチトランジスタは、前記1水平走査期間のブランキング期間内にONとなり、前記複数の読出線と前記補償用画素の読出線に、前記第2電圧を入力する。
(9)(1)ないし(8)の何れかにおいて、前記各光センサ画素のアモルファスシリコン膜の膜厚は、500nm以上、1200nm以下である。
【発明の効果】
【0014】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、光センサ、および光センサアレイにおいて、信号読出し用のスイッチングトランジスタを不要として、画素構造を簡素化することが可能となる。
【図面の簡単な説明】
【0015】
【図1】本発明の各実施例の光センサアレイにおいて使用される光センサの断面構造を示す断面図ある。
【図2】図1に示す光センサの等価回路を示す回路図である。
【図3】アモルファスシリコン膜の膜厚と、光伝導の関係の一例を示すグラフである。
【図4】本発明の実施例の光センサの動作を説明するための図である。
【図5】一般的なダイオードの電流−電圧特性を示すグラフである。
【図6】本発明の各実施例の光センサアレイの構成を示すブロック図である。
【図7】本発明の実施例1の光センサアレイの回路構成を示す回路図である。
【図8】本発明の実施例1の光センサアレイの駆動方法を説明するためのタイミング図である。
【図9】本発明の実施例2の光センサアレイの回路構成を示す回路図である。
【図10】本発明の実施例2の光センサアレイの動作を説明するためのタイミングチャートである。
【図11】本発明の実施例3の光センサアレイの回路構成を示す回路図である。
【図12】本実施例において、暗電流成分を補正する信号処理回路の一例を示すブロック図である。
【図13】既に出願済みの従来の光センサアレイの回路構成を示す回路図である。
【図14】図13に示す光センサ光依存可変抵抗素子の構成を示す図である。
【図15】図13に示す光依存可変抵抗素子AS1の等価回路を示す回路図である。
【図16】図13に示す光センサアレイの動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【0016】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
[実施例1]
本発明の各実施例では、光センサ素子として、アモルファスシリコン膜(a−Si)と、燐をドープしたn型アモルファスシリコン膜(n+a−Si)を使用する。
図1は、本発明の各実施例の光センサアレイにおいて使用される1画素の光センサの断面構造を示す断面図である。図1に示すように、本実施例の光センサは、下部電極25と、下部電極25上に積層されるアモルファスシリコン膜(a−Si)24と、アモルファスシリコン膜(a−Si)24上に積層され、燐(ドーズ)をドープしたn型アモルファスシリコン膜(n+a−Si)23と、燐をドープしたアモルファスシリコン膜(n+a−Si)23上に配置される上部電極22とで構成される。
即ち、本実施例では、上部電極22と下部電極25との間に、燐をドープしたn型アモルファスシリコン膜(n+a−Si)23とアモルファスシリコン膜(a−Si)24とを挟持した構造である。
ここで、上部電極22と下部電極25とはそれぞれ、アモルファスシリコン膜(a−Si)24と、燐をドープしたn型アモルファスシリコン膜(n+a−Si)23とオーミックな接続を取れるもの、又は、後述する順バイアス方向に関してはオーミックな接続を取れるものを選択するのが好ましい。また、光センサとして用いるため、光の入射側の電極は、所望の波長の光を透過するものを選ぶ必要がある。一例を挙げれば、上部電極22は、ITO(Indium Tin Oxide)、下部電極25は、MoW/Al−Si/MoWで構成される。
【0017】
図2は、図1に示す光センサの等価回路を示す回路図である。
燐をドープしたn型アモルファスシリコン膜(n+a−Si)23は、アモルファスシリコン膜(a−Si)24に比べ強いn型半導体であるため、燐をドープしたn型アモルファスシリコン膜(n+a−Si)23とアモルファスシリコン膜(a−Si)24の接続面は、アモルファスシリコン膜(a−Si)24側を正極(アノード)に、燐をドープしたn型アモルファスシリコン膜(n+a−Si)23側を負極(カソード)にしたときに順方向となるようなダイオード特性を示す。
また、アモルファスシリコン膜(a−Si)に光が入射すると電子が励起され、電子−ホールの対ができ、伝導キャリアが増加し電流が増大する。すなわち光により変化する可変抵抗となる。これは光伝導と呼ばれる現象である。
この光伝導を用いた光センサを実用化するためには、図1中において、tで示すアモルファスシリコン膜(a−Si)24の膜厚が重要な因子となる。
図3は、アモルファスシリコン膜(a−Si)の膜厚tと、光伝導の関係の一例を示すグラフである。図3において、Aは、光を照射した時のアモルファスシリコン膜(a−Si)の膜厚tと、光伝導の関係を示し、Bは、光を照射しない時のアモルファスシリコン膜(a−Si)の膜厚tと、光伝導の関係を示す。
図3に示すように、アモルファスシリコン膜(a−Si)の厚みが170nmと薄い場合には、アモルファスシリコン膜(a−Si)の抵抗が低く、光を照射しない状態、すなわち暗時に流れる電流(バイアス電流又は暗電流)が大きいため、光照射時の光伝導による抵抗変化による電流増加はバイアス電流に埋もれ観測(分離)できない。
一方、アモルファスシリコン膜(a−Si)の膜厚を500nm、1000nm、1200nmと厚くすると厚み方向(電極間の間隔)の抵抗が大きくなり、バイアス電流が低下する。このため、図3に示すように、光照射時の光伝導による抵抗変化による電流増加とバイアス電流の間に差が現れ、これは光量に依存する。この差を測定することで、本構造を光センサとして利用できる。
【0018】
図4に示すように、本実施例の光センサにおいて、暗時のバイアス電流が流れている状態で、ダイオード部D、及びアモルファスシリコン膜(a−Si)の光依存性可変抵抗部ASにかかる電圧をそれぞれVd、Vrとする。ここで、VD=Vd+Vr。この状態で、光が照射されると、光伝導によりアモルファスシリコン膜(a−Si)の光依存可変抵抗部ASの抵抗値が低くなり、Vrが減少し、Vdが増大することで、ダイオードにかかる順方向電圧が増加する。
ダイオードの順方向電圧電流特性は、図5に示すように、電圧変化に対して急峻に電流が増加する。この電流増加は、アモルファスシリコン膜(a−Si)の光依存可変抵抗部ASへの伝導キャリア注入と等価となり、更にアモルファスシリコン膜(a−Si)の光依存可変抵抗部ASの実効的な抵抗を下げることになる。
最終的には、ダイオード部Dにかかる順方向電圧の増加Vd’によるダイオード中の拡散キャリアと、低抵抗になったアモルファスシリコン膜(a−Si)の光依存可変抵抗部ASの抵抗値と、流れる電流により定まる分圧Vr’の平衡が取れた電流が流れることになる。
このように、アモルファスシリコン膜(a−Si)の上に燐をドープしたn型アモルファスシリコン膜(n+a−Si)を積層することで、燐をドープしたn型アモルファスシリコン膜(n+a−Si)と、アモルファスシリコン膜(a−Si)とで構成されるダイオードにより増幅された光電流を得ることができる。
実験によれば、本実施例のアモルファスシリコン膜(a−Si)の上に燐をドープしたn型アモルファスシリコン膜(n+a−Si)を積層した構造では、アモルファスシリコン膜(a−Si)のみの構造に比べ、10000倍程度の電流増幅効果がある。
【0019】
以下、図6〜図8を用いて、本発明の実施例の光センサアレイについて説明する。
図6は、本発明の実施例の光センサアレイの構成を示すブロック図である。
本実施例の光センサアレイは、中央部に光センサアレイ部11が設けられ、光センサアレイ部11の周辺の左辺側に、光センサ画素の読み出しのために、読み出しパルスを順次供給するためのシフトレジスタ12と、光センサアレイ部11の周辺の下辺側に、外部と接続するためのボンディングパッド部13が設けられる。
ここで、光センサアレイ部11は、例えば、マトリクス状に配置された100×150の光センサで構成される。ここで、光センサアレイ部11の各光センサ画素は、図1に示す光センサである。
【0020】
図7は、本発明の実施例の光センサアレイの回路構成を示す回路図である。本実施例の光センサアレイは、図7の点線枠で示す光センサ画素(PX1〜PX4)がマトリクス状に配置される。なお、図7では、PX1〜PX4の4つの光センサ画素のみを図示しているが、実際は、例えば、100×150の光センサ画素が配置される。
各光センサ画素(PX1〜PX4)のそれぞれは、上部電極22と下部電極25との間に、燐をドープしたn型アモルファスシリコン膜(n+a−Si)23とアモルファスシリコン膜(a−Si)24とを挟持した構造であるが、図7では、各光センサ画素(PX1〜PX4)のそれぞれは、図2で示す等価回路で図示している。
マトリクス状に配置された光センサ画素(PX1〜PX4)の各行の光センサ画素のダイオード部Dのカソードは、複数の走査線(G1,G2,..)に接続され、各走査線(G1,G2,..)は、シフトレジスタ12に接続される。シフトレジスタ12は、1水平走査期間毎に、Lowレベル(以下、Lレベル)の選択走査電圧を順次走査線(G1,G2,..)に供給する。
また、マトリクス状に配置された光センサ(PX1〜PX4)の各列の光センサ画素の光依存可変抵抗部ASは、複数の読出線(S1,S2,..)に接続される。1水平走査期間の読出線(S1,S2,..)の電圧変化が、信号電圧としてボンディングパッド部13から外部の信号処理回路(図示せず)に出力される。
シフトレジスタ12は、半導体チップ内に搭載される回路で構成され、光センサアレイが作製される基板上に配置される。あるいは、シフトレジスタ12は、ガラス基板などの光センサアレイ基板上に、半導体層がポリシリコン膜から成る薄膜トランジスタからなる回路で構成される。
【0021】
図8は、本発明の実施例の光センサアレイの駆動方法を説明するためのタイミング図である。以下、図8を用いて、本実施例の光センサアレイの駆動方法について説明する。なお、図7において、シフトレジスタ12により、各光センサ画素行は、紙面上、上から下へ順次走査されるもの、即ち、図7において、ゲート線Gには、番号の若い順に順次Lレベルの電圧が加わるものとする。
まず、1水平走査期間HSYNCのブランキング期間に、信号RGがHighレベル(以下、Hレベル)となり、リセットトランジスタTLSがオンとなる。これにより、各読出線(S1,S2,..)がリセットされ、各読出線(S1,S2,..)は、一定電位(例えば、3V)に揃えられる。この信号RGがHレベルの期間は、各走査線(G1,G2,..)はHレベル(例えば、3V)となっている。
次に、信号RGがLレベルとなると、G1の走査線の電圧レベルがLowレベル(以下、Lレベル;例えば、0Vの接地電位)、それ以外の走査線の電圧レベルがHレベルとなる。これにより、G1の走査線に、カソードが接続されている光センサ画素のダイオード部DがON状態、G1の走査線以外の走査線に、カソードが接続されている光センサ画素のダイオード部DがOFF状態となるので、PX1とPX2の光センサ画素がON状態、PX3とPX4の光センサ画素がOFF状態となる。
PX1とPX2の光センサ画素には、光が入射しており、入射光に応じて光センサ画素の光依存可変抵抗部ASの抵抗値が変化する。これにより、読出線(S1,S2,..)から走査線G1に流れる電流が変化し、各読出線(S1,S2,..)の電位(詳しくは、各読出線に接続される浮遊容量Csの電位)が低下する。
例えば、PX2の光センサ画素には光が照射され、PX1の光センサ画素には光が照射されなかったとすると、PX1の光センサ画素の光依存可変抵抗部ASの抵抗値により暗電流が流れ、それによって、S1の読出線の電位が、例えば、2.5Vに低下する。一方、光が照射されたPX2の光センサ画素の光依存可変抵抗部ASの抵抗値は、光伝導によって電流が増幅され、それにより、S2の読出線の電位が、例えば、1.5Vまで低下する。
この電圧変化を、各読出線(S1,S2,..)の信号電圧として読み取る。この様子を、図8の、読出線波形S1〜として図示する。
【0022】
このように、本実施例では、信号RGのタイミングで、各読出線(S1,S2,..)の電位を一定電位(例えば、3V)に揃えた後に、入射光により、各読出線(S1,S2,..)の電位を変動(図8では、下降)させる。
1水平走査期間HSYN後、次のRG信号がHレベルとなる前に、ボンディングパッド部13に接続される外部の信号処理回路が、この信号電圧を取り込む。
その後、1水平走査期間HSYNCのブランキング期間に、信号RGがHレベルとなり、リセットトランジスタTLSがオンとなる。これにより、各読出線(S1,S2,..)がリセットされ、各読出線(S1,S2,..)は、一定電位(例えば、3V)に揃えられる。そして、G2の走査線の電圧レベルがLレベル、それ以外の走査線の電圧レベルがHレベルとなる。
これにより、G2の走査線に、カソードが接続されている光センサ画素のダイオード部DがON状態、G2の走査線以外の走査線に、カソードが接続されている光センサ画素のダイオード部DがOFF状態となるので、PX1とPX2の光センサ画素がOFF状態、PX3とPX4の光センサ画素がON状態となる。
PX3とPX4の光センサ画素には、光が入射しており、入射光に応じて光センサの光依存可変抵抗部ASの抵抗値が変化する。これにより、読出線(S1,S2,..)から走査線G2に流れる電流が変化し、各読出線(S1,S2,..)の電位(詳しくは、各読出線に接続される浮遊容量Csの電位)が低下する。この電圧変化を、各読出線(S1,S2,..)の信号電圧として読み取る。以下、前述と同様にして信号電圧を取り込む。G1,G2以外の走査線についても、同様の処理を行い信号電圧を取り込む。
【0023】
[実施例2]
図9は、本発明の実施例2の光センサアレイの回路構成を示す回路図である。図10は、本発明の実施例2の光センサアレイの駆動方法を説明するためのタイミング図である。
本実施例は、前述の実施例1において、光センサ画素を逆向きに接続したものである。この場合、駆動電圧や信号電圧の極性も逆となる。即ち、本実施例の光センサアレイの駆動方法では、1水平走査期間HSYNCのブランキング期間に、信号RGがHレベルとなり、リセットトランジスタTLSがオンとなったときに、各読出線(S1,S2,..)は、接地電位に揃えられる。
以下、図10を用いて、本実施例の光センサアレイの駆動方法について説明する。
まず、1水平走査期間HSYNCのブランキング期間に、信号RGがHレベルとなり、リセットトランジスタTLSがオンとなる。これにより、各読出線(S1,S2,..)がリセットされ、各読出線(S1,S2,..)は、一定電位(例えば、0Vの接地電位)に揃えられる。この信号RGがHレベルの期間は、各走査線(G1,G2,..)はLレベル(例えば、0V)となっている。
次に、信号RGがLレベルとなると、G1の走査線の電圧レベルがHレベル(例えば、3V)、それ以外の走査線の電圧レベルがLレベルとなる。これにより、G1の走査線に、光依存可変抵抗部ASを介してアノードが接続されている光センサのダイオード部DがON状態、G1の走査線以外の走査線に、光依存可変抵抗部ASを介してアノードが接続されている光センサのダイオード部DがOFF状態となるので、PX1とPX2の光センサ画素がON状態、PX3とPX4の光センサ画素がOFF状態となる。
PX1とPX2の光センサ画素には、光が入射しており、入射光に応じて光センサ画素の光依存可変抵抗部ASの抵抗値が変化する。これにより、走査線G1から読出線(S1,S2,..)に流れる電流が変化し、各読出線(S1,S2,..)の電位(詳しくは、各読出線に接続される浮遊容量Csの電位)が上昇する。
例えば、PX2の光センサ画素には光が照射され、PX1の光センサ画素には光が照射されなかったとすると、PX1の光センサ画素の光依存可変抵抗部ASの抵抗値により暗電流が流れ、それによって、S1の読出線の電位が、例えば、0.5Vまで上昇する。一方、光が照射されたPX2の光センサ画素の光依存可変抵抗部ASの抵抗値は、光伝導によって電流が増幅され、それにより、S2の読出線の電位が、例えば、1.5Vまで上昇する。この電圧変化を、各読出線(S1,S2,..)の信号電圧として読み取る。
【0024】
このように、本実施例では、信号RGのタイミングで、各読出線(S1,S2,..)の電位を一定電位(例えば、0Vの接地電位)に揃えた後に、入射光により、各読出線(S1,S2,..)の電位を変動(図8では、上昇)させる。
1水平走査期間HSYN後、次のRG信号がHレベルとなる前に、ボンディングパッド部13に接続される外部の信号処理回路が、この信号電圧を取り込む。
その後、1水平走査期間HSYNCのブランキング期間に、信号RGがHレベルとなり、リセットトランジスタTLSがオンとなる。これにより、各読出線(S1,S2,..)がリセットされ、各読出線(S1,S2,..)は、一定電位(例えば、0Vの接地電位)に揃えられる。そして、G2の走査線の電圧レベルがHレベル、それ以外の走査線の電圧レベルがLレベルとなる。
これにより、G2の走査線に、光依存可変抵抗部ASを介してアノードが接続されている光センサ画素のダイオード部DがON状態、G2の走査線以外の走査線に、光依存可変抵抗部ASを介してアノードが接続されている光センサ画素のダイオード部DがOFF状態となるので、PX1とPX2の光センサ画素がOFF状態、PX3とPX4の光センサ画素がON状態となる。
PX3とPX4の光センサ画素には、光が入射しており、入射光に応じて光センサ画素の光依存可変抵抗部ASの抵抗値が変化する。これにより、走査線G2から各読出線(S1,S2,..)に流れる電流が変化し、各読出線(S1,S2,..)の電位が上昇する。この電圧変化を、各読出線(S1,S2,..)の信号電圧として読み取る。以下、前述と同様にして信号電圧を取り込む。G1,G2以外の走査線についても、同様の処理を行い、信号電圧を取り込む。
【0025】
[実施例3]
前述の各実施例の光センサアレイでは、出力信号電圧(または電流)に必ず比較的大きな暗電流成分を含む。また、高抵抗半導体であるアモルファスシリコンの暗電流は温度依存性が比較的大きいため、使用環境下で暗電流成分を補正する必要がある。本実施例の光センサアレイは、暗電流成分を補正する実施例である。
図11は、本発明の実施例3の光センサアレイの回路構成を示す回路図である。
本実施例は、前述の実施例1において、光センサアレイの各行毎に、暗電流補正用の光センサ画素PXDを設けたものである。なお、本実施例は、前述の実施例2にも適用可能である。
図11では、光センサアレイのシフトレジスタ12の反対側で、光センサアレイの各行毎に、1列の暗電流補正用の光センサPXDが配置される。
暗電流補正用の光センサPXDの断面構造は、図1に示す断面構造と同じであるが、この暗電流補正用の光センサPXDには、遮光膜などにより光が入射されないようにされる。また、本実施例の光センサアレイの駆動方法も、図8と同じであるが、暗電流補正用の光センサPXDの信号電圧は、暗電流補正用の読出線SDから出力される。
本実施例の光センサアレイは、使用環境下で暗状態を作り、その電圧を光照射時の出力から差し引くという処理を外部の信号処理回路で実行して、暗電流成分を補正する実施例である。
【0026】
図12は、本実施例において、暗電流成分を補正する外部の信号処理回路の一例を示すブロック図である。
図12に示す信号処理回路は、光センサアレイの各読出線(S1,S2,..)から読み出した各行毎の光センサ画素の信号電圧(Sn−V)と、暗電流補正用の読出線SDから読み出した暗電流補正用の光センサ画素PXDの信号電圧(SD−V)を、バッファ回路BAを介してA/D変換器31に入力し、デジタル信号に変換した後、減算器32において、各行毎の光センサ画素のデジタル信号電圧から、暗電流補正用の光センサ画素PXDのデジタル信号電圧を減算することにより、暗電流成分を補正する。
なお、前述の各実施例において、信号処理回路は、外部に設ける必要はなく、図6に示すシフトレジスタ12と同様、半導体チップ内に搭載される回路で構成し、光センサアレイが作製される基板上に配置してもよい。あるいは、信号処理回路は、ガラス基板などの光センサアレイ基板上に、半導体層がポリシリコン層から成る薄膜トランジスタからなる回路で構成してもよい。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【0027】
11 光センサアレイ部
12 シフトレジスタ
13 ボンディングパッド部
22,92 上部電極
23 燐をドープしたアモルファスシリコン膜(n+a−Si)
24,93 アモルファスシリコン(a−Si)
25,94 下部電極
31 A/D変換器
32 減算器
PX 光センサ画素
PXD 暗電流補正用の光センサ画素
MT1〜MT3,MTR,TLS トランジスタ
AS 光依存可変抵抗部
BA バッファ回路
D ダイオード部
G,GCLK ゲート線
S 読出線
C1 容量素子
Cs 浮遊容量
AS1 光依存可変抵抗素子
OUT 信号出力線
SVRS,SVRST リセット線
SVB1,SVB2,SVAB バイアス線
PAD ボンディングパッド
N1 内部ノード
【特許請求の範囲】
【請求項1】
金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを備え、
前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサであって、
前記上部電極に第1電圧を入力する手段と、
オン状態の時に前記下部電極に、前記第1電圧よりも高電位の第2電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とする手段と、
前記下部電極がフローティングの状態において、所定期間経過後の前記下部電極の電圧変化を、前記センサ出力電圧として出力する手段とを有することを特徴とする光センサ。
【請求項2】
金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを備え、
前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサであって、
前記下部電極に第1電圧を入力する手段と、
オン状態の時に前記上部電極に、前記第1電圧よりも低電位の第2電圧を入力し、オフ状態の時に前記上部電極をフローティング状態とする手段と、
前記上部電極がフローティングの状態において、所定期間経過後の前記上部電極の電圧変化を、前記センサ出力電圧として出力する手段とを有することを特徴とする光センサ。
【請求項3】
前記各光センサ画素のアモルファスシリコン膜の膜厚は、500nm以上であることを特徴とする請求項1または請求項2に記載の光センサ。
【請求項4】
前記各光センサ画素のアモルファスシリコン膜の膜厚は、1200nm以下であることを特徴とする請求項3に記載の光センサ。
【請求項5】
(m×n)個の光センサ画素がアレイ状に配置され、
前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、
前記光センサアレイの各行の前記光センサ画素の前記上部電極に接続される複数の走査線と、
前記光センサアレイの各列の前記光センサ画素の前記下部電極に接続される複数の読出線と、
前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、
1水平走査期間のブランキング期間に前記複数の読出線に、前記第1電圧よりも高電位の第2電圧を入力した後、前記複数の読出線をフローティング状態とする手段1と、
前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記下部電極が接続され、且つ、前記上部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2とを備えることを特徴とする光センサアレイ。
【請求項6】
(m×n)個の光センサ画素と、(m×1)個の補償用の光センサ画素とがアレイ状に配置され、
前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各補償用の光センサ画素は、金属膜から成る下部電極と、前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、
前記光センサアレイの各行の前記光センサ画素と、補償用の光センサ画素の前記上部電極に接続される複数の走査線と、
前記光センサアレイの各列の前記光センサ画素の前記下部電極に接続される複数の読出線と、
前記1列の補償用の光センサ画素の前記下部電極に接続される補償用画素の読出線と、
前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、
1水平走査期間のブランキング期間に前記複数の読出線と前記補償用画素の読出線に、前記第1電圧よりも高電位の第2電圧を入力した後、前記複数の読出線と前記補償用画素の読出線をフローティング状態とする手段1と、
前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記下部電極が接続され、且つ、前記上部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2と、
前記補償用画素の読出線に接続され、水平走査期間内の前記補償用画素の読出線の電圧変化を、前記上部電極に選択走査電圧が入力される補償用の光センサ画素の補償用信号電圧として出力する手段3とを備えることを特徴とする光センサアレイ。
【請求項7】
(m×n)個の光センサ画素がアレイ状に配置され、
前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、
前記光センサアレイの各行の前記光センサ画素の前記下部電極に接続される複数の走査線と、
前記光センサアレイの各列の前記光センサ画素の前記上部電極に接続される複数の読出線と、
前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、
1水平走査期間のブランキング期間に前記複数の読出線に、前記第1電圧よりも低電位の第2電圧を入力した後、前記複数の読出線をフローティング状態とする手段1と、
前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記上部電極が接続され、且つ、前記下部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2とを備えることを特徴とする光センサアレイ。
【請求項8】
(m×n)個の光センサ画素と、(m×1)個の補償用の光センサ画素とがアレイ状に配置され、
前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各補償用の光センサ画素は、金属膜から成る下部電極と、前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、
前記光センサアレイの各行の前記光センサ画素と、補償用の光センサ画素の前記下部電極に接続される複数の走査線と、
前記光センサアレイの各列の前記光センサ画素の前記上部電極に接続される複数の読出線と、
前記1列の補償用の光センサ画素の前記上部電極に接続される補償用画素の読出線と、
前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、
1水平走査期間のブランキング期間に前記複数の読出線と前記補償用画素の読出線に、前記第1電圧よりも低電位の第2電圧を入力した後、前記複数の読出線と前記補償用画素の読出線をフローティング状態とする手段1と、
前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記上部電極が接続され、且つ、前記下部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2と、
前記補償用画素の読出線に接続され、水平走査期間内の前記補償用画素の読出線の電圧変化を、前記下部電極に選択走査電圧が入力される補償用の光センサ画素の補償用信号電圧として出力する手段3とを備えることを特徴とする光センサアレイ。
【請求項9】
前記各センサ出力電圧と、補償用信号電圧とが入力される信号処理回路を有し、
前記信号処理回路は、前記各センサ出力電圧と補償用信号電圧とをA/D変換するA/D変換器と、
前記A/D変換器で変換された前記各センサ出力電圧のデジタル値から、前記A/D変換器で変換された前記補償用信号電圧のデジタル値を減算する減算器を有することを特徴とする請求項6または請求項8に記載の光センサアレイ。
【請求項10】
前記手段1は、前記複数の読出線と前記補償用画素の読出線毎に設けられる複数のスイッチングトランジスタであり、
当該複数のスイッチトランジスタは、前記1水平走査期間のブランキング期間内にONとなり、前記複数の読出線と前記補償用画素の読出線に、前記第2電圧を入力することを特徴とする請求項5ないし請求項9のいずれか1項に記載の光センサアレイ。
【請求項11】
前記各光センサ画素のアモルファスシリコン膜の膜厚は、500nm以上であることを特徴とする請求項5ないし請求項10のいずれか1項に記載の光センサアレイ。
【請求項12】
前記各光センサ画素のアモルファスシリコン膜の膜厚は、1200nm以下であることを特徴とする請求項11に記載の光センサアレイ。
【請求項1】
金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを備え、
前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサであって、
前記上部電極に第1電圧を入力する手段と、
オン状態の時に前記下部電極に、前記第1電圧よりも高電位の第2電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とする手段と、
前記下部電極がフローティングの状態において、所定期間経過後の前記下部電極の電圧変化を、前記センサ出力電圧として出力する手段とを有することを特徴とする光センサ。
【請求項2】
金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを備え、
前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサであって、
前記下部電極に第1電圧を入力する手段と、
オン状態の時に前記上部電極に、前記第1電圧よりも低電位の第2電圧を入力し、オフ状態の時に前記上部電極をフローティング状態とする手段と、
前記上部電極がフローティングの状態において、所定期間経過後の前記上部電極の電圧変化を、前記センサ出力電圧として出力する手段とを有することを特徴とする光センサ。
【請求項3】
前記各光センサ画素のアモルファスシリコン膜の膜厚は、500nm以上であることを特徴とする請求項1または請求項2に記載の光センサ。
【請求項4】
前記各光センサ画素のアモルファスシリコン膜の膜厚は、1200nm以下であることを特徴とする請求項3に記載の光センサ。
【請求項5】
(m×n)個の光センサ画素がアレイ状に配置され、
前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、
前記光センサアレイの各行の前記光センサ画素の前記上部電極に接続される複数の走査線と、
前記光センサアレイの各列の前記光センサ画素の前記下部電極に接続される複数の読出線と、
前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、
1水平走査期間のブランキング期間に前記複数の読出線に、前記第1電圧よりも高電位の第2電圧を入力した後、前記複数の読出線をフローティング状態とする手段1と、
前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記下部電極が接続され、且つ、前記上部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2とを備えることを特徴とする光センサアレイ。
【請求項6】
(m×n)個の光センサ画素と、(m×1)個の補償用の光センサ画素とがアレイ状に配置され、
前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各補償用の光センサ画素は、金属膜から成る下部電極と、前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、
前記光センサアレイの各行の前記光センサ画素と、補償用の光センサ画素の前記上部電極に接続される複数の走査線と、
前記光センサアレイの各列の前記光センサ画素の前記下部電極に接続される複数の読出線と、
前記1列の補償用の光センサ画素の前記下部電極に接続される補償用画素の読出線と、
前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、
1水平走査期間のブランキング期間に前記複数の読出線と前記補償用画素の読出線に、前記第1電圧よりも高電位の第2電圧を入力した後、前記複数の読出線と前記補償用画素の読出線をフローティング状態とする手段1と、
前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記下部電極が接続され、且つ、前記上部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2と、
前記補償用画素の読出線に接続され、水平走査期間内の前記補償用画素の読出線の電圧変化を、前記上部電極に選択走査電圧が入力される補償用の光センサ画素の補償用信号電圧として出力する手段3とを備えることを特徴とする光センサアレイ。
【請求項7】
(m×n)個の光センサ画素がアレイ状に配置され、
前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、
前記光センサアレイの各行の前記光センサ画素の前記下部電極に接続される複数の走査線と、
前記光センサアレイの各列の前記光センサ画素の前記上部電極に接続される複数の読出線と、
前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、
1水平走査期間のブランキング期間に前記複数の読出線に、前記第1電圧よりも低電位の第2電圧を入力した後、前記複数の読出線をフローティング状態とする手段1と、
前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記上部電極が接続され、且つ、前記下部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2とを備えることを特徴とする光センサアレイ。
【請求項8】
(m×n)個の光センサ画素と、(m×1)個の補償用の光センサ画素とがアレイ状に配置され、
前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各補償用の光センサ画素は、金属膜から成る下部電極と、前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるn型アモルファスシリコン膜と、前記n型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、
前記光センサアレイの各行の前記光センサ画素と、補償用の光センサ画素の前記下部電極に接続される複数の走査線と、
前記光センサアレイの各列の前記光センサ画素の前記上部電極に接続される複数の読出線と、
前記1列の補償用の光センサ画素の前記上部電極に接続される補償用画素の読出線と、
前記複数の走査線に接続され、1水平走査期間毎に、前記各走査線に順次第1電圧の選択走査信号を供給する走査回路と、
1水平走査期間のブランキング期間に前記複数の読出線と前記補償用画素の読出線に、前記第1電圧よりも低電位の第2電圧を入力した後、前記複数の読出線と前記補償用画素の読出線をフローティング状態とする手段1と、
前記複数の読出線に接続され、1水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記上部電極が接続され、且つ、前記下部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段2と、
前記補償用画素の読出線に接続され、水平走査期間内の前記補償用画素の読出線の電圧変化を、前記下部電極に選択走査電圧が入力される補償用の光センサ画素の補償用信号電圧として出力する手段3とを備えることを特徴とする光センサアレイ。
【請求項9】
前記各センサ出力電圧と、補償用信号電圧とが入力される信号処理回路を有し、
前記信号処理回路は、前記各センサ出力電圧と補償用信号電圧とをA/D変換するA/D変換器と、
前記A/D変換器で変換された前記各センサ出力電圧のデジタル値から、前記A/D変換器で変換された前記補償用信号電圧のデジタル値を減算する減算器を有することを特徴とする請求項6または請求項8に記載の光センサアレイ。
【請求項10】
前記手段1は、前記複数の読出線と前記補償用画素の読出線毎に設けられる複数のスイッチングトランジスタであり、
当該複数のスイッチトランジスタは、前記1水平走査期間のブランキング期間内にONとなり、前記複数の読出線と前記補償用画素の読出線に、前記第2電圧を入力することを特徴とする請求項5ないし請求項9のいずれか1項に記載の光センサアレイ。
【請求項11】
前記各光センサ画素のアモルファスシリコン膜の膜厚は、500nm以上であることを特徴とする請求項5ないし請求項10のいずれか1項に記載の光センサアレイ。
【請求項12】
前記各光センサ画素のアモルファスシリコン膜の膜厚は、1200nm以下であることを特徴とする請求項11に記載の光センサアレイ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2012−74448(P2012−74448A)
【公開日】平成24年4月12日(2012.4.12)
【国際特許分類】
【出願番号】特願2010−216708(P2010−216708)
【出願日】平成22年9月28日(2010.9.28)
【出願人】(502356528)株式会社 日立ディスプレイズ (2,552)
【出願人】(506087819)パナソニック液晶ディスプレイ株式会社 (443)
【Fターム(参考)】
【公開日】平成24年4月12日(2012.4.12)
【国際特許分類】
【出願日】平成22年9月28日(2010.9.28)
【出願人】(502356528)株式会社 日立ディスプレイズ (2,552)
【出願人】(506087819)パナソニック液晶ディスプレイ株式会社 (443)
【Fターム(参考)】
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