光センサ回路、および光センサアレイ
【課題】従来よりも、検出電圧のダイナミックレンジを広くする。
【解決手段】マトリクス状に配置された光センサ画素と、出力線とを備え、前記各光センサ画素は、光センサ素子を有する光センサアレイであって、前記各光センサ素子は、第１の基準電圧が入力される上部電極と、下部電極と、前記上部電極と前記下部電極との間に挟持される光依存可変抵抗素子とを有し、前記各光センサ画素は、前記下部電極と第２基準電圧との間に接続される容量素子と、第２電極に第１電源電圧が入力され、第１電極が前記下部電極に接続されるとともに、制御電極に第２クロックが入力される第１トランジスタと、第２電極に第２電源電圧が入力され、制御電極が前記下部電極に接続される第２トランジスタと、第２電極が前記第２トランジスタの第１電極に接続され、第１電極が前記出力線に接続されるとともに、制御電極に第１クロックが入力される第３トランジスタとを有し、前記光依存可変抵抗素子は、アモルファスシリコン膜である。
【解決手段】マトリクス状に配置された光センサ画素と、出力線とを備え、前記各光センサ画素は、光センサ素子を有する光センサアレイであって、前記各光センサ素子は、第１の基準電圧が入力される上部電極と、下部電極と、前記上部電極と前記下部電極との間に挟持される光依存可変抵抗素子とを有し、前記各光センサ画素は、前記下部電極と第２基準電圧との間に接続される容量素子と、第２電極に第１電源電圧が入力され、第１電極が前記下部電極に接続されるとともに、制御電極に第２クロックが入力される第１トランジスタと、第２電極に第２電源電圧が入力され、制御電極が前記下部電極に接続される第２トランジスタと、第２電極が前記第２トランジスタの第１電極に接続され、第１電極が前記出力線に接続されるとともに、制御電極に第１クロックが入力される第３トランジスタとを有し、前記光依存可変抵抗素子は、アモルファスシリコン膜である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光センサアレイに係わり、特に、光センサ素子として、光依存可変抵抗素子である厚膜アモルファスシリコン膜を使用する光センサアレイに関する。
【背景技術】
【０００２】
光センサとして広く利用しているものに、結晶シリコン（Ｓｉ）、所謂、半導体のｐｎ接合を逆バイアスとし、空乏層を接合容量として用い、光電変換された電子、ホールの対をこの空乏層を通して分離し保持、取り出しを行う方法がある。この概要を図１１に示す。
図１１（ａ）は、等価回路を簡便に示した図である。図１１（ａ）において、ＰＤはホトダイオード、Ｓ１，Ｓ２はスイッチ、ＤＥＴは検出機構、Ｖａは電源である。
ここで、ホトダイオードＰＤは、ｐｎ接合を逆バイアスした空乏層容量部であり、入射光により半導体層で発生した光電電荷対を分離し、有効電荷として蓄積する。蓄積された光電荷はあるタイミングで、スイッチＳ１により読み出され、検出機構ＤＥＴにより、光量に依存した量として検知される。読み出しが終わると、Ｓ１，Ｓ２のスイッチにより、電源Ｖａから所定の逆バイアスが与えられ、初期設定され、再び光電荷を蓄積する。
図１１（ｂ）、（ｃ）、（ｄ）はホトダイオードＰＤとなるｐｎ接合の構成例で、図１１（ｂ）は縦型に空乏層容量を作る場合、図１１（ｃ）は横型に作る場合の例で、図１１（ｃ）はＰＩＮと呼ばれる構成例である。ここで、良く知られているように、図１１（ｂ）、（ｃ）、（ｄ）において、ｐはｐ型領域を、ｎはｎ型領域を、Ｉは絶縁層を表している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２５１６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
薄膜トランジスタで、図１１に示すようなホトダイオードＰＤを作る方法として多結晶シリコンの一つである低温ポリシリコン（ｐ−Ｓｉ）を用いて、たとえば、図１１（ｃ）に示す回路構成とすることは可能である。
しかし、赤外光の感度を得るには、光の進行方向に厚い半導体が必要であるが、現状の低温ポリシリコン（ｐ−Ｓｉ）は、アモルファスシリコンを基板上に積層した後、ＥＬＡ（エキシマレーザ）等のレーザーで溶融して結晶化するものであり、ＥＬＡのエネルギー等の関係から厚膜化が難しい。
半導体層としてアモルファスシリコン（ａ−Ｓｉ）を使用した薄膜トランジスタを光センサとして利用する方法もあるが、アモルファスシリコンは、結晶シリコン（Ｓｉ）、または低温ポリシリコン（ｐ−Ｓｉ）とは異なり、ｐｎ接合を作ることは難しいので、種々工夫が必要である。
【０００５】
図１２にその一例を示す。図１２（ａ）は等価回路を簡便に示した例である。図１２（ａ）において、ＴＦＴは、半導体層としてアモルファスシリコンを使用する薄膜トランジスタ、Ｓ２はスイッチ、ＤＥＴは検出機構、Ｃは容量素子、Ｖａは電源、Ｇ１はゲートパルスである。この例は、薄膜トランジスタＴＦＴのチャネル及びソースをホトセンサならびに光電荷蓄積（保持）部として利用する方法である。
図１２（ｂ）に薄膜トランジスタの構造例を示す。図１２（ｂ）において、９１はメタル電極、９２はｎ＋ａ−Ｓｉ、９３はａ−Ｓｉ、９４はゲート、９５は容量形成用電極である。
図１２に示す方法では、ソースに一定の電圧を保持させてゲートにより薄膜トランジスタＴＦＴをＯＦＦにしておく、チャネルに光があたるとアモルファスシリコン（ａ−Ｓｉ）の抵抗が下がり、同じゲート電圧に対してのリーク電流が増加する、これによりソースに蓄積された電荷がドレイン側に放出される。
一定期間後、ソース電圧を再充電する際に必要な電荷量が入射強度により異なることを利用し、検出機構ＤＥＴにより、ソース電圧を再充電する際に必要な電荷量を検出して光センサとして使用する。この方式は、ゲートのＯＦＦ状態でのリーク電流を利用するため、暗電流のばらつきが大きいという問題がある。
【０００６】
半導体層としてアモルファスシリコン（ａ−Ｓｉ）を使用した薄膜トランジスタＴＦＴを光センサとして用いた時の問題点、即ち、ゲートのＯＦＦ状態でのリーク電流起因のばらつきを抑える方法として、図１３に示すような、絶縁膜を容量素子として利用する方法がある。
図１３（ａ）に等価回路の一例を示す。図１３（ａ）において、ＰＤＰは受光部、Ｓ１，Ｓ２はスイッチ、ＤＥＴは検出機構、Ｃは容量素子、Ｖａ，Ｖｂは電源である。
図１３（ｂ）に受光部ＰＤＰの構成例を示す。図１３（ｂ）において、９６は上部電極、９７は光依存可変抵抗素子（アモルファスシリコン（ａ−Ｓｉ））、９８は絶縁膜、９９は下部電極である。
図１３に示す方法では、まずスイッチＳ１とスイッチＳ２を使用して下部電極９９を充電し、上部電極９６との間に電圧差を形成した後、スイッチＳ１とスイッチＳ２を切り離し下部電極９９をフローティング状態にする。
上部電極９６と容量素子Ｃを形成する絶縁膜９８の間に配置された光依存可変抵抗素子（アモルファスシリコン（ａ−Ｓｉ））は、入射光量に応じて抵抗値が変わり、容量素子Ｃの電荷を放電し、電位差を変化させる。
検出機構ＤＥＴにより、検出下部電極９９の再充電に必要な電荷量の差を検出して光センサとして使用する。
【０００７】
赤外光のような長波長の光の感度を上げるためには、光の進行方向に対して厚いアモルファスシリコン（ａ−Ｓｉ）が必要である。
ポリシリコン（ｐ−Ｓｉ）を使う場合には、図１１（ｄ）に示すように、ポリシリコンの（ｐ−Ｓｉ）上に厚いアモルファスシリコン（ａ−Ｓｉ）を積層する方法がある。
図１２に示す方法の場合は、アモルファスシリコン（ａ−Ｓｉ）の膜厚を厚くするか、図１１（ｄ）と同様にソース側に、更にアモルファスシリコン（ａ−Ｓｉ）を積層する方法がある。図１３に示す方法の場合はアモルファスシリコン（ａ−Ｓｉ）を厚くすれば良い。
しかしながら、いずれの方法でも、検出電圧のダイナミックレンジが狭いという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、光センサ回路、および光センサアレイにおいて、従来よりも、検出電圧のダイナミックレンジを広くすることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）第１基準電圧が入力される上部電極と、金属膜から成る下部電極と、前記上部電極と前記下部電極との間に挟持される光依存可変抵抗素子とを有する光センサ素子と、前記下部電極と第２基準電圧との間に接続される容量素子と、オン状態の時に前記下部電極に第１電源電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とするスイッチ回路と、前記下部電極がフローティングの状態において、前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を検出する検出回路とを有し、前記光依存可変抵抗素子は、アモルファスシリコン膜であり、前記下部電極と前記光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性において、前記第１基準電圧は、順方向の電圧であることを特徴とする光センサ回路。
【０００９】
（２）第１基準電圧が入力される第１上部電極と、金属膜から成る第１下部電極と、前記第１上部電極と前記第１下部電極との間に挟持された第１光依存可変抵抗素子とを有する第１光センサ素子と、前記第１基準電圧が入力される第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に挟持された第２光依存可変抵抗素子とを有する暗電流補償用の第２光センサ素子と、前記第１下部電極と前記第２下部電極との間に接続される容量素子と、オン状態の時に前記第１下部電極に第１電源電圧を入力し、オフ状態の時に前記第１下部電極をフローティング状態とする第１スイッチ回路と、オン状態の時に前記第２下部電極に第１電源電圧を入力し、オフ状態の時に前記第２下部電極をフローティング状態とする第２スイッチ回路と、前記第２下部電極がフローティングの状態で所定期間経過後に、前記第２下部電極に第１電源電圧を入力する第３スイッチ回路と、前記第１下部電極がフローティングの状態において、前記第１光依存可変抵抗素子に所定期間光が照射された後で前記第３スイッチ回路がオン状態の時に前記第１下部電極の電圧変化を検出する検出回路とを有し、前記第１光依存可変抵抗素子は、アモルファスシリコン膜であり、前記第２光依存可変抵抗素子は、遮光されたアモルファスシリコン膜であり、前記第１下部電極と前記第１光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性、および、前記第２下部電極と前記第２光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性において、前記第１基準電圧は、順方向の電圧である。
【００１０】
（３）マトリクス状に配置された光センサ画素と、出力線とを備え、前記各光センサ画素は、光センサ素子を有する光センサアレイであって、前記各光センサ素子は、第１の基準電圧が入力される上部電極と、下部電極と、前記上部電極と前記下部電極との間に挟持される光依存可変抵抗素子とを有し、前記各光センサ画素は、前記下部電極と第２基準電圧との間に接続される容量素子と、第２電極に第１電源電圧が入力され、第１電極が前記下部電極に接続されるとともに、制御電極に第２クロックが入力される第１トランジスタと、第２電極に第２電源電圧が入力され、制御電極が前記下部電極に接続される第２トランジスタと、第２電極が前記第２トランジスタの第１電極に接続され、第１電極が前記出力線に接続されるとともに、制御電極に第１クロックが入力される第３トランジスタとを有し、前記光依存可変抵抗素子は、アモルファスシリコン膜である。
（４）（３）において、前記第３トランジスタは、前記第２クロックより前に入力される第１クロックによりオンとなり、前記出力線は、前記第３トランジスタオンとなる前に、前記第１基準電圧とされ、前記第２トランジスタと前記第３トランジスタとにより、前記下部電極がフローティングの状態の時に前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を、前記出力線の電圧変化として検出する。
【００１１】
（５）マトリクス状に配置された光センサ画素と、出力線とを備え、前記各光センサ画素は、第１光センサ素子と、暗電流補償用の第２光センサ素子を有する光センサアレイであって、前記第１光センサ素子は、第１基準電圧が入力される第１上部電極と、第１下部電極と、前記第１上部電極と前記第１下部電極との間に挟持された第１光依存可変抵抗素子とを有し、前記第２光センサ素子は、第１基準電圧が入力される第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に挟持された第２光依存可変抵抗素子とを有し、前記各光センサ画素は、前記第１下部電極と第２下部電極との間に接続される容量素子と、第２電極に第１電源電圧が入力され、第１電極が前記第１下部電極に接続されるとともに、制御電極に第２クロックが入力される第１トランジスタと、第２電極に第２電源電圧が入力され、制御電極が前記下部電極に接続される第２トランジスタと、第２電極が前記第２トランジスタの第１電極に接続され、第１電極が前記出力線に接続されるとともに、制御電極に第１クロックが入力される第３トランジスタと、第２電極に第１電源電圧が入力され、第１電極が前記第２下部電極に接続されるとともに、制御電極に第２クロックが入力される第４トランジスタと、第２電極に第２電源電圧が入力され、第１電極が前記第２下部電極に接続されるとともに、制御電極に第１クロックが入力される第５トランジスタと、前記第１光依存可変抵抗素子は、アモルファスシリコン膜であり、前記第２光依存可変抵抗素子は、遮光されたアモルファスシリコン膜である。
（６）（５）において、前記第３トランジスタは、前記第２クロックより前に入力される第１クロックによりオンとなり、前記出力線は、前記第３トランジスタオンとなる前に、前記第１基準電圧とされ、前記第２トランジスタと前記第３トランジスタとにより、前記第１下部電極がフローティングの状態において前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を、前記出力線の電圧変化として検出する。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、従来よりも、検出電圧のダイナミックレンジを広くすることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例の光センサ回路の概要を示す模式図である。
【図２】ショットキーダイオードの特性を説明するための模式図である。
【図３】本発明の実施例の光センサ回路の実際の光センサ素子の構成を示す図である。
【図４】本発明の実施例の光センサアレイの構成を示すブロック図である。
【図５】本発明の実施例の光センサアレイにおける、４画素分の光センサ画素の回路図である。
【図６】本発明の実施例の光センサアレイの回路構成を示す回路図である。
【図７】本発明の実施例の光センサアレイの動作を説明するためのタイミングチャートである。
【図８】本発明の実施例の変形例の光センサアレイの４画素分の光センサ画素の回路図である。
【図９】本発明の実施例の変形例の光センサアレイの回路構成を示す回路図である。
【図１０】本発明の実施例の変形例の光センサアレイの動作を説明するためのタイミングチャートである。
【図１１】従来の、半導体のｐｎ接合を逆バイアスとし、空乏層を接合容量として用いる光センサ回路を説明するための模式図である。
【図１２】従来の、半導体層としてアモルファスシリコンを用いる薄膜トランジスタを使用する光センサ回路を説明するための模式図である。
【図１３】従来の光依存可変抵抗素子を使用する光センサ回路を説明するための模式図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例の光センサ回路の概要を示す模式図であり、図１（ａ）は、等価回路、図１（ｂ）は、光センサ素子の構成を示す図である。図１において、ＰＤＳは受光素子、Ｓ１，Ｓ２はスイッチ、ＤＥＴは検出機構、Ｃは容量素子、Ｖａ，Ｖｂは電源である。
図１（ｂ）に示すように、本実施例の光センサ素子ＰＤＳは、上部電極９６と、下部電極９９と、上部電極９６と下部電極９９との間に配置される光依存可変抵抗素子（アモルファスシリコン（ａ−Ｓｉ））９７で構成される。ここで、光依存可変抵抗素子（アモルファスシリコン（ａ−Ｓｉ））９７の膜厚は、５００μｍ以上が好ましい。
図１（ａ）に示すように、本実施例では、下部電極９９と電源Ｖａとの接続を、Ｓ１，Ｓ２のスイッチにより、ＯＮ／ＯＦＦすることにより、入射光に対応して変化した光依存可変抵抗素子（アモルファスシリコン（ａ−Ｓｉ））９７の抵抗を通して電流が流れ、下部電極９９の電圧（蓄積電荷量）が変わる。これを検出機構ＤＥＴを介して読み出すことで、入射光量を測定する。
【００１５】
図１３に示す従来の方法、および、本実施例において、光依存可変抵抗素子９７と、金属層からなる下部電極９９との間には、ショットキー接合から成るショットキーダイオードが形成される。
図２は、ショットキーダイオードの特性を説明するための模式図である。
図１３に示す従来の方法では、光依存可変抵抗素子９７と、金属層からなる下部電極９９との間に形成されるショットキーダイオードを、逆方向のバイアス電圧領域（図２のＡに示す領域）で使用する。
これに対して、本実施例では、光依存可変抵抗素子９７と、金属層からなる下部電極９９との間に形成されるショットキーダイオードを、順方向のバイアス電圧領域（図２のＢに示す領域）で使用する。
なお、図２の（イ）に示す曲線は、所定の強度の光（例えば、赤外線）を照射したときの電流−電圧特性を示し、図２の（ロ）に示す曲線は、光（例えば、赤外線）が照射されないときの電流−電圧特性を示す。
このように、本実施例では、順方向のバイアス電圧領域で使用するため、検光依存可変抵抗素子９７に光を照射したときに、大きな電流が流れ、検出電圧の電圧変化が大きくなるので、検出電圧のダイナミックレンジを広くすることが可能となる。
なお、以下の具体的説明では、センサ基板上にポリシリコン等で、回路要素も作りこむため、実際の光センサ素子の構成は、図３のようになる。
【００１６】
以下、図４から図７を用いて、本発明の実施例の光センサアレイについて説明する。
図４は、本発明の実施例の光センサアレイの構成を示すブロック図である。
本実施例の光センサアレイは、中央部に光センサ画素アレイ部１０が設けられ、光センサ画素アレイ部１０の周辺の左辺側に、光センサ画素の読み出しのために光センサ画素の電圧リセット、及び読み出しを行う行に読み出しパルスを順次供給するためのシフトレジスタ１１と、光センサ画素アレイ部１０の周辺の下辺側に、外部と接続するためのボンディングパッド部１３と、信号線電位をリセットするためのリセット回路１２が設けられる。
ここで、光センサ画素アレイ部１０は、例えば、マトリクス状に配置された１００×１５０の光センサ画素で構成される。
【００１７】
図５に、本実施例の光センサアレイにおける、４画素分の光センサ画素の回路図を示す。図中点線で囲ったＡ部が、１画素の光センサ画素を表す。
１画素の光センサ画素は、３個のトランジスタ（ＭＴ１〜ＭＴ３）と、光依存可変抵抗素子ＡＳ１と、容量素子Ｃ１と、読み出しリセットを行うためのゲート線（ＧＣＬＫ１，ＧＣＬＫ２）、ＶＲＳのリセット電圧を供給するリセット線ＳＶＲＳ、ＶＢ１，ＶＢ２，ＶＡＢのバイアス電圧（固定電圧）を供給するバイアス線（ＳＶＢ１，ＳＶＢ２，ＳＶＡＢ）と、信号出力線ＯＵＴ１から構成される。
なお、光依存可変抵抗素子ＡＳ１は、アモルファスシリコン（ａ−Ｓｉ）で構成される。
図６は、本実施例の光センサアレイの回路構成を示す回路図である。
光センサ画素の画素数が、ｍ×Ｋの場合で、ｎ，ｎ＋１行，Ｊ，Ｊ＋１列の４画素が具体的回路図で表示されている。光センサ画素の回路図は、図５と同じである。
光センサアレイの周辺の下辺側には、信号出力線ＯＵＴの電圧をリセットするためのリセットトランジスタＭＴＲと、ＶＲＳＴのリセット電圧を供給するためのリセット線ＳＶＲＳＴ、及び出力用のボンディングパッドＰＡＤが配置されている。
【００１８】
図７は、本実施例の光センサアレイの動作を説明するためのタイミングチャートである。以下、図７を用いて、図５に示すＡ部の光センサ画素の動作を説明する。
なお、説明では簡単のため、各バイアス電圧は、ＶＢ１＝ＶＢ２＝０Ｖ（ＧＮＤ）、ＶＡＢ＝１０Ｖ、リセット電圧は、ＶＲＳ＝５Ｖ、ＶＲＳＴ＝０Ｖとする。また、各トランジスタ（ＭＴ１〜ＭＴ３）の閾値電圧Ｖｔｈは、簡単のため１Ｖとする。また、各クロック（φ１，φ２）の電圧は、Ｈｉｇｈレベル（以下、Ｈレベルという）が１０Ｖ、Ｌレベル（以下、ｌレベルという）が０Ｖとする。なお、各バイアス電圧の電圧値は、一例であり、前述した値以外の電圧であってもよい。また、バイアス電圧ＶＡＢは、リセット電圧ＶＲＳ以上の電圧であればよい。
図６において、シフトレジスタ１１により、各光センサ画素行は、紙面上、上から下へ順次走査されるもの、即ち、図６において、ゲート線ＧＣＬＫには、番号の若い順に順次ＯＮ電圧パルスが加わるものとする。また、以下の説明では、ＧＣＬＫｎ＝ＧＣＬＫ１、ＧＣＬＫ（ｎ＋１）＝ＧＣＬＫ２として説明する。
始めに、シフトレジスタ１１により、ゲート線ＧＣＬＫ２に、Ｈレベルの１０Ｖの電圧が供給された場合から考える。この場合に、Ａ部の光センサ画素において、トランジスタＭＴ１がＯＮ状態となり、光センサ画素の内部ノードＮ１は、リセット線ＳＶＲＳと電気的に導通し、内部ノードＮ１の電圧は、リセット電圧ＶＲＳと同電位の５Ｖとなる。この５Ｖの電圧は、図２に示すＶｏの電圧に相当する。
【００１９】
次に、ゲート線ＧＣＬＫ２に供給される電圧が、Ｌレベルの０Ｖの電圧になると、光センサ画素の内部ノードＮ１は電気的に孤立ノードとなるが、内部ノードＮ１の電圧は、バイアス線ＳＶＢ２との間の容量素子Ｃ１により保持される。
この状態で、内部ノードＮ１は、高抵抗半導体である光依存可変抵抗素子ＡＳ１を介して、バイアス線ＳＶＢ１の０Ｖのバイアス電位ＶＢ１に接続されている。たとえば、光依存可変抵抗素子ＡＳ１の抵抗値は、室温で暗電流が数十ｆＡ程度流れる値としておく。
この光依存可変抵抗素子ＡＳ１に、光（赤外線）照射されると光電変換により半導体中にできたキャリア対により抵抗が下がり、光センサとして働く。たとえば、数ｐＡの電流が流れるような、環境用途用に設計されているものとする。
このようにして、内部ノードＮ１に蓄えられた電荷は、光依存可変抵抗素子ＡＳ１を介して、バイアス線ＳＶＢ２に放電されるが、放電される電荷量は、暗状態、及び入射する光量により変動する。したがって、一定時間経過後のノードＮ１の電圧は入射光量により異なることになる。
シフトレジスタ１１により、ゲート線ＧＣＬＫ２に供給される電圧が、Ｌレベルの０Ｖの電圧になってから、シフトレジスタ１１によるゲート線走査がほぼ一周（１フレーム後）し、ゲート線ＧＣＬＫ１に、Ｈレベルの１０Ｖの電圧が供給されるまでが、入射された光による光信号の蓄積時間である。
【００２０】
時刻ｔ２で、制御電圧ＲＳＴＰＬＳが、例えば、Ｈレベルの１０Ｖの電圧になると、図６に示すリセットトランジスタＭＴＲがＯＮ状態となり、信号出力線ＯＵＴ１が、０Ｖのリセット電圧ＶＲＳＴにリセットされる。
時刻ｔ３で、制御電圧ＲＳＴＰＬＳが、Ｌレベルの０Ｖになると、信号出力線ＯＵＴ１がフローティング状態になる。
時刻ｔ４で、ゲート線ＧＣＬＫ１に、Ｈレベルの１０Ｖの電圧が供給されると、トランジスタＭＴ３がＯＮ状態になり、出力線ＯＵＴ１とバイアス線ＳＶＡＢが、トランジスタＭＴ２及びトランジスタＭＴ３を介して接続される。
トランジスタＭＴ３のゲート電圧は１０Ｖであり非飽和動作であるが、トランジスタＭＴ２のゲートは内部ノードＮ１であり、前述したように入射光量に対応して、５Ｖ以下となっており、飽和動作となる。
したがって、トランジスタＭＴ２は、ゲート電圧に対応したソース電圧（Ｖ３）でカットオフされる。そのため、出力線ＯＵＴ１の電圧は、内部ノードＮ１の電圧に依存した値となり、結果として入射光量に依存した出力電圧が得られる。
時刻ｔ５で、ゲート線ＧＣＬＫ１に、Ｌレベルの０Ｖの電圧が供給されると、トランジスタＭＴ３がＯＦＦ状態となる。
時刻ｔ８で、ゲート線ＧＣＬＫ２に、Ｈレベルの１０Ｖの電圧が供給されると、トランジスタＭＴ１がＯＮ状態となり、内部ノードＮ１が、５Ｖのリセット電圧ＶＲＳにリセットされる。
以上の動作を各画素において繰り返す。
【００２１】
前述の図２から分かるように、本実施例の光センサアレイでは、出力信号電圧（または電流）に必ず比較的大きな暗電流成分を含む。高抵抗半導体である光依存可変抵抗素子（アモルファスシリコン）の暗電流は温度依存性が比較的大きいため、使用環境下で暗電流成分を補正する必要がある。
本実施例の光センサアレイの場合、使用環境下で暗状態を作り、その電圧を光照射時の出力から差し引くという処理を外部に持つということが前提になる。明記しないが、この処理回路はいろいろな実現策があり可能である。
以下、変形例として、光センサ画素ごとに、光センサ用の高抵抗半導体（光依存可変抵抗素子（アモルファスシリコン））と同じ材料で遮光された暗電流補正用の補償素子を配置し、センサ読み出し時に暗電流成分を補正する実施例について説明する。
【００２２】
［変形例］
図８に、本発明の実施例の変形例の光センサアレイの４画素分の光センサ画素の回路図を示す。図５と同様、図中点線で囲ったＡ部が１画素の光センサ画素を表す。
１画素の光センサ画素は、５個のトランジスタ（ＭＴ１〜５）と、光センサとなる光依存可変抵抗素子ＡＳ１と、暗電流補償用の遮光された光依存可変抵抗素子ＡＳＤと、保持容量素子Ｃ１と、読み出しリセットを行うためのゲート線（ＧＣＬＫ１，ＧＣＬＫ２）と、ＶＲＳのリセット電圧を供給するリセット線ＳＶＲＳ、ＶＢ１，ＶＡＢのバイアス電圧（固定電圧）を供給するバイアス線（ＳＶＢ１，ＳＶＡＢ）と、信号出力線ＯＵＴ１から構成される。なお、光依存可変抵抗素子ＡＳ１と、暗電流補償用の遮光された光依存可変抵抗素子ＡＳＤとは、アモルファスシリコン（ａ−Ｓｉ）で構成される。
図９は、本変形例の光センサアレイの回路構成を示す回路図である。
光センサ画素の画素数が、ｍ×Ｋの場合で、ｎ，ｎ＋１行，Ｊ，Ｊ＋１列の４画素が具体的回路図で表示されている。光センサ画素の回路図は、図８と同じである。
光センサアレイの周辺の下辺側には、信号出力線ＯＵＴの電圧をリセットするためのリセットトランジスタＭＴＲと、ＶＲＳＴのリセット電圧を供給するためのリセット線ＳＶＲＳＴ、及び出力用のボンディングパッドＰＡＤが配置されている。
【００２３】
図１０は、本実施例の変形例の光センサアレイの動作を説明するためのタイミングチャートである。以下、図１０を用いて、図５に示すＡ部の光センサ画素の動作を説明する。
なお、説明では簡単のため、各バイアス電圧をＶＢ１＝０Ｖ（ＧＮＤ）、ＶＡＢ＝１０Ｖ、リセット電圧をＶＲＳ＝５Ｖ、ＶＲＳＴ＝０Ｖとする。また、各トランジスタ（ＭＴ１〜ＭＴ３）の閾値電圧Ｖｔｈは、簡単のため１Ｖとする。また、各クロック（φ１，φ２）の電圧は、Ｈｉｇｈレベル（以下、Ｈレベルという）が１０Ｖ、Ｌレベル（以下、ｌレベルという）が０Ｖとする。
図６と同様、本変形例においても、シフトレジスタ１１により、各光センサ画素行は、紙面上、上から下へ順次走査されるもの、即ち、本変形例においても、ゲート線ＧＣＬＫには、番号の若い順に順次ＯＮ電圧パルスが加わるものとする。また、以下の説明では、ＧＣＬＫｎ＝ＧＣＬＫ１、ＧＣＬＫ（ｎ＋１）＝ＧＣＬＫ２として説明する。
始めに、シフトレジスタ１１により、ゲート線ＧＣＬＫ２に、Ｈレベルの１０Ｖの電圧が供給された時点から考える。
ゲート線ＧＣＬＫ２に、Ｈレベルの１０Ｖの電圧が供給されと、トランジスタＭＴ１とトランジスタＭＴ４とがＯＮ状態になり、容量素子Ｃ１の両端の内部ノードＮ１と内部ノードＮ２とは、リセット線ＳＶＲＳと電気的に接続されるので、内部ノードＮ１と内部ノードＮ２の電圧は、リセット電圧ＶＲＳと同電位の５Ｖになる。
【００２４】
ゲート線ＧＣＬＫ２に供給される電圧が、Ｌレベルの０Ｖの電圧になると、内部ノードＮ１と内部Ｎ２とは、孤立ノードとなるが、内部ノードＮ１は、光依存可変抵抗素子ＡＳ１を介してバイアス線ＳＶＢ１と、内部ノードＮ２は、暗電流補償用の遮光された光依存可変抵抗素子ＡＳＤを介してバイアス線ＳＶＢ１に接続される。
内部ノードＮ１には、光が照射されている場合、入射光および温度により光依存可変抵抗素子ＡＳ１内に発生した電荷に起因して暗状態とは異なる抵抗による電流が流れる。また、内部Ｎ２には、暗電流補償用の遮光された光依存可変抵抗素子ＡＳＤ内に温度起因で発生した電荷起因の電流、いわゆる暗電流が流れる。
シフトレジスタ１１により、ゲート線ＧＣＬＫ２に供給される電圧が、Ｌレベルの０Ｖの電圧になってから、シフトレジスタ１１によるゲート線走査がほぼ一周（１フレーム後）し、ゲート線ＧＣＬＫ１に、Ｈレベルの１０Ｖの電圧が供給されるまでが、入射された光による光信号の蓄積時間である。
【００２５】
時刻ｔ２で、制御電圧ＲＳＴＰＬＳが、例えば、Ｈレベルの１０Ｖの電圧になると、図６に示すリセットトランジスタＭＴＲがＯＮ状態となり、信号出力線ＯＵＴ１が、０Ｖのリセット電圧ＶＲＳＴにリセットされる。
時刻ｔ３で、制御電圧ＲＳＴＰＬＳが、Ｌレベルの０Ｖになると、信号出力線ＯＵＴ１がフローティング状態になる。
時刻ｔ４で、ゲート線ＧＣＬＫ１に供給される電圧が、Ｈレベルの１０Ｖになると、トランジスタＭＴ３とトランジスタＭＴ５がＯＮ状態になる。トランジスタＭＴ５がＯＮ状態になると、内部ノードＮ２とリセット線ＳＶＲＳとが電気的に接続されるので、内部ノードＮ２の電圧が、リセット電圧ＶＲＳと同電位の５Ｖにリセットされる。
暗電流補償用の遮光された光依存可変抵抗素子ＡＳＤの暗電流により、ｔ４直前の内部ノードＮ２の電圧が、Ｖｄａｒｋであったとすると、このとき、内部ノードＮ２の電圧はΔＶ２＝ＶＲＳ−Ｖｄａｒｋだけ変化する。
【００２６】
この変化は、容量素子Ｃ１を介して、内部ノードＮ１の電圧を変動させるが、内部ノードＮ１の電圧変化ΔＶ１は、おおむね下記（１）で与えられる。
ΔＶ１＝ΔＶ２×Ｃ１／（Ｃ１＋ＣＳ２＋ＣＳ３） ・・・・・・・・ （１）
ここで、ＣＳ２、ＣＳ３は、主にトランジスタＭＴ１、トランジスタＭＴ２のゲート−ソース間容量を主体とする内部ノードＮ１が持つＣ１以外の容量すべてをあらわす。この（１）式により、Ｃ１≫（ＣＳ２＋ＣＳ３）の場合、ΔＶ１＝ΔＶ２となる。
また、トランジスタＭＴ３がＯＮ状態になると、出力線ＯＵＴ１とバイアス線ＳＶＡＢが、トランジスタＭＴ２及びトランジスタＭＴ３を介して接続される。
トランジスタＭＴ３のゲート電圧は１０Ｖであり非飽和動作であるが、トランジスタＭＴ２のゲートは内部ノードＮ１であり、前述したように入射光量に対応して、５Ｖ以下となっており、飽和動作となる。
ｔ４直前の内部ノードＮ１の電圧をＶ１とすると、内部ノードＮ１の電圧は最終的に下記（２）式で示す電圧となっている。
Ｖ３≒Ｖ１＋ΔＶ１ ・・・・・・・・・ （２）
この電圧をゲート電圧として、トランジスタＭＴ２がターンオフする電圧ＶＯＵＴまで信号出力線ＯＵＴ１の電圧を上昇させる。
【００２７】
電圧ＶＯＵＴは、おおむね下記（３）式で与えられる。
ＶＯＵＴ〜Ｖ３−Ｖｔｈ ・・・・・・・・・・・ （３）
ここで、Ｖｔｈは、トランジスタＭＴ２の閾値電圧である。
前述の（３）式で得られる電圧が、この光センサ画素の出力電圧であり、暗電流成分がおおむね差し引かれたものとなる。
時刻ｔ５で、ゲート線ＧＣＬＫ１に、Ｌレベルの０Ｖの電圧が供給されると、トランジスタＭＴ３と、トランジスタＭＴ５はＯＦＦ状態となる。
時刻ｔ８で、ゲート線ＧＣＬＫ２に、Ｈレベルの１０Ｖの電圧が供給されると、トランジスタＭＴ１と、トランジスタＭＴ４がＯＮ状態となり、内部ノードＮ１と、内部ノードＮ２が、５Ｖのリセット電圧ＶＲＳにリセットされる。
以上の動作を各画素において繰り返す。
以上説明したように、本変形によれば、光センサ画素から、出力電圧が出力される段階で暗電流成分がおおむね差し引かれているため、外部で暗電流補償をする必要が無くなり、暗状態を実現できない環境においても、光センサとして使用することが可能となる。
【００２８】
なお、前述の説明では、各トランジスタ（ＭＴ１〜ＭＴ５）は、半導体層としてポリシリコンを使用した薄膜トランジスタで構成される。また、各トランジスタ（ＭＴ１〜ＭＴ５）は、ｎ型の薄膜トランジスタで構成されているが、ｎ型の薄膜トランジスタに代えてｐ型の薄膜トランジスタを使用することも可能である。
各トランジスタ（ＭＴ１〜ＭＴ５）を、ｐ型の薄膜トランジスタで構成する場合には、各バイアス電圧の電圧値を適宜変更する必要があることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００２９】
１０ 光センサ画素アレイ部
１１ シフトレジスタ
１２ リセット回路
１３ ボンディングパッド部
９１ メタル電極
９３ アモルファスシリコン（ａ−Ｓｉ）
９４ ゲート
９５ 容量形成用電極
９６ 上部電極
９７ 光依存可変抵抗素子（アモルファスシリコン（ａ−Ｓｉ））
９８ 絶縁膜
９９ 下部電極
ＰＤ ホトダイオード
Ｓ１，Ｓ２ スイッチ
ＤＥＴ 検出機構
Ｖａ、Ｖｂ 電源
ＴＦＴ 半導体層としてアモルファスシリコンを使用する薄膜トランジス
Ｃ 容量素子
Ｇ１ ゲートパルス
ＰＤＰ 受光部
ＰＤＳ 受光素子
ＭＴ１〜ＭＴ５，ＭＴＲ トランジスタ
ＡＳ１ 光依存可変抵抗素子
ＡＳＤ 暗電流補償用の遮光された光依存可変抵抗素子
Ｃ１ 保持容量素子Ｃ１
ＧＣＬＫ１，ＧＣＬＫ２ ゲート線
ＳＶＲＳ，ＳＶＲＳＴ リセット線
ＳＶＢ１，ＳＶＢ２，ＳＶＡＢ バイアス線
ＯＵＴ 信号出力線
ＰＡＤ ボンディングパッド
Ｎ１，Ｎ２ 内部ノード
【技術分野】
【０００１】
本発明は、光センサアレイに係わり、特に、光センサ素子として、光依存可変抵抗素子である厚膜アモルファスシリコン膜を使用する光センサアレイに関する。
【背景技術】
【０００２】
光センサとして広く利用しているものに、結晶シリコン（Ｓｉ）、所謂、半導体のｐｎ接合を逆バイアスとし、空乏層を接合容量として用い、光電変換された電子、ホールの対をこの空乏層を通して分離し保持、取り出しを行う方法がある。この概要を図１１に示す。
図１１（ａ）は、等価回路を簡便に示した図である。図１１（ａ）において、ＰＤはホトダイオード、Ｓ１，Ｓ２はスイッチ、ＤＥＴは検出機構、Ｖａは電源である。
ここで、ホトダイオードＰＤは、ｐｎ接合を逆バイアスした空乏層容量部であり、入射光により半導体層で発生した光電電荷対を分離し、有効電荷として蓄積する。蓄積された光電荷はあるタイミングで、スイッチＳ１により読み出され、検出機構ＤＥＴにより、光量に依存した量として検知される。読み出しが終わると、Ｓ１，Ｓ２のスイッチにより、電源Ｖａから所定の逆バイアスが与えられ、初期設定され、再び光電荷を蓄積する。
図１１（ｂ）、（ｃ）、（ｄ）はホトダイオードＰＤとなるｐｎ接合の構成例で、図１１（ｂ）は縦型に空乏層容量を作る場合、図１１（ｃ）は横型に作る場合の例で、図１１（ｃ）はＰＩＮと呼ばれる構成例である。ここで、良く知られているように、図１１（ｂ）、（ｃ）、（ｄ）において、ｐはｐ型領域を、ｎはｎ型領域を、Ｉは絶縁層を表している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２５１６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
薄膜トランジスタで、図１１に示すようなホトダイオードＰＤを作る方法として多結晶シリコンの一つである低温ポリシリコン（ｐ−Ｓｉ）を用いて、たとえば、図１１（ｃ）に示す回路構成とすることは可能である。
しかし、赤外光の感度を得るには、光の進行方向に厚い半導体が必要であるが、現状の低温ポリシリコン（ｐ−Ｓｉ）は、アモルファスシリコンを基板上に積層した後、ＥＬＡ（エキシマレーザ）等のレーザーで溶融して結晶化するものであり、ＥＬＡのエネルギー等の関係から厚膜化が難しい。
半導体層としてアモルファスシリコン（ａ−Ｓｉ）を使用した薄膜トランジスタを光センサとして利用する方法もあるが、アモルファスシリコンは、結晶シリコン（Ｓｉ）、または低温ポリシリコン（ｐ−Ｓｉ）とは異なり、ｐｎ接合を作ることは難しいので、種々工夫が必要である。
【０００５】
図１２にその一例を示す。図１２（ａ）は等価回路を簡便に示した例である。図１２（ａ）において、ＴＦＴは、半導体層としてアモルファスシリコンを使用する薄膜トランジスタ、Ｓ２はスイッチ、ＤＥＴは検出機構、Ｃは容量素子、Ｖａは電源、Ｇ１はゲートパルスである。この例は、薄膜トランジスタＴＦＴのチャネル及びソースをホトセンサならびに光電荷蓄積（保持）部として利用する方法である。
図１２（ｂ）に薄膜トランジスタの構造例を示す。図１２（ｂ）において、９１はメタル電極、９２はｎ＋ａ−Ｓｉ、９３はａ−Ｓｉ、９４はゲート、９５は容量形成用電極である。
図１２に示す方法では、ソースに一定の電圧を保持させてゲートにより薄膜トランジスタＴＦＴをＯＦＦにしておく、チャネルに光があたるとアモルファスシリコン（ａ−Ｓｉ）の抵抗が下がり、同じゲート電圧に対してのリーク電流が増加する、これによりソースに蓄積された電荷がドレイン側に放出される。
一定期間後、ソース電圧を再充電する際に必要な電荷量が入射強度により異なることを利用し、検出機構ＤＥＴにより、ソース電圧を再充電する際に必要な電荷量を検出して光センサとして使用する。この方式は、ゲートのＯＦＦ状態でのリーク電流を利用するため、暗電流のばらつきが大きいという問題がある。
【０００６】
半導体層としてアモルファスシリコン（ａ−Ｓｉ）を使用した薄膜トランジスタＴＦＴを光センサとして用いた時の問題点、即ち、ゲートのＯＦＦ状態でのリーク電流起因のばらつきを抑える方法として、図１３に示すような、絶縁膜を容量素子として利用する方法がある。
図１３（ａ）に等価回路の一例を示す。図１３（ａ）において、ＰＤＰは受光部、Ｓ１，Ｓ２はスイッチ、ＤＥＴは検出機構、Ｃは容量素子、Ｖａ，Ｖｂは電源である。
図１３（ｂ）に受光部ＰＤＰの構成例を示す。図１３（ｂ）において、９６は上部電極、９７は光依存可変抵抗素子（アモルファスシリコン（ａ−Ｓｉ））、９８は絶縁膜、９９は下部電極である。
図１３に示す方法では、まずスイッチＳ１とスイッチＳ２を使用して下部電極９９を充電し、上部電極９６との間に電圧差を形成した後、スイッチＳ１とスイッチＳ２を切り離し下部電極９９をフローティング状態にする。
上部電極９６と容量素子Ｃを形成する絶縁膜９８の間に配置された光依存可変抵抗素子（アモルファスシリコン（ａ−Ｓｉ））は、入射光量に応じて抵抗値が変わり、容量素子Ｃの電荷を放電し、電位差を変化させる。
検出機構ＤＥＴにより、検出下部電極９９の再充電に必要な電荷量の差を検出して光センサとして使用する。
【０００７】
赤外光のような長波長の光の感度を上げるためには、光の進行方向に対して厚いアモルファスシリコン（ａ−Ｓｉ）が必要である。
ポリシリコン（ｐ−Ｓｉ）を使う場合には、図１１（ｄ）に示すように、ポリシリコンの（ｐ−Ｓｉ）上に厚いアモルファスシリコン（ａ−Ｓｉ）を積層する方法がある。
図１２に示す方法の場合は、アモルファスシリコン（ａ−Ｓｉ）の膜厚を厚くするか、図１１（ｄ）と同様にソース側に、更にアモルファスシリコン（ａ−Ｓｉ）を積層する方法がある。図１３に示す方法の場合はアモルファスシリコン（ａ−Ｓｉ）を厚くすれば良い。
しかしながら、いずれの方法でも、検出電圧のダイナミックレンジが狭いという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、光センサ回路、および光センサアレイにおいて、従来よりも、検出電圧のダイナミックレンジを広くすることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）第１基準電圧が入力される上部電極と、金属膜から成る下部電極と、前記上部電極と前記下部電極との間に挟持される光依存可変抵抗素子とを有する光センサ素子と、前記下部電極と第２基準電圧との間に接続される容量素子と、オン状態の時に前記下部電極に第１電源電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とするスイッチ回路と、前記下部電極がフローティングの状態において、前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を検出する検出回路とを有し、前記光依存可変抵抗素子は、アモルファスシリコン膜であり、前記下部電極と前記光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性において、前記第１基準電圧は、順方向の電圧であることを特徴とする光センサ回路。
【０００９】
（２）第１基準電圧が入力される第１上部電極と、金属膜から成る第１下部電極と、前記第１上部電極と前記第１下部電極との間に挟持された第１光依存可変抵抗素子とを有する第１光センサ素子と、前記第１基準電圧が入力される第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に挟持された第２光依存可変抵抗素子とを有する暗電流補償用の第２光センサ素子と、前記第１下部電極と前記第２下部電極との間に接続される容量素子と、オン状態の時に前記第１下部電極に第１電源電圧を入力し、オフ状態の時に前記第１下部電極をフローティング状態とする第１スイッチ回路と、オン状態の時に前記第２下部電極に第１電源電圧を入力し、オフ状態の時に前記第２下部電極をフローティング状態とする第２スイッチ回路と、前記第２下部電極がフローティングの状態で所定期間経過後に、前記第２下部電極に第１電源電圧を入力する第３スイッチ回路と、前記第１下部電極がフローティングの状態において、前記第１光依存可変抵抗素子に所定期間光が照射された後で前記第３スイッチ回路がオン状態の時に前記第１下部電極の電圧変化を検出する検出回路とを有し、前記第１光依存可変抵抗素子は、アモルファスシリコン膜であり、前記第２光依存可変抵抗素子は、遮光されたアモルファスシリコン膜であり、前記第１下部電極と前記第１光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性、および、前記第２下部電極と前記第２光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性において、前記第１基準電圧は、順方向の電圧である。
【００１０】
（３）マトリクス状に配置された光センサ画素と、出力線とを備え、前記各光センサ画素は、光センサ素子を有する光センサアレイであって、前記各光センサ素子は、第１の基準電圧が入力される上部電極と、下部電極と、前記上部電極と前記下部電極との間に挟持される光依存可変抵抗素子とを有し、前記各光センサ画素は、前記下部電極と第２基準電圧との間に接続される容量素子と、第２電極に第１電源電圧が入力され、第１電極が前記下部電極に接続されるとともに、制御電極に第２クロックが入力される第１トランジスタと、第２電極に第２電源電圧が入力され、制御電極が前記下部電極に接続される第２トランジスタと、第２電極が前記第２トランジスタの第１電極に接続され、第１電極が前記出力線に接続されるとともに、制御電極に第１クロックが入力される第３トランジスタとを有し、前記光依存可変抵抗素子は、アモルファスシリコン膜である。
（４）（３）において、前記第３トランジスタは、前記第２クロックより前に入力される第１クロックによりオンとなり、前記出力線は、前記第３トランジスタオンとなる前に、前記第１基準電圧とされ、前記第２トランジスタと前記第３トランジスタとにより、前記下部電極がフローティングの状態の時に前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を、前記出力線の電圧変化として検出する。
【００１１】
（５）マトリクス状に配置された光センサ画素と、出力線とを備え、前記各光センサ画素は、第１光センサ素子と、暗電流補償用の第２光センサ素子を有する光センサアレイであって、前記第１光センサ素子は、第１基準電圧が入力される第１上部電極と、第１下部電極と、前記第１上部電極と前記第１下部電極との間に挟持された第１光依存可変抵抗素子とを有し、前記第２光センサ素子は、第１基準電圧が入力される第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に挟持された第２光依存可変抵抗素子とを有し、前記各光センサ画素は、前記第１下部電極と第２下部電極との間に接続される容量素子と、第２電極に第１電源電圧が入力され、第１電極が前記第１下部電極に接続されるとともに、制御電極に第２クロックが入力される第１トランジスタと、第２電極に第２電源電圧が入力され、制御電極が前記下部電極に接続される第２トランジスタと、第２電極が前記第２トランジスタの第１電極に接続され、第１電極が前記出力線に接続されるとともに、制御電極に第１クロックが入力される第３トランジスタと、第２電極に第１電源電圧が入力され、第１電極が前記第２下部電極に接続されるとともに、制御電極に第２クロックが入力される第４トランジスタと、第２電極に第２電源電圧が入力され、第１電極が前記第２下部電極に接続されるとともに、制御電極に第１クロックが入力される第５トランジスタと、前記第１光依存可変抵抗素子は、アモルファスシリコン膜であり、前記第２光依存可変抵抗素子は、遮光されたアモルファスシリコン膜である。
（６）（５）において、前記第３トランジスタは、前記第２クロックより前に入力される第１クロックによりオンとなり、前記出力線は、前記第３トランジスタオンとなる前に、前記第１基準電圧とされ、前記第２トランジスタと前記第３トランジスタとにより、前記第１下部電極がフローティングの状態において前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を、前記出力線の電圧変化として検出する。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、従来よりも、検出電圧のダイナミックレンジを広くすることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例の光センサ回路の概要を示す模式図である。
【図２】ショットキーダイオードの特性を説明するための模式図である。
【図３】本発明の実施例の光センサ回路の実際の光センサ素子の構成を示す図である。
【図４】本発明の実施例の光センサアレイの構成を示すブロック図である。
【図５】本発明の実施例の光センサアレイにおける、４画素分の光センサ画素の回路図である。
【図６】本発明の実施例の光センサアレイの回路構成を示す回路図である。
【図７】本発明の実施例の光センサアレイの動作を説明するためのタイミングチャートである。
【図８】本発明の実施例の変形例の光センサアレイの４画素分の光センサ画素の回路図である。
【図９】本発明の実施例の変形例の光センサアレイの回路構成を示す回路図である。
【図１０】本発明の実施例の変形例の光センサアレイの動作を説明するためのタイミングチャートである。
【図１１】従来の、半導体のｐｎ接合を逆バイアスとし、空乏層を接合容量として用いる光センサ回路を説明するための模式図である。
【図１２】従来の、半導体層としてアモルファスシリコンを用いる薄膜トランジスタを使用する光センサ回路を説明するための模式図である。
【図１３】従来の光依存可変抵抗素子を使用する光センサ回路を説明するための模式図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例の光センサ回路の概要を示す模式図であり、図１（ａ）は、等価回路、図１（ｂ）は、光センサ素子の構成を示す図である。図１において、ＰＤＳは受光素子、Ｓ１，Ｓ２はスイッチ、ＤＥＴは検出機構、Ｃは容量素子、Ｖａ，Ｖｂは電源である。
図１（ｂ）に示すように、本実施例の光センサ素子ＰＤＳは、上部電極９６と、下部電極９９と、上部電極９６と下部電極９９との間に配置される光依存可変抵抗素子（アモルファスシリコン（ａ−Ｓｉ））９７で構成される。ここで、光依存可変抵抗素子（アモルファスシリコン（ａ−Ｓｉ））９７の膜厚は、５００μｍ以上が好ましい。
図１（ａ）に示すように、本実施例では、下部電極９９と電源Ｖａとの接続を、Ｓ１，Ｓ２のスイッチにより、ＯＮ／ＯＦＦすることにより、入射光に対応して変化した光依存可変抵抗素子（アモルファスシリコン（ａ−Ｓｉ））９７の抵抗を通して電流が流れ、下部電極９９の電圧（蓄積電荷量）が変わる。これを検出機構ＤＥＴを介して読み出すことで、入射光量を測定する。
【００１５】
図１３に示す従来の方法、および、本実施例において、光依存可変抵抗素子９７と、金属層からなる下部電極９９との間には、ショットキー接合から成るショットキーダイオードが形成される。
図２は、ショットキーダイオードの特性を説明するための模式図である。
図１３に示す従来の方法では、光依存可変抵抗素子９７と、金属層からなる下部電極９９との間に形成されるショットキーダイオードを、逆方向のバイアス電圧領域（図２のＡに示す領域）で使用する。
これに対して、本実施例では、光依存可変抵抗素子９７と、金属層からなる下部電極９９との間に形成されるショットキーダイオードを、順方向のバイアス電圧領域（図２のＢに示す領域）で使用する。
なお、図２の（イ）に示す曲線は、所定の強度の光（例えば、赤外線）を照射したときの電流−電圧特性を示し、図２の（ロ）に示す曲線は、光（例えば、赤外線）が照射されないときの電流−電圧特性を示す。
このように、本実施例では、順方向のバイアス電圧領域で使用するため、検光依存可変抵抗素子９７に光を照射したときに、大きな電流が流れ、検出電圧の電圧変化が大きくなるので、検出電圧のダイナミックレンジを広くすることが可能となる。
なお、以下の具体的説明では、センサ基板上にポリシリコン等で、回路要素も作りこむため、実際の光センサ素子の構成は、図３のようになる。
【００１６】
以下、図４から図７を用いて、本発明の実施例の光センサアレイについて説明する。
図４は、本発明の実施例の光センサアレイの構成を示すブロック図である。
本実施例の光センサアレイは、中央部に光センサ画素アレイ部１０が設けられ、光センサ画素アレイ部１０の周辺の左辺側に、光センサ画素の読み出しのために光センサ画素の電圧リセット、及び読み出しを行う行に読み出しパルスを順次供給するためのシフトレジスタ１１と、光センサ画素アレイ部１０の周辺の下辺側に、外部と接続するためのボンディングパッド部１３と、信号線電位をリセットするためのリセット回路１２が設けられる。
ここで、光センサ画素アレイ部１０は、例えば、マトリクス状に配置された１００×１５０の光センサ画素で構成される。
【００１７】
図５に、本実施例の光センサアレイにおける、４画素分の光センサ画素の回路図を示す。図中点線で囲ったＡ部が、１画素の光センサ画素を表す。
１画素の光センサ画素は、３個のトランジスタ（ＭＴ１〜ＭＴ３）と、光依存可変抵抗素子ＡＳ１と、容量素子Ｃ１と、読み出しリセットを行うためのゲート線（ＧＣＬＫ１，ＧＣＬＫ２）、ＶＲＳのリセット電圧を供給するリセット線ＳＶＲＳ、ＶＢ１，ＶＢ２，ＶＡＢのバイアス電圧（固定電圧）を供給するバイアス線（ＳＶＢ１，ＳＶＢ２，ＳＶＡＢ）と、信号出力線ＯＵＴ１から構成される。
なお、光依存可変抵抗素子ＡＳ１は、アモルファスシリコン（ａ−Ｓｉ）で構成される。
図６は、本実施例の光センサアレイの回路構成を示す回路図である。
光センサ画素の画素数が、ｍ×Ｋの場合で、ｎ，ｎ＋１行，Ｊ，Ｊ＋１列の４画素が具体的回路図で表示されている。光センサ画素の回路図は、図５と同じである。
光センサアレイの周辺の下辺側には、信号出力線ＯＵＴの電圧をリセットするためのリセットトランジスタＭＴＲと、ＶＲＳＴのリセット電圧を供給するためのリセット線ＳＶＲＳＴ、及び出力用のボンディングパッドＰＡＤが配置されている。
【００１８】
図７は、本実施例の光センサアレイの動作を説明するためのタイミングチャートである。以下、図７を用いて、図５に示すＡ部の光センサ画素の動作を説明する。
なお、説明では簡単のため、各バイアス電圧は、ＶＢ１＝ＶＢ２＝０Ｖ（ＧＮＤ）、ＶＡＢ＝１０Ｖ、リセット電圧は、ＶＲＳ＝５Ｖ、ＶＲＳＴ＝０Ｖとする。また、各トランジスタ（ＭＴ１〜ＭＴ３）の閾値電圧Ｖｔｈは、簡単のため１Ｖとする。また、各クロック（φ１，φ２）の電圧は、Ｈｉｇｈレベル（以下、Ｈレベルという）が１０Ｖ、Ｌレベル（以下、ｌレベルという）が０Ｖとする。なお、各バイアス電圧の電圧値は、一例であり、前述した値以外の電圧であってもよい。また、バイアス電圧ＶＡＢは、リセット電圧ＶＲＳ以上の電圧であればよい。
図６において、シフトレジスタ１１により、各光センサ画素行は、紙面上、上から下へ順次走査されるもの、即ち、図６において、ゲート線ＧＣＬＫには、番号の若い順に順次ＯＮ電圧パルスが加わるものとする。また、以下の説明では、ＧＣＬＫｎ＝ＧＣＬＫ１、ＧＣＬＫ（ｎ＋１）＝ＧＣＬＫ２として説明する。
始めに、シフトレジスタ１１により、ゲート線ＧＣＬＫ２に、Ｈレベルの１０Ｖの電圧が供給された場合から考える。この場合に、Ａ部の光センサ画素において、トランジスタＭＴ１がＯＮ状態となり、光センサ画素の内部ノードＮ１は、リセット線ＳＶＲＳと電気的に導通し、内部ノードＮ１の電圧は、リセット電圧ＶＲＳと同電位の５Ｖとなる。この５Ｖの電圧は、図２に示すＶｏの電圧に相当する。
【００１９】
次に、ゲート線ＧＣＬＫ２に供給される電圧が、Ｌレベルの０Ｖの電圧になると、光センサ画素の内部ノードＮ１は電気的に孤立ノードとなるが、内部ノードＮ１の電圧は、バイアス線ＳＶＢ２との間の容量素子Ｃ１により保持される。
この状態で、内部ノードＮ１は、高抵抗半導体である光依存可変抵抗素子ＡＳ１を介して、バイアス線ＳＶＢ１の０Ｖのバイアス電位ＶＢ１に接続されている。たとえば、光依存可変抵抗素子ＡＳ１の抵抗値は、室温で暗電流が数十ｆＡ程度流れる値としておく。
この光依存可変抵抗素子ＡＳ１に、光（赤外線）照射されると光電変換により半導体中にできたキャリア対により抵抗が下がり、光センサとして働く。たとえば、数ｐＡの電流が流れるような、環境用途用に設計されているものとする。
このようにして、内部ノードＮ１に蓄えられた電荷は、光依存可変抵抗素子ＡＳ１を介して、バイアス線ＳＶＢ２に放電されるが、放電される電荷量は、暗状態、及び入射する光量により変動する。したがって、一定時間経過後のノードＮ１の電圧は入射光量により異なることになる。
シフトレジスタ１１により、ゲート線ＧＣＬＫ２に供給される電圧が、Ｌレベルの０Ｖの電圧になってから、シフトレジスタ１１によるゲート線走査がほぼ一周（１フレーム後）し、ゲート線ＧＣＬＫ１に、Ｈレベルの１０Ｖの電圧が供給されるまでが、入射された光による光信号の蓄積時間である。
【００２０】
時刻ｔ２で、制御電圧ＲＳＴＰＬＳが、例えば、Ｈレベルの１０Ｖの電圧になると、図６に示すリセットトランジスタＭＴＲがＯＮ状態となり、信号出力線ＯＵＴ１が、０Ｖのリセット電圧ＶＲＳＴにリセットされる。
時刻ｔ３で、制御電圧ＲＳＴＰＬＳが、Ｌレベルの０Ｖになると、信号出力線ＯＵＴ１がフローティング状態になる。
時刻ｔ４で、ゲート線ＧＣＬＫ１に、Ｈレベルの１０Ｖの電圧が供給されると、トランジスタＭＴ３がＯＮ状態になり、出力線ＯＵＴ１とバイアス線ＳＶＡＢが、トランジスタＭＴ２及びトランジスタＭＴ３を介して接続される。
トランジスタＭＴ３のゲート電圧は１０Ｖであり非飽和動作であるが、トランジスタＭＴ２のゲートは内部ノードＮ１であり、前述したように入射光量に対応して、５Ｖ以下となっており、飽和動作となる。
したがって、トランジスタＭＴ２は、ゲート電圧に対応したソース電圧（Ｖ３）でカットオフされる。そのため、出力線ＯＵＴ１の電圧は、内部ノードＮ１の電圧に依存した値となり、結果として入射光量に依存した出力電圧が得られる。
時刻ｔ５で、ゲート線ＧＣＬＫ１に、Ｌレベルの０Ｖの電圧が供給されると、トランジスタＭＴ３がＯＦＦ状態となる。
時刻ｔ８で、ゲート線ＧＣＬＫ２に、Ｈレベルの１０Ｖの電圧が供給されると、トランジスタＭＴ１がＯＮ状態となり、内部ノードＮ１が、５Ｖのリセット電圧ＶＲＳにリセットされる。
以上の動作を各画素において繰り返す。
【００２１】
前述の図２から分かるように、本実施例の光センサアレイでは、出力信号電圧（または電流）に必ず比較的大きな暗電流成分を含む。高抵抗半導体である光依存可変抵抗素子（アモルファスシリコン）の暗電流は温度依存性が比較的大きいため、使用環境下で暗電流成分を補正する必要がある。
本実施例の光センサアレイの場合、使用環境下で暗状態を作り、その電圧を光照射時の出力から差し引くという処理を外部に持つということが前提になる。明記しないが、この処理回路はいろいろな実現策があり可能である。
以下、変形例として、光センサ画素ごとに、光センサ用の高抵抗半導体（光依存可変抵抗素子（アモルファスシリコン））と同じ材料で遮光された暗電流補正用の補償素子を配置し、センサ読み出し時に暗電流成分を補正する実施例について説明する。
【００２２】
［変形例］
図８に、本発明の実施例の変形例の光センサアレイの４画素分の光センサ画素の回路図を示す。図５と同様、図中点線で囲ったＡ部が１画素の光センサ画素を表す。
１画素の光センサ画素は、５個のトランジスタ（ＭＴ１〜５）と、光センサとなる光依存可変抵抗素子ＡＳ１と、暗電流補償用の遮光された光依存可変抵抗素子ＡＳＤと、保持容量素子Ｃ１と、読み出しリセットを行うためのゲート線（ＧＣＬＫ１，ＧＣＬＫ２）と、ＶＲＳのリセット電圧を供給するリセット線ＳＶＲＳ、ＶＢ１，ＶＡＢのバイアス電圧（固定電圧）を供給するバイアス線（ＳＶＢ１，ＳＶＡＢ）と、信号出力線ＯＵＴ１から構成される。なお、光依存可変抵抗素子ＡＳ１と、暗電流補償用の遮光された光依存可変抵抗素子ＡＳＤとは、アモルファスシリコン（ａ−Ｓｉ）で構成される。
図９は、本変形例の光センサアレイの回路構成を示す回路図である。
光センサ画素の画素数が、ｍ×Ｋの場合で、ｎ，ｎ＋１行，Ｊ，Ｊ＋１列の４画素が具体的回路図で表示されている。光センサ画素の回路図は、図８と同じである。
光センサアレイの周辺の下辺側には、信号出力線ＯＵＴの電圧をリセットするためのリセットトランジスタＭＴＲと、ＶＲＳＴのリセット電圧を供給するためのリセット線ＳＶＲＳＴ、及び出力用のボンディングパッドＰＡＤが配置されている。
【００２３】
図１０は、本実施例の変形例の光センサアレイの動作を説明するためのタイミングチャートである。以下、図１０を用いて、図５に示すＡ部の光センサ画素の動作を説明する。
なお、説明では簡単のため、各バイアス電圧をＶＢ１＝０Ｖ（ＧＮＤ）、ＶＡＢ＝１０Ｖ、リセット電圧をＶＲＳ＝５Ｖ、ＶＲＳＴ＝０Ｖとする。また、各トランジスタ（ＭＴ１〜ＭＴ３）の閾値電圧Ｖｔｈは、簡単のため１Ｖとする。また、各クロック（φ１，φ２）の電圧は、Ｈｉｇｈレベル（以下、Ｈレベルという）が１０Ｖ、Ｌレベル（以下、ｌレベルという）が０Ｖとする。
図６と同様、本変形例においても、シフトレジスタ１１により、各光センサ画素行は、紙面上、上から下へ順次走査されるもの、即ち、本変形例においても、ゲート線ＧＣＬＫには、番号の若い順に順次ＯＮ電圧パルスが加わるものとする。また、以下の説明では、ＧＣＬＫｎ＝ＧＣＬＫ１、ＧＣＬＫ（ｎ＋１）＝ＧＣＬＫ２として説明する。
始めに、シフトレジスタ１１により、ゲート線ＧＣＬＫ２に、Ｈレベルの１０Ｖの電圧が供給された時点から考える。
ゲート線ＧＣＬＫ２に、Ｈレベルの１０Ｖの電圧が供給されと、トランジスタＭＴ１とトランジスタＭＴ４とがＯＮ状態になり、容量素子Ｃ１の両端の内部ノードＮ１と内部ノードＮ２とは、リセット線ＳＶＲＳと電気的に接続されるので、内部ノードＮ１と内部ノードＮ２の電圧は、リセット電圧ＶＲＳと同電位の５Ｖになる。
【００２４】
ゲート線ＧＣＬＫ２に供給される電圧が、Ｌレベルの０Ｖの電圧になると、内部ノードＮ１と内部Ｎ２とは、孤立ノードとなるが、内部ノードＮ１は、光依存可変抵抗素子ＡＳ１を介してバイアス線ＳＶＢ１と、内部ノードＮ２は、暗電流補償用の遮光された光依存可変抵抗素子ＡＳＤを介してバイアス線ＳＶＢ１に接続される。
内部ノードＮ１には、光が照射されている場合、入射光および温度により光依存可変抵抗素子ＡＳ１内に発生した電荷に起因して暗状態とは異なる抵抗による電流が流れる。また、内部Ｎ２には、暗電流補償用の遮光された光依存可変抵抗素子ＡＳＤ内に温度起因で発生した電荷起因の電流、いわゆる暗電流が流れる。
シフトレジスタ１１により、ゲート線ＧＣＬＫ２に供給される電圧が、Ｌレベルの０Ｖの電圧になってから、シフトレジスタ１１によるゲート線走査がほぼ一周（１フレーム後）し、ゲート線ＧＣＬＫ１に、Ｈレベルの１０Ｖの電圧が供給されるまでが、入射された光による光信号の蓄積時間である。
【００２５】
時刻ｔ２で、制御電圧ＲＳＴＰＬＳが、例えば、Ｈレベルの１０Ｖの電圧になると、図６に示すリセットトランジスタＭＴＲがＯＮ状態となり、信号出力線ＯＵＴ１が、０Ｖのリセット電圧ＶＲＳＴにリセットされる。
時刻ｔ３で、制御電圧ＲＳＴＰＬＳが、Ｌレベルの０Ｖになると、信号出力線ＯＵＴ１がフローティング状態になる。
時刻ｔ４で、ゲート線ＧＣＬＫ１に供給される電圧が、Ｈレベルの１０Ｖになると、トランジスタＭＴ３とトランジスタＭＴ５がＯＮ状態になる。トランジスタＭＴ５がＯＮ状態になると、内部ノードＮ２とリセット線ＳＶＲＳとが電気的に接続されるので、内部ノードＮ２の電圧が、リセット電圧ＶＲＳと同電位の５Ｖにリセットされる。
暗電流補償用の遮光された光依存可変抵抗素子ＡＳＤの暗電流により、ｔ４直前の内部ノードＮ２の電圧が、Ｖｄａｒｋであったとすると、このとき、内部ノードＮ２の電圧はΔＶ２＝ＶＲＳ−Ｖｄａｒｋだけ変化する。
【００２６】
この変化は、容量素子Ｃ１を介して、内部ノードＮ１の電圧を変動させるが、内部ノードＮ１の電圧変化ΔＶ１は、おおむね下記（１）で与えられる。
ΔＶ１＝ΔＶ２×Ｃ１／（Ｃ１＋ＣＳ２＋ＣＳ３） ・・・・・・・・ （１）
ここで、ＣＳ２、ＣＳ３は、主にトランジスタＭＴ１、トランジスタＭＴ２のゲート−ソース間容量を主体とする内部ノードＮ１が持つＣ１以外の容量すべてをあらわす。この（１）式により、Ｃ１≫（ＣＳ２＋ＣＳ３）の場合、ΔＶ１＝ΔＶ２となる。
また、トランジスタＭＴ３がＯＮ状態になると、出力線ＯＵＴ１とバイアス線ＳＶＡＢが、トランジスタＭＴ２及びトランジスタＭＴ３を介して接続される。
トランジスタＭＴ３のゲート電圧は１０Ｖであり非飽和動作であるが、トランジスタＭＴ２のゲートは内部ノードＮ１であり、前述したように入射光量に対応して、５Ｖ以下となっており、飽和動作となる。
ｔ４直前の内部ノードＮ１の電圧をＶ１とすると、内部ノードＮ１の電圧は最終的に下記（２）式で示す電圧となっている。
Ｖ３≒Ｖ１＋ΔＶ１ ・・・・・・・・・ （２）
この電圧をゲート電圧として、トランジスタＭＴ２がターンオフする電圧ＶＯＵＴまで信号出力線ＯＵＴ１の電圧を上昇させる。
【００２７】
電圧ＶＯＵＴは、おおむね下記（３）式で与えられる。
ＶＯＵＴ〜Ｖ３−Ｖｔｈ ・・・・・・・・・・・ （３）
ここで、Ｖｔｈは、トランジスタＭＴ２の閾値電圧である。
前述の（３）式で得られる電圧が、この光センサ画素の出力電圧であり、暗電流成分がおおむね差し引かれたものとなる。
時刻ｔ５で、ゲート線ＧＣＬＫ１に、Ｌレベルの０Ｖの電圧が供給されると、トランジスタＭＴ３と、トランジスタＭＴ５はＯＦＦ状態となる。
時刻ｔ８で、ゲート線ＧＣＬＫ２に、Ｈレベルの１０Ｖの電圧が供給されると、トランジスタＭＴ１と、トランジスタＭＴ４がＯＮ状態となり、内部ノードＮ１と、内部ノードＮ２が、５Ｖのリセット電圧ＶＲＳにリセットされる。
以上の動作を各画素において繰り返す。
以上説明したように、本変形によれば、光センサ画素から、出力電圧が出力される段階で暗電流成分がおおむね差し引かれているため、外部で暗電流補償をする必要が無くなり、暗状態を実現できない環境においても、光センサとして使用することが可能となる。
【００２８】
なお、前述の説明では、各トランジスタ（ＭＴ１〜ＭＴ５）は、半導体層としてポリシリコンを使用した薄膜トランジスタで構成される。また、各トランジスタ（ＭＴ１〜ＭＴ５）は、ｎ型の薄膜トランジスタで構成されているが、ｎ型の薄膜トランジスタに代えてｐ型の薄膜トランジスタを使用することも可能である。
各トランジスタ（ＭＴ１〜ＭＴ５）を、ｐ型の薄膜トランジスタで構成する場合には、各バイアス電圧の電圧値を適宜変更する必要があることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００２９】
１０ 光センサ画素アレイ部
１１ シフトレジスタ
１２ リセット回路
１３ ボンディングパッド部
９１ メタル電極
９３ アモルファスシリコン（ａ−Ｓｉ）
９４ ゲート
９５ 容量形成用電極
９６ 上部電極
９７ 光依存可変抵抗素子（アモルファスシリコン（ａ−Ｓｉ））
９８ 絶縁膜
９９ 下部電極
ＰＤ ホトダイオード
Ｓ１，Ｓ２ スイッチ
ＤＥＴ 検出機構
Ｖａ、Ｖｂ 電源
ＴＦＴ 半導体層としてアモルファスシリコンを使用する薄膜トランジス
Ｃ 容量素子
Ｇ１ ゲートパルス
ＰＤＰ 受光部
ＰＤＳ 受光素子
ＭＴ１〜ＭＴ５，ＭＴＲ トランジスタ
ＡＳ１ 光依存可変抵抗素子
ＡＳＤ 暗電流補償用の遮光された光依存可変抵抗素子
Ｃ１ 保持容量素子Ｃ１
ＧＣＬＫ１，ＧＣＬＫ２ ゲート線
ＳＶＲＳ，ＳＶＲＳＴ リセット線
ＳＶＢ１，ＳＶＢ２，ＳＶＡＢ バイアス線
ＯＵＴ 信号出力線
ＰＡＤ ボンディングパッド
Ｎ１，Ｎ２ 内部ノード
【特許請求の範囲】
【請求項１】
第１基準電圧が入力される上部電極と、金属膜から成る下部電極と、前記上部電極と前記下部電極との間に挟持される光依存可変抵抗素子とを有する光センサ素子と、
前記下部電極と第２基準電圧との間に接続される容量素子と、
オン状態の時に前記下部電極に第１電源電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とするスイッチ回路と、
前記下部電極がフローティングの状態において、前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を検出する検出回路とを有し、
前記光依存可変抵抗素子は、アモルファスシリコン膜であり、
前記下部電極と前記光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性において、前記第１基準電圧は、順方向の電圧であることを特徴とする光センサ回路。
【請求項２】
前記第１の基準電圧と前記第２基準電圧とは同一の電圧であることを特徴とする請求項１に記載の光センサ回路。
【請求項３】
前記スイッチ回路と前記検出回路は、半導体層としてポリシリコン層を使用する薄膜トランジスタで構成されることを特徴とする請求項１に記載の光センサ回路。
【請求項４】
第１基準電圧が入力される第１上部電極と、金属膜から成る第１下部電極と、前記第１上部電極と前記第１下部電極との間に挟持された第１光依存可変抵抗素子とを有する第１光センサ素子と、
前記第１基準電圧が入力される第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に挟持された第２光依存可変抵抗素子とを有する暗電流補償用の第２光センサ素子と、
前記第１下部電極と前記第２下部電極との間に接続される容量素子と、
オン状態の時に前記第１下部電極に第１電源電圧を入力し、オフ状態の時に前記第１下部電極をフローティング状態とする第１スイッチ回路と、
オン状態の時に前記第２下部電極に第１電源電圧を入力し、オフ状態の時に前記第２下部電極をフローティング状態とする第２スイッチ回路と、
前記第２下部電極がフローティングの状態で所定期間経過後に、前記第２下部電極に第１電源電圧を入力する第３スイッチ回路と、
前記第１下部電極がフローティングの状態において、前記第１光依存可変抵抗素子に所定期間光が照射された後で前記第３スイッチ回路がオン状態の時に前記第１下部電極の電圧変化を検出する検出回路とを有し、
前記第１光依存可変抵抗素子は、アモルファスシリコン膜であり、
前記第２光依存可変抵抗素子は、遮光されたアモルファスシリコン膜であり、
前記第１下部電極と前記第１光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性、および、前記第２下部電極と前記第２光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性において、前記第１基準電圧は、順方向の電圧であることを特徴とする光センサ回路。
【請求項５】
前記各スイッチ回路と前記検出回路は、半導体層としてポリシリコン層を使用する薄膜トランジスタで構成されることを特徴とする請求項４に記載の光センサ回路。
【請求項６】
マトリクス状に配置された光センサ画素と、出力線とを備え、
前記各光センサ画素は、光センサ素子を有する光センサアレイであって、
前記各光センサ素子は、第１の基準電圧が入力される上部電極と、下部電極と、前記上部電極と前記下部電極との間に挟持される光依存可変抵抗素子とを有し、
前記各光センサ画素は、前記下部電極と第２基準電圧との間に接続される容量素子と、
第２電極に第１電源電圧が入力され、第１電極が前記下部電極に接続されるとともに、制御電極に第２クロックが入力される第１トランジスタと、
第２電極に第２電源電圧が入力され、制御電極が前記下部電極に接続される第２トランジスタと、
第２電極が前記第２トランジスタの第１電極に接続され、第１電極が前記出力線に接続されるとともに、制御電極に第１クロックが入力される第３トランジスタとを有し、
前記光依存可変抵抗素子は、アモルファスシリコン膜であることを特徴とする光センサアレイ。
【請求項７】
前記第１基準電圧を供給する第１基準電圧線と、
前記第２基準電圧を供給する第２基準電圧線と、
前記第１電源電圧を供給する第１電源電圧線と、
前記第２電源電圧を供給する入力する第２電源電圧線と、
前記第１クロックを入力する第１クロック線と、
前記第２クロックを入力する第２クロック線とを有することを特徴とする請求項６に記載の光センサアレイ。
【請求項８】
前記第１クロックと、前記第２クロックとは位相が異なることを特徴とする請求項６に記載の光センサアレイ。
【請求項９】
前記第１トランジスタは、前記第２クロックによりオンとなった時に、前記下部電極に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでの期間、前記下部電極をフローティング状態とすることを特徴とする請求項６に記載の光センサアレイ。
【請求項１０】
前記第３トランジスタは、前記第２クロックより前に入力される第１クロックによりオンとなり、
前記出力線は、前記第３トランジスタオンとなる前に、前記第１基準電圧とされ、
前記第２トランジスタと前記第３トランジスタとにより、前記下部電極がフローティングの状態の時に前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を、前記出力線の電圧変化として検出することを特徴とする請求項９に記載の光センサアレイ。
【請求項１１】
前記第１基準電圧と前記第２基準電圧とは同一の電圧であることを特徴とする請求項６に記載の光センサアレイ。
【請求項１２】
マトリクス状に配置された光センサ画素と、出力線とを備え、
前記各光センサ画素は、第１光センサ素子と、暗電流補償用の第２光センサ素子を有する光センサアレイであって、
前記第１光センサ素子は、第１基準電圧が入力される第１上部電極と、第１下部電極と、前記第１上部電極と前記第１下部電極との間に挟持された第１光依存可変抵抗素子とを有し、
前記第２光センサ素子は、第１基準電圧が入力される第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に挟持された第２光依存可変抵抗素子とを有し、
前記各光センサ画素は、前記第１下部電極と第２下部電極との間に接続される容量素子と、
第２電極に第１電源電圧が入力され、第１電極が前記第１下部電極に接続されるとともに、制御電極に第２クロックが入力される第１トランジスタと、
第２電極に第２電源電圧が入力され、制御電極が前記下部電極に接続される第２トランジスタと、
第２電極が前記第２トランジスタの第１電極に接続され、第１電極が前記出力線に接続されるとともに、制御電極に第１クロックが入力される第３トランジスタと、
第２電極に第１電源電圧が入力され、第１電極が前記第２下部電極に接続されるとともに、制御電極に第２クロックが入力される第４トランジスタと、
第２電極に第２電源電圧が入力され、第１電極が前記第２下部電極に接続されるとともに、制御電極に第１クロックが入力される第５トランジスタと、
前記第１光依存可変抵抗素子は、アモルファスシリコン膜であり、
前記第２光依存可変抵抗素子は、遮光されたアモルファスシリコン膜であることを特徴とする光センサアレイ。
【請求項１３】
前記第１基準電圧を供給する第１基準電圧線と、
前記第１電源電圧を供給する第１電源電圧線と、
前記第２電源電圧を供給する入力する第２電源電圧線と、
前記第１クロックを入力する第１クロック線と、
前記第２クロックを入力する第２クロック線とを有することを特徴とする請求項１２に記載の光センサアレイ。
【請求項１４】
前記第１クロックと、前記第２クロックとは位相が異なることを特徴とする請求項１２に記載の光センサアレイ。
【請求項１５】
前記第１トランジスタは、前記第２クロックによりオンとなった時に、前記第１下部電極に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでの期間、前記第１下部電極をフローティング状態となし、
前記第４トランジスタは、前記第２クロックによりオンとなった時に、前記第２下部電極に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでの期間、前記第２下部電極をフローティング状態とすることを特徴とする請求項１２に記載の光センサアレイ。
【請求項１６】
前記第５トランジスタは、前記第２クロックより前に入力される第１クロックによりオンとなった時に、前記第２下部電極に前記第１電源電圧を入力することを特徴とする請求項１５に記載の光センサアレイ。
【請求項１７】
前記第３トランジスタは、前記第２クロックより前に入力される第１クロックによりオンとなり、
前記出力線は、前記第３トランジスタオンとなる前に、前記第１基準電圧とされ、
前記第２トランジスタと前記第３トランジスタとにより、前記第１下部電極がフローティングの状態において前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を、前記出力線の電圧変化として検出することを特徴とする請求項１６に記載の光センサアレイ。
【請求項１８】
前記各トランジスタは、半導体層としてポリシリコン層を使用する薄膜トランジスタで構成されることを特徴とする請求項６または請求項１２に記載の光センサアレイ。
【請求項１】
第１基準電圧が入力される上部電極と、金属膜から成る下部電極と、前記上部電極と前記下部電極との間に挟持される光依存可変抵抗素子とを有する光センサ素子と、
前記下部電極と第２基準電圧との間に接続される容量素子と、
オン状態の時に前記下部電極に第１電源電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とするスイッチ回路と、
前記下部電極がフローティングの状態において、前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を検出する検出回路とを有し、
前記光依存可変抵抗素子は、アモルファスシリコン膜であり、
前記下部電極と前記光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性において、前記第１基準電圧は、順方向の電圧であることを特徴とする光センサ回路。
【請求項２】
前記第１の基準電圧と前記第２基準電圧とは同一の電圧であることを特徴とする請求項１に記載の光センサ回路。
【請求項３】
前記スイッチ回路と前記検出回路は、半導体層としてポリシリコン層を使用する薄膜トランジスタで構成されることを特徴とする請求項１に記載の光センサ回路。
【請求項４】
第１基準電圧が入力される第１上部電極と、金属膜から成る第１下部電極と、前記第１上部電極と前記第１下部電極との間に挟持された第１光依存可変抵抗素子とを有する第１光センサ素子と、
前記第１基準電圧が入力される第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に挟持された第２光依存可変抵抗素子とを有する暗電流補償用の第２光センサ素子と、
前記第１下部電極と前記第２下部電極との間に接続される容量素子と、
オン状態の時に前記第１下部電極に第１電源電圧を入力し、オフ状態の時に前記第１下部電極をフローティング状態とする第１スイッチ回路と、
オン状態の時に前記第２下部電極に第１電源電圧を入力し、オフ状態の時に前記第２下部電極をフローティング状態とする第２スイッチ回路と、
前記第２下部電極がフローティングの状態で所定期間経過後に、前記第２下部電極に第１電源電圧を入力する第３スイッチ回路と、
前記第１下部電極がフローティングの状態において、前記第１光依存可変抵抗素子に所定期間光が照射された後で前記第３スイッチ回路がオン状態の時に前記第１下部電極の電圧変化を検出する検出回路とを有し、
前記第１光依存可変抵抗素子は、アモルファスシリコン膜であり、
前記第２光依存可変抵抗素子は、遮光されたアモルファスシリコン膜であり、
前記第１下部電極と前記第１光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性、および、前記第２下部電極と前記第２光依存可変抵抗素子の前記アモルファスシリコン膜とで構成されるダイオードの電流−電圧特性において、前記第１基準電圧は、順方向の電圧であることを特徴とする光センサ回路。
【請求項５】
前記各スイッチ回路と前記検出回路は、半導体層としてポリシリコン層を使用する薄膜トランジスタで構成されることを特徴とする請求項４に記載の光センサ回路。
【請求項６】
マトリクス状に配置された光センサ画素と、出力線とを備え、
前記各光センサ画素は、光センサ素子を有する光センサアレイであって、
前記各光センサ素子は、第１の基準電圧が入力される上部電極と、下部電極と、前記上部電極と前記下部電極との間に挟持される光依存可変抵抗素子とを有し、
前記各光センサ画素は、前記下部電極と第２基準電圧との間に接続される容量素子と、
第２電極に第１電源電圧が入力され、第１電極が前記下部電極に接続されるとともに、制御電極に第２クロックが入力される第１トランジスタと、
第２電極に第２電源電圧が入力され、制御電極が前記下部電極に接続される第２トランジスタと、
第２電極が前記第２トランジスタの第１電極に接続され、第１電極が前記出力線に接続されるとともに、制御電極に第１クロックが入力される第３トランジスタとを有し、
前記光依存可変抵抗素子は、アモルファスシリコン膜であることを特徴とする光センサアレイ。
【請求項７】
前記第１基準電圧を供給する第１基準電圧線と、
前記第２基準電圧を供給する第２基準電圧線と、
前記第１電源電圧を供給する第１電源電圧線と、
前記第２電源電圧を供給する入力する第２電源電圧線と、
前記第１クロックを入力する第１クロック線と、
前記第２クロックを入力する第２クロック線とを有することを特徴とする請求項６に記載の光センサアレイ。
【請求項８】
前記第１クロックと、前記第２クロックとは位相が異なることを特徴とする請求項６に記載の光センサアレイ。
【請求項９】
前記第１トランジスタは、前記第２クロックによりオンとなった時に、前記下部電極に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでの期間、前記下部電極をフローティング状態とすることを特徴とする請求項６に記載の光センサアレイ。
【請求項１０】
前記第３トランジスタは、前記第２クロックより前に入力される第１クロックによりオンとなり、
前記出力線は、前記第３トランジスタオンとなる前に、前記第１基準電圧とされ、
前記第２トランジスタと前記第３トランジスタとにより、前記下部電極がフローティングの状態の時に前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を、前記出力線の電圧変化として検出することを特徴とする請求項９に記載の光センサアレイ。
【請求項１１】
前記第１基準電圧と前記第２基準電圧とは同一の電圧であることを特徴とする請求項６に記載の光センサアレイ。
【請求項１２】
マトリクス状に配置された光センサ画素と、出力線とを備え、
前記各光センサ画素は、第１光センサ素子と、暗電流補償用の第２光センサ素子を有する光センサアレイであって、
前記第１光センサ素子は、第１基準電圧が入力される第１上部電極と、第１下部電極と、前記第１上部電極と前記第１下部電極との間に挟持された第１光依存可変抵抗素子とを有し、
前記第２光センサ素子は、第１基準電圧が入力される第２上部電極と、第２下部電極と、前記第２上部電極と前記第２下部電極との間に挟持された第２光依存可変抵抗素子とを有し、
前記各光センサ画素は、前記第１下部電極と第２下部電極との間に接続される容量素子と、
第２電極に第１電源電圧が入力され、第１電極が前記第１下部電極に接続されるとともに、制御電極に第２クロックが入力される第１トランジスタと、
第２電極に第２電源電圧が入力され、制御電極が前記下部電極に接続される第２トランジスタと、
第２電極が前記第２トランジスタの第１電極に接続され、第１電極が前記出力線に接続されるとともに、制御電極に第１クロックが入力される第３トランジスタと、
第２電極に第１電源電圧が入力され、第１電極が前記第２下部電極に接続されるとともに、制御電極に第２クロックが入力される第４トランジスタと、
第２電極に第２電源電圧が入力され、第１電極が前記第２下部電極に接続されるとともに、制御電極に第１クロックが入力される第５トランジスタと、
前記第１光依存可変抵抗素子は、アモルファスシリコン膜であり、
前記第２光依存可変抵抗素子は、遮光されたアモルファスシリコン膜であることを特徴とする光センサアレイ。
【請求項１３】
前記第１基準電圧を供給する第１基準電圧線と、
前記第１電源電圧を供給する第１電源電圧線と、
前記第２電源電圧を供給する入力する第２電源電圧線と、
前記第１クロックを入力する第１クロック線と、
前記第２クロックを入力する第２クロック線とを有することを特徴とする請求項１２に記載の光センサアレイ。
【請求項１４】
前記第１クロックと、前記第２クロックとは位相が異なることを特徴とする請求項１２に記載の光センサアレイ。
【請求項１５】
前記第１トランジスタは、前記第２クロックによりオンとなった時に、前記第１下部電極に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでの期間、前記第１下部電極をフローティング状態となし、
前記第４トランジスタは、前記第２クロックによりオンとなった時に、前記第２下部電極に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでの期間、前記第２下部電極をフローティング状態とすることを特徴とする請求項１２に記載の光センサアレイ。
【請求項１６】
前記第５トランジスタは、前記第２クロックより前に入力される第１クロックによりオンとなった時に、前記第２下部電極に前記第１電源電圧を入力することを特徴とする請求項１５に記載の光センサアレイ。
【請求項１７】
前記第３トランジスタは、前記第２クロックより前に入力される第１クロックによりオンとなり、
前記出力線は、前記第３トランジスタオンとなる前に、前記第１基準電圧とされ、
前記第２トランジスタと前記第３トランジスタとにより、前記第１下部電極がフローティングの状態において前記光依存可変抵抗素子に所定期間光が照射された後の前記下部電極の電圧変化を、前記出力線の電圧変化として検出することを特徴とする請求項１６に記載の光センサアレイ。
【請求項１８】
前記各トランジスタは、半導体層としてポリシリコン層を使用する薄膜トランジスタで構成されることを特徴とする請求項６または請求項１２に記載の光センサアレイ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−１９１０２（Ｐ２０１１−１９１０２Ａ）
【公開日】平成２３年１月２７日（２０１１．１．２７）
【国際特許分類】
【出願番号】特願２００９−１６２６１２（Ｐ２００９−１６２６１２）
【出願日】平成２１年７月９日（２００９．７．９）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
【公開日】平成２３年１月２７日（２０１１．１．２７）
【国際特許分類】
【出願日】平成２１年７月９日（２００９．７．９）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
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