化合物半導体結晶および結晶製造方法
【課題】 基板のデバイス形成領域を狭めることなく、デバイス製造プロセスにおいてオリエンテーションフラットを基準とするマスクパターンの位置合わせの精度を向上させることができる化合物半導体結晶（エピタキシャル基板）の製造方法を提供する。
【解決手段】 円形の単結晶基板１上に気相成長法により化合物半導体のエピタキシャル結晶層を成長してデバイス構造１３を形成し、そのデバイス構造１３が形成された後の円形の基板２０に対し、周辺の一部を特定の結晶面で自然劈開してオリエンテーションフラット２０ａを形成する。
【解決手段】 円形の単結晶基板１上に気相成長法により化合物半導体のエピタキシャル結晶層を成長してデバイス構造１３を形成し、そのデバイス構造１３が形成された後の円形の基板２０に対し、周辺の一部を特定の結晶面で自然劈開してオリエンテーションフラット２０ａを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体結晶および結晶製造方法に関するものであり、主に、ＬＤ（Ｌａｓｅｒ Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｅｄ Ｄｉｏｄｅ）などの光デバイス用のエピタキシャル基板や、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、ＨＢＴ（Ｈｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの電子デバイス用のエピタキシャル基板を製造する技術に関する。
【背景技術】
【０００２】
化合物半導体結晶を用いた半導体レーザダイオード（ＬＤ）はＤＶＤやＣＤなどの光ディスクシステムに広く用いられている。発光ダイオード（ＬＥＤ）はディスプレイ、リモコン、センサー、車載用ランプ等、様々な用途に用いられている。また電界効果トランジスタ（ＦＥＴ）や高電子移動度トランジスタ（ＨＥＭＴ）は、シリコン半導体に比べて電子移動度が高いため、近年携帯電話や衛星放送受信機などの高速動作や高効率が要求される高周波機器の増幅器などに幅広く使用されている。
【０００３】
これらの素子を作成するには、一般的に、まずＧａＡｓなどの半導体基板の表面に、有機金属気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ、Ｅｐｉｔａｘｙ：ＭＯＶＰＥ法）や分子線エピタキシャル成長（ＭＢＥ）法などの気相成長法を用いて、所望の組成、厚さの化合物半導体結晶層を順次エピタキシャル成長させる。
【０００４】
このエピタキシャル成長に用いる基板は、通常、結晶方位を判別するための目印として、図４に示すような弦状のオリエンテーションフラット（ＯＦ部）３０ａを有する半導体の単結晶基板３０である。一般にオリエンテーションフラット３０ａのみを有しているのは片面が鏡面の基板である。両面が鏡面の場合は、基板の表裏を判別するための目印として、オリエンテーションフラット３０ａのほかに図４に示すようなインデックスフラット（ＩＦ部）３０ｂを有している。図４のようにオリエンテーションフラット３０ａを下側に向けた場合、インデックスフラット３０ｂが左側になる面が表面であると判別できるようになっている。
【０００５】
図５に上記の如くオリエンテーションフラット（ＯＦ部）３０ａを付した基板３０を用いて半導体レーザダイオード（ＬＤ）チップ３６を製造するプロセスの概略を示す。ここでは代表例としてＧａＡｓ単結晶基板の場合を示す。このＬＤチップ３６は、図示するように、（ａ）オリエンテーションフラット３０ａを付した単結晶基板３０の用意、（ｂ）エピタキシャル成長によるデバイス構造の形成、（ｃ）ストライプ構造形成及び電極３４、３５の形成、（ｄ）ＬＤチップ３６の形成（ダイシング）の各工程を経て製造される。
【０００６】
上記図５（ｂ）において化合物半導体結晶層を成長する方法としては、ＭＯＶＰＥ法の場合、III族有機金属原料ガスとＶ族原料ガスを、高純度水素キャリアガスとの混合ガスとして反応炉内に導入し、反応炉内で加熱された基板付近で原料を熱分解させることにより、基板上に化合物半導体のエピタキシャル結晶層を成長し、目的とする化合物半導体結晶つまりエピタキシャル基板を得る。図５（ｂ）中に、単結晶基板３０上に化合物半導体のエピタキシャル結晶層からなるデバイス構造３３を形成した化合物半導体結晶基板（エピタキシャル基板）の断面を模式的に示す。
【０００７】
ところで、半導体レーザダイオードでは、共振器を構成する光導波路を半導体結晶の中に作り込む。この光導波路は横幅数μｍ、長さ数百μｍの細長い形状で、ＬＤチップの両端には反射鏡が形成される。（１００）面の表面を有するＧａＡｓ単結晶基板の場合、導波路の長手方向を、オリエンテーションフラット（ＯＦ：＜０ｌ１＞面）と垂直な方向に形成する。この反射鏡は、III−Ｖ族化合物半導体プロセス特有の「劈開」により自動的に形成される。
【０００８】
このように半導体レーザーチップを作製する場合、ＧａＡｓ単結晶基板では［０１１］方向を示す劈開面を基準として、これに垂直にチップを劈開により切り出し、共振面として使用する。そのため、マスクパターンの形成時には、劈開面とマスクパターンの平行性を確保することが重要であり、通常は顕微鏡を用いてオリエンテーションフラットの劈開面とマスクパターンの位置合わせを行っている。
【０００９】
従って、半導体レーザー素子の形成プロセスにおいて結晶方位を厳密に定めるためには、基板上にIII−Ｖ族化合物半導体のエピタキシャル結晶を成長した後においても、オリエンテーションフラットが清浄で鏡面の劈開面を保っている必要がある。
【００１０】
そこで、この問題を解決する手段として、基板（ウェハ）のオリエンテーションフラットの部分に保護膜（ＳｉＯ2）を形成した状態で、エピタキシャル層を成長する方法が提案されている（例えば、特許文献１参照）。
【特許文献１】特開平５−５５１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
エピタキシャル基板から発光素子や電子デバイス用素子を作製するには、様々なプロセスを要するが、プロセスを施す際の位置合わせで基準となるのがオリエンテーションフラット（ＯＦ）である。オリエンテーションフラットとは、円形基板の面方位を表す為につけた切欠きである。面方位とは結晶の幾何学的形状により定まる特別な面を表し、面方位の違いによって劈開条件、エッチング条件等が異なってくる。その為、半導体素子を作製するプロセスでは、この面方位が非常に重要である。
【００１２】
通常オリエンテーションフラットは、基板を作製する初期の段階で形成するのが普通で、ＭＯＶＰＥ法での成長に使用する基板は一般的にオリエンテーションフラットが形成されている（図５（ａ）参照）。
【００１３】
ここで、ＭＯＶＰＥ法により気相成長を実施する場合、基板は通常、サセプタと呼ばれる治具に保持されて、反応炉内にセットされる。このため、サセプタと基板の僅かなすき間に入り込む原料ガスにより、本来成長する基板表面だけでなく、基板側面にも結晶が成長してしまう。もちろん、オリエンテーションフラット部の端面にも結晶成長がされてしまう。
【００１４】
オリエンテーションフラット部の端面に結晶が形成されてしまうと、プロセスの位置合わせが不正確になる。また顕微鏡による画像認識で位置合わせを実施している場合は、顕微鏡観察像の焦点をあわせることが困難になり、最悪の場合、位置合わせが出来なくなる恐れがある。
【００１５】
この問題を解決する手段としては、特許文献１のように、オリエンテーションフラット部分に成長がされないように、オリエンテーションフラット部分の表面を保護膜で覆って成長する方法が良いと考えられる。しかしながら、この方法では、基板のデバイス形成領域、つまりチップ取得ができる領域が僅かではあるが狭くなる、保護膜との境界部分は不完全な結晶になりやすい等、基板表面へ悪影響が出るという問題がある。
【００１６】
そこで、本発明の目的は、上記課題を解決し、基板のデバイス形成領域を狭めることなく、デバイス製造プロセスにおいてオリエンテーションフラットを基準とするマスクパターンの位置合わせの精度を向上させることができる化合物半導体結晶（エピタキシャル基板）の構造および製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本発明は、次のように構成したものである。
【００１８】
請求項１の発明に係る化合物半導体結晶は、円形の基板上に気相成長法によって形成された化合物半導体のエピタキシャル結晶層からなるデバイス構造を有し、かつ、そのデバイス構造形成後の円形の基板に対して形成されたオリエンテーションフラットを有することを特徴とする。
【００１９】
請求項２の発明に係る化合物半導体結晶の製造方法は、円形の基板上に気相成長法により化合物半導体のエピタキシャル結晶層を成長してデバイス構造を形成し、そのデバイス構造が形成された後の円形の基板に対し、周辺の一部を特定の結晶面で自然劈開してオリエンテーションフラットを形成することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、次のような優れた効果が得られる。
【００２１】
請求項１の発明に係る化合物半導体結晶（エピタキシャル基板）によれば、デバイス構造形成後の基板に対して形成されたオリエンテーションフラットを有し、このオリエンテーションフラットが、マスクパターンの位置合わせ時において、極めて清浄な鏡面、例えば劈開面の状態で確保されるので、プロセス位置合わせ精度が向上する。また、オリエンテーションフラット近傍の領域においても中央領域と同じ完全な結晶が成長されているので、基板のデバイス形成領域、つまりチップ取得ができる領域をオリエンテーションフラットまで確保することができ、これによってデバイスの取得チップ歩留まりを向上させることができる。
【００２２】
請求項２の発明に係る化合物半導体結晶（エピタキシャル基板）の製造方法では、オリエンテーションフラットがデバイス構造形成後の基板に対して形成されることから、それより前の工程であるところの気相成長法によって化合物半導体のエピタキシャル結晶層を成長する際、つまりデバイス構造を形成する際には、オリエンテーションフラットの無い単結晶基板が取り扱われる。エピタキシャル結晶層の成長中は基板にオリエンテーションフラットが存在しないのであるから、エピタキシャル結晶層の成長中にオリエンテーションフラットの端面へ結晶が成長するということはあり得ない。
【００２３】
また請求項２の発明によれば、デバイス構造が形成された後のエピタキシャル結晶基板に対し、オリエンテーションフラットが自然劈開により形成されるので、極めて清浄な劈開面からなるオリエンテーションフラットが、マスクパターンの位置合わせ時に確保される。
【００２４】
よって、請求項２の発明によれば、基板のデバイス形成領域を狭めることなく、デバイス製造プロセスにおいてオリエンテーションフラットを基準とするマスクパターンの位置合わせの精度を向上させることができ、またこれによってデバイスの取得チップ歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明を図示の実施の形態に基づいて説明する。
【００２６】
図１に本発明の実施形態として、オリエンテーションフラットを有しない円形の基板を用いて、半導体レーザダイオード（ＬＤ）チップ１６を製造するプロセスの概略を示す。
【００２７】
まず、オリエンテーションフラットを有しない円形のｎ型半導体の単結晶基板１として、ここではＧａＡｓ単結晶基板を用意する（図１（ａ））。
【００２８】
次に、この単結晶基板１上に、化合物半導体のエピタキシャル結晶層を、気相成長法により成長する（図１（ｂ））。すなわち、図示するように、単結晶基板１上に、少なくともｎ型クラッド層、活性層、ｐ型クラッド層、ｐ型コンタクト層を順次積層し、ＬＤ用のデバイス構造１３を形成する。これはＭＯＶＰＥ法を用い、III族有機金属原料ガスとＶ族原料ガスを、高純度水素キャリアガスとの混合ガスとして反応炉内に導入し、反応炉内で加熱された基板付近で原料を熱分解させることにより行う。
【００２９】
より好ましいＬＤ用のデバイス構造１３を図２に示す。これは、ｎ型導電性のＧａＡｓ基板から成る単結晶基板１上に、バッファ層２、３と、ｎ型クラッド層４を順次形成した後、ガイド層５、７を前後に配置した活性層６を形成し、続いてｐ型第一クラッド層８、エッチングストップ層９、ｐ型第二クラッド層１０、中間層１１、コンタクト層１２を順次積層した構造である。
【００３０】
上記の如くＧａＡｓ単結晶基板１上に化合物半導体のエピタキシャル結晶層が成長されてデバイス構造１３が形成された基板、すなわちデバイス構造形成後の基板２０は、本明細書では化合物半導体結晶又はエピタキシャル基板とも称される。
【００３１】
次いで、このデバイス構造形成後の基板２０、すなわち化合物半導体結晶（エピタキシャル基板）に対して、その周辺の一部を特定の結晶面で自然劈開することにより、オリエンテーションフラット（ＯＦ部）２０ａを形成する（図１（ｃ））。その後、ストライプ構造の形成及び電極１４、１５の形成（図１（ｄ））、ＬＤチップ１６の形成（ダイシング）（図１（ｅ））の各工程を経て、半導体レーザダイオード（ＬＤ）チップ１６が製造される。
【００３２】
この実施形態によれば、円形基板つまりオリエンテーションフラットを付けていない基板にエピタキシャル成長を実施した後に、オリエンテーションフラットを形成することによって、オリエンテーションフラット部の端面へ結晶が成長してしまう不都合をなくし、デバイス製造プロセスにおける位置合わせの精度を向上させることができる。
【００３３】
特許文献１の如く、オリエンテーションフラット部分に成長がされないように、オリエンテーションフラット部分の表面を保護膜（ＳｉＯ2）で覆って成長する方法の場合には、チップ取得ができる部分が狭くなる、カバーとの境界部分が不完全な結晶になる等の問題が残るが、本実施形態の方法では、かかる問題が発生せず、オリエンテーションフラット付近の領域も完全に使用ができる状態で製造できる。よって、プロセス位置合わせ精度が向上し、またこれによってデバイスの取得チップ歩留まりが向上する。
【実施例１】
【００３４】
単結晶基板１として、オリエンテーションフラットを有しない円形のｎ型導電性ＧａＡｓ単結晶基板を用意し、この円形の単結晶基板上に、気相成長法により、化合物半導体のエピタキシャル結晶層を成長してデバイス構造を形成した。気相成長法としては、III族有機金属原料ガスとＶ族原料ガスを、高純度水素キャリアガスとの混合ガスとして反応炉内に導入し、反応炉内で加熱された基板付近で原料が熱分解され、基板上にエピタキシャル成長するＭＯＶＰＥ（有機金属気相成長）法を用い、図３に示すＬＤ用デバイス構造のエピタキシャル結晶層を成長した。
【００３５】
この実施例の成長では、Ｇａ原料としてＴＭＧ（トリメチルガリウム）、Ａｌ原料としてＴＭＡ（トリメチルアルミニウム）、Ｉｎの原料としてＴＭＩ（トリメチルインジウム）Ａｓ原料としてＡｓＨ3（アルシン）、Ｐの原料としてＰＨ3（ホスフィン）、ｎ型不純物であるＳｅの原料としてＨ2Ｓｅ（セレン化水素）、ｐ型の不純物であるＺｎの原料としてＤＥＺ（ジエチル亜鉛）を用いた。
【００３６】
図３に示すＬＤ用デバイス構造に従い、ｎ型導電性ＧａＡｓ基板上に、バッファ層２として厚さ２００ｎｍのｎ型ＧａＡｓ層（キャリア濃度１×１０18ｃｍ-3）、さらにバッファ層３として厚さ２００ｎｍのｎ型Ｇａ0.51Ｉｎ0.49Ｐ層（キャリア濃度１×１０18ｃｍ-3）を成長する。その上にｎ型クラッド層４として、厚さ２０００ｎｍのｎ型（Ａｌ0.68Ｇａ0.32）0.51Ｉｎ0.49Ｐ層（キャリア濃度８．５×１０17ｃｍ-3）層を成長する。
【００３７】
次に、ガイド層５として厚さ１５ｎｍの不純物を添加しない（Ａｌ0.68Ｇａ0.32）0.51Ｉｎ0.49Ｐ層を成長する。この上に形成する活性層６は、Ｇａ0.51Ｉｎ0.49Ｐ層をウェル、（Ａｌ0.5Ｇａ0.5）0.51Ｉｎ0.49Ｐ層をバリアとしたカンタムウェル構造とし、不純物は添加しない。そして、この活性層６上に、ガイド層５と同様の結晶（厚さ７０ｎｍ）からなるガイド層７を成長する。
【００３８】
次に、ｐ型第一クラッド層８として厚さ３００ｎｍの（Ａｌ0.7Ｇａ0.3）0.51Ｉｎ0.49Ｐ層（キャリア濃度１×１０18ｃｍ-3）、エッチングストップ層９として不純物を添加しないＧａ0.51Ｉｎ0.49Ｐ層を形成する。そして、エッチングストップ層９の上に、ｐ型第一クラッド層８と同一の結晶を、厚さ１５００ｎｍにて、ｐ型第二クラッド層１０として成長する。さらにその上には、ｐ型第二クラッド層１０とコンタクト層１２の格子不整を緩和する中間層１１として、ｐ型Ｇａ0.51Ｉｎ0.49Ｐ（キャリア濃度１．５×１０18ｃｍ-3）を成長し、そして最上層にはコンタクト層１２として、厚さ３００ｎｍのｐ型高濃度のＧａＡｓ（キャリア濃度５．０×１０18ｃｍ-3）を成長した。
【００３９】
この試作例では、比較例として通常のオリエンテーションフラット付き基板を４枚用意し、また実施例としてオリエンテーションフラットが存在しない円形の基板を４枚用意し、これら合計８枚の基板にエピタキシャル結晶層を同時に成長した。この成長後に、実施例の円形基板には、劈開によってオリエンテーションフラット２０ａ（図１（ｃ）参照）を形成した。劈開とは、結晶の特定の方位が他の面よりも割れ易いことを利用して、この方向に反って切断することである。切断面が非常に平滑になるため、レーザーの端面加工にも用いられる。
【００４０】
成長後の通常基板（比較例）と、成長後にオリエンテーションフラットを形成した基板（実施例）について、それぞれ１枚ずつ、オリエンテーションフラット部をＳＥＭ（走査型電子顕微鏡）によって観察した。通常基板（比較例）では、オリエンテーションフラット３０ａ（図５（ａ）参照）の端面に、表面側から２００μｍを越える部分まで、結晶が成長がされていることがわかった。これに対し、円形基板で成長後にオリエンテーションフラット部を形成したもの（実施例）では、そのオリエンテーションフラット部の端面が、成長前のオリエンテーションフラット付き基板のオリエンテーションフラット端面と同様に清浄であり、まったくエピタキシャル結晶は観察できなかった。
【００４１】
オリエンテーションフラット付き基板に結晶層を成長したエピタキシャル基板（比較例）と、結晶層の成長後にオリエンテーションフラットを形成した基板（実施例）をそれぞれ３枚ずつプロセスに掛けたところ、成長後にオリエンテーションフラットを形成した基板（実施例）の方が、ＬＤのチップ取得歩留まりが約１．５％だけ高かった。
【００４２】
上記実施形態では、オリエンテーションフラットを劈開により形成する場合について説明したが、本発明はこれに限定されるものではない。オリエンテーションフラットの形成には、劈開による方法と、面取り機による方法があり、そのいずれであっても本発明を適用することができる。
【００４３】
ただし、面取り機による形成では、面方位の誤差が±０．１〜０．２゜となる。これに対し、劈開による形成では面取り機よりも高い精度でのオリエンテーションフラットの形成が可能で、面方位の誤差は±０．１゜以下に抑えることができる。また面取り機による形成では、削り屑がエピタキシャル基板表面に多く付いてしまう恐れがあるため、表面の清浄度の点からも劈開による方法が優れている。
【００４４】
また上記実施例ではＭＯＶＰＥ成長法により製造する場合について説明したが、本発明は、ＭＯＶＰＥ成長法により製造するエピタキシャル基板だけでなく、ＭＢＥ法等の他の気相成長法により製造するエピタキシャル基板にも適用することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明による化合物半導体結晶の製造方法によりＬＤチップを得るプロセスを示した図である。
【図２】本発明の製造方法により円形の単結晶基板上に形成するＬＤ用の好ましいデバイス構造例を示した図である。
【図３】本発明の製造方法により円形の単結晶基板上に形成する具体的なＬＤ用のデバイス構造を示した図である。
【図４】オリエンテーションフラット及びインデックスフラットを有する基板を示した図である。
【図５】従来のオリエンテーションフラットを付した基板を用いてＬＤチップを製造するプロセスの概略を示す図である。
【符号の説明】
【００４６】
１ 単結晶基板
２、３ バッファ層
４ ｎ型クラッド層
５ ガイド層
６ 活性層
７ ガイド層
８ ｐ型第一クラッド層
９ エッチングストップ層
１０ ｐ型第二クラッド層
１１ 中間層
１２ コンタクト層
１３ デバイス構造
１４、１５ 電極
１６ ＬＤチップ
２０ デバイス構造形成後の基板（化合物半導体結晶）
２０ａ オリエンテーションフラット（ＯＦ部）
３０ 基板
３０ａ オリエンテーションフラット（ＯＦ部）
３０ｂ アイデンティフィケーションフラット（ＩＦ部）
３３ デバイス構造
３４、３５ 電極
３６ ＬＤチップ
【技術分野】
【０００１】
本発明は、化合物半導体結晶および結晶製造方法に関するものであり、主に、ＬＤ（Ｌａｓｅｒ Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｅｄ Ｄｉｏｄｅ）などの光デバイス用のエピタキシャル基板や、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、ＨＢＴ（Ｈｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの電子デバイス用のエピタキシャル基板を製造する技術に関する。
【背景技術】
【０００２】
化合物半導体結晶を用いた半導体レーザダイオード（ＬＤ）はＤＶＤやＣＤなどの光ディスクシステムに広く用いられている。発光ダイオード（ＬＥＤ）はディスプレイ、リモコン、センサー、車載用ランプ等、様々な用途に用いられている。また電界効果トランジスタ（ＦＥＴ）や高電子移動度トランジスタ（ＨＥＭＴ）は、シリコン半導体に比べて電子移動度が高いため、近年携帯電話や衛星放送受信機などの高速動作や高効率が要求される高周波機器の増幅器などに幅広く使用されている。
【０００３】
これらの素子を作成するには、一般的に、まずＧａＡｓなどの半導体基板の表面に、有機金属気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ、Ｅｐｉｔａｘｙ：ＭＯＶＰＥ法）や分子線エピタキシャル成長（ＭＢＥ）法などの気相成長法を用いて、所望の組成、厚さの化合物半導体結晶層を順次エピタキシャル成長させる。
【０００４】
このエピタキシャル成長に用いる基板は、通常、結晶方位を判別するための目印として、図４に示すような弦状のオリエンテーションフラット（ＯＦ部）３０ａを有する半導体の単結晶基板３０である。一般にオリエンテーションフラット３０ａのみを有しているのは片面が鏡面の基板である。両面が鏡面の場合は、基板の表裏を判別するための目印として、オリエンテーションフラット３０ａのほかに図４に示すようなインデックスフラット（ＩＦ部）３０ｂを有している。図４のようにオリエンテーションフラット３０ａを下側に向けた場合、インデックスフラット３０ｂが左側になる面が表面であると判別できるようになっている。
【０００５】
図５に上記の如くオリエンテーションフラット（ＯＦ部）３０ａを付した基板３０を用いて半導体レーザダイオード（ＬＤ）チップ３６を製造するプロセスの概略を示す。ここでは代表例としてＧａＡｓ単結晶基板の場合を示す。このＬＤチップ３６は、図示するように、（ａ）オリエンテーションフラット３０ａを付した単結晶基板３０の用意、（ｂ）エピタキシャル成長によるデバイス構造の形成、（ｃ）ストライプ構造形成及び電極３４、３５の形成、（ｄ）ＬＤチップ３６の形成（ダイシング）の各工程を経て製造される。
【０００６】
上記図５（ｂ）において化合物半導体結晶層を成長する方法としては、ＭＯＶＰＥ法の場合、III族有機金属原料ガスとＶ族原料ガスを、高純度水素キャリアガスとの混合ガスとして反応炉内に導入し、反応炉内で加熱された基板付近で原料を熱分解させることにより、基板上に化合物半導体のエピタキシャル結晶層を成長し、目的とする化合物半導体結晶つまりエピタキシャル基板を得る。図５（ｂ）中に、単結晶基板３０上に化合物半導体のエピタキシャル結晶層からなるデバイス構造３３を形成した化合物半導体結晶基板（エピタキシャル基板）の断面を模式的に示す。
【０００７】
ところで、半導体レーザダイオードでは、共振器を構成する光導波路を半導体結晶の中に作り込む。この光導波路は横幅数μｍ、長さ数百μｍの細長い形状で、ＬＤチップの両端には反射鏡が形成される。（１００）面の表面を有するＧａＡｓ単結晶基板の場合、導波路の長手方向を、オリエンテーションフラット（ＯＦ：＜０ｌ１＞面）と垂直な方向に形成する。この反射鏡は、III−Ｖ族化合物半導体プロセス特有の「劈開」により自動的に形成される。
【０００８】
このように半導体レーザーチップを作製する場合、ＧａＡｓ単結晶基板では［０１１］方向を示す劈開面を基準として、これに垂直にチップを劈開により切り出し、共振面として使用する。そのため、マスクパターンの形成時には、劈開面とマスクパターンの平行性を確保することが重要であり、通常は顕微鏡を用いてオリエンテーションフラットの劈開面とマスクパターンの位置合わせを行っている。
【０００９】
従って、半導体レーザー素子の形成プロセスにおいて結晶方位を厳密に定めるためには、基板上にIII−Ｖ族化合物半導体のエピタキシャル結晶を成長した後においても、オリエンテーションフラットが清浄で鏡面の劈開面を保っている必要がある。
【００１０】
そこで、この問題を解決する手段として、基板（ウェハ）のオリエンテーションフラットの部分に保護膜（ＳｉＯ2）を形成した状態で、エピタキシャル層を成長する方法が提案されている（例えば、特許文献１参照）。
【特許文献１】特開平５−５５１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
エピタキシャル基板から発光素子や電子デバイス用素子を作製するには、様々なプロセスを要するが、プロセスを施す際の位置合わせで基準となるのがオリエンテーションフラット（ＯＦ）である。オリエンテーションフラットとは、円形基板の面方位を表す為につけた切欠きである。面方位とは結晶の幾何学的形状により定まる特別な面を表し、面方位の違いによって劈開条件、エッチング条件等が異なってくる。その為、半導体素子を作製するプロセスでは、この面方位が非常に重要である。
【００１２】
通常オリエンテーションフラットは、基板を作製する初期の段階で形成するのが普通で、ＭＯＶＰＥ法での成長に使用する基板は一般的にオリエンテーションフラットが形成されている（図５（ａ）参照）。
【００１３】
ここで、ＭＯＶＰＥ法により気相成長を実施する場合、基板は通常、サセプタと呼ばれる治具に保持されて、反応炉内にセットされる。このため、サセプタと基板の僅かなすき間に入り込む原料ガスにより、本来成長する基板表面だけでなく、基板側面にも結晶が成長してしまう。もちろん、オリエンテーションフラット部の端面にも結晶成長がされてしまう。
【００１４】
オリエンテーションフラット部の端面に結晶が形成されてしまうと、プロセスの位置合わせが不正確になる。また顕微鏡による画像認識で位置合わせを実施している場合は、顕微鏡観察像の焦点をあわせることが困難になり、最悪の場合、位置合わせが出来なくなる恐れがある。
【００１５】
この問題を解決する手段としては、特許文献１のように、オリエンテーションフラット部分に成長がされないように、オリエンテーションフラット部分の表面を保護膜で覆って成長する方法が良いと考えられる。しかしながら、この方法では、基板のデバイス形成領域、つまりチップ取得ができる領域が僅かではあるが狭くなる、保護膜との境界部分は不完全な結晶になりやすい等、基板表面へ悪影響が出るという問題がある。
【００１６】
そこで、本発明の目的は、上記課題を解決し、基板のデバイス形成領域を狭めることなく、デバイス製造プロセスにおいてオリエンテーションフラットを基準とするマスクパターンの位置合わせの精度を向上させることができる化合物半導体結晶（エピタキシャル基板）の構造および製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本発明は、次のように構成したものである。
【００１８】
請求項１の発明に係る化合物半導体結晶は、円形の基板上に気相成長法によって形成された化合物半導体のエピタキシャル結晶層からなるデバイス構造を有し、かつ、そのデバイス構造形成後の円形の基板に対して形成されたオリエンテーションフラットを有することを特徴とする。
【００１９】
請求項２の発明に係る化合物半導体結晶の製造方法は、円形の基板上に気相成長法により化合物半導体のエピタキシャル結晶層を成長してデバイス構造を形成し、そのデバイス構造が形成された後の円形の基板に対し、周辺の一部を特定の結晶面で自然劈開してオリエンテーションフラットを形成することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、次のような優れた効果が得られる。
【００２１】
請求項１の発明に係る化合物半導体結晶（エピタキシャル基板）によれば、デバイス構造形成後の基板に対して形成されたオリエンテーションフラットを有し、このオリエンテーションフラットが、マスクパターンの位置合わせ時において、極めて清浄な鏡面、例えば劈開面の状態で確保されるので、プロセス位置合わせ精度が向上する。また、オリエンテーションフラット近傍の領域においても中央領域と同じ完全な結晶が成長されているので、基板のデバイス形成領域、つまりチップ取得ができる領域をオリエンテーションフラットまで確保することができ、これによってデバイスの取得チップ歩留まりを向上させることができる。
【００２２】
請求項２の発明に係る化合物半導体結晶（エピタキシャル基板）の製造方法では、オリエンテーションフラットがデバイス構造形成後の基板に対して形成されることから、それより前の工程であるところの気相成長法によって化合物半導体のエピタキシャル結晶層を成長する際、つまりデバイス構造を形成する際には、オリエンテーションフラットの無い単結晶基板が取り扱われる。エピタキシャル結晶層の成長中は基板にオリエンテーションフラットが存在しないのであるから、エピタキシャル結晶層の成長中にオリエンテーションフラットの端面へ結晶が成長するということはあり得ない。
【００２３】
また請求項２の発明によれば、デバイス構造が形成された後のエピタキシャル結晶基板に対し、オリエンテーションフラットが自然劈開により形成されるので、極めて清浄な劈開面からなるオリエンテーションフラットが、マスクパターンの位置合わせ時に確保される。
【００２４】
よって、請求項２の発明によれば、基板のデバイス形成領域を狭めることなく、デバイス製造プロセスにおいてオリエンテーションフラットを基準とするマスクパターンの位置合わせの精度を向上させることができ、またこれによってデバイスの取得チップ歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明を図示の実施の形態に基づいて説明する。
【００２６】
図１に本発明の実施形態として、オリエンテーションフラットを有しない円形の基板を用いて、半導体レーザダイオード（ＬＤ）チップ１６を製造するプロセスの概略を示す。
【００２７】
まず、オリエンテーションフラットを有しない円形のｎ型半導体の単結晶基板１として、ここではＧａＡｓ単結晶基板を用意する（図１（ａ））。
【００２８】
次に、この単結晶基板１上に、化合物半導体のエピタキシャル結晶層を、気相成長法により成長する（図１（ｂ））。すなわち、図示するように、単結晶基板１上に、少なくともｎ型クラッド層、活性層、ｐ型クラッド層、ｐ型コンタクト層を順次積層し、ＬＤ用のデバイス構造１３を形成する。これはＭＯＶＰＥ法を用い、III族有機金属原料ガスとＶ族原料ガスを、高純度水素キャリアガスとの混合ガスとして反応炉内に導入し、反応炉内で加熱された基板付近で原料を熱分解させることにより行う。
【００２９】
より好ましいＬＤ用のデバイス構造１３を図２に示す。これは、ｎ型導電性のＧａＡｓ基板から成る単結晶基板１上に、バッファ層２、３と、ｎ型クラッド層４を順次形成した後、ガイド層５、７を前後に配置した活性層６を形成し、続いてｐ型第一クラッド層８、エッチングストップ層９、ｐ型第二クラッド層１０、中間層１１、コンタクト層１２を順次積層した構造である。
【００３０】
上記の如くＧａＡｓ単結晶基板１上に化合物半導体のエピタキシャル結晶層が成長されてデバイス構造１３が形成された基板、すなわちデバイス構造形成後の基板２０は、本明細書では化合物半導体結晶又はエピタキシャル基板とも称される。
【００３１】
次いで、このデバイス構造形成後の基板２０、すなわち化合物半導体結晶（エピタキシャル基板）に対して、その周辺の一部を特定の結晶面で自然劈開することにより、オリエンテーションフラット（ＯＦ部）２０ａを形成する（図１（ｃ））。その後、ストライプ構造の形成及び電極１４、１５の形成（図１（ｄ））、ＬＤチップ１６の形成（ダイシング）（図１（ｅ））の各工程を経て、半導体レーザダイオード（ＬＤ）チップ１６が製造される。
【００３２】
この実施形態によれば、円形基板つまりオリエンテーションフラットを付けていない基板にエピタキシャル成長を実施した後に、オリエンテーションフラットを形成することによって、オリエンテーションフラット部の端面へ結晶が成長してしまう不都合をなくし、デバイス製造プロセスにおける位置合わせの精度を向上させることができる。
【００３３】
特許文献１の如く、オリエンテーションフラット部分に成長がされないように、オリエンテーションフラット部分の表面を保護膜（ＳｉＯ2）で覆って成長する方法の場合には、チップ取得ができる部分が狭くなる、カバーとの境界部分が不完全な結晶になる等の問題が残るが、本実施形態の方法では、かかる問題が発生せず、オリエンテーションフラット付近の領域も完全に使用ができる状態で製造できる。よって、プロセス位置合わせ精度が向上し、またこれによってデバイスの取得チップ歩留まりが向上する。
【実施例１】
【００３４】
単結晶基板１として、オリエンテーションフラットを有しない円形のｎ型導電性ＧａＡｓ単結晶基板を用意し、この円形の単結晶基板上に、気相成長法により、化合物半導体のエピタキシャル結晶層を成長してデバイス構造を形成した。気相成長法としては、III族有機金属原料ガスとＶ族原料ガスを、高純度水素キャリアガスとの混合ガスとして反応炉内に導入し、反応炉内で加熱された基板付近で原料が熱分解され、基板上にエピタキシャル成長するＭＯＶＰＥ（有機金属気相成長）法を用い、図３に示すＬＤ用デバイス構造のエピタキシャル結晶層を成長した。
【００３５】
この実施例の成長では、Ｇａ原料としてＴＭＧ（トリメチルガリウム）、Ａｌ原料としてＴＭＡ（トリメチルアルミニウム）、Ｉｎの原料としてＴＭＩ（トリメチルインジウム）Ａｓ原料としてＡｓＨ3（アルシン）、Ｐの原料としてＰＨ3（ホスフィン）、ｎ型不純物であるＳｅの原料としてＨ2Ｓｅ（セレン化水素）、ｐ型の不純物であるＺｎの原料としてＤＥＺ（ジエチル亜鉛）を用いた。
【００３６】
図３に示すＬＤ用デバイス構造に従い、ｎ型導電性ＧａＡｓ基板上に、バッファ層２として厚さ２００ｎｍのｎ型ＧａＡｓ層（キャリア濃度１×１０18ｃｍ-3）、さらにバッファ層３として厚さ２００ｎｍのｎ型Ｇａ0.51Ｉｎ0.49Ｐ層（キャリア濃度１×１０18ｃｍ-3）を成長する。その上にｎ型クラッド層４として、厚さ２０００ｎｍのｎ型（Ａｌ0.68Ｇａ0.32）0.51Ｉｎ0.49Ｐ層（キャリア濃度８．５×１０17ｃｍ-3）層を成長する。
【００３７】
次に、ガイド層５として厚さ１５ｎｍの不純物を添加しない（Ａｌ0.68Ｇａ0.32）0.51Ｉｎ0.49Ｐ層を成長する。この上に形成する活性層６は、Ｇａ0.51Ｉｎ0.49Ｐ層をウェル、（Ａｌ0.5Ｇａ0.5）0.51Ｉｎ0.49Ｐ層をバリアとしたカンタムウェル構造とし、不純物は添加しない。そして、この活性層６上に、ガイド層５と同様の結晶（厚さ７０ｎｍ）からなるガイド層７を成長する。
【００３８】
次に、ｐ型第一クラッド層８として厚さ３００ｎｍの（Ａｌ0.7Ｇａ0.3）0.51Ｉｎ0.49Ｐ層（キャリア濃度１×１０18ｃｍ-3）、エッチングストップ層９として不純物を添加しないＧａ0.51Ｉｎ0.49Ｐ層を形成する。そして、エッチングストップ層９の上に、ｐ型第一クラッド層８と同一の結晶を、厚さ１５００ｎｍにて、ｐ型第二クラッド層１０として成長する。さらにその上には、ｐ型第二クラッド層１０とコンタクト層１２の格子不整を緩和する中間層１１として、ｐ型Ｇａ0.51Ｉｎ0.49Ｐ（キャリア濃度１．５×１０18ｃｍ-3）を成長し、そして最上層にはコンタクト層１２として、厚さ３００ｎｍのｐ型高濃度のＧａＡｓ（キャリア濃度５．０×１０18ｃｍ-3）を成長した。
【００３９】
この試作例では、比較例として通常のオリエンテーションフラット付き基板を４枚用意し、また実施例としてオリエンテーションフラットが存在しない円形の基板を４枚用意し、これら合計８枚の基板にエピタキシャル結晶層を同時に成長した。この成長後に、実施例の円形基板には、劈開によってオリエンテーションフラット２０ａ（図１（ｃ）参照）を形成した。劈開とは、結晶の特定の方位が他の面よりも割れ易いことを利用して、この方向に反って切断することである。切断面が非常に平滑になるため、レーザーの端面加工にも用いられる。
【００４０】
成長後の通常基板（比較例）と、成長後にオリエンテーションフラットを形成した基板（実施例）について、それぞれ１枚ずつ、オリエンテーションフラット部をＳＥＭ（走査型電子顕微鏡）によって観察した。通常基板（比較例）では、オリエンテーションフラット３０ａ（図５（ａ）参照）の端面に、表面側から２００μｍを越える部分まで、結晶が成長がされていることがわかった。これに対し、円形基板で成長後にオリエンテーションフラット部を形成したもの（実施例）では、そのオリエンテーションフラット部の端面が、成長前のオリエンテーションフラット付き基板のオリエンテーションフラット端面と同様に清浄であり、まったくエピタキシャル結晶は観察できなかった。
【００４１】
オリエンテーションフラット付き基板に結晶層を成長したエピタキシャル基板（比較例）と、結晶層の成長後にオリエンテーションフラットを形成した基板（実施例）をそれぞれ３枚ずつプロセスに掛けたところ、成長後にオリエンテーションフラットを形成した基板（実施例）の方が、ＬＤのチップ取得歩留まりが約１．５％だけ高かった。
【００４２】
上記実施形態では、オリエンテーションフラットを劈開により形成する場合について説明したが、本発明はこれに限定されるものではない。オリエンテーションフラットの形成には、劈開による方法と、面取り機による方法があり、そのいずれであっても本発明を適用することができる。
【００４３】
ただし、面取り機による形成では、面方位の誤差が±０．１〜０．２゜となる。これに対し、劈開による形成では面取り機よりも高い精度でのオリエンテーションフラットの形成が可能で、面方位の誤差は±０．１゜以下に抑えることができる。また面取り機による形成では、削り屑がエピタキシャル基板表面に多く付いてしまう恐れがあるため、表面の清浄度の点からも劈開による方法が優れている。
【００４４】
また上記実施例ではＭＯＶＰＥ成長法により製造する場合について説明したが、本発明は、ＭＯＶＰＥ成長法により製造するエピタキシャル基板だけでなく、ＭＢＥ法等の他の気相成長法により製造するエピタキシャル基板にも適用することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明による化合物半導体結晶の製造方法によりＬＤチップを得るプロセスを示した図である。
【図２】本発明の製造方法により円形の単結晶基板上に形成するＬＤ用の好ましいデバイス構造例を示した図である。
【図３】本発明の製造方法により円形の単結晶基板上に形成する具体的なＬＤ用のデバイス構造を示した図である。
【図４】オリエンテーションフラット及びインデックスフラットを有する基板を示した図である。
【図５】従来のオリエンテーションフラットを付した基板を用いてＬＤチップを製造するプロセスの概略を示す図である。
【符号の説明】
【００４６】
１ 単結晶基板
２、３ バッファ層
４ ｎ型クラッド層
５ ガイド層
６ 活性層
７ ガイド層
８ ｐ型第一クラッド層
９ エッチングストップ層
１０ ｐ型第二クラッド層
１１ 中間層
１２ コンタクト層
１３ デバイス構造
１４、１５ 電極
１６ ＬＤチップ
２０ デバイス構造形成後の基板（化合物半導体結晶）
２０ａ オリエンテーションフラット（ＯＦ部）
３０ 基板
３０ａ オリエンテーションフラット（ＯＦ部）
３０ｂ アイデンティフィケーションフラット（ＩＦ部）
３３ デバイス構造
３４、３５ 電極
３６ ＬＤチップ
【特許請求の範囲】
【請求項１】
円形の基板上に気相成長法によって形成された化合物半導体のエピタキシャル結晶層からなるデバイス構造を有し、かつ、そのデバイス構造形成後の円形の基板に対して形成されたオリエンテーションフラットを有することを特徴とする化合物半導体結晶。
【請求項２】
円形の基板上に気相成長法により化合物半導体のエピタキシャル結晶層を成長してデバイス構造を形成し、そのデバイス構造が形成された後の円形の基板に対し、周辺の一部を特定の結晶面で自然劈開してオリエンテーションフラットを形成することを特徴とする化合物半導体結晶の製造方法。
【請求項１】
円形の基板上に気相成長法によって形成された化合物半導体のエピタキシャル結晶層からなるデバイス構造を有し、かつ、そのデバイス構造形成後の円形の基板に対して形成されたオリエンテーションフラットを有することを特徴とする化合物半導体結晶。
【請求項２】
円形の基板上に気相成長法により化合物半導体のエピタキシャル結晶層を成長してデバイス構造を形成し、そのデバイス構造が形成された後の円形の基板に対し、周辺の一部を特定の結晶面で自然劈開してオリエンテーションフラットを形成することを特徴とする化合物半導体結晶の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−３３９３９９（Ｐ２００６−３３９３９９Ａ）
【公開日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願番号】特願２００５−１６２１９４（Ｐ２００５−１６２１９４）
【出願日】平成１７年６月２日（２００５．６．２）
【出願人】（０００００５１２０）日立電線株式会社 (3,358)
【Ｆターム（参考）】
【公開日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願日】平成１７年６月２日（２００５．６．２）
【出願人】（０００００５１２０）日立電線株式会社 (3,358)
【Ｆターム（参考）】
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