半導体基板、トランジスタおよび半導体基板の製造方法
【課題】大きな電流密度あるいは大きな利得での駆動と低いオン抵抗とを両立したＨＦＥＴを得る。
【解決手段】ＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす）からなる半導体層を有し、前記半導体層が、トランジスタのソースとして機能するソース領域の全部または一部と、前記トランジスタのドレインとして機能するドレイン領域の全部または一部と、前記ソース領域および前記ドレイン領域の間に配置され、前記トランジスタのゲートとして機能するゲート領域の全部または一部とを含み、前記ゲート領域の全部または一部における前記半導体層の最大電子親和力が、前記ソース領域の全部または一部における前記半導体層の最小電子親和力または前記ドレイン領域の全部または一部における前記半導体層の最小電子親和力より小さい半導体基板を提供する。
【解決手段】ＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす）からなる半導体層を有し、前記半導体層が、トランジスタのソースとして機能するソース領域の全部または一部と、前記トランジスタのドレインとして機能するドレイン領域の全部または一部と、前記ソース領域および前記ドレイン領域の間に配置され、前記トランジスタのゲートとして機能するゲート領域の全部または一部とを含み、前記ゲート領域の全部または一部における前記半導体層の最大電子親和力が、前記ソース領域の全部または一部における前記半導体層の最小電子親和力または前記ドレイン領域の全部または一部における前記半導体層の最小電子親和力より小さい半導体基板を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、トランジスタおよび半導体基板の製造方法に関する。
【背景技術】
【０００２】
特許文献１は、ゲート下のチャネルの電子濃度を下げてゲート・ドレイン耐圧の向上を図る一方、ソースおよびドレイン領域のチャネルの電子濃度を上げて低コンタクト抵抗を実現する半導体装置を開示する。当該半導体装置では、動作層となるＧａＮ層上に、電子供給層として、Ａｌ組成の異なるＡｌ０．３Ｇａ０．７Ｎ層およびＡｌ０．１Ｇａ０．９Ｎ層を設ける。Ａｌ０．３Ｇａ０．７Ｎ層の設けられた領域を低抵抗領域とし、Ａｌ０．１Ｇａ０．９Ｎ層の設けられた領域を高抵抗領域として利用している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１６２４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
化合物半導体のヘテロ界面近傍に形成される２次元電子ガスをチャネルとして利用したＨＦＥＴ（Heterojunction-Field Effect Transistor）では、電子供給層の電子親和力が小さいほど多くの電子がチャネル層に誘起されるので、チャネルの電子密度が大きくなり、大きな電流密度あるいは大きな利得で動作するトランジスタが作製できる。また、ゲートから電子供給層に注入される電子密度が小さくなるため、ゲートリーク電流を低く抑えることができ、ゲート耐圧の向上ができる。しかし、電子供給層の電子親和力が小さいと、ソース電極およびドレイン電極の接触抵抗が増加する。また、電極から電子供給層に供給される電子の注入効率が低下する。その結果、ソース電極またはドレイン電極からチャネルまでの経路での抵抗が増え、トランジスタのオン抵抗が上昇する。すなわち、大きな電流密度、大きな利得での駆動およびゲート耐圧と低いオン抵抗とはトレードオフの関係にあり、これらを両立したＨＦＥＴの作製は困難であった。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、ＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす）からなる半導体層を有し、前記半導体層が、トランジスタのソースとして機能するソース領域の全部または一部と、前記トランジスタのドレインとして機能するドレイン領域の全部または一部と、前記ソース領域および前記ドレイン領域の間に配置され、前記トランジスタのゲートとして機能するゲート領域の全部または一部とを含み、前記ゲート領域の全部または一部における前記半導体層の最大電子親和力が、前記ソース領域の全部または一部における前記半導体層の最小電子親和力または前記ドレイン領域の全部または一部における前記半導体層の最小電子親和力より小さい半導体基板を提供する。
【０００６】
前記半導体層は、前記ソース領域の全部または一部または前記ドレイン領域の全部または一部から前記ゲート領域の全部または一部にかけて、電子親和力が連続的かつ単調に小さくなっているものであってもよい。前記半導体層は、その電子親和力に応じて不純物濃度が変化していてもよい。ベース基板をさらに有してもよく、前記半導体層が前記ベース基板の上に形成されてもよく、前記ベース基板の上に、前記半導体層の成長を阻害する阻害層が形成されてもよく、前記阻害層は、下地結晶層に達する開口が形成されてもよく、前記半導体層は、前記阻害層の前記開口の内部に、選択エピタキシャル成長により形成されたものであってもよい。前記半導体層として、電界効果トランジスタのショットキー層もしくは電荷供給層またはその両方として機能するものが挙げられる。前記半導体層として、ＡｌｑＧａ１−ｑＡｓ（ただしｑは、０≦ｑ＜１を満たす）からなるものが挙げられ、前記ゲート領域の全部または一部における前記半導体層の前記ｑの値が、前記ソース領域の全部または一部における前記半導体層の前記ｑの値または前記ドレイン領域の全部または一部における前記半導体層の前記ｑの値より大きいものであってもよい。
【０００７】
上記課題を解決するために、本発明の第２の態様においては、ＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす）からなる半導体層を有するトランジスタであって、前記半導体層が、前記トランジスタのソースとして機能するソース領域の全部または一部と、前記トランジスタのドレインとして機能するドレイン領域の全部または一部と、前記ソース領域および前記ドレイン領域の間に配置され、前記トランジスタのゲートとして機能するゲート領域の全部または一部とを含み、前記ゲート領域の全部または一部における前記半導体層の最大電子親和力が、前記ソース領域の全部または一部における前記半導体層の最小電子親和力または前記ドレイン領域の全部または一部における前記半導体層の最小電子親和力より小さいトランジスタを提供する。
【０００８】
上記課題を解決するために、本発明の第３の態様においては、ベース基板の上に、結晶の成長を阻害する阻害層を形成する段階と、前記阻害層に、開口を形成する段階と、前記開口の内部にＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす）からなる半導体層を選択エピタキシャル成長させる段階と、を有し、前記半導体層が、前記トランジスタのソースとして機能するソース領域の全部または一部と、前記トランジスタのドレインとして機能するドレイン領域の全部または一部と、前記ソース領域および前記ドレイン領域の間に配置され、前記トランジスタのゲートとして機能するゲート領域の全部または一部とを含み、前記ゲート領域の全部または一部における前記半導体層の最大電子親和力が、前記ソース領域の全部または一部における前記半導体層の最小電子親和力または前記ドレイン領域の全部または一部における前記半導体層の最小電子親和力より小さくなるよう前記半導体層を形成する半導体基板の製造方法を提供する。
【０００９】
前記半導体層を選択エピタキシャル成長させる段階において、前記半導体層に含まれる、前記ソース領域の全部または一部、前記ドレイン領域の全部または一部および前記ゲート領域の全部または一部を、前記阻害層をマスクとして前記開口の内部に同時に選択エピタキシャル成長させてもよい。
【図面の簡単な説明】
【００１０】
【図１】半導体基板１００の断面を模式的に示す。
【図２】半導体層１０４の電子親和力が位置によって異なる様子を示す。
【図３】半導体基板２００の断面を模式的に示す。
【図４】半導体基板２００を上部から見た平面図である。
【図５】半導体基板３００の断面を模式的に示す。
【図６】半導体基板４００を上部から見た平面図である。
【図７】開口部面積とＡｌ組成との関係を示す実験グラフである。
【図８】開口部幅とＡｌ組成との関係を示す実験グラフである。
【図９】シミュレーションに用いたデバイス５００の断面を示す。
【図１０】ソース領域・ドレイン領域のＡｌ組成とオン抵抗との関係をシミュレートした結果を示す。
【発明を実施するための形態】
【００１１】
図１は、半導体基板１００の断面を模式的に示す。半導体基板１００は、ベース基板１０２と半導体層１０４とを有する。ベース基板１０２は、半導体層１０４等ベース基板１０２の上に形成される半導体層を機械的に支持する。ベース基板１０２として、たとえばＧａＡｓ基板が挙げられる。半導体層１０４は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚからなる。ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす。半導体層１０４として、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＰあるいはＩｎＧａＰが挙げられる。
【００１２】
ベース基板１０２と半導体層１０４との間には任意の半導体層が形成されてもよい。また、半導体層１０４の上にも任意の半導体層が形成されてもよい。図１に示す半導体基板１００は、半導体層１０４を含む複数の半導体層が積層された半導体積層がベース基板１０２上に形成されている場合を示している。
【００１３】
半導体層１０４を含む半導体積層の上には、ソース電極１０６、ドレイン電極１０８およびゲート電極１１０を形成することができ、電界効果トランジスタを形成することができる。なお、本実施形態で説明する半導体基板１００は、電界効果トランジスタ用の基板であって、未だソース電極１０６、ドレイン電極１０８およびゲート電極１１０は形成されていない。よって図１において、ソース電極１０６、ドレイン電極１０８およびゲート電極１１０は破線で示している。
【００１４】
ソース電極１０６が形成されるであろう位置とベース基板１０２との間に位置する半導体積層の一領域をソース領域１１２とする。ソース領域１１２は、トランジスタのソースとして機能する。ソース領域１１２は、半導体層１０４を含む半導体積層の一領域であるから、ソース領域１１２には、半導体層１０４のうちソースとして機能する半導体層ソース部１１８が含まれる。すなわち、半導体層１０４は、ソース領域１１２の一部である半導体層ソース部１１８を含む。なお、半導体層ソース部１１８は、ソース領域１１２の全部であってもよい。すなわち、半導体層１０４は、ソース領域１１２の全部を含んでもよい。ソース領域１１２の全部または一部における半導体層１０４は、半導体層ソース部１１８である。
【００１５】
ドレイン電極１０８が形成されるであろう位置とベース基板１０２との間に位置する半導体積層の一領域をドレイン領域１１４とする。ドレイン領域１１４は、トランジスタのドレインとして機能する。ドレイン領域１１４は、半導体層１０４を含む半導体積層の一領域であるから、ドレイン領域１１４には、半導体層１０４のうちドレインとして機能する半導体層ドレイン部１２０が含まれる。すなわち、半導体層１０４は、ドレイン領域１１４の一部である半導体層ドレイン部１２０を含む。なお、半導体層ドレイン部１２０は、ドレイン領域１１４の全部であってもよい。すなわち、半導体層１０４は、ドレイン領域１１４の全部を含んでもよい。ドレイン領域１１４の全部または一部における半導体層１０４は、半導体層ドレイン部１２０である。
【００１６】
ゲート電極１１０が形成されるであろう位置とベース基板１０２との間に位置する半導体積層の一領域をゲート領域１１６とする。ゲート領域１１６は、ソース領域１１２およびドレイン領域１１４の間に配置される。ゲート領域１１６は、トランジスタのゲートとして機能する。ゲート領域１１６は、半導体層１０４を含む半導体積層の一領域であるから、ゲート領域１１６には、半導体層１０４のうちゲートとして機能する半導体層ゲート部１２２が含まれる。すなわち、半導体層１０４は、ゲート領域１１６の一部である半導体層ゲート部１２２を含む。なお、半導体層ゲート部１２２は、ゲート領域１１６の全部であってもよい。すなわち、半導体層１０４は、ゲート領域１１６の全部を含んでもよい。ゲート領域１１６の全部または一部における半導体層１０４は、半導体層ゲート部１２２である。半導体層ゲート部１２２と半導体層ソース部１１８との間の半導体層１０４は、半導体層ソース・ゲート間部１２４とする。半導体層ゲート部１２２と半導体層ドレイン部１２０との間の半導体層１０４は、半導体層ドレイン・ゲート間部１２６とする。
【００１７】
図２は、半導体層１０４の電子親和力が位置によって異なる様子を示す。半導体層ゲート部１２２の電子親和力は、半導体層ソース部１１８の電子親和力より小さく、半導体層ゲート部１２２の電子親和力は、半導体層ドレイン部１２０の電子親和力より小さい。また、半導体層ソース・ゲート間部１２４における電子親和力は、ソース領域１１２からゲート領域１１６にかけて連続的かつ単調に小さくなっており、半導体層ドレイン・ゲート間部１２６における電子親和力は、ドレイン領域１１４からゲート領域１１６にかけて連続的かつ単調に小さくなっている。ここで、半導体層ソース・ゲート間部１２４および半導体層ドレイン・ゲート間部１２６における電子親和力がゲート領域１１６にかけて連続的かつ単調に小さくなっている例を示したが、不連続、たとえばステップ状に減少してもよい。
【００１８】
半導体層ゲート部１２２の電子親和力、半導体層ソース部１１８の電子親和力および半導体層ドレイン部１２０の電子親和力は、図１における縦方向つまり半導体層１０４の厚さ方向において、連続的に変化してもよい。ただし、半導体層ゲート部１２２の最大電子親和力は、半導体層ソース部１１８の最小電子親和力または半導体層ドレイン部１２０の最小電子親和力より小さいことを要する。半導体層ソース・ゲート間部１２４における電子親和力および半導体層ドレイン・ゲート間部１２６における電子親和力も半導体層１０４の厚さ方向において、連続的に変化してもよい。半導体層１０４は、その電子親和力に応じて不純物濃度を変化させてもよい。
【００１９】
半導体基板１００では、半導体層ゲート部１２２の最大電子親和力が、半導体層ソース部１１８の最小電子親和力より小さく、半導体層ドレイン部１２０の最小電子親和力より小さい。この結果、半導体層１０４が電子供給層として機能する場合、ゲート領域１１６において多くの電子がチャネル層に供給され、大きな電流密度あるいは大きな利得で動作するトランジスタが作製できる。それと同時にゲート電極から電子供給層に電子が注入されるのを抑制することによりゲート耐圧が高いトランジスタが作製できる。一方、ソース領域１１２、ドレイン領域１１４において半導体層１０４の電子親和力は大きいので、ソース電極１０６、ドレイン電極１０８からチャネルまでの経路での抵抗を小さくし、トランジスタのオン抵抗が低減できる。つまり、大きな電流密度、大きな利得および高い耐圧での駆動と低いオン抵抗とを両立したＨＦＥＴが作製できる。
【００２０】
図３は、半導体基板２００の断面を模式的に示す。図４は、半導体基板２００を上部から見た平面図である。図３の断面は、図４のＩＩＩ−ＩＩＩ線に沿った断面である。半導体基板２００は、ベース基板１０２の上に阻害層２０２が形成されている。阻害層２０２は半導体層１０４の成長を阻害する。阻害層２０２には、下地結晶層に達する開口２０４が形成されており、半導体層１０４は、阻害層２０２の開口２０４の内部に、選択エピタキシャル成長により形成されたものである。
【００２１】
開口２０４は、図４に示すように、ソース領域１１２およびドレイン領域１１４を含む領域で幅が小さく、ゲート領域１１６を含む領域で幅が大きい。このように幅が異なる領域を有する開口２０４を阻害層２０２に設けて、半導体層１０４を選択エピタキシャルさせると、半導体層１０４を構成する３族元素または５族元素の組成が幅に応じて変化する。たとえばＡｌＧａＡｓの場合、開口２０４の幅が大きい領域では、Ａｌ原子とＧａ原子の和に対するＡｌ原子の比（以下「Ａｌ組成」という）が大きくなる。Ａｌ組成が大きいと電子親和力が小さくなる。つまり、幅が異なる開口２０４を形成することで、ゲート領域１１６における半導体層１０４の電子親和力を小さくし、ソース領域１１２およびドレイン領域１１４における半導体層１０４の電子親和力を大きくできる。この場合、半導体層１０４は、ＡｌｑＧａ１−ｑＡｓ（ただしｑは、０≦ｑ＜１を満たす）と表すことができ、ゲート領域１１６における半導体層１０４のｑの値は、ソース領域１１２におけるｑの値またはドレイン領域１１４におけるｑの値より大きい。
【００２２】
半導体基板２００は、以下のようにして製造できる。すなわち、ベース基板１０２の上に、阻害層２０２を形成する。阻害層２０２として酸化シリコン、窒化シリコン、酸窒化シリコンが例示できる。阻害層２０２は、たとえばスパッタリング法等公知の薄膜形成法により形成できる。次に、阻害層２０２に開口２０４を形成する。開口２０４は、たとえばフォトリソグラフィ法とドライエッチング法またはウェットエッチング法とを用いて形成できる。次に、開口２０４の内部に、半導体層１０４を含む単一または複数の半導体層を選択エピタキシャル成長により形成する。前記したとおり、開口２０４の幅を調整して、半導体層ゲート部１２２の電子親和力が、半導体層ソース部１１８の電子親和力または半導体層ドレイン部１２０の電子親和力より小さくなるように半導体層１０４を形成する。
【００２３】
なお、半導体層１０４を選択エピタキシャル成長させるとき、半導体層１０４の少なくとも半導体層ソース部１１８、半導体層ドレイン部１２０および半導体層ゲート部１２２を、阻害層２０２をマスクとして開口２０４の内部に同時に選択エピタキシャル成長させる。半導体層１０４の電子親和力が異なる領域を同時に選択エピタキシャル成長させることができるので、製造プロセスを簡略化できる。
【００２４】
図５は、半導体基板３００の断面を模式的に示す。半導体基板３００は、半導体層１０４に加えて、半導体層３０４を有する。半導体層３０４を構成する原子の種類、形成方法は、半導体層１０４と同様である。ただしＡｌ組成等の組成あるいは不純物濃度を異ならせ、目的に応じて物性を調整できる、たとえば半導体層１０４を電界効果トランジスタの電荷供給層として機能させ、半導体層３０４を電界効果トランジスタのショットキー層として機能させることができる。
【００２５】
図６は、半導体基板４００を上部から見た平面図である。半導体基板４００は、図４に示す開口２０４を複数連ねた形状の開口４０４を有する。開口２０４を複数連ねた形状の開口４０４を形成することで、ゲート領域１１６とソース領域１１２およびドレイン領域１１４とに形成される半導体層１０４の開口幅の違いに応じた電子親和力の違いを大きくできる。
【００２６】
以上説明した半導体基板は、公知の製造方法によりＨＦＥＴ等の電界効果トランジスタに加工できる。よって、前記した半導体基板の各特徴を備えたトランジスタとして本発明を把握することができる。
【００２７】
（実施例１）
開口の幅が１μｍ、１００μｍおよび１０００μｍである、半導体基板２００相当の３種類の試料を作製した。ベース基板１０２として高抵抗のＧａＡｓ基板を用いた。ＧａＡｓ基板上に、スパッタリング法により酸化シリコンを１μｍの厚さで形成した。酸化シリコンに前記３種類の開口を形成した。開口の面積は各々３００μｍ２、１００００μｍ２、１００００００μｍ２であった。酸化シリコンをマスクにして、開口の内部にＡｌＧａＡｓを選択エピタキシャル成長させた。エピタキシャル成長にはＭＯＣＶＤ法を用いた。ＭＯＣＶＤ法では、ＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム）およびアルシンを原料ガスに用い、反応温度を５３０℃とした。ＡｌＧａＡｓの厚さを５００ｎｍとした。各開口におけるＡｌ組成をＳＩＭＳにより測定した。
【００２８】
図７は、開口部面積とＡｌ組成との関係を示す実験グラフであり、図８は、開口部幅とＡｌ組成との関係を示す実験グラフである。開口部幅（開口部面積）が大きいほどＡｌ組成が大きくなることが分かる。
【００２９】
（実施例２）
デバイス５００のオン抵抗をシミュレートした。図９は、シミュレーションに用いたデバイス５００の断面を示す。デバイス５００はＨＦＥＴとした。デバイス５００は、高抵抗ＧａＡｓであるベース基板５０２上に、バッファー層５０４、電子供給層５０６、スペーサ層５０８、チャネル層５１０、スペーサ層５１２、電子供給層５１４、ショットキー層５１６およびコンタクト層５１８を有するものとした。各層の材料、Ａｌ組成またはＩｎ組成、膜厚および不純物濃度を表１に示す。
【表１】
【００３０】
図９に示すように、コンタクト層５１８上にソース電極５２０およびドレイン電極５２２を配置し、ショットキー層５１６に接してゲート電極５２４を配置した。ソース電極５２０の幅５２６およびドレイン電極５２２の幅５２８は、ともに１０μｍとした。ゲート電極５２４の幅５３０は、０．５μｍとした。ゲート電極５２４とソース電極５２０の間隔５３２およびゲート電極５２４とドレイン電極５２２の間隔５３４は、ともに０．５μｍとした。以下、幅５２６をソース領域、幅５２８をドレイン領域、幅５３０＋間隔５３２＋間隔５３４をゲート領域とする。
【００３１】
スペーサ層５１２、電子供給層５１４およびショットキー層５１６の、ソース領域、ゲート領域およびドレイン領域におけるＡｌ組成を変化させ、９種類のシミュレーションを実施した。シミュレーションにはドリフト拡散法を用いた。ソース・ドレイン間の電圧を０．１Ｖ、ソース・ゲート間の電圧を０．５Ｖとしてソース・ドレイン間のオン抵抗を計算した。表２は、９種類の各シミュレーションにおけるＡｌ組成の値を示す。
【表２】
【００３２】
図１０は、ソース領域・ドレイン領域のＡｌ組成とオン抵抗との関係をシミュレートした結果を示す。図１０において、実線はゲート領域におけるＡｌ組成が０．３の場合、破線はゲート領域におけるＡｌ組成が０．２５の場合、一点鎖線はゲート領域におけるＡｌ組成が０．２２５の場合を示す。ゲート領域におけるＡｌ組成が０．２２５から０．３の範囲で、ソース領域・ドレイン領域のＡｌ組成が小さくなるほどオン抵抗が低下していることがわかる。
【００３３】
以上の通り、ゲート領域における半導体層のＡｌ組成を高く維持しても、ソース領域・ドレイン領域のＡｌ組成を低下することでＨＦＥＴのオン抵抗が低くなることが確認できた。これにより、大きな電流密度あるいは大きな利得での駆動と低いオン抵抗とを両立したＨＦＥＴが作製できることがわかった。
【００３４】
特許請求の範囲、明細書、および図面中において示した装置、システムおよび方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００３５】
１００…半導体基板、１０２…ベース基板、１０４…半導体層、１０６…ソース電極、１０８…ドレイン電極、１１０…ゲート電極、１１２…ソース領域、１１４…ドレイン領域、１１６…ゲート領域、１１８…半導体層ソース部、１２０…半導体層ドレイン部、１２２…半導体層ゲート部、１２４…半導体層ソース・ゲート間部、１２６…半導体層ドレイン・ゲート間部、２００…半導体基板、２０２…阻害層、２０４…開口、３００…半導体基板、３０４…半導体層、４００…半導体基板、４０４…開口、５００…デバイス、５０２…ベース基板、５０４…バッファー層、５０６…電子供給層、５０８…スペーサ層、５１０…チャネル層、５１２…スペーサ層、５１４…電子供給層、５１６…ショットキー層、５１８…コンタクト層、５２０…ソース電極、５２２…ドレイン電極、５２４…ゲート電極。
【技術分野】
【０００１】
本発明は、半導体基板、トランジスタおよび半導体基板の製造方法に関する。
【背景技術】
【０００２】
特許文献１は、ゲート下のチャネルの電子濃度を下げてゲート・ドレイン耐圧の向上を図る一方、ソースおよびドレイン領域のチャネルの電子濃度を上げて低コンタクト抵抗を実現する半導体装置を開示する。当該半導体装置では、動作層となるＧａＮ層上に、電子供給層として、Ａｌ組成の異なるＡｌ０．３Ｇａ０．７Ｎ層およびＡｌ０．１Ｇａ０．９Ｎ層を設ける。Ａｌ０．３Ｇａ０．７Ｎ層の設けられた領域を低抵抗領域とし、Ａｌ０．１Ｇａ０．９Ｎ層の設けられた領域を高抵抗領域として利用している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１６２４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
化合物半導体のヘテロ界面近傍に形成される２次元電子ガスをチャネルとして利用したＨＦＥＴ（Heterojunction-Field Effect Transistor）では、電子供給層の電子親和力が小さいほど多くの電子がチャネル層に誘起されるので、チャネルの電子密度が大きくなり、大きな電流密度あるいは大きな利得で動作するトランジスタが作製できる。また、ゲートから電子供給層に注入される電子密度が小さくなるため、ゲートリーク電流を低く抑えることができ、ゲート耐圧の向上ができる。しかし、電子供給層の電子親和力が小さいと、ソース電極およびドレイン電極の接触抵抗が増加する。また、電極から電子供給層に供給される電子の注入効率が低下する。その結果、ソース電極またはドレイン電極からチャネルまでの経路での抵抗が増え、トランジスタのオン抵抗が上昇する。すなわち、大きな電流密度、大きな利得での駆動およびゲート耐圧と低いオン抵抗とはトレードオフの関係にあり、これらを両立したＨＦＥＴの作製は困難であった。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、ＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす）からなる半導体層を有し、前記半導体層が、トランジスタのソースとして機能するソース領域の全部または一部と、前記トランジスタのドレインとして機能するドレイン領域の全部または一部と、前記ソース領域および前記ドレイン領域の間に配置され、前記トランジスタのゲートとして機能するゲート領域の全部または一部とを含み、前記ゲート領域の全部または一部における前記半導体層の最大電子親和力が、前記ソース領域の全部または一部における前記半導体層の最小電子親和力または前記ドレイン領域の全部または一部における前記半導体層の最小電子親和力より小さい半導体基板を提供する。
【０００６】
前記半導体層は、前記ソース領域の全部または一部または前記ドレイン領域の全部または一部から前記ゲート領域の全部または一部にかけて、電子親和力が連続的かつ単調に小さくなっているものであってもよい。前記半導体層は、その電子親和力に応じて不純物濃度が変化していてもよい。ベース基板をさらに有してもよく、前記半導体層が前記ベース基板の上に形成されてもよく、前記ベース基板の上に、前記半導体層の成長を阻害する阻害層が形成されてもよく、前記阻害層は、下地結晶層に達する開口が形成されてもよく、前記半導体層は、前記阻害層の前記開口の内部に、選択エピタキシャル成長により形成されたものであってもよい。前記半導体層として、電界効果トランジスタのショットキー層もしくは電荷供給層またはその両方として機能するものが挙げられる。前記半導体層として、ＡｌｑＧａ１−ｑＡｓ（ただしｑは、０≦ｑ＜１を満たす）からなるものが挙げられ、前記ゲート領域の全部または一部における前記半導体層の前記ｑの値が、前記ソース領域の全部または一部における前記半導体層の前記ｑの値または前記ドレイン領域の全部または一部における前記半導体層の前記ｑの値より大きいものであってもよい。
【０００７】
上記課題を解決するために、本発明の第２の態様においては、ＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす）からなる半導体層を有するトランジスタであって、前記半導体層が、前記トランジスタのソースとして機能するソース領域の全部または一部と、前記トランジスタのドレインとして機能するドレイン領域の全部または一部と、前記ソース領域および前記ドレイン領域の間に配置され、前記トランジスタのゲートとして機能するゲート領域の全部または一部とを含み、前記ゲート領域の全部または一部における前記半導体層の最大電子親和力が、前記ソース領域の全部または一部における前記半導体層の最小電子親和力または前記ドレイン領域の全部または一部における前記半導体層の最小電子親和力より小さいトランジスタを提供する。
【０００８】
上記課題を解決するために、本発明の第３の態様においては、ベース基板の上に、結晶の成長を阻害する阻害層を形成する段階と、前記阻害層に、開口を形成する段階と、前記開口の内部にＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす）からなる半導体層を選択エピタキシャル成長させる段階と、を有し、前記半導体層が、前記トランジスタのソースとして機能するソース領域の全部または一部と、前記トランジスタのドレインとして機能するドレイン領域の全部または一部と、前記ソース領域および前記ドレイン領域の間に配置され、前記トランジスタのゲートとして機能するゲート領域の全部または一部とを含み、前記ゲート領域の全部または一部における前記半導体層の最大電子親和力が、前記ソース領域の全部または一部における前記半導体層の最小電子親和力または前記ドレイン領域の全部または一部における前記半導体層の最小電子親和力より小さくなるよう前記半導体層を形成する半導体基板の製造方法を提供する。
【０００９】
前記半導体層を選択エピタキシャル成長させる段階において、前記半導体層に含まれる、前記ソース領域の全部または一部、前記ドレイン領域の全部または一部および前記ゲート領域の全部または一部を、前記阻害層をマスクとして前記開口の内部に同時に選択エピタキシャル成長させてもよい。
【図面の簡単な説明】
【００１０】
【図１】半導体基板１００の断面を模式的に示す。
【図２】半導体層１０４の電子親和力が位置によって異なる様子を示す。
【図３】半導体基板２００の断面を模式的に示す。
【図４】半導体基板２００を上部から見た平面図である。
【図５】半導体基板３００の断面を模式的に示す。
【図６】半導体基板４００を上部から見た平面図である。
【図７】開口部面積とＡｌ組成との関係を示す実験グラフである。
【図８】開口部幅とＡｌ組成との関係を示す実験グラフである。
【図９】シミュレーションに用いたデバイス５００の断面を示す。
【図１０】ソース領域・ドレイン領域のＡｌ組成とオン抵抗との関係をシミュレートした結果を示す。
【発明を実施するための形態】
【００１１】
図１は、半導体基板１００の断面を模式的に示す。半導体基板１００は、ベース基板１０２と半導体層１０４とを有する。ベース基板１０２は、半導体層１０４等ベース基板１０２の上に形成される半導体層を機械的に支持する。ベース基板１０２として、たとえばＧａＡｓ基板が挙げられる。半導体層１０４は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚからなる。ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす。半導体層１０４として、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＰあるいはＩｎＧａＰが挙げられる。
【００１２】
ベース基板１０２と半導体層１０４との間には任意の半導体層が形成されてもよい。また、半導体層１０４の上にも任意の半導体層が形成されてもよい。図１に示す半導体基板１００は、半導体層１０４を含む複数の半導体層が積層された半導体積層がベース基板１０２上に形成されている場合を示している。
【００１３】
半導体層１０４を含む半導体積層の上には、ソース電極１０６、ドレイン電極１０８およびゲート電極１１０を形成することができ、電界効果トランジスタを形成することができる。なお、本実施形態で説明する半導体基板１００は、電界効果トランジスタ用の基板であって、未だソース電極１０６、ドレイン電極１０８およびゲート電極１１０は形成されていない。よって図１において、ソース電極１０６、ドレイン電極１０８およびゲート電極１１０は破線で示している。
【００１４】
ソース電極１０６が形成されるであろう位置とベース基板１０２との間に位置する半導体積層の一領域をソース領域１１２とする。ソース領域１１２は、トランジスタのソースとして機能する。ソース領域１１２は、半導体層１０４を含む半導体積層の一領域であるから、ソース領域１１２には、半導体層１０４のうちソースとして機能する半導体層ソース部１１８が含まれる。すなわち、半導体層１０４は、ソース領域１１２の一部である半導体層ソース部１１８を含む。なお、半導体層ソース部１１８は、ソース領域１１２の全部であってもよい。すなわち、半導体層１０４は、ソース領域１１２の全部を含んでもよい。ソース領域１１２の全部または一部における半導体層１０４は、半導体層ソース部１１８である。
【００１５】
ドレイン電極１０８が形成されるであろう位置とベース基板１０２との間に位置する半導体積層の一領域をドレイン領域１１４とする。ドレイン領域１１４は、トランジスタのドレインとして機能する。ドレイン領域１１４は、半導体層１０４を含む半導体積層の一領域であるから、ドレイン領域１１４には、半導体層１０４のうちドレインとして機能する半導体層ドレイン部１２０が含まれる。すなわち、半導体層１０４は、ドレイン領域１１４の一部である半導体層ドレイン部１２０を含む。なお、半導体層ドレイン部１２０は、ドレイン領域１１４の全部であってもよい。すなわち、半導体層１０４は、ドレイン領域１１４の全部を含んでもよい。ドレイン領域１１４の全部または一部における半導体層１０４は、半導体層ドレイン部１２０である。
【００１６】
ゲート電極１１０が形成されるであろう位置とベース基板１０２との間に位置する半導体積層の一領域をゲート領域１１６とする。ゲート領域１１６は、ソース領域１１２およびドレイン領域１１４の間に配置される。ゲート領域１１６は、トランジスタのゲートとして機能する。ゲート領域１１６は、半導体層１０４を含む半導体積層の一領域であるから、ゲート領域１１６には、半導体層１０４のうちゲートとして機能する半導体層ゲート部１２２が含まれる。すなわち、半導体層１０４は、ゲート領域１１６の一部である半導体層ゲート部１２２を含む。なお、半導体層ゲート部１２２は、ゲート領域１１６の全部であってもよい。すなわち、半導体層１０４は、ゲート領域１１６の全部を含んでもよい。ゲート領域１１６の全部または一部における半導体層１０４は、半導体層ゲート部１２２である。半導体層ゲート部１２２と半導体層ソース部１１８との間の半導体層１０４は、半導体層ソース・ゲート間部１２４とする。半導体層ゲート部１２２と半導体層ドレイン部１２０との間の半導体層１０４は、半導体層ドレイン・ゲート間部１２６とする。
【００１７】
図２は、半導体層１０４の電子親和力が位置によって異なる様子を示す。半導体層ゲート部１２２の電子親和力は、半導体層ソース部１１８の電子親和力より小さく、半導体層ゲート部１２２の電子親和力は、半導体層ドレイン部１２０の電子親和力より小さい。また、半導体層ソース・ゲート間部１２４における電子親和力は、ソース領域１１２からゲート領域１１６にかけて連続的かつ単調に小さくなっており、半導体層ドレイン・ゲート間部１２６における電子親和力は、ドレイン領域１１４からゲート領域１１６にかけて連続的かつ単調に小さくなっている。ここで、半導体層ソース・ゲート間部１２４および半導体層ドレイン・ゲート間部１２６における電子親和力がゲート領域１１６にかけて連続的かつ単調に小さくなっている例を示したが、不連続、たとえばステップ状に減少してもよい。
【００１８】
半導体層ゲート部１２２の電子親和力、半導体層ソース部１１８の電子親和力および半導体層ドレイン部１２０の電子親和力は、図１における縦方向つまり半導体層１０４の厚さ方向において、連続的に変化してもよい。ただし、半導体層ゲート部１２２の最大電子親和力は、半導体層ソース部１１８の最小電子親和力または半導体層ドレイン部１２０の最小電子親和力より小さいことを要する。半導体層ソース・ゲート間部１２４における電子親和力および半導体層ドレイン・ゲート間部１２６における電子親和力も半導体層１０４の厚さ方向において、連続的に変化してもよい。半導体層１０４は、その電子親和力に応じて不純物濃度を変化させてもよい。
【００１９】
半導体基板１００では、半導体層ゲート部１２２の最大電子親和力が、半導体層ソース部１１８の最小電子親和力より小さく、半導体層ドレイン部１２０の最小電子親和力より小さい。この結果、半導体層１０４が電子供給層として機能する場合、ゲート領域１１６において多くの電子がチャネル層に供給され、大きな電流密度あるいは大きな利得で動作するトランジスタが作製できる。それと同時にゲート電極から電子供給層に電子が注入されるのを抑制することによりゲート耐圧が高いトランジスタが作製できる。一方、ソース領域１１２、ドレイン領域１１４において半導体層１０４の電子親和力は大きいので、ソース電極１０６、ドレイン電極１０８からチャネルまでの経路での抵抗を小さくし、トランジスタのオン抵抗が低減できる。つまり、大きな電流密度、大きな利得および高い耐圧での駆動と低いオン抵抗とを両立したＨＦＥＴが作製できる。
【００２０】
図３は、半導体基板２００の断面を模式的に示す。図４は、半導体基板２００を上部から見た平面図である。図３の断面は、図４のＩＩＩ−ＩＩＩ線に沿った断面である。半導体基板２００は、ベース基板１０２の上に阻害層２０２が形成されている。阻害層２０２は半導体層１０４の成長を阻害する。阻害層２０２には、下地結晶層に達する開口２０４が形成されており、半導体層１０４は、阻害層２０２の開口２０４の内部に、選択エピタキシャル成長により形成されたものである。
【００２１】
開口２０４は、図４に示すように、ソース領域１１２およびドレイン領域１１４を含む領域で幅が小さく、ゲート領域１１６を含む領域で幅が大きい。このように幅が異なる領域を有する開口２０４を阻害層２０２に設けて、半導体層１０４を選択エピタキシャルさせると、半導体層１０４を構成する３族元素または５族元素の組成が幅に応じて変化する。たとえばＡｌＧａＡｓの場合、開口２０４の幅が大きい領域では、Ａｌ原子とＧａ原子の和に対するＡｌ原子の比（以下「Ａｌ組成」という）が大きくなる。Ａｌ組成が大きいと電子親和力が小さくなる。つまり、幅が異なる開口２０４を形成することで、ゲート領域１１６における半導体層１０４の電子親和力を小さくし、ソース領域１１２およびドレイン領域１１４における半導体層１０４の電子親和力を大きくできる。この場合、半導体層１０４は、ＡｌｑＧａ１−ｑＡｓ（ただしｑは、０≦ｑ＜１を満たす）と表すことができ、ゲート領域１１６における半導体層１０４のｑの値は、ソース領域１１２におけるｑの値またはドレイン領域１１４におけるｑの値より大きい。
【００２２】
半導体基板２００は、以下のようにして製造できる。すなわち、ベース基板１０２の上に、阻害層２０２を形成する。阻害層２０２として酸化シリコン、窒化シリコン、酸窒化シリコンが例示できる。阻害層２０２は、たとえばスパッタリング法等公知の薄膜形成法により形成できる。次に、阻害層２０２に開口２０４を形成する。開口２０４は、たとえばフォトリソグラフィ法とドライエッチング法またはウェットエッチング法とを用いて形成できる。次に、開口２０４の内部に、半導体層１０４を含む単一または複数の半導体層を選択エピタキシャル成長により形成する。前記したとおり、開口２０４の幅を調整して、半導体層ゲート部１２２の電子親和力が、半導体層ソース部１１８の電子親和力または半導体層ドレイン部１２０の電子親和力より小さくなるように半導体層１０４を形成する。
【００２３】
なお、半導体層１０４を選択エピタキシャル成長させるとき、半導体層１０４の少なくとも半導体層ソース部１１８、半導体層ドレイン部１２０および半導体層ゲート部１２２を、阻害層２０２をマスクとして開口２０４の内部に同時に選択エピタキシャル成長させる。半導体層１０４の電子親和力が異なる領域を同時に選択エピタキシャル成長させることができるので、製造プロセスを簡略化できる。
【００２４】
図５は、半導体基板３００の断面を模式的に示す。半導体基板３００は、半導体層１０４に加えて、半導体層３０４を有する。半導体層３０４を構成する原子の種類、形成方法は、半導体層１０４と同様である。ただしＡｌ組成等の組成あるいは不純物濃度を異ならせ、目的に応じて物性を調整できる、たとえば半導体層１０４を電界効果トランジスタの電荷供給層として機能させ、半導体層３０４を電界効果トランジスタのショットキー層として機能させることができる。
【００２５】
図６は、半導体基板４００を上部から見た平面図である。半導体基板４００は、図４に示す開口２０４を複数連ねた形状の開口４０４を有する。開口２０４を複数連ねた形状の開口４０４を形成することで、ゲート領域１１６とソース領域１１２およびドレイン領域１１４とに形成される半導体層１０４の開口幅の違いに応じた電子親和力の違いを大きくできる。
【００２６】
以上説明した半導体基板は、公知の製造方法によりＨＦＥＴ等の電界効果トランジスタに加工できる。よって、前記した半導体基板の各特徴を備えたトランジスタとして本発明を把握することができる。
【００２７】
（実施例１）
開口の幅が１μｍ、１００μｍおよび１０００μｍである、半導体基板２００相当の３種類の試料を作製した。ベース基板１０２として高抵抗のＧａＡｓ基板を用いた。ＧａＡｓ基板上に、スパッタリング法により酸化シリコンを１μｍの厚さで形成した。酸化シリコンに前記３種類の開口を形成した。開口の面積は各々３００μｍ２、１００００μｍ２、１００００００μｍ２であった。酸化シリコンをマスクにして、開口の内部にＡｌＧａＡｓを選択エピタキシャル成長させた。エピタキシャル成長にはＭＯＣＶＤ法を用いた。ＭＯＣＶＤ法では、ＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム）およびアルシンを原料ガスに用い、反応温度を５３０℃とした。ＡｌＧａＡｓの厚さを５００ｎｍとした。各開口におけるＡｌ組成をＳＩＭＳにより測定した。
【００２８】
図７は、開口部面積とＡｌ組成との関係を示す実験グラフであり、図８は、開口部幅とＡｌ組成との関係を示す実験グラフである。開口部幅（開口部面積）が大きいほどＡｌ組成が大きくなることが分かる。
【００２９】
（実施例２）
デバイス５００のオン抵抗をシミュレートした。図９は、シミュレーションに用いたデバイス５００の断面を示す。デバイス５００はＨＦＥＴとした。デバイス５００は、高抵抗ＧａＡｓであるベース基板５０２上に、バッファー層５０４、電子供給層５０６、スペーサ層５０８、チャネル層５１０、スペーサ層５１２、電子供給層５１４、ショットキー層５１６およびコンタクト層５１８を有するものとした。各層の材料、Ａｌ組成またはＩｎ組成、膜厚および不純物濃度を表１に示す。
【表１】
【００３０】
図９に示すように、コンタクト層５１８上にソース電極５２０およびドレイン電極５２２を配置し、ショットキー層５１６に接してゲート電極５２４を配置した。ソース電極５２０の幅５２６およびドレイン電極５２２の幅５２８は、ともに１０μｍとした。ゲート電極５２４の幅５３０は、０．５μｍとした。ゲート電極５２４とソース電極５２０の間隔５３２およびゲート電極５２４とドレイン電極５２２の間隔５３４は、ともに０．５μｍとした。以下、幅５２６をソース領域、幅５２８をドレイン領域、幅５３０＋間隔５３２＋間隔５３４をゲート領域とする。
【００３１】
スペーサ層５１２、電子供給層５１４およびショットキー層５１６の、ソース領域、ゲート領域およびドレイン領域におけるＡｌ組成を変化させ、９種類のシミュレーションを実施した。シミュレーションにはドリフト拡散法を用いた。ソース・ドレイン間の電圧を０．１Ｖ、ソース・ゲート間の電圧を０．５Ｖとしてソース・ドレイン間のオン抵抗を計算した。表２は、９種類の各シミュレーションにおけるＡｌ組成の値を示す。
【表２】
【００３２】
図１０は、ソース領域・ドレイン領域のＡｌ組成とオン抵抗との関係をシミュレートした結果を示す。図１０において、実線はゲート領域におけるＡｌ組成が０．３の場合、破線はゲート領域におけるＡｌ組成が０．２５の場合、一点鎖線はゲート領域におけるＡｌ組成が０．２２５の場合を示す。ゲート領域におけるＡｌ組成が０．２２５から０．３の範囲で、ソース領域・ドレイン領域のＡｌ組成が小さくなるほどオン抵抗が低下していることがわかる。
【００３３】
以上の通り、ゲート領域における半導体層のＡｌ組成を高く維持しても、ソース領域・ドレイン領域のＡｌ組成を低下することでＨＦＥＴのオン抵抗が低くなることが確認できた。これにより、大きな電流密度あるいは大きな利得での駆動と低いオン抵抗とを両立したＨＦＥＴが作製できることがわかった。
【００３４】
特許請求の範囲、明細書、および図面中において示した装置、システムおよび方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００３５】
１００…半導体基板、１０２…ベース基板、１０４…半導体層、１０６…ソース電極、１０８…ドレイン電極、１１０…ゲート電極、１１２…ソース領域、１１４…ドレイン領域、１１６…ゲート領域、１１８…半導体層ソース部、１２０…半導体層ドレイン部、１２２…半導体層ゲート部、１２４…半導体層ソース・ゲート間部、１２６…半導体層ドレイン・ゲート間部、２００…半導体基板、２０２…阻害層、２０４…開口、３００…半導体基板、３０４…半導体層、４００…半導体基板、４０４…開口、５００…デバイス、５０２…ベース基板、５０４…バッファー層、５０６…電子供給層、５０８…スペーサ層、５１０…チャネル層、５１２…スペーサ層、５１４…電子供給層、５１６…ショットキー層、５１８…コンタクト層、５２０…ソース電極、５２２…ドレイン電極、５２４…ゲート電極。
【特許請求の範囲】
【請求項１】
ＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす）からなる半導体層を有し、
前記半導体層が、トランジスタのソースとして機能するソース領域の全部または一部と、前記トランジスタのドレインとして機能するドレイン領域の全部または一部と、前記ソース領域および前記ドレイン領域の間に配置され、前記トランジスタのゲートとして機能するゲート領域の全部または一部とを含み、
前記ゲート領域の全部または一部における前記半導体層の最大電子親和力が、前記ソース領域の全部または一部における前記半導体層の最小電子親和力または前記ドレイン領域の全部または一部における前記半導体層の最小電子親和力より小さい
半導体基板。
【請求項２】
前記半導体層は、前記ソース領域の全部または一部または前記ドレイン領域の全部または一部から前記ゲート領域の全部または一部にかけて、電子親和力が連続的かつ単調に小さくなっているものである
請求項１に記載の半導体基板。
【請求項３】
前記半導体層は、その電子親和力に応じて不純物濃度が変化している
請求項１または請求項２に記載の半導体基板。
【請求項４】
ベース基板を有し、
前記半導体層が前記ベース基板の上に形成され、
前記ベース基板の上に、前記半導体層の成長を阻害する阻害層が形成され、
前記阻害層は、下地結晶層に達する開口が形成されており、
前記半導体層は、前記阻害層の前記開口の内部に、選択エピタキシャル成長により形成されたものである
請求項１から請求項３の何れか一項に記載の半導体基板。
【請求項５】
前記半導体層は、電界効果トランジスタのショットキー層もしくは電荷供給層またはその両方として機能する
請求項１から請求項４の何れか一項に記載の半導体基板。
【請求項６】
前記半導体層は、ＡｌｑＧａ１−ｑＡｓ（ただしｑは、０≦ｑ＜１を満たす）からなり、
前記ゲート領域の全部または一部における前記半導体層の前記ｑの値が、前記ソース領域の全部または一部における前記半導体層の前記ｑの値または前記ドレイン領域の全部または一部における前記半導体層の前記ｑの値より大きい
請求項１から請求項５の何れか一項に記載の半導体基板。
【請求項７】
ＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす）からなる半導体層を有するトランジスタであって、
前記半導体層が、前記トランジスタのソースとして機能するソース領域の全部または一部と、前記トランジスタのドレインとして機能するドレイン領域の全部または一部と、前記ソース領域および前記ドレイン領域の間に配置され、前記トランジスタのゲートとして機能するゲート領域の全部または一部とを含み、
前記ゲート領域の全部または一部における前記半導体層の最大電子親和力が、前記ソース領域の全部または一部における前記半導体層の最小電子親和力または前記ドレイン領域の全部または一部における前記半導体層の最小電子親和力より小さい
トランジスタ。
【請求項８】
ベース基板の上に、結晶の成長を阻害する阻害層を形成する段階と、
前記阻害層に、開口を形成する段階と、
前記開口の内部にＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす）からなる半導体層を選択エピタキシャル成長させる段階と、を有し、
前記半導体層が、前記トランジスタのソースとして機能するソース領域の全部または一部と、前記トランジスタのドレインとして機能するドレイン領域の全部または一部と、前記ソース領域および前記ドレイン領域の間に配置され、前記トランジスタのゲートとして機能するゲート領域の全部または一部とを含み、
前記ゲート領域の全部または一部における前記半導体層の最大電子親和力が、前記ソース領域の全部または一部における前記半導体層の最小電子親和力または前記ドレイン領域の全部または一部における前記半導体層の最小電子親和力より小さくなるよう前記半導体層を形成する
半導体基板の製造方法。
【請求項９】
前記半導体層を選択エピタキシャル成長させる段階において、前記半導体層に含まれる、前記ソース領域の全部または一部、前記ドレイン領域の全部または一部および前記ゲート領域の全部または一部を、前記阻害層をマスクとして前記開口の内部に同時に選択エピタキシャル成長させる
請求項８に記載の半導体基板の製造方法。
【請求項１】
ＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす）からなる半導体層を有し、
前記半導体層が、トランジスタのソースとして機能するソース領域の全部または一部と、前記トランジスタのドレインとして機能するドレイン領域の全部または一部と、前記ソース領域および前記ドレイン領域の間に配置され、前記トランジスタのゲートとして機能するゲート領域の全部または一部とを含み、
前記ゲート領域の全部または一部における前記半導体層の最大電子親和力が、前記ソース領域の全部または一部における前記半導体層の最小電子親和力または前記ドレイン領域の全部または一部における前記半導体層の最小電子親和力より小さい
半導体基板。
【請求項２】
前記半導体層は、前記ソース領域の全部または一部または前記ドレイン領域の全部または一部から前記ゲート領域の全部または一部にかけて、電子親和力が連続的かつ単調に小さくなっているものである
請求項１に記載の半導体基板。
【請求項３】
前記半導体層は、その電子親和力に応じて不純物濃度が変化している
請求項１または請求項２に記載の半導体基板。
【請求項４】
ベース基板を有し、
前記半導体層が前記ベース基板の上に形成され、
前記ベース基板の上に、前記半導体層の成長を阻害する阻害層が形成され、
前記阻害層は、下地結晶層に達する開口が形成されており、
前記半導体層は、前記阻害層の前記開口の内部に、選択エピタキシャル成長により形成されたものである
請求項１から請求項３の何れか一項に記載の半導体基板。
【請求項５】
前記半導体層は、電界効果トランジスタのショットキー層もしくは電荷供給層またはその両方として機能する
請求項１から請求項４の何れか一項に記載の半導体基板。
【請求項６】
前記半導体層は、ＡｌｑＧａ１−ｑＡｓ（ただしｑは、０≦ｑ＜１を満たす）からなり、
前記ゲート領域の全部または一部における前記半導体層の前記ｑの値が、前記ソース領域の全部または一部における前記半導体層の前記ｑの値または前記ドレイン領域の全部または一部における前記半導体層の前記ｑの値より大きい
請求項１から請求項５の何れか一項に記載の半導体基板。
【請求項７】
ＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす）からなる半導体層を有するトランジスタであって、
前記半導体層が、前記トランジスタのソースとして機能するソース領域の全部または一部と、前記トランジスタのドレインとして機能するドレイン領域の全部または一部と、前記ソース領域および前記ドレイン領域の間に配置され、前記トランジスタのゲートとして機能するゲート領域の全部または一部とを含み、
前記ゲート領域の全部または一部における前記半導体層の最大電子親和力が、前記ソース領域の全部または一部における前記半導体層の最小電子親和力または前記ドレイン領域の全部または一部における前記半導体層の最小電子親和力より小さい
トランジスタ。
【請求項８】
ベース基板の上に、結晶の成長を阻害する阻害層を形成する段階と、
前記阻害層に、開口を形成する段階と、
前記開口の内部にＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｚＰ１−ｚ（ただしｘ、ｙおよびｚは、０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ≦１および０≦ｚ≦１を満たす）からなる半導体層を選択エピタキシャル成長させる段階と、を有し、
前記半導体層が、前記トランジスタのソースとして機能するソース領域の全部または一部と、前記トランジスタのドレインとして機能するドレイン領域の全部または一部と、前記ソース領域および前記ドレイン領域の間に配置され、前記トランジスタのゲートとして機能するゲート領域の全部または一部とを含み、
前記ゲート領域の全部または一部における前記半導体層の最大電子親和力が、前記ソース領域の全部または一部における前記半導体層の最小電子親和力または前記ドレイン領域の全部または一部における前記半導体層の最小電子親和力より小さくなるよう前記半導体層を形成する
半導体基板の製造方法。
【請求項９】
前記半導体層を選択エピタキシャル成長させる段階において、前記半導体層に含まれる、前記ソース領域の全部または一部、前記ドレイン領域の全部または一部および前記ゲート領域の全部または一部を、前記阻害層をマスクとして前記開口の内部に同時に選択エピタキシャル成長させる
請求項８に記載の半導体基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−２３３６６８（Ｐ２０１１−２３３６６８Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１０−１０１９２０（Ｐ２０１０−１０１９２０）
【出願日】平成２２年４月２７日（２０１０．４．２７）
【出願人】（０００００２０９３）住友化学株式会社 (8,981)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２２年４月２７日（２０１０．４．２７）
【出願人】（０００００２０９３）住友化学株式会社 (8,981)
【Ｆターム（参考）】
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