半導体発光素子及びその製造方法
【課題】ＬＥＤ素子は静電気で破壊しやすいため保護素子とともに回路基板に実装されることがある。また放熱性や生産性、実装面積効率を考えるとＬＥＤ素子及び保護素子を回路基板にフリップチップ実装することが好ましい。ところが保護素子を回路基板上にフリップチップ実装すると、保護素子の周辺が暗くなってしまうので保護素子を省きたい。
【解決手段】回路基板１２上にフリップチップ実装されるＬＥＤ素子１３は、ｎ型半導体層２１に接続するｎ側バンプ２３とｐ型半導体層２２に接続するｐ側バンプ２４を備えている。このときｎ側バンプ２３から延出したアンダーバンプメタル層２３ａと、ｐ側バンプ２４から延出したアンダーバンプメタル層２４ａとが対向する領域にバリスタ２６が存在する。この結果バリスタ２６によりＬＥＤ素子１３の静電気対策がとられるため回路基板１２に保護素子が不要になった。
【解決手段】回路基板１２上にフリップチップ実装されるＬＥＤ素子１３は、ｎ型半導体層２１に接続するｎ側バンプ２３とｐ型半導体層２２に接続するｐ側バンプ２４を備えている。このときｎ側バンプ２３から延出したアンダーバンプメタル層２３ａと、ｐ側バンプ２４から延出したアンダーバンプメタル層２４ａとが対向する領域にバリスタ２６が存在する。この結果バリスタ２６によりＬＥＤ素子１３の静電気対策がとられるため回路基板１２に保護素子が不要になった。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気による破壊に対する防御手段を備え、回路基板にフリップチップ実装する半導体発光素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体発光素子（以後とくに断らない限りＬＥＤ素子と呼ぶ）を回路基板に実装しパッケージ化した半導体発光装置（以後とくに断らない限りＬＥＤ装置と呼ぶ）が知られている。ＬＥＤ素子の実装方式としては、ワイヤボンディングでＬＥＤ素子と回路基板の電極間を接続するフェイスアップ実装方式と、バンプなどを介して直接的にそれぞれの電極間を接続するフリップチップ実装方式とがある。これらのＬＥＤ装置はＬＥＤ素子が静電気や高電圧のサージに弱いため、回路基板にＬＥＤ素子とともに保護素子を実装することがある。
【０００３】
例えば、特許文献１の図２には静電気に対する保護素子を兼ねたＳｉダイオード素子７（回路基板）上に発光素子１（ＬＥＤ素子）がフリップチップ実装されている様子が示されている。また、特許文献２の図３には、回路基板上に保護素子を配置すると面積効率が低下するという課題に対応するため、絶縁基板１０（回路基板）の上面にＬＥＤチップ３（ＬＥＤ素子）を実装し、下面にツェナーダイオードチップ５を実装している様子が示されている。
【０００４】
一般にＬＥＤ素子と並列ないし直列になんらかの素子を接続すると静電耐圧が向上することが多い。この素子は抵抗やコンデンサでも効果がある。特許文献１及び２では（保護）素子がツェナーダイオードであった。他には例えば特許文献３の請求項１及び２に、ＬＥＤ素子と並列に接続する保護素子が双方ともＬＥＤ素子の順方向電圧以上の電圧において導通するダイオードであり、このダイオードがトリガーダイオード、ベースをオープンにしたトランジスタ、バリスタ、及び逆方向に直列接続したツェナーダイオードであってもよいことが記載されている。
【０００５】
特許文献１の図２に示されたＬＥＤ装置は、発光素子１を実装したＳｉダイオード素子７をリードフレームに再度実装している。特許文献２の図３に示されたＬＥＤ装置であれば樹脂封止すればパッケージが完成する。しかしリードフレームに再実装したり、回路基板裏面に保護素子を設けたりするのでは、ＬＥＤ装置が大きくなったり、製造工程が煩瑣になったりする。実装面積効率及び生産性に加え放熱性も考えあわせると、回路基板の同一面上にＬＥＤ素子と保護素子をフリップチップ実装することが好ましく思える。ところが保護素子を回路基板上にフリップチップ実装すると、保護素子の反射率が低かったり影ができたりしてＬＥＤ装置の発光効率が落ちてしまう。
【０００６】
保護素子を不要としながら静電気による破壊から自分自身を守るための対策として、例えば特許文献４の図１にはバンプ間に容量性の保護部材を備えたＬＥＤ光源のＬＥＤ部分（ＬＥＤ装置）が示されている。この保護部材は、ＴｉＯ２（酸化チタン）やＢａＴｉＯ３（チタン酸バリウム）など比誘電率が１０以上の材料を含むシリコーン樹脂であり、コンデンサとして振舞う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１９１６４１号公報 （図２）
【特許文献２】特開２００１−３６１４０号公報 （図３）
【特許文献３】特開２００２−３３５０１２号公報 （請求項１，２）
【特許文献４】特開２００５−２９４７７９号公報 （図１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献４の図１のように回路基板とＬＥＤ素子を接続するバンプ間に適切な保護部材を備えれば、ＬＥＤ素子をフリップチップ実装したＬＥＤ装置は静電気に対する保護素子が不要となる。特許文献４には図１のＬＥＤ装置（ＬＥＤ光源のＬＥＤ部分）について製造方法に係わる記載がないが、バンプ１０２の間とともに電極１０４，１０５の間にも樹脂１０６が存在することから、バンプ１０２が基板１０３上に形成されたものであり、この基板１０に対し所定の位置に樹脂１０６を塗布してからＬＥＤ１０１をフリップチップ実装したものと推定される。この場合、ＬＥＤ１０１は、ＬＥＤのダイ（バンプを形成していないＬＥＤ素子）が密集して配列したウェハーにバンプを形成することによりバンプ形成を効率化したＬＥＤ素子、すなわちバンプを備えるＬＥＤ素子ではない。また回路基板に保護部材を塗布する方法は、回路基板の電極面を清浄に保てないので、バンプを備えるＬＥＤ素子をフリップチップ実装してＬＥＤ装置を製造する方法には適用できない。
【０００９】
そこで本発明は、この課題に鑑みてなされたものであり、フリップチップ用のバンプを備えていても半導体発光装置への保護素子の実装を不要にでき、且つ製造効率の良好な半導体発光素子及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記課題を解決するため本発明は、ｎ型半導体層に接続するｎ側バンプとｐ型半導体層に接続するｐ側バンプを備える半導体発光素子において、
前記ｎ側バンプから延出したアンダーバンプメタル層と、
前記ｐ側バンプから延出したアンダーバンプメタル層と
が対向する領域に保護部材を備えることを特徴とする。
【００１１】
前記保護部材がバリスタ粉末を含むペーストを焼結したバリスタであることが好ましい。
【００１２】
前記ｎ側バンプ及び前記ｐ側バンプが金バンプであり、該金バンプ上に金錫共晶層、錫層或いは錫と金の積層体を備えることが好ましい。
【００１３】
上記課題を解決するため本発明は、回路基板上にフリップチップ実装する半導体発光素子の製造方法において、
前記半導体発光素子の半導体層が多数配列したウェハーを準備するウェハー準備工程と、
バンプを形成する領域が開口したレジスト膜を形成する第１レジスト膜形成工程と、
前記ウェハーをメッキ液に浸し前記バンプを成長させるバンプ成長工程と、
前記バンプが占める領域以外のメッキ電極を露出させる第１レジスト膜除去工程と、
前記メッキ電極のうちアンダーバンプメタル層の延出部となる領域をマスクする第２レジスト膜形成工程と、
前記メッキ電極のうちマスクされていない部分を除去するエッチング工程と、
前記アンダーバンプメタル層の延出部を露出させる第２レジスト膜除去工程と、
前記延出部にペースト状の保護部材を配置し、該ペースト状の保護部材を固体化する保護部材形成工程と、
前記半導体発光素子を個片化する個片化工程とを備えることを特徴とする。
【００１４】
前記保護部材形成工程において、フォトリソグラフィ法で前記保護部材を充填し、該保
護部材を固体化した後、前記ウェハーを研磨しても良い。
【発明の効果】
【００１５】
本発明の半導体発光素子及び本発明の製造方法で得られる半導体発光素子は、カソードとなるｎ側バンプから延出したアンダーバンプメタル層と、アノードとなるｐ側バンプから延出したアンダーバンプメタル層とを接続するように保護部材を備えているので、ｎ側若しくはｐ側バンプに侵入した静電気によるサージ電流が半導体発光素子の代わりにアンダーバンプメタル層と保護部材を通るため半導体発光素子が破壊されづらくなる。この結果、本発明の半導体発光素子をフリップチップ実装した半導体発光装置は保護素子が不要となる。
【００１６】
また本発明の半導体発光素子は保護部材が一体的に形成されているので、ウェハーをダイシングして半導体発光素子を個片化する工程や、回路基板に配置し接合する工程など静電気の影響が懸念される環境下でも静電耐圧が向上しているため取り扱い易くなっている。さらに、その製造時に、半導体発光素子が密集したウェハーに対し保護部材を形成することができる。すなわち一回で多数の半導体発光素子に保護部材を形成できるので効率的である。保護部材と接続する電極として延出させたアンダーバンプメタル層もバンプ形成時のメッキ電極の残りであるから、半導体発光素子の部材は保護部材以外増えていない。以上のように本発明の半導体発光素子及びその製造方法は製造効率が良い。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態におけるＬＥＤ装置の斜視図。
【図２】図１のＬＥＤ装置の斜視図。
【図３】図２のＬＥＤ素子をバンプ面から見た平面図。
【図４】図２のＬＥＤ素子の断面図。
【図５】図１のＬＥＤ装置の断面図
【図６】図５のＣで示す領域の拡大図。
【図７】図２のＬＥＤ素子を製造するための説明図。
【図８】図２のＬＥＤ素子を製造するための説明図。
【図９】本発明の第２実施形態におけるＬＥＤ素子をバンプ面から見た平面図。
【図１０】図９のＬＥＤ素子の断面図。
【発明を実施するための形態】
【００１８】
以下、添付図１〜１０を参照しながら本発明の好適な実施形態について詳細に説明する。なお図面の説明において、同一または相当要素には同一の符号を付し、重複する説明は省略する。また説明のため部材の縮尺は適宜変更している。
（第１実施形態）
【００１９】
添付図１〜８を参照して本発明の第１実施形態を詳細に説明する。図１は本実施形態のＬＥＤ装置（半導体発光装置）の外観を説明するために描いたＬＥＤ装置１０の斜視図である。ＬＥＤ装置１０において、回路基板１２上に蛍光体を含有した樹脂層１１が積層している。樹脂層１１は蛍光体を含有するシリコーン樹脂からなる。
【００２０】
図２により図１のＬＥＤ装置１０に実装されたＬＥＤ素子１３の実装状況を説明する。図２は図１のＬＥＤ装置１０から樹脂層１１を剥がしとった状態のＬＥＤ装置１０の斜視図である。図２に示すように回路基板１２は、板材１６と、板材１６上に形成された−電極１４と＋電極１５を含んでいる。回路基板１２上にフリップチップ実装されたＬＥＤ素子１３は、ｎ側バンプ（カソード、図示せず）及びｐ側バンプ（アノード、図示せず）がそれぞれ−電極１４と＋電極１５に接続している。
【００２１】
図３によりＬＥＤ素子１３のバンプ面を説明する。図３（ａ）はＬＥＤ素子１３をバンプ面側から眺めた平面図である。ｎ型半導体層２１は、上層にあるｐ型半導体層２２から一部分が露出している。このｎ型半導体層２１の露出部にｎ側バンプ２３があり、ｐ型半導体層２２上にｐ側バンプ２４がある。ｎ側バンプ２３とｐ側バンプ２４の間にはバリスタ２６（保護部材）が存在する。なおｎ側バンプ２３はｐ側バンプ２４より平面積が小さく、ｎ側バンプ２３およびｐ側バンプ２４は電解メッキ法で形成した金バンプである。また保護膜は図示していない。
【００２２】
図３（ｂ）により保護膜とアンダーバンプメタル層の延出部について説明する。図３（ｂ）は、図３（ａ）のＬＥＤ素子１３からｎ側及びｐ側バンプ２２，２３並びにバリスタ２６を除去した状態の平面図である。図中、ｐ型半導体層２２、ｎ側バンプ２３、ｐ側バンプ２４、及びバリスタ２６の外形を点線で示し、保護膜２７の外形を実線とし、アンダーバンプメタル層の延出部を塗りつぶした。保護膜２７はＬＥＤ素子１３の外周部を除く領域に存在し、ｎ側バンプ２３及びｐ側バンプ２４が占める領域の内側に開口２７ａ、２７ｂを備えている。ｎ側バンプ２３のアンダーバンプメタル（以下ＵＢＭと呼ぶ）層２３ａは図の中心方向に延出している。これに対しｐ側バンプ２４のＵＢＭ層２４ａは図の右斜め上方向に延出している。ＵＢＭ層２３ａ及びＵＢＭ層２４ａの延出部はｎ型半導体層２１の露出部で対向しており、その間隙は約５０μｍである。ここでＵＢＭ層２３ａ，２４ａは、ｎ側及びｐ側バンプ２３，２４を成長させるためのメッキ電極の一部が、ｎ側及びｐ側バンプ２３，２４を電気的に分離したときに残ったものである。一般的にはＵＢＭ層とｎ側或いはｐ側バンプ２３，２４はほぼ同じ平面形状で積層しているが、本実施形態の場合、通常と異なりＵＢＭ層２３ａ，２４ａがｎ側及びｐ側バンプ２３，２４から延出している。
【００２３】
バリスタ２６は、直径が５〜１０μｍの酸化亜鉛（ＺｎＯ）粒子をＭｎ，Ｃｏ酸化物等の無機質絶縁膜で被覆したバリスタ粒子と、オルガノポリシロキサン或いはシリコーン樹脂等のバインダとを混練したペーストを焼結したものである。ＵＭＢ層２３ａ，２３ｂの間隙は約５０μｍであり、一つのバリスタ粒子は約３Ｖのしきい値電圧が得られるので、この間隙においてバリスタ粒子が５から１０個直列に並ぶことから、バリスタ２６のしきい値は約１５〜３０Ｖとなる。
【００２４】
図４によりＬＥＤ素子１３の断面を説明する。図４は図３のＢ−Ｂ線に沿ったＬＥＤ素子１３の断面図である。なおｎ側及びｐ側バンプ２３，２４、並びにＵＢＭ層２３ａ，２４ａの対向箇所を同時に示すため図３においてＢ−Ｂ線を屈曲させている。図４に示すように、サファイア基板２５の下にｎ型半導体層２１があり、さらにｎ型半導体層２１の下面にはｐ型半導体層２２が形成されている。保護膜２７は、ＬＥＤ素子１３の外周部を除くｎ型半導体素子及びｐ型半導体素子の表面に形成され、ｎ型半導体層２１の占める領域とｐ型半導体層２２の占める領域にそれぞれ開口部２７ａ，２７ｂ（番号は図示せず）を備えている。それぞれの開口部２７ａ，２７ｂでは、ｎ型半導体層２１とｎ側バンプ２３、ｐ型半導体層２２とｐ側バンプ２４とが電気的に接続している。ＵＢＭ層２３ａはｎ側バンプ２３に積層し、一部がｎ側バンプ２３から延出している。ＵＢＭ層２４ａはｐ側バンプ２４に積層し、一部がｐ側バンプ２４から延出し、その先端がｎ型半導体領域の露出部にまで至っている。ｎ型半導体層２１の露出部に存在するＵＢＭ層２４ａは、保護膜２７によりｎ型半導体層２１と絶縁している。バリスタ２６は、ｎ側バンプ２３とｐ側バンプ２４の間に充填されて、保護膜２７の一部分とともにＵＢＭ層２３，２４ａの延出部を覆っている。
【００２５】
サファイア基板２５は厚さが１００〜３００μｍ、ｎ型半導体層２１は厚さが５μｍ程度である。ｐ型半導体層２２は総厚が１μｍ程度であり、厚みが１００〜２００ｎｍのｐ型ＧａＮ層を含んでいる。保護膜は厚さが３００ｎｍ程度でＳｉＯ２からなる。ｎ側バン
プ及びｐ側バンプ２３，２４は厚さが１０〜３０μｍである。発光層（図示せず）は、ｎ型半導体層２１とｐ型半導体層２２の境界部にあり、平面的な形状は概ねｐ型半導体層２２に等しい。
【００２６】
図５によりＬＥＤ装置１０の積層構造を説明する。図５は、図２のＡ−Ａ線に沿うようにして描いた図１のＬＥＤ装置１０の断面図である。なおＬＥＤ素子１３のｎ側及びｐ側バンプ２３，２４、ＵＢＭ層２３ａ，２４ａ、並びに回路基板１２のスルーホール１４ａ，１５ａを同時に図示できるよう図２においてＡ−Ａ線を屈曲させた。またＬＥＤ素子１３の断面は図４にたいし簡略化して描いている（保護膜２７は省略）。
【００２７】
図５に示すように、回路基板１２は板材１６と−及び＋電極１４，１５、スルーホール電極１４ａ，１５ａ、出力電極１４ｂ，１５ｂからなっている。板材１６の上面に形成された−電極１４及び＋電極１５は、マザー基板（図示せず）の電極と接続するため板材１６の下面に形成された出力電極１４ｂ，１５ｂとそれぞれスルーホール１４ａ，１５ａで接続している。ＬＥＤ素子１３はフリップチップ実装され、ｎ側バンプ２３及びｐ側バンプ２４がそれぞれ−及び＋電極１４，１５と接続している。蛍光体を含有した樹脂層１１は回路基板１２の上面とＬＥＤ素子１３の周囲を覆っている。回路基板１２の板材１６は厚さが３００μｍでアルミナからなる。−及び＋電極１４，１５と出力電極１４ｂ，１５ｂは厚さが１０〜３０μｍでニッケルと金を積層した銅箔である。スルーホール１４ａ，１５ａは直径が２００μｍで銅ペーストが充填されている。樹脂層１１は厚さが４００μｍ程度でシリコーンからなる。
【００２８】
図６により回路基板１２からｎ型半導体層２１に至る積層構造を詳細に説明する。図６は図５のＣで囲んだ領域の拡大図である。回路基板１２の板材１６上には、＋電極１５、金錫共晶層２４ｃ、金バンプ部２４ｂ、ＵＢＭ（アンダーバンプメタル）層２４ａ、金属層２２ｂ、ｐ型ＧａＮ層２２ａ、発光層２１ａ、ｎ型半導体層２１が積層している。ｐ側バンプ２４は、金錫共晶層２４ｃ、金バンプ部２４ｂ、ＵＢＭ層２４ａの積層物であり、ｐ型半導体層２２は金属層２２ｂとｐ型ＧａＮ層２２ａの積層物である。
【００２９】
＋電極１５は、厚さが１０〜３０μｍの銅箔と、厚さが２μｍ程度のＮｉ層と厚さが０．３μｍ程度のＡｕ層が積層した構造になっている。金錫共晶層２４ｃは厚さが２〜３μｍでｐ側バンプ２４と＋電極１５を接合する。融点を３００℃〜４２０℃に設定できる金錫共晶接合は、比較的低温で接合できるにもかかわらず２５０℃前後のリフロー温度では接合を維持できるので、ＬＥＤ装置１０をマザー基板に実装するときに有利な接合法となる。金バンプ部２４ｂは厚さが１０〜３０μｍである。ＵＢＭ層２４ａは、金バンプ部２４ｂを電解メッキ法で形成する際の共通電極（メッキ電極ともいう）の一部が金バンプ部２４ｂを電気的に孤立させるときに残ったものであり、厚さが０．３μｍで、ＴｉＷとＡｕの２層構造になっている。
【００３０】
金属層２２ｂは、電流分布の改善やオーミックコンタクト、反射機能、原子拡散防止など様々な目的を達成するためＩＴＯ層、Ａｇ層、金層など複数の金属薄膜が積層したものである。金属層２２ｂとｐ型ＧａＮ層２２ａからなるｐ型半導体層２２は厚さが約１μｍである。ＧａＮ障壁層とＩｎＧａＮ井戸層からなる発光層２１ａは厚さが６０ｎｍであり、ｎ型ＧａＮからなるｎ型半導体層２１は厚さが約５μｍである。
【００３１】
図７と図８により本実施形態のＬＥＤ素子１３の製造方法を説明する。図７はウェハー準備からバンプ形成までの工程の説明図であり、図８は保護部材の配置から個片化までの工程の説明図である。
【００３２】
図７において（ａ）はウェハー準備工程である。ウェハー７１は、サファイア基板２５上
にｎ型半導体層２１が積層し、ｎ型半導体層２１上に複数のｐ型半導体層２２が形成されている。なお保護膜２７（図示せず）も形成済みである。（ｂ）はウェハー７１の上面全体にメッキ電極７２をスパッタ法で形成するメッキ電極形成工程である。（ｃ）はバンプを形成させる領域が開口したレジスト膜７３を形成する第１レジスト膜形成工程である。（ｄ）はウェハー７１をメッキ液（図示せず）に浸し金バンプ部２３ｂ、２４ｂを成長させるバンプ成長工程である。（ｅ）は金バンプ部２３ｂ、２４ｂが占める領域以外のメッキ電極７２を露出させる第１レジスト膜除去工程である。（ｆ）はメッキ電極７２のうちＵＢＭ層の延出部となる領域をマスクするため、レジスト膜７４を形成する第２レジスト膜形成工程である。（ｇ）は、レジスト膜７４（及び金バンプ部２３ｂ、２４ｂ）でマスクされていないメッキ電極７２を除去し、ＵＢＭ層２３ａ，２４ａ（延出部を含む）を形成するエッチング工程である。（ｈ）はＵＢＭ層２３ａ，２４ａの延出部を露出させるためレジスト膜７４を除去する第２レジスト膜除去工程である。
【００３３】
図８において、（ａ）は図７（ｈ）と同じ図であり、ウェハー７１上に金バンプ部２３ｂ、２４ｂとＵＢＭ層２３ａ，２４ａが形成された状態を示している。（ｂ）は保護部材形成工程において保護部材を充填する領域が開口したレジスト膜７５を形成する工程である。（ｃ）は保護部材形成工程においてウェハー７１の上面からペースト状のバリスタ２６を塗布し、その後バリスタ２６を焼結し固体化する工程を示している。なおバリスタ２６を塗布したら、バリスタ粒子の整列状態を改善するためバリスタ２６をプレスすることが好ましい。（ｄ）は保護部材形成工程においてバリスタ２６及びレジスト膜７２の上面を研磨してｎ側及びｐ側の金バンプ部２３ｂ，２４ｂの表面を露出させる工程である。このときそれぞれの金バンプ部２３ｂ、２４ｂの一部も研磨されている。このようにしてバリスタ２６はｎ側及びｐ側バンプ２３，２４の間の所望に位置に配置される。
【００３４】
（ｅ）はｎ側及びｐ側の金バンプ部２３ｂ，２４ｂの上面に金錫共結晶層を形成するためのレジスト膜７８を配置する工程を示している。このときレジスト膜７６はｎ側及びｐ側の金バンプ部２３ｂ，２４ｂの上面よりも若干狭く開口させておくと良い。これは共晶接合時に金錫共晶層２３ｃ、２４ｃが広がるので、逃げとなる領域を確保するためである。（ｆ）は金錫共晶層２３ｃ、２４ｃをスパッタ法で形成する工程を示している。（ｇ）はレジスト膜７５，７６を除去する工程を示している。（ｈ）はウェハー７１を切断してＬＥＤ素子１３を個片化する個片化工程を示している。
（第２実施形態）
【００３５】
添付図９，１０を参照しながら、本発明の第２実施形態について詳細に説明する。ＬＥＤ装置の外観および回路基板１２は第１実施形態の図１，２と等しい。なお本実施形態ではＬＥＤ素子１３ｂが回路基板１２にフリップチップ実装されているものとする。
【００３６】
図９によりＬＥＤ素子１３ｂのバンプ面を説明する。図９はＬＥＤ素子１３ｂをバンプ面側から眺めた平面図である。ＬＥＤ素子１３ｂの電極面にはｎ側バンプ２３とｐ側バンプ２４が存在し、ｎ側及びｐ側バンプ２３，２４が占める領域以外をバリスタ２６ｂが覆っている。ＬＥＤ素子１３ｂと第１実施形態のＬＥＤ素子１３は、バリスタ２６ｂとバリスタ２６以外は等しい。また第１実施形態１のＬＥＤ素子１と同様にバリスタ２６ｂのしきい値は約１５〜３０Ｖとなる。
【００３７】
図１０によりＬＥＤ素子１３ｂの断面を説明する。図１０は図９のＤ−Ｄ線に沿ったＬＥＤ素子１３ｂの断面図である。前述のようにサファイア基板２５、ｎ型及びｐ型半導体層２１，２２、ｎ側及びｐ側バンプ２３，２４、保護膜２７は、第１実施形態のＬＥＤ素子１３と同じものである。ＬＥＤ素子１３ｂは、ＬＥＤ素子１３に対しバリスタ２６ｂが周辺部にも存在することが相違している。
【００３８】
本実施形態は、バリスタ２６ｂがｎ側及びｐ側バンプ２３，２４間に局在していないため、図８で示した第１実施形態のＬＥＤ素子１３の製造工程に対し、（ｂ）の保護部材形成工程において保護部材を充填する領域及びその周囲の領域が開口したレジスト膜７５を形成する工程が省略できる。
【００３９】
第１，２実施形態では保護部材がバリスタ２６，２６ｂであった。しかしながら保護部材はバリスタに限られず、最初はペースト状態で充填後固体化できる静電気保護部材であれば良い。カーボンをバインダ中に混練した抵抗ペースト、高誘電率の粒子をバインダ中に混練した容量性のペースト、表面に不導体層を設けた金属粒子をバインダ中に混練した静電気保護用ペーストなどが使える。
【００４０】
第１，２実施形態ではバインダは樹脂であったが、ガラスフリットを含有させても良い。ガラスフリットを含有させると焼結温度を上昇させなければならないが、静電気保護部材の強度を増すことができる。
【００４１】
第１，２実施形態ではｎ側及びｐ側バンプ２３，２４は電解メッキ法で形成した金バンプであった。しかしながらバンプのコアとなる部材は金に限られず、半田や銅、アルミニウムなど他の合金や金属材料であっても良い。なお金バンプであれば前述のように金錫共晶による接合が適用できるのでリフロー時の安定性が保証される。
【００４２】
第１，２実施形態では図８（ｄ）の研磨工程の後に金錫共晶層２３ｃ，２４ｃ形成していた。金バンプ部２３ｂ，２４ｂを研磨しなくても済むなら（例えば図８（ｃ）でバリスタ２６充填量を少なくする）、図７（ｄ）のバンプ成長工程の直後、すなわちレジスト膜７３を付けたまま金バンプ部２３ｂ，２４ｂ上に金錫共晶層２３ｃ，２４ｃを形成しても良い。この場合、金錫共晶層２３ｃ，２４ｃはスパッタ法、蒸着或いはＣＶＤ法で形成しても良いが、金錫共晶層２３ｃ，２４ｃを錫（接合時に金バンプ部から錫層に金が溶けだし金錫合金となる）或いは錫と金の積層体にすると金錫共晶層２３ｃ，２４ｃを電解メッキ法で形成できる。なお電解メッキ法は大気中で製造できるので手軽である。
【００４３】
また、第１，２実施形態では金錫共晶層２３ｃ，２４ｃをｎ側及びｐ側バンプ２３，２４上に形成していた。金錫共晶層は回路基板１２の−及び＋電極１４，１５上に形成しても良い。しかしながら、ＬＥＤ素子１３，１３ｂが回路基板１２より平面積が小さいのでＬＥＤ素子１３，１３ｂ側に金錫共晶層を形成した方が取り扱いが楽であり、スパッタ法や蒸着法では金錫材料の使用効率が高くなる。
【００４４】
第１，２実施形態ではバリスタ２６、２６ｂをホトリソグラフィ法で配置していた。しかしながら保護部材の配置法はホトグラフィ法に限らず、ディスペンサを用いた塗布法やマスクを用いた印刷法であっても良い。なおホトリソグラフィ法は位置精度が高いのでＵＢＭ層２３ａ，２４ａの対向部がｎ型半導体層の露出部（ｎ側バンプ２３の近傍）にあっても正確にこの対向部に保護部材を配置できる。ここでｎ型半導体層２１の露出部にＵＢＭ層２３ａ，２４ａの対向部を設けたのは、静電気がバリスタ２６，２６ｂを通過したときに発する熱をｎ型半導体層２１の露出部に局在させ、熱による被害を小さくすることに配慮したものである。
【００４５】
塗布法や印刷法を適用する場合はＵＢＭの延出部の対向領域をｎ側バンプとｐ側バンプの中間付近に設け、必要とする位置精度を緩和しても良い。このときＵＢＭ層の延出部が保護部材で覆われなくでも、ＵＢＭ層表面が金メッキされているので信頼性が損なわれることはない。
【符号の説明】
【００４６】
１０…ＬＥＤ装置（半導体発光装置）、
１１…樹脂層、
１２…回路基板、
１３，１３ｂ…ＬＥＤ素子（半導体発光素子）、
１４…−電極、
１４ａ，１５ａ…スルーホール、
１４ｂ，１５ｂ…出力電極、
１５…＋電極、
１６…板材、
２１…ｎ型半導体層、
２１ａ…発光層、
２２…ｐ型半導体層、
２２ａ…ｐ型ＧａＮ層、
２２ｂ…金属層、
２３…ｎ側バンプ、
２３ａ，２４ａ…ＵＢＭ層、
２３ｂ，２４ｂ…金バンプ部、
２３ｃ，２４ｃ…金錫共晶層、
２４…ｐ側バンプ、
２５…サファイア基板、
２６，２６ｂ…バリスタ、
２７…保護膜、
２７ａ…開口、
７１…ウェハー、
７２…メッキ電極、
７３，７４，７５，７６…レジスト膜。
【技術分野】
【０００１】
本発明は、静電気による破壊に対する防御手段を備え、回路基板にフリップチップ実装する半導体発光素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体発光素子（以後とくに断らない限りＬＥＤ素子と呼ぶ）を回路基板に実装しパッケージ化した半導体発光装置（以後とくに断らない限りＬＥＤ装置と呼ぶ）が知られている。ＬＥＤ素子の実装方式としては、ワイヤボンディングでＬＥＤ素子と回路基板の電極間を接続するフェイスアップ実装方式と、バンプなどを介して直接的にそれぞれの電極間を接続するフリップチップ実装方式とがある。これらのＬＥＤ装置はＬＥＤ素子が静電気や高電圧のサージに弱いため、回路基板にＬＥＤ素子とともに保護素子を実装することがある。
【０００３】
例えば、特許文献１の図２には静電気に対する保護素子を兼ねたＳｉダイオード素子７（回路基板）上に発光素子１（ＬＥＤ素子）がフリップチップ実装されている様子が示されている。また、特許文献２の図３には、回路基板上に保護素子を配置すると面積効率が低下するという課題に対応するため、絶縁基板１０（回路基板）の上面にＬＥＤチップ３（ＬＥＤ素子）を実装し、下面にツェナーダイオードチップ５を実装している様子が示されている。
【０００４】
一般にＬＥＤ素子と並列ないし直列になんらかの素子を接続すると静電耐圧が向上することが多い。この素子は抵抗やコンデンサでも効果がある。特許文献１及び２では（保護）素子がツェナーダイオードであった。他には例えば特許文献３の請求項１及び２に、ＬＥＤ素子と並列に接続する保護素子が双方ともＬＥＤ素子の順方向電圧以上の電圧において導通するダイオードであり、このダイオードがトリガーダイオード、ベースをオープンにしたトランジスタ、バリスタ、及び逆方向に直列接続したツェナーダイオードであってもよいことが記載されている。
【０００５】
特許文献１の図２に示されたＬＥＤ装置は、発光素子１を実装したＳｉダイオード素子７をリードフレームに再度実装している。特許文献２の図３に示されたＬＥＤ装置であれば樹脂封止すればパッケージが完成する。しかしリードフレームに再実装したり、回路基板裏面に保護素子を設けたりするのでは、ＬＥＤ装置が大きくなったり、製造工程が煩瑣になったりする。実装面積効率及び生産性に加え放熱性も考えあわせると、回路基板の同一面上にＬＥＤ素子と保護素子をフリップチップ実装することが好ましく思える。ところが保護素子を回路基板上にフリップチップ実装すると、保護素子の反射率が低かったり影ができたりしてＬＥＤ装置の発光効率が落ちてしまう。
【０００６】
保護素子を不要としながら静電気による破壊から自分自身を守るための対策として、例えば特許文献４の図１にはバンプ間に容量性の保護部材を備えたＬＥＤ光源のＬＥＤ部分（ＬＥＤ装置）が示されている。この保護部材は、ＴｉＯ２（酸化チタン）やＢａＴｉＯ３（チタン酸バリウム）など比誘電率が１０以上の材料を含むシリコーン樹脂であり、コンデンサとして振舞う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１９１６４１号公報 （図２）
【特許文献２】特開２００１−３６１４０号公報 （図３）
【特許文献３】特開２００２−３３５０１２号公報 （請求項１，２）
【特許文献４】特開２００５−２９４７７９号公報 （図１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献４の図１のように回路基板とＬＥＤ素子を接続するバンプ間に適切な保護部材を備えれば、ＬＥＤ素子をフリップチップ実装したＬＥＤ装置は静電気に対する保護素子が不要となる。特許文献４には図１のＬＥＤ装置（ＬＥＤ光源のＬＥＤ部分）について製造方法に係わる記載がないが、バンプ１０２の間とともに電極１０４，１０５の間にも樹脂１０６が存在することから、バンプ１０２が基板１０３上に形成されたものであり、この基板１０に対し所定の位置に樹脂１０６を塗布してからＬＥＤ１０１をフリップチップ実装したものと推定される。この場合、ＬＥＤ１０１は、ＬＥＤのダイ（バンプを形成していないＬＥＤ素子）が密集して配列したウェハーにバンプを形成することによりバンプ形成を効率化したＬＥＤ素子、すなわちバンプを備えるＬＥＤ素子ではない。また回路基板に保護部材を塗布する方法は、回路基板の電極面を清浄に保てないので、バンプを備えるＬＥＤ素子をフリップチップ実装してＬＥＤ装置を製造する方法には適用できない。
【０００９】
そこで本発明は、この課題に鑑みてなされたものであり、フリップチップ用のバンプを備えていても半導体発光装置への保護素子の実装を不要にでき、且つ製造効率の良好な半導体発光素子及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記課題を解決するため本発明は、ｎ型半導体層に接続するｎ側バンプとｐ型半導体層に接続するｐ側バンプを備える半導体発光素子において、
前記ｎ側バンプから延出したアンダーバンプメタル層と、
前記ｐ側バンプから延出したアンダーバンプメタル層と
が対向する領域に保護部材を備えることを特徴とする。
【００１１】
前記保護部材がバリスタ粉末を含むペーストを焼結したバリスタであることが好ましい。
【００１２】
前記ｎ側バンプ及び前記ｐ側バンプが金バンプであり、該金バンプ上に金錫共晶層、錫層或いは錫と金の積層体を備えることが好ましい。
【００１３】
上記課題を解決するため本発明は、回路基板上にフリップチップ実装する半導体発光素子の製造方法において、
前記半導体発光素子の半導体層が多数配列したウェハーを準備するウェハー準備工程と、
バンプを形成する領域が開口したレジスト膜を形成する第１レジスト膜形成工程と、
前記ウェハーをメッキ液に浸し前記バンプを成長させるバンプ成長工程と、
前記バンプが占める領域以外のメッキ電極を露出させる第１レジスト膜除去工程と、
前記メッキ電極のうちアンダーバンプメタル層の延出部となる領域をマスクする第２レジスト膜形成工程と、
前記メッキ電極のうちマスクされていない部分を除去するエッチング工程と、
前記アンダーバンプメタル層の延出部を露出させる第２レジスト膜除去工程と、
前記延出部にペースト状の保護部材を配置し、該ペースト状の保護部材を固体化する保護部材形成工程と、
前記半導体発光素子を個片化する個片化工程とを備えることを特徴とする。
【００１４】
前記保護部材形成工程において、フォトリソグラフィ法で前記保護部材を充填し、該保
護部材を固体化した後、前記ウェハーを研磨しても良い。
【発明の効果】
【００１５】
本発明の半導体発光素子及び本発明の製造方法で得られる半導体発光素子は、カソードとなるｎ側バンプから延出したアンダーバンプメタル層と、アノードとなるｐ側バンプから延出したアンダーバンプメタル層とを接続するように保護部材を備えているので、ｎ側若しくはｐ側バンプに侵入した静電気によるサージ電流が半導体発光素子の代わりにアンダーバンプメタル層と保護部材を通るため半導体発光素子が破壊されづらくなる。この結果、本発明の半導体発光素子をフリップチップ実装した半導体発光装置は保護素子が不要となる。
【００１６】
また本発明の半導体発光素子は保護部材が一体的に形成されているので、ウェハーをダイシングして半導体発光素子を個片化する工程や、回路基板に配置し接合する工程など静電気の影響が懸念される環境下でも静電耐圧が向上しているため取り扱い易くなっている。さらに、その製造時に、半導体発光素子が密集したウェハーに対し保護部材を形成することができる。すなわち一回で多数の半導体発光素子に保護部材を形成できるので効率的である。保護部材と接続する電極として延出させたアンダーバンプメタル層もバンプ形成時のメッキ電極の残りであるから、半導体発光素子の部材は保護部材以外増えていない。以上のように本発明の半導体発光素子及びその製造方法は製造効率が良い。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態におけるＬＥＤ装置の斜視図。
【図２】図１のＬＥＤ装置の斜視図。
【図３】図２のＬＥＤ素子をバンプ面から見た平面図。
【図４】図２のＬＥＤ素子の断面図。
【図５】図１のＬＥＤ装置の断面図
【図６】図５のＣで示す領域の拡大図。
【図７】図２のＬＥＤ素子を製造するための説明図。
【図８】図２のＬＥＤ素子を製造するための説明図。
【図９】本発明の第２実施形態におけるＬＥＤ素子をバンプ面から見た平面図。
【図１０】図９のＬＥＤ素子の断面図。
【発明を実施するための形態】
【００１８】
以下、添付図１〜１０を参照しながら本発明の好適な実施形態について詳細に説明する。なお図面の説明において、同一または相当要素には同一の符号を付し、重複する説明は省略する。また説明のため部材の縮尺は適宜変更している。
（第１実施形態）
【００１９】
添付図１〜８を参照して本発明の第１実施形態を詳細に説明する。図１は本実施形態のＬＥＤ装置（半導体発光装置）の外観を説明するために描いたＬＥＤ装置１０の斜視図である。ＬＥＤ装置１０において、回路基板１２上に蛍光体を含有した樹脂層１１が積層している。樹脂層１１は蛍光体を含有するシリコーン樹脂からなる。
【００２０】
図２により図１のＬＥＤ装置１０に実装されたＬＥＤ素子１３の実装状況を説明する。図２は図１のＬＥＤ装置１０から樹脂層１１を剥がしとった状態のＬＥＤ装置１０の斜視図である。図２に示すように回路基板１２は、板材１６と、板材１６上に形成された−電極１４と＋電極１５を含んでいる。回路基板１２上にフリップチップ実装されたＬＥＤ素子１３は、ｎ側バンプ（カソード、図示せず）及びｐ側バンプ（アノード、図示せず）がそれぞれ−電極１４と＋電極１５に接続している。
【００２１】
図３によりＬＥＤ素子１３のバンプ面を説明する。図３（ａ）はＬＥＤ素子１３をバンプ面側から眺めた平面図である。ｎ型半導体層２１は、上層にあるｐ型半導体層２２から一部分が露出している。このｎ型半導体層２１の露出部にｎ側バンプ２３があり、ｐ型半導体層２２上にｐ側バンプ２４がある。ｎ側バンプ２３とｐ側バンプ２４の間にはバリスタ２６（保護部材）が存在する。なおｎ側バンプ２３はｐ側バンプ２４より平面積が小さく、ｎ側バンプ２３およびｐ側バンプ２４は電解メッキ法で形成した金バンプである。また保護膜は図示していない。
【００２２】
図３（ｂ）により保護膜とアンダーバンプメタル層の延出部について説明する。図３（ｂ）は、図３（ａ）のＬＥＤ素子１３からｎ側及びｐ側バンプ２２，２３並びにバリスタ２６を除去した状態の平面図である。図中、ｐ型半導体層２２、ｎ側バンプ２３、ｐ側バンプ２４、及びバリスタ２６の外形を点線で示し、保護膜２７の外形を実線とし、アンダーバンプメタル層の延出部を塗りつぶした。保護膜２７はＬＥＤ素子１３の外周部を除く領域に存在し、ｎ側バンプ２３及びｐ側バンプ２４が占める領域の内側に開口２７ａ、２７ｂを備えている。ｎ側バンプ２３のアンダーバンプメタル（以下ＵＢＭと呼ぶ）層２３ａは図の中心方向に延出している。これに対しｐ側バンプ２４のＵＢＭ層２４ａは図の右斜め上方向に延出している。ＵＢＭ層２３ａ及びＵＢＭ層２４ａの延出部はｎ型半導体層２１の露出部で対向しており、その間隙は約５０μｍである。ここでＵＢＭ層２３ａ，２４ａは、ｎ側及びｐ側バンプ２３，２４を成長させるためのメッキ電極の一部が、ｎ側及びｐ側バンプ２３，２４を電気的に分離したときに残ったものである。一般的にはＵＢＭ層とｎ側或いはｐ側バンプ２３，２４はほぼ同じ平面形状で積層しているが、本実施形態の場合、通常と異なりＵＢＭ層２３ａ，２４ａがｎ側及びｐ側バンプ２３，２４から延出している。
【００２３】
バリスタ２６は、直径が５〜１０μｍの酸化亜鉛（ＺｎＯ）粒子をＭｎ，Ｃｏ酸化物等の無機質絶縁膜で被覆したバリスタ粒子と、オルガノポリシロキサン或いはシリコーン樹脂等のバインダとを混練したペーストを焼結したものである。ＵＭＢ層２３ａ，２３ｂの間隙は約５０μｍであり、一つのバリスタ粒子は約３Ｖのしきい値電圧が得られるので、この間隙においてバリスタ粒子が５から１０個直列に並ぶことから、バリスタ２６のしきい値は約１５〜３０Ｖとなる。
【００２４】
図４によりＬＥＤ素子１３の断面を説明する。図４は図３のＢ−Ｂ線に沿ったＬＥＤ素子１３の断面図である。なおｎ側及びｐ側バンプ２３，２４、並びにＵＢＭ層２３ａ，２４ａの対向箇所を同時に示すため図３においてＢ−Ｂ線を屈曲させている。図４に示すように、サファイア基板２５の下にｎ型半導体層２１があり、さらにｎ型半導体層２１の下面にはｐ型半導体層２２が形成されている。保護膜２７は、ＬＥＤ素子１３の外周部を除くｎ型半導体素子及びｐ型半導体素子の表面に形成され、ｎ型半導体層２１の占める領域とｐ型半導体層２２の占める領域にそれぞれ開口部２７ａ，２７ｂ（番号は図示せず）を備えている。それぞれの開口部２７ａ，２７ｂでは、ｎ型半導体層２１とｎ側バンプ２３、ｐ型半導体層２２とｐ側バンプ２４とが電気的に接続している。ＵＢＭ層２３ａはｎ側バンプ２３に積層し、一部がｎ側バンプ２３から延出している。ＵＢＭ層２４ａはｐ側バンプ２４に積層し、一部がｐ側バンプ２４から延出し、その先端がｎ型半導体領域の露出部にまで至っている。ｎ型半導体層２１の露出部に存在するＵＢＭ層２４ａは、保護膜２７によりｎ型半導体層２１と絶縁している。バリスタ２６は、ｎ側バンプ２３とｐ側バンプ２４の間に充填されて、保護膜２７の一部分とともにＵＢＭ層２３，２４ａの延出部を覆っている。
【００２５】
サファイア基板２５は厚さが１００〜３００μｍ、ｎ型半導体層２１は厚さが５μｍ程度である。ｐ型半導体層２２は総厚が１μｍ程度であり、厚みが１００〜２００ｎｍのｐ型ＧａＮ層を含んでいる。保護膜は厚さが３００ｎｍ程度でＳｉＯ２からなる。ｎ側バン
プ及びｐ側バンプ２３，２４は厚さが１０〜３０μｍである。発光層（図示せず）は、ｎ型半導体層２１とｐ型半導体層２２の境界部にあり、平面的な形状は概ねｐ型半導体層２２に等しい。
【００２６】
図５によりＬＥＤ装置１０の積層構造を説明する。図５は、図２のＡ−Ａ線に沿うようにして描いた図１のＬＥＤ装置１０の断面図である。なおＬＥＤ素子１３のｎ側及びｐ側バンプ２３，２４、ＵＢＭ層２３ａ，２４ａ、並びに回路基板１２のスルーホール１４ａ，１５ａを同時に図示できるよう図２においてＡ−Ａ線を屈曲させた。またＬＥＤ素子１３の断面は図４にたいし簡略化して描いている（保護膜２７は省略）。
【００２７】
図５に示すように、回路基板１２は板材１６と−及び＋電極１４，１５、スルーホール電極１４ａ，１５ａ、出力電極１４ｂ，１５ｂからなっている。板材１６の上面に形成された−電極１４及び＋電極１５は、マザー基板（図示せず）の電極と接続するため板材１６の下面に形成された出力電極１４ｂ，１５ｂとそれぞれスルーホール１４ａ，１５ａで接続している。ＬＥＤ素子１３はフリップチップ実装され、ｎ側バンプ２３及びｐ側バンプ２４がそれぞれ−及び＋電極１４，１５と接続している。蛍光体を含有した樹脂層１１は回路基板１２の上面とＬＥＤ素子１３の周囲を覆っている。回路基板１２の板材１６は厚さが３００μｍでアルミナからなる。−及び＋電極１４，１５と出力電極１４ｂ，１５ｂは厚さが１０〜３０μｍでニッケルと金を積層した銅箔である。スルーホール１４ａ，１５ａは直径が２００μｍで銅ペーストが充填されている。樹脂層１１は厚さが４００μｍ程度でシリコーンからなる。
【００２８】
図６により回路基板１２からｎ型半導体層２１に至る積層構造を詳細に説明する。図６は図５のＣで囲んだ領域の拡大図である。回路基板１２の板材１６上には、＋電極１５、金錫共晶層２４ｃ、金バンプ部２４ｂ、ＵＢＭ（アンダーバンプメタル）層２４ａ、金属層２２ｂ、ｐ型ＧａＮ層２２ａ、発光層２１ａ、ｎ型半導体層２１が積層している。ｐ側バンプ２４は、金錫共晶層２４ｃ、金バンプ部２４ｂ、ＵＢＭ層２４ａの積層物であり、ｐ型半導体層２２は金属層２２ｂとｐ型ＧａＮ層２２ａの積層物である。
【００２９】
＋電極１５は、厚さが１０〜３０μｍの銅箔と、厚さが２μｍ程度のＮｉ層と厚さが０．３μｍ程度のＡｕ層が積層した構造になっている。金錫共晶層２４ｃは厚さが２〜３μｍでｐ側バンプ２４と＋電極１５を接合する。融点を３００℃〜４２０℃に設定できる金錫共晶接合は、比較的低温で接合できるにもかかわらず２５０℃前後のリフロー温度では接合を維持できるので、ＬＥＤ装置１０をマザー基板に実装するときに有利な接合法となる。金バンプ部２４ｂは厚さが１０〜３０μｍである。ＵＢＭ層２４ａは、金バンプ部２４ｂを電解メッキ法で形成する際の共通電極（メッキ電極ともいう）の一部が金バンプ部２４ｂを電気的に孤立させるときに残ったものであり、厚さが０．３μｍで、ＴｉＷとＡｕの２層構造になっている。
【００３０】
金属層２２ｂは、電流分布の改善やオーミックコンタクト、反射機能、原子拡散防止など様々な目的を達成するためＩＴＯ層、Ａｇ層、金層など複数の金属薄膜が積層したものである。金属層２２ｂとｐ型ＧａＮ層２２ａからなるｐ型半導体層２２は厚さが約１μｍである。ＧａＮ障壁層とＩｎＧａＮ井戸層からなる発光層２１ａは厚さが６０ｎｍであり、ｎ型ＧａＮからなるｎ型半導体層２１は厚さが約５μｍである。
【００３１】
図７と図８により本実施形態のＬＥＤ素子１３の製造方法を説明する。図７はウェハー準備からバンプ形成までの工程の説明図であり、図８は保護部材の配置から個片化までの工程の説明図である。
【００３２】
図７において（ａ）はウェハー準備工程である。ウェハー７１は、サファイア基板２５上
にｎ型半導体層２１が積層し、ｎ型半導体層２１上に複数のｐ型半導体層２２が形成されている。なお保護膜２７（図示せず）も形成済みである。（ｂ）はウェハー７１の上面全体にメッキ電極７２をスパッタ法で形成するメッキ電極形成工程である。（ｃ）はバンプを形成させる領域が開口したレジスト膜７３を形成する第１レジスト膜形成工程である。（ｄ）はウェハー７１をメッキ液（図示せず）に浸し金バンプ部２３ｂ、２４ｂを成長させるバンプ成長工程である。（ｅ）は金バンプ部２３ｂ、２４ｂが占める領域以外のメッキ電極７２を露出させる第１レジスト膜除去工程である。（ｆ）はメッキ電極７２のうちＵＢＭ層の延出部となる領域をマスクするため、レジスト膜７４を形成する第２レジスト膜形成工程である。（ｇ）は、レジスト膜７４（及び金バンプ部２３ｂ、２４ｂ）でマスクされていないメッキ電極７２を除去し、ＵＢＭ層２３ａ，２４ａ（延出部を含む）を形成するエッチング工程である。（ｈ）はＵＢＭ層２３ａ，２４ａの延出部を露出させるためレジスト膜７４を除去する第２レジスト膜除去工程である。
【００３３】
図８において、（ａ）は図７（ｈ）と同じ図であり、ウェハー７１上に金バンプ部２３ｂ、２４ｂとＵＢＭ層２３ａ，２４ａが形成された状態を示している。（ｂ）は保護部材形成工程において保護部材を充填する領域が開口したレジスト膜７５を形成する工程である。（ｃ）は保護部材形成工程においてウェハー７１の上面からペースト状のバリスタ２６を塗布し、その後バリスタ２６を焼結し固体化する工程を示している。なおバリスタ２６を塗布したら、バリスタ粒子の整列状態を改善するためバリスタ２６をプレスすることが好ましい。（ｄ）は保護部材形成工程においてバリスタ２６及びレジスト膜７２の上面を研磨してｎ側及びｐ側の金バンプ部２３ｂ，２４ｂの表面を露出させる工程である。このときそれぞれの金バンプ部２３ｂ、２４ｂの一部も研磨されている。このようにしてバリスタ２６はｎ側及びｐ側バンプ２３，２４の間の所望に位置に配置される。
【００３４】
（ｅ）はｎ側及びｐ側の金バンプ部２３ｂ，２４ｂの上面に金錫共結晶層を形成するためのレジスト膜７８を配置する工程を示している。このときレジスト膜７６はｎ側及びｐ側の金バンプ部２３ｂ，２４ｂの上面よりも若干狭く開口させておくと良い。これは共晶接合時に金錫共晶層２３ｃ、２４ｃが広がるので、逃げとなる領域を確保するためである。（ｆ）は金錫共晶層２３ｃ、２４ｃをスパッタ法で形成する工程を示している。（ｇ）はレジスト膜７５，７６を除去する工程を示している。（ｈ）はウェハー７１を切断してＬＥＤ素子１３を個片化する個片化工程を示している。
（第２実施形態）
【００３５】
添付図９，１０を参照しながら、本発明の第２実施形態について詳細に説明する。ＬＥＤ装置の外観および回路基板１２は第１実施形態の図１，２と等しい。なお本実施形態ではＬＥＤ素子１３ｂが回路基板１２にフリップチップ実装されているものとする。
【００３６】
図９によりＬＥＤ素子１３ｂのバンプ面を説明する。図９はＬＥＤ素子１３ｂをバンプ面側から眺めた平面図である。ＬＥＤ素子１３ｂの電極面にはｎ側バンプ２３とｐ側バンプ２４が存在し、ｎ側及びｐ側バンプ２３，２４が占める領域以外をバリスタ２６ｂが覆っている。ＬＥＤ素子１３ｂと第１実施形態のＬＥＤ素子１３は、バリスタ２６ｂとバリスタ２６以外は等しい。また第１実施形態１のＬＥＤ素子１と同様にバリスタ２６ｂのしきい値は約１５〜３０Ｖとなる。
【００３７】
図１０によりＬＥＤ素子１３ｂの断面を説明する。図１０は図９のＤ−Ｄ線に沿ったＬＥＤ素子１３ｂの断面図である。前述のようにサファイア基板２５、ｎ型及びｐ型半導体層２１，２２、ｎ側及びｐ側バンプ２３，２４、保護膜２７は、第１実施形態のＬＥＤ素子１３と同じものである。ＬＥＤ素子１３ｂは、ＬＥＤ素子１３に対しバリスタ２６ｂが周辺部にも存在することが相違している。
【００３８】
本実施形態は、バリスタ２６ｂがｎ側及びｐ側バンプ２３，２４間に局在していないため、図８で示した第１実施形態のＬＥＤ素子１３の製造工程に対し、（ｂ）の保護部材形成工程において保護部材を充填する領域及びその周囲の領域が開口したレジスト膜７５を形成する工程が省略できる。
【００３９】
第１，２実施形態では保護部材がバリスタ２６，２６ｂであった。しかしながら保護部材はバリスタに限られず、最初はペースト状態で充填後固体化できる静電気保護部材であれば良い。カーボンをバインダ中に混練した抵抗ペースト、高誘電率の粒子をバインダ中に混練した容量性のペースト、表面に不導体層を設けた金属粒子をバインダ中に混練した静電気保護用ペーストなどが使える。
【００４０】
第１，２実施形態ではバインダは樹脂であったが、ガラスフリットを含有させても良い。ガラスフリットを含有させると焼結温度を上昇させなければならないが、静電気保護部材の強度を増すことができる。
【００４１】
第１，２実施形態ではｎ側及びｐ側バンプ２３，２４は電解メッキ法で形成した金バンプであった。しかしながらバンプのコアとなる部材は金に限られず、半田や銅、アルミニウムなど他の合金や金属材料であっても良い。なお金バンプであれば前述のように金錫共晶による接合が適用できるのでリフロー時の安定性が保証される。
【００４２】
第１，２実施形態では図８（ｄ）の研磨工程の後に金錫共晶層２３ｃ，２４ｃ形成していた。金バンプ部２３ｂ，２４ｂを研磨しなくても済むなら（例えば図８（ｃ）でバリスタ２６充填量を少なくする）、図７（ｄ）のバンプ成長工程の直後、すなわちレジスト膜７３を付けたまま金バンプ部２３ｂ，２４ｂ上に金錫共晶層２３ｃ，２４ｃを形成しても良い。この場合、金錫共晶層２３ｃ，２４ｃはスパッタ法、蒸着或いはＣＶＤ法で形成しても良いが、金錫共晶層２３ｃ，２４ｃを錫（接合時に金バンプ部から錫層に金が溶けだし金錫合金となる）或いは錫と金の積層体にすると金錫共晶層２３ｃ，２４ｃを電解メッキ法で形成できる。なお電解メッキ法は大気中で製造できるので手軽である。
【００４３】
また、第１，２実施形態では金錫共晶層２３ｃ，２４ｃをｎ側及びｐ側バンプ２３，２４上に形成していた。金錫共晶層は回路基板１２の−及び＋電極１４，１５上に形成しても良い。しかしながら、ＬＥＤ素子１３，１３ｂが回路基板１２より平面積が小さいのでＬＥＤ素子１３，１３ｂ側に金錫共晶層を形成した方が取り扱いが楽であり、スパッタ法や蒸着法では金錫材料の使用効率が高くなる。
【００４４】
第１，２実施形態ではバリスタ２６、２６ｂをホトリソグラフィ法で配置していた。しかしながら保護部材の配置法はホトグラフィ法に限らず、ディスペンサを用いた塗布法やマスクを用いた印刷法であっても良い。なおホトリソグラフィ法は位置精度が高いのでＵＢＭ層２３ａ，２４ａの対向部がｎ型半導体層の露出部（ｎ側バンプ２３の近傍）にあっても正確にこの対向部に保護部材を配置できる。ここでｎ型半導体層２１の露出部にＵＢＭ層２３ａ，２４ａの対向部を設けたのは、静電気がバリスタ２６，２６ｂを通過したときに発する熱をｎ型半導体層２１の露出部に局在させ、熱による被害を小さくすることに配慮したものである。
【００４５】
塗布法や印刷法を適用する場合はＵＢＭの延出部の対向領域をｎ側バンプとｐ側バンプの中間付近に設け、必要とする位置精度を緩和しても良い。このときＵＢＭ層の延出部が保護部材で覆われなくでも、ＵＢＭ層表面が金メッキされているので信頼性が損なわれることはない。
【符号の説明】
【００４６】
１０…ＬＥＤ装置（半導体発光装置）、
１１…樹脂層、
１２…回路基板、
１３，１３ｂ…ＬＥＤ素子（半導体発光素子）、
１４…−電極、
１４ａ，１５ａ…スルーホール、
１４ｂ，１５ｂ…出力電極、
１５…＋電極、
１６…板材、
２１…ｎ型半導体層、
２１ａ…発光層、
２２…ｐ型半導体層、
２２ａ…ｐ型ＧａＮ層、
２２ｂ…金属層、
２３…ｎ側バンプ、
２３ａ，２４ａ…ＵＢＭ層、
２３ｂ，２４ｂ…金バンプ部、
２３ｃ，２４ｃ…金錫共晶層、
２４…ｐ側バンプ、
２５…サファイア基板、
２６，２６ｂ…バリスタ、
２７…保護膜、
２７ａ…開口、
７１…ウェハー、
７２…メッキ電極、
７３，７４，７５，７６…レジスト膜。
【特許請求の範囲】
【請求項１】
ｎ型半導体層に接続するｎ側バンプとｐ型半導体層に接続するｐ側バンプを備える半導体発光素子において、
前記ｎ側バンプから延出したアンダーバンプメタル層と、
前記ｐ側バンプから延出したアンダーバンプメタル層と
が対向する領域に保護部材を備えることを特徴とする半導体発光素子。
【請求項２】
前記保護部材がバリスタ粉末を含むペーストを焼結したバリスタであることを特徴とする請求項１に記載の半導体発光素子。
【請求項３】
前記ｎ側バンプ及び前記ｐ側バンプが金バンプであり、該金バンプ上に金錫共晶層、錫層或いは錫と金の積層体を備えることを特徴とする請求項１又は２のいずれか一項に記載の半導体発光素子。
【請求項４】
回路基板上にフリップチップ実装する半導体発光素子の製造方法において、
前記半導体発光素子の半導体層が多数配列したウェハーを準備するウェハー準備工程と、
バンプを形成する領域が開口したレジスト膜を形成する第１レジスト膜形成工程と、
前記ウェハーをメッキ液に浸し前記バンプを成長させるバンプ成長工程と、
前記バンプが占める領域以外のメッキ電極を露出させる第１レジスト膜除去工程と、
前記メッキ電極のうちアンダーバンプメタル層の延出部となる領域をマスクする第２レジスト膜形成工程と、
前記メッキ電極のうちマスクされていない部分を除去するエッチング工程と、
前記アンダーバンプメタル層の延出部を露出させる第２レジスト膜除去工程と、
前記延出部にペースト状の保護部材を配置し、該ペースト状の保護部材を固体化する保護部材形成工程と、
前記半導体発光素子を個片化する個片化工程とを備えることを特徴とする半導体発光素子の製造方法。
【請求項５】
前記保護部材形成工程において、フォトリソグラフィ法で前記保護部材を充填し、該保護部材を固体化した後、前記ウェハーを研磨することを特徴とする請求項４に記載の半導体発光素子の製造方法。
【請求項１】
ｎ型半導体層に接続するｎ側バンプとｐ型半導体層に接続するｐ側バンプを備える半導体発光素子において、
前記ｎ側バンプから延出したアンダーバンプメタル層と、
前記ｐ側バンプから延出したアンダーバンプメタル層と
が対向する領域に保護部材を備えることを特徴とする半導体発光素子。
【請求項２】
前記保護部材がバリスタ粉末を含むペーストを焼結したバリスタであることを特徴とする請求項１に記載の半導体発光素子。
【請求項３】
前記ｎ側バンプ及び前記ｐ側バンプが金バンプであり、該金バンプ上に金錫共晶層、錫層或いは錫と金の積層体を備えることを特徴とする請求項１又は２のいずれか一項に記載の半導体発光素子。
【請求項４】
回路基板上にフリップチップ実装する半導体発光素子の製造方法において、
前記半導体発光素子の半導体層が多数配列したウェハーを準備するウェハー準備工程と、
バンプを形成する領域が開口したレジスト膜を形成する第１レジスト膜形成工程と、
前記ウェハーをメッキ液に浸し前記バンプを成長させるバンプ成長工程と、
前記バンプが占める領域以外のメッキ電極を露出させる第１レジスト膜除去工程と、
前記メッキ電極のうちアンダーバンプメタル層の延出部となる領域をマスクする第２レジスト膜形成工程と、
前記メッキ電極のうちマスクされていない部分を除去するエッチング工程と、
前記アンダーバンプメタル層の延出部を露出させる第２レジスト膜除去工程と、
前記延出部にペースト状の保護部材を配置し、該ペースト状の保護部材を固体化する保護部材形成工程と、
前記半導体発光素子を個片化する個片化工程とを備えることを特徴とする半導体発光素子の製造方法。
【請求項５】
前記保護部材形成工程において、フォトリソグラフィ法で前記保護部材を充填し、該保護部材を固体化した後、前記ウェハーを研磨することを特徴とする請求項４に記載の半導体発光素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１５１８７（Ｐ２０１２−１５１８７Ａ）
【公開日】平成２４年１月１９日（２０１２．１．１９）
【国際特許分類】
【出願番号】特願２０１０−１４７８７８（Ｐ２０１０−１４７８７８）
【出願日】平成２２年６月２９日（２０１０．６．２９）
【出願人】（０００００１９６０）シチズンホールディングス株式会社 (1,939)
【出願人】（０００１３１４３０）シチズン電子株式会社 (798)
【Ｆターム（参考）】
【公開日】平成２４年１月１９日（２０１２．１．１９）
【国際特許分類】
【出願日】平成２２年６月２９日（２０１０．６．２９）
【出願人】（０００００１９６０）シチズンホールディングス株式会社 (1,939)
【出願人】（０００１３１４３０）シチズン電子株式会社 (798)
【Ｆターム（参考）】
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