半導体装置およびその製造方法

【課題】複数の半導体基板を積層した半導体装置において、電極ピッチが微細な場合であっても、電極間の絶縁性を確保することができる半導体装置およびその製造方法を提供する。
【解決手段】
表面に第１の電子回路１５が形成された第１の半導体基板２の裏面に前記第１の電子回路のＩ／Ｏパッド列３が露出するように溝５を設け、前記露出されたＩ／Ｏパッド３毎に電気的に接続された状態で金属柱８を形成し、前記溝５と前記金属柱８を取り囲むように絶縁膜９を形成し、表面に第２の電子回路が形成された第２の半導体基板１１の前記第２の電子回路のＩ／Ｏパッド部１２にはんだ部材１４を形成し、前記金属柱８と前記はんだ部材１４を利用して前記第１の電子回路のＩ／Ｏパッド３と前記第２の電子回路のＩ／Ｏパッド１２とを相互に接続するものである。

【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の半導体装置の電極を相互に接続し、積層した半導体装置とその半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
二つ以上の半導体装置を積層し、一体化して一つの半導体装置として構成することは、高性能化や低消費電力化を実現するために重要である。既に、半導体装置を相互に接続するいくつかの技術が提案、あるいは開発されている。
まず、一つは、半導体装置間の電気的な接続をしなければならないことである。これには、シリコン（Ｓｉ）基板表面の配線とワイヤボンディングによる方法とシリコン基板に貫通電極を設ける方法がある。後者の貫通電極を形成する方法には特筆すべきいくつかの利点がある。配線長が短くできる効果や、消費電力を低減できる効果と伝送速度が向上できる効果である。もう一つは、貫通電極を利用することにより、ワイヤボンディングのように半導体装置の外にワイヤを広げる必要がないので実装表面積を低減できる（例えば、特許文献１参照）。特に接合された高速半導体装置間のデータ伝送速度を高めることができることは最も重要な特長でもある。
貫通電極を用いて半導体装置を積層する特許文献１の構成を図２８に示す。図２９を用いてその半導体装置の製造方法を説明する。
図２９（ａ）は、半導体基板１０１の電子回路部１０２の周辺部に配置されたＩ／Ｏパッド１０３を持った第１の半導体装置１００を示す。図２９（ｂ）は、図２９（ａ）のＡＡ線の断面図を示す。はんだボール１０６は、第１の半導体装置１００の貫通電極１０５の先端に搭載されている。はんだボール１０６の直径は通常７０μｍから７００μｍである。第１の半導体装置１００の貫通電極１０５の位置に対応して、第２の半導体装置１０８には、Ｉ／Ｏパッド１０９が配置されている。
第１の半導体装置１００のはんだボール１０６を第２の半導体装置１０８のＩ／Ｏパッド１０９に接触させて、はんだボール１０６を溶融させて第２の半導体装置１０８に第１の半導体装置１００を積層し、はんだボール１０６を固化させて電気的に接続する。これを繰り返し多段に積層しプリント基板１１０に実装したのが、図２８である。
【０００３】
【特許文献１】特願平１１−８６１５２号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置においては、貫通電極ピッチは、貫通電極間の絶縁性を確保するために、はんだボール径よりも大きくなければならない。例えば、はんだボール径が２００μｍであれば、貫通電極間のピッチ、すなわちＩ／Ｏパッド間隔は少なくとも２２０μｍ以上が必要となる。このため、Ｉ／Ｏパッド間隔が５０μｍ以下のものには適用することは困難であるという課題があった。
【０００５】
この発明は、Ｉ／Ｏパッド間隔が５０μｍ以下の微細な場合であっても電極間の絶縁性を確保することができる半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、この発明に係る半導体装置及びその製造方法においては、第１の電子回路が形成された第１の半導体基板の裏面に前記第１の電子回路のＩ／Ｏパッド列が露出するように溝を設け、前記露出されたＩ／Ｏパッド毎に電気的に接続された状態で金属柱を形成し、さらに前記溝と前記金属柱を取り囲むように絶縁層を形成し、さらに第２の電子回路が形成された第２の半導体基板の電子回路のＩ／Ｏパッドにはんだ部材を形成して、前記金属柱と前記はんだ部材を利用して前記第１の電子回路のＩ／Ｏパッドと前記第２の電子回路のＩ／Ｏパッドとを相互に接続したものである。
【発明の効果】
【０００７】
この発明によれば、半導体基板の裏面に金属柱を形成し、樹脂で周囲を囲われた状態ではんだ部材を溶融し金属柱と接合するためはんだ部材が広がらず、Ｉ／Ｏパッド間隔が５０μｍ以下であっても高い絶縁性を確保できる。
【発明を実施するための最良の形態】
【０００８】
この発明の実施の形態を実施例にもとづき図面を参照して説明する。
実施の形態１．
図１は、この発明の実施の形態１における半導体装置の断面図を示している。
図１において、第１の半導体装置１のシリコン（Ｓｉ）基板２の表面にはＩ／Ｏパッド３が設けられ、さらにＳｉ基板２の表面に絶縁膜４が形成されている。Ｓｉ基板２の裏面にＳｉ基板をエッチングして溝５が形成され、ＳｉＯ２層を開口してＩ／Ｏパッド３の裏面にバリアメタル層とシード層との複合金属層７が形成され、複合金属層７を介してそれぞれＣｕ（銅）金属柱８が形成されている。溝５とＣｕ金属柱８の表面にはＣｕ金属柱８の先端部８ａを除いて絶縁層９が形成されている。第２の半導体装置１０のＳｉ基板１１の表面にはＩ／Ｏパッド１２が、また絶縁膜１３が形成されている。Ｉ／Ｏパッド１２には、それぞれ、はんだ部材１４が設けられ、Ｃｕ金属柱８と接合されている。
【０００９】
次に、実施の形態１における半導体装置の製造方法について、図２から図２６を参照して説明する。第１の半導体装置および第２の半導体装置はそれぞれ違った方法で準備する。図２は、実施の形態１に使用する半導体装置１の表面斜視図を示す。図２において、半導体装置１のＳｉ基板２には、電子回路部１５とその周辺部に配置されたＩ／Ｏパッド３があり、ＡＡ線は図３以降で説明するための断面を表す。図３は、実施の形態１に使用する半導体装置１の断面図を示す。
図４から図２６は、実施の形態１における半導体装置の製造方法の工程を説明する断面図を示す。図４から図１９は、第１の半導体装置のＣｕを使った金属柱の製造方法について説明し、図２０から図２３は、第２の半導体装置のはんだペーストの製造方法について説明し、さらに、図２４から図２７は、第１の半導体装置と第２の半導体装置とを接合し、積層する製造方法について説明する。
【００１０】
まず、第一の工程では、図３に示す第１の半導体装置１の第１の電子回路１５とＩ／Ｏパッド３が形成されたＳｉ基板２の表面に支持基板１６を接着材（図示せず）により貼り付ける。支持基板１６としては、Ｓｉ基板、ガラス基板、樹脂基板あるいはエポキシ樹脂やプラスチックテープが利用できる。図４に、第一の工程後の半導体装置１の断面図を示す。
【００１１】
第二の工程では、Ｓｉ基板２の裏面を所定の厚さまで研削、研磨する。Ｓｉ基板の厚さは、おおよそ５μｍから５００μｍの範囲で調整される。図５に、第二の工程後の半導体装置１の断面図を示す。
【００１２】
第三の工程では、研削、研磨された第１のＳｉ基板２の裏面に第１のフォトレジスト１７を塗布し、写真製版技術により少なくともひとつ以上の複数のＩ／Ｏパッド３に亘って溝形状の開口１８が形成される。図６は第１のフォトレジストの形状を示す半導体装置１の斜視図である。図７に、第三の工程後の半導体装置１の断面図を示す。
【００１３】
第四の工程では、ウエットエッチングにより第１のＳｉ基板２に溝５が形成される。図８（ａ）に、第四の工程後の半導体装置１の断面図を示す。図８（ｂ）に、第四の工程後の半導体装置１のＢＢ線部の断面図を示す。
【００１４】
第五の工程では、第１のフォトレジスト１７を除去する。図９（ａ）に、第五の工程後の半導体装置１の断面図を示す。図９（ｂ）に、第五の工程後の半導体装置１のＢＢ線部の断面図を示す。
【００１５】
第六の工程では、第２のフォトレジスト１９をＳｉ基板２の裏面に塗布し、写真製版技術により、個々のＩ／Ｏパッド３に対応して第２のフォトレジスト１９を開口２０する。図１０（ａ）に、第六の工程後の半導体装置１の断面図を示す。図１０（ｂ）に、第六の工程後の半導体装置１のＢＢ線部の断面図を示す。
【００１６】
第七の工程では、ウエットエッチングあるいはプラズマによるドライエッチングにより、第２のフォトレジスト１９の開口２０のＳｉＯ_２層６が、Ｉ／Ｏパッド３に達するまでエッチングされ、開口部が形成される。図１１（ａ）に、第七の工程後の半導体装置１の断面図を示す。図１１（ｂ）に、第七の工程後の半導体装置１のＢＢ線部の断面図を示す。
【００１７】
第八の工程では、第２のフォトレジスト１９を除去し、バリアメタル層とシード層との複合金属層７がＳｉ基板２の裏面に形成される。通常、Ｔａ、Ｔｉ、ＴａＮ、あるいはＴｉＮがバリアメタル層として使用される。また、Ｃｕがシード層として使用され、複合金属層７とされる。これらそれぞれの厚みは、厳密性は要求されないが、おおよそ１０ｎｍから１００ｎｍである。図１２（ａ）に、第八の工程後の半導体装置１の断面図を示す。図１２（ｂ）に、第八の工程後の半導体装置１のＢＢ線部の断面図を示す。
【００１８】
第九の工程では、第３のフォトレジスト２１を塗布し、写真製版技術により、個々のＩ／Ｏパッド３に対応して、第３のフォトレジスト２１が開口２２される。図１３（ａ）に、第九の工程後の半導体装置１の断面図を示す。図１３（ｂ）に、第九の工程後の半導体装置１のＢＢ線部の断面図を示す。
【００１９】
第十の工程では、第３のフォトレジスト２１の開口部２２にめっき法により、金属を充填して金属柱８が形成される。通常は、金属柱の材料としてＣｕが利用される。この際、Ｃｕ金属柱８の高さは、第１のＳｉ基板２の裏面の高さより高く設定されている。図１４（ａ）に、第十の工程後の半導体装置１の断面図を示す。図１４（ｂ）に、第十の工程後の半導体装置１のＢＢ線部の断面図を示す。
【００２０】
第十一の工程では、第３のフォトレジスト２１が除去される。図１５（ａ）に、第十一の工程後の半導体装置１の断面図を示す。図１５（ｂ）に、第十一の工程後の半導体装置１のＢＢ線部の断面図を示す。
【００２１】
第十二の工程では、Ｉ／Ｏパッド３とＣｕ金属柱８の接合部を除いて、バリアメタル層とシード層との複合金属層７がエッチングされる。図１６に、第十二の工程後の半導体装置１の断面図を示す。
【００２２】
第十三の工程では、第１のＳｉ基板２の裏面部の全体に亘って、絶縁層９がおおよそ０．５μｍから１０μｍの範囲で形成される。通常は、プラズマあるいは熱化学気相成長法（ＴｈｅｒｍａｌＣＶＤ）を利用して、絶縁層９としては、ＳｉＯ_２層あるいはＳｉＮ_ｘ層が形成される。図１７に、第十三の工程後の半導体装置１の断面図を示す。
【００２３】
第十四の工程では、第１のＳｉ基板２の裏面の溝部に、Ｃｕ金属柱８を取り囲むように絶縁材料２３が充填される。次に、Ｃｕ金属柱８の先端部８ａが露出するまで、第１のＳｉ基板２の裏面が研磨される。絶縁材料２３としては、例えば、フォトレジスト、エポキシ樹脂あるいは高分子材料が適している。図１８に、第十四の工程後の半導体装置１の断面図を示す。
【００２４】
第十五の工程では、前工程で充填された絶縁材料２３が除去される。これで、第１の半導体装置１の準備が完了した。図１９に、第十五の工程後の半導体装置１の断面図を示す。
【００２５】
次に、第２の半導体装置１０の準備について図２０から図２３を用いて説明する。図２０は、第２の半導体装置１０の断面図である。
第十六の工程では、第２のＳｉ基板１１の表面すなわち電子回路面（図示せず）側に第４のフォトレジスト２４が塗布される。第４のフォトレジスト２４の厚さは、おおよそ２０μｍあるいはそれ以上あればよい。図２１に、第十六の工程後の半導体装置１０の断面図を示す。
【００２６】
第十七の工程では、写真製版技術によりそれぞれのＩ／Ｏパッド部１２の第４のフォトレジスト２４が開口２５される。図２２に、第十七の工程後の半導体装置１０の断面図を示す。
【００２７】
第十八の工程では、第４のフォトレジスト２４の開口部２５には例えば印刷法を利用して、はんだ部材１４が充填される。はんだ部材１４としては、Ｃｕ、Ａｇ、Ｎｉ等を含む金属が利用される。これで、第２の半導体装置１０の準備が完了した。図２３に、第十八の工程後の半導体装置１０の断面図を示す。
【００２８】
続いて、第１の半導体装置１と第２の半導体装置１０とを接合し、積層する製造方法について図２４から図２７を用いて説明する。
図２４に示すように、二つの半導体装置を接合するために第１のＳｉ基板２と第２のＳｉ基板１１は所定の位置合わせがされる。この際、位置合わせ装置が利用できる。
第十九の工程では、第１のＳｉ基板２のＣｕ金属柱８の延長上には、第２のＳｉ基板１１のはんだ部材１４が来るように位置合わせされて、第１のＳｉ基板２は第２のＳｉ基板１１の上に、Ｃｕ金属柱８とはんだ部材１４が接触するように載せられる。第２のＳｉ基板１１のはんだ部材１４が溶融するように加熱され、Ｃｕ金属柱８と溶融されたはんだ部材１４が接合される。その後、冷却することにより、第１のＳｉ基板２と第２のＳｉ基板１１との接合が完了する。図２５に、第十九の工程後の半導体装置１の断面図を示す。
【００２９】
第二十の工程では、第２のＳｉ基板２の第４のフォトレジスト２４が除去される。図２６に、第二十の工程後の半導体装置１の断面図を示す。
【００３０】
第二十一の工程では、第１のＳｉ基板２に取り付けられた支持基板１６を除去する。これで、第１の半導体装置１と第２の半導体装置１０の積層が完了する。図２７に、この第二十一の工程での断面図を示す。しかし、第４のフォトレジスト２４は必ずしも除去する必要はない。ここでは、Ｃｕ電極柱８は外から見えないけれども、Ｃｕ電極柱８を保護する役目を果たす。また、支持基板１６も必ずしも除去する必要はない。
【００３１】
上記実施の形態１では、第十六工程ではフォトレジストを用いたが代わりに充填材として、ＳＯＧ（ＳｐｉｎｏｎＧｌａｓｓ）のＳｉＯ_２やエポキシ樹脂のような材料を用いてもよく、開口部の形成、はんだ部材の充填と接合方法については第十七工程から第十八工程と同様である。Ｃｕ電極柱８が、この充填材とＳｉ基板／ＳｉＯ_２層側壁に囲まれたキャビティ中に存在することになり、すなわち誘電率が１の空気に囲まれていることになり、寄生容量による結合が少ないため、結果的にクロストークが最小になることから、半導体装置の性能を向上させることになる。
【００３２】
上記実施の形態１では、第２のＳｉ基板２を薄くしない場合について説明したが、半導体装置の要求に応じて薄くしてもよい。第４のフォトレジスト２４を塗布する前に、研磨により薄くすればよい。
【００３３】
上記実施の形態１に使用する支持基板１６は、Ｓｉやガラスのような硬い基板であっても樹脂フイルムのような可とう性のある基板であってもよい。
【００３４】
上記実施の形態１では、半導体基板として、Ｓｉ基板を使用する場合について説明したが、他の材料の基板、例えば、化合物半導体であるＧａＡｓ、ＩｎＰ等の基板についても同様の効果が期待できる。なお、図中同一符号は同一または相当部分を示す。
【図面の簡単な説明】
【００３５】
【図１】実施の形態１における半導体装置の断面図である。
【図２】実施の形態１に使用する半導体装置１の表面斜視図である。
【図３】実施の形態１に使用する半導体装置１の断面図である。
【図４】実施の形態１における第一の工程後の半導体装置１の断面図である。
【図５】実施の形態１における第二の工程後の半導体装置１の断面図である。
【図６】実施の形態１における第１のフォトレジストの形状を示す半導体装置１の斜視図である。
【図７】実施の形態１における第三の工程後の半導体装置１の断面図である。
【図８】実施の形態１における第四の工程後の半導体装置１の断面図である。
【図９】実施の形態１における第五の工程後の半導体装置１の断面図である。
【図１０】実施の形態１における第六の工程後の半導体装置１の断面図である。
【図１１】実施の形態１における第七の工程後の半導体装置１の断面図である。
【図１２】実施の形態１における第八の工程後の半導体装置１の断面図である。
【図１３】実施の形態１における第九の工程後の半導体装置１の断面図である。
【図１４】実施の形態１における第十の工程後の半導体装置１の断面図である。
【図１５】実施の形態１における第十一の工程後の半導体装置１の断面図である。
【図１６】実施の形態１における第十二の工程後の半導体装置１の断面図である。
【図１７】実施の形態１における第十三の工程後の半導体装置１の断面図である。
【図１８】実施の形態１における第十四の工程後の半導体装置１の断面図である。
【図１９】実施の形態１における第十五の工程後の半導体装置１の断面図である。
【図２０】実施の形態１に使用する半導体装置１０の断面図である。
【図２１】実施の形態１における第十六の工程後の半導体装置１の断面図である。
【図２２】実施の形態１における第十七の工程後の半導体装置１の断面図である。
【図２３】実施の形態１における第十八の工程後の半導体装置１の断面図である。
【図２４】実施の形態１における二つの半導体装置１と半導体装置１０とを接合するための位置関係を示す断面図である。
【図２５】実施の形態１における第十九の工程後の半導体装置１と半導体装置１０の断面図である。
【図２６】実施の形態１における第二十の工程後の半導体装置１と半導体装置１０の断面図である。
【図２７】実施の形態１における第二十一の工程後の半導体装置１と半導体装置１０の断面図である。
【図２８】従来の半導体装置の断面図である。
【図２９】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００３６】
１第１の半導体装置
２第１のＳｉ基板
３第１の電子回路のＩ／Ｏパッド
５溝
７複合金属層
８Ｃｕ金属柱
９絶縁層
１０第２の半導体装置
１１第２のＳｉ基板
１２第２の電子回路のＩ／Ｏパッド
１４はんだ部材
１６支持基板
１７第１のフォトレジスト
１９第２のフォトレジスト
２１第３のフォトレジスト
２４第４のフォトレジスト

【特許請求の範囲】
【請求項１】
表面に第１の電子回路が形成された第１の半導体基板と、
前記第１の半導体基板の裏面に前記第１の電子回路のＩ／Ｏパッド列が露出するように設けられた溝と、
前記露出されたＩ／Ｏパッド毎に電気的に接続された状態で形成された金属柱と、
前記溝と前記金属柱を取り囲むように形成された絶縁層と、
表面に第２の電子回路が形成された第２の半導体基板と、
前記第２の電子回路のＩ／Ｏパッド部に形成されたはんだ部材と、
を具備し、
前記金属柱と前記はんだ部材を利用して前記第１の電子回路のＩ／Ｏパッドと前記第２の電子回路のＩ／Ｏパッドとを相互に接続することを特徴とする半導体装置。
【請求項２】
金属柱がＣｕであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１の半導体基板の第１の電子回路が形成された表面に支持基板を貼り付けた後、前記第１の電子回路が形成されていない前記第１の半導体基板の裏面を研削および研磨し、前記第１の半導体基板の厚さを初期の厚さより薄くする工程と、
前記第１の半導体基板の裏面に第１のフォトレジストを塗布し、前記第１の電子回路のＩ／Ｏパッド列と対面した位置に前記第１の電子回路のＩ／Ｏパッド幅よりも狭い幅を有する溝状の孔を前記第１のフォトレジストに形成する工程、
前記第１の電子回路のＩ／Ｏパッド下部のＳｉＯ_２層が露出するまで前記第１の半導体基板に溝をウエットエッチングにより形成する工程と、
前記第１のフォトレジストを除去した後、第２のフォトレジストを塗布し、さらに前記第１の電子回路のＩ／Ｏパッド個々に前記第２のフォトレジストに開口部を形成する工程と、
前記第１の電子回路のＩ／Ｏパッドが露出するまでエッチングにより前記ＳｉＯ２層に前記第１の電子回路のＩ／Ｏパッド個々に開口部を形成する工程と、
前記第２のフォトレジストを除去した後、バリア金属層とシード金属層とからなる複合金属層を形成する工程と、
第３のフォトレジストを塗布し、前記第１の電子回路のＩ／Ｏパッド個々に前記第３のフォトレジストに孔を形成し、めっきにより金属柱を形成する工程と、
前記第３のフォトレジストを除去した後、前記第１の電子回路のＩ／Ｏパッド部を除き前記複合金属層をエッチングにより除去し、さらに化学気相成長法による絶縁層を形成する工程と、
前記絶縁層を介して前記第１の半導体基板の溝に前記金属柱を取り囲むように樹脂で充填し、前記樹脂の表面を研削し、金属柱の先端部を露出し、前記樹脂を除去する工程と、
第２の半導体基板表面に第４のフォトレジストを塗布、前記第２の半導体基板に形成された第２の電子回路のＩ／Ｏパッド部の前記第４のフォトレジストに孔を形成して、はんだ部材を形成する工程と、
前記金属柱の先端と前記はんだ部材を近接し、前記はんだ部材を溶融させて前記第１の電子回路のＩ／Ｏパッドと前記第２の電子回路のＩ／Ｏパッドとを接続する工程と、
前記第４のフォトレジストを除去する工程と、
を有することを特徴とする半導体装置の製造方法。

【図１】