半導体装置の製造方法および半導体装置
【課題】 ｐ型ウェル領域形成のための熱拡散時間の増大を抑え、短時間で容易に製造することのできる半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体基板１と前記半導体基板１上に絶縁膜２を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性層３内に、第２導電型の半導体層からなるウェル（ここではｐ型ウェル領域４）を形成するとともに、ウェル内および第１導電型の活性層３内に、第１導電型の半導体層からなるソースおよびドレイン領域を形成した横型ＭＯＳＦＥＴの製造方法であって、ＳＯＩ基板の第１の半導体層の膜厚ｄを決定する工程が、チャネル長Ｌｃｈのｎ倍以下となるようにする工程であり、熱拡散雰囲気下における第２導電型の半導体層を構成する不純物の、第１導電型の半導体層中における水平方向の拡散速度をＶｄｉｆｈ、垂直方向の拡散速度をＶｄｉｆｖとしたとき、
このｎは、
ｎ＝Ｖｄｉｆｖ／Ｖｄｉｆｈ
ｄ／Ｌｃｈ＜ｎ
を満たすように選択される。
【解決手段】 本発明の半導体装置は、半導体基板１と前記半導体基板１上に絶縁膜２を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性層３内に、第２導電型の半導体層からなるウェル（ここではｐ型ウェル領域４）を形成するとともに、ウェル内および第１導電型の活性層３内に、第１導電型の半導体層からなるソースおよびドレイン領域を形成した横型ＭＯＳＦＥＴの製造方法であって、ＳＯＩ基板の第１の半導体層の膜厚ｄを決定する工程が、チャネル長Ｌｃｈのｎ倍以下となるようにする工程であり、熱拡散雰囲気下における第２導電型の半導体層を構成する不純物の、第１導電型の半導体層中における水平方向の拡散速度をＶｄｉｆｈ、垂直方向の拡散速度をＶｄｉｆｖとしたとき、
このｎは、
ｎ＝Ｖｄｉｆｖ／Ｖｄｉｆｈ
ｄ／Ｌｃｈ＜ｎ
を満たすように選択される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置にかかり、特に半導体リレー用ＭＯＳＦＥＴ、特に高周波用途に用いられる、ＳＯＩ（Silicon On Insulator）基板を利用した横型二重拡散ＭＯＳ電界効果トランジスタ（ＬＤＭＯＳＦＥＴ：Lateral double diffused ＭＯＳＦＥＴ）に関するものである。
【背景技術】
【０００２】
高周波用半導体リレーには出力端子間容量の低減化が求められる。出力端子間容量を低減するための方法の一例として特許文献１がある。これを利用したＭＯＳＦＥＴを図７に示す。ＳＯＩ基板を用いたＬＤＭＯＳＦＥＴである。このＬＤＭＯＳＦＥＴはｎ型半導体基板１上に酸化シリコン膜等の埋め込み絶縁膜２を介して第一導電型半導体層であるｎ型半導体層からなる活性層３が形成されている。そしてこの活性層３内に第二導電型のｐ型ウェル領域４が形成され、このｐ型ウェル領域４と離間して高濃度第一導電型である半導体層からなるｎ+型ドレイン領域６が形成されている。このときｐ型ウェル領域４は、ｎ型半導体基板１上の埋め込み絶縁膜に達する深さまで形成されており、ｐ型ウェル領域４内には、高濃度第二導電型であるｎ+型半導体層からなるｎ+型ソース領域５が形成されている。
【０００３】
また、ｎ+型ドレイン領域６およびｎ+型ソース領域５上にドレイン電極９およびソース電極８が形成されている。ｎ+型ドレイン領域８とｎ+型ソース領域５に挟まれたｐ型ウェル領域４上にはゲート絶縁膜１１を介して導電性の多結晶シリコン膜からなるゲート電極１０が形成されている。
【０００４】
このＬＤＭＯＳＦＥＴのソース・ドレイン間およびソース・ゲート間に電圧が加わるとゲート電極下のｐ型ウェル領域表面に反転層を形成しチャネルとして働く。このチャネルの形成によりソース・ドレイン間に電流が流れる。
上記構成のＳＯＩ型のＬＤＭＯＳＦＥＴの製造方法について図８（ａ）〜（ｃ）で説明する。
【０００５】
まず図８（ａ）に示すようにゲート絶縁膜１１となる膜厚２０ｎｍ程度の薄いシリコン酸化膜を形成する。そして多結晶シリコン膜を形成し、不要な部分をエッチングにより除去してゲート電極１０を形成する。
次に図８（ｂ）に示すようにゲート電極１０とこの上層に形成されるレジストパターンＲ１をマスクにして、選択的にホウ素（Ｂ）を１０１３/cm2〜１０１４/cm2程度の注入量で注入する。その後、Ｎ2ガス雰囲気において１０００℃〜１２００℃、数時間熱処理を行い、熱拡散によりｐ型ウェル領域を形成する。
次に図８（ｃ）に示すようにゲート電極１０とレジストパターンＲ２をマスクにして、選択的に砒素（Ａｓ）を１０１５/cm2 〜１０１６/cm2程度の注入量で注入する。その後、 Ｎ2ガス雰囲気において１０００℃〜１２００℃、数十分熱処理を行い、熱拡散によりｎ+型ドレイン領域およびｎ+型ソース領域を形成する。このとき、ドレイン側のｐ型ウェル領域端とドレイン側のｎ型ソース領域端との距離がチャネル長Ｌchになる。
次に、レジストパターン（図示せず）をマスクにして、エッチングにより不要な部分のゲート絶縁膜１１を取り除き、アルミニウム（Ａｌ）を堆積させることにより、ドレイン電極９およびソース電極８を形成する。そしてこのレジストパターンを取り除くことで、図７に示した半導体装置の構造が完成する。
このとき図８（ｂ）および（ｃ）に示すように、活性層の厚さが厚い場合には、ｐ型ウェル領域が十分に絶縁膜にまで到達せず、容量増大の原因となることがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００-１２８６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したＳＯＩ型のＬＤＭＯＳＦＥＴにおいて、ソース・ドレイン間の容量を低減するためにはｐ型ウェル領域を支持基板上の埋め込み絶縁膜に達する深さまで形成する必要がある。そのため、ｐ型ウェル領域形成に要する熱拡散の時間としてはチャネル長の形成に要する時間の他に支持基板であるｎ型半導体基板１上の埋め込み絶縁膜に達するのに要する時間が余分に必要となり、生産性が低下するという問題があった。また、このためにチャネル長Ｌchが設計値よりも大きくなってしまうことにもなる。
本発明は、前記実情に鑑みてなされたもので、このｐ型ウェル領域形成のための熱拡散時間の増大を抑え、設計値通りのチャネル長Ｌchを有するＬＤＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００８】
そこで本発明の半導体装置は、半導体基板と前記半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性層内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の活性層内に、第１導電型の半導体層からなるソースおよびドレイン領域を形成した横型ＭＯＳＦＥＴの製造方法であって、ＳＯＩ基板の第１の半導体層の膜厚ｄを決定する工程が、チャネル長Ｌｃｈのｎ倍以下となるようにする工程であり、熱拡散雰囲気下における第２導電型の半導体層を構成する不純物の、第１導電型の半導体層中における水平方向の拡散速度をＶｄｉｆｈ、垂直方向の拡散速度をＶｄｉｆｖとしたとき、
このｎは、
ｎ＝Ｖｄｉｆｖ／Ｖｄｉｆｈ
ｄ／Ｌｃｈ＜ｎ
を満たすように選択される。
また本発明は、この半導体装置の製造方法であって、第１導電型の半導体層は単結晶シリコン層であり、不純物がボロンであり、ｎが１．２であることを特徴とする。
また本発明は、この半導体装置の製造方法で製造された横型ＭＯＳＦＥＴであって、活性層の膜厚が、チャネル長の１．２倍を超えないように構成されたものを含む。
【発明の効果】
【０００９】
以上説明してきたように、本発明によれば、熱拡散を行う際、横方向すなわち水平方向の拡散速度と、深さ方向の拡散速度を考慮し、ｐ型ウェル領域が絶縁膜まで達する時間を余分にとる必要がなくなり、製造コストを抑えることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る半導体装置の概略構成を示す部分断面図
【図２】本発明の実施の形態１に係る半導体装置の上面図
【図３】本発明の実施の形態１に係る半導体装置の概略構成を示す断面図
【図４】（ａ）乃至（ｃ）は本発明の実施の形態１に係る半導体装置の製造工程図
【図５】本発明の実施の形態１に係る半導体装置の説明図
【図６】本発明の実施の形態１に係る半導体装置の説明図
【図７】通例の半導体装置の概略構成を示す断面図
【図８】（ａ）乃至（ｃ）は同半導体装置の製造工程図
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態に係る半導体装置について、図面を参照しつつ詳細に説明する。
【００１２】
（実施の形態１）
図１および２は、本発明の実施の形態１に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す要部概略断面図および上面説明図である。図１は、本発明の実施の形態１に係る半導体装置の概略構成を示す図である。
なお、以下に示す実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型がｐ型、第２導電型がｎ型である場合にも適用可能である。
【００１３】
ここで図１は図２のＡ−Ａ断面図である。本実施の形態に係るＬＤＭＯＳＦＥＴの製造方法は、ＳＯＩ基板の前記第１の半導体層の膜厚ｄを決定する工程が、チャネル長Ｌｃｈのｎ倍以下となるようにする工程であり、熱拡散雰囲気下における前記第２導電型の半導体層を構成する不純物の、前記第１導電型の半導体層中における水平方向の拡散速度をＶｄｉｆｈ、垂直方向の拡散速度をＶｄｉｆｖとしたとき、
前記ｎは、
ｎ＝Ｖｄｉｆｖ／Ｖｄｉｆｈ
ｄ／Ｌｃｈ＜ｎ
を満たすように選択されるようにしたことを特徴とする。ここで第１導電型の半導体層は単結晶シリコン層であり、不純物がボロン（Ｂ）である場合には、ｎを１．２とするのが望ましい。
【００１４】
すなわち、半導体基板１としてのｎ型シリコン基板と、この半導体基板上に埋め込み絶縁膜としての酸化シリコン層を介して形成された第１導電型の半導体層としてのｎ型シリコン層とを有するＳＯＩ基板と、このｎ型シリコン層からなる活性層３内に、第２導電型の半導体層としてのｐ型ウェル４を形成するとともに、ｐ型ウェル４内および第１導電型の活性層内に、第１導電型の半導体層からなるソースおよびドレイン領域を形成している。
ここでは、ｎ型シリコン層からなる活性層３内に第２導電型ウェル領域であるｐ型ウェル領域４と、高濃度第１導電型のドレイン領域であるｎ+型ドレイン領域６とが離間して形成され、高濃度第１導電型のソース領域であるｎ+型ソース領域５がｐ型ウェル領域４内に形成されている。このとき、ｐ型ウェル領域４は、埋め込み絶縁膜２に達する深さまで形成されており、ｐ型ウェル領域４内には、高濃度第２導電型のボディコンタクト領域であるｐ+型ボディコンタクト７が形成されている。８はソース電極、９はドレイン電極、１０はゲート電極である。ここでゲート電極１０は蛇行するように形成したが、これはゲート幅を増大すべく形成したもので、直線でもよいことはいうまでもない。ここで８ｓはソースパッド、９ｐはドレインパッド、１０ｐはゲートパッド、１２は絶縁膜である。
【００１５】
また、ｎ+型ドレイン領域６と電気的に接続されるようにドレイン電極９が形成され、ｐ型ウェル領域及びｎ+型ソース領域５と電気的に接続されるようにソース電極８が形成され、ｎ型シリコン層からなる活性層３表面の、ｎ+型ドレイン領域６とｎ+型ソース領域５との間に介在するｐ型ウェル領域４上には、ゲート酸化膜を介して導電性を有する多結晶シリコン膜より成るゲート電極１０が形成されている。ここで、ｎ型シリコン層からなる活性層３は、ドリフト領域を形成している。
【００１６】
次に、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程について説明する。
図４（ａ）乃至（ｃ）は、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程の一部を示す概略断面図である。本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程は、通例のＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程と略同様であるが、ＳＯＩ基板の第１の半導体層である活性層３の膜厚ｄが、チャネル長Ｌｃｈのｎ倍以下となるようにする工程であり、熱拡散雰囲気下における前記第２導電型の半導体層（ｐ型ウェル領域４）を構成する不純物の、第１導電型の半導体層からなる活性層中における水平方向の拡散速度をＶｄｉｆｈ、垂直方向の拡散速度をＶｄｉｆｖとしたとき、
前記ｎは、
ｎ＝Ｖｄｉｆｖ／Ｖｄｉｆｈ
ｄ／Ｌｃｈ＜ｎ
を満たすように選択されるようにしたことを特徴とする。ここで第１導電型の半導体層は所定の不純物濃度をもつｎ型の単結晶シリコン層であり、不純物がボロン（Ｂ）である場合には、ｎを１．２とするのが望ましい。
【００１７】
本実施の形態では、まず図４（ａ）に示すように、上記拡散条件に合わせて活性層３の膜厚ｄおよび不純物濃度を決定してＳＯＩ基板を用意し、この活性層３となるｎ型シリコン層に対し絶縁性領域（図示せず）を形成し、素子分離を行う。
【００１８】
そしてこの後、図４（ｂ）に示すように、多結晶シリコン膜を用いてゲート電極１０を形成し、このｎ型シリコン層からなる活性層３内に、マスクパターンＲ１を形成して、高エネルギーイオン注入法によりボロン（Ｂ）等のｐ型不純物を導入する。ここでは、選択的にボロン（Ｂ）を１０１３/cm2〜１０１４/cm2程度の注入量で注入する。その後、Ｎ2ガス雰囲気において１０００℃〜１２００℃、数時間熱処理を行い、熱拡散によりｐ型ウェル領域を形成する。
次に図４（ｃ）に示すようにゲート電極１０とレジストパターンＲ２をマスクにして、選択的に砒素（Ａｓ）を１０１５/cm2 〜１０１６/cm2程度の注入量で注入する。その後、Ｎ2ガス雰囲気において１０００℃〜１２００℃、数十分熱処理を行い、熱拡散によりｎ+型ドレイン領域６およびｎ+型ソース領域５を形成する。このとき、ドレイン側のｐ型ウェル領域４端とドレイン側のｎ+型ソース領域端との距離がチャネル長Ｌchになる。
ｎ＋型ドレイン領域６及びｎ+型ソース領域５形成のためのｎ型不純物の導入を行う。
【００１９】
そしてこの後、ソースおよびドレイン電極８，９を形成し、図１乃至３に示したＳＯＩ構造型のＬＤＭＯＳＦＥＴを形成する。
【００２０】
この構成によれば、熱拡散を行うと横方向にも深さ方向にも不純物は拡散する。このときの拡散の様子を図５に示す。この横方向への拡散がチャネル長を形成する。横方向への拡散長をaとすると深さ方向への拡散長ｂはａの約１．２倍となる。
したがって活性層の膜厚を前記ＭＯＳＦＥＴのチャネル長の１．２倍未満とすることで、ｐ型ウェル領域を絶縁膜まで達する時間を余分にとる必要がなくなり、製造コストを抑えることができる。
これを用いて上記構成を考察すると、図６に示すように、ドレイン側のｐ型ウェル領域端とドレイン側のｎ+型ソース領域端との距離がチャネル長Ｌchになり、このチャネル長Ｌchは活性層の膜厚ｄと以下のような関係がある。
ｄ／Ｌｃｈ＜ｎ
【００２１】
この構成によれば、活性層の膜厚が、チャネル長の１．２倍を超えないように構成するだけで、効率よく、短時間で横型ＭＯＳＦＥＴを形成することができる。
【００２２】
なお、熱拡散雰囲気下における不純物の拡散特性は、温度や、拡散される半導体層の不純物濃度やそのプロファイル、不純物の種類などに依存して異なるが、一般的には、第１導電型の半導体層からなる活性層中における第２導電型の不純物の水平方向の拡散速度をＶｄｉｆｈ、垂直方向の拡散速度をＶｄｉｆｖとしたとき、
前記ｎは、
ｎ＝Ｖｄｉｆｖ／Ｖｄｉｆｈ
ｄ／Ｌｃｈ＜ｎ
となり、ｎがほぼ１．２である。
そこで通常の場合はこの値を考慮して、活性層の膜厚ｄがｎ・Ｌｃｈとなるように、デバイス設計を行うようにすればよい。
【００２３】
ＳＯＩ基板を用いる際、活性層の膜厚を制御しようとする場合には、エピタキシャル成長層を用いるのが望ましい。また、半導体層があらかじめ所望の膜厚となるように形成した貼り合わせウェーハを用いるようにしてもよい。
なお、活性層となるエピタキシャル成長層の不純物濃度が変化すれば拡散速度も変化するが、拡散速度が変わったとしても拡散の縦横比１．２は変化しないことがわかっている。従って、エピタキシャル成長層の不純物濃度にかかわらず、下地の濃度に対する拡散速度の変化を調整することなく、活性層の膜厚を決定すればよい。
【００２４】
前記実施の形態では、不純物としてホウ素を用いてｐ型ウェル領域を形成する例について説明したが、アルミニウムなど他のｐ型不純物を用いた場合にも同様となる。
【００２５】
またリン、ヒ素などのｎ型不純物を用いた場合にも同様であり、水平方向と垂直方向の拡散速度の比に応じて活性層の膜厚を決定することで、容易に生産性よく、高速動作可能な半導体装置を提供することが可能となる。
【符号の説明】
【００２６】
１ 半導体基板
２ 埋め込み絶縁膜
４ ｐ型ウェル領域
５ ｎ+型ソース領域
６ ｎ+型ドレイン領域
７ ｐ+型ボディコンタクト領域
８ ソース電極
８ｓ ソースパッド
９ ドレイン電極
９ｐ ドレインパッド
１０ ゲート電極
１０ｐ ゲートパッド
１１ ゲート酸化膜
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置にかかり、特に半導体リレー用ＭＯＳＦＥＴ、特に高周波用途に用いられる、ＳＯＩ（Silicon On Insulator）基板を利用した横型二重拡散ＭＯＳ電界効果トランジスタ（ＬＤＭＯＳＦＥＴ：Lateral double diffused ＭＯＳＦＥＴ）に関するものである。
【背景技術】
【０００２】
高周波用半導体リレーには出力端子間容量の低減化が求められる。出力端子間容量を低減するための方法の一例として特許文献１がある。これを利用したＭＯＳＦＥＴを図７に示す。ＳＯＩ基板を用いたＬＤＭＯＳＦＥＴである。このＬＤＭＯＳＦＥＴはｎ型半導体基板１上に酸化シリコン膜等の埋め込み絶縁膜２を介して第一導電型半導体層であるｎ型半導体層からなる活性層３が形成されている。そしてこの活性層３内に第二導電型のｐ型ウェル領域４が形成され、このｐ型ウェル領域４と離間して高濃度第一導電型である半導体層からなるｎ+型ドレイン領域６が形成されている。このときｐ型ウェル領域４は、ｎ型半導体基板１上の埋め込み絶縁膜に達する深さまで形成されており、ｐ型ウェル領域４内には、高濃度第二導電型であるｎ+型半導体層からなるｎ+型ソース領域５が形成されている。
【０００３】
また、ｎ+型ドレイン領域６およびｎ+型ソース領域５上にドレイン電極９およびソース電極８が形成されている。ｎ+型ドレイン領域８とｎ+型ソース領域５に挟まれたｐ型ウェル領域４上にはゲート絶縁膜１１を介して導電性の多結晶シリコン膜からなるゲート電極１０が形成されている。
【０００４】
このＬＤＭＯＳＦＥＴのソース・ドレイン間およびソース・ゲート間に電圧が加わるとゲート電極下のｐ型ウェル領域表面に反転層を形成しチャネルとして働く。このチャネルの形成によりソース・ドレイン間に電流が流れる。
上記構成のＳＯＩ型のＬＤＭＯＳＦＥＴの製造方法について図８（ａ）〜（ｃ）で説明する。
【０００５】
まず図８（ａ）に示すようにゲート絶縁膜１１となる膜厚２０ｎｍ程度の薄いシリコン酸化膜を形成する。そして多結晶シリコン膜を形成し、不要な部分をエッチングにより除去してゲート電極１０を形成する。
次に図８（ｂ）に示すようにゲート電極１０とこの上層に形成されるレジストパターンＲ１をマスクにして、選択的にホウ素（Ｂ）を１０１３/cm2〜１０１４/cm2程度の注入量で注入する。その後、Ｎ2ガス雰囲気において１０００℃〜１２００℃、数時間熱処理を行い、熱拡散によりｐ型ウェル領域を形成する。
次に図８（ｃ）に示すようにゲート電極１０とレジストパターンＲ２をマスクにして、選択的に砒素（Ａｓ）を１０１５/cm2 〜１０１６/cm2程度の注入量で注入する。その後、 Ｎ2ガス雰囲気において１０００℃〜１２００℃、数十分熱処理を行い、熱拡散によりｎ+型ドレイン領域およびｎ+型ソース領域を形成する。このとき、ドレイン側のｐ型ウェル領域端とドレイン側のｎ型ソース領域端との距離がチャネル長Ｌchになる。
次に、レジストパターン（図示せず）をマスクにして、エッチングにより不要な部分のゲート絶縁膜１１を取り除き、アルミニウム（Ａｌ）を堆積させることにより、ドレイン電極９およびソース電極８を形成する。そしてこのレジストパターンを取り除くことで、図７に示した半導体装置の構造が完成する。
このとき図８（ｂ）および（ｃ）に示すように、活性層の厚さが厚い場合には、ｐ型ウェル領域が十分に絶縁膜にまで到達せず、容量増大の原因となることがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００-１２８６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したＳＯＩ型のＬＤＭＯＳＦＥＴにおいて、ソース・ドレイン間の容量を低減するためにはｐ型ウェル領域を支持基板上の埋め込み絶縁膜に達する深さまで形成する必要がある。そのため、ｐ型ウェル領域形成に要する熱拡散の時間としてはチャネル長の形成に要する時間の他に支持基板であるｎ型半導体基板１上の埋め込み絶縁膜に達するのに要する時間が余分に必要となり、生産性が低下するという問題があった。また、このためにチャネル長Ｌchが設計値よりも大きくなってしまうことにもなる。
本発明は、前記実情に鑑みてなされたもので、このｐ型ウェル領域形成のための熱拡散時間の増大を抑え、設計値通りのチャネル長Ｌchを有するＬＤＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００８】
そこで本発明の半導体装置は、半導体基板と前記半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性層内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の活性層内に、第１導電型の半導体層からなるソースおよびドレイン領域を形成した横型ＭＯＳＦＥＴの製造方法であって、ＳＯＩ基板の第１の半導体層の膜厚ｄを決定する工程が、チャネル長Ｌｃｈのｎ倍以下となるようにする工程であり、熱拡散雰囲気下における第２導電型の半導体層を構成する不純物の、第１導電型の半導体層中における水平方向の拡散速度をＶｄｉｆｈ、垂直方向の拡散速度をＶｄｉｆｖとしたとき、
このｎは、
ｎ＝Ｖｄｉｆｖ／Ｖｄｉｆｈ
ｄ／Ｌｃｈ＜ｎ
を満たすように選択される。
また本発明は、この半導体装置の製造方法であって、第１導電型の半導体層は単結晶シリコン層であり、不純物がボロンであり、ｎが１．２であることを特徴とする。
また本発明は、この半導体装置の製造方法で製造された横型ＭＯＳＦＥＴであって、活性層の膜厚が、チャネル長の１．２倍を超えないように構成されたものを含む。
【発明の効果】
【０００９】
以上説明してきたように、本発明によれば、熱拡散を行う際、横方向すなわち水平方向の拡散速度と、深さ方向の拡散速度を考慮し、ｐ型ウェル領域が絶縁膜まで達する時間を余分にとる必要がなくなり、製造コストを抑えることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る半導体装置の概略構成を示す部分断面図
【図２】本発明の実施の形態１に係る半導体装置の上面図
【図３】本発明の実施の形態１に係る半導体装置の概略構成を示す断面図
【図４】（ａ）乃至（ｃ）は本発明の実施の形態１に係る半導体装置の製造工程図
【図５】本発明の実施の形態１に係る半導体装置の説明図
【図６】本発明の実施の形態１に係る半導体装置の説明図
【図７】通例の半導体装置の概略構成を示す断面図
【図８】（ａ）乃至（ｃ）は同半導体装置の製造工程図
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態に係る半導体装置について、図面を参照しつつ詳細に説明する。
【００１２】
（実施の形態１）
図１および２は、本発明の実施の形態１に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す要部概略断面図および上面説明図である。図１は、本発明の実施の形態１に係る半導体装置の概略構成を示す図である。
なお、以下に示す実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型がｐ型、第２導電型がｎ型である場合にも適用可能である。
【００１３】
ここで図１は図２のＡ−Ａ断面図である。本実施の形態に係るＬＤＭＯＳＦＥＴの製造方法は、ＳＯＩ基板の前記第１の半導体層の膜厚ｄを決定する工程が、チャネル長Ｌｃｈのｎ倍以下となるようにする工程であり、熱拡散雰囲気下における前記第２導電型の半導体層を構成する不純物の、前記第１導電型の半導体層中における水平方向の拡散速度をＶｄｉｆｈ、垂直方向の拡散速度をＶｄｉｆｖとしたとき、
前記ｎは、
ｎ＝Ｖｄｉｆｖ／Ｖｄｉｆｈ
ｄ／Ｌｃｈ＜ｎ
を満たすように選択されるようにしたことを特徴とする。ここで第１導電型の半導体層は単結晶シリコン層であり、不純物がボロン（Ｂ）である場合には、ｎを１．２とするのが望ましい。
【００１４】
すなわち、半導体基板１としてのｎ型シリコン基板と、この半導体基板上に埋め込み絶縁膜としての酸化シリコン層を介して形成された第１導電型の半導体層としてのｎ型シリコン層とを有するＳＯＩ基板と、このｎ型シリコン層からなる活性層３内に、第２導電型の半導体層としてのｐ型ウェル４を形成するとともに、ｐ型ウェル４内および第１導電型の活性層内に、第１導電型の半導体層からなるソースおよびドレイン領域を形成している。
ここでは、ｎ型シリコン層からなる活性層３内に第２導電型ウェル領域であるｐ型ウェル領域４と、高濃度第１導電型のドレイン領域であるｎ+型ドレイン領域６とが離間して形成され、高濃度第１導電型のソース領域であるｎ+型ソース領域５がｐ型ウェル領域４内に形成されている。このとき、ｐ型ウェル領域４は、埋め込み絶縁膜２に達する深さまで形成されており、ｐ型ウェル領域４内には、高濃度第２導電型のボディコンタクト領域であるｐ+型ボディコンタクト７が形成されている。８はソース電極、９はドレイン電極、１０はゲート電極である。ここでゲート電極１０は蛇行するように形成したが、これはゲート幅を増大すべく形成したもので、直線でもよいことはいうまでもない。ここで８ｓはソースパッド、９ｐはドレインパッド、１０ｐはゲートパッド、１２は絶縁膜である。
【００１５】
また、ｎ+型ドレイン領域６と電気的に接続されるようにドレイン電極９が形成され、ｐ型ウェル領域及びｎ+型ソース領域５と電気的に接続されるようにソース電極８が形成され、ｎ型シリコン層からなる活性層３表面の、ｎ+型ドレイン領域６とｎ+型ソース領域５との間に介在するｐ型ウェル領域４上には、ゲート酸化膜を介して導電性を有する多結晶シリコン膜より成るゲート電極１０が形成されている。ここで、ｎ型シリコン層からなる活性層３は、ドリフト領域を形成している。
【００１６】
次に、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程について説明する。
図４（ａ）乃至（ｃ）は、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程の一部を示す概略断面図である。本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程は、通例のＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程と略同様であるが、ＳＯＩ基板の第１の半導体層である活性層３の膜厚ｄが、チャネル長Ｌｃｈのｎ倍以下となるようにする工程であり、熱拡散雰囲気下における前記第２導電型の半導体層（ｐ型ウェル領域４）を構成する不純物の、第１導電型の半導体層からなる活性層中における水平方向の拡散速度をＶｄｉｆｈ、垂直方向の拡散速度をＶｄｉｆｖとしたとき、
前記ｎは、
ｎ＝Ｖｄｉｆｖ／Ｖｄｉｆｈ
ｄ／Ｌｃｈ＜ｎ
を満たすように選択されるようにしたことを特徴とする。ここで第１導電型の半導体層は所定の不純物濃度をもつｎ型の単結晶シリコン層であり、不純物がボロン（Ｂ）である場合には、ｎを１．２とするのが望ましい。
【００１７】
本実施の形態では、まず図４（ａ）に示すように、上記拡散条件に合わせて活性層３の膜厚ｄおよび不純物濃度を決定してＳＯＩ基板を用意し、この活性層３となるｎ型シリコン層に対し絶縁性領域（図示せず）を形成し、素子分離を行う。
【００１８】
そしてこの後、図４（ｂ）に示すように、多結晶シリコン膜を用いてゲート電極１０を形成し、このｎ型シリコン層からなる活性層３内に、マスクパターンＲ１を形成して、高エネルギーイオン注入法によりボロン（Ｂ）等のｐ型不純物を導入する。ここでは、選択的にボロン（Ｂ）を１０１３/cm2〜１０１４/cm2程度の注入量で注入する。その後、Ｎ2ガス雰囲気において１０００℃〜１２００℃、数時間熱処理を行い、熱拡散によりｐ型ウェル領域を形成する。
次に図４（ｃ）に示すようにゲート電極１０とレジストパターンＲ２をマスクにして、選択的に砒素（Ａｓ）を１０１５/cm2 〜１０１６/cm2程度の注入量で注入する。その後、Ｎ2ガス雰囲気において１０００℃〜１２００℃、数十分熱処理を行い、熱拡散によりｎ+型ドレイン領域６およびｎ+型ソース領域５を形成する。このとき、ドレイン側のｐ型ウェル領域４端とドレイン側のｎ+型ソース領域端との距離がチャネル長Ｌchになる。
ｎ＋型ドレイン領域６及びｎ+型ソース領域５形成のためのｎ型不純物の導入を行う。
【００１９】
そしてこの後、ソースおよびドレイン電極８，９を形成し、図１乃至３に示したＳＯＩ構造型のＬＤＭＯＳＦＥＴを形成する。
【００２０】
この構成によれば、熱拡散を行うと横方向にも深さ方向にも不純物は拡散する。このときの拡散の様子を図５に示す。この横方向への拡散がチャネル長を形成する。横方向への拡散長をaとすると深さ方向への拡散長ｂはａの約１．２倍となる。
したがって活性層の膜厚を前記ＭＯＳＦＥＴのチャネル長の１．２倍未満とすることで、ｐ型ウェル領域を絶縁膜まで達する時間を余分にとる必要がなくなり、製造コストを抑えることができる。
これを用いて上記構成を考察すると、図６に示すように、ドレイン側のｐ型ウェル領域端とドレイン側のｎ+型ソース領域端との距離がチャネル長Ｌchになり、このチャネル長Ｌchは活性層の膜厚ｄと以下のような関係がある。
ｄ／Ｌｃｈ＜ｎ
【００２１】
この構成によれば、活性層の膜厚が、チャネル長の１．２倍を超えないように構成するだけで、効率よく、短時間で横型ＭＯＳＦＥＴを形成することができる。
【００２２】
なお、熱拡散雰囲気下における不純物の拡散特性は、温度や、拡散される半導体層の不純物濃度やそのプロファイル、不純物の種類などに依存して異なるが、一般的には、第１導電型の半導体層からなる活性層中における第２導電型の不純物の水平方向の拡散速度をＶｄｉｆｈ、垂直方向の拡散速度をＶｄｉｆｖとしたとき、
前記ｎは、
ｎ＝Ｖｄｉｆｖ／Ｖｄｉｆｈ
ｄ／Ｌｃｈ＜ｎ
となり、ｎがほぼ１．２である。
そこで通常の場合はこの値を考慮して、活性層の膜厚ｄがｎ・Ｌｃｈとなるように、デバイス設計を行うようにすればよい。
【００２３】
ＳＯＩ基板を用いる際、活性層の膜厚を制御しようとする場合には、エピタキシャル成長層を用いるのが望ましい。また、半導体層があらかじめ所望の膜厚となるように形成した貼り合わせウェーハを用いるようにしてもよい。
なお、活性層となるエピタキシャル成長層の不純物濃度が変化すれば拡散速度も変化するが、拡散速度が変わったとしても拡散の縦横比１．２は変化しないことがわかっている。従って、エピタキシャル成長層の不純物濃度にかかわらず、下地の濃度に対する拡散速度の変化を調整することなく、活性層の膜厚を決定すればよい。
【００２４】
前記実施の形態では、不純物としてホウ素を用いてｐ型ウェル領域を形成する例について説明したが、アルミニウムなど他のｐ型不純物を用いた場合にも同様となる。
【００２５】
またリン、ヒ素などのｎ型不純物を用いた場合にも同様であり、水平方向と垂直方向の拡散速度の比に応じて活性層の膜厚を決定することで、容易に生産性よく、高速動作可能な半導体装置を提供することが可能となる。
【符号の説明】
【００２６】
１ 半導体基板
２ 埋め込み絶縁膜
４ ｐ型ウェル領域
５ ｎ+型ソース領域
６ ｎ+型ドレイン領域
７ ｐ+型ボディコンタクト領域
８ ソース電極
８ｓ ソースパッド
９ ドレイン電極
９ｐ ドレインパッド
１０ ゲート電極
１０ｐ ゲートパッド
１１ ゲート酸化膜
【特許請求の範囲】
【請求項１】
半導体基板と前記半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、
前記第１導電型の半導体層からなる活性層内に、第２導電型の半導体層からなるウェルを形成するとともに、前記ウェル内および前記第１導電型の前記活性層内に、第１導電型の半導体層からなるソースおよびドレイン領域を形成した横型ＭＯＳＦＥＴの製造方法であって、
前記ＳＯＩ基板の前記第１の半導体層の膜厚ｄを決定する工程が、チャネル長Ｌｃｈのｎ倍以下となるようにする工程であり、
熱拡散雰囲気下における前記第２導電型の半導体層を構成する不純物の、前記第１導電型の半導体層中における水平方向の拡散速度をＶｄｉｆｈ、垂直方向の拡散速度をＶｄｉｆｖとしたとき、
前記ｎは、
ｎ＝Ｖｄｉｆｖ／Ｖｄｉｆｈ
ｄ／Ｌｃｈ＜ｎ
を満たすように選択される半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第１導電型の半導体層は単結晶シリコン層であり、
前記不純物がボロンであり、
前記ｎが１．２である半導体装置の製造方法。
【請求項３】
請求項１または２のいずれかに記載の半導体装置の製造方法で製造された横型ＭＯＳＦＥＴであって、
前記活性層の膜厚が、チャネル長の１．２倍を超えないように構成された半導体装置。
【請求項１】
半導体基板と前記半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、
前記第１導電型の半導体層からなる活性層内に、第２導電型の半導体層からなるウェルを形成するとともに、前記ウェル内および前記第１導電型の前記活性層内に、第１導電型の半導体層からなるソースおよびドレイン領域を形成した横型ＭＯＳＦＥＴの製造方法であって、
前記ＳＯＩ基板の前記第１の半導体層の膜厚ｄを決定する工程が、チャネル長Ｌｃｈのｎ倍以下となるようにする工程であり、
熱拡散雰囲気下における前記第２導電型の半導体層を構成する不純物の、前記第１導電型の半導体層中における水平方向の拡散速度をＶｄｉｆｈ、垂直方向の拡散速度をＶｄｉｆｖとしたとき、
前記ｎは、
ｎ＝Ｖｄｉｆｖ／Ｖｄｉｆｈ
ｄ／Ｌｃｈ＜ｎ
を満たすように選択される半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第１導電型の半導体層は単結晶シリコン層であり、
前記不純物がボロンであり、
前記ｎが１．２である半導体装置の製造方法。
【請求項３】
請求項１または２のいずれかに記載の半導体装置の製造方法で製造された横型ＭＯＳＦＥＴであって、
前記活性層の膜厚が、チャネル長の１．２倍を超えないように構成された半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−９６７３（Ｐ２０１２−９６７３Ａ）
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１０−１４５０６１（Ｐ２０１０−１４５０６１）
【出願日】平成２２年６月２５日（２０１０．６．２５）
【出願人】（０００００５８３２）パナソニック電工株式会社 (17,916)
【Ｆターム（参考）】
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２２年６月２５日（２０１０．６．２５）
【出願人】（０００００５８３２）パナソニック電工株式会社 (17,916)
【Ｆターム（参考）】
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