半導体装置の製造方法
【課題】裏面照射型ＣＭＯＳイメージセンサーのリーク電流を抑制可能な半導体装置の製造方法を提供する。
【解決手段】実施形態の半導体装置の製造方法は、半導体基板の上にエピタキシャル半導体層４をエピタキシャル成長させる工程と、前記エピタキシャル半導体層４に光電変換部を形成する工程と、前記光電変換部の形成後に、前記エピタキシャル半導体層４の上に配線層を形成する工程と、前記配線層の上に支持基盤２３を接合する工程と、前記接合の後に、前記半導体基板を前記接合とは反対面側からエッチングする工程を含む。半導体装置の製造方法は、前記エッチングする工程の後に、前記エピタキシャル半導体層４の前記反対面側にアモルファスＳｉ層２６を形成する工程と、前記アモルファスＳｉ層の上に、反射防止膜、カラーフィルタを順に形成する工程を含む。
【解決手段】実施形態の半導体装置の製造方法は、半導体基板の上にエピタキシャル半導体層４をエピタキシャル成長させる工程と、前記エピタキシャル半導体層４に光電変換部を形成する工程と、前記光電変換部の形成後に、前記エピタキシャル半導体層４の上に配線層を形成する工程と、前記配線層の上に支持基盤２３を接合する工程と、前記接合の後に、前記半導体基板を前記接合とは反対面側からエッチングする工程を含む。半導体装置の製造方法は、前記エッチングする工程の後に、前記エピタキシャル半導体層４の前記反対面側にアモルファスＳｉ層２６を形成する工程と、前記アモルファスＳｉ層の上に、反射防止膜、カラーフィルタを順に形成する工程を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラやカメラ付き携帯電話への応用で、小型カメラモジュールの市場が注目されている。カメラモジュールに使われるＣＣＤ、ＣＭＯＳイメージセンサーなどの撮像素子は、半導体技術の微細化に伴い、そのセンサー性能が向上してきた。センサー性能を向上させる技術の一つとして、感度や高度シェーディングを向上させる、裏面照射型ＣＭＯＳイメージセンサーが提案されている。
【０００３】
裏面照射型ＣＭＯＳイメージセンサーでは、裏面側の界面準位の抑制が必要であるが、従来は、マイナスの電荷を持つ絶縁膜を形成し表面側の空乏化による生成再結合電流の抑制をおこなう方法などにより改善をおこなってきたが、マイナス電荷をもつ絶縁膜の電荷の保持が時間により減少する効果により、使用時間により特性が劣化することが問題であった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−３９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、裏面照射型ＣＭＯＳイメージセンサーのリーク電流を抑制可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態の半導体装置の製造方法は、半導体基板の上にエピタキシャル半導体層をエピタキシャル成長させる工程と、前記エピタキシャル半導体層に光電変換部を形成する工程と、前記光電変換部の形成後に、前記エピタキシャル半導体層の上に配線層を形成する工程と、前記配線層の上に支持基盤を接合する工程と、前記接合の後に、前記半導体基板を前記接合とは反対面側からエッチングする工程を含む。半導体装置の製造方法は、前記エッチングする工程の後に、前記エピタキシャル半導体層の前記反対面側にアモルファスＳｉ層を形成する工程と、前記アモルファスＳｉ層の上に、反射防止膜、カラーフィルタを順に形成する工程を含む。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図２】図２は、第１の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図３】図３は、第１の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図４】図４は、第１の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図５】図５は、第１の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は、第１の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図７】図７は、第２の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図８】図８は、第２の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図９】図９は、第２の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０は、第２の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１は、第２の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図１２】図１２は、第２の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
第１の実施形態にかかる半導体装置の製造方法を、各工程を示す断面図である図１〜図６を用いて説明する。
【００１０】
図１（ａ）において、半導体基板１上にはＢＯＸ層２を介して薄い半導体層３が設けられている。なお、半導体基板１上にＢＯＸ層２を介して薄い半導体層３が設けられた基板としては、ＳＯＩ基板を用いることができる。なお、例えば、半導体基板１の材料はＳｉ、ＢＯＸ層２の材料はシリコン酸化膜を用いることができる。まず、薄い半導体層３を成長の起点として薄い半導体層３の上にＮ型半導体層４をエピタキシャル（Epitaxial）成長させる。なお、薄い半導体層３の上にエピタキシャル成長させるのはＰ型半導体層でもかまわないが、以下では一例としてＮ型半導体層４が形成された場合で説明する。
【００１１】
次に、図１（ｂ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４上の全面にストッパ層５を積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、ストッパ層５およびＮ型半導体層４に貫通孔６を形成する。なお、例えば、ストッパ層５の材料はシリコン窒化膜を用いることができる。
【００１２】
次に、図１（ｃ）に示すように、ＣＶＤなどの方法にて貫通孔６が埋め込まれるようにしてストッパ層５上の全面に貫通孔絶縁層７を積層する。そして、ＣＭＰなどの方法にて貫通孔絶縁層７を薄膜化することにより、ストッパ層５上の貫通孔絶縁層７を除去する。なお、貫通孔絶縁層７の材料はシリコン酸化膜を用いることができる。
【００１３】
次に、図１（ｄ）に示すように、ストッパ層５のエッチングを行うことにより、Ｎ型半導体層４上からストッパ層５を除去する。なお、Ｎ型半導体層４上からストッパ層５を除去する時に、Ｎ型半導体層４の表面にダメージが及ぶのを防止するために、ウェットエッチングを用いることが好ましい。
【００１４】
次に、図２（ａ）に示すように、画素間に配置された素子分離絶縁層８をＮ型半導体層４の表面側に埋め込んだ後、Ｎ型半導体層４上にゲート電極１０を画素ごとに形成する。なお、例えば、素子分離絶縁層８の材料はシリコン酸化膜、ゲート電極１０の材料は多結晶シリコン膜を用いることができる。
【００１５】
そして、ＰまたはＡｓなどの不純物をＮ型半導体層４にイオン注入することにより、Ｎ型不純物導入層１１をＮ型半導体層４の深い位置に形成する。また、Ｂなどの不純物をＮ型半導体層４にイオン注入することにより、Ｐ型不純物導入層１２をＮ型半導体層４の浅い位置に形成する。Ｎ型不純物導入層１１上にＰ型不純物導入層１２が形成されることで、フォトダイオードが光電変換部として画素ごとに形成されている。
【００１６】
なお、Ｎ型半導体層４上にゲート電極１０を形成する前に、Ｎ型不純物導入層１１およびＰ型不純物導入層１２をＮ型半導体層４に形成するようにしてもよい。
【００１７】
次に、図２（ｂ）に示すように、熱酸化またはＣＶＤにてＮ型半導体層４の表面に絶縁膜９を形成する。なお、絶縁膜９の膜厚は５〜６ｎｍ程度に設定することができる。なお、この時のイオン注入に使われる不純物としては、例えば、Ｓｉ、Ｇｅ、Ｃ、ＢまたはＩｎなどを用いることができる。また、Ｎ型半導体層４およびＮ型不純物導入層１１の表層にイオン注入する前にシリコン酸化膜９を形成することにより、イオン注入を均一に行うことができる。
【００１８】
次に、図２（ｃ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４上の全面に層間絶縁層１４を積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、貫通孔絶縁層７を露出させる開口部１５を絶縁膜９および層間絶縁層１４に形成する。なお、例えば、層間絶縁層１４の材料はシリコン酸化膜を用いることができる。また、絶縁膜９と層間絶縁層１４が同一材料の場合、絶縁膜９と層間絶縁層１４とは一体的に形成することができる。
【００１９】
次に、図２（ｄ）に示すように、ＣＶＤなどの方法にて開口部１５が埋め込まれるようにして層間絶縁層１４上の全面に埋め込み電極１６を形成する。そして、ＣＭＰなどの方法にて埋め込み電極１６を薄膜化することにより、層間絶縁層１４上の埋め込み電極１６を除去する。なお、例えば、埋め込み電極１６の材料はＷ、ＡｌまたはＣｕなどを用いることができる。
【００２０】
次に、図３（ａ）に示すように、ＣＶＤなどの方法にて層間絶縁層１４上の全面に層間絶縁層１７を積層するとともに、層間絶縁層１７に埋め込まれた配線１８、２０、２２および埋め込み電極１９、２１を形成する。なお、例えば、層間絶縁層１４の材料はシリコン酸化膜、配線１８、２０、２２の材料はＡｌまたはＣｕ、埋め込み電極１９、２１の材料はＷ、ＡｌまたはＣｕなどを用いることができる。
【００２１】
次に、図３（ｂ）に示すように、層間絶縁層１７上に支持基板２３を形成する。なお、支持基板２３は層間絶縁層１７に貼り付けることにより接合することができる。また、例えば、支持基板２３の材料はＳｉなどの半導体基板を用いるようにしてもよいし、ガラス、セラミックまたは樹脂などの絶縁性基板を用いるようにしてもよい。
【００２２】
次に、図３（ｃ）に示すように、エッチングあるいは弗硝酸を用いた選択エッチングにて半導体基板１を薄膜化することにより、ＢＯＸ層２の裏面から半導体基板１を除去する。なお、ＢＯＸ層２は、半導体基板１を薄膜化する時のストップ層として用いることができる。
【００２３】
次に、図３（ｄ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、埋め込み電極１６を露出させる開口部２４を貫通孔絶縁層７に形成する。この時、貫通孔６の側面に貫通孔絶縁層７を残すことができる。
【００２４】
次に、図４（ａ）に示すように、メッキまたはＣＶＤなどの方法にて開口部２４が埋め込まれるようにしてＢＯＸ層２の裏面上に貫通電極２５を形成する。そして、ＣＭＰなどの方法にて貫通電極２５を薄膜化することにより、ＢＯＸ層２の裏面上の貫通電極２５を除去する。なお、例えば、貫通電極２５の材料はＷ、ＡｌまたはＣｕなどを用いることができる。その後、ＢＯＸ層２のエッチングを行うことにより、Ｎ型半導体層４の裏面からＢＯＸ層２を除去し、Ｎ型半導体層４の裏面に光入射面Ｐを設ける。
【００２５】
次に、図４（ｂ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４の裏面上に高濃度のＢを含有するアモルファスＳｉ層２６を３５０℃から４００℃の成膜温度で形成する。Ｂの濃度は、１．０×１０19／cm3以上であることが望ましい。この層は、界面のＳｉのダングリングボンドをアモルファスＳｉ、あるいは水素で終端するために、界面準位の低減が達成できる。さらに、金属汚染のゲッタリング層としても作用し、フォトダイオードのリーク電流を低減することができる。以上の方法では高濃度Ｂを含有するアモルファスＳｉを用いたが、アンドープ、あるいは、別の元素Ａｓ、Ｉｎ、Ｓｂ、Ｇａ、Ａｌ、Ｐ等を含有する方法で形成しても、界面準位低減、ゲッタリングに効果がある物質ならば制限されない。また、不純物を含まないアモルファスＳｉ層２６を形成しても界面準位の低減は達成できる。
【００２６】
なお、図４（ｂ）で形成したアモルファスＳｉ層２６は、この後の配線形成後であって後述する反射防止膜の形成前にシンター工程を実施するとポリシリコン化する。シンター工程は、還元性ガスの環境下でのアニールであり、例えば４００℃で１時間ほど実施する。これにより界面準位およびコンタクト抵抗の低減、ダメージの修復がなされる。また、アモルファスＳｉ層２６の形成後、反射防止膜の形成前に、例えば４００℃〜４５０℃、１５分〜５時間程度ゲッタリングアニールを実施することでゲッタリング効果を得ることができる。ゲッタリングアニールはシンター工程と一緒に実施してもかまわない。
【００２７】
次に、図４（ｃ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、貫通電極２５を露出させる開口部２７を形成するとともに、画素領域以外のアモルファスＳｉ層２６を除去する。
【００２８】
次に、図４（ｄ）に示すように、開口部２７を介して貫通電極２５に接続されたパッド電極２８を形成する。その後、ＣＶＤなどの方法にてパッド電極２８およびアモルファスＳｉ層２６上の全面に絶縁層２９を成膜する。なお、例えば、絶縁層２９の材料はシリコン酸化膜を用いることができる。
【００２９】
次に、図５（ａ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、Ｎ型半導体層４の裏面の画素領域Ｒ１を露出させる開口部３０を絶縁層２９に形成する。
【００３０】
次に、図５（ｂ）に示すように、ＣＶＤまたはスパッタなどの方法にてＮ型半導体層４の裏面側に反射防止膜３１、３２を順次成膜する。なお、例えば、反射防止膜３１、３２の材料はシリコン酸化膜を用いることができる。この時、反射防止膜３１、３２の屈折率を互いに異ならせることができる。
【００３１】
次に、図５（ｃ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、パッド電極２８を露出させる開口部３３を反射防止膜３１、３２に形成する。
【００３２】
最後に、図６に示すように、反射防止膜３２上にカラーフィルタ３４を画素ごとに形成した後、カラーフィルタ３４上にオンチップレンズ３５を画素ごとに形成する。なお、例えば、カラーフィルタ３４およびオンチップレンズ３５の材料は透明な有機化合物を用いることができる。この時、カラーフィルタ３４は、例えば、赤、緑または青に着色することができる。
【００３３】
一般的に界面準位を抑制させるために、熱酸化膜を形成する方法があるが、裏面照射型ＣＭＯＳセンサーの製造においては、すでに金属配線が形成されており、熱酸化膜を形成する８００℃から１１００℃程度の熱処理では金属が溶融するため、熱酸化膜を表面に形成することはできない。しかし、上記説明したように、本実施形態においては、裏面研削したＳｉ表面に高濃度Ｂを含有したアモルファスＳｉ層を形成することにより界面準位を低減しフォトダイオードのリーク電流を低減することが可能となる。これにより歩留まり向上を達成することができる。
【００３４】
（第２の実施形態）
第１の実施形態では、ＳＯＩ基板を用いることにより裏面照射型ＣＭＯＳイメージセンサーを形成する方法について説明したが、本実施形態においては、バルクエピ基板を用いて裏面照射型ＣＭＯＳイメージセンサーを形成する。本実施形態にかかる半導体装置の製造方法を、各工程を示す断面図である図７〜図１２を用いて説明する。
【００３５】
図７（ａ）において、バルクエピ基板である半導体基板１にＮ型半導体層４をエピタキシャル（Epitaxial）成長させる。なお、半導体基板１の上にエピタキシャル成長させるのはＰ型半導体層でもかまわないが、以下では一例としてＮ型半導体層４が形成された場合で説明する。
【００３６】
次に、図７（ｂ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４上の全面にストッパ層５を積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、ストッパ層５およびＮ型半導体層４に貫通孔６を形成する。なお、例えば、ストッパ層５の材料はシリコン窒化膜を用いることができる。
【００３７】
次に、図７（ｃ）に示すように、ＣＶＤなどの方法にて貫通孔６が埋め込まれるようにしてストッパ層５上の全面に貫通孔絶縁層７を積層する。そして、ＣＭＰなどの方法にて貫通孔絶縁層７を薄膜化することにより、ストッパ層５上の貫通孔絶縁層７を除去する。なお、貫通孔絶縁層７の材料はシリコン酸化膜を用いることができる。
【００３８】
次に、図７（ｄ）に示すように、ストッパ層５のエッチングを行うことにより、Ｎ型半導体層４上からストッパ層５を除去する。なお、Ｎ型半導体層４上からストッパ層５を除去する時に、Ｎ型半導体層４の表面にダメージが及ぶのを防止するために、ウェットエッチングを用いることが好ましい。
【００３９】
次に、図８（ａ）に示すように、画素間に配置された素子分離絶縁層８をＮ型半導体層４の表面側に埋め込んだ後、Ｎ型半導体層４上にゲート電極１０を画素ごとに形成する。なお、例えば、素子分離絶縁層８の材料はシリコン酸化膜、ゲート電極１０の材料は多結晶シリコン膜を用いることができる。
【００４０】
そして、ＰまたはＡｓなどの不純物をＮ型半導体層４にイオン注入することにより、Ｎ型不純物導入層１１をＮ型半導体層４の深い位置に形成する。また、Ｂなどの不純物をＮ型半導体層４にイオン注入することにより、Ｐ型不純物導入層１２をＮ型半導体層４の浅い位置に形成する。Ｎ型不純物導入層１１上にＰ型不純物導入層１２が形成されることで、フォトダイオードが光電変換部として画素ごとに形成されている。
【００４１】
なお、Ｎ型半導体層４上にゲート電極１０を形成する前に、Ｎ型不純物導入層１１およびＰ型不純物導入層１２をＮ型半導体層４に形成するようにしてもよい。
【００４２】
次に、図８（ｂ）に示すように、熱酸化またはＣＶＤにてＮ型半導体層４の表面に絶縁膜９を形成する。なお、絶縁膜９の膜厚は５〜６ｎｍ程度に設定することができる。なお、この時のイオン注入に使われる不純物としては、例えば、Ｓｉ、Ｇｅ、Ｃ、ＢまたはＩｎなどを用いることができる。また、Ｎ型半導体層４およびＮ型不純物導入層１１の表層にイオン注入する前にシリコン酸化膜９を形成することにより、イオン注入を均一に行うことができる。
【００４３】
次に、図８（ｃ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４上の全面に層間絶縁層１４を積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、貫通孔絶縁層７を露出させる開口部１５を絶縁膜９および層間絶縁層１４に形成する。なお、例えば、層間絶縁層１４の材料はシリコン酸化膜を用いることができる。また、絶縁膜９と層間絶縁層１４が同一材料の場合、絶縁膜９と層間絶縁層１４とは一体的に形成することができる。
【００４４】
次に、図８（ｄ）に示すように、ＣＶＤなどの方法にて開口部１５が埋め込まれるようにして層間絶縁層１４上の全面に埋め込み電極１６を形成する。そして、ＣＭＰなどの方法にて埋め込み電極１６を薄膜化することにより、層間絶縁層１４上の埋め込み電極１６を除去する。なお、例えば、埋め込み電極１６の材料はＷ、ＡｌまたはＣｕなどを用いることができる。
【００４５】
次に、図９（ａ）に示すように、ＣＶＤなどの方法にて層間絶縁層１４上の全面に層間絶縁層１７を積層するとともに、層間絶縁層１７に埋め込まれた配線１８、２０、２２および埋め込み電極１９、２１を形成する。なお、例えば、層間絶縁層１４の材料はシリコン酸化膜、配線１８、２０、２２の材料はＡｌまたはＣｕ、埋め込み電極１９、２１の材料はＷ、ＡｌまたはＣｕなどを用いることができる。
【００４６】
次に、図９（ｂ）に示すように、層間絶縁層１７上に支持基板２３を形成する。なお、支持基板２３は層間絶縁層１７に貼り付けることにより接合することができる。また、例えば、支持基板２３の材料はＳｉなどの半導体基板を用いるようにしてもよいし、ガラス、セラミックまたは樹脂などの絶縁性基板を用いるようにしてもよい。
【００４７】
次に、図９（ｃ）に示すように、エッチングあるいは弗硝酸を用いた選択エッチングにて半導体基板１を薄膜化することにより、半導体基板１を除去する。なお、ストッパ層がないので、半導体基板１の薄膜化は膜厚制御により所望の膜厚になるように除去する。これによりＮ型半導体層４の裏面に光入射面Ｐを設ける。
【００４８】
次に、図９（ｄ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、埋め込み電極１６を露出させる開口部２４を貫通孔絶縁層７に形成する。この時、貫通孔６の側面に貫通孔絶縁層７を残すことができる。
【００４９】
次に、図１０（ａ）に示すように、メッキまたはＣＶＤなどの方法にて開口部２４が埋め込まれるようにして裏面上に貫通電極２５を形成する。なお、例えば、貫通電極２５の材料はＷ、ＡｌまたはＣｕなどを用いることができる。
【００５０】
次に、図１０（ｂ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４の裏面上に高濃度のＢを含有するアモルファスＳｉ層２６を３５０℃から４００℃の成膜温度で形成する。Ｂの濃度は、１．０×１０19／cm3以上であることが望ましい。この層は、界面のＳｉのダングリングボンドをアモルファスＳｉ、あるいは水素で終端するために、界面準位の低減が達成できる。さらに、金属汚染のゲッタリング層としても作用し、フォトダイオードのリーク電流を低減することができる。以上の方法では高濃度Ｂを含有するアモルファスＳｉを用いたが、アンドープ、あるいは、別の元素Ａｓ、Ｉｎ、Ｓｂ、Ｇａ、Ａｌ、Ｐ等を含有する方法で形成しても、界面準位低減、ゲッタリングに効果がある物質ならば制限されない。また、不純物を含まないアモルファスＳｉ層２６を形成しても界面準位の低減は達成できる。
【００５１】
なお、図１０（ｂ）で形成したアモルファスＳｉ層２６は、この後の配線形成後であって後述する反射防止膜の形成前にシンター工程を実施するとポリシリコン化する。シンター工程は、還元性ガスの環境下でのアニールであり、例えば４００℃で１時間ほど実施する。これにより界面準位およびコンタクト抵抗の低減、ダメージの修復がなされる。また、アモルファスＳｉ層２６の形成後、反射防止膜の形成前に、例えば４００℃〜４５０℃、１５分〜５時間程度ゲッタリングアニールを実施することでゲッタリング効果を得ることができる。ゲッタリングアニールはシンター工程と一緒に実施してもかまわない。
【００５２】
次に、図１０（ｃ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、貫通電極２５を露出させる開口部２７を形成するとともに、画素領域以外のアモルファスＳｉ層２６を除去する。
【００５３】
次に、図１０（ｄ）に示すように、開口部２７を介して貫通電極２５に接続されたパッド電極２８を形成する。その後、ＣＶＤなどの方法にてパッド電極２８およびアモルファスＳｉ層２６上の全面に絶縁層２９を成膜する。なお、例えば、絶縁層２９の材料はシリコン酸化膜を用いることができる。
【００５４】
次に、図１１（ａ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、Ｎ型半導体層４の裏面の画素領域Ｒ１を露出させる開口部３０を絶縁層２９に形成する。
【００５５】
次に、図１１（ｂ）に示すように、ＣＶＤまたはスパッタなどの方法にてＮ型半導体層４の裏面側に反射防止膜３１、３２を順次成膜する。なお、例えば、反射防止膜３１、３２の材料はシリコン酸化膜を用いることができる。この時、反射防止膜３１、３２の屈折率を互いに異ならせることができる。
【００５６】
次に、図１１（ｃ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、パッド電極２８を露出させる開口部３３を反射防止膜３１、３２に形成する。
【００５７】
最後に、図１２に示すように、反射防止膜３２上にカラーフィルタ３４を画素ごとに形成した後、カラーフィルタ３４上にオンチップレンズ３５を画素ごとに形成する。なお、例えば、カラーフィルタ３４およびオンチップレンズ３５の材料は透明な有機化合物を用いることができる。この時、カラーフィルタ３４は、例えば、赤、緑または青に着色することができる。
【００５８】
上記説明したように本実施形態においては、裏面照射型ＣＭＯＳイメージセンサーの製造方法において、裏面研削したＳｉ表面に、不安定な電荷をもつ絶縁膜ではなく高濃度Ｂ等を含有したアモルファスＳｉ層を形成する。これにより、Ｓｉ表面の界面準位の低減、及び、金属不純物のゲッタリング効果が得られるので、フォトダイオードのリーク電流（暗電流）、特に高温時のリーク電流を低減することが可能となる。従って、製造歩留まり向上を達成することができる。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
１ 半導体基板、２ ＢＯＸ層、３ 薄い半導体層、４ Ｎ型半導体層、５ ストッパ層、１１ Ｎ型不純物導入層、１２ Ｐ型不純物導入層、１８、２０、２２ 配線、１９、２１ 埋め込み電極、２３ 支持基板、２６ アモルファスＳｉ層。
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラやカメラ付き携帯電話への応用で、小型カメラモジュールの市場が注目されている。カメラモジュールに使われるＣＣＤ、ＣＭＯＳイメージセンサーなどの撮像素子は、半導体技術の微細化に伴い、そのセンサー性能が向上してきた。センサー性能を向上させる技術の一つとして、感度や高度シェーディングを向上させる、裏面照射型ＣＭＯＳイメージセンサーが提案されている。
【０００３】
裏面照射型ＣＭＯＳイメージセンサーでは、裏面側の界面準位の抑制が必要であるが、従来は、マイナスの電荷を持つ絶縁膜を形成し表面側の空乏化による生成再結合電流の抑制をおこなう方法などにより改善をおこなってきたが、マイナス電荷をもつ絶縁膜の電荷の保持が時間により減少する効果により、使用時間により特性が劣化することが問題であった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−３９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、裏面照射型ＣＭＯＳイメージセンサーのリーク電流を抑制可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態の半導体装置の製造方法は、半導体基板の上にエピタキシャル半導体層をエピタキシャル成長させる工程と、前記エピタキシャル半導体層に光電変換部を形成する工程と、前記光電変換部の形成後に、前記エピタキシャル半導体層の上に配線層を形成する工程と、前記配線層の上に支持基盤を接合する工程と、前記接合の後に、前記半導体基板を前記接合とは反対面側からエッチングする工程を含む。半導体装置の製造方法は、前記エッチングする工程の後に、前記エピタキシャル半導体層の前記反対面側にアモルファスＳｉ層を形成する工程と、前記アモルファスＳｉ層の上に、反射防止膜、カラーフィルタを順に形成する工程を含む。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図２】図２は、第１の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図３】図３は、第１の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図４】図４は、第１の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図５】図５は、第１の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は、第１の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図７】図７は、第２の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図８】図８は、第２の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図９】図９は、第２の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０は、第２の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１は、第２の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【図１２】図１２は、第２の実施形態にかかる半導体装置の製造方法の各工程を示す断面図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
第１の実施形態にかかる半導体装置の製造方法を、各工程を示す断面図である図１〜図６を用いて説明する。
【００１０】
図１（ａ）において、半導体基板１上にはＢＯＸ層２を介して薄い半導体層３が設けられている。なお、半導体基板１上にＢＯＸ層２を介して薄い半導体層３が設けられた基板としては、ＳＯＩ基板を用いることができる。なお、例えば、半導体基板１の材料はＳｉ、ＢＯＸ層２の材料はシリコン酸化膜を用いることができる。まず、薄い半導体層３を成長の起点として薄い半導体層３の上にＮ型半導体層４をエピタキシャル（Epitaxial）成長させる。なお、薄い半導体層３の上にエピタキシャル成長させるのはＰ型半導体層でもかまわないが、以下では一例としてＮ型半導体層４が形成された場合で説明する。
【００１１】
次に、図１（ｂ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４上の全面にストッパ層５を積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、ストッパ層５およびＮ型半導体層４に貫通孔６を形成する。なお、例えば、ストッパ層５の材料はシリコン窒化膜を用いることができる。
【００１２】
次に、図１（ｃ）に示すように、ＣＶＤなどの方法にて貫通孔６が埋め込まれるようにしてストッパ層５上の全面に貫通孔絶縁層７を積層する。そして、ＣＭＰなどの方法にて貫通孔絶縁層７を薄膜化することにより、ストッパ層５上の貫通孔絶縁層７を除去する。なお、貫通孔絶縁層７の材料はシリコン酸化膜を用いることができる。
【００１３】
次に、図１（ｄ）に示すように、ストッパ層５のエッチングを行うことにより、Ｎ型半導体層４上からストッパ層５を除去する。なお、Ｎ型半導体層４上からストッパ層５を除去する時に、Ｎ型半導体層４の表面にダメージが及ぶのを防止するために、ウェットエッチングを用いることが好ましい。
【００１４】
次に、図２（ａ）に示すように、画素間に配置された素子分離絶縁層８をＮ型半導体層４の表面側に埋め込んだ後、Ｎ型半導体層４上にゲート電極１０を画素ごとに形成する。なお、例えば、素子分離絶縁層８の材料はシリコン酸化膜、ゲート電極１０の材料は多結晶シリコン膜を用いることができる。
【００１５】
そして、ＰまたはＡｓなどの不純物をＮ型半導体層４にイオン注入することにより、Ｎ型不純物導入層１１をＮ型半導体層４の深い位置に形成する。また、Ｂなどの不純物をＮ型半導体層４にイオン注入することにより、Ｐ型不純物導入層１２をＮ型半導体層４の浅い位置に形成する。Ｎ型不純物導入層１１上にＰ型不純物導入層１２が形成されることで、フォトダイオードが光電変換部として画素ごとに形成されている。
【００１６】
なお、Ｎ型半導体層４上にゲート電極１０を形成する前に、Ｎ型不純物導入層１１およびＰ型不純物導入層１２をＮ型半導体層４に形成するようにしてもよい。
【００１７】
次に、図２（ｂ）に示すように、熱酸化またはＣＶＤにてＮ型半導体層４の表面に絶縁膜９を形成する。なお、絶縁膜９の膜厚は５〜６ｎｍ程度に設定することができる。なお、この時のイオン注入に使われる不純物としては、例えば、Ｓｉ、Ｇｅ、Ｃ、ＢまたはＩｎなどを用いることができる。また、Ｎ型半導体層４およびＮ型不純物導入層１１の表層にイオン注入する前にシリコン酸化膜９を形成することにより、イオン注入を均一に行うことができる。
【００１８】
次に、図２（ｃ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４上の全面に層間絶縁層１４を積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、貫通孔絶縁層７を露出させる開口部１５を絶縁膜９および層間絶縁層１４に形成する。なお、例えば、層間絶縁層１４の材料はシリコン酸化膜を用いることができる。また、絶縁膜９と層間絶縁層１４が同一材料の場合、絶縁膜９と層間絶縁層１４とは一体的に形成することができる。
【００１９】
次に、図２（ｄ）に示すように、ＣＶＤなどの方法にて開口部１５が埋め込まれるようにして層間絶縁層１４上の全面に埋め込み電極１６を形成する。そして、ＣＭＰなどの方法にて埋め込み電極１６を薄膜化することにより、層間絶縁層１４上の埋め込み電極１６を除去する。なお、例えば、埋め込み電極１６の材料はＷ、ＡｌまたはＣｕなどを用いることができる。
【００２０】
次に、図３（ａ）に示すように、ＣＶＤなどの方法にて層間絶縁層１４上の全面に層間絶縁層１７を積層するとともに、層間絶縁層１７に埋め込まれた配線１８、２０、２２および埋め込み電極１９、２１を形成する。なお、例えば、層間絶縁層１４の材料はシリコン酸化膜、配線１８、２０、２２の材料はＡｌまたはＣｕ、埋め込み電極１９、２１の材料はＷ、ＡｌまたはＣｕなどを用いることができる。
【００２１】
次に、図３（ｂ）に示すように、層間絶縁層１７上に支持基板２３を形成する。なお、支持基板２３は層間絶縁層１７に貼り付けることにより接合することができる。また、例えば、支持基板２３の材料はＳｉなどの半導体基板を用いるようにしてもよいし、ガラス、セラミックまたは樹脂などの絶縁性基板を用いるようにしてもよい。
【００２２】
次に、図３（ｃ）に示すように、エッチングあるいは弗硝酸を用いた選択エッチングにて半導体基板１を薄膜化することにより、ＢＯＸ層２の裏面から半導体基板１を除去する。なお、ＢＯＸ層２は、半導体基板１を薄膜化する時のストップ層として用いることができる。
【００２３】
次に、図３（ｄ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、埋め込み電極１６を露出させる開口部２４を貫通孔絶縁層７に形成する。この時、貫通孔６の側面に貫通孔絶縁層７を残すことができる。
【００２４】
次に、図４（ａ）に示すように、メッキまたはＣＶＤなどの方法にて開口部２４が埋め込まれるようにしてＢＯＸ層２の裏面上に貫通電極２５を形成する。そして、ＣＭＰなどの方法にて貫通電極２５を薄膜化することにより、ＢＯＸ層２の裏面上の貫通電極２５を除去する。なお、例えば、貫通電極２５の材料はＷ、ＡｌまたはＣｕなどを用いることができる。その後、ＢＯＸ層２のエッチングを行うことにより、Ｎ型半導体層４の裏面からＢＯＸ層２を除去し、Ｎ型半導体層４の裏面に光入射面Ｐを設ける。
【００２５】
次に、図４（ｂ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４の裏面上に高濃度のＢを含有するアモルファスＳｉ層２６を３５０℃から４００℃の成膜温度で形成する。Ｂの濃度は、１．０×１０19／cm3以上であることが望ましい。この層は、界面のＳｉのダングリングボンドをアモルファスＳｉ、あるいは水素で終端するために、界面準位の低減が達成できる。さらに、金属汚染のゲッタリング層としても作用し、フォトダイオードのリーク電流を低減することができる。以上の方法では高濃度Ｂを含有するアモルファスＳｉを用いたが、アンドープ、あるいは、別の元素Ａｓ、Ｉｎ、Ｓｂ、Ｇａ、Ａｌ、Ｐ等を含有する方法で形成しても、界面準位低減、ゲッタリングに効果がある物質ならば制限されない。また、不純物を含まないアモルファスＳｉ層２６を形成しても界面準位の低減は達成できる。
【００２６】
なお、図４（ｂ）で形成したアモルファスＳｉ層２６は、この後の配線形成後であって後述する反射防止膜の形成前にシンター工程を実施するとポリシリコン化する。シンター工程は、還元性ガスの環境下でのアニールであり、例えば４００℃で１時間ほど実施する。これにより界面準位およびコンタクト抵抗の低減、ダメージの修復がなされる。また、アモルファスＳｉ層２６の形成後、反射防止膜の形成前に、例えば４００℃〜４５０℃、１５分〜５時間程度ゲッタリングアニールを実施することでゲッタリング効果を得ることができる。ゲッタリングアニールはシンター工程と一緒に実施してもかまわない。
【００２７】
次に、図４（ｃ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、貫通電極２５を露出させる開口部２７を形成するとともに、画素領域以外のアモルファスＳｉ層２６を除去する。
【００２８】
次に、図４（ｄ）に示すように、開口部２７を介して貫通電極２５に接続されたパッド電極２８を形成する。その後、ＣＶＤなどの方法にてパッド電極２８およびアモルファスＳｉ層２６上の全面に絶縁層２９を成膜する。なお、例えば、絶縁層２９の材料はシリコン酸化膜を用いることができる。
【００２９】
次に、図５（ａ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、Ｎ型半導体層４の裏面の画素領域Ｒ１を露出させる開口部３０を絶縁層２９に形成する。
【００３０】
次に、図５（ｂ）に示すように、ＣＶＤまたはスパッタなどの方法にてＮ型半導体層４の裏面側に反射防止膜３１、３２を順次成膜する。なお、例えば、反射防止膜３１、３２の材料はシリコン酸化膜を用いることができる。この時、反射防止膜３１、３２の屈折率を互いに異ならせることができる。
【００３１】
次に、図５（ｃ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、パッド電極２８を露出させる開口部３３を反射防止膜３１、３２に形成する。
【００３２】
最後に、図６に示すように、反射防止膜３２上にカラーフィルタ３４を画素ごとに形成した後、カラーフィルタ３４上にオンチップレンズ３５を画素ごとに形成する。なお、例えば、カラーフィルタ３４およびオンチップレンズ３５の材料は透明な有機化合物を用いることができる。この時、カラーフィルタ３４は、例えば、赤、緑または青に着色することができる。
【００３３】
一般的に界面準位を抑制させるために、熱酸化膜を形成する方法があるが、裏面照射型ＣＭＯＳセンサーの製造においては、すでに金属配線が形成されており、熱酸化膜を形成する８００℃から１１００℃程度の熱処理では金属が溶融するため、熱酸化膜を表面に形成することはできない。しかし、上記説明したように、本実施形態においては、裏面研削したＳｉ表面に高濃度Ｂを含有したアモルファスＳｉ層を形成することにより界面準位を低減しフォトダイオードのリーク電流を低減することが可能となる。これにより歩留まり向上を達成することができる。
【００３４】
（第２の実施形態）
第１の実施形態では、ＳＯＩ基板を用いることにより裏面照射型ＣＭＯＳイメージセンサーを形成する方法について説明したが、本実施形態においては、バルクエピ基板を用いて裏面照射型ＣＭＯＳイメージセンサーを形成する。本実施形態にかかる半導体装置の製造方法を、各工程を示す断面図である図７〜図１２を用いて説明する。
【００３５】
図７（ａ）において、バルクエピ基板である半導体基板１にＮ型半導体層４をエピタキシャル（Epitaxial）成長させる。なお、半導体基板１の上にエピタキシャル成長させるのはＰ型半導体層でもかまわないが、以下では一例としてＮ型半導体層４が形成された場合で説明する。
【００３６】
次に、図７（ｂ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４上の全面にストッパ層５を積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、ストッパ層５およびＮ型半導体層４に貫通孔６を形成する。なお、例えば、ストッパ層５の材料はシリコン窒化膜を用いることができる。
【００３７】
次に、図７（ｃ）に示すように、ＣＶＤなどの方法にて貫通孔６が埋め込まれるようにしてストッパ層５上の全面に貫通孔絶縁層７を積層する。そして、ＣＭＰなどの方法にて貫通孔絶縁層７を薄膜化することにより、ストッパ層５上の貫通孔絶縁層７を除去する。なお、貫通孔絶縁層７の材料はシリコン酸化膜を用いることができる。
【００３８】
次に、図７（ｄ）に示すように、ストッパ層５のエッチングを行うことにより、Ｎ型半導体層４上からストッパ層５を除去する。なお、Ｎ型半導体層４上からストッパ層５を除去する時に、Ｎ型半導体層４の表面にダメージが及ぶのを防止するために、ウェットエッチングを用いることが好ましい。
【００３９】
次に、図８（ａ）に示すように、画素間に配置された素子分離絶縁層８をＮ型半導体層４の表面側に埋め込んだ後、Ｎ型半導体層４上にゲート電極１０を画素ごとに形成する。なお、例えば、素子分離絶縁層８の材料はシリコン酸化膜、ゲート電極１０の材料は多結晶シリコン膜を用いることができる。
【００４０】
そして、ＰまたはＡｓなどの不純物をＮ型半導体層４にイオン注入することにより、Ｎ型不純物導入層１１をＮ型半導体層４の深い位置に形成する。また、Ｂなどの不純物をＮ型半導体層４にイオン注入することにより、Ｐ型不純物導入層１２をＮ型半導体層４の浅い位置に形成する。Ｎ型不純物導入層１１上にＰ型不純物導入層１２が形成されることで、フォトダイオードが光電変換部として画素ごとに形成されている。
【００４１】
なお、Ｎ型半導体層４上にゲート電極１０を形成する前に、Ｎ型不純物導入層１１およびＰ型不純物導入層１２をＮ型半導体層４に形成するようにしてもよい。
【００４２】
次に、図８（ｂ）に示すように、熱酸化またはＣＶＤにてＮ型半導体層４の表面に絶縁膜９を形成する。なお、絶縁膜９の膜厚は５〜６ｎｍ程度に設定することができる。なお、この時のイオン注入に使われる不純物としては、例えば、Ｓｉ、Ｇｅ、Ｃ、ＢまたはＩｎなどを用いることができる。また、Ｎ型半導体層４およびＮ型不純物導入層１１の表層にイオン注入する前にシリコン酸化膜９を形成することにより、イオン注入を均一に行うことができる。
【００４３】
次に、図８（ｃ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４上の全面に層間絶縁層１４を積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、貫通孔絶縁層７を露出させる開口部１５を絶縁膜９および層間絶縁層１４に形成する。なお、例えば、層間絶縁層１４の材料はシリコン酸化膜を用いることができる。また、絶縁膜９と層間絶縁層１４が同一材料の場合、絶縁膜９と層間絶縁層１４とは一体的に形成することができる。
【００４４】
次に、図８（ｄ）に示すように、ＣＶＤなどの方法にて開口部１５が埋め込まれるようにして層間絶縁層１４上の全面に埋め込み電極１６を形成する。そして、ＣＭＰなどの方法にて埋め込み電極１６を薄膜化することにより、層間絶縁層１４上の埋め込み電極１６を除去する。なお、例えば、埋め込み電極１６の材料はＷ、ＡｌまたはＣｕなどを用いることができる。
【００４５】
次に、図９（ａ）に示すように、ＣＶＤなどの方法にて層間絶縁層１４上の全面に層間絶縁層１７を積層するとともに、層間絶縁層１７に埋め込まれた配線１８、２０、２２および埋め込み電極１９、２１を形成する。なお、例えば、層間絶縁層１４の材料はシリコン酸化膜、配線１８、２０、２２の材料はＡｌまたはＣｕ、埋め込み電極１９、２１の材料はＷ、ＡｌまたはＣｕなどを用いることができる。
【００４６】
次に、図９（ｂ）に示すように、層間絶縁層１７上に支持基板２３を形成する。なお、支持基板２３は層間絶縁層１７に貼り付けることにより接合することができる。また、例えば、支持基板２３の材料はＳｉなどの半導体基板を用いるようにしてもよいし、ガラス、セラミックまたは樹脂などの絶縁性基板を用いるようにしてもよい。
【００４７】
次に、図９（ｃ）に示すように、エッチングあるいは弗硝酸を用いた選択エッチングにて半導体基板１を薄膜化することにより、半導体基板１を除去する。なお、ストッパ層がないので、半導体基板１の薄膜化は膜厚制御により所望の膜厚になるように除去する。これによりＮ型半導体層４の裏面に光入射面Ｐを設ける。
【００４８】
次に、図９（ｄ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、埋め込み電極１６を露出させる開口部２４を貫通孔絶縁層７に形成する。この時、貫通孔６の側面に貫通孔絶縁層７を残すことができる。
【００４９】
次に、図１０（ａ）に示すように、メッキまたはＣＶＤなどの方法にて開口部２４が埋め込まれるようにして裏面上に貫通電極２５を形成する。なお、例えば、貫通電極２５の材料はＷ、ＡｌまたはＣｕなどを用いることができる。
【００５０】
次に、図１０（ｂ）に示すように、ＣＶＤなどの方法にてＮ型半導体層４の裏面上に高濃度のＢを含有するアモルファスＳｉ層２６を３５０℃から４００℃の成膜温度で形成する。Ｂの濃度は、１．０×１０19／cm3以上であることが望ましい。この層は、界面のＳｉのダングリングボンドをアモルファスＳｉ、あるいは水素で終端するために、界面準位の低減が達成できる。さらに、金属汚染のゲッタリング層としても作用し、フォトダイオードのリーク電流を低減することができる。以上の方法では高濃度Ｂを含有するアモルファスＳｉを用いたが、アンドープ、あるいは、別の元素Ａｓ、Ｉｎ、Ｓｂ、Ｇａ、Ａｌ、Ｐ等を含有する方法で形成しても、界面準位低減、ゲッタリングに効果がある物質ならば制限されない。また、不純物を含まないアモルファスＳｉ層２６を形成しても界面準位の低減は達成できる。
【００５１】
なお、図１０（ｂ）で形成したアモルファスＳｉ層２６は、この後の配線形成後であって後述する反射防止膜の形成前にシンター工程を実施するとポリシリコン化する。シンター工程は、還元性ガスの環境下でのアニールであり、例えば４００℃で１時間ほど実施する。これにより界面準位およびコンタクト抵抗の低減、ダメージの修復がなされる。また、アモルファスＳｉ層２６の形成後、反射防止膜の形成前に、例えば４００℃〜４５０℃、１５分〜５時間程度ゲッタリングアニールを実施することでゲッタリング効果を得ることができる。ゲッタリングアニールはシンター工程と一緒に実施してもかまわない。
【００５２】
次に、図１０（ｃ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、貫通電極２５を露出させる開口部２７を形成するとともに、画素領域以外のアモルファスＳｉ層２６を除去する。
【００５３】
次に、図１０（ｄ）に示すように、開口部２７を介して貫通電極２５に接続されたパッド電極２８を形成する。その後、ＣＶＤなどの方法にてパッド電極２８およびアモルファスＳｉ層２６上の全面に絶縁層２９を成膜する。なお、例えば、絶縁層２９の材料はシリコン酸化膜を用いることができる。
【００５４】
次に、図１１（ａ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、Ｎ型半導体層４の裏面の画素領域Ｒ１を露出させる開口部３０を絶縁層２９に形成する。
【００５５】
次に、図１１（ｂ）に示すように、ＣＶＤまたはスパッタなどの方法にてＮ型半導体層４の裏面側に反射防止膜３１、３２を順次成膜する。なお、例えば、反射防止膜３１、３２の材料はシリコン酸化膜を用いることができる。この時、反射防止膜３１、３２の屈折率を互いに異ならせることができる。
【００５６】
次に、図１１（ｃ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、パッド電極２８を露出させる開口部３３を反射防止膜３１、３２に形成する。
【００５７】
最後に、図１２に示すように、反射防止膜３２上にカラーフィルタ３４を画素ごとに形成した後、カラーフィルタ３４上にオンチップレンズ３５を画素ごとに形成する。なお、例えば、カラーフィルタ３４およびオンチップレンズ３５の材料は透明な有機化合物を用いることができる。この時、カラーフィルタ３４は、例えば、赤、緑または青に着色することができる。
【００５８】
上記説明したように本実施形態においては、裏面照射型ＣＭＯＳイメージセンサーの製造方法において、裏面研削したＳｉ表面に、不安定な電荷をもつ絶縁膜ではなく高濃度Ｂ等を含有したアモルファスＳｉ層を形成する。これにより、Ｓｉ表面の界面準位の低減、及び、金属不純物のゲッタリング効果が得られるので、フォトダイオードのリーク電流（暗電流）、特に高温時のリーク電流を低減することが可能となる。従って、製造歩留まり向上を達成することができる。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
１ 半導体基板、２ ＢＯＸ層、３ 薄い半導体層、４ Ｎ型半導体層、５ ストッパ層、１１ Ｎ型不純物導入層、１２ Ｐ型不純物導入層、１８、２０、２２ 配線、１９、２１ 埋め込み電極、２３ 支持基板、２６ アモルファスＳｉ層。
【特許請求の範囲】
【請求項１】
半導体基板の上にエピタキシャル半導体層をエピタキシャル成長させる工程と、
前記エピタキシャル半導体層に光電変換部を形成する工程と、
前記光電変換部の形成後に、前記エピタキシャル半導体層の上に配線層を形成する工程と、
前記配線層の上に支持基盤を接合する工程と、
前記接合の後に、前記半導体基板を前記接合とは反対面側からエッチングする工程と、
前記エッチングする工程の後に、前記エピタキシャル半導体層の前記反対面側にアモルファスＳｉ層を形成する工程と、
前記アモルファスＳｉ層の上に、反射防止膜、カラーフィルタを順に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板はＳＯＩ基板である
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アモルファスＳｉ層を形成後、前記反射防止膜の形成前に、
シンター工程を
さらに含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記アモルファスＳｉ層を形成後、前記反射防止膜の形成前に、
ゲッタリングアニールを行う
ことを特徴とする請求項１、２または３に記載の半導体装置の製造方法。
【請求項５】
前記エピタキシャル半導体層は導電型がＮ型またはＰ型である
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の上にエピタキシャル半導体層をエピタキシャル成長させる工程と、
前記エピタキシャル半導体層に光電変換部を形成する工程と、
前記光電変換部の形成後に、前記エピタキシャル半導体層の上に配線層を形成する工程と、
前記配線層の上に支持基盤を接合する工程と、
前記接合の後に、前記半導体基板を前記接合とは反対面側からエッチングする工程と、
前記エッチングする工程の後に、前記エピタキシャル半導体層の前記反対面側にアモルファスＳｉ層を形成する工程と、
前記アモルファスＳｉ層の上に、反射防止膜、カラーフィルタを順に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板はＳＯＩ基板である
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アモルファスＳｉ層を形成後、前記反射防止膜の形成前に、
シンター工程を
さらに含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記アモルファスＳｉ層を形成後、前記反射防止膜の形成前に、
ゲッタリングアニールを行う
ことを特徴とする請求項１、２または３に記載の半導体装置の製造方法。
【請求項５】
前記エピタキシャル半導体層は導電型がＮ型またはＰ型である
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２０４６９０（Ｐ２０１２−２０４６９０Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６８９３１（Ｐ２０１１−６８９３１）
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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